JPH0440581A - ニューロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ニューラルネットワークをノ＼−トウエア化
したもので、ニューロプロセッサとして、パターン認識
、音声認識２画像処理、符号変換等の分野で利用できる
ものである。

従来の技術 ニューロプロセッサとは、ニューラルネットワークをハ
ードウェア化したものである。二、−ラルネットワーク
には、階層構造や相互結合構造をはじめとするさまざま
な構造のものかあるが、これらはいずれも第３図に示し
たようなマトリクス構造の基本ブロックの組合せて実現
することができる。第３図は４人カー４出力、４ニユー
ロン１６シナブスの基本ブロックの例の構成図である。

第３図で、１はシナプス回路、２はニューロン回路であ
る。基本ブロックへの入力は、ニューロプロセッサへの
入力か、または他の基本ブロックの出力か、あるいは自
分自身の出力のフィードバックである。シナプス回路１
は乗算器で、入力信号にシナプスの結合の強度を乗算す
る機能を持つ。ニューロン回路２は、それに結合するシ
ナプス回路１の出力の総和に非線形の関数を作用させて
、その関数値を出力する機能を持つ。ニューロン回路２
の出力が基本ブロックの出力になる。基本ブロックの出
力を他の基本ブロックに入力したり、自分自身の入力に
フィードバックすることによってさまざまな構造のニュ
ーラルネットワークが構成され、その計算が行えるので
ある。

ところが、第３図の構成をそのままハードウェア化する
場合、ニューロン回路の数が増加すると必要なシナプス
回路の数はニューロン回路の数の２乗に比例して増加す
るので、ニューロン回路の数の多い大規模ネットワーク
の構成、したがって、その計算の成就が困難である。

そこで、大規模なネットワークを計算するニューロプロ
セッサを実現するには、第４図に示すように、１つのニ
ューロン回路２に対して１つだけシナプス回路１を実装
し、シナプス回路１を時分割で使用することによって計
算する方式の構成が用いられる。第４図は第３図の基本
ブロックと同じ計算のできる基本ブロックである。第４
図で６は入力を選択するスイッチであり、このスイッチ
を順番に切り換えることによって入力信号が時分割でシ
ナプス回路１に入力される。シナプス回路１ては、入力
選択のスイッチに同期させてシ士ブスの結合強度の値を
切り換えて乗算を行ない、乗算結果を時分割でニューロ
ン回路２へ出力する。

そして、ニューロン回路２は、時分割で出力されるシナ
プス回路１の出力を加算して総和を求めて、それに非線
形の関数を作用させて関数値を出力する。この方式では
、シナプス回路１の数はニューロン回路２数に比例して
増加するだけなので、少ないハードウェア量で大規模な
ネットワークの構築ができる。

発明が解決しようとする課題 ところが、上記のようなシナプス回路を時分割で使用す
る方式では、ニューロン回路２がシナプス回路１の出力
の総和を求めるのに、シナプス回路が時分割で出力して
くる値を逐次加算していくことが必要である。そのため
、途中の加算結果を一時保持するメモリ手段およびそこ
に保持された値に次の出力値を加えて新たにその結果を
さらにメモリ手段に保持させる機能が必要になる。その
ようなハードウェアはディジタル回路では実現が容易で
あるが、アナログ回路ではなかなか困難である。

本発明の目的は、アナログ回路でも実現が容易て、回路
を時分割使用することによって、大規模なネットワーク
の計算も行えるニューロプロセッサを提供することにあ
る。

課題を解決するための手段 上記目的を達成するために、本発明のニューロプロセッ
サは、１個のニューロン回路とそれに結合する複数個の
シナプス回路とで構成されて、１個のニューロンの出力
を計算する機能を持ったプロセシングエレメントをそな
えたものである。そして、そのプロセシングエレメント
内の計算はシナプス回路の時分割使用なしでできるよう
に、ニューロン回路に結合すべきすべてのシナプス回路
を実装しておく。そして１個あるいは複数個のプロセシ
ングエレメントを時分割で使用することによって多数の
ニューロンの出力を計算する。

作用 本発明のニューロプロセッサによれば、１個のニューロ
ン回路の出力は、シナプス回路を時分割使用することに
なしに、リアルタイムで計算が行えるので、シナプス回
路の出力の総和を求めるのに逐次加算していく必要がな
い。すなわち、途中の加算結果を一時保持するメモリ回
路や、保持された値に次の出力値を加えて新たにその結
果をメモリ回路に保持させる機能が必要なく、ニューロ
ン回路の出力のみを保持する回路だけがあればよい。し
たがってアナログ回路でも実現が容易である。

実施例 以下、本発明の一実施例を図面により説明する。

第１図は本発明の一実施例のニューロプロセッサの基本
ブロックの構成図で、これは４人力４出力の基本ブロッ
クの構成である。第１図において、１はシナプス回路、
２はニューロン回路である。また、第１図中、３はプロ
セシングエレメントで、１個のニューロン回路２とそれ
に結合する複数のシナプス回路１とで構成され、１個の
ニューロンの出力を計算する機能を持ったプロセシング
エレメントである。プロセシングエレメント３内の計算
はシナプス回路１の時分割使用なしでもできるように、
ニューロン回路２に結合ずへきずへてのシナプス回路を
実装しておく。第１図の実施例の場合、１つの二、−【
コンに４つの人力であるので、４つのシナプス回路を実
装しておく。さらに、第１図中、４は出力先選択のスイ
ッチで、５は出力保持回路である。プロセシングニレメ
ンｈ　３の出力はスイッチ４て選ばれた出力保持回路５
に入力されて保持される。出力保持回路５は基本ブロッ
クの外部から見た場合の仮想的なニューロン回路になる
。したがって、出力保持回路は必要な二。−ロンの数だ
け実装し、スイッチに配線しておく。第１図の実施例は
４ニヨーロンの場合なので、４一つの出力保持回路５が
ある。そして、スイッチ４を順番に切り換え、それと同
期させてシナプス回路］の結合の強度の値を切り換えて
いくことによって、プロセシングエレメント３は４つの
ニューロンの出力を次々と計算し、それぞれを出力保持
回路５に蓄えていく。このように１つのプロセシングエ
レメント３を時分割で使用し、その出力を出力保持回路
５に保持させることによって、基本ブロックの外側から
見ると、回路の時分割使用を全くしない場合と比へて計
算時間は長くなるかそれ以外は全く等価な働きをする。

第１図の実施例では、４人力４出力の基本ブロックを示
したが、入力数や出力数を変えた場合も全く同様にする
ことができる。また、本実施例はディジタル回路で実現
可能なのは明らかであるが、アナログ回路でも実現が容
易である。

第２図に他の実施例を示す。第２図は４人力６出力の基
本ブロックの構成図の例で、２つのプロセシングエレメ
ント３を時分割で使用するこおによって計算するように
なっている。このように複数個のプロセシングエレメン
トを時分割で使用することも可能である。実装するプロ
セシングエレメントの数を増やせば、ハードウェア量は
増えるが、計算時間を短縮することができる。

発明の効果 本発明によれば、プロセシングエレメントの回路を時分
割で使用することによって少ないハードウェア量で大規
模なニューラルネットワークを構築して計算することか
できる。また、本発明の時分割の方式は、ディジタル回
路だけてはなく、アナログ回路でも実現が容易である。

【図面の簡単な説明】

第１図は本発明の実施例のニューロプロセッサの基本ブ
ロックの構成図、第２図はプロセシングエレメントを２
つ持つ本発明の実施例のニューロプロセッサの基本ブロ
ックの構成図、第３図は従来例の基本ブロックの構成図
、第４図はシナプス回路を時分割で使用する従来例の基
本ブロックの構成図である。 １・・・・・・シナプス回路、２・・・・・・ニューロ
ン回路、３・・・・・・プロセシングエレメント、４・
・・・・・出力選択スイッチ、５・・・・・・出力保持
回路。 代理人の氏名　弁理士　粟野重孝　ほか１名第 図 第 図 第 図 第 図

Claims (1)

【特許請求の範囲】
1. 　１個のニューロン回路とそれに結合する複数個のシナ
   プス回路とで構成されるプロセシングエレメントを備え
   、前記プロセシングエレメントは、シナプス回路を時分
   割使用することなしに、前記１個のニューロン回路の出
   力をリアルタイムで計算する機能を有し、前記プロセシ
   ングエレメントを時分割で使用することを特徴とするニ
   ューロプロセッサ。