JPH02201586A - ニューロチップによる結合器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 積和結果を閾値処理するための非線形関数の有無の選択
可能なニューロンチップによる結合器に関し、 デジタルの重みを用いる利点を損なうことなく、アナロ
グ入出力をそのまま使用することにまりＡ／Ｄ変換器と
Ｄ／Ａ変換器とを削減することが可能な適応型線形結合
器を構成することを目的とし、複数のアナログ信号とそ
の各信号毎に重みづけをする複数のデジタル重みデータ
をそれぞれ時分割入力し、その各信号毎の乗算を行う乗
算回路と、前記アナログ信号と前記デジタル重みデータ
の複数の乗算結果の総和を求める積分回路と、該積分回
路から得られる積和結果を閾値処理するための非線形関
数回路とを持つニューロチップにおいて、該非線形関数
回路を用いるか用いないかの選択を行う手段を有し、該
非線形関数回路を用いた場合はニューロンの機能を実現
し、該非線形関数回路を用いない場合は適応型線形結合
器の機能を実現するように構成する。

〔産業上の利用分野〕

本発明は、複数の入力信号とそのそれぞれに対する重み
係数とその積和を求めるアナログチップに係り、さらに
詳しくは、積和結果を閾値処理するための非線形関数の
有無の選択可能なニューロチップによる結合器に関する
。

近年、コンピュータ技術の進歩によって、高速なデータ
処理が可能になってくるとともに、知的な情報処理のニ
ーズが高まってきている。特に最近注目されている技術
にニューラルネットがある。

そしてニューラルネットの性能を引き出すために必要と
されるニューロンのハードウェア化の実現が待たれてい
る。このニューロンの機能をモデル化した形式ニューロ
ンは、複数の入力信号とそのそれぞれに対する重み係数
との積和を求め非線形関数を通すものであり、その重み
係数を変えることによりその結合特性を可変とするもの
である。

一方、適応型線形結合器は、そのままフィルタとして機
能し、適応型フィルタとして広く用いられている。

（従来の技術〕 第７図は従来の適応型線形結合器の構成図である。同図
において、１はＡ／Ｄ変換器、２はデジタルシグナルプ
ロセッサ（ＤＳＰ）　、３はＤ／Ａ変換器である。

従来、適応型線形結合器は、デジタル信号処理技術に基
づいて発展したもので、ＤＳＰのデジタル演算によりそ
の機能を実現していた。即ら、デジタル信号の入力と予
めメモリに格納されている各入力に対する重み係数との
積和演算による出力値の計算、及び必要に応じて最急降
下法等のアルゴリズムすなわち、積和演算の結果が目的
関数になるまで重みデータを可変にするという重み係数
の変更の計算をＤＳＰのソフトウェアによる制御で実現
していた。

〔発明が解決しようとする課題〕

デジタル信号処理による適応型線形結合器は、デジタル
の重みデータを用いるので重みデータの変更が容易であ
るという利点がある。一方、アナログ入出力が要求され
る場合、Ａ／Ｄ変換器とＤ／Ａ変換器が必要となり、コ
ストが上昇し、回路が大規模になってしまうという問題
があった。

本発明は、デジタルの重みを用いる利点を損なうことな
く、アナログ入出力をそのまま使用することによりＡ／
Ｄ変換器とＤ／Ａ変換器とを削減することが可能な適応
型線形結合器を構成することを目的としている。

〔課題を解決するための手段〕

第１図は、本発明の原理説明図である。

ニューロチップ６は１つのニューロンの機能をモデル化
したもので、複数のアナログ信号４とその各信号毎に重
みづけをする複数のデジタル重みデータ５をそれぞれ時
分割に入力し、その各信号毎の乗算を行う乗算回路と、
それらの複数の乗算結果の総和を求める積分回路と、そ
の積和結果を閾値処理するための非線形関数回路とを有
する。

そして、非線形回路選択信号７により、該非線形関数回
路を用いるか用いないかの選択を行う手段を有し、該非
線形関数回路を用いた場合はニューロンの機能を実現す
るが、非線形関数回路を用いない場合は適応型線形結合
器の機能を実現するようにする。

〔作　　　用〕

第１図においてニューロチップ６は、時分割に入力され
るアナログ信号４と該アナログ信号に同期して時分割に
入力されるデジタル重みデータ５との積和演算を行い、
その積和結果またはその積和結果を非線形関数を用いて
変換した値を出力する。

非線形回路選択信号７が非線形関数回路の使用を設定し
ている場合、このニューロチップ６はニューロンの機能
をモデル化した形式ニューロンの処理を実現し、非線形
回路選択信号７が非線形関数回路を使用しないように設
定している場合は、ニューロチップ６はデジタル重みデ
ータ５によって出力の特性が可変となる適応型結合器を
実現する。

〔実　　施　　例〕

次に本発明の実施例を図面を参照して説明する。

第２図は、本発明に用いられるニューロンモデルのブロ
ック図である。ニューロンモデルはニューラルネットの
各ノードにあたる処理要素であり、ユニットと呼ばれて
いる。神経回路網、すなわちニューラルネットの場合に
は、ユニットと伝達線とを合わせてニューロン、すなわ
ちユニットと呼び、伝達線とユニットとの結合点をシナ
プス結合と呼ぶこともある。それぞれの結合には重みと
呼ばれる量が付加されている。この重みはユニット間の
相互作用の強さを表すパラメータであって通常Ｗ＋　　
（ｉ＝１．２．　　・・＋、ｎ）で前段のユニットｈか
らユニットｉへの結合とその結合の重みの両方をさす。

ネットワークの学習は通常この重みを変化させることで
実現される。ニューラルネットの全ユニットの内部状態
をネットワークの状態というが、各ユニットではＸｉが
内部活性化レベルと呼ばれる内部状態になっている。

各ユニットｉは前段のユニットからの重み付人力を受け
て、その総和を計算し、その値に適当な非線形関数ｆを
ほどこしたものを出力とする。すなわち、ニューロンモ
デルは第２図に示すように他のニューロンモデル、すな
わち他のユニットからの出力（但し、第２図では「入力
」となる）に対して Ｘ、−Σ　（入力、、）・Ｗ轟十〇　・・・・・（１）
ｙ、＝ｒ　　い１）　　　　　　　　　・・・・・（２
）の処理を行って出力するものである。

ここで、ｆは非線形関数、θは閾値である。

ニューラルネットは、このようなユニットをネットワー
ク上に接続したものである。

各ユニットが入力の総和から次の新しい状態、すなわち
出力を決める非線形関数は、シグモイド関数に従うよう
にしている。このシグモイド関数は、入力の総和Ｘが求
まると として出力ｙ五を求めるものである。このシグモイド関
数は一般に入力が大きいほど状態が１近づき、しかもこ
のグラフの形はθによって変化する。

ニューラルネットにおける学習の方式は種々あり、例え
ば誤り訂正型の方法が使われる。この方式は、ネットワ
ークにある結合の重みのパターンをその時点で与え、も
し、そのパターンが間違っていた場合にはその結合の重
みを修正するという繰り返しによって最終的に正しいパ
ターンを求めるというものである。

すなわち、時刻Ｔにおけるパターンが入力された場合に
、それに対する最終の出力層にあるユニットの解が、も
し望むべき解でなければ、その誤差を小さくするように
重みＷｉを変えるようにして学習処理が行われる。この
ような、学習処理においてはネットワークが正解と同じ
結果を出力した場合には、結合は変化させないが、正解
が例えば１であるのにネットワークの出力が０を出した
場合には、ユニットの結合を例えばｌだけ増加させ、ネ
ットワークの出力が１になるような方向へ修正していく
ことになる。従って、学習処理においては、重みＷｉが
任意に可変にできることが極めて重要になる。ネットワ
ークを動作させ、得られた出力と正解とを比較し、その
誤差が小さくなるように結合の重みを修正していくこと
になる。

一方、前記非線形回路制御信号が非線形関数のバイパス
を設定している場合には、可変のデジタル重み係数を持
つアナログ入出力の適応型線形結合器として動作する。

即ち、例えば、ある入力値をある時間差を設けて複数サ
ンプリングしてそれぞれに重みづけをして総和を求めて
出力するという適応型フィルタの動作を実現する。

第３図は、適応型フィルタの構成図である。同図におい
て、８は入力信号、９は遅延回路、１０は重みＷ、と入
力の遅延信号との積を形成する乗算部、１１は積の結果
に対して和を形成する加算部、Ｉ２は出力信号である。

一般にフィルタは、時間的に連続な信号の特定な周波数
成分を通すもので、このフィルタを実現するのに時間離
散システムを利用することができる。この場合、システ
ムは、微分方程式の代わりに差分方程式で表現される。

ｎＴを離散時間とし、入力信号と出力信号をそれぞれｘ
　（ｎＴ）、ｙ　（ｎＴ）とすれば、フィルタの入出力
関係は、 によって表現される。この式に含まれている演算は、加
算、乗算、単位時間の遅延である。システムに帰還がな
い、すなわち、ｂｍ”０のとき、このフィルタはトラン
スバーサルフィルタ、あるいは非巡回型フィルタ呼ばれ
、これが第３図の構成となる。適応型フィルタの原理は
、このトランスバーサルフィルタにおいて、出力ｙ　（
ｎＴ）が目的とする期待出力になるように重みデータ（
Ｗ、）を可変にするものである。このアルゴリズムには
種々あるが、例えば、最小２乗誤差形アルゴリズムの場
合には、トランスバーサルフィルタの出力ｙ　（ｎＴ）
と目的関数の２乗平均誤差を評価関数とし、これを最小
にするように重みデータ　（Ｗ、）を決定することにな
る。この重み決定法は、ニューラルネットの学習処理に
対応するものである。

従って、第２図に示した形式ニューロンモデルにおいて
、非線形関数を用いる閾値処理をしなければ形式ニュー
ロンモデルをそのまま第３図に示した適用型フィルタに
使えることか明らかである。

第４図は本発明の一実施例構成図であり、神経細胞にニ
ューロン）の動作をモデル化したアナログニューロチッ
プのブロック図を示している。同図のニューロチップは
、時分割に入カバソファより入力部Ｉを経て入力される
アナログ信号と該アナログ信号に同期して時分割に人力
されるデジタル重みデータとの乗算を行う乗算回路■と
、その乗算結果の累計を計算する積分回路■と、その積
分結果を基に出力値を求める非線形関数回路■と、その
非線形関数回路■の出力を外部に出力するための出力バ
ッファ■と、前記非線形関数回路Ｖを経て出力値を求め
るか積分結果をそのまま出力値とするかを選択するため
の非線形回路バイパス信号を基にバイパス制御を行うア
ナログスイッチ■ａ、■ｂとからなる。

このニューロチップは、前記非線形関数回路■をバイパ
スしない時はニューロンの機能をモデル化した形式ニュ
ーロンの処理を実現する。即ち、第２図に示す様な複数
の入力を重みづけして総和を求めて、その総和を閾値関
数を経て出力するという形式ニューロンモデルの処理を
行う。

一方、非線形関数回路■をバイパスした時は可変のデジ
タル重み係数を持つアナログ人出力の適応型線形結合器
として動作する。即ち、第３図に示す様な、ある入力値
をある時間差を設けて複数サンプリングしてそれぞれに
重みづけをして総和を求めて出力するという適応型フィ
ルタの動作を実現する。

第５図は、本発明の積和演算素子を基本とするニューロ
ンのブロック図である。本発明のユニットでは人力部（
■）、掛算部（ＩＩ）　、加算部（ＩＩＩ）、サンプル
／ホールド部（■）、非線形関数部（Ｖ）、及び出力部
（Ｖｌ）から構成されている。

第６図は、本発明の積和演算素子を基本とするニューロ
ンの詳細図である。

入力部１はオフセントキャンセル部１３と、１倍のバッ
ファ１４から構成されている。１倍のバッファ１４はオ
ペアンプの出力を一端子にフィードバンクし、十端子に
入力電圧を入力することによって構成される。データ入
力はアナログの時分割されたパルス信号である。ＯＣは
オフセントコントロール信号であり、これが１のときア
ナログスイッチ２６がオンし、１倍のバッファ１４には
、０電圧が強制的に設定される。一方、オフセントコン
トロール信号ＯＣが０のとき、アナログスイッチ２６は
オフされ、アナログスイッチの他方２５がオンし、デー
タ入力が１倍のバッファ１４に入力される。すなわち、
オフセットコントロール信号ＯＣが１である場合には、
ニューロンモデルのユニットには０ボルトが強制的に入
力されて次段の回路のオペアンプの出力に生じるオフセ
ット電圧に対するオフセットのキャンセルの動作を行う
ようにしている。

正負切換回路１５は２つの倍数器をカスケード結合して
構成されている。倍数器では入力抵抗（１０にΩ）とフ
ィードバック抵抗（１０にΩ）によって１０／１０、す
なわち１倍の電圧の反転したものが形成され、それを１
段だけを通すか、２段を通すかによってアナログ電圧の
符号を決定している。

その制御電圧はデジタル重みデータの符号ビット（ＳＩ
ＧＮ）であり、この５ＩＧＮビツトはＭＯＳスイッチ３
０のゲートに接続されている。符号ビットが１である場
合に入力部■からの入力電圧は第１段目の倍数器で反転
され、さらにスイッチ２７もオンしているので後段の倍
数器も通り、結果として正相となる。また符号ビットが
Ｏである場合には、反転回路２８を介して、スイッチ２
９がオンとなる。この時スイッチ２７と３０はオフして
いるため、入力部■からの入力電圧はスイッチ２９を介
して後段のオペアンプ３１の一端子に入力される。従っ
て、前段の抵抗３２と後段のオペアンプのフィードバッ
クの抵抗３３とによって倍数器が形成され、１倍された
形で反転される。

すなわち、符号ビットの正負によって入力部Ｉの入力が
、正または負の電圧として形成され、これが、興奮性と
抑制性のシナソプス結合に従った電圧となる。正負切換
回路１５からの出力は掛算部■の中にあるＤ／Ａコンバ
ータ１６のＲ−２Ｒｉ氏抗回路網の３４の点に人力され
る。

Ｒ−２Ｒ方式のＤ／Ａコンバータ１６をまず説明する。

ＭＳＢからＬＳＢまでのデジタル重みによって内部のス
イッチはオンまたはオフをとる。デジタル値が１である
場合に、電流は右側のスイッチ３５を通って、オペアン
プ３６の仮想接地点３７′に流れ込む。オペアンプ３６
の仮想接地点３７′は十端子と同じ電圧になるように制
御され、これがグランドであるから仮想的な０ボルトで
ある。スイッチの状態に関わらず、２Ｒの抵抗には電流
が流れ、デジタル値の値に従ってその２Ｒに流れる重み
電流が仮想接地点３７′の方に流れるかどうかが決定さ
れる。１香石の２Ｒに流れる電流をｉとする。右から２
番目すなわちＬＳＨに対応する２Ｒは１香石の２Ｒに係
る電圧を２Ｒで割った値であるからＺＲｘｉ÷２Ｒで１
となる。従って１香石の横方向のＲには電流ｉが流れる
。右から３番目の２Ｒには２Ｒｘｉ＋Ｒｘ２ｉの電圧が
かかり、これを２Ｒで割るから２１の電流が流れる。以
下同様で左に行くに従って４ｉ、８ｉとなって２のべき
乗で増える電流になる。この２のべき乗になった重み電
流をオペアンプの方に流すか流さないかを決めているの
がＭＳＢからＬＳＢである。従って、デジタル重みに対
応する電流が２のべき乗の形で仮想接地に入りこみ、オ
ペアンプの人力インピーダンスは無限大であるから、こ
の電流がオペアンプ３６の帰還抵抗３７に流れる。

従って、Ｄ／Ａコンバーター６の出力電圧Ｖ。ｕＬは入
力電圧をＥとすれば、 ＋・　・　・　＋２′−１×ＤＩ％−１）となる。ここ
で、ＤｏはＬＳＢで、Ｄｏ−＋がＭＳＢであるとする。

すなわち、掛算部■の出力は入力電圧に重みを掛けた値
になっている。その重み係数はＭＳＢからＬＳＢに人力
されるデジタル値で制御されることになる。

次に加算部■において、時分割多重化アナログ信号の各
電圧とデジタル重みデータとの各種を時分割的にキャパ
シタを介して加えることにより積分動作を実行する。そ
して、サンプル／ホールド回路（ｒＶ）は、加算結果を
サンプル／ホールドする。

次に加算部■を説明する。加算部■はＲ，３８と帰還キ
ャパシタＣアによる積分器である。加算部■の入力部に
は時分割加算制御部１７があり、サンプル／ホールド信
号Ｓ／Ｈ信号が１のとき掛算部Ｈの出力電圧がオペアン
プの仮想接地点３９に入力され、Ｓ／Ｈ信号がＯのとき
反転回路４０によりスイッチ４１がオンとなって掛算部
■の出力がＲ７を介してグランドに接続されるので加算
部■の帰還キャパシタＣｔには加算されないことになる
。今、Ｓ／Ｈ信号が１のとき、掛算部Ｈの出力電圧は８
丁を介してオペアンプ３９の一端子に入力し、入力電圧
をＲ？で割った電流が仮想接地を介して帰還キャパシタ
Ｃ？の方に入力される。

キャパシタＣ？を含む積分回路の帰還回路４２には４つ
のスイッチを用いてオフセットキャンセル機能が付加さ
れている。今オフセットコントロール信号ＯＣが１にな
ったとすると、スイ、７チ４３と４４がオンで、４５と
４６がオフとなる。オフセットコントロールＯＣは入力
部２にも入力され、これが１である場合にはデータ入力
は強制的には０にされる。この場合、正負切換回路１５
及び掛算部■のＤ／Ａコンバーク１６を介してもしオフ
セットがなければ、Ｄ／Ａコンバータ１６の出力はＯボ
ルトとなる。しかし、オペアンプがあるためにオフセッ
ト電圧が生じ、そのオフセット電圧が加算部ＯＣＴに蓄
えられる。オフセットコントロール信号ＯＣがＯのとき
には、データインプットに入力電圧が与えられ、それに
対応する掛算部■の出力がＲ７を介してＣアに入力され
る。この場合、前のオフセントコントロール信号が１で
ある場合と違ってＣ７の＋−の極性は逆である。そのた
め、入力信号が人力された時に生じるオフセット電圧は
ＯＣを１にすることにより、ＣＴの極性が変わり、結果
として、オフセットがキャンセルされることになる。本
発明では、このように、キャパシタＣ！の極性の反転を
用いて等価的にオフセットキャンセル機能を有するよう
に構成されている。なお、スイッチ４７はリセット信号
によって制御され、リセット信号が与えられた場合に、
加算部の出力を強制的に０にリセットするものである。

加算部■の出力はサンプル／ホールド回路■の入力とな
る。サンプル／ホールド部■では、サンプル／ホールド
制御信号Ｓ／Ｈｏｕｒが１である場合に、スイッチ４８
を介して加算部■の出力がコンデンサＣｈに蓄えられる
。Ｓ／Ｈｏｕｒ制御信号が１である場合には、反転回路
５４′によってスイッチ５０の制御信号はＯとなり、コ
ンデンサＣ１の一方の端子はグランドに接地されず、ス
イッチ５１がオンになることによりユニットの最終出力
データの信号がそのスイッチ５１を介して入力される。

すなわち、その時の最終出力信号がフィードバックされ
てコンデンサＣｈの下側に与えられる。従って、コンデ
ンサＣ１には、加算部■の出力から最終出力データの値
を引いた電圧が保持される。一方Ｓ　／　Ｈｏｕｒ制御
信号が０のときには、スイッチ４９と５０がオンし、コ
ンデンサＣ１の下側はグランドとなり、結果としてＣｈ
に蓄えられた電圧、すなわち加算部■の出力から最終出
力値を引いた電圧値がスイッチ４９を介して１倍のオペ
アンプの＋側に入力される。そしてバッファ５３を介し
てシグモイド関数の入力となる。また、Ｓ　／　Ｈｏｕ
＆制御信号が１のときスイッチ４８がオンし、Ｃ５には
加算部■の出力値と最終出力値との差の電圧が蓄えられ
ているときには、スイッチ５２がオンしている。そのた
めバッファ５３には０ボルトが強制的に入力される。こ
の時にシグモイド関数及びオペアンプを介してデータア
ウトにはオフセット電圧が生成される。これがスイッチ
５１を介してＣ１の下側に入力される。従ってＳ／Ｈｏ
ｕｒ制御信号がＯの時点、すなわちスイッチ４９がオン
でスイッチ５２がオフである場合には、Ｃ１に蓄えられ
た電圧、すなわち（加算部■の出力−オフセット電圧）
がバッファ５３とシダモイド関数を介して最終出力にな
るが、オフセットコントロール信号ｏＣが１になると、
この時に生成されるオフセット電圧もΔＶであるから結
果としてオフセット電圧がキャンセルされることになる
。

シグモイド関数を生成するシグモイド回路１８を有する
非線形関数部（Ｖ）は非線形回路選択制御部があり、Ｓ
ｅ１５１ｇ信号を１にするとスイッチ５５がオンし、シ
グモイド関数の出力が次段に入力される。しかし、Ｓｅ
１５１ｇ信号がＯの時には反転回路５７を介してスイッ
チ５８の制御信号が１となってそれがオンし、シグモイ
ド関数の出力はカットされる。すなわちＳｅ１５１ｇ信
号がＯの時には、サンプル／ホールドの出力電圧がシグ
モイド関数を介さずに直接オペアンプ５Ｇに入力される
。オペアンプ５６は本質的には出力を一端子に直接帰還
する１倍のオペアンプでバッファの働きをする。すなわ
ち出力インピーダンスを０にするバッファとなる。

一方、非線形回路関数Ｖをバイパスした時は可変のデジ
タル重み係数を持つアナログ入出力の適応型線形結合器
として動作する。即ち、第３図に示す様な、ある入力値
をある時間差を設けて複数サンプリングしてそれぞれに
重みっけをして総和を求めて出力とするという適応型フ
ィルタの動作を実現する。

出力部■には時分割アナログ出力部２４と出力制御部２
３が接続されている。ＣＳ、、、が１のときにはスイッ
チ５９がオンで、スイッチ６１もオンであるため、最終
出力値が一端子にフィードバックされて、１倍のオペア
ンプとして働く。それと同時に最終出力値がサンプル／
ホールド部■にフィードバックされる。一方、ＣＳ、、
がＯのときスイッチ６０がオンになり、スイッチ６１が
オフになる。すなわちバッファ５６の出力はデータアウ
ト線には出力されないことになる。しかし、スイッチ６
０がオンすることによって１倍のバッファを形成するよ
うにしているため問題なく実行される。出力部■は出力
制御入力信号Ｃ８！ｆｉによって出力パルス電圧を伝達
するかどうかを決める回路である。このＣ３ｉｆｉをデ
イレイ回路６２を介してＣ８，、ｕｔとして出力し、他
のニューロンに対する出力アナログ信号の時間タイミン
グを決定することになる。そして、このデイレイ回路６
２の遅延量は、１つのニューロンの少な（とも処理時間
以上とする。このため、本発明では出力部■からのアナ
ログ信号は時分割で伝送されるため、他のニューロンか
らのアナログ信号と競合しない。デイレイ回路６２は例
えば所望段数めＤ−ＦＦで構成すればよい。

このように、本発明のニューロンプロセッサは、入力部
より入力される時分割のアナログデータを掛算部（ＩＩ
）で重みデータと入力データの積が計算され、次段の加
算部（ＩＩＩ）で加算される。従ってユニットの内部活
性化レベル（（１）弐）が求められる。そして、次段の
データメモリのためのサンプル／ホールド部（ＩＶ）を
介して、出力部（１から演算結果が時分割出力される。

そして、このニューロンプロセッサに入力されるデータ
（ＤＡＴＡ−ＩＮＰＵＴ）は、Ｄ１→Ｄｔ−ｅ　［）　
、と時分割に入力される。Ｄ、が入力されると同時に重
みのデータ（Ｗデータ）も入力され、プロセッサ内部で
前記の処理（（１）式）が行われる。

次に入力されるＤｚ、ＤｓについてもＤ２に対する重み
データＷ　ｚ　、Ｄ　ｘに対する重みＷ、がプロセッサ
に入力されて積和（Ｄ　ｒ　ｘ　ｗ　＋　　＋　Ｄ　２
　ｘ　ｗ　ｚ＋Ｄ３　ｘｗ、）の処理が内部で行われる
。このとき、Ｄｒ　、Ｄｚ　、Ｄｒは、フィルタでは、
入力の遅延したものとなる。そして、さらに閾値関数の
処理部を介さずに出力される。

以上でニューロン内の演算は終了し、連鎖出力制御信号
ＣＳ、、の入力によって、結果を出力し、出力処理の完
了後に連鎖出力制御信号Ｃ３ｏｕＬを出力する。

〔発明の効果〕

以上説明したように、本発明によればアナログ入出力を
行うことにより、Ａ／Ｄ変換器とＤ／Ａ変換器とを不要
とし、デジタルの重みデータを用いることにより、重み
データの変更の容易性を持つような適応型線形結合器が
実現可能となり、さらに適応型線形結合器の小型化を実
現出来る。

【図面の簡単な説明】

第１図は、本発明の原理説明図、 第２図は、本発明に用いられるニューロンモデルのブロ
ック図、 第３図は、適応型フィルタの構成図、 第４図は、本発明の一実施例構成図、 第５図は、本発明の積和演算素子を基本とするニューロ
ンのブロック図、 第６図は、本発明の積和演算素子を基本とするニューロ
ンの詳細図 第７図は、従来の適応型線形結合器の構成図である。 ・アナログ信号、 ・重みデータ、 ・ニューロチップ、 ・非線形回路選択信号。

Claims (1)

1. 【特許請求の範囲】 １）複数のアナログ信号（４）とその各信号毎に重みづ
   けをする複数のデジタル重みデータ（５）をそれぞれ時
   分割入力し、その各信号毎の乗算を行う乗算回路と、前
   記アナログ信号と前記デジタル重みデータの複数の乗算
   結果の総和を求める積分回路と、該積分回路から得られ
   る積和結果を閾値処理するための非線形関数回路とを持
   つニューロチップ（６）において、 該非線形関数回路を用いるか用いないかの選択を行う手
   段（７）を有し、該非線形関数回路を用いた場合はニュ
   ーロンの機能を実現し、該非線形関数回路を用いない場
   合は適応型線形結合器の機能を実現することを特徴とす
   るニューロチップによる結合器。 ２）前記結合器は線形結合器であることを特徴とする請
   求項１記載のニューロチップによる結合器。 ３）前記結合器は出力を目的とする期待値との誤差が小
   さくなるように重みデータを可変にする適応型結合器を
   構成することを特徴とする請求項１記載のニューロチッ
   プによる結合器。 ４）複数のアナログ信号（４）とその各信号毎に重みづ
   けをする複数のデジタル重みデータ　（５）をそれぞれ
   時分割入力し、その各信号毎の乗算を行う乗算回路と、
   前記アナログ信号と前記デジタル重みデータの複数の乗
   算結果の総和を求める積分回路とからなり、前記重みデ
   ータ（５）を変えることにより特性を可変とすることを
   特徴とする適応型フィルタ。