JPH07113942B2

JPH07113942B2 - ニューロチップによる結合器

Info

Publication number: JPH07113942B2
Application number: JP1019880A
Authority: JP
Inventors: 貴川崎; 秀一遠藤; 裕之都築; 俊春松田; 弘岩本; 主税土屋; 勝哉石川; 義英杉浦; 英樹吉沢; 宏基市來; 英樹加藤; 和雄浅川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-01-31
Filing date: 1989-01-31
Publication date: 1995-12-06
Anticipated expiration: 2010-12-06
Also published as: JPH02201586A

Description

【発明の詳細な説明】〔概要〕積和結果を閾値処理するための非線形関数の有無の選択
可能なニューロンチップによる結合器に関し、デジタルの重みを用いる利点を損なうことなく、アナロ
グ入出力をそのまま使用することによりA/D変換器とD/A
変換器とを削減することが可能な適応型線形結合器を構
成することを目的とし、複数のアナログ信号とその各信号毎に重みづけをする複
数のデジタル重みデータをそれぞれ時分割入力し、その
各信号毎の乗算を行う乗算回路と、前記アナログ信号と
前記デジタル重みデータの複数の乗算結果の総和を求め
る積分回路と、該積分回路から得られる積和結果を閾値
処理するための非線形関数回路とを持つニューロチップ
において、該非線形関数回路を用いるか用いないかの選
択を行う手段を有し、該非線形関数回路を用いた場合は
ニューロンの機能を実現し、該非線形関数回路を用いな
い場合は適応型線形結合器の機能を実現するように構成
する。

〔産業上の利用分野〕

本発明は、複数の入力信号とそのそれぞれに対する重み
係数とその積和を求めるアナログチップに係り、さらに
詳しくは、積和結果を閾値処理するための非線形関数の
有無の選択可能なニューロチップによる結合器に関す
る。

近年、コンピュータ技術の進歩によって、高速なデータ
処理が可能になってくるとともに、知的な情報処理のニ
ーズが高まってきている。特に最近注目されている技術
にニューラルネットがある。

そしてニューラルネットの性能を引き出すために必要と
されるニューロンのハードウェア化の実現が待たれてい
る。このニューロンの機能をモデル化した形式ニューロ
ンは、複数の入力信号とそのそれぞれに対する重み係数
との積和を求め非線形関数を通すものであり、その重み
係数を変えることによりその結合特性を可変とするもの
である。

一方、適応型線形結合器は、そのままフィルタとして機
能し、適応型フィルタとして広く用いられている。

〔従来の技術〕

第７図は従来の適応型線形結合器の構成図である。同図
において、１はA/D変換器、２はデジタルシグナルプロ
セッサ（DSP）、３はD/A変換器である。

従来、適応型線形結合器は、デジタル信号処理技術に基
づいて発展したもので、DSPのデジタル演算によりその
機能を実現していた。即ち、デジタル信号の入力と予め
メモリに格納されている各入力に対する重み係数との積
和演算による出力値の計算、及び必要に応じて最急降下
法等のアルゴリズムすなわち、積和演算の結果が目的関
数になるまで重みデータを可変にするという重み係数の
変更の計算をDSPのソフトウェアによる制御で実現して
いた。

〔発明が解決しようとする課題〕

デジタル信号処理による適応型線形結合器は、デジタル
の重みデータを用いるので重みデータの変更が容易であ
るという利点がある。一方、アナログ入出力が要求され
る場合、A/D変換器とD/A変換器が必要となり、コストが
上昇し、回路が大規模になってしまうという問題があっ
た。

本発明は、デジタルの重みを用いる利点を損なうことな
く、アナログ入出力をそのまま使用することによりA/D
変換器とD/A変換器とを削減することが可能な適応型線
形結合器を構成することを目的としている。

〔課題を解決するための手段〕

第１図は、本発明の原理説明図である。

ニューロチップ６は１つのニューロンの機能をモデル化
したもので、複数のアナログ信号４とその各信号毎に重
みづけをする複数のデジタル重みデータ５をそれぞれ時
分割に入力し、その各信号毎の乗算を行う乗算回路と、
それらの複数の乗算結果の総和を求める積分回路と、そ
の積和結果を閾値処理するための非線形関数回路とを有
する。そして、非線形回路選択信号７により、該非線形
関数回路を用いるか用いないかの選択を行う手段を有
し、該非線形関数回路を用いた場合はニューロンの機能
を実現するが、非線形関数回路を用いない場合は適応型
線形結合器の機能を実現するようにする。

〔作用〕

第１図においてニューロチップ６は、時分割に入力され
るアナログ信号４と該アナログ信号に同期して時分割に
入力されるデジタル重みデータ５との積和演算を行い、
その積和結果またはその積和結果を非線形関数を用いて
変換した値を出力する。

非線形回路選択信号７が非線形関数回路の使用を設定し
ている場合、このニューロチップ６はニューロンの機能
をモデル化した形式ニューロンの処理を実現し、非線形
回路選択信号７が非線形関数回路を使用しないように設
定している場合は、ニューロチップ６はデジタル重みデ
ータ５によって出力の特性が可変となる適応型結合器を
実現する。

〔実施例〕

次に本発明の実施例を図面を参照して説明する。

第２図は、本発明に用いられるニューロンモデルのブロ
ック図である。ニューロンモデルはニューラルネットの
各ノードにあたる処理要素であり、ユニットと呼ばれて
いる。神経回路網、すなわちニューラルネットの場合に
は、ユニットと伝達線とを合わせてニューロン、すなわ
ちユニットと呼び、伝達線とユニットとの結合点をシナ
プス結合と呼ぶこともある。それぞれの結合には重みと
呼ばれる量が付加されている。この重みはユニット間の
相互作用の強さを表すパラメータであって通常w_h（ｈ＝
1,2,・・・,n）で前段のユニットｈからユニットｉへの
結合とその結合の重みの両方をさす。ネットワークの学
習は通常この重みを変化させることで実現される。ニュ
ーラルネットの全ユニットの内部状態をネットワークの
状態というが、各ユニットではx_iが内部活性化レベルと
呼ばれる内部状態になっている。

各ユニットｉは前段のユニットからの重み付入力を受け
て、その総和を計算し、その値に適当な非線形関数ｆを
ほどこしたものを出力とする。すなわち、ニューロンモ
デルは第２図に示すように他のニューロンモデル、すな
わち他のユニットからの出力（但し、第２図では「入
力」となる）に対して y_i＝ｆ（x_i） ……（２）の処理を行って出力するものである。

ここで、ｆは非線形関数、θは閾値である。

ニューラルネットは、このようなユニットをネットワー
ク上に接続したものである。

各ユニットが入力の総和から次の新しい状態、すなわち
出力を決める非線形関数は、シグモイド関数に従うよう
にしている。このシグモイド関数は、入力の総和x_iが求
まるととして出力y_iを求めるものである。このシグモイド関数
は一般に入力が大きいほど状態が１に近づき、しかもこ
のグラフの形はθによって変化する。

ニューラルネットにおける学習の方式は種々あり、例え
ば誤り訂正型の方法が使われる。この方式は、ネットワ
ークにある結合の重みのパターンをその時点で与え、も
し、そのパターンが間違っていた場合にはその結合の重
みを修正するという繰り返しによって最終的に正しいパ
ターンを求めるというものである。

すなわち、時刻Ｔにおけるパターンが入力された場合
に、それに対する最終の出力層にあるユニットの解が、
もし望むべき解でなければ、その誤差を小さくするよう
に重みw_hを変えるようにして学習処理が行われる。この
ような、学習処理においてはネットワークが正解と同じ
結果を出力した場合には、結合は変化させないが、正解
が例えば１であるのにネットワークの出力が０を出した
場合には、ユニットの結合を例えば１だけ増加させ、ネ
ットワークの出力が１になるような方向へ修正していく
ことになる。従って、学習処理においては、重みw_hが任
意に可変できることが極めて重要になる。ネットワーク
を動作させ、得られた出力と正解とを比較し、その誤差
が小さくなるように結合の重みを修正していくことにな
る。

一方、前記非線形回路制御信号が非線形関数のバイパス
を設定している場合には、可変のデジタル重み係数を持
つアナログ入出力の適応型線形結合器として動作する。
即ち、例えば、ある入力値をある時間差を設けて複数サ
ンプリングしてそれぞれに重みづけをして総和を求めて
出力するという適応型フィルタの動作を実現する。

第３図は、適応型フィルタの構成図である。同図におい
て、８は入力信号、９は遅延回路、10は重みw_iと入力の
遅延信号との積を形成する乗算部、11は積の結果に対し
て和を形成する加算部、12は出力信号である。

一般にフィルタは、時間的に連続な信号の特定な周波数
成分を通すもので、このフィルタを実現するのに時間離
散システムを利用することができる。この場合、システ
ムは、微分方程式の代わりに差分方程式で表現される。

nTを離散時間とし、入力信号と出力信号をそれぞれｘ
（nT）,y（nT）とすれば、フィルタの入出力関係は、によって表現される。この式に含まれている演算は、加
算、乗算、単位時間の遅延である。システムに帰還がな
い、すなわち、b_k＝０のとき、このフィルタはトランス
バーサルフィルタ、あるいは非巡回型フィルタ呼とば
れ、これが第３図の構成となる。適応型フィルタの原理
は、このトランスバーサルフィルタにおいて、出力ｙ
（nT）が目的とする期待出力になるように重みデータ
｛w_i｝を可変するものである。このアルゴリズムには種
々あるが、例えば、最小２乗誤差形アルゴリズムの場合
には、トランスバーサルフィルタの出力ｙ（nT）と目的
関数の２乗平均誤差を評価関数とし、これを最小にする
ように重みデータ｛w_i｝を決定することになる。この重
み決定法は、ニューラルネットの学習処理に対応するも
のである。

従って、第２図に示した形式ニューロンモデルにおい
て、非線形関数を用いる閾値処理をしなければ形式ニュ
ーロンモデルをそのまま第３図に示した適用型フィルタ
に使えることが明らかである。

第４図は本発明の一実施例構成図であり、神経細胞（ニ
ューロン）の動作をモデル化したアナログニューロチッ
プのブロック図を示している。同図のニューロチップ
は、時分割に入力バッファより入力部Ｉを経て入力され
るアナログ信号と該アナログ信号に同期して時分割に入
力されるデジタル重みデータとの乗算を行う乗算回路II
と、その乗算結果の累計を計算する積分回路IIIと、そ
の積分結果を基に出力値を求める非線形関数回路Ｖと、
その非線形関数回路Ｖの出力を外部に出力するための出
力バッファVIと、前記非線形関数回路Ｖを経て出力値を
求めるか積分結果をそのまま出力値とするかを選択する
ための非線形回路選択信号を基にバイパス制御を行うア
ナログスイッチVII a,VII bとからなる。

このニューロチップは、前記非線形関数回路Ｖをバイパ
スしない時はニューロンの機能をモデル化した形式ニュ
ーロンの処理を実現する。即ち、第２図に示す様な複数
の入力を重みづけして総和を求めて、その総和を閾値関
数を経て出力するという形式ニューロンモデルの処理を
行う。

一方、非線形関数回路Ｖをバイパスした時は可変のデジ
タル重み係数を持つアナログ入出力の適応型線形結合器
として動作する。即ち、第３図に示す様な、ある入力値
をある時間差を設けて複数サンプリングしてそれぞれに
重みづけをして総和を求めて出力するという適応型フィ
ルタの動作を実現する。

第５図は、本発明の積和演算素子を基本とするニューロ
ンのブロック図である。本発明のユニットでは入力部
（Ｉ）、掛算部（II）、加算部（III）、サンプル／ホ
ールド部（IV）、非線形関数部（Ｖ）、及び出力部（V
I）から構成されている。

第６図は、本発明の積和演算素子を基本とするニューロ
ンの詳細図である。

入力部Ｉはオフセットキャンセル部13と、１倍のバッフ
ァ14から構成されている。１倍のバッファ14はオペアン
プの出力を−端子にフィードバック、＋端子に入力電圧
を入力することによって構成される。データ入力はアナ
ログの時分割されたパルス信号である。OCはオフセット
コントロール信号であり、これが１のときアナログスイ
ッチ26がオンし、１倍のバッファ14には、０電圧が強制
的に設定される。一方、オフセットコントロール信号OC
が０のとき、アナログスイッチ26はオフされ、アナログ
スイッチの他方25がオンし、データ入力が１倍のバッフ
ァ14に入力される。すなわち、オフセットコントロール
信号OCが１である場合には、ニューロンモデルのユニッ
トには０ボルトが強制的に入力されて次段の回路のオペ
アンプの出力に生じるオフセット電圧に対するオフセッ
トのキャンセルの動作を行うようにしている。

正負切換回路15は２つの倍数器をカスケード結合して構
成されている。倍数器では入力抵抗（10KΩ）とフィー
ドバック抵抗（10KΩ）によって10/10、すなわち１倍の
電圧の反転したものが形成され、それを１段だけを通す
か、２段を通すかによってアナログ電圧の符号を決定し
ている。その制御電圧はデジタル重みデータの符号ビッ
ト（SIGN）であり、このSIGNビットはMOSスイッチ30の
ゲートに接続されている。符号ビットが１である場合に
入力部１からの入力電圧は第１段目の倍数器で反転さ
れ、さらにスイッチ27もオンしているので後段の倍数器
も通り、結果として正相となる。また符号ビットが０で
ある場合には、反転回路28を介して、スイッチ29がオン
となる。この時スイッチ27と30はオフしているため、入
力部Ｉからの入力電圧はスイッチ29を介して後段のオペ
アンプ31の−端子に入力される。従って、前段の抵抗32
と後段のオペアンプのフィードバックの抵抗33とによっ
て倍数器が形成され、１倍された形で反転される。すな
わち、符号ビットの正負によって入力部Ｉの入力が、正
または負の電圧として形成され、これが興奮性と抑制性
のシナプス結合に従った電圧となる。正負切換回路15か
らの出力は掛算部IIの中にあるD/Aコンバータ16のＲ−2
R抵抗回路網の34の点に入力される。

Ｒ−2R方式のD/Aコンバータ16をまず説明する。MSBから
LSBまでのデジタル重みによって内部のスイッチはオン
またはオフをとる。デジタル値が１である場合に、電流
は右側のスイッチ35を通って、オペアンプ36の仮想接地
点37′に流れ込む。オペアンプ36の仮想接地点37′は＋
端子と同じ電圧になるように制御され、これがグランド
であるから仮想的な０ボルトである。スイッチの状態に
関わらず、2Rの抵抗には電流が流れ、デジタル値の値に
従ってその2Rに流れる重み電流が仮想接地点37′の方に
流れるかどうかが決定される。１番右の2Rに流れる電流
をｉとする。右から２番目すなわちLSBに対応する2Rに
流れる電流は１番右の2Rに係る電圧を2Rで割った値であ
るから2R×ｉ÷2Rでｉとなる。従って１番右の横方向の
Ｒには電流2iが流れる。右から３番目の2Rには2R×ｉ＋
Ｒ×2iの電圧がかかり、これを2Rで割るから2iの電流が
流れる。以下同様で左に行くに従って4i,8iとなって２
のべき乗で増える電流になる。この２のべき乗になった
重み電流をオペアンプの方に流すか流さないかを決めて
いるのがMSBからLSBである。従って、デジタル重みに対
応する電流が２のべき乗の形で仮想接地に入りこみ、オ
ペアンプの入力インピーダンスは無限大であるから、こ
の電流がオペアンプ36の帰還抵抗37に流れる。従って、
D/Aコンバータ16の出力電圧V_outは入力電圧をＥとすれ
ば、となる。ここで、D₀はLSBで、D_n-1がMSBであるとする。
すなわち、掛算部IIの出力は入力電圧に重みを掛けた値
になっている。その重み係数はMSBからLSBに入力される
デジタル値で制御されることになる。

次に加算部IIIにおいて、時分割多重化アナログ信号の
各電圧とデジタル重みデータとの各積を時分割的にキャ
パシタを介して加えることにより積分動作を実行する。
そして、サンプル／ホールド回路（IV）は、加算結果を
サンプル／ホールドする。

次に加算部IIIを説明する。加算部IIIはR_T38と帰還キャ
パシタC_Tによる積分器である。加算部IIIの入力部には
時分割加算制御部17があり、サンプル／ホールド信号S/
H信号が１のとき掛算部IIの出力電圧がオペアンプの仮
想接地点39に入力され、S/H信号が０のとき反転回路40
によりスイッチ41がオンとなって掛算部IIの出力がR_Tを
介してグランドに接続されるので加算部IIIの帰還キャ
パシタC_Tには加算されないことになる。今、S/H信号が
１のとき、掛算部IIの出力電圧はR_Tを介してオペアンプ
の−端子39に入力し、入力電圧をR_Tで割った電流が仮想
接地を介して帰還キャパシタC_Tの方に入力される。キャ
パシタC_Tを含む積分回路の帰還回路42には４つのスイッ
チを用いてオフセットキャンセル機能が付加されてい
る。今オフセットコントロール信号OCが１になったとす
ると、スイッチ43と44がオンで、45と46がオフとなる。
オフセットコントロールOCは入力部２にも入力され、こ
れが１である場合にはデータ入力は強制的には０にされ
る。この場合、正負切換回路15及び掛算部IIのD/Aコン
バータ16を介してもしオフセットがなければ、D/Aコン
バータ16の出力は０ボルトとなる。しかし、オペアンプ
があるためにオフセット電圧が生じ、そのオフセット電
圧が加算部のC_Tに蓄えられる。オフセットコントロール
信号OCが０のときには、データインプットに入力電圧が
与えられ、それに対応する掛算部IIの出力がR_Tを介して
C_Tに入力される。この場合、前のオフセットコントロー
ル信号が１である場合と違ってC_Tの＋−の極性は逆であ
る。そのため、入力信号が入力された時に生じるオフセ
ット電圧はOCを１にすることにより、C_Tの極性が変わ
り、結果として、オフセットがキャンセルされることに
なる。本発明では、このように、キャパシタC_Tの極性の
反転を用いて等価的にオフセットキャンセル機能を有す
るように構成されている。なお、スイッチ47はリセット
信号によって制御され、リセット信号が与えられた場合
に、加算部の出力を強制的に０にリセットするものであ
る。

加算部IIIの出力はサンプル／ホールド回路IVの入力と
なる。サンプル／ホールド部IVでは、サンプル／ホール
ド制御信号S/H_OUTが１である場合に、スイッチ48を介し
て加算部IIIの出力がコンデンサC_hに蓄えられる。S/H
_OUT制御信号が１である場合には、反転回路54′によっ
てスイッチ50の制御信号は０となり、コンデンサC_hの一
方の端子はグランドに接地されず、スイッチ51がオンに
なることによりユニットの最終出力データの信号がその
スイッチ51を介して入力される。すなわち、その時の最
終出力信号がフィードバックされてコンデンサC_hの下側
に与えられる。従って、コンデンサC_hには、加算部III
の出力から最終出力データの値を引いた電圧が保持され
る。一方S/H_OUT制御信号が０のときには、スイッチ49と
50がオンし、コンデンサC_hの下側はグランドとなり、結
果としてC_hに蓄えられた電圧、すなわち加算部IIIの出
力から最終出力値を引いた電圧値がスイッチ49を介して
１倍のオペアンプの＋側に入力される。そしてバッファ
53を介してシグモイド関数の入力となる。また、S/H_out
制御信号が１のときスイッチ48がオンし、C_hには加算部
IIIの出力値と最終出力値との差の電圧が蓄えられてい
るときには、スイッチ52がオンしている。そのためバッ
ファ53には０ボルトが強制的に入力される。この時にシ
グモイド関数及びオペアンプを介してデータアウトには
オフセット電圧が生成される。これがスイッチ51を介し
てC_hの下側に入力される。従ってS/H_OUT制御信号が０の
時点、すなわちスイッチ49がオンでスイッチ52がオフで
ある場合には、C_hに蓄えられた電圧、すなわち（加算部
IIIの出力−オフセット電圧）がバッファ53とシグモイ
ド関数を介して最終出力になるが、オフセットコントロ
ール信号OCが１になると、この時に生成されるオフセッ
ト電圧もΔｖであるから結果としてオフセット電圧がキ
ャンセルされることになる。

シグモイド関数を生成するシグモイド回路18を有する非
線形関数部（Ｖ）は非線形回路選択制御部があり、SelS
ig信号を１にするとスイッチ55がオンし、シグモイド関
数の出力が次段に入力される。しかし、SelSig信号が０
の時には反転回路57を介してスイッチ58の制御信号が１
となってそれがオンし、シグモイド関数の出力はカット
される。すなわちSelSig信号が０の時には、サンプル／
ホールドの出力電圧がシグモイド関数を介さずに直接オ
ペアンプ56に入力される。オペアンプ56は本質的には出
力を−端子に直接帰還する１倍のオペアンプでバッファ
の働きをする。すなわち出力インピーダンスを０にする
バッファとなる。

一方、非線形回路関数Ｖをバイパスした時は可変のデジ
タル重み係数を持つアナログ入出力の適応型線形結合器
として動作する。即ち、第３図に示す様な、ある入力値
をある時間差を設けて複数サンプリングしてそれぞれに
重みづけをして総和を求めて出力とするという適応型フ
ィルタの動作を実現する。

出力部VIには時分割アナログ出力部24と出力制御部23が
接続されている。CS_inが１のときにはスイッチ59がオン
で、スイッチ61もオンであるため、最終出力値が−端子
にフィードバックされて、１倍のオペアンプとして働
く。それと同時に最終出力値がサンプル／ホールド部IV
にフィードバックされる。一方、CS_inが０のときスイッ
チ60がオンになり、スイッチ61がオフになる。すなわち
バッファ56の出力はデータアウト線に出力されないこと
になる。しかし、スイッチ60がオンすることによって１
倍のバッファを形成するようにしているため問題なく実
行される。出力部VIは出力制御入力信号CS_inによって出
力パルス電圧を伝達するかどうかを決める回路である。
このCS_inをディレイ回路62を介してCS_outとして出力
し、他のニューロンに対する出力アナログ信号の時間タ
イミングを決定することになる。そして、このディレイ
回路62の遅延量は、１つのニューロンの少なくとも処理
時間以上とする。このため、本発明では出力部VIからの
アナログ信号は時分割で伝送されるため、他のニューロ
ンからのアナログ信号と競合しない。ディレイ回路62は
例えば所望段数のＤ−FFで構成すればよい。

このように、本発明のニューロンプロセッサは、入力部
より入力される時分割のアナログデータを掛算部（II）
で重みデータと入力データの積が計算され、次段の加算
部（III）で加算される。従ってユニットの内部活性化
レベル（（１）式）が求められる。そして、次段のデー
タメモリのためのサンプル／ホールド部（IV）を介し
て、出力部（VI）から演算結果が時分割出力される。

そして、そのニューロンプロセッサに入力されるデータ
（DATA−INPUT）は、D₁→D₂→D₃と時分割に入力され
る。D₁が入力されると同時に重みのデータ（ｗデータ）
も入力され、プロセッサ内部で前記の処理（（１）式）
が行われる。次に入力されるD₂、D₃についてもD₂に対す
る重みデータw₂、D₃に対する重みw₃がプロセッサに入力
されて積和（D₁×w₁＋D₂×w₂＋D₃×w₃）の処理が内部で
行われる。このとき、D₁、D₂、D₃は、フィルタでは、入
力の遅延したものとなる。そして、さらに閾値関数の処
理部を介さずに出力される。

以上でニューロン内の演算は終了し、出力制御信号CS_in
の入力によって、結果を出力し、出力処理の完了後に出
力制御信号CS_outを出力する。

〔発明の効果〕

以上説明したように、本発明によればアナログ入出力を
行うことにより、A/D変換器とD/A変換器とを不要とし、
デジタルの重みデータを用いることにより、重みデータ
の変更の容易性を持つような適応型線形結合器が実現可
能となり、さらに適応型線形結合器の小型化を実現出来
る。

【図面の簡単な説明】

第１図は、本発明の原理説明図、第２図は、本発明に用いられるニューロンモデルのブロ
ック図、第３図は、適応型フィルタの構成図、第４図は、本発明の一実施例構成図、第５図は、本発明の積和演算素子を基本とするニューロ
ンのブロック図、第６図は、本発明の積和演算素子を基本とするニューロ
ンの詳細図第７図は、従来の適応型線形結合器の構成図である。４……アナログ信号、５……重みデータ、６……ニューロチップ、７……非線形回路選択信号．

フロントページの続き (72)発明者松田俊春神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者岩本弘神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者土屋主税神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者石川勝哉神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者杉浦義英神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者吉沢英樹神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者市來宏基神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者加藤英樹神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者浅川和雄神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】複数のアナログ信号（４）とその各信号毎
に重みづけをする複数のデジタル重みデータ（５）をそ
れぞれ時分割入力し、その各信号毎の乗算を行う乗算回
路と、前記アナログ信号と前記デジタル重みデータの複
数の乗算結果の総和を求める積分回路と、該積分回路か
ら得られる積和結果を閾値処理するための非線形関数回
路とを持つニューロチップ（６）において、該非線形関数回路を用いるか用いないかの選択を行う手
段（７）を有し、該非線形関数回路を用いた場合はニュ
ーロンの機能を実現し、該非線形関数回路を用いない場
合は適応型線形結合器の機能を実現することを特徴とす
るニューロチップによる結合器。
【請求項２】前記結合器は線形結合器であることを特徴
とする請求項１記載のニューロチップによる結合器。
【請求項３】前記結合器は出力を目的とする期待値との
誤差が小さくなるように重みデータを可変にする適応型
結合器を構成することを特徴とする請求項１記載のニュ
ーロチップによる結合器。
【請求項４】複数のアナログ信号（４）とその各信号毎
に重みづけをする複数のデジタル重みデータ（５）をそ
れぞれ時分割入力し、その各信号毎の乗算を行う乗算回
路と、前記アナログ信号と前記デジタル重みデータの複
数の乗算結果の総和を求める積分回路とからなり、前記
重みデータ（５）を変えることにより特性を可変とする
ことを特徴とする適応型フィルタ。