JP2005122466A - 積和演算回路及びその方法 - Google Patents
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Abstract
【解決手段】 積和演算回路に、被演算値を表わすパルス幅を持つパルス信号をデジタル信号に変換するパルス幅・デジタル変換回路9と、パルス幅・デジタル変換回路9によりデジタル信号に変換された複数の被演算値Xiを降順または昇順に出力するソーティングブロックと、ソーティングブロック4より出力される各被演算値に対応する演算値Wiを乗じ、乗算結果の累算和を算出する演算ブロック1とを備え、パルス幅・デジタル変換回路9が、クロックを計数してその計数値をデジタル信号として出力するカウンタ10と、それぞれに入力される各パルス信号の終端において前記カウンタが出力する共通の計数値をラッチするn個の終端ラッチ回路11−0〜11−(n-1)とを有する。
【選択図】 図6
Description
図1は、本実施形態での積和演算回路の構成図を示す。
ここで本実施形態においては、値が等しい被演算値Xiがある場合には、値が等しい被演算値間での出力の順番は任意としているが、事前に適当な順番を設定しておいても良い。
これに対して、連想メモリ回路の一般的な機能を利用し、被演算値Xiの値の大きなもの順に、1つずつその値とラベルを読み出すことにより、前記の入力保持回路とソーティング回路で実行される処理を実現することが可能となる。
なお本実施形態では、前記の通り入力保持回路2とソーティング回路4の機能を連想メモリ回路で実現したが、具体的な回路構成は本発明の主眼とするところではなく、同様の処理が可能なものであれば、その他の回路構成を用いても良い。
すなわち、PWM信号として入力される被演算値Xiは、パルス幅・デジタル変換回路9によってデジタル信号に変換された後に入力値保持回路2に保持される。
ここで、前記パルス幅・デジタル変換回路9に関して説明を行なう。
第二の実施形態を具体的な処理構成図を参照して説明する。本実施形態での積和演算方法を実行するための処理回路の構成図は、第一の実施形態と同様に図1によって示される。
なお本実施形態においては、第一の実施形態で説明したパルス幅・デジタル変換回路を有するケースは除外する。
(逆に、最小の値を有するものを出力値とすることも可能である。)従って、WTA回路22に被演算値Xiを入力した場合、まずその中で最大の値を有する被演算値Xiが出力される。
xb=(xb,0,xb,1,…,xb,m-1) (2)
CNTi=(CNTi,0,CNTi,1,…,CNTi,m-1) (3)
また荷重保持回路に関しては、図20に示すようにデジタルメモリ(例えばSRAM)に保持された被演算値Wiの値をD/A変換してから、前述した荷重保持回路にアナログ値として保持するものであっても構わない。この場合のD/A変換回路の処理工程は、前述した連想メモリを使用する場合におけるD/A変換回路と全く同様であるため、説明を省略する。
第三の実施形態を具体的な処理構成図を参照して説明する。本実施形態での積和演算方法を実行するための処理回路の構成図は、図21によって示される。
本実施形態では、第二、第三の実施形態におけるアナログ演算回路として別の回路構成を用いたものに関して説明を行なう。なお、アナログ演算回路以外に関しては、第二、第三の実施形態と同様である。
本実施形態の構成を図27に示す。本実施形態は、第三または第四の実施形態で説明した、時間に関して単調に増加するアナログ電圧値を係数Ki倍することで、被演算値Xiに所定の係数Kiを掛け合わせた演算を行なうことが可能な点が、第三または第四の実施形態と異なっている。
第六の実施形態を図28及び図29を参照して説明する。本実施形態は、第三または第四の実施形態で説明した、時間に関して単調に増加するアナログ電圧値を係数Ki倍することで、被演算値Xiに所定の係数Kiを掛け合わせた演算を行なうことが可能な点が、第三または第四の実施形態と異なっている。
また、連想メモリの後段には、被演算値Xiに関する同値判定回路58が接続されている。同値判定回路58は、内部にレジスタ等のメモリ機能を有しており、連想メモリから前回出力された被演算値Xiの値を記憶している。
これをバッファ51を介してアナログ演算回路に入力することによって、第五の実施形態と同様にKi×Xi×Wiの3項の乗算を演算することが可能となる。その他の演算処理動作は第三または第四の実施形態と同様であるため、説明を省略する。
第七の実施形態を図30及び図31を参照して説明する。本実施形態は、それぞれのランプ生成回路62に対して係数値保持回路59からの出力を入力すること以外は第三の実施形態と同様の構成を有する。そこで、本実施形態の説明においては第三の実施形態と異なる点についてのみ説明を行い、それ以外は第三の実施形態と同様として説明を省略する。
第八の実施形態を図32〜図35を参照して説明する。本実施形態におけるニューラルネットワークモデルを図32に示す。
続いて、前記関数処理回路65によりシグモイド変換を施された結果の値(すなわち次の階層における被演算値Xiに相当)は、次の階層に相当する積和演算回路の入力保持回路に保持される。ここでは、前記の値(次の階層における被演算値Xiに相当)のラベルも、同時に保持される。
第九の実施形態を図36を参照して説明する。本実施形態におけるニューラルネットワークモデルは、シナプス荷重値が、被演算値Wiと係数Kiの積Wi×Kiで表されることを除いて、第八の実施形態で説明したニューラルネットワークモデルと同様である。
すなわち第五、第六または第七の実施形態で説明した被演算値Xiが前段ニューロン素子の出力値に相当し、また被演算値WiとKiの積がシナプス荷重値に相当し、ニューロン素子の内部状態値を決定する。
ニューラルネットワークの演算処理は、一般的に図32で示したモデルで説明されるが、実際の演算においては、ニューロン素子に入力される前段ニューロンの出力値のうち、所定値以上の値を有するものだけの演算処理を行なって内部状態を決定しても、最終的なニューラルネットワークの演算能力がほとんど変わらないケースが多い。その場合、前記所定値よりも小さい値を有する演算処理を省略した方が、ニューラルネットワークを回路化した場合には、消費電力や演算速度の点で有利となる。
すなわち、ソーティングブロック4に対して、所定値保持メモリ171から所定値に関するデータが入力され、被演算値Xiに関するソーティング処理は所定値に達した時点で打ち切られる。
ニューラルネットワークの演算処理能力に関しては、第十の実施形態において、ニューロン素子に入力される前段ニューロンの出力値のうち、所定値よりも小さい値を有する演算処理を省略せずに、一定値として演算を行なった方がより演算処理能力が向上するケースがある。そこで本実施形態は、第十の実施形態において被演算値Xiをソーティング回路によって大きいもの順にソートして出力した後、さらに所定値未満の値を有するXiに関しては、その値を一定値とする演算回路を説明するものである。
ここで、所定値未満の値を有するXiを一定値として演算する回路は、第十の実施形態におけるソーティング回路として連想メモリを用いる場合においては、連想メモリにおける内容検索時に検索値を順番に小さくしていく際に、所定値に達した以降の被演算値Xiの値を事前に設定した一定値として出力することで実現できる。
ニューラルネットワークの演算処理は、一般的に図32で示したモデルで説明されるが、実際の演算においては、ニューロン素子に入力される前段ニューロンの出力値のうち、値の大きいものから数えて所定の割合を占めるものだけの演算処理を行なって内部状態を決定しても、最終的なニューラルネットワークの演算能力がほとんど変わらないケースが多い。その場合、値の大きいものから数えて所定の割合を占めるもの以外に関する演算処理を省略した方が、ニューラルネットワークを回路化した場合には、消費電力や演算速度の点で有利となる。
ニューラルネットワークの演算処理能力に関しては、第十二の実施形態において、ニューロン素子に入力される前段ニューロンの出力値のうち、値の大きいものから数えて所定の割合を占める出力値以外の出力値に関する演算処理を省略せずに、一定値として演算を行なった方がより演算処理能力が向上するケースがある。そこで本実施形態は、第十二の実施形態において被演算値Xiをソーティング回路によって大きいもの順にソートした後、さらに値の大きいものから数えて所定の割合を占める被演算値Xi以外の被演算値Xiに関しては、その値を一定値とする演算回路を説明するものである。
従って、図44に図示した部分以外に関しては、第十二の実施形態で説明したものと同様である。すなわち、ソーティングブロック4に対して、所定数(割合)保持メモリ173から所定数(割合)に関するデータが入力され、被演算値Xiに関するソーティング処理は所定数(割合)に達した時点で打ち切られる。
第十四の実施形態における画像処理を行なう積和演算回路の構成例を図37に示す。図37に示すように、本実施形態における画像処理を行なう積和演算回路は、第八〜第十三の実施形態で説明したニューラルネットワーク回路を含むことを特徴としている。なお図37では、階層構造の初段のみを示しており、それ以降の階層の記述を省略している。
2 入力値保持回路
3 荷重値保持回路
4 ソーティング回路
5 スイッチ回路
6 レジスタ
7 乗算器
8 加減算器
9 パルス幅・デジタル変換回路
10 カウンタ
11-1〜11-(n-1) 終端ラッチ回路
12-1〜12-(m-1) ラッチ
13 インバータ
14-0〜14-(n-1) 始端ラッチ回路
15-0〜15-(n-1) 減算回路
16-0〜16-(n-1) ラッチ
17 アナログ乗算器
18 キャパシタ
19 出力バッファ
20 キャパシタ
21 出力バッファ
22 WTA回路
23 デジタル・パルス幅変換回路
24 電流源
25 キャパシタ
26 出力バッファ
27-0〜27-(n-1) パルス生成回路
28 カウンタ
29 基準値レジスタ
30 加算回路
31 パルス幅レジスタ
32 切換回路
33 タイミングトリガ発生回路
34 出力パルス反転回路
35-0〜35-(m-1) EXORゲート
36 NORゲート
37 キャパシタ
38 出力バッファ
39 デジタル・パルス幅変換回路
40 電流源
41 キャパシタ
42 出力バッファ
43 メモリ回路
44 ランプ生成回路
45 アナログ乗算器
46 キャパシタ
47 出力バッファ
48 電圧制御電流源
49 スイッチ
50 キャパシタ
51 バッファ
52 電圧制御電流源
53 電圧制御抵抗素子
54 電圧制御電流源
55 キャパシタ
56 WTA回路
57 電圧増幅器
58 同値判定回路
59 係数値保持回路
60 ランプ生成回路
61 電圧制御電流源
62 ランプ生成回路
63 ニューロン素子
64 シナプス荷重
65 関数処理回路
66 関数処理回路
67 パルス幅・デジタル変換回路
68 撮像素子アレイ
69 コンパレータ
70 パルス幅・デジタル変換回路
101 ストローブ検出回路
102 ラッチ回路
103 カウンタ
104 デジタル・コンパレータ
105 JKフリップ・フロップ
111 従来のパルス幅・デジタル変換回路
112 ゲート回路
113 カウンタ
151 デジタル・パルス幅変換回路
152-0〜152-(n-1) パルス生成回路
153 カウンタ
162 パルス幅レジスタ
164 タイミングトリガ発生回路
165 出力パルス反転回路
166-0〜166-(m-1) EXORゲート
167 NORゲート
171 所定値保持メモリ
172 一定値保持メモリ
173 所定数(割合)保持メモリ
174 一定値保持メモリ
Claims (20)
- 被演算値を表わすパルス幅を持つパルス信号をデジタル信号に変換するパルス幅・デジタル変換手段と、
前記パルス幅・デジタル変換手段によりデジタル信号に変換された複数の被演算値を降順または昇順に出力するソーティング手段と、
前記ソーティング手段より出力される各被演算値に対応する演算値を乗じる乗算手段と、
前記乗算手段による乗算結果の累算和を算出する累算和手段とを備え、
前記パルス幅・デジタル変換手段が、
クロックを計数してその計数値をデジタル信号として出力するカウンタと、
それぞれに入力される各パルス信号の終端において前記カウンタが出力する共通の計数値をラッチする複数の終端ラッチ回路とを有することを特徴とする積和演算回路。 - 前記パルス幅・デジタル変換回路が、
前記パルス信号の始端において前記カウンタが出力する計数値をラッチする始端ラッチ回路と、
前記終端ラッチ回路のデジタル出力値と前記始端ラッチ回路のデジタル出力値との差を演算して出力する減算回路と
を、前記複数の終端ラッチ回路の各々に対応して備えていることを特徴とする請求項1に記載の積和演算回路。 - 前記ソーティング手段は、前記複数の被演算値のうち所定値以上の被演算値を出力することを特徴とする請求項1に記載の積和演算回路。
- 前記ソーティング手段は、前記複数の被演算値のうち所定値未満の被演算値に代えて一定値を出力することを特徴とする請求項1に記載の積和演算回路。
- 前記ソーティング手段は、前記複数の被演算値のうち降順または昇順で所定の割合を占める被演算値を出力することを特徴とする請求項1に記載の積和演算回路。
- 前記ソーティング手段は、前記複数の被演算値のうち降順または昇順で所定の割合を占める被演算値以外の被演算値に代えて一定値を出力することを特徴とする請求項1に記載の積和演算回路。
- クロックを計数してその計数値をデジタル信号として出力する第2のカウンタと、
それぞれに外部からデジタル値として入力される各入力値と前記カウンタが出力する共通の計数値とを比較して、所定の時点から前記入力値と前記計数値とが一致する時点までの時間幅の出力パルス信号、又は所定の最大計数値から前記入力値を引いた値と前記計数値とが一致する時点から前記計数値が前記最大計数値に達する時点までの時間幅の出力パルス信号を生成する複数のパルス生成手段と
を備えるデジタル・パルス幅変換回路を有することを特徴とする請求項1〜6に記載の積和演算回路。 - 前記複数のパルス生成手段の各々は、
外部から入力される前記入力値をラッチするパルス幅レジスタと、
前記パルス幅レジスタがラッチした前記入力値の各ビットと、前記カウンタが出力する計数値の各ビットとを比較して、両者が完全に一致したときにトリガを発生するタイミングトリガ発生回路と、
前記タイミングトリガ発生回路がトリガを発生したときに、前記出力パルス信号の真理値を反転させる出力パルス反転回路と、
を備えていることを特徴とする請求項7に記載の積和演算回路。 - 前記複数のパルス生成手段の各々は、
前記出力パルスの立ち上がりのタイミングを表すデジタル値である基準値をラッチする基準値レジスタと、
前記基準値と外部から入力されるデジタル値である前記入力値との加算値を出力する加算回路と、
前記加算回路の出力値をラッチするパルス幅レジスタと、
前記基準値レジスタがラッチしたデジタル値又は前記パルス幅レジスタがラッチしたデジタル値の何れか一方を切り換えて出力する切換回路と、
前記切換回路から出力されるデジタル値の各ビットと、前記カウンタが出力する計数値の各ビットとを比較して、両者が完全に一致したときにトリガを発生するタイミングトリガ発生回路と、
前記タイミングトリガ発生回路がトリガを発生したときに、前記出力パルス信号の真理値を反転させる出力パルス反転回路と
を備え、
前記切換回路は、前記出力パルス反転回路が出力する出力パルスが偽値のときは、前記基準値レジスタがラッチしたデジタル値を出力し、前記出力パルス反転回路が出力する出力パルスが真値のときは、前記パルス幅レジスタがラッチしたデジタル値を出力するように切り換えを行うことを特徴とする請求項7に記載の積和演算回路。 - 前記乗算手段及び累算和手段が、それぞれ乗算及び累算和算出を行なう複数個の演算ブロックを有することを特徴とする請求項1〜9に記載の積和演算回路。
- 前記複数個の演算ブロックが並列に演算を行なうことを特徴とする請求項10に記載の積和演算回路。
- 前記複数の被演算値がラベルを有し、各被演算値をラベルに対応する演算ブロックで乗算することを特徴とする請求項10または11に記載の積和演算回路。
- スイッチにより各被演算値を入力する経路を切り替えて、当該被演算値をラベルに対応する演算ブロックに入力することを特徴とする請求項12に記載の積和演算回路。
- 前記乗算手段は、各被演算値に対して荷重値を掛ける重み付け演算を行なうことを特徴とする請求項1〜13に記載の積和演算回路。
- 前記複数の被演算値がデジタル信号であり、前記ソーティング手段が連想メモリを用いて当該複数の被演算値を降順または昇順に出力することを特徴とする請求項1〜14に記載の積和演算回路。
- 前記ソーティング手段の出力に応じて、時間に対して単調に増加または減少する電圧信号を前記乗算手段に出力する信号出力手段を有することを特徴とする請求項1〜15に記載の積和演算回路。
- 前記電圧信号を所定係数倍する手段を有することを特徴とする請求項16に記載の積和演算回路。
- 前記乗算手段が、被演算値に相当する電圧値を、電圧制御電流源及び電圧制御抵抗素子の制御電圧として入力し、乗算結果を電圧値として出力することを特徴とする請求項1〜17に記載の積和演算回路。
- 複数段のニューロン素子を有するニューラルネットワークであって、各ニューロン素子が請求項1〜18に記載の積和演算回路を備え、当該積和演算回路が、
前段のニューロン素子の出力値を前記複数の被演算値として入力し、
前記乗算手段により各被演算値に対応する演算値としてシナプス荷重を乗じ、
前記累算和として内部状態値を算出することを特徴とするニューラルネットワーク。 - 被演算値を表わすパルス幅を持つパルス信号をデジタル信号に変換するパルス幅・デジタル変換工程と、
前記パルス幅・デジタル変換工程によりデジタル信号に変換された複数の被演算値を降順または昇順に出力するソーティング工程と、
前記ソーティング工程により出力される各被演算値に対応する演算値を乗じる乗算工程と、
前記乗算工程による乗算結果の累算和を算出する累算和工程とを備え、
前記パルス幅・デジタル変換工程が、
カウンタによりクロックを計数してその計数値をデジタル信号として出力する工程と、
複数の終端ラッチ回路により、それぞれに入力される各パルス信号の終端において前記カウンタが出力する共通の計数値をラッチする工程とを有することを特徴とする積和演算方法。
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