CN112639797A - 积和运算器、逻辑运算器件、神经形态器件及积和运算方法 - Google Patents

积和运算器、逻辑运算器件、神经形态器件及积和运算方法 Download PDF

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Abstract

本发明提供一种积和运算器，其具有：多个积运算部，其对与输入值对应的具有上升部、信号部和下降部的输入信号乘以权重来生成输出信号，并输出所述输出信号；和运算部，其运算多个所述积运算部各自输出的所述输出信号的总和；以及校正部，其执行基于包含第一值和第二值中的至少一者的校正值来校正所述输出信号的总和的校正处理，其中，所述第一值是通过由所述输入信号的所述上升部引起的流入多个所述积运算部的可变电阻中的电流而被并入于所述总和的值，所述第二值是通过由所述输入信号的所述下降部引起的流入多个所述积运算部的可变电阻中的电流而被并入于所述总和的值。

Description

积和运算器、逻辑运算器件、神经形态器件及积和运算方法
技术领域
本发明涉及积和运算器、逻辑运算器件、神经形态器件及积和运算方法。
背景技术
为了改善现有的神经网络的缺点之一的耗电量，积极地开展着使用存储体的研究，其中该存储体是对通过了的电荷进行记录且电阻随之变化的被动元件。
现有的神经网络中，对输入数据累计权重，将它们全部的总和的值输入至活性化函数，得到输出。因此，进行着如下尝试，通过将电阻连续地变化的电阻变化元件组合两个以上，并读取之后输出的电流值的总和，来通过模拟电路实现积和运算。
在神经网络的学习过程中，电阻值变化，以使分配于各突触的存储体成为规定的权重，即使切断电源，也保持其值。在推论过程中，采用如下脉冲宽度调制控制(PulseWidth Modulation：PWM)，利用保持信息的存储体的值，电压脉冲的长度根据输入数据的电平进行变化。
例如，非专利文献1中公开有使用存储体等电阻变化元件来执行神经网络的运算的方法。在此，在神经网络的运算中，运算输入了作为电压脉冲的输入信号的多个电阻变化元件各自输出的输出信号的总和。希望尽可能精确地执行该输出信号的总和的运算。
现有技术文献
非专利文献
非专利文献1：Geoffrey W.Burr,Robert M.Shelby,Abu Sebastian,SangbumKim,Seyoung Kim,Severin Sidler,Kumar Virwani,Masatoshi Ishii,PritishNarayanan,Alessandro Fumarola,Lucas L.Sanches,Irem Boybat,Manuel Le Gallo,Kibong Moon,Jiyoo Woo,Hyunsang Hwang&Yusuf Leblebici,Advancesin Physics：X,2,89(2017)
发明内容
发明所要解决的问题
电阻变化元件成为作为等效电路将寄生电容和寄生电阻并联连接的电路结构，由于作为电压脉冲的输入信号的输入，产生电阻变化元件各自的向寄生电容的充放电所引起的突入电流。因此，作为缓和该突入电流引起的电路的发热及电路的负载的一个方案，进行降低输入信号的上升部及下降部的电压的变化速度。
但是，在降低上升部及下降部的电压的变化速度的情况下，电流也流入电阻变化元件各自的寄生电阻，因此，有时该电流引起的值被并入上述的输出信号的总和，而使总和运算的精度降低。
因此，本发明的目的在于，提供能够执行精确的积和运算的积和运算器、逻辑运算器件、神经形态器件及积和运算方法。
用于解决问题的技术手段
本发明一方式提供一种积和运算器，其具有：多个积运算部，其对与输入值对应的具有上升部、信号部和下降部的输入信号乘以权重来生成输出信号，并输出所述输出信号；和运算部，其运算多个所述积运算部各自输出的所述输出信号的总和；以及校正部，其执行基于包含第一值和第二值中的至少一者的校正值来校正所述输出信号的总和的校正处理，其中，所述第一值是通过由所述输入信号的所述上升部引起的流入多个所述积运算部的可变电阻中的电流而被并入于所述总和的值，所述第二值是通过由所述输入信号的所述下降部引起的流入多个所述积运算部的可变电阻中的电流而被并入于所述总和的值。
另外，本发明一方式中，多个所述积运算部分别包含呈现磁阻效应的磁阻效应元件。
另外，本发明一方式中，多个所述积运算部分别包含具有写入端子、共用端子和读出端子的电阻变化元件。
另外，本发明一方式的积和运算器还具有输入部，其将具有所述上升部和所述下降部的校正用输入信号输入到所述积运算部，所述积运算部还对所述校正用输入信号乘以权重来生成校正用输出信号，并输出所述校正用输出信号，所述和运算部还运算多个所述积运算部各自输出的所述校正用输出信号的总和，所述校正部以所述校正用输出信号的总和为所述校正值，执行所述校正处理。
另外，本发明一方式的积和运算器还具有存储所述校正值的校正值存储部。
另外，本发明一方式的积和运算器中，所述输入信号经由电阻器被输入到所述积运算部。
另外，本发明一方式提供一种逻辑运算器件，其具有上述的积和运算器的任一者。
另外，本发明一方式提供一种神经形态器件，其具有上述的积和运算器的任一者。
另外，本发明一方式提供一种积和运算方法，包括：积运算步骤，对与输入值对应的具有上升部、信号部和下降部的输入信号乘以权重来生成输出信号，并输出所述输出信号；和运算步骤，运算所述积运算步骤中输出的所述输出信号的总和；以及校正步骤，执行基于包含第一值和第二值中的至少一者的校正值来校正所述输出信号的总和的校正处理，其中，所述第一值是通过由所述输入信号的所述上升部引起的流入多个所述积运算部的可变电阻中的电流而被并入于所述总和的值，所述第二值是通过由所述输入信号的所述下降部引起的流入多个所述积运算部的可变电阻中的电流而被并入于所述总和的值。
发明效果
根据上述的积和运算器、逻辑运算器件、神经形态器件以及积和运算方法，可提供能够执行精确的积和运算的积和运算器、逻辑运算器件、神经形态器件以及积和运算方法。
附图说明
图1是表示第一实施方式的积和运算器的一部分结构的一例的图。
图2是表示第一实施方式的电阻变化元件的一例的图。
图3是表示第一实施方式的积和运算器的一部分结构的等效电路的一例的图。
图4是表示第一实施方式的输入信号通过积运算部111时的突入电流的一例的图。
图5是表示第一实施方式的校正用输入信号的一例的图。
图6是用于说明第一实施方式的和运算部、校正部和数据处理部的一例的图。
图7是用于说明第一实施方式的积和运算器执行的神经网络运算的一例的图。
图8是用于说明第二实施方式的和运算部、校正部和数据处理部的一例的图。
图9是用于说明第三实施方式的和运算部、校正部和数据处理部的一例的图。
具体实施方式
[第一实施方式]
参照图1和图2，对第一实施方式的积和运算器的结构的一例进行说明。
图1是表示第一实施方式的积和运算器的一部分结构的一例的图。如图1所示，积和运算器1具有：积运算部111、121、211、221、……、k11、k21；输入部101E、201E、……、k01E；电阻器101Q、201Q、……、k01Q；和运算部10S、20S；校正部10H、20H；数据处理部10D、20D。
图2是表示第一实施方式的电阻变化元件的一例的图。积运算部111为电阻变化元件，例如图2所示的磁阻效应元件。如图1和图2所示，积运算部111具有可变电阻111R、读出端子111X、共用端子111Y和写入端子111Z。另外，图1所示的积运算部121、211、221、……、k11、k21为电阻变化元件，例如与图2所示的元件同样的磁阻效应元件，分别具有：可变电阻121R、211R、221R、……、k11R、k21R；读出端子121X、211X、221X、……、k11X、k21X；共用端子121Y、211Y、221Y、……、k11Y、k21Y；写入端子121Z、211Z、221Z、……、k11Z、k21Z。以下的说明中，适当举例说明积运算部111，但其它的积运算部121、211、221、……、k11、k21也同样。
在此，例如如图2所示，积运算部111所具有的可变电阻111R包括：磁化固定层1111、非磁性层1112、第一区域1113、磁壁1114、第二区域1115、第一磁化供给层1116、第二磁化供给层1117。以下，使用了图2的说明中，使用图2所示的x轴、y轴和z轴。x轴、y轴和z轴形成右手系的三维正交坐标。磁化固定层1111、非磁性层1112、第一区域1113、第二区域1115、第一磁化供给层1116和第二磁化供给层1117形成为在z轴方向上层叠的较薄的长方体状，面积最大的面与xy平面平行，第一区域1113和第二区域1115在电上、磁气上被连接。磁化固定层1111、非磁性层1112、第一区域1113、第二区域1115、第一磁化供给层1116和第二磁化供给层1117的层叠顺序是这样依次层叠的，但层叠方向也可以是相反的方向。在该情况下，读出端子111X、共用端子111Y和写入端子111Z的位置也相反。
磁化固定层1111的磁化方向固定成z方向。在此，磁化被固定是指，磁化方向在用于导入磁壁1114的初始化时以及在使用了写入电流的写入前后没有变化。另外，磁化固定层1111例如也可以是具有面内磁各向异性的面内磁化膜、具有垂直磁各向异性的垂直磁化膜。
非磁性层1112的一面与z方向的磁化固定层1111与读出端子111X接触的面的相反侧的面接触。z方向的另一面与第一区域1113和第二区域1115接触。磁化固定层1111的朝向z方向侧的面和非磁性层1112的朝向z方向侧的面的形状和面积也可以相互相等，但非磁性层1112也可以在xy平面上以覆盖第一区域1113、第二区域1115的方式变宽，而比磁化固定层1111大。另外，非磁性层1112为了将积运算部111相对于磁化固定层1111的磁化自由层的磁化状态的变化作为电阻值的变化进行读出而被使用。
第一区域1113、磁壁1114和第二区域1115形成磁化自由层。磁化自由层由铁磁性材料制作，第一区域1113和第二区域1115的磁化方向在z方向上为相互相反的方向。磁壁1114朝向第一区域1113和第二区域1115的大致中间的方向。例如，在第一区域1113的磁化方向被固定成+z方向的情况下，磁化固定层1111和非磁性层1112在与z方向上接触的面相反的面接触。另一方面，在第二区域1115的磁化方向被固定成－z方向的情况下，磁化固定层1111和非磁性层1112在与z方向上接触的面相反的面接触。磁壁1114在y方向上被第一区域1113和第二区域1115夹持。
优选第一磁化供给层1116在z方向上不与磁化固定层1111重叠，朝向+z方向侧的面与第一区域1113的朝向－z方向侧的面接触。另外，第一磁化供给层1116具有将第一区域1113中z方向上与第一磁化供给层1116重叠的范围的磁化方向固定成希望的方向的功能。另外，在第一磁化供给层1116的朝向－z方向侧的面上连接有写入端子111Z。此外，第一磁化供给层1116利用例如由与磁化固定层1111中可使用的铁磁性材料相同的材料、IrMn等反铁磁性体、夹持Ru、Ir等非磁性中间层的铁磁性体/非磁性体/铁磁性体构成的合成反铁磁性结构(Synthecic antiferromagnetic)来制作。
优选第二磁化供给层1117在z方向上不与磁化固定层1111重叠，朝向+z方向侧的面与第二区域1115的朝向－z方向侧的面接触。另外，第二磁化供给层1117具有将第二区域1115中的z方向上与第二磁化供给层1117重叠的范围的磁化方向固定成希望的方向的功能。另外，在第二磁化供给层1117的朝向－z方向侧的面上连接有共用端子111Y。此外，第二磁化供给层1117利用例如由与磁化固定层1111中可使用的铁磁性材料相同的材料、IrMn等反铁磁性体、夹持Ru、Ir等非磁性中间层的铁磁性体/非磁性体/铁磁性体构成的合成反铁磁性结构(Synthecic antiferromagnetic)来制作。
可变电阻111R的磁化固定层1111的磁化方向和第一区域1113、第二区域1115、第一磁化供给层1116、第二磁化供给层1117的磁化方向不仅可以为z方向，也可以为x方向、y方向。在该情况下，优选磁化固定层1111的磁化方向和第一区域1113、第二区域1115、第一磁化供给层1116、第二磁化供给层1117的磁化方向相同。例如，在磁化固定层1111的磁化方向为+y方向的情况下，第一区域的磁化方向为+y方向，第二区域的磁化方向为－y方向，第一磁化供给层1116的磁化方向为+y方向，第二磁化供给层1117的磁化方向为－y方向。
积运算部111通过调节流通于共用端子111Y与写入端子111Z之间的写入电流的大小和时间，而使y方向上的磁壁1114的位置变化。由此，积运算部111能够使磁化方向平行的区域和磁化方向反平行的区域的面积的比率连续地变化，并使可变电阻111R的电阻值大致线形地变化。在此，磁化方向平行的区域是第一区域1113中的z方向上与磁化固定层1111重叠的部分的面积。另外，磁化方向反平行的区域是第二区域1115中的z方向上与磁化固定层1111重叠的部分的面积。另外，写入电流被输入到写入端子111Z。写入电流的大小和时间通过电流脉冲的数量和宽度的至少一者来调节。
此外，积运算部111也可以是隧道磁阻效应元件。隧道磁阻效应元件具有磁化固定层、磁化自由层、作为非磁性层的隧道势垒层。磁化固定层和磁化自由层由铁磁性材料制作，具有磁化。隧道势垒层夹持于磁化固定层与磁化自由层之间。隧道磁阻效应元件通过使磁化固定层所具有的磁化和磁化自由层所具有的磁化的关系变化，能够使电阻值变化。
返回图1，在读出端子111X、121X，经由电阻器101Q连接有输入部101E。同样，在图1所示的读出端子211X、221X，经由电阻器201Q连接有输入部201E，在读出端子k11X、k21X，经由电阻器k01Q连接有输入部k01E。
输入部101E经由电阻器101Q将与输入值对应的输入信号输入到读出端子111X、121X。同样，输入部201E经由电阻器201Q将与输入值对应的输入信号输入到读出端子211X、221X。另外，同样，输入部k01E经由电阻器k01Q将与输入值对应的输入信号输入到读出端子k11X、k21X。
这些输入信号均是实施了与输入值相应的脉冲宽度调制(Pulse WidthModulation：PWM)的电压信号，且具有信号部、上升部和下降部。信号部是输入信号中应使用于积和运算的部分，优选为固定的电压，但也可以不必一定为固定的电压。上升部是指输入信号中从零电压上升至信号部的电压电平的部分。下降部是指输入信号中从信号部的电压电平下降至零电压的部分。
此外，读出端子111X、121X也可以不经由电阻器101Q，而与输入部101E直接连接。同样，图1所示的读出端子211X、221X也可以不经由电阻器201Q，而与输入部201E直接连接。另外，读出端子k11X、k21X也可以不经由电阻器k01Q，而与输入部k01E直接连接。
在该情况下，输入部101E不经由电阻器101Q，将使上升部和下降部的电压的变化速度降低的输入信号输入到读出端子111X、121X。同样，输入部201E不经由电阻器201Q，将使上升部和下降部的电压的变化速度降低的输入信号输入到读出端子211X、221X。另外，同样，输入部k01E不经由电阻器k01Q，将使上升部和下降部的电压的变化速度降低的输入信号输入到读出端子k11X、k21X。
积运算部111对与输入值对应的输入信号乘以权重来生成输出信号，并输出输出信号。即，积运算部111以可变电阻111R的电阻值为权重进行读出，对于输入到读出端子111X的输入信号执行积运算而生成输出信号，并将输出信号从共用端子111Y输出。同样，积运算部121、211、221、……、k11、k21分别对与输入值对应的输入信号乘以权重来生成输出信号，并将输出信号输出。
和运算部10S运算积运算部111、211、……、k11各自输出的输出信号的总和，并将运算结果输出至校正部10H。同样，和运算部20S运算积运算部121、221、……、k21各自输出的输出信号的总和，并将运算结果输出至校正部20H。和运算部10S、20S的详情进行后述。
校正部10H执行基于包含第一值和第二值的至少一者的校正值来校正输出信号的总和的校正处理，并将通过校正处理而生成的模拟信号输出至数据处理部10D。在此，第一值是通过由输入信号的上升部引起的、流入积运算部111、211、……、k11的可变电阻111R、211R、……、k11R的至少一者中的电流，而被并入于总和中的值。另外，第二值是通过由输入信号的下降部引起的、流入积运算部111、211、……、k11的可变电阻111R、211R、……、k11R的至少一者中的电流，而被并入于总和中的值。这些对于校正部20H也同样。此外，校正部10H也可以对第一值和第二值的至少一者乘以权重并执行校正处理。另外，校正部10H、20H的详情进行后述。
数据处理部10D将校正部10H输出的模拟信号转换成数字信号，对该数字信号实施活性化函数处理，并再次转换成模拟信号。同样，数据处理部20D将校正部20H输出的模拟信号转换成数字信号，对该数字信号实施活性化函数处理，并再次转换成模拟信号。数据处理部10D、20D的详情进行后述。
接着，参照图3至图6，对第一实施方式的积和运算器所进行的总和的运算方法的一例进行说明。
图3是表示第一实施方式的积和运算器的一部分结构的等效电路的一例的图。如图3所示，积运算部111具有寄生电容111C和寄生电阻111P作为可变电阻的等效电路，能够考虑寄生电容111C与可变电阻111R并联连接，寄生电阻111P与可变电阻111R串联连接。同样，积运算部121、211、221、……、k11、k21分别具有：寄生电容121C、211C、221C、……、k11C、k21C；寄生电阻121P、211P、221P、……、k11P、k21P。另外，能够考虑在积运算部111、121、211、221、……、k11、k21分别串联连接配线电阻111W、121W、211W、221W、……、k11W、k21W。
图4是表示第一实施方式的输入信号和输入信号通过积运算部111时的突入电流的一例的图。输入部101E输出实施脉冲宽度调制的输入信号，例如图4中的(a)所示的输入信号VA。输入信号VA具有信号部、上升部和下降部。输入信号VA的上升部是在时刻t1从零电压大致垂直地上升至信号部的电压电平的部分。信号部是从紧接时刻t1后到紧接时刻t4后的区间，该区间的长度与输入值对应。下降部是在时刻t4从零电压大致垂直地下降至信号部的电压电平的部分。
假设在图4中的(a)所示的输入信号VA不经由电阻器101Q而直接输入积运算部111的读出端子111X的情况下，则产生图4中的(b)所示的突入电流IA1、IA2。突入电流IA1由输入信号VA的上升部所引起，通过向积运算部111的寄生电容111C的充电而产生。突入电流IA2由输入信号VA的下降部所引起，通过从积运算部111的寄生电容111C的放电而产生。
如图4中的(a)所示，上升部和下降部的时间较短，因此，图4中的(b)所示的突入电流IA1、IA2在短时间内消失。另外，突入电流IA1、IA2只不过大部分流入积运算部111的寄生电容111C，剩余部分流入积运算部111的可变电阻111R而已。因此，在输入信号VA不经由电阻器101Q而直接输入积运算部111的读出端子111X的情况下，由于突入电流IA1、IA2而产生于和运算部10S运算的输出信号的总和中的偏差是极小的。
但是，由于突入电流IA1、IA2的产生，有时会导致积和运算器1的发热、伴随发热的错误工作的产生、积和运算器1的负载的增大。另外，当突入电流IA1、IA2变大时，有时需要增大蓄积输出信号引起的电荷的电容器的容量。因此，为了抑制突入电流IA1、IA2的产生，例如图4中的(c)所示的输入信号VC被输入积运算部111。
图4中的(c)所示的输入信号VC在例如图4中的(a)所示的输入信号VA经由电阻器101Q的情况下产生。即，由于电阻器101Q，输入信号VA的上升部和下降部的时间变长，输入信号VA的信号部的时间变短。输入信号VC具有信号部、上升部和下降部。输入信号VC的上升部为从时刻t1到时刻t2的区间，即电压从零电压上升至信号部的电压电平的部分。信号部为从时刻t2到时刻t3的区间，该区间的长度与输入值对应。下降部为从时刻t3到时刻t4的区间，即从信号部的电压电平下降至零电压的部分。
在图4中的(c)所示的输入信号VC被输入积运算部111的读出端子111X的情况下，产生图4中的(d)所示的突入电流ID1、ID2。突入电流ID1由输入信号VC的上升部所引起，通过向积运算部111的寄生电容111C的充电而产生。突入电流ID2由输入信号VA的下降部所引起，通过从积运算部111的寄生电容111C的放电而产生。
如图4中的(c)所示，输入信号VC的上升部和下降部的时间分别比图4中的(a)所示的输入信号VA的上升部和下降部长，因此，图4中的(d)所示的突入电流ID1、ID2比图4中的(b)所示的突入电流IA1、IA2变小。因此，通过将输入信号VC向积运算部111输入，能够抑制导致积和运算器1的发热、伴随发热的错误工作的产生、积和运算器1的负载的增大，使突入电流变小，并缩小蓄积输出信号所引起的电荷的电容器的容量。
但是，如图4中的(a)和图4中的(c)所示，与突入电流IA1、IA2相比，突入电流ID1、ID2产生的时间变长，因此，流入积运算部111的可变电阻111R的比例比突入电流IA1、IA2变大。因此，在图4中的(c)所示的输入信号VC被输入积运算部111的读出端子111X的情况下，有时由于突入电流ID1、ID2，会使和运算部10S运算的输出信号的总和发生偏差。
另外，参照图4说明的内容对于积运算部121、211、212、……、k11、k21以及和运算部20S也同样。
因此，积和运算器1通过下面说明的方法，校正由于输入信号VC的上升部和下降部而偏差的输出信号的总和。
图5是表示第一实施方式的校正用输入信号的一例的图。输入部101E通过将规定的信号输入电阻器101Q，而将图5所示的校正用输入信号VH输入到读出端子111X、121X。同样，输入部201E通过将规定的信号输入到电阻器201Q，而将图5所示的校正用输入信号VH输入到读出端子211X、221X。另外，同样，输入部k01E通过将规定的信号输入到电阻器k01Q，而将图5所示的校正用输入信号VH输入到读出端子k11X、k21X。
校正用输入信号VH具有上升部和下降部。具体而言，如图5所示，校正用输入信号VH包含于从时刻t10到时刻t20的区间，从零电压上升至图4中的(c)所示的输入信号VC的信号部的电压电平的上升部。校正用输入信号VH的上升部的倾斜度和时间与图4中的(c)所示的输入信号VC的上升部的倾斜度和时间相等。另外，校正用输入信号VH包含于从时刻t20到时刻t30的区间，从图4中的(c)所示的输入信号VC的信号部的电压电平下降至零电压的下降部。校正用输入信号VH的下降部的倾斜度和时间与图4中的(c)所示的输入信号VC的下降部的倾斜度和时间相等。
此外，校正用输入信号VH的上升部的面积与校正部10H在上述的校正处理中使用的校正值所包含的第一值对应，因此，越接近图4中的(c)所示的输入信号VC的上升部的面积，越优选。同样，校正用输入信号VH的下降部的面积与校正部10H在上述的校正处理中使用的校正值所包含的第二值对应，因此，越接近图4中的(c)所示的输入信号VC的下降部的面积，越优选。
积运算部111对校正用输入信号VH乘以权重来生成校正用输出信号，并输出校正用输出信号。即，积运算部111以可变电阻111R的电阻值为权重进行读出，对于输入到读出端子111X的校正用输入信号VH执行积运算来生成校正用输出信号，并从共用端子111Y输出校正用输出信号。同样，积运算部121、211、221、……、k11、k21分别对校正用输入信号VH乘以权重来生成校正用输出信号，并将输出信号输出。
和运算部10S运算积运算部111、211、……、k11各自输出的校正用输出信号的总和，并将运算结果输出至校正部10H。校正部10H将通过该运算而得到的总和设为校正值，执行从积运算部111、211、……、k11各自输出的输出信号的总和减去该校正值的校正处理。同样，和运算部20S运算积运算部121、221、……、k21各自输出的校正用输出信号的总和，并将运算结果输出至校正部20H。校正部20H将通过该运算而得到的总和设为校正值，执行从积运算部121、221、……、k21各自输出的输出信号的总和减去该校正值的校正处理。
另外，通过将图5所示的校正用输入信号VH输入到积运算部111、121、211、221、……、k11、k21各自而得到的校正值也可以存储于校正值存储部。校正值存储部为存储校正值的存储介质。
接着，参照图6，说明积和运算器1所具有的和运算部、校正部和数据处理部的具体的例子。图6是用于说明第一实施方式的和运算部、校正部及数据处理部的一例的图。下面的说明中，举例说明和运算部10S、校正部10H及数据处理部10D，但是和运算部20S、校正部20H及数据处理部20D也同样。
如图6所示，和运算部10S具有电容器101S、比较器102S、基准电压生成电路103S。电容器101S的一端子与积运算部111、211、……、k11各自的共用端子111Y、211Y、……、k11Y和比较器102S的反转输入端子连接，另一端子与比较器102S的输出端子连接。在电容器101S中蓄积有积运算部111、211、……、k11各自输出的输出信号所引起的电荷。比较器102S使用从与非反转输入端子连接的基准电压生成电路103S供给的基准电压，读取电容器103的电压，并输出至校正部10H。在此读取的电压是积运算部111、211、……、k11各自输出的输出信号的总和。
如图6所示，校正部10H具有比较器102H和校正电压生成电路103H。比较器102H的非反转输入端子与比较器102S的输出端子连接，反转输入端子与校正电压生成电路103H连接，输出端子与数据处理部10D连接。比较器102H使用从校正电压生成电路103H供给的校正电压，对校正部10H所校正了的输出信号的总和进行校正。即，校正电压基于包含上述的第一值和第二值的校正值而被决定。
如图6所示，数据处理部10D具有：模拟-数字转换电路101D、活性化函数处理电路102D、数字-模拟转换电路103D。模拟-数字转换电路101D将表示由校正部10H校正了的输出信号的总和的模拟信号转换成数字信号。活性化函数处理电路102D对该数字信号实施活性化函数处理。数字-模拟转换电路103D将实施了活性化函数处理的数字信号转换成模拟信号。该模拟信号例如被输出至其它的积和运算器。
积和运算器1通过使用图6所示的和运算部10S、校正部10H及数据处理部10D，分开地生成用于读取电容器101S的电压的基准电压和用于对校正部10H校正了的输出信号的总和进行校正的校正电压。因此，积和运算器1能够生成精确的校正电压，且精确地校正积运算部111、211、……、k11各自输出的输出信号的总和。
接着，参照图7对第一实施方式的积和运算器所执行的神经网络运算的一例进行说明。图7是用于说明第一实施方式的积和运算器所执行的神经网络运算的一例的图。
节点101、201、……、k01形成输入层。感知器10、20形成隐藏层或输出层。节点101与图1和图3所示的输入部101E对应，相对于感知器10、20输出与输入信号对应的输入值。同样，节点201、……、k01分别与输入部201E、……、k01E对应，对于感知器10、20输出与输入信号对应的输入值。
箭头111A与积运算部111对应，表示对节点101输出的输入值乘以权重，并向感知器10输入与输出信号对应的值。同样，箭头121A与积运算部121对应，表示对节点101输出的输入值乘以权重，并向感知器20输入与输出信号对应的值。这些情况对于箭头211A、221A、……、k11A、k21A也同样。
感知器10与图1和图3所示的和运算部10S、校正部10H及数据处理部10D对应，运算从箭头111A、211A、……、k11A输入的值的总和，执行上述的校正处理，对实施了校正处理的总和实施活性化函数处理并输出。同样，感知器20与图1和图3所示的和运算部20S、校正部20H及数据处理部20D对应，运算从箭头121A、221A、……、k21A输入的值的总和并执行上述的校正处理，对实施了校正处理的总和实施活性化函数处理并输出。
以上，对第一实施方式的积和运算器1进行了说明。积和运算器1基于包含第一值和第二值中的至少一者的校正值，来校正输出信号的总和，其中，第一值是通过由输入信号VC的上升部引起的、流入积运算部111、121、211、221、……、k11、k21的至少一个可变电阻中的电流，而被并入于总和中的值，第二值是通过由输入信号VC的下降部引起的、流入积运算部111、121、211、221、……、k11、k21的至少一个可变电阻中的电流，而被并入于总和中的值。由此，积和运算器1能够校正输入信号VC的上升部和下降部的至少一者所引起的输出信号的总和的偏差，执行精确的积和运算。
另外，积运算部111、121、211、221、……、k11、k21的至少一者包含呈现磁阻效应的磁阻效应元件。磁阻效应元件的寄生电容比其它的可变电阻元件大，因此，降低输入信号的上升部和下降部的电压的变化速度并缓和由突入电流所引起的电路的发热和电路的负载的必要性特别大。因此，在积运算部111、121、211、221、……、k11、k21的至少一者包含磁阻效应元件的情况下，通过使用包含第一值和第二值的至少一者的校正值而实现的效果特别有用。
积运算部111包含：读出端子111X读出端子111X、共用端子111Y以及写入端子111Z。由此，积和运算器1仅在执行积和运算的情况下受到寄生电容111C的影响，在共用端子111Y与写入端子111Z之间流通写入电流的情况下，能够不受寄生电容111C的影响地使可变电阻111R的电阻值变化。另外，同样，这些对于积运算部121、211、221、……、k11、k21也同样。
另外，积和运算器1将具有上升部和下降部的校正用输入信号VH输入积运算部111、121、211、221、……、k11、k21且乘以权重来生成校正用输出信号，并将这些校正用输出信号的总和作为校正值，执行校正处理。由此，积和运算器1能够生成精确的校正值，因此，能够执行精确的积和运算。
另外，积和运算器1将输入信号分别经由电阻器101Q、201、……、k01Q向积运算部111、121、211、221、……、k11、k21各自输入。由此，即使输入信号VA的上升部和下降部陡峭，积和运算器1也能够降低上升部和下降部的电压的变化速度，执行使用了包含第一值和第二值的至少一者的校正值的校正处理，执行精确的积和运算。
此外，积和运算器1也可以代替电阻器101Q、201Q、……、k01Q，而在积运算部的读出端子111X、121X、211X、221X、……、k11X、k21X各自之前具有电阻器。该电阻器的作用与电阻器101Q、201Q、……、k01Q同样。
[第二实施方式]
参照图8对第一实施方式的积和运算器的结构的一例进行说明。第二实施方式的积和运算器，与第一实施方式的积和运算器1相比，参照图6说明的和运算部10S、校正部10H及数据处理部10D的具体的结构不同。因此，第二实施方式的说明中，仅说明与第一实施方式不同的事项，省略重复的说明。
图8是用于说明第二实施方式的和运算部、校正部和数据处理部的一例的图。如图8所示，第二实施方式的积和运算器具有：电容器1011S、比较器1021S、电压生成电路1031H、数据处理部10D。数据处理部10D与第一实施方式同样。
电容器1011S的一端子与积运算部111、211、……、k11各自的共用端子111Y，211Y、……、k11Y与比较器1021S的反转输入端子连接，另一端子与比较器1021S的输出端子连接。在电容器1011S中蓄积由积运算部111、211、……、k11各自输出的输出信号所引起的电荷。比较器1021S使用从连接于非反转输入端子的电压生成电路1031H所供给的基准电压和校正电压，读取电容器1011S的电压。在此，比较器1021S不仅供给基准电压，还供给校正电压，因此，比较器1021S读取利用校正值实施校正处理的电压。
因此，第二实施方式的积和运算器能够将为了运算输出信号的总和而使用的比较器与为了校正该总和而使用的比较器汇总成一个，从而降低电路规模。
[第三实施方式]
参照图9，对第一实施方式的积和运算器的结构的一例进行说明。第三实施方式的积和运算器，与使用模拟电路执行校正处理的第一实施方式的积和运算器1和第二实施方式的积和运算器不同，而使用数字电路执行校正处理。因此，第三实施方式的说明中，仅说明与第一实施方式和第二实施方式不同的事项，并省略重复的说明。
图9是用于说明第三实施方式的和运算部、校正部和数据处理部的一例的图。如图9所示，第三实施方式的积和运算器具有：和运算部10S、模拟-数字转换电路1011D、校正值存储部1032H、运算电路1033H、活性化函数处理电路1021D、数字-模拟转换电路1031D。和运算部10S与第一实施方式同样。
模拟-数字转换电路1011D将表示和运算部10S所输出的输出信号的总和的模拟信号转换成数字信号。校正值存储部1032H是将校正值作为数字数据进行存储的存储介质。运算电路1033H从校正值存储部1032H获取校正值，从转换成数字信号的输出信号的总和减去校正值并输出。活性化函数处理电路1021D对该数字信号实施活性化函数处理。数字-模拟转换电路1031D将实施了活性化函数处理的数字信号转换成模拟信号。
因此，第三实施方式的积和运算器仅对作为已经使用的模拟电路的积和运算器追加校正值存储部1032H和运算电路1033H，能够执行上述的校正处理。另外，第三实施方式的积和运算器使校正值存储于校正值存储部1032H，因此，不需要在执行上述的校正处理的时候运算校正值。另外，第三实施方式的积和运算器在校正部的外部具有校正值存储部1032H，由此，能够抑制校正部的电路规模的增大，且基于校正值执行校正处理。另外，校正部的数量比积运算部的数量少，因此，第三实施方式的积和运算器不需要增大校正值存储部1032H的存储容量。
此外，上述的积和运算器1也可以包含于逻辑运算器件或神经形态器件。这里所说的逻辑运算器件是通过组合多个积和运算器1而形成的逻辑电路，例如AND电路、ОR电路。另外，这里所说的逻辑运算是包含深度学习的概念。另外，这里所说的神经形态器件是应用了大脑的结构和成为神经元的神经细胞点火的组织的器件，可用于机械学习等。
另外，也可以通过将用于实现上述的第一实施方式的积和运算器1等各装置的功能的程序记录于计算机可读取的记录介质，使计算机系统读入并执行记录于该记录介质的程序，进行处理。
此外，这里所说的计算机系统也可以包含操作系统(Operating System：OS)或周边设备等硬件。另外，计算机可读取的记录介质例如还包含软盘、光磁盘、ROM(Read OnlyMemory)、闪光存储器等可写入的非易失性存储器、DVD(Digital Versatile Disc)等可搬介质、内置于计算机系统的硬盘等存储装置、经由网络或通讯线发送程序的情况下的服务器或成为客户的计算机系统内部的挥发性存储器那样保持一定时间程序的介质。
另外，上述的程序也可以从将该程序储存于存储装置等的计算机系统，经由传送介质或通过传送介质中的传送波向其它的计算机系统传送。在此，传送程序的传送介质是指因特网等网络或电话线等通讯线那样具有传送信息的功能的介质。
另外，上述的程序可以是用于实现上述的功能的一部分的程序，也可以是通过与将上述的功能已经记录于计算机系统的程序的组合能够实现的程序、所谓的差分程序。上述的程序例如被计算机具有的CPU(Central Processing Unit)等处理器读出并执行。
以上，参照附图详细叙述了本发明的第一实施方式，但具体的结构不限定于该第一实施方式，能够在不脱离本发明宗旨的范围内进行各种变形和置换。也可以组合上述的各第一实施方式所记载的结构。
符号说明
1…积和运算器，111、121、211、221、k11、k21…积运算部，111R、121R、211R、221R、k11R、k21R…可变电阻，10S、20S…和运算部，10H、20H…校正部。

Claims (9)

1.一种积和运算器，其特征在于，具有：
多个积运算部，其对与输入值对应的具有上升部、信号部和下降部的输入信号乘以权重来生成输出信号，并输出所述输出信号；
和运算部，其运算多个所述积运算部各自输出的所述输出信号的总和；以及
校正部，其执行基于包含第一值和第二值中的至少一者的校正值来校正所述输出信号的总和的校正处理，其中，所述第一值是通过由所述输入信号的所述上升部引起的流入多个所述积运算部的可变电阻中的电流而被并入于所述总和的值，所述第二值是通过由所述输入信号的所述下降部引起的流入多个所述积运算部的可变电阻中的电流而被并入于所述总和的值。
2.根据权利要求1所述的积和运算器，其特征在于，
多个所述积运算部分别包含呈现磁阻效应的磁阻效应元件。
3.根据权利要求1所述的积和运算器，其特征在于，
多个所述积运算部分别包含具有写入端子、共用端子和读出端子的电阻变化元件。
4.根据权利要求1～3中任一项所述的积和运算器，其特征在于，
还具有输入部，其将具有所述上升部和所述下降部的校正用输入信号输入到所述积运算部，
所述积运算部还对所述校正用输入信号乘以权重来生成校正用输出信号，并输出所述校正用输出信号，
所述和运算部还运算多个所述积运算部各自输出的所述校正用输出信号的总和，
所述校正部以所述校正用输出信号的总和为所述校正值，执行所述校正处理。
5.根据权利要求1～4中任一项所述的积和运算器，其特征在于，
还具有存储所述校正值的校正值存储部。
6.根据权利要求1～5中任一项所述的积和运算器，其特征在于，
所述输入信号经由电阻器被输入到所述积运算部。
7.一种逻辑运算器件，其特征在于，
具有权利要求1～6中任一项所述的积和运算器。
8.一种神经形态器件，其特征在于，
具有权利要求1～6中任一项所述的积和运算器。
9.一种积和运算方法，其是由权利要求1～6中任一项所述的积和运算器来执行的，其特征在于，包括：
积运算步骤，对与输入值对应的具有上升部、信号部和下降部的输入信号乘以权重来生成输出信号，并输出所述输出信号；
和运算步骤，运算所述积运算步骤中输出的所述输出信号的总和；以及
校正步骤，执行基于包含第一值和第二值中的至少一者的校正值来校正所述输出信号的总和的校正处理，其中，所述第一值是通过由所述输入信号的所述上升部引起的流入多个所述积运算部的可变电阻中的电流而被并入于所述总和的值，所述第二值是通过由所述输入信号的所述下降部引起的流入多个所述积运算部的可变电阻中的电流而被并入于所述总和的值。
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