JP6536765B1 - 積和演算器、ニューロモーフィックデバイス及び積和演算方法 - Google Patents

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Abstract

積和演算器は、入力値に対応する第１入力信号に重みを乗算して第１出力信号を生成し、前記第１出力信号を出力する複数の第１積演算素子と、前記第１入力信号の入力による複数の前記第１積演算素子各々の寄生容量への充電に起因する過渡応答後に定常状態となっている時点から、前記第１入力信号の入力による複数の前記第１積演算素子各々の前記寄生容量からの放電に起因する過渡応答が発生し始めた後の時点までの演算期間において、複数の前記第１積演算素子各々が出力した前記第１出力信号の総和を演算する和演算部と、を備える。

Description

本発明は、積和演算器、ニューロモーフィックデバイス及び積和演算方法に関する。
現在、人口知能（Artificial Intelligence：ＡＩ）、モノのインターネット（Internet of Things：ＩｏＴ）、深層学習（Deep Learning）等を実現させるためにニューラルネットワークの演算を実行するデバイスとして積和演算器及びニューロモーフィックデバイスが注目を集めている。
例えば、非特許文献１には、メモリスタを使用してニューラルネットワークの演算を実行する手法が開示されている。ニューラルネットワークの演算にはパーセプトロンを用いた手法が広く用いられる。パーセプトロンを用いたニューラルネットワークの演算においては、Σａｘ＋ｂ（ｂ：バイアス項）の計算が行なわれる。ここで、バイアス項は、正から負の広い範囲で調整可能であることが望ましい。
Geoffrey W. Burr, Robert M. Shelby, Abu Sebastian, Sangbum Kim, Seyoung Kim, Severin Sidler, Kumar Virwani, Masatoshi Ishii, Pritish Narayanan, Alessandro Fumarola, Lucas L. Sanches, Irem Boybat, Manuel Le Gallo, Kibong Moon, Jiyoo Woo, Hyunsang Hwang & Yusuf Leblebici, Advances in Physics: X, 2, 89(2017)
しかし、ニューラルネットワークの演算を実行する上で負のバイアスを発生させようとした場合、積和演算器及びニューロモーフィックデバイスの回路構成が複雑になってしまうことがあった。
そこで、本発明は、回路構成を複雑にすること無く、バイアスを正から負の広い範囲で調整可能な積和演算器、ニューロモーフィックデバイス及び積和演算方法を提供することを目的とする。
本発明の一態様は、入力値に対応する第１入力信号に重みを乗算して第１出力信号を生成し、前記第１出力信号を出力する複数の第１積演算素子と、前記第１入力信号の入力による複数の前記第１積演算素子各々の寄生容量への充電に起因する過渡応答後に定常状態となっている時点から、前記第１入力信号の入力による複数の前記第１積演算素子各々の前記寄生容量からの放電に起因する過渡応答が発生し始めた後の時点までの演算期間において、複数の前記第１積演算素子各々が出力した前記第１出力信号の総和を演算する和演算部と、を備える積和演算器である。
また、本発明の一態様において、複数の前記第１積演算素子各々は、書き込み端子と、共通端子と、読み出し端子とを有する抵抗変化素子である。
また、本発明の一態様において、複数の前記第１積演算素子各々は、トンネル磁気抵抗効果素子である。
また、本発明の一態様は、第２入力信号に重みを乗算して第２出力信号を生成し、前記第２出力信号を出力する少なくとも一つの第２積演算素子を更に備え、前記和演算部は、前記演算期間において、複数の前記第１積演算素子各々が出力した前記第１出力信号及び少なくとも一つの前記第２積演算素子各々が出力した前記第２出力信号の総和を演算する積和演算器である。
また、本発明の一態様は、第３入力信号が入力され、前記第３入力信号に基づいて第３出力信号を前記和演算部に出力する抵抗器を更に備え、前記和演算部は、前記演算期間において、複数の前記第１積演算素子各々が出力した前記第１出力信号、少なくとも一つの前記第２積演算素子各々が出力した前記第２出力信号及び前記抵抗器が出力した前記第３出力信号の総和を演算する積和演算器である。
また、本発明の一態様は、正のバイアスの発生に使用される第２入力信号に重みを乗算して第２出力信号を生成し、前記第２出力信号を出力する少なくとも一つの第２積演算素子と、第３入力信号が入力され、前記第３入力信号に基づいて第３出力信号を前記和演算部に出力する抵抗器と、を更に備え、前記和演算部は、複数の前記第１積演算素子各々が出力した前記第１出力信号、複数の前記第２積演算素子各々が出力した前記第２出力信号及び少なくとも一つの前記第２積演算素子各々が出力した前記第２出力信号の総和を演算する積和演算器である。
また、本発明の一態様は、上述した積和演算器のいずれか一つを備えるニューロモーフィックデバイスである。
また、本発明の一態様は、上述した積和演算器のいずれか一つの積和演算器による積和演算方法であって、複数の前記第１積演算素子各々が、前記第１入力信号に重みを乗算して前記第１出力信号を生成し、前記第１出力信号を出力する積演算工程と、前記第１入力信号の入力による複数の前記第１積演算素子各々の前記寄生容量への充電に起因する過渡応答後に定常状態となっている時点から、前記第１入力信号の入力による複数の前記第１積演算素子各々の寄生容量からの放電に起因する過渡応答が発生し始めた後の時点までの前記演算期間において、前記和演算部が、複数の前記第１積演算素子各々が出力した前記第１出力信号の総和を演算する和演算工程と、を含む積和演算方法である。
上述した積和演算器、ニューロモーフィックデバイス及び積和演算方法によれば、回路構成を複雑にすること無く、バイアスを正から負の広い範囲で調整可能な積和演算器、ニューロモーフィックデバイス及び積和演算方法を提供することができる。
実施形態に係る積和演算器の一部の構成の一例を示す図である。 実施形態に係る抵抗変化素子の一例を示す図である。 実施形態に係る積和演算器の一部の構成の等価回路の一例を示す図である。 実施形態に係る入力値に対応する第１入力信号の入力に応じて第１積演算素子が出力する第１出力信号の一例を示す図である。 実施形態に係る積和演算器が実行するニューラルネットワーク演算の一例を説明するための図である。
図１及び図２を参照しながら、実施形態に係る積和演算器の構成の一例について説明する。図１は、実施形態に係る積和演算器の一部の構成の一例を示す図である。図２は、実施形態に係る抵抗変化素子の一例を示す図である。
図１に示すように、積和演算器１は、第１入力部１０１Ｅ、２０１Ｅ、…、ｋ０１Ｅと、第１積演算素子１１１、１２１、２１１、２２１、…、ｋ１１、ｋ２１と、第２入力部１０２Ｅ、２０２Ｅ、…、ｎ０２Ｅと、第２積演算素子１１２、１２２、２１２、２２２、…、ｎ１２、ｎ２２と、第３入力部１０３Ｅと、抵抗器１１３Ｗ、１２３Ｗと、和演算部１０Ｓ、２０Ｓとを備える。
第１積演算素子１１１は、寄生容量を有する抵抗変化素子、例えば、相変化型メモリ（Phase-Change Memory：ＰＣＭ）、抵抗変化型メモリ（Resistive Random Access Memory：ＲｅＲＡＭ、図２に示した磁気抵抗効果素子であっても良い。図１及び図２に示すように、第１積演算素子１１１は、可変抵抗１１１Ｒ、読み出し端子１１１Ｘ、共通端子１１１Ｙ及び書き込み端子１１１Ｚを備える。また、第１積演算素子１２１、２１１、２２１、…、ｋ１１、ｋ２１は、抵抗変化素子、例えば、図２に示したものと同様の磁気抵抗効果素子であり、それぞれ可変抵抗１２１Ｒ、２１１Ｒ、２２１Ｒ、…、ｋ１１Ｒ、ｋ２１Ｒと、読み出し端子１２１Ｘ、２１１Ｘ、２２１Ｘ、…、ｋ１１Ｘ、ｋ２１Ｘと、共通端子１２１Ｙ、２１１Ｙ、２２１Ｙ、…、ｋ１１Ｙ、ｋ２１Ｙと、書き込み端子１２１Ｚ、２１１Ｚ、２２１Ｚ、…、ｋ１１Ｚ、ｋ２１Ｚとを備える。
ここで、第１積演算素子１１１が備える可変抵抗１１１Ｒは、例えば、図２に示すように、磁化固定層１１１１と、非磁性層１１１２と、第１領域１１１３と、磁壁１１１４と、第２領域１１１５と、第１磁化供給層１１１６と、第２磁化供給層１１１７とを備える。以下、図２を使用した説明では、図２に示したｘ軸、ｙ軸及びｚ軸を使用する。ｘ軸、ｙ軸及びｚ軸は、右手系の三次元直交座標を形成している。磁化固定層１１１１、非磁性層１１１２、第１領域１１１３、第２領域１１１５、第１磁化供給層１１１６及び第２磁化供給層１１１７は、薄い直方体状に形成されており、最も面積が大きな面がｘｙ平面と平行となっている。
磁化固定層１１１１は、磁化方向が＋ｙ方向に固定されている。ここで、磁化が固定されるとは、書き込み電流を使用した書き込み前後において磁化方向が変化しないことを意味する。また、磁化固定層１１１１は、例えば、面内磁気異方性を有する面内磁化膜、あるいは垂直磁気異方性を有する垂直磁化膜であっても良い。
非磁性層１１１２は、＋ｚ方向側を向いている最も面積が大きな面が磁化固定層１１１１の−ｚ方向側を向いている面と接している。磁化固定層１１１１のｚ方向側を向いている面と非磁性層１１１２ｚ方向側を向いている面とは、互いに形状及び面積が等しくなっていても良いが、非磁性層１１１２が、第１領域１１１３、第２領域１１１５を覆うように広がっていて、磁化固定層１１１１よりも大きくても良い。また、非磁性層１１１２は、第１積演算素子１１１が磁化固定層１１１１に対する磁化自由層の磁化状態の変化を抵抗値の変化として読み出すために使用される。
第１領域１１１３、磁壁１１１４及び第２領域１１１５は、磁化自由層を形成している。磁化自由層は、強磁性材料により作製されており、磁化方向を反転させることができる。第１領域１１１３は、磁化方向が＋ｙ方向に固定されており、＋ｚ方向側の向いている面のうち−ｙ方向側の一定の領域が非磁性層１１１２の−ｚ方向側を向いている面と接している。一方、第２領域１１１５は、磁化方向が−ｙ方向に固定されており、＋ｚ方向側を向いている面のうち＋ｙ方向側の一定の領域が非磁性層１１１２の−ｚ方向側を向いている面と接している。磁壁１１１４は、ｙ方向において第１領域１１１３と第２領域１１１５とに挟まれている。
第１磁化供給層１１１６は、ｚ方向において磁化固定層１１１１と重なっていないことが望ましく、＋ｚ方向側を向いている面が第１領域１１１３の−ｚ方向側を向いている面と接している。また、第１磁化供給層１１１６は、第１領域１１１３のうち第１磁化供給層１１１６と重なる範囲の磁化方向を所望の方向に固定する機能を有する。さらに、第１磁化供給層１１１６の−ｚ方向側を向いている面には、書き込み端子１１１Ｚが接続されている。なお、第１磁化供給層１１１６は、例えば、磁化固定層１１１１に使用可能な強磁性材料と同じ材料、ＩｒＭｎ等の反強磁性体、Ｒｕ、Ｉｒ等の非磁性中間層を挟んだ強磁性体により作製されており、非磁性体及び強磁性体を含む合成反強磁性（Synthecic Antiferromagnetic）構造を有していても良い。
第２磁化供給層１１１７は、ｚ方向において磁化固定層１１１１と重なっておらず、＋ｚ方向側を向いている面が第２領域１１１５の−ｚ方向側を向いている面と接している。また、第２磁化供給層１１１７は、第２領域１１１５の第２磁化供給層１１１７と重なる範囲の磁化方向を所望の方向に固定する機能を有する。さらに、第２磁化供給層１１１７の−ｚ方向側を向いている面には、共通端子１１１Ｙが接続されている。なお、第２磁化供給層１１１７は、例えば、磁化固定層１１１１に使用可能な強磁性材料と同じ材料、ＩｒＭｎ等の反強磁性体、Ｒｕ、Ｉｒ等の非磁性中間層を挟んだ強磁性体により作製されており、非磁性体及び強磁性体を含む合成反強磁性（Synthecic Antiferromagnetic）構造を有していても良い。
第１積演算素子１１１は、共通端子１１１Ｙと書き込み端子１１１Ｚとの間に流す書き込み電流の大きさ及び時間を調整することにより、ｙ方向における磁壁１１１４の位置を変化させる。これにより、第１積演算素子１１１は、磁化方向が平行な領域と磁化方向が反平行な領域との面積の比率を連続的に変化させ、可変抵抗１１１Ｒの抵抗値を略線形に変化させることができる。ここで、磁化方向が平行な領域とは、第１領域１１１３のうちｚ方向において磁化固定層１１１１と重なっている部分の面積である。また、磁化方向が反平行な領域とは、第２領域１１１５のうちｚ方向において磁化固定層１１１１と重なっている部分の面積である。さらに、書き込み電流の大きさ及び時間は、電流パルスの数及び幅の少なくとも一方により調整される。
なお、第１積演算素子１１１は、トンネル磁気抵抗効果素子であってもよい。トンネル磁気抵抗効果素子は、磁化固定層と、磁化自由層と、非磁性層としてのトンネルバリア層とを備える。磁化固定層及び磁化自由層は、強磁性材料で作製されており、磁化を有する。トンネルバリア層は、磁化固定層と磁化自由層との間に挟まれている。トンネル磁気抵抗効果素子は、磁化固定層が有する磁化と磁化自由層が有する磁化との関係を変化させることにより、抵抗値を変化させることができる。トンネルバリア層には、公知の材料を用いることができる。例えば、その材料としては、Ａｌ２Ｏ３、ＳｉＯ２、ＭｇＯ、及び、ＭｇＡｌ２Ｏ４等を用いることができる。なお、トンネルバリア層には、Ａｌ、Ｓｉ、Ｍｇの一部が、Ｚｎ、Ｂｅ等に置換された材料等が用いられてもよい。
図１に戻って、読み出し端子１１１Ｘ、１２１Ｘには、第１入力部１０１Ｅから入力値に対応する第１入力信号が入力される。同様に、図１に示した読み出し端子２１１Ｘ、２２１Ｘには、第１入力部２０１Ｅから入力値に対応する第１入力信号が入力され、読み出し端子ｋ１１Ｘ、ｋ２１Ｘには、第１入力部ｋ０１Ｅから入力値に対応する第１入力信号が入力される。これらの第１入力信号は、入力値に応じたパルス幅変調（Pulse Width Modulation:ＰＷＭ）が施されている。
また、書き込み端子１１１Ｚ、１２１Ｚには、可変抵抗１１１Ｒ、１２１Ｒの抵抗値を調整するための書き込み電流が入力される。同様に、図１に示した書き込み端子２１１Ｚ、２２１Ｚには、可変抵抗２１１Ｒ、２２１Ｒの抵抗値を調整するための書き込み電流が入力され、書き込み端子ｋ１１Ｚ、ｋ２１Ｚには、可変抵抗ｋ１１Ｒ、ｋ２１Ｒの抵抗値を調整するための書き込み電流が入力される。
第１積演算素子１１１は、入力値に対応する第１入力信号に重みを乗算して第１出力信号を生成し、第１出力信号を出力する。すなわち、第１積演算素子１１１は、可変抵抗１１１Ｒの抵抗値を重みとして読み出し端子１１１Ｘに入力された第１入力信号に対する積演算を実行して第１出力信号を生成し、共通端子１１１Ｙから第１出力信号を出力する。同様に、第１積演算素子１２１、２１１、２２１、…、ｋ１１、ｋ２１は、それぞれ入力値に対応する第１入力信号に重みを乗算して第１出力信号を生成し、第１出力信号を出力する。
第２積演算素子１１２は、第１積演算素子１１１、１２１、２１１、２２１、…、ｋ１１、ｋ２１と同じ抵抗変化素子であり、可変抵抗１１２Ｒ、読み出し端子１１２Ｘ、共通端子１１２Ｙ及び書き込み端子１１２Ｚを備える。また、第２積演算素子１２２、２１２、２２２、…、ｎ１２、ｎ２２は、第２積演算素子１１２と同じ抵抗変化素子であり、それぞれ可変抵抗１２２Ｒ、２１２Ｒ、２２２Ｒ、…、ｎ１２Ｒ、ｎ２２Ｒ、読み出し端子１２２Ｘ、２１２Ｘ、２２２Ｘ、…、ｎ１２Ｘ、ｎ２２Ｘ、共通端子１２２Ｙ、２１２Ｙ、２２２Ｙ、…、ｎ１２Ｙ、ｎ２２Ｙ及び書き込み端子１２２Ｚ、２１２Ｚ、２２２Ｚ、…、ｎ１２Ｚ、ｎ２２Ｚを備える。
読み出し端子１１２Ｘ、１２２Ｘには、第２入力部１０２Ｅから設定値に対応する第２入力信号が入力される。同様に、図１に示した読み出し端子２１２Ｘ、２２２Ｘには、第２入力部２０２Ｅから設定値に対応する第２入力信号が入力され、読み出し端子ｎ１２Ｘ、ｎ２２Ｘには、第２入力部ｎ０２Ｅから設定値に対応する第２入力信号が入力される。これらの第２入力信号は、第２積演算素子１１２、１２２、２１２、２２２、…、ｎ１２、ｎ２２各々が所望の正のバイアスを発生させるために必要な波形を有する信号を含む。
第２積演算素子１１２は、第２入力信号に重みを乗算して第２出力信号を生成し、第２出力信号を出力する。すなわち、第２積演算素子１１２は、可変抵抗１１２Ｒの抵抗値を重みとして読み出し端子１１２Ｘに入力された第２入力信号に対する積演算を実行して第２出力信号を生成し、共通端子１１２Ｙから第２出力信号を出力する。第２入力信号は、入力値に対応している第１入力信号と異なり、正のバイアスの発生に使用されるため、一定の波形を有する信号となっている。同様に、第２積演算素子１２２、２１２、２２２、…、ｎ１２、ｎ２２は、第２入力信号に重みを乗算して第２出力信号を生成し、第２出力信号を出力する。
抵抗器１１３Ｗは、第３入力信号が入力され、第３入力信号に基づいて第３出力信号を和演算部１０Ｓに出力する。同様に、抵抗器１２３Ｗは、第３入力信号が入力され、第３入力信号に基づいて第３出力信号を和演算部２０Ｓに出力する。また、これらの第３入力信号は、抵抗器１１３Ｗ及び抵抗器１２３Ｗ各々が所望の正のバイアスを発生させるために必要な波形を有する信号を含んでおり、第３入力部１０３Ｅにより入力される。
また、抵抗器１１３Ｗ及び抵抗器１２３Ｗは、第２積演算素子１１２、１２２、２１２、２２２、…、ｎ１２、ｎ２２と異なり寄生容量を有しないため、寄生容量からの放電に起因する過渡応答を発生させ得ない。このため、抵抗器１１３Ｗは、所望の第３入力信号を入力させることにより、第２積演算素子１１２、２１２、…、ｎ１２が発生させる正のバイアスの合計よりも絶対値が大きな正のバイアスを発生させることができる。また、これは、抵抗器１２３Ｗについても同様である。
和演算部１０Ｓは、第１積演算素子１１１、２１１、…、ｋ１１各々が出力する第１出力信号、第２積演算素子１１２、２１２、…、ｎ１２各々が出力する第２出力信号及び抵抗器１１３Ｗが出力する第３出力信号の総和を演算する。同様に、和演算部２０Ｓは、第１積演算素子１２１、２２１、…、ｋ２１各々が出力する第１出力信号、第２積演算素子１２２、２２２、…、ｎ２２各々が出力する第２出力信号及び抵抗器１２３Ｗが出力する第３出力信号の総和を演算する。ただし、和演算部１０Ｓ、２０Ｓは、第１入力信号と第２入力信号の総和又は第１入力信号と第３入力信号の総和を演算してもよい。
次に、図３及び図４を参照しながら、実施形態に係る積和演算器による総和の演算方法の一例について説明する。図３は、実施形態に係る積和演算器の一部の構成の等価回路の一例を示す図である。
図３に示すように、第１積演算素子１１１は、寄生容量１１１Ｃ及び寄生抵抗１１１Ｐを備え、寄生容量１１１Ｃが可変抵抗１１１Ｒに並列接続されており、寄生抵抗１１１Ｐが可変抵抗１１１Ｒに直列接続されていると考えることができる。同様に、第１積演算素子１２１、２１１、２２１、…、ｋ１１、ｋ２１は、それぞれ寄生容量１２１Ｃ、２１１Ｃ、２２１Ｃ、…、ｋ１１Ｃ、ｋ２１Ｃと、寄生抵抗１２１Ｐ、２１１Ｐ、２２１Ｐ、…、ｋ１１Ｐ、ｋ２１Ｐとを備える。さらに、第１積演算素子１１１、１２１、２１１、２２１、…、ｋ１１、ｋ２１には、それぞれ配線抵抗１１１Ｗ、１２１Ｗ、２１１Ｗ、２２１Ｗ、…、ｋ１１Ｗ、ｋ２１Ｗが直列接続されていると考えることができる。
図４は、実施形態に係る入力値に対応する第１入力信号の入力に応じて第１積演算素子が出力する第１出力信号の一例を示す図である。以下、図４を使用した説明では、第１積演算素子１１１を例に挙げて説明するが、第１積演算素子１２１、２１１、２２１、…、ｋ１１、ｋ２１についても同様である。
図４（ａ）は、入力値「２」に対応する第１入力信号が入力された場合における第１出力信号Ｔ２の一例を示している。第１出力信号Ｔ２は、過渡応答ＴＦ２及び過渡応答ＴＳ２を含む。
過渡応答ＴＦ２は、寄生容量１１１Ｃへの充電に起因しており、第１積演算素子１１１への第１入力信号の入力が開始した時点で発生し始め、所定の時間が経過した後に定常状態へ移行する。ここで言う第１入力信号の入力が開始した時点とは、例えば、図４に示した時刻ｔ０である。また、過渡応答ＴＦ２は、例えば、図４に示した時刻ｔ１において定常状態へ移行している。さらに、過渡応答ＴＦ２のピーク高さ及び過渡応答ＴＦ２が発生している期間は、寄生容量１１１Ｃの静電容量に依存している。
一方、過渡応答ＴＳ２は、寄生容量１１１Ｃからの放電に起因しており、第１積演算素子１１１への第１入力信号の入力が終了した時点で発生し始め、所定の時間が経過した後に定常状態へ移行する。ここで言う第１入力信号の入力が終了した時点とは、例えば、図４（ａ）に示した時刻ｔ２１である。また、過渡応答ＴＳ２は、例えば、図４（ａ）に示した時刻ｔ２２において定常状態へ移行している。さらに、過渡応答ＴＳ２のピーク高さ及び過渡応答ＴＳ２が発生している期間は、寄生容量１１１Ｃの静電容量に依存している。また、時刻ｔ１から時刻ｔ２１までの期間は、入力値「２」に対応した長さとなっている。
同様に、図４（ｂ）、図４（ｃ）及び図４（ｄ）は、それぞれ入力値「１」、「３」及び「０」に対応する第１入力信号が入力された場合における第１出力信号Ｔ１、Ｔ３及びＴ０の一例を示している。第１出力信号Ｔ１、Ｔ３及びＴ０は、それぞれ寄生容量１１１Ｃへの充電に起因する過渡応答ＴＦ１、ＴＦ３及びＴＦ０と、寄生容量１１１Ｃからの放電に起因している過渡応答ＴＳ１、ＴＳ３及びＴＳ０とを含む。また、過渡応答ＴＦ１、ＴＦ３及びＴＦ０は、いずれも図４に示した時刻ｔ０で発生し始め、図４に示した時刻ｔ１において定常状態へ移行している。さらに、過渡応答ＴＦ１、ＴＦ３、ＴＦ０のピーク高さ及び過渡応答ＴＦ１、ＴＦ３、ＴＦ０が発生している期間は、寄生容量１１１Ｃの静電容量に依存している。
一方、過渡応答ＴＳ１、ＴＳ３及びＴＳ０は、それぞれ第１入力信号の入力の終了により、図４（ｂ）に示した時刻ｔ１１、図４（ｃ）に示した時刻ｔ３１及び図４（ｄ）に示した時刻ｔ０１で発生し始めている。また、過渡応答ＴＳ１、ＴＳ３及びＴＳ０は、それぞれ図４（ｂ）に示した時刻ｔ１２、図４（ｃ）に示した時刻ｔ３２及び図４（ｄ）に示した時刻ｔ０２において定常状態へ移行している。さらに、過渡応答ＴＳ１、ＴＳ３及びＴＳ０のピーク高さ及び過渡応答ＴＳ１、ＴＳ３及びＴＳ０が発生している期間は、寄生容量１１１Ｃの静電容量に依存している。また、時刻ｔ１から時刻ｔ１１までの期間、時刻ｔ１から時刻ｔ３１までの期間及び時刻ｔ１から時刻ｔ０１までの期間は、それぞれ入力値「１」、「３」及び「０」に対応した長さとなっている。
また、図４に示すように、過渡応答ＴＳ２、ＴＳ１、ＴＳ３及びＴＳ０は、いずれも時刻ｔ２において既に定常状態への移行が完了している。
和演算部１０Ｓは、第１入力信号の入力による第１積演算素子１１１、２１１、…、ｋ１１各々の寄生容量１１１Ｃ、２１１Ｃ、…、ｋ１１Ｃへの充電に起因する過渡応答後に定常状態となっている時点から、第１入力信号の入力による第１積演算素子１１１、２１１、…、ｋ１１各々の寄生容量１１１Ｃ、２１１Ｃ、…、ｋ１１Ｃからの放電に起因する過渡応答が発生し始めた後の時点までの演算期間において、第１積演算素子１１１が出力した第１出力信号の総和を演算する。また、これは、和演算部２０Ｓについても同様である。
ここで言う充電に起因する過渡応答後に定常状態となっている時点とは、例えば、図４に示した時刻ｔ１である。また、ここで言う放電に起因する過渡応答が発生し始めた後の時点とは、当該過渡応答が発生している期間中の時点又は当該過渡応答後に定常状態となっている時点である。例えば、放電に起因する過渡応答ＴＳ２が発生している期間中とは、時刻ｔ２１から時刻ｔ２２の間の期間である。また、例えば、放電に起因する過渡応答ＴＳ２後に定常状態となっている時点とは、時刻ｔ２２以降における時点である。
また、ここで言う演算期間とは、複数の入力値に対応する第１入力信号各々の入力により発生した放電に起因する全ての過渡応答が定常状態となっている時点、例えば、時刻ｔ１から時刻ｔ２までの区間をいう。積和演算器１は、例えば、スイッチを使用することにより、演算期間の間だけ和演算部１０Ｓに第１出力信号Ｔ２、Ｔ１、Ｔ３及びＴ０を供給し、演算期間における第１出力信号の総和を演算する。
積和演算器１は、和演算部１０Ｓ及び和演算部２０Ｓが演算期間に放電に起因する過渡応答ＴＳ２、ＴＳ１、ＴＳ３及びＴＳ０の少なくとも一部を含めているため、負のバイアスに対応する負の電荷を発生させることができる。特に、第１入力部１０１Ｅ、２０１Ｅ、…、ｋ０１Ｅは、入力値「０」に対応する第１入力信号が入力された場合でも充電に起因する過渡応答ＴＦ０及び放電に起因する過渡応答ＴＳ０が発生するような第１入力信号を入力している。したがって、積和演算器１は、第１積演算素子１１１、１２１、２１１、２２１、…、ｋ１１、ｋ２１に入力値「０」に対応する第１入力信号が入力された場合でも、常に一定の値の負のバイアスを発生させることができる。
図３に戻って、第２積演算素子１１２は、寄生容量１１２Ｃ及び寄生抵抗１１２Ｐを有し、寄生容量１１２Ｃが可変抵抗１１２Ｒに並列接続されており、寄生抵抗１１２Ｐが可変抵抗１１２Ｒに直列接続されていると考えることができる。同様に、第２積演算素子１２２、２１２、２２２、…、ｎ１２、ｎ２２は、それぞれ寄生容量１２２Ｃ、２１２Ｃ、２２２Ｃ、…、ｎ１２Ｃ、ｎ２２Ｃと、寄生抵抗１２２Ｐ、２１２Ｐ、２２２Ｐ、…、ｎ１２Ｐ、ｎ２２Ｐとを有する。さらに、第２積演算素子１１２、１２２、２１２、２２２、…、ｎ１２、ｎ２２には、それぞれ配線抵抗１１２Ｗ、１２２Ｗ、２１２Ｗ、２２２Ｗ、…、ｎ１２Ｗ、ｎ２２Ｗが直列接続されていると考えることができる。
第２積演算素子１１２、１２２、２１２、２２２、…、ｎ１２、ｎ２２は、第２入力信号に基づいて正のバイアスに対応する正の電荷を発生させるために用いられる。これらの正のバイアスは、第１積演算素子１１１、１２１、２１１、２２１、…、ｋ１１、ｋ２１及び第２積演算素子１１２、１２２、２１２、２２２、…、ｎ１２、ｎ２２が発生させた負のバイアスと足し合わされ、バイアスを調整するために使用される。
抵抗器１１３Ｗ及び抵抗器１２３Ｗは、第３入力信号に基づいて正のバイアスに対応する正の電荷を発生するために用いられる。これらの正のバイアスは、第１積演算素子１１１、１２１、２１１、２２１、…、ｋ１１、ｋ２１及び第２積演算素子１１２、１２２、２１２、２２２、…、ｎ１２、ｎ２２が発生させた負のバイアスと足し合わされ、バイアスを調整するために使用される。
和演算部１０Ｓは、演算期間において、第１積演算素子１１１、２１１、…、ｋ１１が出力した第１出力信号、第２積演算素子１１２、２１２、…、ｎ１２が出力した第２出力信号及び抵抗器１１３Ｗが出力した第３出力信号の総和を演算する。同様に、和演算部２０Ｓは、演算期間において、第１積演算素子１２１、２２１、…、ｋ２１が出力した第１出力信号、第２積演算素子１２２、２２２、…、ｎ２２が出力した第２出力信号及び抵抗器１２３Ｗが出力した第３出力信号の総和を演算する。
ただし、和演算部１０Ｓは、抵抗器１１３Ｗ及び抵抗器１２３Ｗに第３入力信号が入力されなかった場合又は積演算素子１が抵抗器１１３Ｗ及び抵抗器１２３Ｗを備えていない場合、演算期間において、第１積演算素子１１１、２１１、…、ｋ１１が出力した第１出力信号及び第２積演算素子１１２、２１２、…、ｎ１２が出力した第２出力信号の総和を演算する。これは、和演算部２０Ｓについても同様である。
次に、図５を参照しながら、実施形態に係る積和演算器が実行するニューラルネットワーク演算の一例について説明する。図５は、実施形態に係る積和演算器が実行するニューラルネットワーク演算の一例を説明するための図である。
ノード１０１、２０１、…、ｋ０１、１０２、２０２、…、ｎ０２、１０３は、入力層を形成している。パーセプトロン１０、２０は、隠れ層又は出力層を形成している。
ノード１０１は、図１及び図３に示した第１入力部１０１Ｅに対応しており、第１入力信号に対応する入力値をパーセプトロン１０、２０に対して出力する。同様に、ノード２０１、…、ｋ０１は、それぞれ第１入力部２０１Ｅ、…、ｋ０１Ｅに対応しており、第１入力信号に対応する入力値をパーセプトロン１０、２０に対して出力する。
ノード１０２は、図１及び図３に示した第２入力部１０２Ｅに対応しており、第２入力信号に対応する入力値をパーセプトロン１０、２０に対して出力する。同様に、ノード２０２、…、ｋ０２は、それぞれ第２入力部２０２Ｅ、…、ｎ０２Ｅに対応しており、第２入力信号に対応する入力値をパーセプトロン１０、２０に対して出力する。
ノード１０３は、図１及び図３に示した第３入力部１０３Ｅに対応しており、第３入力信号に対応する入力値をパーセプトロン１０、２０に対して出力する。
矢印１１１Ａは、第１積演算素子１１１に対応しており、ノード１０１が出力した入力値に重みが乗算され、第１出力信号に対応する値がパーセプトロン１０に入力されることを表している。同様に、矢印１２１Ａは、第１積演算素子１２１に対応しており、ノード１０１が出力した入力値に重みが乗算され、第１出力信号に対応する値がパーセプトロン２０に入力されることを表している。これらは、矢印２１１Ａ、２２１Ａ、…、ｋ１１Ａ、ｋ２１Ａについても同様である。
矢印１１２Ａは、第２積演算素子１１２に対応しており、ノード１０２が出力した入力値に重みが乗算され、第２出力信号に対応する値がパーセプトロン１０に入力されることを表している。同様に、矢印１２２Ａは、第２積演算素子１２２に対応しており、ノード１０２が出力した入力値に重みが乗算され、第２出力信号に対応する値がパーセプトロン２０に入力されることを表している。これらは、矢印２１２Ａ、２２２Ａ、…、ｎ１２Ａ、ｎ２２Ａについても同様である。
矢印１１３Ａは、抵抗器１１３に対応しており、ノード１０３が出力した入力値に抵抗値により定まっている重みが乗算され、第３出力信号に対応する値がパーセプトロン１０に入力されることを表している。同様に、矢印１２３Ａは、抵抗器１２３に対応しており、ノード１０３が出力した入力値に抵抗値により定まっている重みが乗算され、第３出力信号に対応する値がパーセプトロン２０に入力されることを表している
パーセプトロン１０は、矢印１１１Ａ、２１１Ａ、…ｋ１１Ａ、矢印１１２Ａ、２１２Ａ、…ｎ１２Ａ及び矢印１１３Ａから入力された値の総和に、図５に示したバイアス「−ｂ１」が足された値を出力する。同様に、パーセプトロン２０は、矢印１２１Ａ、２２１Ａ、…ｋ２１Ａ、矢印１２２Ａ、２２２Ａ、…ｎ２２Ａ及び矢印１２３Ａから入力された値の総和に、図５に示したバイアス「−ｂ２」が足された値を出力する。
また、バイアス「−ｂ１」は、第１積演算素子１１１、２１１、…、ｋ１１の少なくとも一つが発生させた負のバイアスを含んでおり、第２積演算素子１１２、２１２、…、ｎ０２及び抵抗器１１３Ｗの少なくとも一つが発生させた正のバイアスを含んでいてもよい。これは、バイアス「−ｂ２」についても同様である。
以上、実施形態に係る積和演算器１について説明した。積和演算器１は、寄生容量１１１Ｃ、１２１Ｃ、２１１Ｃ、２２１Ｃ、…、ｋ１１Ｃ、ｋ２１Ｃ各々からの放電に起因する過渡応答の少なくとも一部を含む演算期間において、第１出力信号の総和を演算する。このため、積和演算器１は、構成要素を別途追加して回路構成を複雑にすること無く、負のバイアスに対応する負の電荷を発生させることができる。また、積和演算器１は、第１積演算素子を多数使用したり、放電に起因する過渡応答を出来るだけ多く演算期間に含めたりすることにより、絶対値が大きな負のバイアスを発生させ、広い範囲で負のバイアスを発生させることができる。
また、第１積演算素子１１１、１２１、２１１、２２１、…、ｋ１１、ｋ２１は、書き込み端子と、共通端子と、読み出し端子とを有する抵抗変化素子又はトンネル磁気抵抗効果素子であってもよい。これにより、積和演算器１は、抵抗変化素子及びトンネル磁気抵抗効果素子の寄生容量の静電容量が大きいため、絶対値が大きな負のバイアスを発生させ、広い範囲で負のバイアスを発生させることができる。
また、積和演算器１は、第２積演算素子１１２、１２２、２１２、２２２、…、ｎ１２、ｎ２２各々が所望の正のバイアスに対応する正の電荷を発生させるため、上述した負のバイアスとの総和を演算し、バイアスを正から負の広い範囲で調整することができる。
さらに、積和演算器１は、抵抗器１１３Ｗ及び抵抗器１２３Ｗ各々が所望の正のバイアスに対応する正の電荷を発生させるため、上述した負のバイアスとの総和を演算し、バイアスを正から負の広い範囲で調整することができる。また、抵抗器１１３Ｗは、第２積演算素子１１２、２１２、…、ｎ１２が発生させる正のバイアスの合計よりも絶対値が大きな正のバイアスを発生させることができる。同様に、抵抗器１２３Ｗは、第２積演算素子１２２、２２２、…、ｎ２２が発生させる正のバイアスの合計よりも絶対値が大きな正のバイアスを発生させることができる。このため、積和演算器１は、上述した負のバイアスを抵抗器１１３Ｗ及び抵抗器１２３Ｗの少なくとも一つが発生させた正のバイアスで素早く打ち消し、バイアスを正から負の広い範囲で調整することができる。
また、上述した積和演算器１は、ニューロモーフィックデバイスの構成要素として使用され得る。
なお、上述した実施形態に係る積和演算器１等の各装置の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録させ、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませて実行することにより、処理を行ってもよい。
なお、ここで言うコンピュータシステムとは、オペレーティング・システム（Operating System：ＯＳ）又は周辺機器等のハードウェアを含むものであってもよい。また、コンピュータ読み取り可能な記録媒体とは、例えば、フロッピーディスク、光磁気ディスク、ＲＯＭ（Read Only Memory）、フラッシュメモリ等の書き込み可能な不揮発性メモリ、ＤＶＤ（Digital Versatile Disc）等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置、ネットワーク又は通信回線を介してプログラムが送信される場合におけるサーバ又はクライアントとなるコンピュータシステム内部の揮発性メモリのように一定時間プログラムを保持しているものも含む。
また、上述したプログラムは、このプログラムを記憶装置等に格納したコンピュータシステムから、伝送媒体を介して、又は、伝送媒体中の伝送波により他のコンピュータシステムに伝送されてもよい。ここで、プログラムを伝送する伝送媒体とは、インターネット等のネットワーク又は電話回線等の通信回線のように情報を伝送する機能を有する媒体のことをいう。
また、上述したプログラムは、上述した機能の一部を実現するためのものであってもよく、上述した機能をコンピュータシステムに既に記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分プログラムであってもよい。上述したプログラムは、例えば、コンピュータが備えるＣＰＵ（Central Processing Unit）等のプロセッサにより読み出されて実行される。
以上のような積和演算器、あるいはそれを用いたニューロモーフィックデバイスは、各種センサやロボットの脳として機能させることができる。このニューロモーフィックデバイスを用いた制御装置にセンサから出力された信号を入力すると、Ｅｄｇｅ素子として機能させることができる。センサ信号には一般的に多くのノイズが存在し、一般的なセンサモジュールでは得たいセンサ信号をノイズから取り出すことができない。したがって、センサ信号の時系列信号から、例えば信号処理技術を用いてノイズを除去し、得たい信号を取り出すなどの方法が取られる。この場合、得た信号以外はエネルギーの消費だけであり、情報を生まない。このニューロモーフィックデバイスを用いた制御装置にセンサ信号を入力することにより、高精度の認識を行うことができる。従来は源信号にノイズが重畳した観測信号を源信号とノイズに分離することで、初めて意味のある情報として抽出されるが、本制御装置を用いるとノイズを含む時系列信号から得たい源信号を予測することができ、源信号の出力強度や統計値が小さくても意味のある信号として取り出すことができる。これはセンサと制御装置が一体となったモジュールであり、ＡＩ Ｅｄｇｅセンサモジュールとすることができる。本制御装置を用いると、認識精度が高くなるために従来よりも小さな演算機能で情報を取り出すことができ、低コスト、省電力及び省体積化を実現することができる。
本制御装置に複数のセンサの信号を同時に入力することも好ましい。複数のセンサの信号が同時に入力することによって、互いのセンサの関連性に関する認識を得ることができる。例えば、ロボットにおいて手、足、胴体にセンサが設置され、そのセンサからの信号が同時に本制御装置に入力されると、その信号によってロボットが歩いているか、転んだのかなどの情報を複合的に判断することができる。さらに、AI Edge センサモジュールが複数設置されたロボットや車などにおいて、本制御装置に同時に信号が入力されることによってより省電力化と高機能化が期待できる。複数のセンサが異なる種類のセンサであった場合には、それぞれのセンサに対応できる電圧や電流に対応した制御装置を設置する必要がある。この場合、制御装置のインタフェースに変圧器やアナログ‐デジタル変換器などが必要となり、エネルギー変換によってエネルギーが消費される。ＡＩ Ｅｄｇｅセンサモジュールでも同様にエネルギーが消費されるが、ＡＩ Ｅｄｇｅセンサモジュールから中央の制御装置に出力された信号はＡＩ Ｅｄｇｅセンサモジュールで一定の認識と識別がされたものであり、必要な情報のみを送ることができる。これらの機能によりＡＩ Ｅｄｇｅセンサモジュールと中央の制御装置の間の通信を削減することができるため、システム全体としてのエネルギー消費を減少できる。
以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形及び置換を加えることができる。上述した各実施形態に記載の構成を組み合わせてもよい。
本発明によれば、積和演算をニューロモーフィック素子を使用する場合に、結果の精度を向上させることができる。
１…積和演算器、１０１Ｅ，２０１Ｅ，ｋ０１Ｅ…第１入力部、１１１，１２１，２１１，２２１，ｋ１１，ｋ２１…第１積演算素子、１１１Ｃ，１２１Ｃ，２１１Ｃ，２２１Ｃ，ｋ１１Ｃ，ｋ２１Ｃ…寄生容量、１１１Ｐ，１２１Ｐ，２１１Ｐ，２２１Ｐ，ｋ１１Ｐ，ｋ２１Ｐ…寄生抵抗、１１１Ｒ，１２１Ｒ，２１１Ｒ，２２１Ｒ，ｋ１１Ｒ，ｋ２１Ｒ…可変抵抗、１１１Ｗ，１２１Ｗ，２１１Ｗ，２２１Ｗ，ｋ１１Ｗ，ｋ２１Ｗ…配線抵抗、１１１Ｘ，１２１Ｘ，２１１Ｘ，２２１Ｘ，ｋ１１Ｘ，ｋ２１Ｘ…読み出し端子、１１１Ｙ，１２１Ｙ，２１１Ｙ，２２１Ｙ，ｋ１１Ｙ，ｋ２１Ｙ…共通端子、１１１Ｚ，１２１Ｚ，２１１Ｚ，２２１Ｚ，ｋ１１Ｚ，ｋ２１Ｚ…書き込み端子、１０２Ｅ，２０２Ｅ，ｎ０２Ｅ…第２入力部、１１２，１２２，２１２，２２２，ｎ１２，ｎ２２…第２積演算素子、１１２Ｃ，１２２Ｃ，２１２Ｃ，２２２Ｃ，ｎ１２Ｃ，ｎ２２Ｃ…寄生容量、１１２Ｐ，１２２Ｐ，２１２Ｐ，２２２Ｐ，ｎ１２Ｐ，ｎ２２Ｐ…寄生抵抗、１１２Ｒ，１２２Ｒ，２１２Ｒ，２２２Ｒ，ｎ１２Ｒ，ｎ２２Ｒ…可変抵抗、１１２Ｗ，１２２Ｗ，２１２Ｗ，２２２Ｗ，ｎ１２Ｗ，ｎ２２Ｗ…配線抵抗、１１２Ｘ，１２２Ｘ，２１２Ｘ，２２２Ｘ，ｎ１２Ｘ，ｎ２２Ｘ…読み出し端子、１１２Ｙ，１２２Ｙ，２１２Ｙ，２２２Ｙ，ｎ１２Ｙ，ｎ２２Ｙ…共通端子、１１２Ｚ，１２２Ｚ，２１２Ｚ，２２２Ｚ，ｎ１２Ｚ，ｎ２２Ｚ…書き込み端子、１０３Ｅ…第３入力部、１１３Ｗ，１２３Ｗ…抵抗器、１０Ｓ，２０Ｓ…和演算部、１１１１…磁化固定層、１１１２…非磁性層、１１１３…第１領域、１１１４…磁壁、１１１５…第２領域、１１１６…第１磁化供給層、１１１７…第２磁化供給層、４…トンネル磁気抵抗効果素子、４１…第１強磁性層、４２…第２強磁性層、４３…トンネルバリア層、Ｔ，Ｔ０，Ｔ１，Ｔ２，Ｔ３…第１出力信号、ＴＦ０，ＴＦ１，ＴＦ２，ＴＦ３，ＴＳ０，ＴＳ１，ＴＳ２，ＴＳ３…過渡応答、１０，２０…パーセプトロン、１０１，１０２，１０３，２０１，２０２，ｋ０１，ｎ０２…ノード、１１１Ａ，１１２Ａ，１１３Ａ，１２１Ａ，１２２Ａ，１２３Ａ，２１１Ａ，２１２Ａ，２２１Ａ，２２２Ａ，ｋ１１Ａ，ｋ２１Ａ，ｎ１２Ａ，ｎ２２Ａ…矢印

Claims (8)

  1. 入力値に対応する第１入力信号に重みを乗算して第１出力信号を生成し、前記第１出力信号を出力する複数の第１積演算素子と、
    前記第１入力信号の入力による複数の前記第１積演算素子各々の寄生容量への充電に起因する過渡応答後に定常状態となっている時点から、前記第１入力信号の入力による複数の前記第１積演算素子各々の前記寄生容量からの放電に起因する過渡応答が発生し始めた後の時点までの演算期間において、複数の前記第１積演算素子各々が出力した前記第１出力信号の総和を演算する和演算部と、
    を備える積和演算器。
  2. 複数の前記第１積演算素子各々は、書き込み端子と、共通端子と、読み出し端子とを有する抵抗変化素子である、
    請求項１に記載の積和演算器。
  3. 複数の前記第１積演算素子各々は、トンネル磁気抵抗効果素子である、
    請求項１に記載の積和演算器。
  4. 正のバイアスの発生に使用される第２入力信号に重みを乗算して第２出力信号を生成し、前記第２出力信号を出力する少なくとも一つの第２積演算素子を更に備え、
    前記和演算部は、複数の前記第１積演算素子各々が出力した前記第１出力信号及び少なくとも一つの前記第２積演算素子各々が出力した前記第２出力信号の総和を演算する、
    請求項１から３のいずれか一つに記載の積和演算器。
  5. 第３入力信号が入力され、前記第３入力信号に基づいて第３出力信号を前記和演算部に出力する抵抗器を更に備え、
    前記和演算部は、前記演算期間において、複数の前記第１積演算素子各々が出力した前記第１出力信号及び前記抵抗器が出力した前記第３出力信号の総和を演算する、
    請求項１から３のいずれか一つに記載の積和演算器。
  6. 第２入力信号に重みを乗算して第２出力信号を生成し、前記第２出力信号を出力する少なくとも一つの第２積演算素子と、
    第３入力信号が入力され、前記第３入力信号に基づいて第３出力信号を前記和演算部に出力する抵抗器と、
    を更に備え、
    前記和演算部は、前記演算期間において、複数の前記第１積演算素子各々が出力した前記第１出力信号、複数の前記第２積演算素子各々が出力した前記第２出力信号及び少なくとも一つの前記第２積演算素子各々が出力した前記第２出力信号の総和を演算する、
    請求項１から３のいずれか一つに記載の積和演算器。
  7. 請求項１から請求項６のいずれか一つに記載の積和演算器を備えるニューロモーフィックデバイス。
  8. 請求項１から請求項６のいずれか一つに記載の積和演算器による積和演算方法であって、
    複数の前記第１積演算素子各々が、前記第１入力信号に重みを乗算して前記第１出力信号を生成し、前記第１出力信号を出力する積演算工程と、
    前記第１入力信号の入力による複数の前記第１積演算素子各々の前記寄生容量への充電に起因する過渡応答後に定常状態となっている時点から、前記第１入力信号の入力による複数の前記第１積演算素子各々の寄生容量からの放電に起因する過渡応答が発生し始めた後の時点までの前記演算期間において、前記和演算部が、複数の前記第１積演算素子各々が出力した前記第１出力信号の総和を演算する和演算工程と、
    を含む積和演算方法。
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