WO2018215867A1 - 表示システム、および電子機器 - Google Patents

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WO2018215867A1
WO2018215867A1 PCT/IB2018/053280 IB2018053280W WO2018215867A1 WO 2018215867 A1 WO2018215867 A1 WO 2018215867A1 IB 2018053280 W IB2018053280 W IB 2018053280W WO 2018215867 A1 WO2018215867 A1 WO 2018215867A1
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circuit
transistor
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current
wiring
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PCT/IB2018/053280
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黒川義元
及川欣聡
長尾祥
山崎舜平
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株式会社半導体エネルギー研究所
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    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G09G5/391—Resolution modifying circuits, e.g. variable screen formats

Definitions

  • One embodiment of the present invention relates to a display system.
  • the present invention relates to a display system used for an electronic device that requires low power consumption such as a portable information terminal.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • Display devices using liquid crystal, organic EL (Electro Luminescence) or the like as display elements are widely used.
  • a display device is incorporated and used in various electronic devices, and in particular, when used in an electronic device such as a portable information terminal that uses a battery as a main power supply source, low power consumption is strongly demanded.
  • IDS driving idling stop driving
  • a transistor with a small off-state current is used as a transistor for driving the display element and the display image does not need to be rewritten (for example, when a still image is displayed), the display image is not temporarily rewritten.
  • Patent Document 1 and Patent Document 2 disclose a method of performing IDS driving by applying a transistor having an oxide semiconductor (hereinafter referred to as an OS transistor) in a channel formation region as a transistor having a small off-state current. ing.
  • an OS transistor oxide semiconductor
  • Patent Document 3 an example in which an OS transistor is applied to a nonvolatile memory device using a small off-current is disclosed.
  • the display device includes, for example, a plurality of components such as a pixel array, a display unit having a gate driver and a source driver for driving the pixel array, and a controller IC for supplying image data and control signals to the display unit.
  • a display device used for an electronic device such as a portable information terminal often includes a touch sensor unit.
  • the above-described IDS driving is a technique in which the operation of the gate driver and the source driver is stopped and the pixel array rewriting operation is not temporarily performed. During the period when IDS driving is being performed, it is not necessary to supply image data, control signals, etc. from the controller IC. There was room to reduce the power consumption of the device.
  • the frequency of rewriting the display image can be reduced depending on the type of image displayed on the display device.
  • the frequency of rewriting the display image means the number of times of rewriting per second, and is hereinafter referred to as a frame frequency.
  • a frame frequency For example, while a high frame frequency is required for games, TV broadcasts, etc., a high frame frequency is not required for text creation represented by e-mail. There is room for reducing the power consumption of the display device by lowering the frame frequency depending on the type of image displayed by the display device.
  • the data is stored in a non-volatile register in which data is not lost even when the power supply is cut off (Hereinafter referred to as advance preparation for power gating).
  • advance preparation for power gating If preparation for power gating is performed after it is no longer necessary to rewrite the display image, the time during which power gating can be performed is shortened, so the timing for performing power gating preparation is predicted using a neural network. be able to.
  • the neural network parameters also called weighting factors
  • An object of the present invention is to reduce power consumption in a display system in which an application processor (also referred to as a host) that classifies the types of images displayed on the display device is added to the display device. Another object is to provide a display system that can reduce the frame frequency within a range that does not affect display quality. Another object is to provide a display system that does not affect the display quality even if the power supply of some circuits is cut off.
  • an application processor also referred to as a host
  • one embodiment of the present invention is not necessarily required to solve all of the above problems, and may be any form that can solve at least one problem. Further, the description of the above problem does not disturb the existence of other problems. Issues other than these will become apparent from the description of the specification, claims, drawings, etc., and other issues may be extracted from the description of the specification, claims, drawings, etc. Is possible.
  • One embodiment of the present invention is a display system including an application processor and a display device.
  • the display device includes a controller, a display unit, and a touch sensor unit.
  • the application processor outputs image data and a control signal to the controller.
  • the controller detects touch information detected by the touch sensor unit in the application processor. Is output.
  • the application processor generates a first signal indicating the frame frequency of the display unit from the image data and the touch information, and the first signal is one of the control signals.
  • the display unit includes a gate driver and a source driver
  • the application processor temporarily stops the operation of one or both of the gate driver and the source driver from the image data and the touch information.
  • the second signal is generated, and the second signal is one of the control signals.
  • the controller includes a frame memory, an image processing unit, and a register.
  • the frame memory has a function of storing image data
  • the image processing unit has a function of processing image data.
  • the register has a function of storing parameters for the image processing unit to perform processing.
  • the frame memory has a function of holding image data when the power supply to the frame memory is cut off, and the register has a function of holding parameters while the power supply to the register is cut off.
  • the application processor generates a third signal that temporarily cuts off the power supply to the frame memory, the image processing unit, and the register from the image data and the touch information, and the third signal is one of the control signals. It is characterized by that.
  • the register includes a volatile register and a holding circuit
  • the holding circuit has a function of storing data in the volatile register
  • the volatile register stores data stored in the holding circuit.
  • the holding circuit has a function of holding stored data in a state where power supply to the register is cut off, and the application processor stores data of the volatile register from image data and touch information.
  • a fourth signal indicating timing is generated, and the fourth signal is one of control signals.
  • the fourth signal is output at a timing when the application processor outputs image data to the controller.
  • an application processor has a neural network.
  • an application processor has a function which changes the parameter of a neural network from image data and touch information.
  • the neural network has a product-sum operation circuit using an analog memory.
  • the transistor included in the analog memory includes a metal oxide in a channel formation region.
  • the display unit includes a transistor including a metal oxide in a channel formation region.
  • the controller includes a transistor including a metal oxide in a channel formation region.
  • One embodiment of the present invention is an electronic device including an application processor and a display device.
  • the display device includes a controller and a display unit, and the application processor outputs image data and control signals to the controller.
  • the application processor has a function of classifying an application operating in the electronic device, and the application processor generates a first signal indicating the frame frequency of the display unit from the result of classifying the application, and the first signal is , One of the control signals.
  • the display unit includes a gate driver and a source driver.
  • the application processor generates a second signal that temporarily stops the operation of one or both of the gate driver and the source driver from the result of classifying the application, and the second signal is one of the control signals. It is characterized by being.
  • the controller includes a frame memory, an image processing unit, and a register.
  • the frame memory has a function of storing image data
  • the image processing unit has a function of processing image data.
  • the register has a function of storing parameters for the image processing unit to perform processing.
  • the frame memory has a function of holding image data when the power supply to the frame memory is cut off, and the register has a function of holding parameters while the power supply to the register is cut off.
  • the application processor generates a third signal that temporarily cuts off the power supply to the frame memory, the image processing unit, and the register from the result of classifying the application, and the third signal is one of the control signals. It is characterized by that.
  • the register includes a volatile register and a holding circuit
  • the holding circuit has a function of storing data in the volatile register
  • the volatile register stores data stored in the holding circuit.
  • the holding circuit has a function of holding the stored data in a state where power supply to the register is cut off, and the application processor stores the data of the volatile register based on the result of classifying the application.
  • a fourth signal indicating timing is generated, and the fourth signal is one of control signals.
  • the fourth signal is output at a timing when the application processor outputs image data to the controller.
  • an application processor has a neural network.
  • an application processor has a function which changes the parameter of a neural network from the result of having classified the application.
  • the neural network has a product-sum operation circuit using an analog memory.
  • the transistor included in the analog memory includes a metal oxide in a channel formation region.
  • the display unit includes a transistor including a metal oxide in a channel formation region.
  • the controller includes a transistor including a metal oxide in a channel formation region.
  • the display system includes an application processor and a display device.
  • the power consumption can be reduced by reducing the frame frequency.
  • the display device includes a controller IC and a display unit.
  • the display unit can perform IDS driving and power gating of the controller IC to reduce power consumption. .
  • the time during which power gating can be performed can be lengthened and the power consumption of the display device can be reduced.
  • the parameters of the neural network are appropriately changed according to the type of image displayed by the display device, and the time during which power gating can be performed can be made as long as possible.
  • One embodiment of the present invention can provide a novel display system.
  • a novel display system with low power consumption can be provided.
  • an electronic device having a novel display system can be provided.
  • an electronic device having a novel display system with low power consumption can be provided.
  • the effects of one embodiment of the present invention are not limited to the effects listed above.
  • the effects listed above do not preclude the existence of other effects.
  • Other effects are the effects described in the following description that are not mentioned in this item. Effects not mentioned in this item can be derived from the description of the specification or drawings by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one embodiment of the present invention has at least one of the above effects and other effects. Accordingly, one embodiment of the present invention may not have the above-described effects depending on circumstances.
  • FIG. 3 is a block diagram illustrating a configuration example of a register.
  • FIG. 6 is a circuit diagram illustrating a configuration example of a register.
  • the top view which shows the structural example of a display unit. Sectional drawing which shows the structural example of a display unit. Sectional drawing which shows the structural example of a display unit. Sectional drawing which shows the structural example of a display unit. Sectional drawing which shows the structural example of a display unit. Sectional drawing which shows the structural example of a display unit. Sectional drawing which shows the structural example of a display unit. Sectional drawing which shows the structural example of a display unit. Sectional drawing which shows the structural example of a display unit.
  • FIG. 2A is a block diagram illustrating a configuration example of a display unit
  • FIG. 1B is a circuit diagram illustrating a configuration example of a pixel circuit
  • FIG. 3C is a circuit diagram illustrating a configuration example of a pixel circuit.
  • the block diagram which shows the structural example of a display unit.
  • the schematic diagram of an error back propagation system and the figure which shows the circuit structure used for a calculation process.
  • FIG. 6 illustrates a structure of a memory circuit and a reference memory circuit.
  • FIG. 6 illustrates a structure of an electronic device.
  • FIG. 6 illustrates a structure of an electronic device.
  • the terms “film” and “layer” can be interchanged with each other.
  • the term “conductive layer” may be changed to the term “conductive film”.
  • the term “insulating film” may be changed to the term “insulating layer” in some cases.
  • a gate electrode over a gate insulating layer does not exclude the case where another component is included between the gate insulating layer and the gate electrode.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 ° to 10 °. Therefore, the case of ⁇ 5 ° to 5 ° is also included.
  • Very refers to a state in which two straight lines are arranged at an angle of 80 ° to 100 °. Therefore, the case of 85 ° to 95 ° is also included.
  • “electrically connected” includes a case of being connected via “thing having some electric action”.
  • the “thing having some electric action” is not particularly limited as long as it can exchange electric signals between connection targets.
  • “thing having some electric action” includes a switching element such as a transistor, a resistance element, an inductor, a capacitance element, and other elements having various functions, as well as electrodes and wirings.
  • the “voltage” often indicates a potential difference between a certain potential and a reference potential (for example, a ground potential).
  • a reference potential for example, a ground potential
  • a transistor is an element having at least three terminals including a gate, a drain, and a source.
  • a channel region is provided between the drain (drain terminal, drain region, or drain electrode) and the source (source terminal, source region, or source electrode), and between the source and drain through the channel region. It is possible to pass a current through.
  • a channel region refers to a region through which a current mainly flows.
  • the functions of the source and drain may be switched when transistors having different polarities are employed or when the direction of current changes during circuit operation. Therefore, in this specification and the like, the terms source and drain can be used interchangeably.
  • off-state current refers to drain current when a transistor is off (also referred to as a non-conduction state or a cutoff state).
  • the off state is a state where the gate voltage Vgs relative to the source is lower than the threshold voltage Vth in the n-channel transistor, and the gate voltage Vgs relative to the source in the p-channel transistor is the threshold unless otherwise specified.
  • the off-state current of an n-channel transistor may be the drain current when the gate voltage Vgs relative to the source is lower than the threshold voltage Vth.
  • the drain may be read as the source. That is, the off-state current may refer to a source current when the transistor is in an off state.
  • off-state current may be used in the same meaning as off-state current.
  • off-state current sometimes refers to current that flows between a source and a drain when a transistor is off.
  • a metal oxide is a metal oxide in a broad expression.
  • Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like.
  • oxide semiconductors also referred to as oxide semiconductors or simply OS
  • the metal oxide may be referred to as an oxide semiconductor. That is, when a metal oxide has at least one of an amplifying function, a rectifying function, and a switching function, the metal oxide can be referred to as a metal oxide semiconductor, or OS for short.
  • OS transistor or an OS FET it can be said to be a transistor including a metal oxide or an oxide semiconductor.
  • FIG. 1 is a block diagram illustrating a configuration example of a display system.
  • the display system 100 includes an application processor 90 and a display device 80.
  • the display device 80 includes a display unit 60, a touch sensor unit 70, and a controller IC 75.
  • the application processor 90 has a function as a processor capable of performing arithmetic processing, and can be configured to include, for example, an arithmetic circuit, a control circuit, a memory circuit, various interfaces, and the like.
  • the processor performs various data processing and program control by interpreting and executing instructions from various programs.
  • the program executed by the processor may be stored in a memory area included in the processor, or may be stored in a storage device provided separately.
  • a CPU Central Processing Unit
  • the application processor 90 may use a DSP (Digital Signal Processor), a GPU (Graphics Processing Unit), or the like in addition to the CPU. Note that the application processor 90 can also serve as an application processor of an electronic device having the display system 100.
  • DSP Digital Signal Processor
  • GPU Graphics Processing Unit
  • the application processor 90 supplies image data, control signals, and the like to the controller IC 75.
  • the controller IC 75 supplies the application processor 90 with information such as the presence / absence of a touch detected by the touch sensor unit 70 and the touch position.
  • the application processor 90 may be configured to have an artificial neural network (Artificial Neural Network: ANN, hereinafter abbreviated as a neural network).
  • ANN Artificial Neural Network
  • a neural network is a circuit configuration imitating a neural network composed of neurons and synapses. An example of how to use the neural network will be described later, and a configuration example of the neural network will be described in the fourth embodiment.
  • the display unit 60 includes a pixel array 61, a gate driver 62, a gate driver 63, and a source driver IC 64.
  • the pixel array 61 includes a plurality of pixels 10, and each pixel 10 is an active element that is driven using a transistor.
  • the pixel array 61 has a function of forming a display area of the display unit 60 and displaying an image. More specific configuration examples of the pixel array 61 will be described in the second and third embodiments.
  • the gate driver 62 and the gate driver 63 have a function of driving a gate line for selecting the pixel 10. Only one of the gate drivers 62 and 63 may be used. In the example of FIG. 1, the gate drivers 62 and 63 are provided on the same substrate together with the pixel array 61, but the gate drivers 62 and 63 may be dedicated ICs.
  • the source driver IC 64 has a function of driving a source line that supplies a data signal of image data to the pixel 10.
  • the number of source driver ICs 64 is determined according to the number of output terminals of the source driver IC 64 and the number of pixels of the pixel array 61.
  • the mounting method of the source driver IC 64 is the COG (Chip on Glass) method, but the mounting method is not particularly limited, and may be a COF (Chip on Flexible) method, a TAB (Tape Automated Bonding) method, or the like. The same applies to the IC mounting method of the touch sensor unit 70 described later.
  • the data signal of the image data is image data corresponding to the pixel 10 selected by the gate drivers 62 and 63, and is a signal whose potential is adjusted in accordance with the characteristics of the display element included in the pixel 10.
  • the display element included in the pixel 10 includes an element that emits light by itself, an element that changes a ratio of transmitting light, an element that changes a ratio of reflecting light, and the like. The way of expressing is different.
  • Examples of the display element applicable to the pixel 10 include a transmissive liquid crystal element, a reflective liquid crystal element, and the like, and also an organic EL, a QLED (Quantum-dot Light Emitting Diode), an LED (Light Emitting Diode), A light emitting display element such as a semiconductor laser can be given.
  • a transflective liquid crystal element a shutter type MEMS (Micro Electro Mechanical Systems) element, an optical interference type MEMS element, a microcapsule type, an electrophoretic method, an electrowetting method, an electronic powder fluid (registered trademark) ) Display element using a method or the like.
  • an OS transistor can be used as a transistor used in the pixel 10.
  • the OS transistor has a feature that the off-state current is lower than that of the Si transistor.
  • the OS transistor preferably includes a metal oxide in a channel formation region.
  • the metal oxide applied to the OS transistor is preferably an oxide containing at least one of indium (In) and zinc (Zn).
  • an In-M-Zn oxide, an In-M oxide, a Zn-M oxide, an In-Zn oxide the element M is, for example, aluminum (Al), gallium (Ga), Yttrium (Y), tin (Sn), boron (B), silicon (Si), titanium (Ti), iron (Fe), nickel (Ni), germanium (Ge), zirconium (Zr), molybdenum (Mo), Typical examples include lanthanum (La), cerium (Ce), neodymium (Nd), vanadium (V), beryllium (Be), hafnium (Hf), tantalum (Ta), and tungsten (W).
  • the OS transistor can reduce an off-current per channel width of 1 ⁇ m to 1 yA / ⁇ m (y; 10 ⁇ 24 ) or more and 1 zA / ⁇ m (z; zept, 10 ⁇ 21 ) or less.
  • CAC Cloud-Aligned Composite
  • an OS transistor can be omitted if the off-state current is low.
  • a transistor including a semiconductor with a wide band gap may be used.
  • a semiconductor having a large band gap may refer to a semiconductor having a band gap of 2.2 eV or more.
  • silicon carbide, gallium nitride, diamond, and the like can be given.
  • the gate drivers 62 and 63 and the source driver IC 64 can be temporarily stopped (described above). IDS drive). The power consumption of the display unit 60 can be reduced by the IDS driving.
  • a touch sensor unit 70 illustrated in FIG. 1 includes a sensor array 71 and a peripheral circuit 72.
  • the peripheral circuit 72 includes a touch sensor driver (hereinafter referred to as a TS driver) 73 and a sense circuit 74.
  • the peripheral circuit 72 can be configured with a dedicated IC.
  • the sensor array 71 forms an area where the touch sensor unit 70 can detect a touch, and the user of the display device 80 performs an input to the area using a finger, a stylus, or the like.
  • the sensor array 71 is arranged in an area overlapping the pixel array 61, and the display device 80 displays an image in the display area of the display unit 60 and obtains information indicating which position in the display area the user points to. be able to.
  • FIG. 2 is a diagram illustrating a configuration example of the touch sensor unit 70.
  • the touch sensor unit 70 is a projected capacitive type (mutual capacitive type) touch sensor unit is shown, but in addition to the projected capacitive type, a surface capacitive type, a resistive film type,
  • An arbitrary detection type touch sensor unit 70 such as an ultrasonic surface acoustic wave method, an optical method, an electromagnetic induction method, or the like can be used.
  • the sensor array 71 has m (m is an integer of 1 or more) wirings DRL and n (n is an integer of 1 or more) wirings SNL.
  • the wiring DRL is a drive line
  • the wiring SNL is a sense line.
  • the ⁇ th ( ⁇ is an integer from 1 to m) number wiring DRL is referred to as a wiring DRL ⁇ >
  • the ⁇ th ( ⁇ is an integer from 1 to n) number wiring SNL is the wiring SNL ⁇ >. I will call it.
  • the capacitance CT ⁇ is a capacitance formed between the wiring DRL ⁇ > and the wiring SNL ⁇ >.
  • the m wirings DRL are electrically connected to the TS driver 73.
  • the TS driver 73 has a function of driving the wiring DRL.
  • the n wirings SNL are electrically connected to the sense circuit 74.
  • the sense circuit 74 has a function of detecting a signal of the wiring SNL.
  • the signal of the wiring SNL ⁇ > when the wiring DRL ⁇ > is driven by the TS driver 73 has information on the amount of change in the capacitance value of the capacitor CT ⁇ .
  • FIG. 3 is a block diagram illustrating a configuration example of the controller IC 75.
  • the controller IC 75 includes an interface 150, a frame memory 151, a decoder 152, a sensor controller 153, a controller 154, a clock generation circuit 155, an image processing unit 160, a memory 170, a timing controller 173, a register 175, and a touch sensor controller 184.
  • Communication between the controller IC 75 and the application processor 90 is performed via the interface 150. From the application processor 90, image data, various control signals, and the like are sent to the controller IC 75. Further, the controller IC 75 sends information such as the touch position acquired by the touch sensor controller 184 to the application processor 90. Each circuit included in the controller IC 75 is appropriately discarded depending on the specifications of the application processor 90, the specifications of the display unit 60, the touch sensor unit 70, and the like.
  • the frame memory 151 is a memory for storing image data input to the controller IC 75.
  • the frame memory 151 can store the compressed image data.
  • the decoder 152 is a circuit for decompressing the compressed image data. When it is not necessary to decompress the image data, the decoder 152 does not perform processing. Alternatively, the decoder 152 can be arranged between the frame memory 151 and the interface 150.
  • the image processing unit 160 has a function of performing various image processing on image data.
  • the image processing unit 160 includes a gamma correction circuit 161, a light adjustment circuit 162, a color adjustment circuit 163, and an EL correction circuit 164.
  • the EL correction circuit 164 is provided when the source driver IC 64 includes a current detection circuit that detects a current flowing through the pixel 10.
  • the EL correction circuit 164 has a function of adjusting the luminance of the pixel 10 based on a signal transmitted from the current detection circuit of the source driver IC 64.
  • the image data processed by the image processing unit 160 is output to the source driver IC 64 included in the display unit 60 via the memory 170.
  • the memory 170 is a memory for temporarily storing image data.
  • the source driver IC 64 has a function of processing input image data and writing it to the source line of the pixel array 61.
  • the timing controller 173 has a function of generating timing signals used by the touch sensor controller 184, the source driver IC 64 of the display unit 60, and the gate drivers 62 and 63.
  • the touch sensor controller 184 has a function of controlling the TS driver 73 and the sense circuit 74 of the touch sensor unit 70.
  • a signal including touch information read by the sense circuit 74 is processed by the touch sensor controller 184 and sent to the application processor 90 via the interface 150.
  • the application processor 90 generates image data reflecting the touch information and sends it to the controller IC 75.
  • the controller IC 75 can be configured to reflect touch information in the image data.
  • the clock generation circuit 155 has a function of generating a clock signal used by the controller IC 75.
  • the controller 154 has a function of processing various control signals sent from the application processor 90 via the interface 150 and controlling various circuits in the controller IC 75.
  • the controller 154 has a function of controlling power supply to various circuits in the controller IC 75.
  • the controller IC performs power gating by temporarily shutting off the power supply to the unused circuit in the controller IC 75.
  • FIG. 3 shows a main signal flow, and a clock supply line, a power supply line, and the like are omitted.
  • the register 175 stores data used for the operation of the controller IC 75.
  • the data stored in the register 175 includes parameters used by the image processing unit 160 to perform correction processing, parameters used by the timing controller 173 to generate waveforms of various timing signals, and the like.
  • the register 175 includes a scan chain register including a plurality of registers.
  • An optical sensor 143 is electrically connected to the sensor controller 153.
  • the optical sensor 143 detects the light 145 and generates a detection signal.
  • the sensor controller 153 generates a control signal based on the detection signal.
  • the control signal generated by the sensor controller 153 is output to the controller 154, for example.
  • the image processing unit 160 can adjust the luminance of the pixel 10 according to the brightness of the light 145 measured using the optical sensor 143 and the sensor controller 153. That is, in an environment where the brightness of the light 145 is dark, by reducing the brightness of the pixel 10, glare can be reduced and power consumption can be reduced. Further, in an environment where the brightness of the light 145 is bright, the display quality with excellent visibility can be obtained by increasing the luminance of the pixel 10. These adjustments may be performed around the brightness set by the user. Here, the adjustment is referred to as dimming or dimming processing. A circuit that executes the processing is called a dimming circuit.
  • a function for measuring the color tone of the light 145 can be added to the optical sensor 143 and the sensor controller 153 to correct the color tone.
  • the eyes of the user of the display device 80 perform color adaptation and feel the reddish color as white.
  • the color tone can be corrected by enhancing the R (red) component of the display device 80.
  • the correction is referred to as toning or toning processing.
  • a circuit that executes the processing is called a toning circuit.
  • the light adjustment process and the color adjustment process may be performed on the backlight.
  • the image processing unit 160 may have other processing circuits such as an RGB-RGBW conversion circuit depending on the specifications of the display unit 60.
  • the RGB-RGBW conversion circuit is a circuit that converts RGB (red, green, blue) image data into RGBW (red, green, blue, white) image data. That is, when the pixel array 61 has RGBW four color pixels, the power consumption can be reduced by displaying the W (white) component in the image data using the W (white) pixel.
  • RGB-RGBY (red, green, blue, yellow) conversion circuit can be used.
  • Image correction processing such as gamma correction, light adjustment, and color adjustment corresponds to processing for creating output correction data Y for input image data X.
  • the parameters used by the image processing unit 160 are parameters for converting the image data X into correction data Y.
  • the parameter setting method includes a table method and a function approximation method.
  • the table system shown in FIG. 4 (A), the image data X n, are stored in a table of correction data Y n as a parameter.
  • the table method requires a large number of registers for storing parameters corresponding to the table, but has a high degree of freedom in correction.
  • a configuration employing a function approximation method as shown in FIG. 4B is effective.
  • a1, a2, b2, etc. are parameters.
  • a method of linear approximation for each section is shown, but a method of approximation with a nonlinear function is also possible.
  • the degree of freedom of correction is low, but the number of registers for storing parameters defining the function is small.
  • the parameter used by the timing controller 173 indicates, for example, the timing at which the generated signal of the timing controller 173 becomes “L” (or “H”) with respect to the reference signal, as shown in FIG. is there.
  • the parameter Ra (or Rb) indicates how many clock cycles the timing of “L” (or “H”) with respect to the reference signal is.
  • parameters that can be stored in the register 175 include EL correction circuit 164 data, brightness, color tone, and energy saving setting of the display device 80 set by the user (the time until the display is darkened or the display is turned off). ) And the sensitivity of the touch sensor controller 184.
  • the controller 154 can perform power gating on some circuits in the controller IC 75. Specifically, for example, the circuit (frame memory 151, decoder 152, image processing unit 160, memory 170, timing controller 173, register 175) in the area 190 can be power-gated.
  • the application processor 90 does not need to supply image data to the controller IC 75 when there is no change in the image data. Or it is good also as a structure which transmits the control signal which shows that there is no change in image data from the application processor 90 to controller IC75.
  • the controller IC 75 can perform power gating when new image data is not supplied or when the controller 154 detects a control signal indicating that there is no change in the image data.
  • the circuit in the area 190 is a circuit related to image data and a circuit for driving the display unit 60, the circuit in the area 190 can be temporarily stopped when there is no change in the image data. Note that even when there is no change in the image data, a time during which the transistor used in the pixel 10 can hold the data (a time during which IDS driving is possible) may be considered. For example, by incorporating a timer function in the controller 154, the timing for restarting the power supply to the circuits in the region 190 may be determined based on the time measured by the timer.
  • the controller 154 may incorporate a timer function to determine the timing for resuming the power supply to the circuits in the region 190 based on the time measured by the timer.
  • the register 175 In order to perform power gating of the controller IC, the register 175 requires a preparatory operation for storing (saving) data in a nonvolatile register in which data is not lost even when power supply is cut off. It is preferable to perform this preparatory operation before the image data no longer changes, because a long power gating time can be secured.
  • circuit in the region 190 described as a circuit capable of power gating is not limited to this.
  • Various combinations are conceivable depending on the configuration of the controller IC 75, the standard of the application processor 90, the specification of the display device 80, and the like.
  • FIG. 5A shows a configuration example of the frame memory 151.
  • the frame memory 151 includes a control unit 202, a cell array 203, and a peripheral circuit 208.
  • the peripheral circuit 208 includes a sense amplifier circuit 204, a driver 205, a main amplifier 206, and an input / output circuit 207.
  • the control unit 202 has a function of controlling the frame memory 151.
  • the control unit 202 controls the driver 205, the main amplifier 206, and the input / output circuit 207.
  • a plurality of wirings WL and CSEL are electrically connected to the driver 205.
  • the driver 205 generates signals to be output to the plurality of wirings WL and CSEL.
  • the cell array 203 includes a plurality of memory cells 209.
  • the memory cell 209 is electrically connected to wirings WL, LBL (or LBLB), and BGL.
  • the wiring WL is a word line
  • the wirings LBL and LBLB are local bit lines.
  • the structure of the cell array 203 is a folded bit line method, but may be an open bit line method.
  • FIG. 5B illustrates a configuration example of the memory cell 209.
  • the memory cell 209 includes a transistor NW1 and a capacitor element CS1.
  • the memory cell 209 has a circuit configuration similar to that of a DRAM (dynamic random access memory) memory cell.
  • the transistor NW1 is a transistor having a back gate.
  • the back gate of the transistor NW1 is electrically connected to the wiring BGL.
  • a voltage Vbg_w1 is input to the wiring BGL.
  • the transistor NW1 is an OS transistor. Since the OS transistor has an extremely small off-state current, the memory cell 209 is configured with the OS transistor, whereby charge leakage from the capacitor CS1 can be suppressed, so that the frequency of the refresh operation of the frame memory 151 can be reduced. Even if the power supply is cut off, the frame memory 151 can hold image data for a long time. In addition, by setting the voltage Vbg_w1 to a negative voltage, the threshold voltage of the transistor NW1 can be shifted to the positive potential side, and the holding time of the memory cell 209 can be extended.
  • the off-state current here refers to a current that flows between a source and a drain when a transistor is in an off state.
  • the transistor is an n-channel transistor, for example, when the threshold voltage is about 0 V to 2 V, the current flowing between the source and the drain when the gate voltage with respect to the source is a negative voltage is turned off. Can be called.
  • the extremely small off-state current means that, for example, the off-current per channel width of 1 ⁇ m is 100 zA (z; zept, 10 ⁇ 21 ) or less.
  • the smaller the off-current, the better. Therefore, the normalized off-current is preferably 10 zA / ⁇ m or less, or preferably 1 zA / ⁇ m or less, and more preferably 10 yA / ⁇ m (y; yoct, 10 ⁇ 24 ) or less. preferable.
  • the transistor NW1 of the plurality of memory cells 209 included in the cell array 203 is an OS transistor
  • the transistors in other circuits can be Si transistors formed on a silicon wafer, for example. Accordingly, the cell array 203 can be stacked on the sense amplifier circuit 204. Therefore, the circuit area of the frame memory 151 can be reduced, and the controller IC 75 can be downsized.
  • the structure of one embodiment of the present invention is not limited to this.
  • the cell array 203 and other circuits may be formed using OS transistors. With this structure, a unipolar circuit structure can be obtained, so that manufacturing costs can be reduced.
  • the circuit configuration including only the OS transistor the dielectric breakdown resistance is higher than that of the Si transistor, so that a highly reliable semiconductor device can be provided.
  • the cell array 203 is provided so as to be stacked on the sense amplifier circuit 204.
  • the sense amplifier circuit 204 has a plurality of sense amplifiers SA.
  • the sense amplifier SA is electrically connected to adjacent wirings LBL and LBLB (local bit line pairs), wirings GBL and GBLB (global bit line pairs), and a plurality of wirings CSEL.
  • the sense amplifier SA has a function of amplifying a potential difference between the wiring LBL and the wiring LBLB.
  • one wiring GBL is provided for the four wirings LBL, and one wiring GBLB is provided for the four wirings LBLB. Is not limited to the configuration example of FIG.
  • the main amplifier 206 is connected to the sense amplifier circuit 204 and the input / output circuit 207.
  • the main amplifier 206 has a function of amplifying a potential difference between the wiring GBL and the wiring GBLB.
  • the main amplifier 206 can be omitted.
  • the input / output circuit 207 has a function of outputting a potential corresponding to write data to the wiring GBL and the wiring GBLB or the main amplifier 206, reads out the potential of the wiring GBL and the wiring GBLB, or the output potential of the main amplifier 206, and outputs the data as data to the outside. Has a function to output.
  • a sense amplifier SA that reads data and a sense amplifier SA that writes data can be selected by a signal of the wiring CSEL. Therefore, since the input / output circuit 207 does not require a selection circuit such as a multiplexer, the circuit configuration can be simplified and the occupied area can be reduced.
  • FIG. 6 is a block diagram illustrating a configuration example of the register 175.
  • the register 175 includes a scan chain register unit 175A and a register unit 175B.
  • the scan chain register unit 175A includes a plurality of registers 230.
  • a plurality of registers 230 form a scan chain register.
  • the register unit 175B includes a plurality of volatile registers 231.
  • the register 230 is a nonvolatile register that does not lose data even when the power supply is shut off.
  • the register 230 includes a holding circuit using an OS transistor.
  • the volatile register 231 is volatile.
  • the circuit configuration of the volatile register 231 is not particularly limited and may be any circuit that can store data, and may be a latch circuit, a flip-flop circuit, or the like.
  • the image processing unit 160 and the timing controller 173 access the register unit 175B and take in data from the corresponding volatile register 231. Alternatively, the processing contents of the image processing unit 160 and the timing controller 173 are controlled according to the data supplied from the register unit 175B.
  • the data in the scan chain register unit 175A is changed. After rewriting the data in each register 230 in the scan chain register unit 175A, the data in each register 230 in the scan chain register unit 175A is loaded into each volatile register 231 in the register unit 175B at once.
  • the image processing unit 160, the timing controller 173, and the like can perform various types of processing using the batch updated data. Since the simultaneity is maintained in the data update, the stable operation of the controller IC 75 can be realized.
  • the scan chain register unit 175A and the register unit 175B data in the scan chain register unit 175A can be updated even when the image processing unit 160 and the timing controller 173 are operating.
  • the register 230 stores (saves) data in the holding circuit and then cuts off the power supply. After the power is restored, the data in the register 230 is restored (loaded) to the volatile register 231 to resume normal operation. If the data stored in the register 230 and the data stored in the volatile register 231 do not match, after the data in the volatile register 231 is saved in the register 230, the data is stored in the holding circuit of the register 230 again.
  • a configuration for storing data is preferred. Examples of cases where the data do not match include inserting update data into the scan chain register unit 175A.
  • FIG. 7 shows a circuit configuration example of the register 230 and the volatile register 231.
  • FIG. 7 shows two-stage registers 230 of the scan chain register unit 175A and two volatile registers 231 corresponding to these registers 230.
  • the register 230 receives the signal Scan In and outputs the signal Scan Out.
  • the register 230 includes a holding circuit 17, a selector 18, and a flip-flop circuit 19.
  • the selector 18 and the flip-flop circuit 19 constitute a scan flip-flop circuit.
  • the selector 18 receives a signal SAVE1.
  • the holding circuit 17 receives the signals SAVE2 and LOAD2.
  • the holding circuit 17 includes transistors T1 to T6 and capacitive elements C4 and C6.
  • the transistors T1 and T2 are OS transistors.
  • the transistors T1 and T2 may be OS transistors with a back gate.
  • the transistors T1, T3, T4 and the capacitive element C4 constitute a three-transistor gain cell.
  • the transistors T2, T5, T6 and the capacitive element C6 constitute a three-transistor gain cell.
  • the complementary data held by the flip-flop circuit 19 is stored by two gain cells. Since the transistors T1 and T2 are OS transistors, the holding circuit 17 can hold data for a long time even when the power supply is cut off.
  • transistors other than the transistors T1 and T2 may be composed of Si transistors.
  • the holding circuit 17 stores the complementary data held by the flip-flop circuit 19 according to the signal SAVE2, and loads the held data into the flip-flop circuit 19 according to the signal LOAD2.
  • the output terminal of the selector 18 is electrically connected to the input terminal of the flip-flop circuit 19, and the input terminal of the volatile register 231 is electrically connected to the data output terminal.
  • the flip-flop circuit 19 includes inverters 20 to 25 and analog switches 27 and 28. On / off of the analog switches 27 and 28 is controlled by a scan clock (indicated as Scan Clock in FIG. 7) signal.
  • the flip-flop circuit 19 is not limited to the circuit configuration of FIG. 7, and various flip-flop circuits 19 can be applied.
  • One of the two input terminals of the selector 18 is electrically connected to the output terminal of the volatile register 231, and the other is electrically connected to the output terminal of the preceding flip-flop circuit 19. Note that data is input from the outside of the register 175 to the input terminal of the selector 18 in the first stage of the scan chain register unit 175A.
  • the volatile register 231 includes inverters 31 to 33, a clocked inverter 34, an analog switch 35, and a buffer 36.
  • the volatile register 231 loads the data of the flip-flop circuit 19 based on the signal LOAD1.
  • the transistor of the volatile register 231 may be a Si transistor.
  • the application processor 90 can obtain information related to an application running on the electronic apparatus having the display system 100 by monitoring image data supplied to the controller IC 75, touch information detected by the touch sensor unit 70, and the like. .
  • an electronic device having the display system 100 is used as a game, or when a TV broadcast, a video movie, or the like is displayed on the electronic device having the display system 100 (hereinafter referred to as a category 1 application),
  • the image data is constantly updated, and the application processor 90 needs to supply the image data with high frequency.
  • the touch information detected by the touch sensor unit 70 is an image scroll or page. Flicks used for feeding and pinch-in and pinch-out operations used for enlarging and reducing images are increased.
  • the image data is updated, and the application processor 90 supplies the image data. At a timing when the touch sensor unit 70 does not detect touch information, the image data is not updated much (the number of still images is large).
  • the image data is stored after the touch sensor unit 70 detects a tap operation corresponding to a mouse click. Once updated, the application processor 90 provides image data. At the timing when the touch sensor unit 70 does not detect the touch information, the image data is not updated much, but a moving image may be displayed in a part of the display area of the display unit 60.
  • image data is updated for a part of the display area of the display unit 60.
  • the handwriting input function is used, the image data around the touch position detected by the touch sensor unit 70 is updated.
  • the image data supplied to the controller IC 75 by the application processor 90 and the touch information detected by the touch sensor unit 70 have characteristics according to the application operating on the electronic apparatus having the display system 100.
  • the processor 90 can obtain information about the application.
  • the application processor 90 can change the frame frequency of the display device 80 by obtaining information about an application running on the electronic device having the display system 100. For example, when a category 1 application is operating, the maximum frame frequency that can be displayed by the display device 80 can be set.
  • the maximum frame frequency that can be displayed by the display device 80 is 120 Hz
  • the frame frequency of the display device 80 is 120 Hz
  • the applications of category 2 and category 3 are operating.
  • the frame frequency of the display device 80 can be set to 60 Hz
  • the frame frequency of the display device 80 can be set to 30 Hz.
  • the application processor 90 can supply a signal related to the frame frequency of the display device 80 as one of the control signals supplied to the controller IC 75 to change the frame frequency of the display device 80.
  • the application processor 90 can reduce power consumption by reducing the frame frequency of the display device 80.
  • the target monitored by the application processor 90 is not limited to image data supplied to the controller IC 75 and touch information detected by the touch sensor unit 70.
  • information regarding the application of category 1 and the application of category 3 can be efficiently obtained.
  • information related to the category 2 application can be efficiently obtained.
  • moving with the electronic device which has the display system 100 in the program of an application is also possible.
  • the application processor 90 can use a neural network to obtain information about an application running on an electronic device having the display system 100.
  • a neural network is one of the methods for realizing artificial intelligence (AI), and artificial intelligence is a computer imitating human intelligence. Artificial intelligence can perform calculations according to learning by using a neural network or the like.
  • the neural network included in the application processor 90 operates on an electronic device including the display system 100 by learning features such as image data supplied to the controller IC 75 by the application processor 90 and touch information detected by the touch sensor unit 70. Application can be estimated.
  • the neural network included in the application processor 90 can predict the timing at which the controller IC 75 can shift to power gating and can instruct the timing for performing the power gating preparation operation.
  • the controller IC 75 can perform power gating when the controller 154 detects a control signal indicating that there is no change in the image data and no new image data is supplied from the application processor 90 or that there is no change in the image data. In some cases, the characteristics can be found immediately before this, with respect to the area where the image data is rewritten, the touch information detected by the touch sensor unit 70, and the like.
  • the neural network included in the application processor 90 monitors the image data supplied to the controller IC 75 by the application processor 90 and the touch information detected by the touch sensor unit 70, thereby allowing the controller IC 75 to move to power gating. Can be predicted.
  • the touch sensor unit 70 has been operated by a tap or double tap corresponding to a mouse click, there is an application processing operation, and when the display is completed, it is predicted that the image data will not change. it can. Further, since dragging is an operation performed when it is desired to move an image, it can be predicted that display is completed relatively quickly after dragging, and that there is no change in image data.
  • the touch sensor unit 70 After the flick operation performed in the case of image scrolling or page turning in the touch sensor unit 70, there is a case where the image data is changed in a large area of the display area for a while and the image data is not changed thereafter. Predictable. In addition, after the touch sensor unit 70 performs a pinch-in and pinch-out operation that is performed when an image is to be enlarged or reduced, the image data is changed in a large display area, and then the image data is converted relatively quickly. It can be predicted that there will be no change.
  • the user of the display device 80 can predict that the image will be confirmed for a while, so that it can be predicted that there will be no change in the image data.
  • the neural network included in the application processor 90 monitors the image data supplied to the controller IC 75 by the application processor 90, the touch information detected by the touch sensor unit 70, and the controller IC 75 can shift to power gating.
  • the timing can be predicted and the timing for performing the power gating preparation operation can be instructed.
  • the display unit 60 displays the IDS.
  • the controller IC 75 performs power gating. By performing the power gating preparation operation before the image data no longer changes, it is possible to lengthen the time during which the controller IC 75 can perform power gating, and to reduce the power consumption of the display device 80 more efficiently.
  • the neural network included in the application processor 90 instructs the power gating preparation operation, the change of the image data does not stop and power gating may not be performed. In this case, the power consumption of the controller IC 75 is increased by performing the preparation operation. For this reason, the neural network included in the application processor 90 performs learning using information on whether or not power gating is actually performed as teacher data after instructing a power gating preparation operation. Through the learning, the parameters (also referred to as weighting factors) of the neural network included in the application processor 90 are adjusted so as to increase the success probability of power gating.
  • the parameters of the neural network included in the application processor 90 are also adjusted by information regarding an application operating on the electronic device including the display system 100. For example, when the application of category 2 is operating, it can be predicted that there is no change in the image data while the user of the display device 80 confirms the image. It can be carried out.
  • the application processor 90 obtains information on an application running on the electronic apparatus having the display system 100 to lower the frame frequency of the display device 80, and the display unit 60 has a low off-current for the pixel 10.
  • the display system 100 can reduce power consumption. Further, the controller IC 75 performs the power gating preparation operation before the image data is not changed.
  • FIG. 8A is a top view illustrating an example of a display unit.
  • a display unit 700 illustrated in FIG. 8A includes a pixel portion 702 provided over a first substrate 701, a source driver circuit portion 704 and a gate driver circuit portion 706 provided over the first substrate 701, A sealant 712 disposed so as to surround the portion 702, the source driver circuit portion 704, and the gate driver circuit portion 706, and a second substrate 705 provided so as to face the first substrate 701.
  • the pixel portion 702, the source driver circuit portion 704, and the gate driver circuit portion 706 are sealed with a first substrate 701, a sealant 712, and a second substrate 705.
  • a display element is provided between the first substrate 701 and the second substrate 705.
  • the display unit 700 includes a pixel portion 702, a source driver circuit portion 704, and a gate driver circuit portion 706 that are electrically connected to regions different from the region surrounded by the sealant 712 on the first substrate 701.
  • FPC terminal portion 708 Flexible Printed Circuits
  • an FPC 716 is connected to the FPC terminal portion 708, and various signals are supplied to the pixel portion 702, the source driver circuit portion 704, and the gate driver circuit portion 706 by the FPC 716.
  • a signal line 710 is connected to each of the pixel portion 702, the source driver circuit portion 704, the gate driver circuit portion 706, and the FPC terminal portion 708.
  • Various signals and the like supplied by the FPC 716 are supplied to the pixel portion 702, the source driver circuit portion 704, the gate driver circuit portion 706, and the FPC terminal portion 708 through the signal line 710.
  • a plurality of gate driver circuit portions 706 may be provided in the display unit 700.
  • the display unit 700 an example in which the source driver circuit portion 704 and the gate driver circuit portion 706 are formed over the same first substrate 701 as the pixel portion 702 is shown; however, the display unit 700 is not limited to this structure.
  • only the gate driver circuit portion 706 may be formed on the first substrate 701, or only the source driver circuit portion 704 may be formed on the first substrate 701.
  • a substrate on which a source driver circuit, a gate driver circuit, or the like is formed eg, a driver circuit substrate formed of a single crystal semiconductor film or a polycrystalline semiconductor film
  • a connection method of a separately formed drive circuit board is not particularly limited, and a COG (Chip On Glass) method, a wire bonding method, or the like can be used.
  • the display unit 700 can include various elements.
  • the element include, for example, an electroluminescence (EL) element (an EL element including an organic substance and an inorganic substance, an organic EL element, an inorganic EL element, an LED, and the like), a light-emitting transistor element (a transistor that emits light in response to current), an electron Emission element, liquid crystal element, electronic ink element, electrophoretic element, electrowetting element, plasma display panel (PDP), MEMS (micro electro mechanical system) display (for example, grating light valve (GLV), digital micromirror Devices (DMD), digital micro shutter (DMS) elements, interferometric modulation (IMOD) elements, etc.), piezoelectric ceramic displays, and the like.
  • EL electroluminescence
  • a light-emitting transistor element a transistor that emits light in response to current
  • an electron Emission element for example, grating light valve (GLV), digital micromirror Devices (DMD), digital micro shutter (DMS) elements,
  • An example of a display unit using an EL element is an EL display.
  • a display unit using an electron-emitting device there is a field emission display (FED), a SED type flat display (SED: Surface-conduction Electron-emitter Display), or the like.
  • FED field emission display
  • SED SED type flat display
  • a display unit using a liquid crystal element there is a liquid crystal display (a transmissive liquid crystal display, a transflective liquid crystal display, a reflective liquid crystal display, a direct view liquid crystal display, a projection liquid crystal display) and the like.
  • An example of a display unit using an electronic ink element or an electrophoretic element is electronic paper.
  • part or all of the pixel electrode may have a function as a reflective electrode.
  • part or all of the pixel electrode may have aluminum, silver, or the like.
  • a memory circuit such as an SRAM can be provided under the reflective electrode. Thereby, power consumption can be further reduced.
  • the color elements controlled by the pixels when performing color display are not limited to three colors of RGB (R represents red, G represents green, and B represents blue).
  • RGB represents red
  • G represents green
  • B represents blue
  • it may be composed of four pixels: an R pixel, a G pixel, a B pixel, and a W (white) pixel.
  • one color element may be configured by two colors of RGB, and two different colors may be selected and configured depending on the color element.
  • one or more colors such as yellow, cyan, and magenta may be added to RGB.
  • the size of the display area may be different for each dot of the color element.
  • the disclosed invention is not limited to a display unit for color display, and can also be applied to a display unit for monochrome display.
  • a colored layer may be used to display the display unit in full color using white light emission (W) in a backlight (such as an organic EL element, an inorganic EL element, an LED, or a fluorescent lamp).
  • a backlight such as an organic EL element, an inorganic EL element, an LED, or a fluorescent lamp.
  • red (R), green (G), blue (B), yellow (Y), and the like can be used in appropriate combination for the colored layer.
  • the colored layer the color reproducibility can be increased as compared with the case where the colored layer is not used.
  • white light in a region having no colored layer may be directly used for display by arranging a region having a colored layer and a region having no colored layer.
  • a decrease in luminance due to the colored layer can be reduced during bright display, and power consumption can be reduced by about 20% to 30%.
  • a self-luminous element such as an organic EL element or an inorganic EL element
  • R, G, B, Y, and W may be emitted from elements having respective emission colors.
  • power consumption may be further reduced as compared with the case where a colored layer is used.
  • colorization method in addition to a method (color filter method) in which part of the light emission from the white light emission described above is converted into red, green, and blue through a color filter, red, green, and blue light emission is performed.
  • a method of using each (three-color method) or a method of converting a part of light emission from blue light emission into red or green (color conversion method, quantum dot method) may be applied.
  • a display unit 700A illustrated in FIG. 8B is a display unit that can be used favorably for an electronic device having a large screen. For example, it can be suitably used for a television device, a monitor device, a digital signage, and the like.
  • the display unit 700A includes a plurality of source driver ICs 721 and a pair of gate driver circuits 722.
  • the plurality of source driver ICs 721 are each attached to the FPC 723.
  • the plurality of FPCs 723 have one terminal connected to the first board 701 and the other terminal connected to the printed board 724. By bending the FPC 723, the printed circuit board 724 can be placed on the back side of the pixel portion 702 and mounted on an electronic device.
  • the gate driver circuit 722 is formed on the first substrate 701. Thereby, an electronic device with a narrow frame can be realized.
  • a large display unit with high resolution can be realized.
  • the present invention can be applied to a display unit having a screen size of 30 inches or more, 40 inches or more, 50 inches or more, or 60 inches or more.
  • a display unit with extremely high resolution such as full high definition, ultra high definition, or super high definition can be realized.
  • FIGS. 9 and 10 are cross-sectional views taken along one-dot chain line QR shown in FIG. 8, and a structure using a liquid crystal element as a display element.
  • FIG. 11 is a cross-sectional view taken along the alternate long and short dash line QR shown in FIG. 8 and includes an EL element as a display element.
  • a display unit 700 illustrated in FIGS. 9 to 11 includes a lead wiring portion 711, a pixel portion 702, a source driver circuit portion 704, and an FPC terminal portion 708. Further, the lead wiring portion 711 includes a signal line 710. In addition, the pixel portion 702 includes a transistor 750 and a capacitor 790. In addition, the source driver circuit portion 704 includes a transistor 752.
  • a metal oxide oxide semiconductor
  • a semiconductor layer in which a channel is formed a metal oxide (oxide semiconductor)
  • the size (occupied area) of the transistor can be reduced.
  • the parasitic capacitance of the source line and the gate line can be further reduced.
  • the size (occupied area) of the transistor can be reduced, the parasitic capacitance of the transistor itself can be reduced.
  • the aperture ratio can be improved, or the wiring width can be increased without sacrificing the aperture ratio, and the wiring resistance can be decreased.
  • the on-state current of the transistor can be increased, the period required for pixel writing can be shortened. By such an effect, the charge / discharge period of the gate line and the source line can be shortened, and the frame frequency can be increased.
  • the frame frequency can be varied in the range of 0.1 Hz to 480 Hz.
  • the frame frequency can be 30 Hz to 480 Hz, preferably 60 Hz to 240 Hz.
  • Another effect of using a transistor with an extremely low off-state current is that the storage capacitor of the pixel can be reduced. Thereby, the aperture ratio of the pixel can be increased and the period required for writing the pixel can be further shortened.
  • each source line is made as small as possible, it becomes possible to drive at a higher frame frequency or to make a larger display unit.
  • a low-resistance material for example, copper, aluminum, etc.
  • the transistor used in this embodiment includes an oxide semiconductor film which is highly purified and suppresses formation of oxygen vacancies.
  • the transistor can have low off-state current. Therefore, the holding time of an electrical signal such as a data signal of image data can be extended, and the writing interval can be set longer. Therefore, since the frequency of the refresh operation can be reduced, there is an effect of suppressing power consumption.
  • the transistor used in this embodiment can have a relatively high field-effect mobility, and thus can be driven at high speed.
  • the switching transistor in the pixel portion and the driver transistor used in the driver circuit portion can be formed over the same substrate. That is, since it is not necessary to use a semiconductor device formed of a silicon wafer or the like as a separate drive circuit, the number of parts of the semiconductor device can be reduced.
  • a high-quality image can be provided by using a transistor that can be driven at high speed.
  • a transistor including a semiconductor containing silicon can be used for a semiconductor layer in which a channel is formed.
  • a transistor using amorphous silicon, microcrystalline silicon, polycrystalline silicon, or the like can be used.
  • amorphous silicon is preferably used because it can be formed over a large substrate with a high yield.
  • hydrogenated amorphous silicon which may be expressed as a-Si: H
  • dangling bonds are terminated with hydrogen.
  • the capacitor 790 includes a lower electrode formed through a step of processing the same conductive film as the conductive film functioning as the first gate electrode included in the transistor 750, and a conductive function functioning as the second gate electrode included in the transistor 750. And an upper electrode formed through a process of processing the same conductive film as the film. Further, an insulating film formed through a step of forming the same insulating film as the first gate insulating film included in the transistor 750 between the lower electrode and the upper electrode, and over the transistor 750 An insulating film formed through a step of forming the same insulating film as the insulating film functioning as a protective insulating film is provided. That is, the capacitor 790 has a stacked structure in which an insulating film functioning as a dielectric film is sandwiched between a pair of electrodes.
  • a planarization insulating film 770 is provided over the transistor 750, the transistor 752, and the capacitor 790.
  • the transistor 750 included in the pixel portion 702 and the transistor 752 included in the source driver circuit portion 704 are transistors having the same structure; however, the present invention is not limited to this.
  • the pixel portion 702 and the source driver circuit portion 704 may use different transistors. Specifically, a top-gate transistor is used for the pixel portion 702 and a bottom-gate transistor is used for the source driver circuit portion 704, or a bottom-gate transistor is used for the pixel portion 702, and the source driver circuit portion 704 is used.
  • a configuration using a top gate type transistor can be given. Note that the source driver circuit portion 704 may be replaced with a gate driver circuit portion.
  • the signal line 710 is formed through the same process as the conductive film functioning as the source and drain electrodes of the transistors 750 and 752. For example, when a material containing a copper element is used as the signal line 710, signal delay due to wiring resistance is small and display on a large screen is possible.
  • the FPC terminal portion 708 includes a connection electrode 760, an anisotropic conductive film 780, and an FPC 716.
  • the connection electrode 760 is formed through the same process as the conductive film functioning as the source and drain electrodes of the transistors 750 and 752.
  • the connection electrode 760 is electrically connected to a terminal included in the FPC 716 through an anisotropic conductive film 780.
  • first substrate 701 and the second substrate 705 for example, glass substrates can be used.
  • a flexible substrate may be used as the first substrate 701 and the second substrate 705.
  • the flexible substrate include a plastic substrate.
  • a structure body 778 is provided between the first substrate 701 and the second substrate 705.
  • the structure body 778 is a columnar spacer and is provided to control the distance (cell gap) between the first substrate 701 and the second substrate 705. Note that a spherical spacer may be used as the structure body 778.
  • a light-blocking film 738 functioning as a black matrix, a colored film 736 functioning as a color filter, and an insulating film 734 in contact with the light-blocking film 738 and the colored film 736 are provided.
  • a display unit 700 illustrated in FIG. 9 includes a liquid crystal element 775.
  • the liquid crystal element 775 includes a conductive film 772, a conductive film 774, and a liquid crystal layer 776.
  • the conductive film 774 is provided on the second substrate 705 side and functions as a counter electrode.
  • the display unit 700 illustrated in FIG. 9 can display an image by controlling transmission and non-transmission of light by changing the alignment state of the liquid crystal layer 776 depending on voltages applied to the conductive films 772 and 774.
  • the conductive film 772 is electrically connected to a conductive film functioning as a source electrode or a drain electrode of the transistor 750.
  • the conductive film 772 is formed over the planarization insulating film 770 and functions as a pixel electrode, that is, one electrode of a display element.
  • a conductive film that transmits visible light or a conductive film that reflects visible light can be used.
  • a material containing one kind selected from indium (In), zinc (Zn), and tin (Sn) may be used.
  • a material containing aluminum or silver is preferably used.
  • the display unit 700 is a reflective liquid crystal display unit. In the case where a conductive film that transmits visible light is used for the conductive film 772, the display unit 700 is a transmissive liquid crystal display unit. In the case of a reflective liquid crystal display unit, a polarizing plate is provided on the viewing side. On the other hand, in the case of a transmissive liquid crystal display unit, a pair of polarizing plates is provided to sandwich a liquid crystal element.
  • FIG. 10 A display unit 700 illustrated in FIG. 10 is an example of a configuration using a horizontal electric field method (for example, an FFS mode) as a driving method of a liquid crystal element.
  • the insulating film 773 is provided over the conductive film 772, and the conductive film 774 is provided over the insulating film 773.
  • the conductive film 774 functions as a common electrode (also referred to as a common electrode), and the alignment of the liquid crystal layer 776 is generated by an electric field generated between the conductive film 772 and the conductive film 774 through the insulating film 773. The state can be controlled.
  • an alignment film may be provided on one or both of the conductive film 772 and the conductive film 774 on the side in contact with the liquid crystal layer 776.
  • an optical member optical substrate
  • a polarizing member such as a polarizing member, a retardation member, or an antireflection member
  • circularly polarized light using a polarizing substrate and a retardation substrate may be used.
  • a backlight, a sidelight, or the like may be used as the light source.
  • thermotropic liquid crystal When a liquid crystal element is used as the display element, a thermotropic liquid crystal, a low molecular liquid crystal, a polymer liquid crystal, a polymer dispersed liquid crystal, a ferroelectric liquid crystal, an antiferroelectric liquid crystal, or the like can be used. These liquid crystal materials exhibit a cholesteric phase, a smectic phase, a cubic phase, a chiral nematic phase, an isotropic phase, and the like depending on conditions.
  • a liquid crystal exhibiting a blue phase for which an alignment film is unnecessary may be used.
  • the blue phase is one of the liquid crystal phases.
  • a liquid crystal composition mixed with several percent by weight or more of a chiral agent is used for the liquid crystal layer in order to improve the temperature range.
  • a liquid crystal composition containing a liquid crystal exhibiting a blue phase and a chiral agent has a short response speed and is optically isotropic, so that alignment treatment is unnecessary.
  • a liquid crystal material exhibiting a blue phase has a small viewing angle dependency.
  • a liquid crystal element when used as a display element, a TN (Twisted Nematic) mode, an IPS (In-Plane-Switching) mode, an FFS (Fringe Field Switching) mode, an ASM (Axially Symmetrical Aligned MicroOcell) mode.
  • a Compensated Birefringence mode, an FLC (Ferroelectric Liquid Crystal) mode, an AFLC (Antiferroelectric Liquid Crystal) mode, and the like can be used.
  • a normally black liquid crystal display unit such as a transmissive liquid crystal display unit employing a vertical alignment (VA) mode may be used.
  • VA vertical alignment
  • MVA Multi-Domain Vertical Alignment
  • PVA Power Planed Vertical Alignment
  • ASV Advanced Super View
  • a display unit 700 illustrated in FIG. 11 includes a light-emitting element 782.
  • the light-emitting element 782 includes a conductive film 772, an EL layer 786, and a conductive film 788.
  • the display unit 700 illustrated in FIG. 11 can display an image when the EL layer 786 included in the light-emitting element 782 provided for each pixel emits light.
  • the EL layer 786 includes an organic compound or an inorganic compound such as a quantum dot.
  • Examples of a material that can be used for the organic compound include a fluorescent material and a phosphorescent material.
  • materials that can be used for the quantum dots include colloidal quantum dot materials, alloy type quantum dot materials, core / shell type quantum dot materials, and core type quantum dot materials.
  • a material including an element group of Group 12 and Group 16, Group 13 and Group 15, or Group 14 and Group 16 may be used.
  • a quantum dot material having an element such as aluminum (Al) may be used.
  • an insulating film 730 is provided over the planarization insulating film 770 and the conductive film 772.
  • the insulating film 730 covers part of the conductive film 772.
  • the light-emitting element 782 has a top emission structure. Therefore, the conductive film 788 has a light-transmitting property and transmits light emitted from the EL layer 786.
  • the top emission structure is illustrated, but the present invention is not limited to this. For example, a bottom emission structure in which light is emitted to the conductive film 772 side or a dual emission structure in which light is emitted to both the conductive film 772 and the conductive film 788 can be used.
  • a colored film 736 is provided at a position overlapping with the light emitting element 782, and a light shielding film 738 is provided at a position overlapping with the insulating film 730, the lead wiring portion 711, and the source driver circuit portion 704. Further, the coloring film 736 and the light shielding film 738 are covered with an insulating film 734. A space between the light emitting element 782 and the insulating film 734 is filled with a sealing film 732. Note that in the display unit 700 illustrated in FIG. 11, the configuration in which the colored film 736 is provided is illustrated, but the present invention is not limited to this. For example, in the case where the EL layer 786 is formed in an island shape for each pixel, that is, formed by separate coating, the coloring film 736 may not be provided.
  • an input / output device may be provided in the display unit 700 illustrated in FIGS.
  • Examples of the input / output device include a touch sensor.
  • FIG. 12 shows a configuration in which the touch sensor 791 is provided in the display unit 700 shown in FIG. 10
  • FIG. 13 shows a configuration in which the touch sensor 791 is provided in the display unit 700 shown in FIG.
  • FIG. 12 is a cross-sectional view of a configuration in which the touch sensor 791 is provided in the display unit 700 shown in FIG. 10
  • FIG. 13 is a cross-sectional view of a configuration in which the touch sensor 791 is provided in the display unit 700 shown in FIG.
  • the touch sensor 791 illustrated in FIGS. 12 and 13 is a so-called in-cell type touch sensor provided between the second substrate 705 and the coloring film 736.
  • the touch sensor 791 may be formed on the second substrate 705 side before the coloring film 736 is formed.
  • the touch sensor 791 includes a light-blocking film 738, an insulating film 792, an electrode 793, an electrode 794, an insulating film 795, an electrode 796, and an insulating film 797.
  • a detection target such as a finger or a stylus approaches.
  • the intersection of the electrode 793 and the electrode 794 is clearly shown.
  • the electrode 796 is electrically connected to two electrodes 793 sandwiching the electrode 794 through an opening provided in the insulating film 795.
  • 12 and 13 exemplify the structure in which the region where the electrode 796 is provided is provided in the pixel portion 702, but the present invention is not limited to this.
  • the region may be formed in the source driver circuit portion 704.
  • the electrodes 793 and 794 are provided in a region overlapping with the light-blocking film 738.
  • the electrode 793 is preferably provided so as not to overlap with the light-emitting element 782.
  • the electrode 793 is preferably provided so as not to overlap with the liquid crystal element 775.
  • the electrode 793 has an opening in a region overlapping with the light-emitting element 782 and the liquid crystal element 775. That is, the electrode 793 has a mesh shape. With such a structure, the electrode 793 can be configured not to block light emitted from the light-emitting element 782.
  • the electrode 793 can have a structure that does not block light transmitted through the liquid crystal element 775. Accordingly, since a decrease in luminance due to the arrangement of the touch sensor 791 is extremely small, a display unit with high visibility and low power consumption can be realized. Note that the electrode 794 may have a similar structure.
  • a metal material with low visible light transmittance can be used for the electrode 793 and the electrode 794.
  • a metal material with low visible light transmittance can be used for the electrode 793 and the electrode 794.
  • the resistance of the electrode 793 and the electrode 794 can be reduced as compared with an electrode using an oxide material with high visible light transmittance, and the sensor sensitivity of the touch sensor can be improved.
  • conductive nanowires may be used for the electrodes 793, 794, and 796.
  • the nanowire may have an average diameter of 1 nm to 100 nm, preferably 5 nm to 50 nm, more preferably 5 nm to 25 nm.
  • metal nanowires such as Ag nanowire, Cu nanowire, or Al nanowire, or a carbon nanotube etc. may be used.
  • the light transmittance in visible light can be 89% or more
  • the sheet resistance value can be 40 ⁇ / ⁇ or more and 100 ⁇ / ⁇ or less.
  • the present invention is not limited to this.
  • a so-called on-cell touch sensor formed on the display unit 700 or a so-called out-cell touch sensor used by being attached to the display unit 700 may be used.
  • the display unit of one embodiment of the present invention can be used in combination with various forms of touch sensors.
  • a display unit illustrated in FIG. 14A includes a region having a pixel of a display element (hereinafter referred to as a pixel portion 502) and a circuit portion (hereinafter referred to as a pixel portion 502) which is disposed outside the pixel portion 502 and has a circuit for driving the pixel. , A driver circuit portion 504), a circuit having a function of protecting an element (hereinafter referred to as a protection circuit 506), and a terminal portion 507. Note that the protection circuit 506 may be omitted.
  • a part or all of the driver circuit portion 504 is preferably formed over the same substrate as the pixel portion 502. Thereby, the number of parts and the number of terminals can be reduced.
  • part or all of the driver circuit portion 504 is formed by COG or TAB (Tape Automated Bonding). Can be implemented.
  • the pixel portion 502 includes a circuit (hereinafter referred to as a pixel circuit 501) for driving a plurality of display elements arranged in X rows (X is a natural number of 2 or more) and Y columns (Y is a natural number of 2 or more).
  • the driver circuit portion 504 outputs a signal for selecting a pixel (scanning signal) (hereinafter referred to as a gate driver 504a) and a circuit for supplying a signal (data signal) for driving a display element of the pixel (a data signal). (Hereinafter referred to as source driver 504b).
  • the gate driver 504a includes a shift register and the like.
  • the gate driver 504a receives a signal for driving the shift register via the terminal portion 507, and outputs a signal.
  • the gate driver 504a receives a start pulse signal, a clock signal, and the like and outputs a pulse signal.
  • the gate driver 504a has a function of controlling the potential of a wiring to which a scan signal is supplied (hereinafter referred to as gate lines GL_1 to GL_X).
  • gate lines GL_1 to GL_X a wiring to which a scan signal is supplied
  • a plurality of gate drivers 504a may be provided, and the gate lines GL_1 to GL_X may be divided and controlled by the plurality of gate drivers 504a.
  • the gate driver 504a has a function of supplying an initialization signal.
  • the present invention is not limited to this, and the gate driver 504a can supply another signal.
  • the source driver 504b includes a shift register and the like. In addition to a signal for driving the shift register, the source driver 504b receives a signal (image data) that is a source of the data signal through the terminal portion 507.
  • the source driver 504b has a function of generating a data signal to be written to the pixel circuit 501 based on image data.
  • the source driver 504b has a function of controlling output of a data signal in accordance with a pulse signal obtained by inputting a start pulse, a clock signal, or the like.
  • the source driver 504b has a function of controlling the potential of a wiring to which a data signal is supplied (hereinafter referred to as source lines DL_1 to DL_Y).
  • the source driver 504b has a function of supplying an initialization signal.
  • the present invention is not limited to this, and the source driver 504b can supply another signal.
  • the source driver 504b is configured using, for example, a plurality of analog switches.
  • the source driver 504b can output a signal obtained by time-dividing image data as a data signal by sequentially turning on the plurality of analog switches. Further, the source driver 504b may be configured using a shift register or the like.
  • Each of the plurality of pixel circuits 501 receives a pulse signal through one of a plurality of gate lines GL to which a scanning signal is applied, and receives a data signal through one of a plurality of source lines DL to which a data signal is applied. Entered.
  • writing and holding of data signals are controlled by the gate driver 504a.
  • the pixel circuit 501 in the m-th row and the n-th column receives a pulse signal from the gate driver 504a through the gate line GL_m (m is a natural number equal to or less than X), and the source line DL_n (n) according to the potential of the gate line GL_m. Is a natural number less than or equal to Y), a data signal is input from the source driver 504b.
  • the protection circuit 506 illustrated in FIG. 14A is connected to a gate line GL that is a wiring between the gate driver 504a and the pixel circuit 501, for example.
  • the protection circuit 506 is connected to a source line DL that is a wiring between the source driver 504 b and the pixel circuit 501.
  • the protection circuit 506 can be connected to a wiring between the gate driver 504 a and the terminal portion 507.
  • the protection circuit 506 can be connected to a wiring between the source driver 504 b and the terminal portion 507.
  • the terminal portion 507 is a portion where a terminal for inputting a power supply, a control signal, and image data from an external circuit to the display unit is provided.
  • the protection circuit 506 is a circuit that brings a wiring into a conductive state when a potential outside a certain range is applied to the wiring to which the protection circuit 506 is connected.
  • the display unit is improved in resistance to overcurrent generated by ESD (Electro Static Discharge) or the like. be able to.
  • ESD Electro Static Discharge
  • the configuration of the protection circuit 506 is not limited thereto, and for example, a configuration in which the protection circuit 506 is connected to the gate driver 504a or a configuration in which the protection circuit 506 is connected to the source driver 504b may be employed. Alternatively, the protection circuit 506 may be connected to the terminal portion 507.
  • FIG. 14A illustrates an example in which the driver circuit portion 504 is formed using the gate driver 504a and the source driver 504b; however, the present invention is not limited to this structure.
  • the gate driver 504a may be formed, and a substrate on which a separately prepared source driver circuit is formed (for example, a driver circuit substrate formed using a single crystal semiconductor film or a polycrystalline semiconductor film) may be mounted.
  • FIG. 15 shows a different structure from FIG.
  • a pair of source lines for example, source line DLa1 and source line DLb1 are arranged so as to sandwich a plurality of pixels arranged in the source line direction.
  • Two adjacent gate lines for example, the gate line GL_1 and the gate line GL_2) are electrically connected.
  • the pixel connected to the gate line GL_1 is connected to one source line (source line DLa1, source line DLa2, etc.), and the pixel connected to the gate line GL_2 is connected to the other source line (source line DLb1, source line DLa1). Line DLb2 etc.).
  • the plurality of pixel circuits 501 illustrated in FIG. 14A can have a structure illustrated in FIG. 14B, for example.
  • a pixel circuit 501 illustrated in FIG. 14B includes a liquid crystal element 570, a transistor 550, and a capacitor 560.
  • One potential of the pair of electrodes of the liquid crystal element 570 is appropriately set according to the specification of the pixel circuit 501.
  • the alignment state of the liquid crystal element 570 is set by written data. Note that a common potential (common potential) may be applied to one of the pair of electrodes of the liquid crystal element 570 included in each of the plurality of pixel circuits 501. Further, a different potential may be applied to one of the pair of electrodes of the liquid crystal element 570 of the pixel circuit 501 in each row.
  • a driving method of a display unit including the liquid crystal element 570 a TN mode, an STN mode, a VA mode, an ASM (axially aligned micro-cell) mode, an OCB (Optically Compensated Birefringence) mode, and a FLC (Frequential) mode.
  • AFLC Anti Ferroelectric Liquid Crystal
  • MVA Mobility Vehicle
  • PVA Power Abbreviations
  • IPS Packed Vertical Alignment
  • FFS mode Transverse Bend Alignment
  • TBA Transverse Bend Alignment
  • the display unit is driven by an ECB (Electrically Controlled Birefringence) mode, a PDLC (Polymer Dispersed Liquid Crystal) mode, a PNLC (Polymer Network Liquid Crystal) mode, or the like.
  • ECB Electrically Controlled Birefringence
  • PDLC Polymer Dispersed Liquid Crystal
  • PNLC Polymer Network Liquid Crystal
  • the present invention is not limited to these, and various liquid crystal elements and driving methods thereof can be used.
  • one of a source electrode and a drain electrode of the transistor 550 is electrically connected to the source line DL_n, and the other is electrically connected to the other of the pair of electrodes of the liquid crystal element 570.
  • the gate electrode of the transistor 550 is electrically connected to the gate line GL_m.
  • the transistor 550 has a function of controlling data writing of the data signal by being turned on or off.
  • One of the pair of electrodes of the capacitor 560 is electrically connected to a wiring to which a potential is supplied (hereinafter referred to as a potential supply line VL), and the other is electrically connected to the other of the pair of electrodes of the liquid crystal element 570. Is done. Note that the value of the potential of the potential supply line VL is appropriately set according to the specifications of the pixel circuit 501.
  • the capacitor 560 functions as a storage capacitor for storing written data.
  • the pixel circuits 501 in each row are sequentially selected by the gate driver 504a illustrated in FIG. Write data.
  • the pixel circuit 501 in which data is written is brought into a holding state when the transistor 550 is turned off. By sequentially performing this for each row, an image can be displayed.
  • the plurality of pixel circuits 501 illustrated in FIG. 14A can have a structure illustrated in FIG. 14C, for example.
  • the pixel circuit 501 illustrated in FIG. 14C includes transistors 552 and 554, a capacitor 562, and a light-emitting element 572.
  • One of a source electrode and a drain electrode of the transistor 552 is electrically connected to a wiring to which a data signal is supplied (hereinafter referred to as a signal line DL_n). Further, the gate electrode of the transistor 552 is electrically connected to a wiring to which a gate signal is supplied (hereinafter referred to as a gate line GL_m).
  • the transistor 552 has a function of controlling data writing of the data signal by being turned on or off.
  • One of the pair of electrodes of the capacitor 562 is electrically connected to a wiring to which a potential is applied (hereinafter referred to as a potential supply line VL_a), and the other is electrically connected to the other of the source electrode and the drain electrode of the transistor 552. Is done.
  • the capacitor 562 functions as a storage capacitor that stores written data.
  • One of a source electrode and a drain electrode of the transistor 554 is electrically connected to the potential supply line VL_a. Further, the gate electrode of the transistor 554 is electrically connected to the other of the source electrode and the drain electrode of the transistor 552.
  • One of an anode and a cathode of the light-emitting element 572 is electrically connected to the potential supply line VL_b, and the other is electrically connected to the other of the source electrode and the drain electrode of the transistor 554.
  • the light-emitting element 572 for example, an organic electroluminescence element (also referred to as an organic EL element) or the like can be used.
  • the light-emitting element 572 is not limited thereto, and an inorganic EL element made of an inorganic material may be used.
  • one of the potential supply line VL_a and the potential supply line VL_b is supplied with the high power supply potential VDD, and the other is supplied with the low power supply potential VSS.
  • the pixel circuits 501 in each row are sequentially selected by the gate driver 504a illustrated in FIG. Write.
  • the pixel circuit 501 in which data is written is brought into a holding state when the transistor 552 is turned off. Further, the amount of current flowing between the source electrode and the drain electrode of the transistor 554 is controlled in accordance with the potential of the written data signal, and the light-emitting element 572 emits light with luminance corresponding to the amount of flowing current. By sequentially performing this for each row, an image can be displayed.
  • a neural network is an information processing system using a neural network as a model. By using a neural network, it is expected that a computer with higher performance than a conventional Neumann computer can be realized. In recent years, various studies for constructing a neural network on an electronic circuit have been advanced.
  • the neural network has a configuration in which units imitating neurons are connected to each other, and a plurality of data is input to each neuron.
  • the plurality of data input to the neuron is multiplied by a “weighting coefficient” representing the strength of the connection, and the results are added.
  • the neuron outputs a high level signal. This phenomenon is called “ignition”.
  • the neural network included in the application processor 90 receives the image data supplied to the controller IC 75 described in the first embodiment, touch information detected by the touch sensor unit 70, and the like. Thereafter, information indicating whether or not the power gating of the controller IC 75 is actually performed is input.
  • the neural network included in the application processor 90 uses the image data supplied from the application processor 90 to the controller IC 75 and the touch information detected by the touch sensor unit 70 as learning data, and power gating of the controller IC 75 is actually performed.
  • the supervised learning is performed using the information as to whether or not the data is teacher data. Learning is performed by changing a “weighting coefficient” or the like representing the strength of coupling.
  • the neural network included in the application processor 90 performs learning so that power gating of the controller IC 75 is performed from image data supplied to the controller IC 75 by the application processor 90 and input data such as touch information detected by the touch sensor unit 70. It is possible to output a signal that predicts whether or not the
  • a hierarchical neural network and supervised learning will be described as an example of a neural network that can be used for the neural network included in the application processor 90.
  • FIG. 16A shows a configuration example of a hierarchical neural network.
  • the neurons of each layer are indicated by circles.
  • the (l-1) th layer having a function as an input layer
  • the lth layer having a function as an intermediate layer (hidden layer)
  • a first layer having a function as an output layer
  • the configuration example of a hierarchical neural network having neurons (formal neurons) divided into three (l + 1) layers is shown (l is an integer of 2 or more).
  • M neurons is an integer of 2 or more
  • N neurons is an integer of 2 or more
  • (l + 1) layer neurons of the (l-1) layer Is K (K is an integer of 2 or more).
  • FIG. 16A five neurons are illustrated among the plurality of neurons included in the (l-1) layer, and four neurons are illustrated among the plurality of neurons included in the l layer. Among the plurality of neurons included in the (l + 1) th layer, three neurons are illustrated.
  • FIG. 16A shows a configuration example of a hierarchical neural network in which the intermediate layer is composed of one layer, but the intermediate layer may be composed of a plurality of layers. Therefore, in the case of a hierarchical neural network composed of L layers (L is an integer of 3 or more), the first layer corresponds to the input layer, and the second to (L-1) layers correspond to the intermediate layer. The Lth layer corresponds to the output layer.
  • L is an integer of 3 or more
  • the output z m (l ⁇ 1) of the m-th neuron (m is an integer of 1 or more and M or less) included in the (l ⁇ 1) -th layer neuron is the output of the l-th layer neuron.
  • the signal is input to n neurons (n is an integer of 1 to N).
  • the output z n (l) of the nth neuron is input to the kth neuron (k is an integer of 1 or more and K or less) of the (l + 1) th layer neuron.
  • the output of the kth neuron is z k (l + 1) .
  • the weight coefficient for the input to the n-th neuron in the l-th layer is w nm (l)
  • the weight coefficient for the input to the k-th neuron in the (l + 1) -th layer is w kn (l + 1) .
  • the arithmetic processing of Expression a1 can be performed by using a product-sum arithmetic processing circuit described later.
  • the output z n (l) of the n-th neuron in the l-th layer is expressed by the following expression a2.
  • f is an output function of the neuron.
  • a step function, a linear ramp function, a sigmoid function, or the like can be used as the neuron output function f.
  • the arithmetic processing of Expression a2 can be executed by using a circuit 270 illustrated in FIG. In the circuit 270, the output function f corresponds to the output characteristic of the OP amplifier.
  • the arithmetic processing of Expression a2 can be realized by performing arithmetic processing in an arithmetic circuit corresponding to a desired output function using the output signal from the OP amplifier.
  • the arithmetic processing of Expression a3 can be performed by using a product-sum arithmetic processing circuit described later.
  • the output z k (l + 1) of the kth neuron in the (l + 1) th layer is expressed by the following expression a4.
  • the arithmetic processing of Expression a4 can be executed by using a circuit 271 illustrated in FIG.
  • the output function f corresponds to the output characteristics of the OP amplifier as in the circuit 270.
  • the arithmetic processing of Expression a4 can be realized by performing arithmetic processing in an arithmetic circuit corresponding to a desired output function using the output signal from the OP amplifier.
  • Supervised learning refers to all the weighting factors of a hierarchical neural network when the output result differs from the desired result (sometimes referred to as teacher data or a teacher signal) in the function of the hierarchical neural network described above. Is updated based on the output result and the desired result.
  • FIG. 17A is a schematic diagram of the error back propagation method.
  • the error back propagation method is a method of changing the weighting coefficient so that the error between the output of the hierarchical neural network and the teacher data becomes small.
  • the error ⁇ n (l) of the l- th layer is defined as ⁇ n (l) ⁇ ⁇ E / ⁇ u n (l)
  • the error ⁇ n (l) is expressed by the following equation a5
  • the update amount ⁇ E / ⁇ w nm (l) is represented by the following formula a6.
  • f ′ is a derivative of the output function of the neuron.
  • the arithmetic processing of Expression a5 can be executed by using a circuit 272 illustrated in FIG.
  • the arithmetic processing of the expression a6 can be executed by using a circuit 273 illustrated in FIG.
  • the derivative can be subjected to arithmetic processing in an arithmetic circuit corresponding to a desired derivative, for example, using an output signal from the OP amplifier.
  • a part of the arithmetic processing of Expression a5 can be performed by using a product-sum arithmetic processing circuit described later.
  • the error ⁇ k (l + 1) of the (l + 1) th layer that is the output layer is expressed by the following expression a7
  • the update amount ⁇ E / ⁇ w kn (l + 1) is expressed by the following expression a8.
  • the arithmetic processing of Expression a7 can be executed by using a circuit 274 illustrated in FIG.
  • the arithmetic processing of Expression a8 can be executed by using a circuit 273 illustrated in FIG.
  • FIG. 18 shows an example of a product-sum operation processing circuit that performs the arithmetic processing represented by the expressions a1 and a3 in the hierarchical neural network shown as an example of the neural network that can be used for the neural network that the application processor 90 has. .
  • An example of the product-sum operation processing circuit illustrated in FIG. 18 has a function of performing analog operation processing using analog data.
  • calculation processing can be performed without converting analog data into digital data or while suppressing the frequency of conversion of analog data into digital data as much as possible. Therefore, a huge amount of arithmetic processing can be reduced, and the scale of the arithmetic circuit can be reduced. Further, the time required for the arithmetic processing can be suppressed.
  • FIG. 18 is a block diagram of the semiconductor device 107 as an example of a product-sum operation processing circuit.
  • a semiconductor device 107 illustrated in FIG. 18 includes a memory circuit 11 (MEM), a reference memory circuit 12 (RMEM), a circuit 13, and a circuit 14.
  • the semiconductor device 107 may further include a current source circuit 15 (CREF).
  • MEM memory circuit 11
  • RMEM reference memory circuit 12
  • CREF current source circuit 15
  • the memory circuit 11 includes a memory cell MC exemplified by a memory cell MC [i, j] and a memory cell MC [i + 1, j].
  • Each memory cell MC includes an element having a function of converting an input potential into a current.
  • an active element such as a transistor can be used.
  • FIG. 18 illustrates a case where each memory cell MC includes a transistor Tr21.
  • a first analog potential is input to the memory cell MC from the wiring WD exemplified by the wiring WD [j].
  • the first analog potential corresponds to the first analog data.
  • the memory cell MC has a function of generating a first analog current corresponding to the first analog potential.
  • the drain current of the transistor Tr21 obtained when the first analog potential is supplied to the gate of the transistor Tr21 can be used as the first analog current.
  • the current flowing through the memory cell MC [i, j] is I [i, j]
  • the current flowing through the memory cell MC [i + 1, j] is I [i + 1, j].
  • the drain current does not depend on the voltage between the source and the drain, but is controlled by the difference between the gate voltage and the threshold voltage. Therefore, it is desirable to operate the transistor Tr21 in the saturation region.
  • the gate voltage and the voltage between the source and the drain are appropriately set to voltages in a range in which the transistor Tr21 operates in the saturation region.
  • the first analog potential Vx [i, j] is input from the wiring WD [j] to the memory cell MC [i, j].
  • the memory cell MC [i, j] has a function of generating a first analog current corresponding to the first analog potential Vx [i, j]. That is, in this case, the current I [i, j] of the memory cell MC [i, j] corresponds to the first analog current.
  • the first analog potential Vx [i + 1, j] is input to the memory cell MC [i + 1, j] from the wiring WD [j].
  • the memory cell MC [i + 1, j] has a function of generating a first analog current corresponding to the first analog potential Vx [i + 1, j]. That is, in this case, the current I [i + 1, j] of the memory cell MC [i + 1, j] corresponds to the first analog current.
  • the memory cell MC has a function of holding the first analog potential. That is, it can be said that the memory cell MC has a function of holding the first analog current corresponding to the first analog potential by holding the first analog potential.
  • the second analog potential is input to the memory cell MC from the wiring RW exemplified by the wiring RW [i] and the wiring RW [i + 1].
  • the second analog potential corresponds to the second analog data.
  • the memory cell MC has a function of adding the second analog potential to the first analog potential that is already held, and a function of holding the third analog potential obtained by the addition.
  • the memory cell MC has a function of generating a second analog current corresponding to the third analog potential. That is, it can be said that the memory cell MC has a function of holding the second analog current corresponding to the third analog potential by holding the third analog potential.
  • the second analog potential Vw [i, j] is input to the memory cell MC [i, j] from the wiring RW [i].
  • the memory cell MC [i, j] has a function of holding a third analog potential corresponding to the first analog potential Vx [i, j] and the second analog potential Vw [i, j].
  • the memory cell MC [i, j] has a function of generating a second analog current corresponding to the third analog potential. That is, in this case, the current I [i, j] of the memory cell MC [i, j] corresponds to the second analog current.
  • the second analog potential Vw [i + 1, j] is input to the memory cell MC [i + 1, j] from the wiring RW [i + 1].
  • the memory cell MC [i + 1, j] has a function of holding a third analog potential corresponding to the first analog potential Vx [i + 1, j] and the second analog potential Vw [i + 1, j].
  • the memory cell MC [i + 1, j] has a function of generating a second analog current corresponding to the third analog potential. That is, in this case, the current I [i + 1, j] of the memory cell MC [i + 1, j] corresponds to the second analog current.
  • the current I [i, j] flows between the wiring BL [j] and the wiring VR [j] through the memory cell MC [i, j].
  • the current I [i + 1, j] flows between the wiring BL [j] and the wiring VR [j] through the memory cell MC [i + 1, j]. Therefore, a current I [j] corresponding to the sum of the current I [i, j] and the current I [i + 1, j] is passed through the memory cell MC [i, j] and the memory cell MC [i + 1, j]. It flows between the wiring BL [j] and the wiring VR [j].
  • the reference memory circuit 12 includes a memory cell MCR exemplified by a memory cell MCR [i] and a memory cell MCR [i + 1].
  • a first reference potential VPR is input to the memory cell MCR from the wiring WDREF.
  • the memory cell MCR has a function of generating a first reference current corresponding to the first reference potential VPR.
  • IREF [i] the current flowing through the memory cell MCR [i]
  • IREF [i + 1] the current flowing through the memory cell MCR [i + 1]
  • the first reference potential VPR is input to the memory cell MCR [i] from the wiring WDREF.
  • the memory cell MCR [i] has a function of generating a first reference current corresponding to the first reference potential VPR. That is, in this case, the current IREF [i] of the memory cell MCR [i] corresponds to the first reference current.
  • the first reference potential VPR is input to the memory cell MCR [i + 1] from the wiring WDREF.
  • the memory cell MCR [i + 1] has a function of generating a first reference current corresponding to the first reference potential VPR. That is, in this case, the current IREF [i + 1] of the memory cell MCR [i + 1] corresponds to the first reference current.
  • the memory cell MCR has a function of holding the first reference potential VPR. That is, it can be said that the memory cell MCR has a function of holding the first reference current corresponding to the first reference potential VPR by holding the first reference potential VPR.
  • the second analog potential is input to the memory cell MCR from the wiring RW exemplified by the wiring RW [i] and the wiring RW [i + 1].
  • the memory cell MCR has a function of adding a second analog potential to the first reference potential VPR that is already held, and holding a second reference potential obtained by the addition.
  • the memory cell MCR has a function of generating a second reference current corresponding to the second reference potential. That is, it can be said that the memory cell MCR has a function of holding the second reference potential corresponding to the second reference potential by holding the second reference potential.
  • the second analog potential Vw [i, j] is input to the memory cell MCR [i] from the wiring RW [i].
  • the memory cell MCR [i] has a function of holding a second reference potential corresponding to the first reference potential VPR and the second analog potential Vw [i, j].
  • the memory cell MCR [i] has a function of generating a second reference current corresponding to the second reference potential. That is, in this case, the current IREF [i] of the memory cell MCR [i] corresponds to the second reference current.
  • the second analog potential Vw [i + 1, j] is input to the memory cell MCR [i + 1] from the wiring RW [i + 1].
  • the memory cell MCR [i + 1] has a function of holding a second reference potential corresponding to the first reference potential VPR and the second analog potential Vw [i + 1, j].
  • the memory cell MCR [i + 1] has a function of generating a second reference current corresponding to the second reference potential. That is, in this case, the current IREF [i + 1] of the memory cell MCR [i + 1] corresponds to the second reference current.
  • the current IREF [i] flows between the wiring BLREF and the wiring VRREF through the memory cell MCR [i].
  • the current IREF [i + 1] flows between the wiring BLREF and the wiring VRREF through the memory cell MCR [i + 1]. Therefore, the current IREF corresponding to the sum of the current IREF [i] and the current IREF [i + 1] flows between the wiring BLREF and the wiring VRREF via the memory cell MCR [i] and the memory cell MCR [i + 1]. Become.
  • the current source circuit 15 has a function of supplying the wiring BL with a current having the same value as the current IREF flowing through the wiring BLREF or a current corresponding to the current IREF.
  • I [j] is different from the current IREF flowing between the wiring BLREF and the wiring VRREF via the memory cell MCR [i] and the memory cell MCR [i + 1]
  • the difference current flows to the circuit 13 or the circuit 14.
  • the circuit 13 has a function as a current source circuit
  • the circuit 14 has a function as a current sink circuit.
  • the circuit 13 when the current I [j] is larger than the current IREF, the circuit 13 has a function of generating a current ⁇ I [j] corresponding to the difference between the current I [j] and the current IREF.
  • the circuit 13 has a function of supplying the generated current ⁇ I [j] to the wiring BL [j]. That is, it can be said that the circuit 13 has a function of holding the current ⁇ I [j].
  • the circuit 14 When the current I [j] is smaller than the current IREF, the circuit 14 has a function of generating a current ⁇ I [j] corresponding to the difference between the current I [j] and the current IREF.
  • the circuit 14 has a function of drawing the generated current ⁇ I [j] from the wiring BL [j]. That is, it can be said that the circuit 14 has a function of holding the current ⁇ I [j].
  • a potential corresponding to the first analog potential is stored in the memory cell MC [i, j]. Specifically, a potential VPR ⁇ Vx [i, j] obtained by subtracting the first analog potential Vx [i, j] from the first reference potential VPR is set to the memory cell MC [i] via the wiring WD [j]. , J]. In the memory cell MC [i, j], the potential VPR ⁇ Vx [i, j] is held. In the memory cell MC [i, j], a current I [i, j] corresponding to the potential VPR ⁇ Vx [i, j] is generated.
  • the first reference potential VPR is a high level potential higher than the ground potential. Specifically, it is desirable that the potential be higher than the ground potential and at the same level as or lower than the high-level potential VDD supplied to the current source circuit 15.
  • the first reference potential VPR is stored in the memory cell MCR [i]. Specifically, the first reference potential VPR is input to the memory cell MCR [i] through the wiring WDREF. In the memory cell MCR [i], the first reference potential VPR is held. In the memory cell MCR [i], a current IREF [i] corresponding to the first reference potential VPR is generated.
  • a potential corresponding to the first analog potential is stored in the memory cell MC [i + 1, j].
  • the potential VPR ⁇ Vx [i + 1, j] obtained by subtracting the first analog potential Vx [i + 1, j] from the first reference potential VPR is connected to the memory cell MC [i + 1] via the wiring WD [j]. , J].
  • the potential VPR ⁇ Vx [i + 1, j] is held.
  • a current I [i + 1, j] corresponding to the potential VPR ⁇ Vx [i + 1, j] is generated.
  • the first reference potential VPR is stored in the memory cell MCR [i + 1]. Specifically, the first reference potential VPR is input to the memory cell MCR [i + 1] through the wiring WDREF. In the memory cell MCR [i + 1], the first reference potential VPR is held. In the memory cell MCR [i + 1], a current IREF [i + 1] corresponding to the first reference potential VPR is generated.
  • the wiring RW [i] and the wiring RW [i + 1] are set to the reference potential.
  • a ground potential, a low-level potential VSS lower than the reference potential, or the like can be used as the reference potential.
  • the potential of the wiring RW can be higher than the ground potential even if the second analog potential Vw is positive or negative, so that signal generation is facilitated. This is preferable because product operation can be performed on positive and negative analog data.
  • the circuit 13 supplies the current Ioffset [j] to the wiring BL [j]. That is, the current ICM [j] flowing through the circuit 13 corresponds to the current Ioffset [j]. Then, the value of the current ICM [j] is held in the circuit 13.
  • the circuit 14 draws the current Ioffset [j] from the wiring BL [j]. That is, the current ICP [j] flowing through the circuit 14 corresponds to the current Ioffset [j]. The value of the current ICP [j] is held in the circuit 14.
  • the second analog potential is stored in the memory cell MC [i, j] so as to be added to the first analog potential already held in the memory cell MC [i, j]. Specifically, by setting the potential of the wiring RW [i] to a potential higher by Vw [i] than the reference potential, the second analog potential Vw [i] is stored in the memory via the wiring RW [i]. Input to cell MC [i, j]. In the memory cell MC [i, j], the potential VPR ⁇ Vx [i, j] + Vw [i] is held. In the memory cell MC [i, j], a current I [i, j] corresponding to the potential VPR ⁇ Vx [i, j] + Vw [i] is generated.
  • the second analog potential is stored in the memory cell MC [i + 1, j] so as to be added to the first analog potential already held in the memory cell MC [i + 1, j].
  • the second analog potential Vw [i + 1] is stored in the memory through the wiring RW [i + 1]. It is input to the cell MC [i + 1, j].
  • the potential VPR ⁇ Vx [i + 1, j] + Vw [i + 1] is held.
  • a current I [i + 1, j] corresponding to the potential VPR ⁇ Vx [i + 1, j] + Vw [i + 1] is generated.
  • the potential of the wiring RW [i] is Vw [i]
  • the potential of the wiring RW [i + 1] is Vw [i + 1].
  • the second analog current is expressed by the following equation a9. Note that k is a coefficient, and Vth is a threshold voltage of the transistor Tr21.
  • the second reference current is expressed by the following formula a10.
  • Ioffset [j] is a current ⁇ I when the potentials of the wirings RW are all set as reference potentials, that is, when the second analog potential Vw [i] is 0 and the second analog potential Vw [i + 1] is 0.
  • the following expression a13 is derived from the expression a12.
  • the current flowing through the circuit 13 or the circuit 14 is the current Ioffset [j]
  • the wiring RW [i ] Is Vw [i] and the wiring RW [i + 1] is Vw [i + 1]
  • the current Iout [j] flowing out of the wiring BL [j] is IREF-I [j] -Ioffset [j].
  • the current Iout [j] is 2k ⁇ i (Vw [i] ⁇ Vx [i, j]), and the first analog potential Vx [i, j] and the second analog potential Vw [i]. This is equivalent to the sum of the product of the first analog potential Vx [i + 1, j] and the second analog potential Vw [i + 1].
  • the transistor Tr21 is preferably operated in a saturation region, but even if the operation region of the transistor Tr21 is different from an ideal saturation region, the first analog potential Vx [i, j] and the second analog potential are A current corresponding to the sum of the product of Vw [i] and the product of the first analog potential Vx [i + 1, j] and the second analog potential Vw [i + 1] is obtained without any problem with accuracy within a desired range. If it can, the transistor Tr21 can be regarded as operating in the saturation region.
  • the weight coefficients w n1 (l) to w nM (l) of each neuron in the l-th layer are stored as first analog data in the memory cells MC [1, j] to [M, j] in the j-th column, respectively. Then, the outputs z 1 (l ⁇ 1) to z M (l ⁇ 1) of the neurons in the (l ⁇ 1) -th layer are transferred to the memory cell MC [1, [1-1] through the wirings RW [1] to RW [M]. j] to memory cell MC [M, j] as second analog data.
  • the weight coefficients w n1 (l + 1) to w nM (l + 1) of the neurons in the (l + 1) th layer are used as the first analog data in the memory cells MC [1, j] to [M, j] in the jth column.
  • the outputs z 1 l to z M l of the first layer neurons are stored in the memory cells MC [1, j] to MC [M, j via the wirings RW [1] to RW [M], respectively. ]
  • the sum (net value) u k (l + 1) of inputs to the kth neuron in the (l + 1) th layer can be obtained from the current ⁇ Iout [j]. Therefore, by using the semiconductor device 107, the calculation of Expression a3 can be performed.
  • the weight coefficients w n1 (l + 1) to w nK (l + 1) of each neuron in the (l + 1) th layer are used as the first analog data in the memory cells MC [1, j] to [K, j] in the jth column.
  • the errors ⁇ 1 (l + 1) to ⁇ K (l + 1) of the neurons in the (l + 1) -th layer are stored in the memory cells MC [1, j] to [K through the wirings RW [1] to RW [K], respectively. , J] are input as second analog data.
  • arithmetic processing of analog data can be executed without being converted into digital data, so that the circuit scale of the arithmetic circuit can be reduced.
  • analog data arithmetic processing can be performed without being converted into digital data, so that time required for analog data arithmetic processing can be reduced.
  • power consumption of an arithmetic circuit can be reduced while suppressing time required for arithmetic processing of analog data.
  • FIG. 19 illustrates a case where the memory circuit 11 (MEM) has a plurality of memory cells MC in y rows and x columns, and the reference memory circuit 12 (RMEM) has a plurality of memory cells MCR in y rows and 1 column. ing.
  • MEM memory circuit 11
  • RMEM reference memory circuit 12
  • the memory circuit 11 is electrically connected to the wiring RW, the wiring WW, the wiring WD, the wiring VR, and the wiring BL.
  • wirings RW [1] to RW [y] are electrically connected to the memory cells MC in each row, and wirings WW [1] to WW [y] are electrically connected to the memory cells MC in each row.
  • the wirings WD [1] to WD [x] are electrically connected to the memory cells MC in each column, and the wirings BL [1] to BL [x] are respectively connected to the memory cells MC in each column.
  • FIG. 19 illustrates the case where the wirings VR [1] to VR [x] are electrically connected to the memory cells MC in each column. Note that the wirings VR [1] to VR [x] may be electrically connected to each other.
  • the reference memory circuit 12 is electrically connected to the wiring RW, the wiring WW, the wiring WDREF, the wiring VRREF, and the wiring BLREF.
  • the wirings RW [1] to RW [y] are electrically connected to the memory cells MCR in each row, and the wirings WW [1] to WW [y] are electrically connected to the memory cells MCR in each row.
  • the wiring WDREF is electrically connected to each row of memory cells MCR
  • the wiring BLREF is electrically connected to each row of memory cells MCR
  • the wiring VRREF is electrically connected to each row of memory cells MCR. The case where it is done is illustrated.
  • the wiring VRREF may be electrically connected to the wirings VR [1] to VR [x].
  • FIG. 20 shows a specific circuit configuration and connection relationship as an example.
  • FIG. 20 illustrates the memory cell MCR [i] in the i-th row and the memory cell MCR [i + 1] in the i + 1-th row. Note that i is an arbitrary number from 1 to y-1, and j is an arbitrary number from 1 to x-1.
  • the i-th memory cell MC [i, j], the memory cell MC [i, j + 1], and the memory cell MCR [i] are electrically connected to the wiring RW [i] and the wiring WW [i]. Yes.
  • the memory cell MC [i + 1, j] in the i + 1th row, the memory cell MC [i + 1, j + 1], and the memory cell MCR [i + 1] are electrically connected to the wiring RW [i + 1] and the wiring WW [i + 1].
  • the memory cell MC [i, j] in the j-th column and the memory cell MC [i + 1, j] are electrically connected to the wiring WD [j], the wiring VR [j], and the wiring BL [j]. .
  • the memory cell MC [i, j + 1] in the j + 1th column and the memory cell MC [i + 1, j + 1] are electrically connected to the wiring WD [j + 1], the wiring VR [j + 1], and the wiring BL [j + 1].
  • the memory cell MCR [i] and the memory cell MCR [i + 1] in the (i + 1) -th row are electrically connected to the wiring WDREF, the wiring VRREF, and the wiring BLREF.
  • Each memory cell MC and each memory cell MCR include a transistor Tr21, a transistor Tr22, and a capacitor C11.
  • the transistor Tr22 has a function of controlling input of the first analog potential to the memory cell MC or the memory cell MCR.
  • the transistor Tr21 has a function of generating an analog current in accordance with the potential input to the gate.
  • the capacitor C11 has a function of adding the second analog potential to the first analog potential held in the memory cell MC or the memory cell MCR.
  • the transistor Tr ⁇ b> 22 has a gate electrically connected to the wiring WW, one of a source and a drain electrically connected to the wiring WD, and the other of the source and drain is a transistor. It is electrically connected to the gate of Tr21.
  • the transistor Tr21 one of a source and a drain is electrically connected to the wiring VR, and the other of the source and the drain is electrically connected to the wiring BL.
  • the first electrode is electrically connected to the wiring RW
  • the second electrode is electrically connected to the gate of the transistor Tr21.
  • the transistor Tr22 includes a gate electrically connected to the wiring WW, one of a source and a drain electrically connected to the wiring WDREF, and the other of the source and the drain of the transistor Tr21. It is electrically connected to the gate.
  • the transistor Tr21 one of a source and a drain is electrically connected to the wiring VRREF, and the other of the source and the drain is electrically connected to the wiring BLREF.
  • the first electrode is electrically connected to the wiring RW
  • the second electrode is electrically connected to the gate of the transistor Tr21.
  • the first analog potential is input to the node N via the transistor Tr22. Then, when the transistor Tr22 is turned off, the node N is in a floating state. The first analog potential is held at the node N.
  • the second analog potential input to the first electrode of the capacitor C11 is applied to the node N. With the above operation, the node N becomes a potential obtained by adding the second analog potential to the first analog potential.
  • the amount of change in the potential of the first electrode is directly reflected in the amount of change in the potential of the node N. It is not done. Specifically, by multiplying the amount of change in potential of the first electrode by a coupling coefficient that is uniquely determined from the capacitance value of the capacitive element C11, the capacitance value of the gate capacitance of the transistor Tr21, and the capacitance value of the parasitic capacitance. The amount of change in the potential of the node N can be accurately calculated.
  • the change amount of the potential of the first electrode is reflected in the change amount of the potential of the node N.
  • the drain current of the transistor Tr21 is determined according to the potential of the node N. Therefore, when the potential of the node N is held by turning off the transistor Tr22, the value of the drain current of the transistor Tr21 is also held.
  • the drain current reflects the first analog potential and the second analog potential.
  • the gate of the transistor Tr21 is the node NREF in the memory cell MCR
  • the first reference potential is input to the node NREF via the transistor Tr22 in the memory cell MCR, and then the node NREF is in a floating state when the transistor Tr22 is turned off.
  • the first reference potential is held at the node NREF.
  • the second analog potential input to the first electrode of the capacitor C11 is applied to the node NREF.
  • the node NREF becomes a potential obtained by adding the second analog potential to the first reference potential.
  • the drain current of the transistor Tr21 is determined according to the potential of the node NREF. Therefore, when the potential of the node NREF is held by turning off the transistor Tr22, the value of the drain current of the transistor Tr21 is also held.
  • the drain current reflects the first reference potential and the second analog potential.
  • the drain current flowing through the transistor Tr21 of the memory cell MC [i, j] is current I [i, j]
  • the drain current flowing through the transistor Tr21 of the memory cell MC [i + 1, j] is current I [i + 1, j].
  • the sum of the currents supplied from the wiring BL [j] to the memory cell MC [i, j] and the memory cell MC [i + 1, j] is the current I [j].
  • the drain current flowing through the transistor Tr21 of the memory cell MC [i, j + 1] is the current I [i, j + 1]
  • the drain current flowing through the transistor Tr21 of the memory cell MC [i + 1, j + 1] is the current I [i + 1, j + 1].
  • a sum of currents supplied from the wiring BL [j + 1] to the memory cell MC [i, j + 1] and the memory cell MC [i + 1, j + 1] is a current I [j + 1].
  • the drain current flowing through the transistor Tr21 of the memory cell MCR [i] is the current IREF [i]
  • the drain current flowing through the transistor Tr21 of the memory cell MCR [i + 1] is the current IREF [i + 1]
  • the memory cell is connected to the wiring BLREF.
  • the sum of the currents supplied to MCR [i] and memory cell MCR [i + 1] is current IREF.
  • FIG. 21 shows an example of the configuration of the circuit 13, the circuit 14, and the current source circuit 15 corresponding to the memory cell MC and the memory cell MCR shown in FIG.
  • the circuit 13 illustrated in FIG. 21 includes a circuit 13 [j] corresponding to the memory cell MC in the jth column and a circuit 13 [j + 1] corresponding to the memory cell MC in the j + 1th column.
  • the circuit 14 illustrated in FIG. 21 includes a circuit 14 [j] corresponding to the memory cell MC in the jth column and a circuit 14 [j + 1] corresponding to the memory cell MC in the j + 1th column.
  • the circuit 13 [j] and the circuit 14 [j] are electrically connected to the wiring BL [j].
  • the circuit 13 [j + 1] and the circuit 14 [j + 1] are electrically connected to the wiring BL [j + 1].
  • the current source circuit 15 is electrically connected to the wiring BL [j], the wiring BL [j + 1], and the wiring BLREF.
  • the current source circuit 15 has a function of supplying the current IREF to the wiring BLREF and a function of supplying the same current as the current IREF or a current corresponding to the current IREF to each of the wiring BL [j] and the wiring BL [j + 1].
  • the circuit 13 [j] and the circuit 13 [j + 1] include transistors Tr27 to Tr29 and a capacitor C13, respectively.
  • the transistor Tr27 causes the current ICM [corresponding to the difference between the current I [j] and the current IREF when the current I [j] is larger than the current IREF. j].
  • the transistor Tr27 has a function of generating a current ICM [j + 1] corresponding to the difference between the current I [j + 1] and the current IREF when the current I [j + 1] is larger than the current IREF.
  • the current ICM [j] and the current ICM [j + 1] are supplied from the circuit 13 [j] and the circuit 13 [j + 1] to the wiring BL [j] and the wiring BL [j + 1].
  • one of the source and the drain is electrically connected to the corresponding wiring BL, and the other of the source and the drain is supplied with a predetermined potential. Is electrically connected to the wiring.
  • the transistor Tr28 one of the source and the drain is electrically connected to the wiring BL, and the other of the source and the drain is electrically connected to the gate of the transistor Tr27.
  • the transistor Tr29 one of a source and a drain is electrically connected to the gate of the transistor Tr27, and the other of the source and the drain is electrically connected to a wiring to which a predetermined potential is supplied.
  • the first electrode is electrically connected to the gate of the transistor Tr27, and the second electrode is electrically connected to a wiring to which a predetermined potential is supplied.
  • the gate of the transistor Tr28 is electrically connected to the wiring OSM, and the gate of the transistor Tr29 is electrically connected to the wiring ORM.
  • FIG. 21 illustrates the case where the transistor Tr27 is a p-channel type and the transistors Tr28 and Tr29 are n-channel type.
  • the circuit 14 [j] and the circuit 14 [j + 1] include transistors Tr24 to Tr26 and a capacitor C12, respectively.
  • the transistor Tr24 causes the current ICP [corresponding to the difference between the current I [j] and the current IREF when the current I [j] is smaller than the current IREF. j].
  • the transistor Tr24 has a function of generating a current ICP [j + 1] corresponding to the difference between the current I [j + 1] and the current IREF when the current I [j + 1] is smaller than the current IREF.
  • the current ICP [j] and the current ICP [j + 1] are drawn from the wiring BL [j] and the wiring BL [j + 1] to the circuit 14 [j] and the circuit 14 [j + 1].
  • one of the source and the drain is electrically connected to the corresponding wiring BL, and the other of the source and the drain is supplied with a predetermined potential. Is electrically connected to the wiring.
  • the transistor Tr25 one of a source and a drain is electrically connected to the wiring BL, and the other of the source and the drain is electrically connected to the gate of the transistor Tr24.
  • the transistor Tr26 one of the source and the drain is electrically connected to the gate of the transistor Tr24, and the other of the source and the drain is electrically connected to a wiring to which a predetermined potential is supplied.
  • the first electrode is electrically connected to the gate of the transistor Tr24, and the second electrode is electrically connected to a wiring to which a predetermined potential is supplied.
  • the gate of the transistor Tr25 is electrically connected to the wiring OSP, and the gate of the transistor Tr26 is electrically connected to the wiring ORP.
  • FIG. 21 illustrates a case where the transistors Tr24 to Tr26 are n-channel type.
  • the current source circuit 15 includes a transistor Tr30 corresponding to the wiring BL and a transistor Tr31 corresponding to the wiring BLREF.
  • the current source circuit 15 illustrated in FIG. 21 includes, as the transistor Tr30, a transistor Tr30 [j] corresponding to the wiring BL [j] and a transistor Tr30 [j + 1] corresponding to the wiring BL [j + 1]. Is illustrated.
  • the gate of the transistor Tr30 is electrically connected to the gate of the transistor Tr31.
  • one of the source and the drain is electrically connected to the corresponding wiring BL, and the other of the source and the drain is electrically connected to a wiring to which a predetermined potential is supplied.
  • one of a source and a drain is electrically connected to the wiring BLREF, and the other of the source and the drain is electrically connected to a wiring to which a predetermined potential is supplied.
  • FIG. 21 illustrates a case where both the transistor Tr30 and the transistor Tr31 have a p-channel type.
  • the drain current of the transistor Tr31 corresponds to the current IREF. Since the transistor Tr30 and the transistor Tr31 have a function as a current mirror circuit, the drain current of the transistor Tr30 has almost the same value as the drain current of the transistor Tr31 or a value corresponding to the drain current of the transistor Tr31.
  • a switch may be provided between the circuit 13 [j] and the circuit 14 [j] illustrated in FIG. Further, a switch may be provided between the circuit 13 [j + 1] and the circuit 14 [j + 1]. Alternatively, a switch may be provided between the transistor Tr31 included in the current source circuit 15 and the reference memory circuit 12.
  • FIG. 22 corresponds to an example of a timing chart illustrating operations of the memory cell MC and the memory cell MCR illustrated in FIG. 20 and the circuit 13, the circuit 14, and the current source circuit 15 illustrated in FIG.
  • the operation of storing the first analog data in the memory cell MC and the memory cell MCR is performed from time T01 to time T04.
  • an operation of setting an offset current Ioffset in the circuit 13 and the circuit 14 is performed.
  • an operation of acquiring data corresponding to the product-sum value of the first analog data and the second analog data is performed.
  • a low-level potential is supplied to the wiring VR [j] and the wiring VR [j + 1].
  • all the wirings having a predetermined potential that are electrically connected to the circuit 13 are supplied with the high-level potential VDD.
  • all wirings having a predetermined potential electrically connected to the circuit 14 are supplied with the low-level potential VSS.
  • all the wirings having a predetermined potential that are electrically connected to the current source circuit 15 are supplied with the high-level potential VDD.
  • Tr21, Tr24, Tr27, Tr30 [j], Tr30 [j + 1], and Tr31 are assumed to operate in the saturation region.
  • a high-level potential is applied to the wiring WW [i]
  • a low-level potential is applied to the wiring WW [i + 1].
  • the transistor Tr22 is turned on in the memory cell MC [i, j], the memory cell MC [i, j + 1], and the memory cell MCR [i] illustrated in FIG.
  • the transistor Tr22 is kept off in the memory cell MC [i + 1, j], the memory cell MC [i + 1, j + 1], and the memory cell MCR [i + 1].
  • a potential obtained by subtracting the first analog potential from the first reference potential VPR is applied to the wiring WD [j] and the wiring WD [j + 1] illustrated in FIG. Specifically, the potential VPR-Vx [i, j] is applied to the wiring WD [j], and the potential VPR-Vx [i, j + 1] is applied to the wiring WD [j + 1].
  • the wiring WDREF is supplied with the first reference potential VPR, and the wiring RW [i] and the wiring RW [i + 1] have a potential between the potential VSS and the potential VDD as a reference potential, for example, a potential (VDD + VSS) / 2. Given.
  • the node N [i, j] of the memory cell MC [i, j] illustrated in FIG. 20 is supplied with the potential VPR ⁇ Vx [i, j] through the transistor Tr22, and the memory cell MC [i, j + 1] is supplied.
  • Node N [i, j + 1] is supplied with the potential VPR-Vx [i, j + 1] through the transistor Tr22, and the node NREF [i] of the memory cell MCR [i] is supplied with the potential VPR through the transistor Tr22.
  • the potential applied to the wiring WW [i] illustrated in FIG. 20 changes from a high level to a low level, and the memory cell MC [i, j], the memory cell MC [i, j + 1], and the memory cell MCR In [i], the transistor Tr22 is turned off.
  • the node N [i, j] holds the potential VPR ⁇ Vx [i, j]
  • the node N [i, j + 1] holds the potential VPR ⁇ Vx [i, j + 1]
  • the node NREF [I] holds the potential VPR.
  • the potential of the wiring WW [i] illustrated in FIG. 20 is maintained at a low level, and a high-level potential is applied to the wiring WW [i + 1].
  • the transistor Tr22 is turned on in the memory cell MC [i + 1, j], the memory cell MC [i + 1, j + 1], and the memory cell MCR [i + 1] illustrated in FIG. Further, the transistor Tr22 is kept off in the memory cell MC [i, j], the memory cell MC [i, j + 1], and the memory cell MCR [i].
  • a potential obtained by subtracting the first analog potential from the first reference potential VPR is supplied to the wiring WD [j] and the wiring WD [j + 1] illustrated in FIG. Specifically, the potential VPR ⁇ Vx [i + 1, j] is applied to the wiring WD [j], and the potential VPR ⁇ Vx [i + 1, j + 1] is applied to the wiring WD [j + 1].
  • the wiring WDREF is supplied with the first reference potential VPR, and the wiring RW [i] and the wiring RW [i + 1] have a potential between the potential VSS and the potential VDD as a reference potential, for example, a potential (VDD + VSS) / 2. Given.
  • the node N [i + 1, j] of the memory cell MC [i + 1, j] illustrated in FIG. 20 is supplied with the potential VPR ⁇ Vx [i + 1, j] through the transistor Tr22, and the memory cell MC [i + 1, j + 1].
  • the node N [i + 1, j + 1] is supplied with the potential VPR ⁇ Vx [i + 1, j + 1] through the transistor Tr22, and the node NREF [i + 1] of the memory cell MCR [i + 1] is supplied with the first transistor through the transistor Tr22.
  • a reference potential VPR is applied.
  • the potential applied to the wiring WW [i + 1] illustrated in FIG. 20 changes from the high level to the low level, the memory cell MC [i + 1, j], the memory cell MC [i + 1, j + 1], and the memory cell MCR.
  • the transistor Tr22 is turned off.
  • the node N [i + 1, j] holds the potential VPR ⁇ Vx [i + 1, j]
  • the node N [i + 1, j + 1] holds the potential VPR ⁇ Vx [i + 1, j + 1]
  • the node NREF [I + 1] holds the first reference potential VPR.
  • a high-level potential is applied to the wiring ORP and the wiring ORM illustrated in FIG.
  • the transistor Tr29 is turned on when a high-level potential is applied to the wiring ORM, and the gate of the transistor Tr27 is reset when the potential VDD is applied. Is done.
  • the transistor Tr26 is turned on, and the potential VSS is applied to the gate of the transistor Tr24. To reset.
  • the potentials applied to the wiring ORP and the wiring ORM illustrated in FIG. 21 change from the high level to the low level, the transistor Tr29 is turned off in the circuit 13 [j] and the circuit 13 [j + 1], and the circuit 14 In [j] and the circuit 14 [j + 1], the transistor Tr26 is turned off.
  • the potential VDD is held at the gate of the transistor Tr27 in the circuits 13 [j] and 13 [j + 1]
  • the potential VSS is held at the gate of the transistor Tr24 in the circuits 14 [j] and 14 [j + 1]. .
  • a high-level potential is applied to the wiring OSP illustrated in FIG. Further, a potential between the potential VSS and the potential VDD, for example, a potential (VDD + VSS) / 2 is applied as a reference potential to the wiring RW [i] and the wiring RW [i + 1] illustrated in FIG.
  • a potential (VDD + VSS) / 2 is applied as a reference potential to the wiring RW [i] and the wiring RW [i + 1] illustrated in FIG.
  • the transistor Tr21 of the memory cell MC [i, j] illustrated in FIG. Means that the sum of the current that can be drawn and the current that can be drawn by the transistor Tr21 of the memory cell MC [i + 1, j] is smaller than the drain current of the transistor Tr30 [j]. Therefore, when the current ⁇ I [j] is positive and the transistor Tr25 is turned on in the circuit 14 [j], part of the drain current of the transistor Tr30 [j] flows into the gate of the transistor Tr24, and the potential of the gate increases. Begin to.
  • the potential of the gate of the transistor Tr24 converges to a predetermined value.
  • the potential applied to the wiring OSP illustrated in FIG. 21 changes from the high level to the low level, and the transistor Tr25 is turned off in the circuit 14 [j] and the circuit 14 [j + 1].
  • the potential of the gate of the transistor Tr24 is maintained. Therefore, the circuit 14 [j] maintains a state set as a current source capable of flowing the current ICP [j], and the circuit 14 [j + 1] maintains a state set as a current source capable of flowing the current ICP [j + 1]. To do.
  • a high-level potential is applied to the wiring OSM illustrated in FIG. Further, a potential between the potential VSS and the potential VDD, for example, a potential (VDD + VSS) / 2 is applied as a reference potential to the wiring RW [i] and the wiring RW [i + 1] illustrated in FIG.
  • a potential (VDD + VSS) / 2 is applied as a reference potential to the wiring RW [i] and the wiring RW [i + 1] illustrated in FIG.
  • the transistor Tr21 of the memory cell MC [i, j] illustrated in FIG. Means that the sum of the current that can be drawn and the current that can be drawn by the transistor Tr21 of the memory cell MC [i + 1, j] is larger than the drain current of the transistor Tr30 [j]. Therefore, when the current ⁇ I [j] is negative, when the transistor Tr28 is turned on in the circuit 13 [j], current flows from the gate of the transistor Tr27 to the wiring BL [j], and the potential of the gate starts to decrease.
  • the gate potential of the transistor Tr27 converges to a predetermined value.
  • the potential applied to the wiring OSM illustrated in FIG. 21 changes from a high level to a low level, and the transistor Tr28 is turned off in the circuit 13 [j] and the circuit 13 [j + 1].
  • the potential of the gate of the transistor Tr27 is maintained. Therefore, the circuit 13 [j] maintains a state set as a current source capable of flowing the current ICM [j], and the circuit 13 [j + 1] maintains a state set as a current source capable of flowing the current ICM [j + 1]. To do.
  • the transistor Tr24 has a function of drawing current. Therefore, when the current I [j] flowing through the wiring BL [j] is larger than the current IREF flowing through the wiring BLREF and the current ⁇ I [j] is negative from time T07 to time T08, or the current flowing through the wiring BL [j + 1] When I [j + 1] is larger than the current IREF flowing in the wiring BLREF and the current ⁇ I [j + 1] is negative, the wiring BL [j] or the wiring BL [j + 1] is not excessively short from the circuit 14 [j] or the circuit 14 [j + 1]. It may be difficult to supply current to the battery.
  • Transistor Tr24 and transistor Tr30 [j] or Tr30 [j + 1] may be difficult to operate in the saturation region.
  • the potential of the gate of the transistor Tr27 may be set to such a level that a predetermined drain current can be obtained.
  • the second analog potential Vw [i] is supplied to the wiring RW [i] illustrated in FIG.
  • the wiring RW [i + 1] is still supplied with a potential between the potential VSS and the potential VDD, for example, the potential (VDD + VSS) / 2 as the reference potential.
  • the potential of the wiring RW [i] is higher by a potential difference Vw [i] than the potential between the potential VSS and the potential VDD, for example, the potential (VDD + VSS) / 2.
  • Vw [i] the potential Vw [i].
  • the potential of the node N in the cell MC [i, j] is VPR ⁇ Vx [i, j] + Vw [i]
  • the potential of the node N in the memory cell MC [i, j + 1] is VPR ⁇ Vx [i, j + 1] + Vw. [I].
  • the product sum value of the first analog data and the second analog data corresponding to the memory cell MC [i, j] is the current obtained by subtracting Ioffset [j] from the current ⁇ I [j].
  • the wiring RW [i] is again supplied with a potential between the potential VSS and the potential VDD which is the reference potential, for example, the potential (VDD + VSS) / 2.
  • the second analog potential Vw [i + 1] is supplied to the wiring RW [i + 1] illustrated in FIG.
  • the wiring RW [i] is still supplied with a potential between the potential VSS and the potential VDD, for example, the potential (VDD + VSS) / 2 as the reference potential.
  • the potential of the wiring RW [i + 1] is higher by a potential difference Vw [i + 1] than the potential between the reference potential VSS and the potential VDD, for example, the potential (VDD + VSS) / 2.
  • Vw [i + 1] is the potential Vw [i + 1].
  • the product sum value of the first analog data and the second analog data corresponding to the memory cell MC [i + 1, j] is the current obtained by subtracting Ioffset [j] from the current ⁇ I [j]. That is, it can be seen that the current Iout [j] is reflected.
  • the product sum of the first analog data and the second analog data corresponding to the memory cell MC [i + 1, j + 1] is a current obtained by subtracting Ioffset [j + 1] from the current ⁇ I [j + 1], that is, a current Iout [ j + 1].
  • the wiring RW [i + 1] is again supplied with a potential between the potential VSS and the potential VDD, for example, the potential (VDD + VSS) / 2.
  • the second analog potential Vw [i] is supplied to the wiring RW [i] illustrated in FIG. 20, and the second analog potential Vw [i + 1] is supplied to the wiring RW [i + 1].
  • the potential of the wiring RW [i] is higher by a potential difference Vw [i] than a potential between the reference potential VSS and the potential VDD, for example, the potential (VDD + VSS) / 2, and the wiring RW [i]
  • the potential of (i + 1) is higher than the potential between the potential VSS and the potential VDD, for example, the potential (VDD + VSS) / 2 by a potential difference Vw [i + 1].
  • the potential of the wiring RW [i] is the potential Vw [i] and the potential of the wiring RW [i + 1] is the potential Vw [i + 1].
  • FIG. 1 The potential of the node N in the memory cell MC [i + 1, j] shown is VPR ⁇ Vx [i + 1, j] + Vw [i + 1], and the potential of the node N in the memory cell MC [i + 1, j + 1] is VPR ⁇ Vx [i + 1, j + 1. ] + Vw [i + 1].
  • the product sum value of the first analog data and the second analog data corresponding to the memory cell MC [i, j] and the memory cell MC [i + 1, j] is the current ⁇ I [j ] Is subtracted from Ioffset [j], that is, the current Iout [j] is reflected. Further, the product sum value of the first analog data and the second analog data corresponding to the memory cell MC [i, j + 1] and the memory cell MC [i + 1, j + 1] is obtained from the current ⁇ I [j + 1] to Ioffset [j + 1]. It can be seen that the current is subtracted from the current Iout [j + 1].
  • the wiring RW [i] and the wiring RW [i + 1] are again supplied with a potential between the potential VSS and the potential VDD, for example, the potential (VDD + VSS) / 2.
  • the product-sum operation can be performed with a small circuit scale.
  • the product-sum operation can be performed at high speed.
  • the product-sum operation can be performed with low power consumption.
  • transistors with extremely low off-state current As the transistors Tr22, Tr25, Tr26, Tr28, and Tr29.
  • a transistor with extremely low off-state current As the transistor Tr22, the potential of the node N can be held for a long time.
  • transistors with extremely low off-state current for the transistors Tr25 and Tr26 the potential of the gate of the transistor Tr24 can be held for a long time.
  • transistors with extremely low off-state current for the transistors Tr28 and Tr29 the potential of the gate of the transistor Tr27 can be held for a long time.
  • a channel formation region may be formed using a semiconductor with a wide band gap.
  • a semiconductor having a large band gap may refer to a semiconductor having a band gap of 2.2 eV or more.
  • an oxide semiconductor can be given.
  • OS transistors may be used as the transistors Tr22, Tr25, Tr26, Tr28, and Tr29.
  • FIGS. 23A and 23B show an example of a portable information terminal 1800.
  • FIG. A portable information terminal 1800 includes a housing 1801, a housing 1802, a display portion 1803, a display portion 1804, a hinge portion 1805, and the like.
  • the housing 1801 and the housing 1802 are connected by a hinge portion 1805.
  • the portable information terminal 1800 can open the housing 1801 and the housing 1802 as illustrated in FIG. 23B from the folded state as illustrated in FIG.
  • document information can be displayed on the display portion 1803 and the display portion 1804 and can also be used as an electronic book terminal.
  • still images and moving images can be displayed on the display portion 1803 and the display portion 1804.
  • the portable information terminal 1800 can be folded when being carried, it is excellent in versatility.
  • housing 1801 and the housing 1802 may include a power button, an operation button, an external connection port, a speaker, a microphone, and the like.
  • FIG. 23C illustrates an example of a portable information terminal.
  • a portable information terminal 1810 illustrated in FIG. 23C includes a housing 1811, a display portion 1812, operation buttons 1813, an external connection port 1814, a speaker 1815, a microphone 1816, a camera 1817, and the like.
  • the portable information terminal 1810 includes a touch sensor in the display unit 1812. Any operation such as making a call or inputting characters can be performed by touching the display portion 1812 with a finger, a stylus, or the like.
  • the operation button 1813 by operating the operation button 1813, the power ON / OFF operation and the type of image displayed on the display portion 1812 can be switched.
  • the mail creation screen can be switched to the main menu screen.
  • the orientation (portrait or landscape) of the portable information terminal 1810 is determined, and the screen display orientation of the display unit 1812 is determined. It can be switched automatically. The screen display direction can also be switched by touching the display portion 1812, operating the operation buttons 1813, or inputting voice using the microphone 1816.
  • the portable information terminal 1810 has one or more functions selected from, for example, a telephone, a notebook, an information browsing device, or the like. Specifically, it can be used as a smartphone.
  • the portable information terminal 1810 can execute various applications such as mobile phone, electronic mail, text browsing and creation, music playback, video playback, Internet communication, and games.
  • FIG. 23D illustrates an example of a camera.
  • the camera 1820 includes a housing 1821, a display portion 1822, operation buttons 1823, a shutter button 1824, and the like.
  • a removable lens 1826 is attached to the camera 1820.
  • the lens 1826 can be removed from the housing 1821 and replaced, but the lens 1826 and the housing may be integrated.
  • the camera 1820 can capture a still image or a moving image by pressing a shutter button 1824.
  • the display portion 1822 has a function as a touch sensor and can capture an image by touching the display portion 1822.
  • the camera 1820 can be separately attached with a strobe device, a viewfinder, and the like. Alternatively, these may be incorporated in the housing 1821.
  • FIG. 24A illustrates a television device 1830.
  • the television device 1830 includes a display portion 1831, a housing 1832, a speaker 1833, and the like. Furthermore, an LED lamp, operation keys (including a power switch or an operation switch), a connection terminal, various sensors, a microphone, and the like can be provided.
  • the television device 1830 can be operated by a remote controller 1834.
  • broadcast radio waves examples include terrestrial waves and radio waves transmitted from satellites.
  • broadcast radio waves there are analog broadcasts, digital broadcasts, etc., and video and audio, or audio-only broadcasts.
  • broadcast radio waves transmitted in a specific frequency band in the UHF band (about 300 MHz to 3 GHz) or the VHF band (30 MHz to 300 MHz) can be received.
  • the transfer rate can be increased and more information can be obtained. Accordingly, an image having a resolution exceeding full high-definition can be displayed on the display unit 1831. For example, an image having a resolution of 4K-2K, 8K-4K, 16K-8K, or higher can be displayed.
  • FIG. 24B shows a digital signage 1840 attached to a cylindrical column 1842.
  • the digital signage 1840 includes a display unit 1841.
  • the wider the display portion 1841 the more information can be provided at one time.
  • the wider the display unit 1841 the easier it is for people to see.
  • the advertising effect can be enhanced.
  • a touch sensor By applying a touch sensor to the display unit 1841, not only an image or a moving image is displayed on the display unit 1841 but also the user can operate intuitively, which is preferable. In addition, when it is used for providing information such as route information or traffic information, usability can be improved by an intuitive operation.
  • FIG. 24C illustrates a laptop personal computer 1850.
  • the personal computer 1850 includes a display portion 1851, a housing 1852, a touch pad 1853, a connection port 1854, and the like.
  • the touch pad 1853 functions as an input unit such as a pointing device or a pen tablet, and can be operated with a finger, a stylus, or the like.
  • a display element is incorporated in the touch pad 1853.
  • the touch pad 1853 can be used as a keyboard.
  • a vibration module may be incorporated in the touch pad 1853 in order to realize tactile sensation by vibration.
  • FIGS. 25A, 25B, and 25C each show an electronic device that can be folded.
  • An electronic device 1900 illustrated in FIG. 25A includes a housing 1901a, a housing 1901b, a hinge 1903, a display portion 1902a, a display portion 1902b, and the like.
  • the display portion 1902a is incorporated in the housing 1901a
  • the display portion 1902b is incorporated in the housing 1901b.
  • the housing 1901a and the housing 1901b are rotatably connected by a hinge 1903.
  • the electronic device 1900 can be deformed into a state in which the housing 1901a and the housing 1901b are closed, and an open state as shown in FIG. Thereby, when carrying, it is excellent in portability, and when using, it is excellent in visibility by a large display area.
  • the hinge 1903 preferably has a lock mechanism so that when the housing 1901a and the housing 1901b are opened, these angles do not become larger than a predetermined angle.
  • the angle at which the lock is applied is preferably 90 degrees or more and less than 180 degrees, and can be typically 90 degrees, 120 degrees, 135 degrees, 150 degrees, or the like. . Thereby, convenience, safety, and reliability can be improved.
  • At least one of the display portion 1902a and the display portion 1902b functions as a touch sensor and can be operated with a finger, a stylus, or the like.
  • One of the housing 1901a and the housing 1901b is provided with a wireless communication module, and transmits and receives data via a computer network such as the Internet, a LAN (Local Area Network), and Wi-Fi (registered trademark). Is possible.
  • a computer network such as the Internet, a LAN (Local Area Network), and Wi-Fi (registered trademark). Is possible.
  • One flexible display may be incorporated in the display portion 1902a and the display portion 1902b. Accordingly, it is possible to perform continuous display without interruption between the display portion 1902a and the display portion 1902b.
  • FIG. 25B illustrates an electronic device 1910 functioning as a portable game machine.
  • An electronic device 1910 includes a housing 1911a, a housing 1911b, a display portion 1912a, a display portion 1912b, a hinge 1913, an operation button 1914a, an operation button 1914b, and the like.
  • a cartridge 1915 can be inserted into the housing 1911b.
  • the cartridge 1915 stores application software such as games, for example. By exchanging the cartridge 1915, various applications can be executed by the electronic device 1910.
  • FIG. 25B illustrates an example in which the size of the display portion 1912a is different from the size of the display portion 1912b.
  • the display portion 1912a provided in the housing 1911a is larger than the display portion 1912b provided in the housing 1911b provided with the operation buttons 1914a and 1914b.
  • the display unit 1912a can display the main screen and the display unit 1912b can display the operation screen.
  • An electronic device 1920 illustrated in FIG. 25C is provided with a flexible display portion 1922 across a housing 1921 a and a housing 1921 b which are connected to each other by a hinge 1923.
  • the display portion 1922 can be curved at least partially.
  • pixels are continuously arranged from the housing 1921a to the housing 1921b, so that curved display can be performed.
  • the hinge 1923 has the above-described locking mechanism, the display portion 1922 can be prevented from being damaged without applying excessive force to the display portion 1922. Therefore, a highly reliable electronic device can be realized.
  • the display device 100 illustrated in the above embodiment can be mounted on the electronic devices illustrated in FIGS. Therefore, the power consumption of the electronic device can be reduced by changing the frame frequency of the display unit according to an application operating on the electronic device and performing IDS driving when displaying a still image.
  • the CAC-OS or the CAC-metal oxide has a conductive function in part of the material and an insulating function in part of the material, and has a function as a semiconductor in the whole material.
  • the conductive function is a function of flowing electrons (or holes) serving as carriers
  • the insulating function is a carrier. This function prevents electrons from flowing.
  • a function of switching (a function of turning on / off) can be imparted to CAC-OS or CAC-metal oxide by causing the conductive function and the insulating function to act complementarily. In CAC-OS or CAC-metal oxide, by separating each function, both functions can be maximized.
  • the CAC-OS or the CAC-metal oxide has a conductive region and an insulating region.
  • the conductive region has the above-described conductive function
  • the insulating region has the above-described insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level.
  • the conductive region and the insulating region may be unevenly distributed in the material, respectively.
  • the conductive region may be observed with the periphery blurred and connected in a cloud shape.
  • the conductive region and the insulating region are dispersed in the material with a size of 0.5 nm to 10 nm, preferably 0.5 nm to 3 nm, respectively. There is.
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide includes a component having a wide gap caused by an insulating region and a component having a narrow gap caused by a conductive region.
  • the carrier when the carrier flows, the carrier mainly flows in the component having the narrow gap.
  • the component having a narrow gap acts in a complementary manner to the component having a wide gap, and the carrier flows through the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the CAC-OS or the CAC-metal oxide is used for a channel formation region of a transistor, high current driving force, that is, high on-state current and high field-effect mobility can be obtained in the on-state of the transistor.
  • CAC-OS or CAC-metal oxide can also be called a matrix composite material (metal matrix composite) or a metal matrix composite material (metal matrix composite).
  • the CAC-OS is one structure of a material in which elements forming a metal oxide are unevenly distributed with a size of 0.5 nm to 10 nm, preferably 1 nm to 2 nm, or the vicinity thereof.
  • elements forming a metal oxide are unevenly distributed with a size of 0.5 nm to 10 nm, preferably 1 nm to 2 nm, or the vicinity thereof.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element has a size of 0.5 nm to 10 nm, preferably 1 nm to 2 nm, or the vicinity thereof.
  • the state mixed with is also referred to as a mosaic or patch.
  • the metal oxide preferably contains at least indium.
  • One kind selected from the above or a plurality of kinds may be included.
  • a CAC-OS in an In—Ga—Zn oxide is an indium oxide (hereinafter, InO X1 and (X1 large real number than 0)), or indium zinc oxide (hereinafter, in X2 Zn Y2 O Z2 ( X2, Y2, and Z2 are real numbers greater than 0) and to), gallium oxide (
  • GaO X3 X3 is a real number greater than 0
  • Ga X4 Zn Y4 O Z4 X4, Y4, and Z4 are real numbers greater than 0)
  • the material becomes mosaic by separate into, mosaic InO X1 or in X2 Zn Y2 O Z2, is a configuration in which uniformly distributed in the film (hereinafter, cloud And it is also referred to).
  • CAC-OS includes a region GaO X3 is the main component, and In X2 Zn Y2 O Z2, or InO X1 is the main component region is a composite metal oxide having a structure that is mixed.
  • the first region indicates that the atomic ratio of In to the element M in the first region is larger than the atomic ratio of In to the element M in the second region. It is assumed that the concentration of In is higher than that in the second region.
  • IGZO is a common name and may refer to one compound of In, Ga, Zn, and O.
  • ZnO ZnO
  • the crystalline compound has a single crystal structure, a polycrystalline structure, or a CAAC (c-axis aligned crystal) structure.
  • the CAAC structure is a crystal structure in which a plurality of IGZO nanocrystals have c-axis orientation and are connected without being oriented in the ab plane.
  • CAC-OS relates to a material structure of a metal oxide.
  • CAC-OS refers to a region observed in the form of nanoparticles mainly composed of Ga in a material structure including In, Ga, Zn and O, and nanoparticles mainly composed of In.
  • the region observed in a shape is a configuration in which the regions are randomly dispersed in a mosaic shape. Therefore, in the CAC-OS, the crystal structure is a secondary element.
  • the CAC-OS does not include a stacked structure of two or more kinds of films having different compositions.
  • a structure composed of two layers of a film mainly containing In and a film mainly containing Ga is not included.
  • a region GaO X3 is the main component, and In X2 Zn Y2 O Z2 or InO X1 is the main component region, in some cases clear boundary can not be observed.
  • the CAC-OS includes a region that is observed in a part of a nanoparticle mainly including the metal element and a nanoparticle mainly including In.
  • the region observed in the form of particles refers to a configuration in which each region is randomly dispersed in a mosaic shape.
  • the CAC-OS can be formed by a sputtering method under a condition where the substrate is not intentionally heated, for example.
  • a CAC-OS is formed by a sputtering method
  • any one or more selected from an inert gas (typically argon), an oxygen gas, and a nitrogen gas may be used as a deposition gas. Good.
  • the flow rate ratio of the oxygen gas to the total flow rate of the deposition gas during film formation is preferably as low as possible. .
  • the CAC-OS has a feature that a clear peak is not observed when measurement is performed using a ⁇ / 2 ⁇ scan by an out-of-plane method, which is one of X-ray diffraction (XRD) measurement methods. Have. That is, it can be seen from X-ray diffraction that no orientation in the ab plane direction and c-axis direction of the measurement region is observed.
  • XRD X-ray diffraction
  • a CAC-OS includes a ring-shaped region having high luminance and a plurality of bright spots in the ring region in an electron beam diffraction pattern obtained by irradiating an electron beam having a probe diameter of 1 nm (also referred to as a nanobeam electron beam). Is observed. Therefore, it can be seen from the electron beam diffraction pattern that the crystal structure of the CAC-OS has an nc (nano-crystal) structure having no orientation in the planar direction and the cross-sectional direction.
  • a region in which GaO X3 is a main component is obtained by EDX mapping obtained by using energy dispersive X-ray spectroscopy (EDX). It can be confirmed that a region in which In X2 Zn Y2 O Z2 or InO X1 is a main component is unevenly distributed and mixed.
  • EDX energy dispersive X-ray spectroscopy
  • the CAC-OS has a structure different from that of the IGZO compound in which the metal element is uniformly distributed, and has a property different from that of the IGZO compound. That is, in the CAC-OS, a region in which GaO X3 or the like is a main component and a region in which In X2 Zn Y2 O Z2 or InO X1 is a main component are phase-separated from each other, and a region in which each element is a main component. Has a mosaic structure.
  • the region containing In X2 Zn Y2 O Z2 or InO X1 as a main component is a region having higher conductivity than a region containing GaO X3 or the like as a main component. That, In X2 Zn Y2 O Z2 or InO X1, is an area which is the main component, by carriers flow, expressed the conductivity of the oxide semiconductor. Accordingly, a region where In X2 Zn Y2 O Z2 or InO X1 is a main component is distributed in a cloud shape in the oxide semiconductor, whereby high field-effect mobility ( ⁇ ) can be realized.
  • areas such as GaO X3 is the main component, as compared to the In X2 Zn Y2 O Z2 or InO X1 is the main component area, it is highly regions insulating. That is, a region containing GaO X3 or the like as a main component is distributed in the oxide semiconductor, whereby leakage current can be suppressed and good switching operation can be realized.
  • CAC-OS when CAC-OS is used for a semiconductor element, the insulating property caused by GaO X3 and the like and the conductivity caused by In X2 Zn Y2 O Z2 or InO X1 act in a complementary manner, resulting in high An on-current (I on ) and high field effect mobility ( ⁇ ) can be realized.
  • CAC-OS is optimal for various semiconductor devices.

Abstract

要約書 消費電力が低い表示システムを提供する。 表示システムは、アプリケーションプロセッサおよび表示装置を有し、表示装置は、コントローラＩＣおよび表 示ユニットを有する。アプリケーションプロセッサは、動作するアプリケーションの種類を分類し、その結果に 応じてフレーム周波数を選択し、表示ユニットのアイドリングストップ駆動およびコントローラＩＣのパワーゲー ティングを行う。また、アプリケーションプロセッサはニューラルネットワークを有し、ニューラルネットワーク は、表示ユニットのアイドリングストップ駆動およびコントローラ ＩＣのパワーゲーティングを行うタイミングを予 測する。ニューラルネットワークのパラメータは、アプリケーションの種類を分類した結果に応じて変更される

Description

表示システム、および電子機器
本発明の一形態は、表示システムに関する。特に、携帯情報端末等の低消費電力が要求される電子機器に用いられる表示システムに関する。
なお、本発明の一形態は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
液晶や有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）などを表示素子に用いた表示装置が広く普及している。表示装置はさまざまな電子機器に組み込まれ使用されるが、中でも携帯情報端末などバッテリを主な電源供給源とする電子機器に用いられる場合、低消費電力であることが強く求められる。
表示装置の消費電力を低減する技術の一つとして、アイドリングストップ駆動（以下、ＩＤＳ駆動という）が提案されている。ＩＤＳ駆動は、表示素子を駆動するトランジスタにオフ電流が小さいトランジスタを適用し、表示画像を書き換える必要がない場合（例えば、静止画を表示する場合）、一時的に表示画像の書き換え動作を行わない技術である。
特許文献１および特許文献２には、オフ電流が小さいトランジスタとして、チャネル形成領域に酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を有するトランジスタ（以下、ＯＳトランジスタという）を適用し、ＩＤＳ駆動を行う方法が開示されている。
また、オフ電流が小さいことを利用して、ＯＳトランジスタを不揮発性の記憶装置に適用した例が開示されている（特許文献３）。
特開２０１１−１４１５２２号公報 特開２０１１−１４１５２４号公報 特開２０１１−１５１３８３号公報
表示装置は、例えば、画素アレイおよび画素アレイを駆動するゲートドライバやソースドライバを有する表示ユニット、表示ユニットに画像データや制御信号等を供給するコントローラＩＣなど、複数の部品から構成される。また、携帯情報端末等の電子機器に用いられる表示装置は、タッチセンサユニットを有することが多い。
ここで、上述のＩＤＳ駆動は、ゲートドライバ、ソースドライバの動作を止め、画素アレイの書き換え動作を一時的に行わない技術である。ＩＤＳ駆動を行っている期間は、コントローラＩＣから画像データや制御信号等を供給する必要がないため、コントローラＩＣの一部の回路に対して電源供給を遮断（以下、パワーゲーティングという）し、表示装置の消費電力を低減できる余地があった。
また、表示装置が表示する画像の種類によっては、表示画像を書き換える頻度を少なくすることができる。表示画像を書き換える頻度は、１秒間に書き換える回数という意味で、以下、フレーム周波数という。例えば、ゲームやＴＶ放送など高いフレーム周波数が求められるものに対して、メールに代表される文章作成などでは、高いフレーム周波数が必要とされない。表示装置が表示する画像の種類によって、フレーム周波数を低くすることで、表示装置の消費電力を低減できる余地があった。
また、コントローラＩＣのパワーゲーティングを行う場合、コントローラＩＣの一部の回路においては、電源供給を遮断する前に、電源供給が遮断された状態でもデータが消失しない不揮発性レジスタへ、データを格納（セーブ）する（以下、パワーゲーティングの事前準備という）必要がある。表示画像を書き換える必要がなくなってからパワーゲーティングの事前準備を行うと、パワーゲーティングを行うことができる時間が短くなってしまうため、パワーゲーティングの事前準備を行うタイミングを、ニューラルネットワークを用いて予測することができる。ニューラルネットワークのパラメータ（重み係数ともいう）を、表示装置が表示する画像の種類によって適切に変更することで、パワーゲーティングを行うことができる時間をできる限り長くし、表示装置の消費電力を低減できる余地があった。
表示装置に、表示装置が表示する画像の種類を分類するアプリケーションプロセッサ（ホストともいう）を加えた表示システムにおいて、消費電力を低減することを課題の一つとする。また、表示品質に影響を及ぼさない範囲で、フレーム周波数を低くすることができる表示システムを提供することを課題の一つとする。また、一部回路の電源供給を遮断しても表示品質に影響を及ぼさない表示システムを提供することを課題の一つとする。
本発明の一形態は、新規な表示システムを提供することを課題の一つとする。または、消費電力が低い、新規な表示システムを提供することを課題の一つとする。または、本発明の一形態は、新規な表示システムを有する電子機器を提供することを課題の一つとする。または、消費電力が低い、新規な表示システムを有する電子機器を提供することを課題の一つとする。
なお、本発明の一形態は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一つの課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から自ずと明らかになるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
本発明の一形態は、アプリケーションプロセッサと、表示装置と、を有する表示システムである。表示装置は、コントローラと、表示ユニットと、タッチセンサユニットとを有し、アプリケーションプロセッサは、コントローラに、画像データ及び制御信号を出力し、コントローラは、アプリケーションプロセッサに、タッチセンサユニットが検出したタッチ情報を出力する。アプリケーションプロセッサは、画像データ及びタッチ情報から、表示ユニットのフレーム周波数を指示する第１の信号を生成し、第１の信号は、制御信号の１つであることを特徴とする。
また、上記形態において、表示ユニットは、ゲートドライバと、ソースドライバとを有し、アプリケーションプロセッサは、画像データ及びタッチ情報から、ゲートドライバ及びソースドライバのいずれか一方または双方の動作を一時的に停止する第２の信号を生成し、第２の信号は、制御信号の１つであることを特徴とする。
また、上記形態において、コントローラは、フレームメモリと、画像処理部と、レジスタとを有し、フレームメモリは、画像データを格納する機能を有し、画像処理部は、画像データを処理する機能を有し、レジスタは、画像処理部が処理を行うためのパラメータを格納する機能を有する。フレームメモリは、フレームメモリへの電源供給が遮断されている状態で、画像データを保持する機能を有し、レジスタは、レジスタへの電源供給が遮断されている状態で、パラメータを保持する機能を有する。アプリケーションプロセッサは、画像データ及びタッチ情報から、フレームメモリ、画像処理部、およびレジスタに対する電源供給を一時的に遮断する第３の信号を生成し、第３の信号は、制御信号の１つであることを特徴とする。
また、上記形態において、レジスタは、揮発性レジスタと、保持回路とを有し、保持回路は、揮発性レジスタのデータを格納する機能を有し、揮発性レジスタは、保持回路が格納したデータを読み込む機能を有する。レジスタへの電源供給が遮断されている状態で、保持回路は、格納したデータを保持する機能を有し、アプリケーションプロセッサは、画像データ及びタッチ情報から、保持回路が揮発性レジスタのデータを格納するタイミングを指示する第４の信号を生成し、第４の信号は、制御信号の１つであることを特徴とする。
また、上記形態において、第４の信号は、アプリケーションプロセッサが画像データをコントローラに出力しているタイミングで、出力されることを特徴とする。
また、上記形態において、アプリケーションプロセッサは、ニューラルネットワークを有する。
また、上記形態において、アプリケーションプロセッサは、画像データ及びタッチ情報から、ニューラルネットワークのパラメータを変更する機能を有する。
また、上記形態において、ニューラルネットワークは、アナログメモリを用いた積和演算回路を有する。
また、上記形態において、アナログメモリを構成するトランジスタは、チャネル形成領域に金属酸化物を含む。
また、上記形態において、表示ユニットは、チャネル形成領域に金属酸化物を含むトランジスタを有する。
また、上記形態において、コントローラは、チャネル形成領域に金属酸化物を含むトランジスタを有する。
また、本発明の一形態は、アプリケーションプロセッサと、表示装置と、を有する電子機器である。表示装置は、コントローラと、表示ユニットとを有し、アプリケーションプロセッサは、コントローラに、画像データ及び制御信号を出力する。アプリケーションプロセッサは、電子機器において動作するアプリケーションを分類する機能を有し、アプリケーションプロセッサは、アプリケーションを分類した結果から、表示ユニットのフレーム周波数を指示する第１の信号を生成し、第１の信号は、制御信号の１つであることを特徴とする。
また、上記形態において、表示ユニットは、ゲートドライバと、ソースドライバとを有する。アプリケーションプロセッサは、アプリケーションを分類した結果から、ゲートドライバ及びソースドライバのいずれか一方または双方の動作を一時的に停止する第２の信号を生成し、第２の信号は、制御信号の１つであることを特徴とする。
また、上記形態において、コントローラは、フレームメモリと、画像処理部と、レジスタとを有し、フレームメモリは、画像データを格納する機能を有し、画像処理部は、画像データを処理する機能を有し、レジスタは、画像処理部が処理を行うためのパラメータを格納する機能を有する。フレームメモリは、フレームメモリへの電源供給が遮断されている状態で、画像データを保持する機能を有し、レジスタは、レジスタへの電源供給が遮断されている状態で、パラメータを保持する機能を有する。アプリケーションプロセッサは、アプリケーションを分類した結果から、フレームメモリ、画像処理部、およびレジスタに対する電源供給を一時的に遮断する第３の信号を生成し、第３の信号は、制御信号の１つであることを特徴とする。
また、上記形態において、レジスタは、揮発性レジスタと、保持回路とを有し、保持回路は、揮発性レジスタのデータを格納する機能を有し、揮発性レジスタは、保持回路が格納したデータを読み込む機能を有する。レジスタへの電源供給が遮断されている状態で、保持回路は、格納したデータを保持する機能を有し、アプリケーションプロセッサは、アプリケーションを分類した結果から、保持回路が揮発性レジスタのデータを格納するタイミングを指示する第４の信号を生成し、第４の信号は、制御信号の１つであることを特徴とする。
また、上記形態において、第４の信号は、アプリケーションプロセッサが画像データをコントローラに出力しているタイミングで、出力されることを特徴とする。
また、上記形態において、アプリケーションプロセッサは、ニューラルネットワークを有する。
また、上記形態において、アプリケーションプロセッサは、アプリケーションを分類した結果から、ニューラルネットワークのパラメータを変更する機能を有する。
また、上記形態において、ニューラルネットワークは、アナログメモリを用いた積和演算回路を有する。
また、上記形態において、アナログメモリを構成するトランジスタは、チャネル形成領域に金属酸化物を含む。
また、上記形態において、表示ユニットは、チャネル形成領域に金属酸化物を含むトランジスタを有する。
また、上記形態において、コントローラは、チャネル形成領域に金属酸化物を含むトランジスタを有する。
表示システムは、アプリケーションプロセッサおよび表示装置を有し、表示装置が表示する画像の種類が高いフレーム周波数を必要としない場合、フレーム周波数を低くすることで消費電力を低減することができる。
また、表示装置は、コントローラＩＣおよび表示ユニットを有し、表示装置が表示する画像を書き換える必要がない場合、表示ユニットのＩＤＳ駆動およびコントローラＩＣのパワーゲーティングを行い、消費電力を低減することができる。
また、パワーゲーティングの事前準備を行うタイミングを、ニューラルネットワークを用いて予測することで、パワーゲーティングを行うことができる時間を長くし、表示装置の消費電力を低減することができる。ニューラルネットワークのパラメータは、表示装置が表示する画像の種類によって適切に変更され、パワーゲーティングを行うことができる時間をできる限り長くすることができる。
本発明の一形態は、新規な表示システムを提供することができる。または、消費電力が低い、新規な表示システムを提供することができる。または、本発明の一形態は、新規な表示システムを有する電子機器を提供することができる。または、消費電力が低い、新規な表示システムを有する電子機器を提供することができる。
なお、本発明の一形態の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一形態は、上記列挙した効果、および他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一形態は、場合によっては、上記列挙した効果を有さない場合もある。
表示システムの構成例を示すブロック図。 タッチセンサユニットの構成例を示す図。 コントローラＩＣの構成例を示すブロック図。 パラメータを説明する図。 フレームメモリの構成例を示す図。 レジスタの構成例を示すブロック図。 レジスタの構成例を示す回路図。 表示ユニットの構成例を示す上面図。 表示ユニットの構成例を示す断面図。 表示ユニットの構成例を示す断面図。 表示ユニットの構成例を示す断面図。 表示ユニットの構成例を示す断面図。 表示ユニットの構成例を示す断面図。 （Ａ）表示ユニットの構成例を示すブロック図、（Ｂ）画素回路の構成例を示す回路図、（Ｃ）画素回路の構成例を示す回路図。 表示ユニットの構成例を示すブロック図。 階層型ニューラルネットワークの構成例と演算処理に用いる回路構成を示す図。 誤差逆伝播方式の模式図と演算処理に用いる回路構成を示す図。 積和演算処理回路の構成例を示す図。 記憶回路と参照用記憶回路の構成を示す図。 メモリセルの回路構成と接続関係を示す図。 回路１３と回路１４と電流源回路の構成を示す図。 タイミングチャート。 電子機器の構成を説明する図。 電子機器の構成を説明する図。 電子機器の構成を説明する図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。また、以下に示される複数の実施の形態は、適宜組み合わせることが可能である。
なお、本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
また、図面等において、大きさ、層の厚さ、領域等は、明瞭化のため誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
また、図面等において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、「上」や「下」などの配置を示す用語は、構成要素の位置関係が、「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書等において、「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
また、本明細書等において、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、容量素子、その他の各種機能を有する素子などが含まれる。
また、本明細書等において、「電圧」とは、ある電位と基準の電位（例えば、グラウンド電位）との電位差のことを示す場合が多い。よって、電圧と電位差とは言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む、少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域、またはドレイン電極）とソース（ソース端子、ソース領域、またはソース電極）の間にチャネル領域を有しており、チャネル領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。つまり、ｎチャネル型のトランジスタのオフ電流とは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流、という場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソース電流をいう場合がある。
また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、トランジスタがオフ状態にあるときに、ソースとドレインの間に流れる電流を指す場合がある。
また、本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳトランジスタ、またはＯＳ　ＦＥＴと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
（実施の形態１）
本実施の形態では、アプリケーションプロセッサと、表示装置と、を有する表示システムについて説明する。
＜表示システム＞
図１は、表示システムの構成例を示すブロック図である。表示システム１００は、アプリケーションプロセッサ９０、表示装置８０、を有する。また、表示装置８０は、表示ユニット６０、タッチセンサユニット７０、およびコントローラＩＣ７５、を有する。
アプリケーションプロセッサ９０は、演算処理を行うことができるプロセッサとしての機能を有し、例えば、演算回路、制御回路、メモリ回路、各種インターフェース等を有する構成とすることができる。プロセッサは、種々のプログラムからの命令を解釈し実行することで、各種のデータ処理やプログラム制御を行う。プロセッサにより実行されるプログラムは、プロセッサが有するメモリ領域に格納されていてもよいし、別途設けられる記憶装置に格納されていてもよい。
例えば、アプリケーションプロセッサ９０に、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等を用いることができる。アプリケーションプロセッサ９０は、ＣＰＵに加えて、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等を併用してもよい。なお、アプリケーションプロセッサ９０は、表示システム１００を有する電子機器のアプリケーションプロセッサと兼ねることができる。
アプリケーションプロセッサ９０は、コントローラＩＣ７５に、画像データおよび制御信号等を供給する。コントローラＩＣ７５は、アプリケーションプロセッサ９０に、例えば、タッチセンサユニット７０が検出したタッチの有無、タッチ位置などの情報を供給する。
なお、図示していないが、アプリケーションプロセッサ９０は、人工ニューラルネットワーク（Ａｒｔｉｆｉｃｉａｌ　Ｎｅｕｒａｌ　Ｎｅｔｗｏｒｋ：ＡＮＮ。以下、ニューラルネットワークと略記する）を有する構成とすることができる。ニューラルネットワークは、ニューロンとシナプスで構成する神経網を模した回路構成のことである。ニューラルネットワークの利用方法例については後述し、ニューラルネットワークの構成例については実施の形態４にて説明する。
＜表示ユニット＞
表示ユニット６０は、画素アレイ６１、ゲートドライバ６２、ゲートドライバ６３、およびソースドライバＩＣ６４を有する。
画素アレイ６１は、複数の画素１０を有し、それぞれの画素１０はトランジスタを用いて駆動されるアクティブ型の素子である。また、画素アレイ６１は、表示ユニット６０の表示領域を形成し、画像を表示する機能を有する。画素アレイ６１のより具体的な構成例については、実施の形態２および実施の形態３にて説明する。
ゲートドライバ６２およびゲートドライバ６３（以下、「ゲートドライバ６２、６３」と表記する）は、画素１０を選択するためのゲート線を駆動する機能を有する。ゲートドライバ６２、６３は、どちらか一方のみでもよい。なお、図１の例では、ゲートドライバ６２、６３は、画素アレイ６１と共に同一基板上に設けられる例を示しているが、ゲートドライバ６２、６３を専用ＩＣとすることもできる。
ソースドライバＩＣ６４は、画素１０に画像データのデータ信号を供給するソース線を駆動する機能を有する。ソースドライバＩＣ６４の数は、ソースドライバＩＣ６４の出力端子数と画素アレイ６１の画素数に応じて決定される。
ここでは、ソースドライバＩＣ６４の実装方式をＣＯＧ（Ｃｈｉｐ　ｏｎ　Ｇｌａｓｓ）方式としているが、実装方式に特段の制約はなく、ＣＯＦ（Ｃｈｉｐ　ｏｎ　Ｆｌｅｘｉｂｌｅ）方式、ＴＡＢ（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）方式などでもよい。後述するタッチセンサユニット７０のＩＣの実装方式についても同様である。
なお、画像データのデータ信号とは、ゲートドライバ６２、６３によって選択された画素１０に対応する画像データであり、画素１０が有する表示素子の特性に合わせて電位等を調整された信号である。また、画素１０が有する表示素子には、自ら発光するもの、光が透過する割合を変化させるもの、光が反射する割合を変化させるもの等があり、画素１０が有する表示素子によって明るさ、色を表現する方法が異なる。
画素１０に適用できる表示素子としては、例えば、透過型の液晶素子、反射型の液晶素子などが挙げられ、また、有機ＥＬ、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）、ＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）、半導体レーザなどの発光型の表示素子が挙げられる。その他にも、半透過型の液晶素子、シャッター方式のＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）素子、光干渉方式のＭＥＭＳ素子や、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式、電子粉流体（登録商標）方式等を使用した表示素子などが挙げられる。
なお、画素１０に使用されるトランジスタとして、ＯＳトランジスタを適用することができる。ＯＳトランジスタは、Ｓｉトランジスタに比べてオフ電流が低い特徴を有する。
ＯＳトランジスタは、チャネル形成領域に金属酸化物を有することが好ましい。また、ＯＳトランジスタに適用される金属酸化物は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物であることが好ましい。
このような酸化物としては、Ｉｎ−Ｍ−Ｚｎ酸化物、Ｉｎ−Ｍ酸化物、Ｚｎ−Ｍ酸化物、Ｉｎ−Ｚｎ酸化物（元素Ｍは、例えば、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）、スズ（Ｓｎ）、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、バナジウム（Ｖ）、ベリリウム（Ｂｅ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、またはタングステン（Ｗ）など）が代表的である。
ＯＳトランジスタは、チャネル幅１μｍあたりのオフ電流を１ｙＡ／μｍ（ｙ；ヨクト、１０−２４）以上１ｚＡ／μｍ（ｚ；ゼプト、１０−２１）以下程度に低くすることができる。
また、ＯＳトランジスタには、ＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳを用いることが好ましい。ＣＡＣ−ＯＳの詳細については、実施の形態６で説明する。
もしくは、画素１０に使用されるトランジスタとして、オフ電流が低ければＯＳトランジスタを適用しないことができる。例えば、バンドギャップが大きい半導体を用いたトランジスタを適用してもよい。バンドギャップが大きい半導体とは、バンドギャップが２．２ｅＶ以上の半導体を指す場合がある。例えば、炭化ケイ素、窒化ガリウム、ダイヤモンドなどが挙げられる。
画素１０に、オフ電流が低いトランジスタを用いることで、表示ユニット６０が表示画像を書き換える必要がない場合、一時的にゲートドライバ６２、６３、およびソースドライバＩＣ６４を、停止することができる（上述した、ＩＤＳ駆動）。ＩＤＳ駆動によって、表示ユニット６０の消費電力を低減することができる。
＜タッチセンサユニット＞
図１に示す、タッチセンサユニット７０は、センサアレイ７１、および周辺回路７２を有する。周辺回路７２は、タッチセンサドライバ（以下、ＴＳドライバという）７３、センス回路７４を有する。周辺回路７２は専用ＩＣで構成することができる。
センサアレイ７１は、タッチセンサユニット７０がタッチを検出できる領域を形成し、表示装置８０の使用者は、この領域に指やスタイラス等を用いて入力を行う。センサアレイ７１は、画素アレイ６１と重なる領域に配置され、表示装置８０は、表示ユニット６０の表示領域において画像の表示を行うとともに、使用者が、表示領域のどの位置を指し示したかを情報として得ることができる。
図２は、タッチセンサユニット７０の構成例を示す図である。ここでは、タッチセンサユニット７０が投影型静電容量方式（相互容量方式）のタッチセンサユニットである例を示すが、投影型静電容量方式以外に、表面型静電容量方式、抵抗膜方式、超音波表面弾性波方式、光学方式、電磁誘導方式など、任意の検出方式のタッチセンサユニット７０を利用することができる。
センサアレイ７１は、ｍ本（ｍは１以上の整数）の配線ＤＲＬ、ｎ本（ｎは１以上の整数）の配線ＳＮＬを有する。配線ＤＲＬはドライブ線であり、配線ＳＮＬはセンス線である。ここでは、第α（αは１以上ｍ以下の整数）番の配線ＤＲＬを配線ＤＲＬ＜α＞と呼び、第β（βは１以上ｎ以下の整数）番の配線ＳＮＬを配線ＳＮＬ＜β＞と呼ぶこととする。容量ＣＴαβは、配線ＤＲＬ＜α＞と配線ＳＮＬ＜β＞との間に形成される容量である。
ｍ本の配線ＤＲＬは、ＴＳドライバ７３に電気的に接続されている。ＴＳドライバ７３は配線ＤＲＬを駆動する機能を有する。ｎ本の配線ＳＮＬはセンス回路７４に電気的に接続されている。センス回路７４は、配線ＳＮＬの信号を検出する機能を有する。ＴＳドライバ７３によって配線ＤＲＬ＜α＞が駆動されているときの配線ＳＮＬ＜β＞の信号は、容量ＣＴαβの容量値の変化量の情報をもつ。ｎ本の配線ＳＮＬの信号を解析することで、タッチの有無、タッチ位置などの情報を得ることができる。
＜コントローラＩＣ＞
図３は、コントローラＩＣ７５の構成例を示すブロック図である。コントローラＩＣ７５は、インターフェース１５０、フレームメモリ１５１、デコーダ１５２、センサコントローラ１５３、コントローラ１５４、クロック生成回路１５５、画像処理部１６０、メモリ１７０、タイミングコントローラ１７３、レジスタ１７５、およびタッチセンサコントローラ１８４を有する。
コントローラＩＣ７５とアプリケーションプロセッサ９０との通信は、インターフェース１５０を介して行われる。アプリケーションプロセッサ９０からは、画像データ、各種制御信号等がコントローラＩＣ７５に送られる。また、コントローラＩＣ７５からは、タッチセンサコントローラ１８４が取得したタッチ位置などの情報が、アプリケーションプロセッサ９０に送られる。なお、コントローラＩＣ７５が有するそれぞれの回路は、アプリケーションプロセッサ９０の規格、表示ユニット６０、およびタッチセンサユニット７０の仕様等によって、適宜取捨される。
フレームメモリ１５１は、コントローラＩＣ７５に入力された画像データを保存するためのメモリである。アプリケーションプロセッサ９０から圧縮された画像データが送られる場合、フレームメモリ１５１は、圧縮された画像データを格納することが可能である。デコーダ１５２は、圧縮された画像データを伸長するための回路である。画像データを伸長する必要がない場合、デコーダ１５２は処理を行わない。または、デコーダ１５２を、フレームメモリ１５１とインターフェース１５０との間に、配置することもできる。
画像処理部１６０は、画像データに対して各種画像処理を行う機能を有する。例えば、画像処理部１６０は、ガンマ補正回路１６１、調光回路１６２、調色回路１６３、ＥＬ補正回路１６４を有する。
ＥＬ補正回路１６４は、ソースドライバＩＣ６４に画素１０を流れる電流を検出する電流検出回路を備えている場合、設けられる。ＥＬ補正回路１６４は、ソースドライバＩＣ６４の電流検出回路から送信される信号に基づいて、画素１０の輝度を調節する機能をもつ。
画像処理部１６０で処理された画像データは、メモリ１７０を経て、表示ユニット６０が有するソースドライバＩＣ６４に出力される。メモリ１７０は、画像データを一時的に格納するためのメモリである。ソースドライバＩＣ６４は、入力された画像データを処理し、画素アレイ６１のソース線に書き込む機能を有する。
タイミングコントローラ１７３は、タッチセンサコントローラ１８４、表示ユニット６０のソースドライバＩＣ６４およびゲートドライバ６２、６３で使用するタイミング信号を生成する機能を有する。
タッチセンサコントローラ１８４は、タッチセンサユニット７０のＴＳドライバ７３、センス回路７４を制御する機能をもつ。センス回路７４で読み出されたタッチ情報を含む信号は、タッチセンサコントローラ１８４で処理され、インターフェース１５０を介して、アプリケーションプロセッサ９０に送出される。アプリケーションプロセッサ９０は、タッチ情報を反映した画像データを生成し、コントローラＩＣ７５に送出する。なお、コントローラＩＣ７５で、画像データにタッチ情報を反映する構成も可能である。
クロック生成回路１５５は、コントローラＩＣ７５で使用されるクロック信号を生成する機能を有する。コントローラ１５４は、インターフェース１５０を介してアプリケーションプロセッサ９０から送られる各種制御信号を処理し、コントローラＩＣ７５内の各種回路を制御する機能を有する。
また、コントローラ１５４は、コントローラＩＣ７５内の各種回路への電源供給を制御する機能を有する。コントローラ１５４が、コントローラＩＣ７５内の使われていない回路への電源供給を一時的に遮断することで、コントローラＩＣはパワーゲーティングを行う。なお、図３では、主な信号の流れを示しており、クロック供給線や電源供給線等は省略している。
レジスタ１７５は、コントローラＩＣ７５の動作に用いられるデータを格納する。レジスタ１７５が格納するデータには、画像処理部１６０が補正処理を行うために使用するパラメータ、タイミングコントローラ１７３が各種タイミング信号の波形生成に用いるパラメータなどがある。レジスタ１７５は、複数のレジスタで構成されるスキャンチェーンレジスタを備える。
センサコントローラ１５３には、光センサ１４３が電気的に接続されている。光センサ１４３は、光１４５を検知し、検知信号を生成する。センサコントローラ１５３は、検知信号を基に、制御信号を生成する。センサコントローラ１５３で生成される制御信号は、例えば、コントローラ１５４に出力される。
光センサ１４３およびセンサコントローラ１５３を用いて測定した光１４５の明るさに応じて、画像処理部１６０は、画素１０の輝度を調整することができる。つまり、光１４５の明るさが暗い環境においては、画素１０の輝度を低くすることで、まぶしさを減少し、消費電力を低減することができる。また、光１４５の明るさが明るい環境においては、画素１０の輝度を高くすることで、視認性に優れた表示品質を得ることができる。これらの調整は、使用者の設定した輝度を中心に行ってもよい。ここでは、当該調整を調光、あるいは調光処理と呼ぶ。また、当該処理を実行する回路を調光回路と呼ぶ。
また、光センサ１４３およびセンサコントローラ１５３に、光１４５の色調を測定する機能を追加し、色調を補正することができる。例えば、夕暮れ時の赤みがかった環境においては、表示装置８０の使用者の目は色順応をおこし、赤みがかった色を白と感じるようになる。この場合、表示装置８０の表示は青白く見えてしまうため、表示装置８０のＲ（赤）成分を強調することで、色調を補正することができる。ここでは、当該補正を調色、あるいは調色処理と呼ぶ。また、当該処理を実行する回路を調色回路と呼ぶ。
調光処理および調色処理は、表示ユニット６０の表示領域にバックライトを有する場合、バックライトに対して行ってもよい。
画像処理部１６０は、表示ユニット６０の仕様によって、ＲＧＢ−ＲＧＢＷ変換回路など、他の処理回路を有していてもよい。ＲＧＢ−ＲＧＢＷ変換回路とは、ＲＧＢ（赤、緑、青）画像データを、ＲＧＢＷ（赤、緑、青、白）画像データに変換する回路である。すなわち、画素アレイ６１がＲＧＢＷ４色の画素を有する場合、画像データ内のＷ（白）成分を、Ｗ（白）画素を用いて表示することで、消費電力を低減することができる。なお、表示ユニット６０がＲＧＢＹの４色の画素を有する場合、例えば、ＲＧＢ−ＲＧＢＹ（赤、緑、青、黄）変換回路を用いることができる。
＜パラメータ＞
ガンマ補正、調光、調色などの画像補正処理は、入力の画像データＸに対して出力の補正データＹを作成する処理に相当する。画像処理部１６０が使用するパラメータは、画像データＸを、補正データＹに変換するためのパラメータである。
パラメータの設定方式には、テーブル方式、関数近似方式がある。図４（Ａ）に示すテーブル方式では、画像データＸｎに対して、補正データＹｎをパラメータとしてテーブルに格納される。テーブル方式では、当該テーブルに対応するパラメータを格納するレジスタを多数必要とするが、補正の自由度が高い。一方、あらかじめ経験的に画像データＸに対する補正データＹを決められる場合には、図４（Ｂ）のように、関数近似方式を採用する構成が有効である。ａ１、ａ２、ｂ２等がパラメータである。ここで、区間毎に線形近似する方法を示しているが、非線形関数で近似する方法も可能である。関数近似方式では、補正の自由度は低いが、関数を定義するパラメータを格納するレジスタが少なくて済む。
タイミングコントローラ１７３が使用するパラメータは、例えば、図４（Ｃ）に示すように、タイミングコントローラ１７３の生成信号が、基準信号に対して“Ｌ”（または“Ｈ”）となるタイミングを示すものである。パラメータＲａ（またはＲｂ）は、基準信号に対して“Ｌ”（または“Ｈ”）となるタイミングが、クロック何周期分であるかを示している。
上記、補正のためのパラメータは、レジスタ１７５に格納することができる。また、上記以外にレジスタ１７５に格納できるパラメータとしては、ＥＬ補正回路１６４のデータ、使用者が設定した表示装置８０の輝度、色調、省エネルギー設定（表示を暗くする、または表示を消す、までの時間）、タッチセンサコントローラ１８４の感度などがある。
＜パワーゲーティング＞
コントローラ１５４は、アプリケーションプロセッサ９０から供給される画像データに変化がない場合、コントローラＩＣ７５内の一部回路をパワーゲーティングすることができる。具体的には、例えば、領域１９０内の回路（フレームメモリ１５１、デコーダ１５２、画像処理部１６０、メモリ１７０、タイミングコントローラ１７３、レジスタ１７５）をパワーゲーティングすることができる。
コントローラＩＣ７５はフレームメモリ１５１を有するため、画像データに変化がない場合、アプリケーションプロセッサ９０は、コントローラＩＣ７５に画像データを供給する必要はない。または、アプリケーションプロセッサ９０から画像データに変化がないことを示す制御信号をコントローラＩＣ７５に送信する構成としてもよい。新たな画像データが供給されなくなった場合、または、画像データに変化がないことを示す制御信号をコントローラ１５４で検出した場合等に、コントローラＩＣ７５はパワーゲーティングすることができる。
領域１９０内の回路は、画像データに関する回路と、表示ユニット６０を駆動するための回路であるため、画像データに変化がない場合、一時的に領域１９０内の回路を停止することができる。なお、画像データに変化がない場合でも、画素１０に使用されるトランジスタがデータを保持できる時間（ＩＤＳ駆動が可能な時間）を考慮してもよい。例えば、コントローラ１５４にタイマ機能を組み込むことで、タイマで測定した時間に基づいて、領域１９０内の回路への電源供給を再開するタイミングを決定してもよい。
例えば、コントローラ１５４はタイマ機能を組み込むことで、タイマで測定した時間に基づいて、領域１９０内の回路へ電源供給を再開するタイミングを決定してもよい。なお、フレームメモリ１５１もしくはメモリ１７０に画像データを保存しておき、当該画像データを反転駆動時に表示ユニット６０に供給する画像データとする構成が可能である。このような構成とすることで、アプリケーションプロセッサ９０から画像データを送信することなく反転駆動が実行できる。したがって、アプリケーションプロセッサ９０からのデータ送信量を低減でき、表示システム１００の消費電力を低減することができる。
なお、コントローラＩＣのパワーゲーティングを行うためには、レジスタ１７５において、電源供給が遮断された状態でもデータが消失しない不揮発性レジスタへ、データを格納（セーブ）する準備動作が必要である。この準備動作を、画像データに変化がなくなる前に行うことが、パワーゲーティングの時間を長く確保でき、好ましい。
以下、フレームメモリ１５１、レジスタ１７５の具体的な回路構成を説明する。なお、パワーゲーティングすることができる回路として説明した領域１９０内の回路は、この限りではない。コントローラＩＣ７５の構成、アプリケーションプロセッサ９０の規格、表示装置８０の仕様等によって、様々な組み合わせが考えられる。
＜フレームメモリ１５１＞
図５（Ａ）に、フレームメモリ１５１の構成例を示す。フレームメモリ１５１は、制御部２０２、セルアレイ２０３、周辺回路２０８を有する。周辺回路２０８は、センスアンプ回路２０４、ドライバ２０５、メインアンプ２０６、入出力回路２０７を有する。
制御部２０２は、フレームメモリ１５１を制御する機能を有する。例えば、制御部２０２は、ドライバ２０５、メインアンプ２０６、および入出力回路２０７を制御する。
ドライバ２０５には、複数の配線ＷＬ、ＣＳＥＬが電気的に接続されている。ドライバ２０５は、複数の配線ＷＬ、ＣＳＥＬに出力する信号を生成する。
セルアレイ２０３は、複数のメモリセル２０９を有する。メモリセル２０９は、配線ＷＬ、ＬＢＬ（またはＬＢＬＢ）、ＢＧＬに、電気的に接続されている。配線ＷＬはワード線であり、配線ＬＢＬ、ＬＢＬＢは、ローカルビット線である。図５（Ａ）の例では、セルアレイ２０３の構成は、折り返しビット線方式であるが、開放ビット線方式とすることもできる。
図５（Ｂ）に、メモリセル２０９の構成例を示す。メモリセル２０９は、トランジスタＮＷ１、容量素子ＣＳ１を有する。メモリセル２０９は、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）のメモリセルと同様の回路構成を有する。ここでは、トランジスタＮＷ１はバックゲートをもつトランジスタである。トランジスタＮＷ１のバックゲートは、配線ＢＧＬに電気的に接続されている。配線ＢＧＬには、電圧Ｖｂｇ＿ｗ１が入力される。
トランジスタＮＷ１は、ＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて小さいため、ＯＳトランジスタでメモリセル２０９を構成することで、容量素子ＣＳ１から電荷がリークすることを抑えられるため、フレームメモリ１５１のリフレッシュ動作の頻度を低減できる。また、電源供給が遮断されても、フレームメモリ１５１は長時間画像データを保持することが可能である。また、電圧Ｖｂｇ＿ｗ１を負電圧にすることで、トランジスタＮＷ１の閾値電圧を正電位側にシフトさせることができ、メモリセル２０９の保持時間を長くすることができる。
ここでいう、オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。トランジスタがｎチャネル型である場合、例えば、しきい値電圧が０Ｖ乃至２Ｖ程度であれば、ソースに対するゲートの電圧が負の電圧であるときの、ソースとドレインとの間に流れる電流をオフ電流と呼ぶことができる。
また、オフ電流が極めて小さいとは、例えば、チャネル幅１μｍあたりのオフ電流が１００ｚＡ（ｚ；ゼプト、１０−２１）以下であることをいう。オフ電流は小さいほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下であることが好ましく、１０ｙＡ／μｍ（ｙ；ヨクト、１０−２４）以下であることがより好ましい。
セルアレイ２０３が有する複数のメモリセル２０９の、トランジスタＮＷ１はＯＳトランジスタであるため、その他の回路のトランジスタは、例えば、シリコンウエハに作製されるＳｉトランジスタとすることができる。これにより、セルアレイ２０３をセンスアンプ回路２０４に積層して設けることができる。よって、フレームメモリ１５１の回路面積を縮小でき、コントローラＩＣ７５の小型化につながる。ただし、本発明の一態様の構成は、これに限定されない。例えば、セルアレイ２０３、及びその他の回路（代表的には、制御部２０２、周辺回路２０８など）の双方をＯＳトランジスタにより形成する構成としてもよい。当該構成とすることで、単極性の回路構成とすることができるため、製造コストを低減することができる。また、ＯＳトランジスタのみの回路構成とすることで、Ｓｉトランジスタよりも絶縁破壊耐性が高められるため、信頼性の高い半導体装置を提供することができる。
セルアレイ２０３は、センスアンプ回路２０４に積層して設けられている。センスアンプ回路２０４は、複数のセンスアンプＳＡを有する。センスアンプＳＡは隣接する配線ＬＢＬ、ＬＢＬＢ（ローカルビット線対）、配線ＧＢＬ、ＧＢＬＢ（グローバルビット線対）、複数の配線ＣＳＥＬに電気的に接続されている。センスアンプＳＡは、配線ＬＢＬと配線ＬＢＬＢとの電位差を増幅する機能を有する。
センスアンプ回路２０４には、４本の配線ＬＢＬに対して１本の配線ＧＢＬが設けられ、４本の配線ＬＢＬＢに対して１本の配線ＧＢＬＢが設けられているが、センスアンプ回路２０４の構成は、図５（Ａ）の構成例に限定されない。
メインアンプ２０６は、センスアンプ回路２０４および入出力回路２０７に接続されている。メインアンプ２０６は、配線ＧＢＬと配線ＧＢＬＢの電位差を増幅する機能を有する。メインアンプ２０６は省略することができる。
入出力回路２０７は、書き込みデータに対応する電位を配線ＧＢＬと配線ＧＢＬＢ、またはメインアンプ２０６に出力する機能、配線ＧＢＬと配線ＧＢＬＢの電位、またはメインアンプ２０６の出力電位を読み出し、データとして外部に出力する機能を有する。配線ＣＳＥＬの信号によって、データを読み出すセンスアンプＳＡ、およびデータを書き込むセンスアンプＳＡを選択することができる。よって、入出力回路２０７は、マルチプレクサなどの選択回路が不要であるため、回路構成を簡単化でき、占有面積を縮小することができる。
＜レジスタ１７５＞
図６は、レジスタ１７５の構成例を示すブロック図である。レジスタ１７５は、スキャンチェーンレジスタ部１７５Ａ、およびレジスタ部１７５Ｂを有する。スキャンチェーンレジスタ部１７５Ａは、複数のレジスタ２３０を有する。複数のレジスタ２３０によって、スキャンチェーンレジスタが構成されている。レジスタ部１７５Ｂは、複数の揮発性レジスタ２３１を有する。
レジスタ２３０は、電源供給が遮断された状態でもデータが消失しない不揮発性レジスタである。レジスタ２３０を不揮発化するため、ここでは、レジスタ２３０は、ＯＳトランジスタを用いた保持回路を備えている。
他方、揮発性レジスタ２３１は揮発性である。揮発性レジスタ２３１の回路構成には特段の制約はなく、データを記憶することが可能な回路であればよく、ラッチ回路、フリップフロップ回路などで構成すればよい。画像処理部１６０、およびタイミングコントローラ１７３は、レジスタ部１７５Ｂにアクセスし、対応する揮発性レジスタ２３１からデータを取り込む。あるいは、画像処理部１６０、およびタイミングコントローラ１７３は、レジスタ部１７５Ｂから供給されるデータにしたがって、処理内容が制御される。
レジスタ１７５に格納しているデータを更新する場合、まず、スキャンチェーンレジスタ部１７５Ａのデータを変更する。スキャンチェーンレジスタ部１７５Ａの各レジスタ２３０のデータを書き換えた後、スキャンチェーンレジスタ部１７５Ａの各レジスタ２３０のデータを、レジスタ部１７５Ｂの各揮発性レジスタ２３１に一括してロードする。
これにより、画像処理部１６０、およびタイミングコントローラ１７３等は、一括して更新されたデータを使用して、各種処理を行うことができる。データの更新に同時性が保たれるため、コントローラＩＣ７５の安定した動作を実現できる。スキャンチェーンレジスタ部１７５Ａとレジスタ部１７５Ｂとを備えることで、画像処理部１６０、およびタイミングコントローラ１７３が動作中でも、スキャンチェーンレジスタ部１７５Ａのデータを更新することができる。
コントローラＩＣ７５のパワーゲーティング実行時には、レジスタ２３０において、保持回路にデータを格納（セーブ）してから電源供給を遮断する。電源復帰後、レジスタ２３０のデータを揮発性レジスタ２３１に復帰（ロード）して通常動作を再開する。なお、レジスタ２３０に格納されているデータと揮発性レジスタ２３１に格納されているデータとが整合しない場合は、揮発性レジスタ２３１のデータをレジスタ２３０にセーブした後、あらためて、レジスタ２３０の保持回路にデータを格納する構成が好ましい。データが整合しない場合としては、スキャンチェーンレジスタ部１７５Ａに更新データを挿入中などが挙げられる。
図７に、レジスタ２３０、揮発性レジスタ２３１の回路構成例を示す。図７には、スキャンチェーンレジスタ部１７５Ａの２段分のレジスタ２３０と、これらレジスタ２３０に対応する２個の揮発性レジスタ２３１を示している。レジスタ２３０は、信号Ｓｃａｎ　Ｉｎが入力され、信号Ｓｃａｎ　Ｏｕｔを出力する。
レジスタ２３０は、保持回路１７、セレクタ１８、フリップフロップ回路１９を有する。セレクタ１８とフリップフロップ回路１９とでスキャンフリップフロップ回路が構成されている。セレクタ１８には、信号ＳＡＶＥ１が入力される。
保持回路１７には、信号ＳＡＶＥ２、ＬＯＡＤ２が入力される。保持回路１７は、トランジスタＴ１乃至Ｔ６、容量素子Ｃ４、Ｃ６を有する。トランジスタＴ１、Ｔ２はＯＳトランジスタである。トランジスタＴ１、Ｔ２を、メモリセル２０９のトランジスタＮＷ１（図５（Ｂ）参照）と同様に、バックゲート付きのＯＳトランジスタとしてもよい。
トランジスタＴ１、Ｔ３、Ｔ４および容量素子Ｃ４により、３トランジスタ型のゲインセルが構成される。同様に、トランジスタＴ２、Ｔ５、Ｔ６および容量素子Ｃ６により、３トランジスタ型のゲインセルが構成される。２個のゲインセルによって、フリップフロップ回路１９が保持する相補データを記憶する。トランジスタＴ１、Ｔ２がＯＳトランジスタであるので、保持回路１７は、電源供給が遮断された状態でも長時間データを保持することが可能である。レジスタ２３０において、トランジスタＴ１、Ｔ２以外のトランジスタはＳｉトランジスタで構成すればよい。
保持回路１７は、信号ＳＡＶＥ２に従い、フリップフロップ回路１９が保持する相補データを格納し、信号ＬＯＡＤ２に従い、保持しているデータをフリップフロップ回路１９にロードする。
フリップフロップ回路１９の入力端子には、セレクタ１８の出力端子が電気的に接続され、データ出力端子には、揮発性レジスタ２３１の入力端子が電気的に接続されている。フリップフロップ回路１９は、インバータ２０乃至２５、アナログスイッチ２７、２８を有する。アナログスイッチ２７、２８のオンオフは、スキャンクロック（図７では、Ｓｃａｎ　Ｃｌｏｃｋと表記）信号によって制御される。フリップフロップ回路１９は、図７の回路構成に限定されず、様々なフリップフロップ回路１９を適用することができる。
セレクタ１８の２個の入力端子の一方には、揮発性レジスタ２３１の出力端子が電気的に接続され、他方には、前段のフリップフロップ回路１９の出力端子が電気的に接続されている。なお、スキャンチェーンレジスタ部１７５Ａの初段のセレクタ１８の入力端子は、レジスタ１７５の外部からデータが入力される。
揮発性レジスタ２３１は、インバータ３１乃至３３、クロックドインバータ３４、アナログスイッチ３５、バッファ３６を有する。揮発性レジスタ２３１は信号ＬＯＡＤ１に基づいて、フリップフロップ回路１９のデータをロードする。揮発性レジスタ２３１のトランジスタはＳｉトランジスタで構成すればよい。
＜アプリケーションプロセッサ＞
アプリケーションプロセッサ９０は、コントローラＩＣ７５に供給する画像データ、およびタッチセンサユニット７０が検出するタッチ情報等をモニタすることで、表示システム１００を有する電子機器で動作しているアプリケーションに関する情報を得ることができる。
例えば、表示システム１００を有する電子機器がゲームとして使用されている場合、もしくは、表示システム１００を有する電子機器においてＴＶ放送、ビデオ動画などが表示されている場合（以下、分類１のアプリケーションという）、画像データは常に更新され、アプリケーションプロセッサ９０は高い頻度で画像データを供給する必要がある。
例えば、表示システム１００を有する電子機器が電子書籍の閲覧、写真閲覧などに使用されている場合（以下、分類２のアプリケーションという）、タッチセンサユニット７０が検出するタッチ情報は、画像のスクロールやページ送りに使われるフリックや、画像の拡大、縮小に使われるピンチイン、ピンチアウトの操作が多くなる。また、フリックやピンチイン、ピンチアウトの操作の後、画像データが更新され、アプリケーションプロセッサ９０は画像データを供給する。タッチセンサユニット７０がタッチ情報を検出しないタイミングでは、画像データの更新が少ない（静止画が多い）状態となる。
例えば、表示システム１００を有する電子機器がインターネット閲覧に使用されている場合（以下、分類３のアプリケーションという）、タッチセンサユニット７０がマウスのクリックに相当するタップの操作を検出した後、画像データが更新され、アプリケーションプロセッサ９０は画像データを供給する。タッチセンサユニット７０がタッチ情報を検出しないタイミングでは、画像データの更新が少ない状態となるが、表示ユニット６０の表示領域の一部で動画が表示されている場合がある。
例えば、表示システム１００を有する電子機器がメールに代表される文章作成や、表作成など、ユーザーの入力が中心である使われ方をしている場合（以下、分類４のアプリケーションという）、画像データの更新は比較的少なく、また、表示ユニット６０の表示領域の一部について画像データが更新される。また、手書き入力機能が使われている場合、タッチセンサユニット７０が検出したタッチ位置周辺の画像データが更新される。
このように、アプリケーションプロセッサ９０がコントローラＩＣ７５に供給する画像データと、タッチセンサユニット７０が検出するタッチ情報には、表示システム１００を有する電子機器で動作しているアプリケーションに応じた特徴があり、アプリケーションプロセッサ９０は前記アプリケーションに関する情報を得ることができる。
アプリケーションプロセッサ９０は、表示システム１００を有する電子機器で動作しているアプリケーションに関する情報を得ることで、表示装置８０のフレーム周波数を変更することができる。例えば、分類１のアプリケーションが動作している時、表示装置８０が表示可能な最大のフレーム周波数とすることができる。
例えば、表示装置８０が表示可能な最大のフレーム周波数が１２０Ｈｚである場合、分類１のアプリケーションが動作している時、表示装置８０のフレーム周波数を１２０Ｈｚとし、分類２および分類３のアプリケーションが動作している時、表示装置８０のフレーム周波数を６０Ｈｚとし、分類４のアプリケーションが動作している時、表示装置８０のフレーム周波数を３０Ｈｚとすることができる。
アプリケーションプロセッサ９０は、コントローラＩＣ７５に供給する制御信号の一つとして表示装置８０のフレーム周波数に関する信号を供給し、表示装置８０のフレーム周波数を変更することができる。表示システム１００を有する電子機器で動作しているアプリケーションが高いフレーム周波数を必要としない場合、アプリケーションプロセッサ９０は、表示装置８０のフレーム周波数を低くすることで消費電力を低減することができる。
なお、アプリケーションプロセッサ９０がモニタする対象は、コントローラＩＣ７５に供給する画像データ、およびタッチセンサユニット７０が検出するタッチ情報に限定されない。例えば、表示システム１００を有する電子機器が行う外部ネットワークとの通信をモニタすることで、分類１のアプリケーションおよび分類３のアプリケーションに関する情報を効率的に得ることができる。また、例えば、アプリケーションプロセッサ９０内もしくはアプリケーションプロセッサ９０とは別途設けられる記憶装置への入出力をモニタすることで、分類２のアプリケーションに関する情報を効率的に得ることができる。または、表示システム１００を有する電子機器で動作しているアプリケーションに関する情報を、アプリケーションのプログラム中に記載する構成も可能である。
＜ニューラルネットワーク＞
アプリケーションプロセッサ９０は、表示システム１００を有する電子機器で動作しているアプリケーションに関する情報を得るために、ニューラルネットワークを利用することができる。ニューラルネットワークは、人工知能（Ａｒｔｉｆｉｃｉａｌ　Ｉｎｔｅｌｌｉｇｅｎｃｅ：ＡＩ）を実現する方法の一つであり、人工知能は人間の知能を模した計算機のことである。人工知能は、ニューラルネットワーク等を利用することで学習に応じた演算を行うことができる。
アプリケーションプロセッサ９０が有するニューラルネットワークは、アプリケーションプロセッサ９０がコントローラＩＣ７５に供給する画像データと、タッチセンサユニット７０が検出するタッチ情報等の特徴を学習することで、表示システム１００を有する電子機器で動作しているアプリケーションを推定することができる。
また、アプリケーションプロセッサ９０が有するニューラルネットワークは、コントローラＩＣ７５がパワーゲーティングへ移行できるタイミングを予測し、パワーゲーティングの準備動作を行うタイミングを指示することができる。
コントローラＩＣ７５がパワーゲーティングを行えるのは、画像データに変化がなくアプリケーションプロセッサ９０から新たな画像データが供給されなくなった場合、または、画像データに変化がないことを示す制御信号をコントローラ１５４で検出した場合等であるが、この直前、画像データの書き換えられる領域やタッチセンサユニット７０が検出するタッチ情報等に関して特徴を見出すことができる。
つまり、アプリケーションプロセッサ９０が有するニューラルネットワークは、アプリケーションプロセッサ９０がコントローラＩＣ７５に供給する画像データ、およびタッチセンサユニット７０が検出するタッチ情報等をモニタすることで、コントローラＩＣ７５がパワーゲーティングへ移行できるタイミングを予測することができる。
例えば、タッチセンサユニット７０への入力がなく、画像データの書き換えられる領域が少なくなっていく場合、もうすぐ画像データに変化がなくなることを予測することができる。また、例えば、タッチセンサユニット７０へ入力があり、しばらく画像データの変化が続いた後、画像データに変化がなくなることを予測することができる。
具体的には、例えば、タッチセンサユニット７０に、マウスのクリックに相当するタップもしくはダブルタップの操作があった後、アプリケーションの処理動作があり、表示が完了すると画像データに変化がなくなることが予測できる。また、ドラッグは画像を移動させたい場合に行われる操作であるため、ドラッグの後は比較的早く表示が完了し、画像データに変化がなくなることが予測できる。
また、タッチセンサユニット７０に、画像のスクロールやページ送りの場合に行われるフリックの操作があった後、しばらく表示領域の大きな領域で画像データの変更があり、その後画像データに変化がなくなることが予測できる。また、タッチセンサユニット７０に、画像を拡大、縮小させたい場合に行われるピンチイン、ピンチアウトの操作があった後、表示領域の大きな領域で画像データの変更があり、その後比較的早く画像データに変化がなくなることが予測できる。
これらの操作の後、表示装置８０の使用者は、しばらく画像を確認することが予測できるため、画像データに変化がない時間があると予測できる。
このように、アプリケーションプロセッサ９０が有するニューラルネットワークは、アプリケーションプロセッサ９０がコントローラＩＣ７５に供給する画像データ、およびタッチセンサユニット７０が検出するタッチ情報等をモニタすることで、コントローラＩＣ７５がパワーゲーティングへ移行できるタイミングを予測し、パワーゲーティングの準備動作を行うタイミングを指示することができる。
この後、画像データに変化がなくアプリケーションプロセッサ９０から新たな画像データが供給されなくなった場合、または、画像データに変化がないことを示す制御信号をコントローラ１５４で検出した場合、表示ユニット６０はＩＤＳ駆動を行い、コントローラＩＣ７５はパワーゲーティングを行う。パワーゲーティングの準備動作を画像データに変化がなくなる前に行うことで、コントローラＩＣ７５がパワーゲーティングを行える時間を長くし、より効率的に表示装置８０の消費電力を低減することができる。
実際には、アプリケーションプロセッサ９０が有するニューラルネットワークが、パワーゲーティングの準備動作を指示しても、画像データの変化が止まらず、パワーゲーティングできないことがある。この場合、準備動作を行うことによって、コントローラＩＣ７５の消費電力を大きくしてしまう。このため、アプリケーションプロセッサ９０が有するニューラルネットワークは、パワーゲーティングの準備動作を指示した後、実際にパワーゲーティングが行われたか否かの情報を教師データとして学習を行う。前記学習により、アプリケーションプロセッサ９０が有するニューラルネットワークのパラメータ（重み係数ともいう）は、パワーゲーティングの成功確率を上げられるよう調整される。
また、アプリケーションプロセッサ９０が有するニューラルネットワークのパラメータは、表示システム１００を有する電子機器で動作しているアプリケーションに関する情報によっても調整される。例えば、分類２のアプリケーションが動作している時、表示装置８０の使用者が画像を確認している間は、画像データに変化がないことが予測できるため、パワーゲーティングの準備動作を積極的に行うことができる。
このように、アプリケーションプロセッサ９０は、表示システム１００を有する電子機器で動作しているアプリケーションに関する情報を得ることで表示装置８０のフレーム周波数を低くし、表示ユニット６０は、画素１０にオフ電流が低いトランジスタを用いることでＩＤＳ駆動を行い、コントローラＩＣ７５はパワーゲーティングを行うことで、表示システム１００は消費電力を低減することができる。また、コントローラＩＣ７５は、パワーゲーティングの準備動作を画像データに変化がなくなる前に行う。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、上記実施の形態で例示した、表示装置８０に適用可能な表示ユニットの一例について説明を行う。
＜構成例＞
図８（Ａ）は、表示ユニットの一例を示す上面図である。図８（Ａ）に示す表示ユニット７００は、第１の基板７０１上に設けられた画素部７０２と、第１の基板７０１に設けられたソースドライバ回路部７０４及びゲートドライバ回路部７０６と、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を囲むように配置されるシール材７１２と、第１の基板７０１に対向するように設けられる第２の基板７０５と、を有する。なお、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６は、第１の基板７０１とシール材７１２と第２の基板７０５によって封止されている。なお、図８（Ａ）には図示しないが、第１の基板７０１と第２の基板７０５の間には表示素子が設けられる。
また、表示ユニット７００は、第１の基板７０１上のシール材７１２によって囲まれている領域とは異なる領域に、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６と、それぞれ電気的に接続されるＦＰＣ端子部７０８（ＦＰＣ：Ｆｌｅｘｉｂｌｅ　Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔｓ）が設けられる。また、ＦＰＣ端子部７０８には、ＦＰＣ７１６が接続され、ＦＰＣ７１６によって画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６に各種信号等が供給される。また、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８には、信号線７１０が各々接続されている。ＦＰＣ７１６により供給される各種信号等は、信号線７１０を介して、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８に与えられる。
また、表示ユニット７００にゲートドライバ回路部７０６を複数設けてもよい。また、表示ユニット７００としては、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を画素部７０２と同じ第１の基板７０１に形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ回路部７０６のみを第１の基板７０１に形成してもよい、またはソースドライバ回路部７０４のみを第１の基板７０１に形成してもよい。この場合、ソースドライバ回路またはゲートドライバ回路等が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を、第１の基板７０１に形成する構成としてもよい。なお、別途形成した駆動回路基板の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方法、ワイヤボンディング方法などを用いることができる。
また、表示ユニット７００は、様々な素子を有することができる。該素子の一例としては、例えば、エレクトロルミネッセンス（ＥＬ）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子、ＬＥＤなど）、発光トランジスタ素子（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク素子、電気泳動素子、エレクトロウェッティング素子、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）ディスプレイ（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、デジタル・マイクロ・シャッター（ＤＭＳ）素子、インターフェロメトリック・モジュレーション（ＩＭＯＤ）素子など）、圧電セラミックディスプレイなどが挙げられる。
また、ＥＬ素子を用いた表示ユニットの一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示ユニットの一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ　Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ　Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示ユニットの一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク素子又は電気泳動素子を用いた表示ユニットの一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、表示ユニット７００における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、Ｒの画素とＧの画素とＢの画素とＷ（白）の画素の四画素から構成されてもよい。または、ペンタイル配列のように、ＲＧＢのうちの２色分で一つの色要素を構成し、色要素によって、異なる２色を選択して構成してもよい。またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加してもよい。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明はカラー表示の表示ユニットに限定されるものではなく、モノクロ表示の表示ユニットに適用することもできる。
また、バックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）に白色発光（Ｗ）を用いて表示ユニットをフルカラー表示させるために、着色層（カラーフィルタともいう）を用いてもよい。着色層は、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで、着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層を有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない領域における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配置することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２割から３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発光素子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、Ｗを、それぞれの発光色を有する素子から発光させても構わない。自発光素子を用いることで、着色層を用いた場合よりも、さらに消費電力を低減できる場合がある。
また、カラー化方式としては、上述の白色発光からの発光の一部をカラーフィルタを通すことで赤色、緑色、青色に変換する方式（カラーフィルタ方式）の他、赤色、緑色、青色の発光をそれぞれ用いる方式（３色方式）、または青色発光からの発光の一部を赤色や緑色に変換する方式（色変換方式、量子ドット方式）を適用してもよい。
図８（Ｂ）に示す表示ユニット７００Ａは、大型の画面を有する電子機器に好適に用いることのできる表示ユニットである。例えばテレビジョン装置、モニタ装置、デジタルサイネージなどに好適に用いることができる。
表示ユニット７００Ａは、複数のソースドライバＩＣ７２１と、一対のゲートドライバ回路７２２を有する。
複数のソースドライバＩＣ７２１は、それぞれＦＰＣ７２３に取り付けられている。また、複数のＦＰＣ７２３は、一方の端子が第１の基板７０１に、他方の端子がプリント基板７２４にそれぞれ接続されている。ＦＰＣ７２３を折り曲げることで、プリント基板７２４を画素部７０２の裏側に配置して、電子機器に実装することができる。
一方、ゲートドライバ回路７２２は、第１の基板７０１上に形成されている。これにより、狭額縁の電子機器を実現できる。
このような構成とすることで、大型で且つ解像度の高い表示ユニットを実現できる。例えば、画面サイズが対角３０インチ以上、４０インチ以上、５０インチ以上、または６０インチ以上の表示ユニットに適用することができる。また、解像度がフルハイビジョン、ウルトラハイビジョン、またはスーパーハイビジョンなどといった極めて解像度の高い表示ユニットを実現することができる。
＜断面構成例＞
以下では、表示素子として液晶素子及びＥＬ素子を用いる構成について、図９乃至図１１を用いて説明する。なお、図９及び図１０は、図８に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子として液晶素子を用いた構成である。また、図１１は、図８に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子としてＥＬ素子を用いた構成である。
まず、図９乃至図１１に示す共通部分について最初に説明し、次に異なる部分について説明する。
＜表示ユニットの共通部分に関する説明＞
図９乃至図１１に示す表示ユニット７００は、引き回し配線部７１１と、画素部７０２と、ソースドライバ回路部７０４と、ＦＰＣ端子部７０８と、を有する。また、引き回し配線部７１１は、信号線７１０を有する。また、画素部７０２は、トランジスタ７５０及び容量素子７９０を有する。また、ソースドライバ回路部７０４は、トランジスタ７５２を有する。
各画素に設けられるトランジスタには、チャネルが形成される半導体層に、金属酸化物（酸化物半導体）を適用することが好ましい。これにより、アモルファスシリコンを用いた場合に比べてトランジスタの電界効果移動度を高めることができるため、トランジスタのサイズ（占有面積）を縮小することができる。これにより、ソース線及びゲート線の寄生容量をより小さくできる。
また特に、酸化物半導体を用いたトランジスタを適用することで、以下に示すような様々な効果を奏する。例えば、トランジスタのサイズ（占有面積）を小さくできるため、トランジスタ自体の寄生容量を小さくできる。さらには、アモルファスシリコンを用いた場合に比べて、開口率を向上できる、または開口率を犠牲にすることなく配線幅を大きくでき、配線抵抗を小さくできる。また、トランジスタのオン電流を高めることができるため、画素の書き込みに要する期間を短くできる。このような効果により、ゲート線及びソース線の充放電期間を短くでき、フレーム周波数を高めることが可能となる。
さらに、酸化物半導体を用いたトランジスタはオフ電流を極めて小さくできるため、画素に書き込まれた電位の保持期間を長くでき、フレーム周波数を低くすることも可能となる。例えば、フレーム周波数を０．１Ｈｚ以上４８０Ｈｚ以下の範囲で可変とすることができる。また、テレビジョン装置等においては、フレーム周波数を３０Ｈｚ以上４８０Ｈｚ以下、好ましくは６０Ｈｚ以上２４０Ｈｚ以下とすることができる。
オフ電流が極めて小さいトランジスタを用いる効果の他の１つとして、画素の保持容量を小さくできることが挙げられる。これにより、画素の開口率を高めることや、画素の書き込みに要する期間をより短くすることができる。
また、各ソース線の電気抵抗と容量をできるだけ小さくすると、より高いフレーム周波数での駆動や、より大型の表示ユニットとすることなどが可能となる。例えば、ソース線の材料に低抵抗な材料（例えば銅、アルミニウムなど）を用いること、ソース線の厚さや幅を大きくすること、ソース線と他の配線の間の層間絶縁膜を厚くすること、ソース線と他の配線との交差部の面積を小さくすること、などが挙げられる。
本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有する。該トランジスタは、オフ電流を低くすることができる。よって、画像データのデータ信号等、電気信号の保持時間を長くすることができ、書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを表示ユニットに用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路として、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。
また、チャネルが形成される半導体層に、シリコンを含む半導体を用いたトランジスタを用いることもできる。例えば、アモルファスシリコン、微結晶シリコン、または多結晶シリコン等を用いたトランジスタを適用することができる。特に、アモルファスシリコンを用いると、大型の基板上に歩留り良く形成できるため好ましい。アモルファスシリコンを用いる場合には、水素によりダングリングボンドの終端を図った水素化アモルファスシリコン（ａ−Ｓｉ：Ｈと表記する場合がある）を用いることが好ましい。
容量素子７９０は、トランジスタ７５０が有する第１のゲート電極として機能する導電膜と同一の導電膜を加工する工程を経て形成される下部電極と、トランジスタ７５０が有する第２のゲート電極として機能する導電膜と同一の導電膜を加工する工程を経て形成される上部電極と、を有する。また、下部電極と上部電極との間には、トランジスタ７５０が有する第１のゲート絶縁膜として機能する絶縁膜と同一の絶縁膜を形成する工程を経て形成される絶縁膜、及びトランジスタ７５０上の保護絶縁膜として機能する絶縁膜と同一の絶縁膜を形成する工程を経て形成される絶縁膜が設けられる。すなわち、容量素子７９０は、一対の電極間に誘電体膜として機能する絶縁膜が挟持された積層型の構造である。
また、図９乃至図１１において、トランジスタ７５０、トランジスタ７５２、及び容量素子７９０上に平坦化絶縁膜７７０が設けられている。
また、図９乃至図１１においては、画素部７０２が有するトランジスタ７５０と、ソースドライバ回路部７０４が有するトランジスタ７５２と、を同じ構造のトランジスタを用いる構成について例示したが、これに限定されない。例えば、画素部７０２と、ソースドライバ回路部７０４とは、異なるトランジスタを用いてもよい。具体的には、画素部７０２にトップゲート型のトランジスタを用い、ソースドライバ回路部７０４にボトムゲート型のトランジスタを用いる構成、あるいは画素部７０２にボトムゲート型のトランジスタを用い、ソースドライバ回路部７０４にトップゲート型のトランジスタを用いる構成などが挙げられる。なお、上記のソースドライバ回路部７０４を、ゲートドライバ回路部と読み替えてもよい。
また、信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程を経て形成される。信号線７１０として、例えば、銅元素を含む材料を用いた場合、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可能となる。
また、ＦＰＣ端子部７０８は、接続電極７６０、異方性導電膜７８０、及びＦＰＣ７１６を有する。なお、接続電極７６０は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程を経て形成される。また、接続電極７６０は、ＦＰＣ７１６が有する端子と異方性導電膜７８０を介して、電気的に接続される。
また、第１の基板７０１及び第２の基板７０５としては、例えばガラス基板を用いることができる。また、第１の基板７０１及び第２の基板７０５として、可撓性を有する基板を用いてもよい。該可撓性を有する基板としては、例えばプラスチック基板等が挙げられる。
また、第１の基板７０１と第２の基板７０５の間には、構造体７７８が設けられる。構造体７７８は柱状のスペーサであり、第１の基板７０１と第２の基板７０５の間の距離（セルギャップ）を制御するために設けられる。なお、構造体７７８として、球状のスペーサを用いていてもよい。
また、第２の基板７０５側には、ブラックマトリクスとして機能する遮光膜７３８と、カラーフィルタとして機能する着色膜７３６と、遮光膜７３８及び着色膜７３６に接する絶縁膜７３４が設けられる。
＜液晶素子を用いる表示ユニットの構成例＞
図９に示す表示ユニット７００は、液晶素子７７５を有する。液晶素子７７５は、導電膜７７２、導電膜７７４、及び液晶層７７６を有する。導電膜７７４は、第２の基板７０５側に設けられ、対向電極としての機能を有する。図９に示す表示ユニット７００は、導電膜７７２と導電膜７７４に印加される電圧によって、液晶層７７６の配向状態が変わることによって光の透過、非透過が制御され画像を表示することができる。
また、導電膜７７２は、トランジスタ７５０が有するソース電極またはドレイン電極として機能する導電膜と電気的に接続される。導電膜７７２は、平坦化絶縁膜７７０上に形成され画素電極、すなわち表示素子の一方の電極として機能する。
導電膜７７２としては、可視光において透光性のある導電膜、または可視光において反射性のある導電膜を用いることができる。可視光において透光性のある導電膜としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。可視光において反射性のある導電膜としては、例えば、アルミニウム、または銀を含む材料を用いるとよい。
導電膜７７２に可視光において反射性のある導電膜を用いる場合、表示ユニット７００は、反射型の液晶表示ユニットとなる。また、導電膜７７２に可視光において透光性のある導電膜を用いる場合、表示ユニット７００は、透過型の液晶表示ユニットとなる。反射型の液晶表示ユニットの場合、視認側に偏光板を設ける。一方、透過型の液晶表示ユニットの場合、液晶素子を挟む一対の偏光板を設ける。
また、導電膜７７２上の構成を変えることで、液晶素子の駆動方式を変えることができる。この場合の一例を図１０に示す。また、図１０に示す表示ユニット７００は、液晶素子の駆動方式として横電界方式（例えば、ＦＦＳモード）を用いる構成の一例である。図１０に示す構成の場合、導電膜７７２上に絶縁膜７７３が設けられ、絶縁膜７７３上に導電膜７７４が設けられる。この場合、導電膜７７４は、共通電極（コモン電極ともいう）としての機能を有し、絶縁膜７７３を介して、導電膜７７２と導電膜７７４との間に生じる電界によって、液晶層７７６の配向状態を制御することができる。
また、図９及び図１０において図示しないが、導電膜７７２または導電膜７７４のいずれか一方または双方に、液晶層７７６と接する側に、それぞれ配向膜を設ける構成としてもよい。また、図９及び図１０において図示しないが、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設けてもよい。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
表示素子として液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性であるため配向処理が不要である。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示ユニットの不良や破損を軽減することができる。また、ブルー相を示す液晶材料は、視野角依存性が小さい。
また、表示素子として液晶素子を用いる場合、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ　Ｓｙｍｍｅｔｒｉｃ　ａｌｉｇｎｅｄ　Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ　Ｃｏｍｐｅｎｓａｔｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示ユニット、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示ユニットとしてもよい。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ　Ｓｕｐｅｒ　Ｖｉｅｗ）モードなどを用いることができる。
＜発光素子を用いる表示ユニットの構成例＞
図１１に示す表示ユニット７００は、発光素子７８２を有する。発光素子７８２は、導電膜７７２、ＥＬ層７８６、及び導電膜７８８を有する。図１１に示す表示ユニット７００は、画素毎に設けられる発光素子７８２が有するＥＬ層７８６が発光することによって、画像を表示することができる。なお、ＥＬ層７８６は、有機化合物、または量子ドットなどの無機化合物を有する。
有機化合物に用いることのできる材料としては、蛍光性材料または燐光性材料などが挙げられる。また、量子ドットに用いることのできる材料としては、コロイド状量子ドット材料、合金型量子ドット材料、コア・シェル型量子ドット材料、コア型量子ドット材料、などが挙げられる。また、１２族と１６族、１３族と１５族、または１４族と１６族の元素グループを含む材料を用いてもよい。または、カドミウム（Ｃｄ）、セレン（Ｓｅ）、亜鉛（Ｚｎ）、硫黄（Ｓ）、リン（Ｐ）、インジウム（Ｉｎ）、テルル（Ｔｅ）、鉛（Ｐｂ）、ガリウム（Ｇａ）、ヒ素（Ａｓ）、アルミニウム（Ａｌ）、等の元素を有する量子ドット材料を用いてもよい。
図１１に示す表示ユニット７００には、平坦化絶縁膜７７０及び導電膜７７２上に絶縁膜７３０が設けられる。絶縁膜７３０は、導電膜７７２の一部を覆う。なお、発光素子７８２はトップエミッション構造である。したがって、導電膜７８８は透光性を有し、ＥＬ層７８６が発する光を透過する。なお、本実施の形態においては、トップエミッション構造について例示するが、これに限定されない。例えば、導電膜７７２側に光を射出するボトムエミッション構造や、導電膜７７２及び導電膜７８８の双方に光を射出するデュアルエミッション構造にも適用することができる。
また、発光素子７８２と重なる位置に、着色膜７３６が設けられ、絶縁膜７３０と重なる位置、引き回し配線部７１１、及びソースドライバ回路部７０４に遮光膜７３８が設けられている。また、着色膜７３６及び遮光膜７３８は、絶縁膜７３４で覆われている。また、発光素子７８２と絶縁膜７３４の間は封止膜７３２で充填されている。なお、図１１に示す表示ユニット７００においては、着色膜７３６を設ける構成について例示したが、これに限定されない。例えば、ＥＬ層７８６を画素毎に島状形成する、すなわち塗り分けにより形成する場合においては、着色膜７３６を設けない構成としてもよい。
＜表示ユニットに入出力装置を設ける構成例＞
また、図９乃至図１１に示す表示ユニット７００に入出力装置を設けてもよい。当該入出力装置としては、例えば、タッチセンサ等が挙げられる。
図１０に示す表示ユニット７００にタッチセンサ７９１を設ける構成を図１２に、図１１に示す表示ユニット７００にタッチセンサ７９１を設ける構成を図１３に、それぞれ示す。
図１２は図１０に示す表示ユニット７００にタッチセンサ７９１を設ける構成の断面図であり、図１３は図１１に示す表示ユニット７００にタッチセンサ７９１を設ける構成の断面図である。
まず、図１２及び図１３に示すタッチセンサ７９１について、以下説明を行う。
図１２及び図１３に示すタッチセンサ７９１は、第２の基板７０５と着色膜７３６との間に設けられる、所謂インセル型のタッチセンサである。タッチセンサ７９１は、着色膜７３６を形成する前に、第２の基板７０５側に形成すればよい。
なお、タッチセンサ７９１は、遮光膜７３８と、絶縁膜７９２と、電極７９３と、電極７９４と、絶縁膜７９５と、電極７９６と、絶縁膜７９７と、を有する。例えば、指やスタイラスなどの被検知体が近づくことで生じうる、電極７９３と電極７９４との間の容量の変化を検知することができる。
また、図１２及び図１３に示すトランジスタ７５０の上方においては、電極７９３と、電極７９４との交差部を明示している。電極７９６は、絶縁膜７９５に設けられた開口部を介して、電極７９４を挟む２つの電極７９３と電気的に接続されている。なお、図１２及び図１３においては、電極７９６が設けられる領域を画素部７０２に設ける構成を例示したが、これに限定されず、例えば、ソースドライバ回路部７０４に形成してもよい。
電極７９３及び電極７９４は、遮光膜７３８と重なる領域に設けられる。また、図１３に示すように、電極７９３は、発光素子７８２と重ならないように設けられると好ましい。また、図１２に示すように、電極７９３は、液晶素子７７５と重ならないように設けられると好ましい。別言すると、電極７９３は、発光素子７８２及び液晶素子７７５と重なる領域に開口部を有する。すなわち、電極７９３はメッシュ形状を有する。このような構成とすることで、電極７９３は、発光素子７８２が射出する光を遮らない構成とすることができる。または、電極７９３は、液晶素子７７５を透過する光を遮らない構成とすることができる。したがって、タッチセンサ７９１を配置することによる輝度の低下が極めて少ないため、視認性が高く、且つ消費電力が低減された表示ユニットを実現できる。なお、電極７９４も同様の構成とすればよい。
また、電極７９３及び電極７９４が発光素子７８２と重ならないため、電極７９３及び電極７９４には、可視光の透過率が低い金属材料を用いることができる。または、電極７９３及び電極７９４が液晶素子７７５と重ならないため、電極７９３及び電極７９４には、可視光の透過率が低い金属材料を用いることができる。
そのため、可視光の透過率が高い酸化物材料を用いた電極と比較して、電極７９３及び電極７９４の抵抗を低くすることが可能となり、タッチセンサのセンサ感度を向上させることができる。
例えば、電極７９３、７９４、７９６には、導電性のナノワイヤを用いてもよい。当該ナノワイヤは、直径の平均値が１ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、より好ましくは５ｎｍ以上２５ｎｍ以下の大きさとすればよい。また、上記ナノワイヤとしては、Ａｇナノワイヤ、Ｃｕナノワイヤ、またはＡｌナノワイヤ等の金属ナノワイヤ、あるいは、カーボンナノチューブなどを用いればよい。例えば、電極７９３、７９４、７９６のいずれか一つあるいは全部にＡｇナノワイヤを用いる場合、可視光における光透過率を８９％以上、シート抵抗値を４０Ω／□以上１００Ω／□以下とすることができる。
また、図１２及び図１３においては、インセル型のタッチセンサの構成について例示したが、これに限定されない。例えば、表示ユニット７００上に形成する、所謂オンセル型のタッチセンサや、表示ユニット７００に貼り合わせて用いる、所謂アウトセル型のタッチセンサとしてもよい。
このように、本発明の一態様の表示ユニットは、様々な形態のタッチセンサと組み合わせて用いることができる。
なお、本実施の形態は、少なくともその一部を本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、上記実施の形態で例示した、表示装置８０に適用可能な表示ユニットの一例について、図１４を用いて説明を行う。
＜表示ユニットの回路構成例＞
図１４（Ａ）に示す表示ユニットは、表示素子の画素を有する領域（以下、画素部５０２という）と、画素部５０２の外側に配置され、画素を駆動するための回路を有する回路部（以下、駆動回路部５０４という）と、素子の保護機能を有する回路（以下、保護回路５０６という）と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成としてもよい。
駆動回路部５０４の一部、または全部は、画素部５０２と同一基板上に形成されていることが望ましい。これにより、部品数や端子数を減らすことができる。駆動回路部５０４の一部、または全部が、画素部５０２と同一基板上に形成されていない場合には、駆動回路部５０４の一部、または全部は、ＣＯＧやＴＡＢ（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）によって、実装することができる。
画素部５０２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置された複数の表示素子を駆動するための回路（以下、画素回路５０１という）を有し、駆動回路部５０４は、画素を選択する信号（走査信号）を出力する回路（以下、ゲートドライバ５０４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するための回路（以下、ソースドライバ５０４ｂという）などの駆動回路を有する。
ゲートドライバ５０４ａは、シフトレジスタ等を有する。ゲートドライバ５０４ａは、端子部５０７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力する。例えば、ゲートドライバ５０４ａは、スタートパルス信号、クロック信号等が入力され、パルス信号を出力する。ゲートドライバ５０４ａは、走査信号が与えられる配線（以下、ゲート線ＧＬ＿１乃至ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、ゲートドライバ５０４ａを複数設け、複数のゲートドライバ５０４ａにより、ゲート線ＧＬ＿１乃至ＧＬ＿Ｘを分割して制御してもよい。または、ゲートドライバ５０４ａは、初期化信号を供給する機能を有する。ただし、これに限定されず、ゲートドライバ５０４ａは、別の信号を供給することも可能である。
ソースドライバ５０４ｂは、シフトレジスタ等を有する。ソースドライバ５０４ｂは、端子部５０７を介して、シフトレジスタを駆動するための信号の他、データ信号の元となる信号（画像データ）が入力される。ソースドライバ５０４ｂは、画像データを元に画素回路５０１に書き込むデータ信号を生成する機能を有する。また、ソースドライバ５０４ｂは、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信号の出力を制御する機能を有する。また、ソースドライバ５０４ｂは、データ信号が与えられる配線（以下、ソース線ＤＬ＿１乃至ＤＬ＿Ｙという）の電位を制御する機能を有する。または、ソースドライバ５０４ｂは、初期化信号を供給する機能を有する。ただし、これに限定されず、ソースドライバ５０４ｂは、別の信号を供給することも可能である。
ソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。ソースドライバ５０４ｂは、複数のアナログスイッチを順次オン状態にすることにより、画像データを時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを用いてソースドライバ５０４ｂを構成してもよい。
複数の画素回路５０１のそれぞれは、走査信号が与えられる複数のゲート線ＧＬの一つを介してパルス信号が入力され、データ信号が与えられる複数のソース線ＤＬの一つを介してデータ信号が入力される。また、複数の画素回路５０１のそれぞれは、ゲートドライバ５０４ａによりデータ信号のデータの書き込み及び保持が制御される。例えば、ｍ行ｎ列目の画素回路５０１は、ゲート線ＧＬ＿ｍ（ｍはＸ以下の自然数）を介してゲートドライバ５０４ａからパルス信号が入力され、ゲート線ＧＬ＿ｍの電位に応じてソース線ＤＬ＿ｎ（ｎはＹ以下の自然数）を介してソースドライバ５０４ｂからデータ信号が入力される。
図１４（Ａ）に示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５０１の間の配線であるゲート線ＧＬに接続される。または、保護回路５０６は、ソースドライバ５０４ｂと画素回路５０１の間の配線であるソース線ＤＬに接続される。または、保護回路５０６は、ゲートドライバ５０４ａと端子部５０７との間の配線に接続することができる。または、保護回路５０６は、ソースドライバ５０４ｂと端子部５０７との間の配線に接続することができる。なお、端子部５０７は、外部の回路から表示ユニットに電源及び制御信号、及び画像データを入力するための端子が設けられた部分をいう。
保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。
図１４（Ａ）に示すように、画素部５０２と駆動回路部５０４にそれぞれ保護回路５０６を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ　Ｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ：静電気放電）などにより発生する過電流に対する表示ユニットの耐性を高めることができる。ただし、保護回路５０６の構成はこれに限定されず、例えば、ゲートドライバ５０４ａに保護回路５０６を接続した構成、またはソースドライバ５０４ｂに保護回路５０６を接続した構成とすることもできる。あるいは、端子部５０７に保護回路５０６を接続した構成とすることもできる。
また、図１４（Ａ）においては、ゲートドライバ５０４ａとソースドライバ５０４ｂによって駆動回路部５０４を形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ５０４ａのみを形成し、別途用意されたソースドライバ回路が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を実装する構成としてもよい。
ここで、図１５に、図１４（Ａ）とは異なる構成を示す。図１５では、ソース線方向に配列する複数の画素を挟むように、一対のソース線（例えばソース線ＤＬａ１とソース線ＤＬｂ１）が配置されている。また、隣接する２本のゲート線（例えばゲート線ＧＬ＿１とゲート線ＧＬ＿２）が電気的に接続されている。
また、ゲート線ＧＬ＿１に接続される画素は、片方のソース線（ソース線ＤＬａ１、ソース線ＤＬａ２等）に接続され、ゲート線ＧＬ＿２に接続される画素は、他方のソース線（ソース線ＤＬｂ１、ソース線ＤＬｂ２等）に接続される。
このような構成とすることで、２本のゲート線を同時に選択することができる。これにより、一水平期間の長さを、図１４（Ａ）に示す構成と比較して２倍にすることができる。これにより、表示ユニットの高解像度化、及び大画面化が容易となる。
また、図１４（Ａ）に示す複数の画素回路５０１は、例えば、図１４（Ｂ）に示す構成とすることができる。
図１４（Ｂ）に示す画素回路５０１は、液晶素子５７０と、トランジスタ５５０と、容量素子５６０と、を有する。
液晶素子５７０の一対の電極の一方の電位は、画素回路５０１の仕様に応じて適宜設定される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路５０１のそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素回路５０１の液晶素子５７０の一対の電極の一方に異なる電位を与えてもよい。
例えば、液晶素子５７０を備える表示ユニットの駆動方法としては、ＴＮモード、ＳＴＮモード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ　Ｓｙｍｍｅｔｒｉｃ　Ａｌｉｇｎｅｄ　Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ　Ｃｏｍｐｅｎｓａｔｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、又はＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ　Ｂｅｎｄ　Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、表示ユニットの駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｃｏｎｔｒｏｌｌｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ　Ｄｉｓｐｅｒｓｅｄ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ　Ｎｅｔｗｏｒｋ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これらに限定されず、液晶素子及びその駆動方式として様々なものを用いることができる。
ｍ行ｎ列目の画素回路５０１において、トランジスタ５５０のソース電極またはドレイン電極の一方は、ソース線ＤＬ＿ｎに電気的に接続され、他方は液晶素子５７０の一対の電極の他方に電気的に接続される。また、トランジスタ５５０のゲート電極は、ゲート線ＧＬ＿ｍに電気的に接続される。トランジスタ５５０は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
容量素子５６０の一対の電極の一方は、電位が供給される配線（以下、電位供給線ＶＬという）に電気的に接続され、他方は、液晶素子５７０の一対の電極の他方に電気的に接続される。なお、電位供給線ＶＬの電位の値は、画素回路５０１の仕様に応じて適宜設定される。容量素子５６０は、書き込まれたデータを保持する保持容量としての機能を有する。
例えば、図１４（Ｂ）の画素回路５０１を有する表示ユニットでは、例えば、図１４（Ａ）に示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５０をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５０１は、トランジスタ５５０がオフ状態になることで保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
また、図１４（Ａ）に示す複数の画素回路５０１は、例えば、図１４（Ｃ）に示す構成とすることができる。
また、図１４（Ｃ）に示す画素回路５０１は、トランジスタ５５２、５５４と、容量素子５６２と、発光素子５７２と、を有する。
トランジスタ５５２のソース電極及びドレイン電極の一方は、データ信号が与えられる配線（以下、信号線ＤＬ＿ｎという）に電気的に接続される。さらに、トランジスタ５５２のゲート電極は、ゲート信号が与えられる配線（以下、ゲート線ＧＬ＿ｍという）に電気的に接続される。
トランジスタ５５２は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
容量素子５６２の一対の電極の一方は、電位が与えられる配線（以下、電位供給線ＶＬ＿ａという）に電気的に接続され、他方は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。
容量素子５６２は、書き込まれたデータを保持する保持容量としての機能を有する。
トランジスタ５５４のソース電極及びドレイン電極の一方は、電位供給線ＶＬ＿ａに電気的に接続される。さらに、トランジスタ５５４のゲート電極は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。
発光素子５７２のアノード及びカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続され、他方は、トランジスタ５５４のソース電極及びドレイン電極の他方に電気的に接続される。
発光素子５７２としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、発光素子５７２としては、これに限定されず、無機材料からなる無機ＥＬ素子を用いてもよい。
なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。
図１４（Ｃ）の画素回路５０１を有する表示ユニットでは、例えば、図１４（Ａ）に示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５２をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５０１は、トランジスタ５５２がオフ状態になることで保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ５５４のソース電極とドレイン電極の間に流れる電流量が制御され、発光素子５７２は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
なお、本実施の形態は、少なくともその一部を本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、上記実施の形態で例示した、アプリケーションプロセッサ９０が有するニューラルネットワークの詳細について説明を行う。
＜ニューラルネットワーク＞
ニューラルネットワークは、神経回路網をモデルにした情報処理システムである。ニューラルネットワークを利用することで、従来のノイマン型コンピュータよりも高性能なコンピュータが実現できると期待されており、近年、電子回路上でニューラルネットワークを構築する種々の研究が進められている。
ニューラルネットワークは、ニューロンを模したユニットが互いに結合された構成となっており、それぞれのニューロンには複数のデータが入力される。ニューロンに入力された複数のデータは、それぞれ結合の強度を表す「重み係数」と掛け合わされ、その結果が足しあわされる。このようにして得られた積和演算の結果が閾値を超えたとき、ニューロンはハイレベルの信号を出力する。この現象は、「発火」と呼ばれている。
アプリケーションプロセッサ９０が有するニューラルネットワークには、実施の形態１に記載した、アプリケーションプロセッサ９０がコントローラＩＣ７５に供給する画像データと、タッチセンサユニット７０が検出するタッチ情報等が入力される。また、その後、コントローラＩＣ７５のパワーゲーティングが実際に行われたか否かの情報が入力される。
アプリケーションプロセッサ９０が有するニューラルネットワークは、上述した、アプリケーションプロセッサ９０がコントローラＩＣ７５に供給する画像データや、タッチセンサユニット７０が検出するタッチ情報等を学習データとし、コントローラＩＣ７５のパワーゲーティングが実際に行われたか否かの情報を教師データとして、教師あり学習を行う。学習は、結合の強度を表す「重み係数」等を変更することで行われる。
アプリケーションプロセッサ９０が有するニューラルネットワークは、学習を行うことで、アプリケーションプロセッサ９０がコントローラＩＣ７５に供給する画像データや、タッチセンサユニット７０が検出するタッチ情報等の入力データから、コントローラＩＣ７５のパワーゲーティングが行われるか否かを予測する信号を出力することができる。
アプリケーションプロセッサ９０が有するニューラルネットワークが、パワーゲーティングが行われることを予測する信号を出力した場合、フリップフロップ回路１９が保持する相補データを保持回路１７に格納する作業が行われる（図７参照）。その後、画像データに変化がないことが確認されると、パワーゲーティングが行われる。
このように、画像データに変化がなくなる前に、パワーゲーティングが行われるか否かを予測することで、画像データに変化がなくなった後、すみやかにパワーゲーティングを行うことができる。このことは、パワーゲーティングの時間を長く確保することができ、消費電力の低減効果を高めることができる。
以下、アプリケーションプロセッサ９０が有するニューラルネットワークに利用可能なニューラルネットワークの一例として、階層型ニューラルネットワークおよび教師あり学習について説明する。
図１６（Ａ）に、階層型ニューラルネットワークの構成例を示す。図１６（Ａ）では、各層のニューロンを丸で示している。そして、図１６（Ａ）では、入力層としての機能を有する第（ｌ−１）層と、中間層（隠れ層）としての機能を有する第ｌ層と、出力層としての機能を有する第（ｌ＋１）層の３層に分けられたニューロン（形式ニューロン）を有する、階層型ニューラルネットワークの構成例を示している（ｌは２以上の整数）。そして、第（ｌ−１）層が有するニューロンをＭ個（Ｍは２以上の整数）、第ｌ層が有するニューロンをＮ個（Ｎは２以上の整数）、第（ｌ＋１）層が有するニューロンをＫ個（Ｋは２以上の整数）とする。
なお、図１６（Ａ）では、第（ｌ−１）層が有する複数のニューロンのうち、５つのニューロンを図示しており、第ｌ層が有する複数のニューロンのうち、４つのニューロンを図示しており、第（ｌ＋１）層が有する複数のニューロンのうち、３つのニューロンを図示している。
また、図１６（Ａ）では、中間層が一層で構成されている階層型ニューラルネットワークの構成例を示しているが、中間層が複数の層で構成されていても良い。よって、Ｌ層（Ｌは３以上の整数）で構成される階層型ニューラルネットワークの場合、第１層が入力層に相当し、第２層乃至第（Ｌ−１）層が中間層に相当し、第Ｌ層が出力層に相当する。
図１６（Ａ）において、第（ｌ−１）層のニューロンが有する第ｍニューロン（ｍは１以上Ｍ以下の整数）の出力ｚｍ （ｌ−１）が、第ｌ層のニューロンが有する第ｎニューロン（ｎは１以上Ｎ以下の整数）に入力されるものとする。また、第ｎニューロンの出力ｚｎ （ｌ）が、第（ｌ＋１）層のニューロンが有する第ｋニューロン（ｋは１以上Ｋ以下の整数）に入力されるものとする。また、第ｋニューロンの出力をｚｋ （ｌ＋１）とする。そして、第ｌ層の第ｎニューロンへの入力に対する重み係数をｗｎｍ （ｌ）、第（ｌ＋１）層の第ｋのニューロンへの入力に対する重み係数をｗｋｎ （ｌ＋１）とする。
上記条件のもと、第ｌ層の第ｎのニューロンへの入力の総和（ネット値）は、以下の式ａ１で表される。
Figure JPOXMLDOC01-appb-I000001
式ａ１の演算処理は、後述する積和演算処理回路を用いることにより行うことができる。
また、第ｌ層の第ｎのニューロンの出力ｚｎ （ｌ）は、以下の式ａ２で表される。
Figure JPOXMLDOC01-appb-I000002
なお、ｆはニューロンの出力関数である。ニューロンの出力関数ｆとして、ステップ関数、線形ランプ関数、シグモイド関数などを用いることができる。例えば、式ａ２の演算処理は、図１６（Ｂ）に示す回路２７０を用いることで実行することができる。回路２７０において、出力関数ｆは、ＯＰアンプの出力特性に対応する。また、ＯＰアンプからの出力信号を用いて、所望の出力関数に対応した演算回路において演算処理を行うことで、式ａ２の演算処理を実現することもできる。
同様に、第（ｌ＋１）層の第ｋのニューロンへの入力の総和（ネット値）は、以下の式ａ３で表される。
Figure JPOXMLDOC01-appb-I000003
式ａ３の演算処理は、後述する積和演算処理回路を用いることにより行うことができる。
また、第（ｌ＋１）層の第ｋのニューロンの出力ｚｋ （ｌ＋１）は、以下の式ａ４で表される。
Figure JPOXMLDOC01-appb-I000004
例えば、式ａ４の演算処理は、図１６（Ｃ）に示す回路２７１を用いることで実行することができる。回路２７１において、出力関数ｆは、回路２７０と同様に、ＯＰアンプの出力特性に対応する。また、ＯＰアンプからの出力信号を用いて、所望の出力関数に対応した演算回路において演算処理を行うことで、式ａ４の演算処理を実現することもできる。
上記構成により、第ｋのニューロンの出力ｚｋ （ｌ＋１）を得ることができる。
次に、教師あり学習について説明する。教師あり学習とは、上述の階層型ニューラルネットワークの機能において、出力した結果と所望の結果（教師データ、または教師信号という場合がある）が異なった場合に、階層型ニューラルネットワークの全ての重み係数を、出力した結果と所望の結果とに基づいて、更新する動作をいう。
教師あり学習の具体例として、誤差逆伝播方式による学習方法について説明する。図１７（Ａ）に、誤差逆伝播方式の模式図を示す。誤差逆伝播方式は、階層型ニューラルネットワークの出力と教師データとの誤差が小さくなるように、重み係数を変更する方式である。
具体的に、誤差逆伝播方式は、出力層の出力ｚｋ （Ｌ）と教師データｔｋとで決まる誤差エネルギーＥに対して、第ｌ層の重み係数ｗｎｍ （ｌ）の更新量を∂Ｅ／∂ｗｎｍ （ｌ）として重み係数を変更する。
例えば、第ｌ層の誤差δｎ （ｌ）を、δｎ （ｌ）≡∂Ｅ／∂ｕｎ （ｌ）と定義すると、誤差δｎ （ｌ）は以下の式ａ５で表され、更新量∂Ｅ／∂ｗｎｍ （ｌ）は以下の式ａ６で表される。なお、ｆ’はニューロンの出力関数の導関数である。
Figure JPOXMLDOC01-appb-I000005
例えば、式ａ５の演算処理は、図１７（Ｂ）に示す回路２７２を用いることで実行することができる。また、式ａ６の演算処理は、図１７（Ｃ）に示す回路２７３を用いることで実行することができる。なお、導関数は、例えば、ＯＰアンプからの出力信号を用いて、所望の導関数に対応した演算回路において演算処理を行うこともできる。
式ａ５の演算処理の一部は、後述する積和演算処理回路を用いることにより行うことができる。
また、出力層である第（ｌ＋１）層の誤差δｋ （ｌ＋１）は以下の式ａ７で表され、更新量∂Ｅ／∂ｗｋｎ （ｌ＋１）は以下の式ａ８で表される。
Figure JPOXMLDOC01-appb-I000006
例えば、式ａ７の演算処理は、図１７（Ｄ）に示す回路２７４を用いることで実行することができる。式ａ８の演算処理は、図１７（Ｃ）に示す回路２７３を用いることで実行することができる。
＜積和演算処理回路＞
アプリケーションプロセッサ９０が有するニューラルネットワークに利用可能なニューラルネットワークの一例として示した、階層型ニューラルネットワークにおいて、式ａ１および式ａ３で示される演算処理を行う積和演算処理回路の一例を、図１８に示す。
図１８に示す積和演算処理回路の一例は、アナログデータを用いてアナログ演算処理を行う機能を有する。アナログ演算処理を行う機能を有することにより、アナログデータをデジタルデータに変換することなく、或いはアナログデータをデジタルデータに変換する頻度を極力抑えつつ、演算処理を行うことができる。よって、膨大な量の演算処理を少なくすることができ、演算回路の規模を小さく抑えることができる。また、演算処理に要する時間を抑えることができる。
図１８に、積和演算処理回路の一例として、半導体装置１０７のブロック図を示す。図１８に示す半導体装置１０７は、記憶回路１１（ＭＥＭ）と、参照用記憶回路１２（ＲＭＥＭ）と、回路１３と、回路１４と、を有する。半導体装置１０７は、さらに電流源回路１５（ＣＲＥＦ）を有していても良い。
記憶回路１１（ＭＥＭ）は、メモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ］で例示されるメモリセルＭＣを有する。また、各メモリセルＭＣは、入力された電位を電流に変換する機能を有する素子を有する。上記機能を有する素子として、例えばトランジスタなどの能動素子を用いることができる。図１８では、各メモリセルＭＣがトランジスタＴｒ２１を有する場合を例示している。
メモリセルＭＣには、配線ＷＤ［ｊ］で例示される配線ＷＤから第１のアナログ電位が入力される。第１のアナログ電位は第１のアナログデータに対応する。そして、メモリセルＭＣは、第１のアナログ電位に応じた第１のアナログ電流を生成する機能を有する。具体的には、トランジスタＴｒ２１のゲートに第１のアナログ電位を供給したときに得られるトランジスタＴｒ２１のドレイン電流を、第１のアナログ電流とすることができる。なお、以下、メモリセルＭＣ［ｉ、ｊ］に流れる電流をＩ［ｉ、ｊ］とし、メモリセルＭＣ［ｉ＋１、ｊ］に流れる電流をＩ［ｉ＋１、ｊ］とする。
なお、トランジスタＴｒ２１が飽和領域で動作する場合、そのドレイン電流はソースとドレイン間の電圧に依存せず、ゲート電圧と閾値電圧の差分によって制御される。よって、トランジスタＴｒ２１は飽和領域で動作させることが望ましい。トランジスタＴｒ２１を飽和領域で動作させるために、そのゲート電圧、ソースとドレイン間の電圧は、飽和領域で動作する範囲の電圧に適切に設定されているものとする。
具体的に、図１８に示す半導体装置１０７では、メモリセルＭＣ［ｉ、ｊ］に配線ＷＤ［ｊ］から第１のアナログ電位Ｖｘ［ｉ、ｊ］が入力される。メモリセルＭＣ［ｉ、ｊ］は、第１のアナログ電位Ｖｘ［ｉ、ｊ］に応じた第１のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ、ｊ］の電流Ｉ［ｉ、ｊ］は、第１のアナログ電流に相当する。
また、具体的に、図１８に示す半導体装置１０７では、メモリセルＭＣ［ｉ＋１、ｊ］に配線ＷＤ［ｊ］から第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］が入力される。メモリセルＭＣ［ｉ＋１、ｊ］は、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］に応じた第１のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ＋１、ｊ］の電流Ｉ［ｉ＋１、ｊ］は、第１のアナログ電流に相当する。
そして、メモリセルＭＣは、第１のアナログ電位を保持する機能を有する。すなわち、メモリセルＭＣは、第１のアナログ電位を保持することで、第１のアナログ電位に応じた第１のアナログ電流を保持する機能を有すると言える。
また、メモリセルＭＣには、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］で例示される配線ＲＷから第２のアナログ電位が入力される。第２のアナログ電位は第２のアナログデータに対応する。メモリセルＭＣは、既に保持されている第１のアナログ電位に、第２のアナログ電位を加算する機能と、加算することで得られる第３のアナログ電位を保持する機能とを有する。そして、メモリセルＭＣは、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、メモリセルＭＣは、第３のアナログ電位を保持することで、第３のアナログ電位に応じた第２のアナログ電流を保持する機能を有すると言える。
具体的に、図１８に示す半導体装置１０７では、メモリセルＭＣ［ｉ、ｊ］に配線ＲＷ［ｉ］から第２のアナログ電位Ｖｗ［ｉ、ｊ］が入力される。そして、メモリセルＭＣ［ｉ、ｊ］は、第１のアナログ電位Ｖｘ［ｉ、ｊ］及び第２のアナログ電位Ｖｗ［ｉ、ｊ］に応じた第３のアナログ電位を保持する機能を有する。そして、メモリセルＭＣ［ｉ、ｊ］は、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ、ｊ］の電流Ｉ［ｉ、ｊ］は、第２のアナログ電流に相当する。
また、図１８に示す半導体装置１０７では、メモリセルＭＣ［ｉ＋１、ｊ］に配線ＲＷ［ｉ＋１］から第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］が入力される。そして、メモリセルＭＣ［ｉ＋１、ｊ］は、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］及び第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］に応じた第３のアナログ電位を保持する機能を有する。そして、メモリセルＭＣ［ｉ＋１、ｊ］は、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ＋１、ｊ］の電流Ｉ［ｉ＋１、ｊ］は、第２のアナログ電流に相当する。
そして、電流Ｉ［ｉ、ｊ］は、メモリセルＭＣ［ｉ、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れる。電流Ｉ［ｉ＋１、ｊ］は、メモリセルＭＣ［ｉ＋１、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れる。よって、電流Ｉ［ｉ、ｊ］と電流Ｉ［ｉ＋１、ｊ］との和に相当する電流Ｉ［ｊ］が、メモリセルＭＣ［ｉ、ｊ］及びメモリセルＭＣ［ｉ＋１、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れることとなる。
参照用記憶回路１２（ＲＭＥＭ）は、メモリセルＭＣＲ［ｉ］、メモリセルＭＣＲ［ｉ＋１］で例示されるメモリセルＭＣＲを有する。メモリセルＭＣＲには、配線ＷＤＲＥＦから第１の参照電位ＶＰＲが入力される。そして、メモリセルＭＣＲは、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。なお、以下、メモリセルＭＣＲ［ｉ］に流れる電流をＩＲＥＦ［ｉ］とし、メモリセルＭＣＲ［ｉ＋１］に流れる電流をＩＲＥＦ［ｉ＋１］とする。
そして、具体的に、図１８に示す半導体装置１０７では、メモリセルＭＣＲ［ｉ］に配線ＷＤＲＥＦから第１の参照電位ＶＰＲが入力される。メモリセルＭＣＲ［ｉ］は、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ］の電流ＩＲＥＦ［ｉ］は、第１の参照電流に相当する。
また、図１８に示す半導体装置１０７では、メモリセルＭＣＲ［ｉ＋１］に配線ＷＤＲＥＦから第１の参照電位ＶＰＲが入力される。メモリセルＭＣＲ［ｉ＋１］は、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ＋１］の電流ＩＲＥＦ［ｉ＋１］は、第１の参照電流に相当する。
そして、メモリセルＭＣＲは、第１の参照電位ＶＰＲを保持する機能を有する。すなわち、メモリセルＭＣＲは、第１の参照電位ＶＰＲを保持することで、第１の参照電位ＶＰＲに応じた第１の参照電流を保持する機能を有すると言える。
また、メモリセルＭＣＲには、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］で例示される配線ＲＷから第２のアナログ電位が入力される。メモリセルＭＣＲは、既に保持されている第１の参照電位ＶＰＲに、第２のアナログ電位を加算し、加算することで得られる第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲは、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、メモリセルＭＣＲは、第２の参照電位を保持することで、第２の参照電位に応じた第２の参照電流を保持する機能を有すると言える。
具体的に、図１８に示す半導体装置１０７では、メモリセルＭＣＲ［ｉ］に配線ＲＷ［ｉ］から第２のアナログ電位Ｖｗ［ｉ、ｊ］が入力される。そして、メモリセルＭＣＲ［ｉ］は、第１の参照電位ＶＰＲ及び第２のアナログ電位Ｖｗ［ｉ、ｊ］に応じた第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲ［ｉ］は、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ］の電流ＩＲＥＦ［ｉ］は、第２の参照電流に相当する。
また、図１８に示す半導体装置１０７では、メモリセルＭＣＲ［ｉ＋１］に配線ＲＷ［ｉ＋１］から第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］が入力される。そして、メモリセルＭＣＲ［ｉ＋１］は、第１の参照電位ＶＰＲ及び第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］に応じた第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲ［ｉ＋１］は、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ＋１］の電流ＩＲＥＦ［ｉ＋１］は、第２の参照電流に相当する。
そして、電流ＩＲＥＦ［ｉ］は、メモリセルＭＣＲ［ｉ］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる。電流ＩＲＥＦ［ｉ＋１］は、メモリセルＭＣＲ［ｉ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる。よって、電流ＩＲＥＦ［ｉ］と電流ＩＲＥＦ［ｉ＋１］との和に相当する電流ＩＲＥＦが、メモリセルＭＣＲ［ｉ］及びメモリセルＭＣＲ［ｉ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れることとなる。
電流源回路１５は、配線ＢＬＲＥＦに流れる電流ＩＲＥＦと同じ値の電流、もしくは電流ＩＲＥＦに対応する電流を、配線ＢＬに供給する機能を有する。そして、後述するオフセットの電流を設定する際には、メモリセルＭＣ［ｉ、ｊ］及びメモリセルＭＣ［ｉ＋１、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れる電流Ｉ［ｊ］が、メモリセルＭＣＲ［ｉ］及びメモリセルＭＣＲ［ｉ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる電流ＩＲＥＦと異なる場合、差分の電流は回路１３または回路１４に流れる。回路１３は電流ソース回路としての機能を有し、回路１４は電流シンク回路としての機能を有する。
具体的に、電流Ｉ［ｊ］が電流ＩＲＥＦよりも大きい場合、回路１３は、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ΔＩ［ｊ］を生成する機能を有する。また、回路１３は、生成した電流ΔＩ［ｊ］を配線ＢＬ［ｊ］に供給する機能を有する。すなわち、回路１３は、電流ΔＩ［ｊ］を保持する機能を有すると言える。
また、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さい場合、回路１４は、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ΔＩ［ｊ］を生成する機能を有する。また、回路１４は、生成した電流ΔＩ［ｊ］を配線ＢＬ［ｊ］から引き込む機能を有する。すなわち、回路１４は、電流ΔＩ［ｊ］を保持する機能を有すると言える。
次いで、図１８に示す半導体装置１０７の動作の一例について説明する。
まず、メモリセルＭＣ［ｉ、ｊ］に第１のアナログ電位に応じた電位を格納する。具体的には、第１の参照電位ＶＰＲから第１のアナログ電位Ｖｘ［ｉ、ｊ］を差し引いた電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が、配線ＷＤ［ｊ］を介してメモリセルＭＣ［ｉ、ｊ］に入力される。メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が保持される。また、メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］に応じた電流Ｉ［ｉ、ｊ］が生成される。例えば、第１の参照電位ＶＰＲは、接地電位よりも高いハイレベルの電位とする。具体的には、接地電位よりも高く、電流源回路１５に供給されるハイレベルの電位ＶＤＤと同程度か、それ以下の電位であることが望ましい。
また、メモリセルＭＣＲ［ｉ］に第１の参照電位ＶＰＲを格納する。具体的には、第１の参照電位ＶＰＲが、配線ＷＤＲＥＦを介してメモリセルＭＣＲ［ｉ］に入力される。メモリセルＭＣＲ［ｉ］では、第１の参照電位ＶＰＲが保持される。また、メモリセルＭＣＲ［ｉ］では、第１の参照電位ＶＰＲに応じた電流ＩＲＥＦ［ｉ］が生成される。
また、メモリセルＭＣ［ｉ＋１、ｊ］に第１のアナログ電位に応じた電位を格納する。具体的には、第１の参照電位ＶＰＲから第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］を差し引いた電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が、配線ＷＤ［ｊ］を介してメモリセルＭＣ［ｉ＋１、ｊ］に入力される。メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が保持される。また、メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］に応じた電流Ｉ［ｉ＋１、ｊ］が生成される。
また、メモリセルＭＣＲ［ｉ＋１］に第１の参照電位ＶＰＲを格納する。具体的には、第１の参照電位ＶＰＲが、配線ＷＤＲＥＦを介してメモリセルＭＣＲ［ｉ＋１］に入力される。メモリセルＭＣＲ［ｉ＋１］では、第１の参照電位ＶＰＲが保持される。また、メモリセルＭＣＲ［ｉ＋１］では、第１の参照電位ＶＰＲに応じた電流ＩＲＥＦ［ｉ＋１］が生成される。
上記動作において、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］は基準電位とする。例えば、基準電位として接地電位、基準電位よりも低いローレベルの電位ＶＳＳなどを用いることができる。或いは、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位を用いると、第２のアナログ電位Ｖｗを正負にしても、配線ＲＷの電位を接地電位よりも高くできるので信号の生成を容易にすることができ、正負のアナログデータに対する積演算が可能になるので好ましい。
上記動作により、配線ＢＬ［ｊ］には、配線ＢＬ［ｊ］に電気的に接続されたメモリセルＭＣにおいてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体的に図１８では、メモリセルＭＣ［ｉ、ｊ］で生成される電流Ｉ［ｉ、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ］で生成される電流Ｉ［ｉ＋１、ｊ］とを合わせた電流Ｉ［ｊ］が流れる。また、上記動作により、配線ＢＬＲＥＦには、配線ＢＬＲＥＦに電気的に接続されたメモリセルＭＣＲにおいてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体的に図１８では、メモリセルＭＣＲ［ｉ］で生成される電流ＩＲＥＦ［ｉ］と、メモリセルＭＣＲ［ｉ＋１］で生成される電流ＩＲＥＦ［ｉ＋１］とを合わせた電流ＩＲＥＦが流れる。
次いで、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］の電位を基準電位としたまま、第１のアナログ電位によって得られる電流Ｉ［ｊ］と第１の参照電位によって得られる電流ＩＲＥＦとの差分から得られるオフセットの電流Ｉｏｆｆｓｅｔ［ｊ］を、回路１３または回路１４において保持する。
具体的に、電流Ｉ［ｊ］が電流ＩＲＥＦよりも大きい場合、回路１３は電流Ｉｏｆｆｓｅｔ［ｊ］を配線ＢＬ［ｊ］に供給する。すなわち、回路１３に流れる電流ＩＣＭ［ｊ］は電流Ｉｏｆｆｓｅｔ［ｊ］に相当することとなる。そして、当該電流ＩＣＭ［ｊ］の値は回路１３において保持される。また、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さい場合、回路１４は電流Ｉｏｆｆｓｅｔ［ｊ］を配線ＢＬ［ｊ］から引き込む。すなわち、回路１４に流れる電流ＩＣＰ［ｊ］は電流Ｉｏｆｆｓｅｔ［ｊ］に相当することとなる。そして、当該電流ＩＣＰ［ｊ］の値は回路１４において保持される。
次いで、既にメモリセルＭＣ［ｉ、ｊ］において保持されている第１のアナログ電位に加算するように、第２のアナログ電位をメモリセルＭＣ［ｉ、ｊ］に格納する。具体的には、配線ＲＷ［ｉ］の電位を基準電位に対してＶｗ［ｉ］だけ高い電位とすることで、第２のアナログ電位Ｖｗ［ｉ］が、配線ＲＷ［ｉ］を介してメモリセルＭＣ［ｉ、ｊ］に入力される。メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］が保持される。また、メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］に応じた電流Ｉ［ｉ、ｊ］が生成される。
また、既にメモリセルＭＣ［ｉ＋１、ｊ］において保持されている第１のアナログ電位に加算するように、第２のアナログ電位をメモリセルＭＣ［ｉ＋１、ｊ］に格納する。具体的には、配線ＲＷ［ｉ＋１］の電位を基準電位に対してＶｗ［ｉ＋１］だけ高い電位とすることで、第２のアナログ電位Ｖｗ［ｉ＋１］が、配線ＲＷ［ｉ＋１］を介してメモリセルＭＣ［ｉ＋１、ｊ］に入力される。メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］が保持される。また、メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］に応じた電流Ｉ［ｉ＋１、ｊ］が生成される。
なお、電位を電流に変換する素子として飽和領域で動作するトランジスタＴｒ２１を用いる場合、配線ＲＷ［ｉ］の電位がＶｗ［ｉ］であり、配線ＲＷ［ｉ＋１］の電位がＶｗ［ｉ＋１］であると仮定すると、メモリセルＭＣ［ｉ、ｊ］が有するトランジスタＴｒ２１のドレイン電流が電流Ｉ［ｉ、ｊ］に相当するので、第２のアナログ電流は以下の式ａ９で表される。なお、ｋは係数、ＶｔｈはトランジスタＴｒ２１の閾値電圧である。
Figure JPOXMLDOC01-appb-I000007
また、メモリセルＭＣＲ［ｉ］が有するトランジスタＴｒ２１のドレイン電流が電流ＩＲＥＦ［ｉ］に相当するので、第２の参照電流は以下の式ａ１０で表される。
Figure JPOXMLDOC01-appb-I000008
そして、メモリセルＭＣ［ｉ、ｊ］に流れる電流Ｉ［ｉ、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ］に流れる電流Ｉ［ｉ＋１、ｊ］の和に相当する電流Ｉ［ｊ］は、Ｉ［ｊ］＝ΣｉＩ［ｉ、ｊ］であり、メモリセルＭＣＲ［ｉ］に流れる電流ＩＲＥＦ［ｉ］と、メモリセルＭＣＲ［ｉ＋１］に流れる電流ＩＲＥＦ［ｉ＋１］の和に相当する電流ＩＲＥＦは、ＩＲＥＦ＝ΣｉＩＲＥＦ［ｉ］となり、その差分に相当する電流ΔＩ［ｊ］は以下の式ａ１１で表される。
Figure JPOXMLDOC01-appb-I000009
式ａ９、式ａ１０、式ａ１１から、電流ΔＩ［ｊ］は以下の式ａ１２のように導き出される。
Figure JPOXMLDOC01-appb-I000010
式ａ１２において、２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）で示される項は、第１のアナログ電位Ｖｘ［ｉ、ｊ］及び第２のアナログ電位Ｖｗ［ｉ］の積と、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］及び第２のアナログ電位Ｖｗ［ｉ＋１］の積と、の和に相当する。
また、Ｉｏｆｆｓｅｔ［ｊ］は、配線ＲＷの電位を全て基準電位としたとき、すなわち第２のアナログ電位Ｖｗ［ｉ］を０、第２のアナログ電位Ｖｗ［ｉ＋１］を０としたときの電流ΔＩ［ｊ］とすると、式ａ１２から、以下の式ａ１３が導き出される。
Figure JPOXMLDOC01-appb-I000011
したがって、式ａ１１乃至式ａ１３から、第１のアナログデータと第２のアナログデータの積和値に相当する２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）は、以下の式ａ１４で表されることが分かる。
Figure JPOXMLDOC01-appb-I000012
そして、メモリセルＭＣに流れる電流の和を電流Ｉ［ｊ］、メモリセルＭＣＲに流れる電流の和を電流ＩＲＥＦ、回路１３または回路１４に流れる電流を電流Ｉｏｆｆｓｅｔ［ｊ］とすると、配線ＲＷ［ｉ］の電位をＶｗ［ｉ］、配線ＲＷ［ｉ＋１］の電位をＶｗ［ｉ＋１］としたときに配線ＢＬ［ｊ］から流れ出る電流Ｉｏｕｔ［ｊ］は、ＩＲＥＦ−Ｉ［ｊ］−Ｉｏｆｆｓｅｔ［ｊ］で表される。式ａ１４から、電流Ｉｏｕｔ［ｊ］は、２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）であり、第１のアナログ電位Ｖｘ［ｉ、ｊ］及び第２のアナログ電位Ｖｗ［ｉ］の積と、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］及び第２のアナログ電位Ｖｗ［ｉ＋１］の積と、の和に相当することが分かる。
なお、トランジスタＴｒ２１は飽和領域で動作させることが望ましいが、トランジスタＴｒ２１の動作領域が理想的な飽和領域と異なっていたとしても、第１のアナログ電位Ｖｘ［ｉ、ｊ］及び第２のアナログ電位Ｖｗ［ｉ］の積と、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］及び第２のアナログ電位Ｖｗ［ｉ＋１］の積との和に相当する電流を、所望の範囲内の精度で問題なく得ることができる場合は、トランジスタＴｒ２１は飽和領域で動作しているものとみなせる。
例えば、ｊ列目のメモリセルＭＣ［１、ｊ］乃至［Ｍ、ｊ］に第ｌ層の各ニューロンの重み係数ｗｎ１ （ｌ）乃至ｗｎＭ （ｌ）を第１のアナログデータとしてそれぞれ格納し、配線ＲＷ［１］乃至配線ＲＷ［Ｍ］を介して第（ｌ−１）層のニューロンの出力ｚ１ （ｌ−１）乃至出力ｚＭ （ｌ−１）をメモリセルＭＣ［１、ｊ］乃至メモリセルＭＣ［Ｍ、ｊ］に第２のアナログデータとしてそれぞれ入力する。上記動作により、第ｌ層の第ｎのニューロンへの入力の総和（ネット値）ｕｎ （ｌ）を、電流ΔＩｏｕｔ［ｊ］から得ることができる。従って、半導体装置１０７を用いることにより、式ａ１の演算を行うことができる。
例えば、ｊ列目のメモリセルＭＣ［１、ｊ］乃至［Ｍ、ｊ］に第（ｌ＋１）層の各ニューロンの重み係数ｗｎ１ （ｌ＋１）乃至ｗｎＭ （ｌ＋１）を第１のアナログデータとしてそれぞれ格納し、配線ＲＷ［１］乃至配線ＲＷ［Ｍ］を介して第ｌ層のニューロンの出力ｚ１ ｌ乃至出力ｚＭ ｌをメモリセルＭＣ［１、ｊ］乃至メモリセルＭＣ［Ｍ、ｊ］に第２のアナログデータとしてそれぞれ入力する。上記動作により、第（ｌ＋１）層の第ｋのニューロンへの入力の総和（ネット値）ｕｋ （ｌ＋１）を、電流ΔＩｏｕｔ［ｊ］から得ることができる。従って、半導体装置１０７を用いることにより、式ａ３の演算を行うことができる。
例えば、ｊ列目のメモリセルＭＣ［１、ｊ］乃至［Ｋ、ｊ］に第（ｌ＋１）層の各ニューロンの重み係数ｗｎ１ （ｌ＋１）乃至ｗｎＫ （ｌ＋１）を第１のアナログデータとしてそれぞれ格納し、配線ＲＷ［１］乃至配線ＲＷ［Ｋ］を介して第（ｌ＋１）層のニューロンの誤差δ１ （ｌ＋１）乃至δＫ （ｌ＋１）をメモリセルＭＣ［１、ｊ］乃至［Ｋ、ｊ］に第２のアナログデータとしてそれぞれ入力する。上記動作により、式ａ５におけるΣｋδｋ （ｌ＋１）・ｗｋｎ （ｌ＋１）の値を、電流ΔＩｏｕｔ［ｊ］から得ることができる。従って、半導体装置１０７を用いることにより、式ａ５の演算の一部を行うことができる。
本発明の一態様により、アナログデータの演算処理をデジタルデータに変換せずとも実行することができるので、演算回路の回路規模を小さく抑えることができる。或いは、本発明の一態様により、アナログデータの演算処理をデジタルデータに変換せずとも実行することができるので、アナログデータの演算処理に要する時間を抑えることができる。或いは、本発明の一態様により、アナログデータの演算処理に要する時間を抑えつつ、演算回路の低消費電力化を実現することができる。
次いで、記憶回路１１（ＭＥＭ）と、参照用記憶回路１２（ＲＭＥＭ）の具体的な構成の一例について、図１９を用いて説明する。
図１９では、記憶回路１１（ＭＥＭ）がｙ行ｘ列の複数のメモリセルＭＣを有し、参照用記憶回路１２（ＲＭＥＭ）がｙ行１列の複数のメモリセルＭＣＲを有する場合を例示している。
記憶回路１１は、配線ＲＷと、配線ＷＷと、配線ＷＤと、配線ＶＲと、配線ＢＬとに電気的に接続されている。図１９では、配線ＲＷ［１］乃至配線ＲＷ［ｙ］が各行のメモリセルＭＣにそれぞれ電気的に接続され、配線ＷＷ［１］乃至配線ＷＷ［ｙ］が各行のメモリセルＭＣにそれぞれ電気的に接続され、配線ＷＤ［１］乃至配線ＷＤ［ｘ］が各列のメモリセルＭＣにそれぞれ電気的に接続され、配線ＢＬ［１］乃至配線ＢＬ［ｘ］が各列のメモリセルＭＣにそれぞれ電気的に接続されている場合を例示している。また、図１９では、配線ＶＲ［１］乃至配線ＶＲ［ｘ］が各列のメモリセルＭＣにそれぞれ電気的に接続されている場合を例示している。なお、配線ＶＲ［１］乃至配線ＶＲ［ｘ］は、互いに電気的に接続されていても良い。
そして、参照用記憶回路１２は、配線ＲＷと、配線ＷＷと、配線ＷＤＲＥＦと、配線ＶＲＲＥＦと、配線ＢＬＲＥＦとに電気的に接続されている。図１９では、配線ＲＷ［１］乃至配線ＲＷ［ｙ］が各行のメモリセルＭＣＲにそれぞれ電気的に接続され、配線ＷＷ［１］乃至配線ＷＷ［ｙ］が各行のメモリセルＭＣＲにそれぞれ電気的に接続され、配線ＷＤＲＥＦが一列のメモリセルＭＣＲにそれぞれ電気的に接続され、配線ＢＬＲＥＦが一列のメモリセルＭＣＲにそれぞれ電気的に接続され、配線ＶＲＲＥＦが一列のメモリセルＭＣＲにそれぞれ電気的に接続されている場合を例示している。なお、配線ＶＲＲＥＦは、配線ＶＲ［１］乃至配線ＶＲ［ｘ］に電気的に接続されていても良い。
次いで、図１９に示した複数のメモリセルＭＣのうち、任意の２行２列のメモリセルＭＣと、図１９に示した複数のメモリセルＭＣＲのうち、任意の２行１列のメモリセルＭＣＲとの、具体的な回路構成と接続関係とを、一例として図２０に示す。
具体的に図２０では、ｉ行ｊ列目のメモリセルＭＣ［ｉ、ｊ］と、ｉ＋１行ｊ列目のメモリセルＭＣ［ｉ＋１、ｊ］と、ｉ行ｊ＋１列目のメモリセルＭＣ［ｉ、ｊ＋１］と、ｉ＋１行ｊ＋１列目のメモリセルＭＣ［ｉ＋１、ｊ＋１］とを図示している。また、具体的に図２０では、ｉ行目のメモリセルＭＣＲ［ｉ］と、ｉ＋１行目のメモリセルＭＣＲ［ｉ＋１］とを図示している。なお、ｉは１からｙ−１までの任意の数で、ｊは１からｘ−１までの任意の数とする。
ｉ行目のメモリセルＭＣ［ｉ、ｊ］と、メモリセルＭＣ［ｉ、ｊ＋１］と、メモリセルＭＣＲ［ｉ］は、配線ＲＷ［ｉ］及び配線ＷＷ［ｉ］に電気的に接続されている。また、ｉ＋１行目のメモリセルＭＣ［ｉ＋１、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ＋１］と、メモリセルＭＣＲ［ｉ＋１］は、配線ＲＷ［ｉ＋１］及び配線ＷＷ［ｉ＋１］に電気的に接続されている。
ｊ列目のメモリセルＭＣ［ｉ、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ］は、配線ＷＤ［ｊ］、配線ＶＲ［ｊ］、及び配線ＢＬ［ｊ］に電気的に接続されている。また、ｊ＋１列目のメモリセルＭＣ［ｉ、ｊ＋１］と、メモリセルＭＣ［ｉ＋１、ｊ＋１］は、配線ＷＤ［ｊ＋１］、配線ＶＲ［ｊ＋１］、及び配線ＢＬ［ｊ＋１］に電気的に接続されている。また、メモリセルＭＣＲ［ｉ］と、ｉ＋１行目のメモリセルＭＣＲ［ｉ＋１］は、配線ＷＤＲＥＦ、配線ＶＲＲＥＦ、及び配線ＢＬＲＥＦに電気的に接続されている。
そして、各メモリセルＭＣと各メモリセルＭＣＲは、トランジスタＴｒ２１と、トランジスタＴｒ２２と、容量素子Ｃ１１と、を有する。トランジスタＴｒ２２は、メモリセルＭＣまたはメモリセルＭＣＲへの第１のアナログ電位の入力を制御する機能を有する。トランジスタＴｒ２１は、ゲートに入力された電位に従って、アナログ電流を生成する機能を有する。容量素子Ｃ１１は、メモリセルＭＣまたはメモリセルＭＣＲにおいて保持されている第１のアナログ電位に、第２のアナログ電位を加算する機能を有する。
具体的に、図２０に示すメモリセルＭＣでは、トランジスタＴｒ２２は、ゲートが配線ＷＷに電気的に接続され、ソース又はドレインの一方が配線ＷＤに電気的に接続され、ソース又はドレインの他方がトランジスタＴｒ２１のゲートに電気的に接続されている。また、トランジスタＴｒ２１は、ソース又はドレインの一方が配線ＶＲに電気的に接続され、ソース又はドレインの他方が配線ＢＬに電気的に接続されている。容量素子Ｃ１１は、第１の電極が配線ＲＷに電気的に接続され、第２の電極がトランジスタＴｒ２１のゲートに電気的に接続されている。
また、図２０に示すメモリセルＭＣＲでは、トランジスタＴｒ２２は、ゲートが配線ＷＷに電気的に接続され、ソース又はドレインの一方が配線ＷＤＲＥＦに電気的に接続され、ソース又はドレインの他方がトランジスタＴｒ２１のゲートに電気的に接続されている。また、トランジスタＴｒ２１は、ソース又はドレインの一方が配線ＶＲＲＥＦに電気的に接続され、ソース又はドレインの他方が配線ＢＬＲＥＦに電気的に接続されている。容量素子Ｃ１１は、第１の電極が配線ＲＷに電気的に接続され、第２の電極がトランジスタＴｒ２１のゲートに電気的に接続されている。
メモリセルＭＣにおいてトランジスタＴｒ２１のゲートをノードＮとすると、メモリセルＭＣでは、トランジスタＴｒ２２を介してノードＮに第１のアナログ電位が入力され、次いでトランジスタＴｒ２２がオフになるとノードＮが浮遊状態になり、ノードＮにおいて第１のアナログ電位が保持される。また、メモリセルＭＣでは、ノードＮが浮遊状態になると、容量素子Ｃ１１の第１の電極に入力された第２のアナログ電位がノードＮに与えられる。上記動作により、ノードＮは、第１のアナログ電位に、第２のアナログ電位が加算されることで得られる電位となる。
なお、容量素子Ｃ１１の第１の電極の電位は容量素子Ｃ１１を介してノードＮに与えられるため、実際には、第１の電極の電位の変化量がそのままノードＮの電位の変化量に反映されるわけではない。具体的には、容量素子Ｃ１１の容量値と、トランジスタＴｒ２１のゲート容量の容量値と、寄生容量の容量値とから一意に決まる結合係数を、第１の電極の電位の変化量に乗ずることで、ノードＮの電位の変化量を正確に算出することができる。以下、説明を分かり易くするために、第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものとして説明を行う。
トランジスタＴｒ２１は、ノードＮの電位にしたがってそのドレイン電流が定まる。よって、トランジスタＴｒ２２がオフになることでノードＮの電位が保持されると、トランジスタＴｒ２１のドレイン電流の値も保持される。上記ドレイン電流には第１のアナログ電位と第２のアナログ電位が反映されている。
また、メモリセルＭＣＲにおいてトランジスタＴｒ２１のゲートをノードＮＲＥＦとすると、メモリセルＭＣＲでは、トランジスタＴｒ２２を介してノードＮＲＥＦに第１の参照電位が入力され、次いでトランジスタＴｒ２２がオフになるとノードＮＲＥＦが浮遊状態になり、ノードＮＲＥＦにおいて第１の参照電位が保持される。また、メモリセルＭＣＲでは、ノードＮＲＥＦが浮遊状態になると、容量素子Ｃ１１の第１の電極に入力された第２のアナログ電位がノードＮＲＥＦに与えられる。上記動作により、ノードＮＲＥＦは、第１の参照電位に、第２のアナログ電位が加算されることで得られる電位となる。
トランジスタＴｒ２１は、ノードＮＲＥＦの電位にしたがってそのドレイン電流が定まる。よって、トランジスタＴｒ２２がオフになることでノードＮＲＥＦの電位が保持されると、トランジスタＴｒ２１のドレイン電流の値も保持される。上記ドレイン電流には第１の参照電位と第２のアナログ電位が反映されている。
メモリセルＭＣ［ｉ、ｊ］のトランジスタＴｒ２１に流れるドレイン電流を電流Ｉ［ｉ、ｊ］とし、メモリセルＭＣ［ｉ＋１、ｊ］のトランジスタＴｒ２１に流れるドレイン電流を電流Ｉ［ｉ＋１、ｊ］とすると、配線ＢＬ［ｊ］からメモリセルＭＣ［ｉ、ｊ］及びメモリセルＭＣ［ｉ＋１、ｊ］に供給される電流の和は、電流Ｉ［ｊ］となる。また、メモリセルＭＣ［ｉ、ｊ＋１］のトランジスタＴｒ２１に流れるドレイン電流を電流Ｉ［ｉ、ｊ＋１］とし、メモリセルＭＣ［ｉ＋１、ｊ＋１］のトランジスタＴｒ２１に流れるドレイン電流を電流Ｉ［ｉ＋１、ｊ＋１］とすると、配線ＢＬ［ｊ＋１］からメモリセルＭＣ［ｉ、ｊ＋１］及びメモリセルＭＣ［ｉ＋１、ｊ＋１］に供給される電流の和は、電流Ｉ［ｊ＋１］となる。また、メモリセルＭＣＲ［ｉ］のトランジスタＴｒ２１に流れるドレイン電流を電流ＩＲＥＦ［ｉ］とし、メモリセルＭＣＲ［ｉ＋１］のトランジスタＴｒ２１に流れるドレイン電流を電流ＩＲＥＦ［ｉ＋１］とすると、配線ＢＬＲＥＦからメモリセルＭＣＲ［ｉ］及びメモリセルＭＣＲ［ｉ＋１］に供給される電流の和は、電流ＩＲＥＦとなる。
次いで、回路１３と、回路１４と、電流源回路１５（ＣＲＥＦ）の具体的な構成の一例について、図２１を用いて説明する。
図２１では、図２０に示すメモリセルＭＣとメモリセルＭＣＲに対応した、回路１３、回路１４、電流源回路１５の構成の一例を示している。具体的に、図２１に示す回路１３は、ｊ列目のメモリセルＭＣに対応した回路１３［ｊ］と、ｊ＋１列目のメモリセルＭＣに対応した回路１３［ｊ＋１］とを有する。また、図２１に示す回路１４は、ｊ列目のメモリセルＭＣに対応した回路１４［ｊ］と、ｊ＋１列目のメモリセルＭＣに対応した回路１４［ｊ＋１］とを有する。
そして、回路１３［ｊ］及び回路１４［ｊ］は、配線ＢＬ［ｊ］に電気的に接続されている。また、回路１３［ｊ＋１］及び回路１４［ｊ＋１］は、配線ＢＬ［ｊ＋１］に電気的に接続されている。
電流源回路１５は、配線ＢＬ［ｊ］、配線ＢＬ［ｊ＋１］、配線ＢＬＲＥＦに電気的に接続されている。そして、電流源回路１５は、配線ＢＬＲＥＦに電流ＩＲＥＦを供給する機能と、電流ＩＲＥＦと同じ電流または電流ＩＲＥＦに応じた電流を、配線ＢＬ［ｊ］及び配線ＢＬ［ｊ＋１］のそれぞれに供給する機能を有する。
具体的に、回路１３［ｊ］及び回路１３［ｊ＋１］は、トランジスタＴｒ２７乃至Ｔｒ２９と、容量素子Ｃ１３とをそれぞれ有する。オフセットの電流を設定する際に、回路１３［ｊ］において、トランジスタＴｒ２７は、電流Ｉ［ｊ］が電流ＩＲＥＦよりも大きい場合に、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ＩＣＭ［ｊ］を生成する機能を有する。また、回路１３［ｊ＋１］において、トランジスタＴｒ２７は、電流Ｉ［ｊ＋１］が電流ＩＲＥＦよりも大きい場合に、電流Ｉ［ｊ＋１］と電流ＩＲＥＦの差分に相当する電流ＩＣＭ［ｊ＋１］を生成する機能を有する。電流ＩＣＭ［ｊ］及び電流ＩＣＭ［ｊ＋１］は、回路１３［ｊ］及び回路１３［ｊ＋１］から配線ＢＬ［ｊ］及び配線ＢＬ［ｊ＋１］に供給される。
そして、回路１３［ｊ］及び回路１３［ｊ＋１］において、トランジスタＴｒ２７は、ソース又はドレインの一方が対応する配線ＢＬに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。トランジスタＴｒ２８は、ソース又はドレインの一方が配線ＢＬに電気的に接続されており、ソース又はドレインの他方がトランジスタＴｒ２７のゲートに電気的に接続されている。トランジスタＴｒ２９は、ソース又はドレインの一方がトランジスタＴｒ２７のゲートに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。容量素子Ｃ１３は、第１の電極がトランジスタＴｒ２７のゲートに電気的に接続されており、第２の電極が所定の電位が供給される配線に電気的に接続されている。
トランジスタＴｒ２８のゲートは配線ＯＳＭに電気的に接続されており、トランジスタＴｒ２９のゲートは配線ＯＲＭに電気的に接続されている。
なお、図２１では、トランジスタＴｒ２７がｐチャネル型であり、トランジスタＴｒ２８及びＴｒ２９がｎチャネル型である場合を例示している。
また、回路１４［ｊ］及び回路１４［ｊ＋１］は、トランジスタＴｒ２４乃至Ｔｒ２６と、容量素子Ｃ１２とをそれぞれ有する。オフセットの電流を設定する際に、回路１４［ｊ］において、トランジスタＴｒ２４は、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さい場合に、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ＩＣＰ［ｊ］を生成する機能を有する。また、回路１４［ｊ＋１］において、トランジスタＴｒ２４は、電流Ｉ［ｊ＋１］が電流ＩＲＥＦよりも小さい場合に、電流Ｉ［ｊ＋１］と電流ＩＲＥＦの差分に相当する電流ＩＣＰ［ｊ＋１］を生成する機能を有する。電流ＩＣＰ［ｊ］及び電流ＩＣＰ［ｊ＋１］は、配線ＢＬ［ｊ］及び配線ＢＬ［ｊ＋１］から回路１４［ｊ］及び回路１４［ｊ＋１］に引き込まれる。
なお、電流ＩＣＭ［ｊ］と電流ＩＣＰ［ｊ］とが、Ｉｏｆｆｓｅｔ［ｊ］に相当する。また、なお、電流ＩＣＭ［ｊ＋１］と電流ＩＣＰ［ｊ＋１］とが、Ｉｏｆｆｓｅｔ［ｊ＋１］に相当する。
そして、回路１４［ｊ］及び回路１４［ｊ＋１］において、トランジスタＴｒ２４は、ソース又はドレインの一方が対応する配線ＢＬに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。トランジスタＴｒ２５は、ソース又はドレインの一方が配線ＢＬに電気的に接続されており、ソース又はドレインの他方がトランジスタＴｒ２４のゲートに電気的に接続されている。トランジスタＴｒ２６は、ソース又はドレインの一方がトランジスタＴｒ２４のゲートに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。容量素子Ｃ１２は、第１の電極がトランジスタＴｒ２４のゲートに電気的に接続されており、第２の電極が所定の電位が供給される配線に電気的に接続されている。
トランジスタＴｒ２５のゲートは配線ＯＳＰに電気的に接続されており、トランジスタＴｒ２６のゲートは配線ＯＲＰに電気的に接続されている。
なお、図２１では、トランジスタＴｒ２４乃至Ｔｒ２６がｎチャネル型である場合を例示している。
また、電流源回路１５は、配線ＢＬに対応したトランジスタＴｒ３０と、配線ＢＬＲＥＦに対応したトランジスタＴｒ３１とを有する。具体的に、図２１に示す電流源回路１５は、トランジスタＴｒ３０として、配線ＢＬ［ｊ］に対応したトランジスタＴｒ３０［ｊ］と、配線ＢＬ［ｊ＋１］に対応したトランジスタＴｒ３０［ｊ＋１］とを有する場合を例示している。
そして、トランジスタＴｒ３０のゲートは、トランジスタＴｒ３１のゲートに電気的に接続されている。また、トランジスタＴｒ３０は、ソース又はドレインの一方が対応する配線ＢＬに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。トランジスタＴｒ３１は、ソース又はドレインの一方が配線ＢＬＲＥＦに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。
トランジスタＴｒ３０とトランジスタＴｒ３１とは、同じ極性を有している。図２１では、トランジスタＴｒ３０とトランジスタＴｒ３１とが、共にｐチャネル型を有する場合を例示している。
トランジスタＴｒ３１のドレイン電流は電流ＩＲＥＦに相当する。そして、トランジスタＴｒ３０とトランジスタＴｒ３１とはカレントミラー回路としての機能を有するため、トランジスタＴｒ３０のドレイン電流は、トランジスタＴｒ３１のドレイン電流とほぼ同じ値、またはトランジスタＴｒ３１のドレイン電流に応じた値となる。
なお、図２１に示した回路１３［ｊ］と回路１４［ｊ］の間にスイッチを設けても良い。また、回路１３［ｊ＋１］と回路１４［ｊ＋１］の間にスイッチを設けても良い。或いは、電流源回路１５が有するトランジスタＴｒ３１と、参照用記憶回路１２との間にスイッチを設けても良い。
次いで、図２０及び図２１を用いて、本発明の一態様に係る半導体装置１０７の具体的な動作の一例について説明する。
図２２は、図２０に示すメモリセルＭＣ、メモリセルＭＣＲと、図２１に示す回路１３、回路１４、電流源回路１５の動作を示すタイミングチャートの一例に相当する。図２２では、時刻Ｔ０１乃至時刻Ｔ０４において、メモリセルＭＣ及びメモリセルＭＣＲに第１のアナログデータを格納する動作が行われる。時刻Ｔ０５乃至時刻Ｔ１０において、回路１３及び回路１４にオフセットの電流Ｉｏｆｆｓｅｔを設定する動作が行われる。時刻Ｔ１１乃至時刻Ｔ１６において、第１のアナログデータと第２のアナログデータとの積和値に対応したデータを取得する動作が行われる。
なお、配線ＶＲ［ｊ］及び配線ＶＲ［ｊ＋１］にはローレベルの電位が供給されるものとする。また、回路１３に電気的に接続される所定の電位を有する配線は、全てハイレベルの電位ＶＤＤが供給されるものとする。また、回路１４に電気的に接続される所定の電位を有する配線は、全てローレベルの電位ＶＳＳが供給されるものとする。また、電流源回路１５に電気的に接続される所定の電位を有する配線は、全てハイレベルの電位ＶＤＤが供給されるものとする。
また、トランジスタＴｒ２１、Ｔｒ２４、Ｔｒ２７、Ｔｒ３０［ｊ］、Ｔｒ３０［ｊ＋１］、Ｔｒ３１は飽和領域で動作するものとする。
まず、時刻Ｔ０１乃至時刻Ｔ０２において、配線ＷＷ［ｉ］にハイレベルの電位が与えられ、配線ＷＷ［ｉ＋１］にローレベルの電位が与えられる。上記動作により、図２０に示すメモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メモリセルＭＣＲ［ｉ］においてトランジスタＴｒ２２がオンになる。また、メモリセルＭＣ［ｉ＋１、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ＋１］、メモリセルＭＣＲ［ｉ＋１］においてトランジスタＴｒ２２がオフの状態を維持する。
また、時刻Ｔ０１乃至時刻Ｔ０２では、図２０に示す配線ＷＤ［ｊ］と配線ＷＤ［ｊ＋１］とに、第１の参照電位ＶＰＲから第１のアナログ電位を差し引いた電位がそれぞれ与えられる。具体的に、配線ＷＤ［ｊ］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が与えられ、配線ＷＤ［ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ＋１］が与えられる。また、配線ＷＤＲＥＦには第１の参照電位ＶＰＲが与えられ、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
よって、図２０に示すメモリセルＭＣ［ｉ、ｊ］のノードＮ［ｉ、ｊ］にはトランジスタＴｒ２２を介して電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が与えられ、メモリセルＭＣ［ｉ、ｊ＋１］のノードＮ［ｉ、ｊ＋１］にはトランジスタＴｒ２２を介して電位ＶＰＲ−Ｖｘ［ｉ、ｊ＋１］が与えられ、メモリセルＭＣＲ［ｉ］のノードＮＲＥＦ［ｉ］にはトランジスタＴｒ２２を介して電位ＶＰＲが与えられる。
時刻Ｔ０２が終了すると、図２０に示す配線ＷＷ［ｉ］に与えられる電位はハイレベルからローレベルに変化し、メモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メモリセルＭＣＲ［ｉ］においてトランジスタＴｒ２２がオフになる。上記動作により、ノードＮ［ｉ、ｊ］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が保持され、ノードＮ［ｉ、ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ＋１］が保持され、ノードＮＲＥＦ［ｉ］には電位ＶＰＲが保持される。
次いで、時刻Ｔ０３乃至時刻Ｔ０４において、図２０に示す配線ＷＷ［ｉ］の電位はローレベルに維持され、配線ＷＷ［ｉ＋１］にハイレベルの電位が与えられる。上記動作により、図２０に示すメモリセルＭＣ［ｉ＋１、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ＋１］、メモリセルＭＣＲ［ｉ＋１］においてトランジスタＴｒ２２がオンになる。また、メモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メモリセルＭＣＲ［ｉ］においてトランジスタＴｒ２２がオフの状態を維持する。
また、時刻Ｔ０３乃至時刻Ｔ０４では、図２０に示す配線ＷＤ［ｊ］と配線ＷＤ［ｊ＋１］とに、第１の参照電位ＶＰＲから第１のアナログ電位を差し引いた電位がそれぞれ与えられる。具体的に、配線ＷＤ［ｊ］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が与えられ、配線ＷＤ［ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］が与えられる。また、配線ＷＤＲＥＦには第１の参照電位ＶＰＲが与えられ、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
よって、図２０に示すメモリセルＭＣ［ｉ＋１、ｊ］のノードＮ［ｉ＋１、ｊ］にはトランジスタＴｒ２２を介して電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が与えられ、メモリセルＭＣ［ｉ＋１、ｊ＋１］のノードＮ［ｉ＋１、ｊ＋１］にはトランジスタＴｒ２２を介して電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］が与えられ、メモリセルＭＣＲ［ｉ＋１］のノードＮＲＥＦ［ｉ＋１］にはトランジスタＴｒ２２を介して第１の参照電位ＶＰＲが与えられる。
時刻Ｔ０４が終了すると、図２０に示す配線ＷＷ［ｉ＋１］に与えられる電位はハイレベルからローレベルに変化し、メモリセルＭＣ［ｉ＋１、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ＋１］、メモリセルＭＣＲ［ｉ＋１］においてトランジスタＴｒ２２がオフになる。上記動作により、ノードＮ［ｉ＋１、ｊ］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が保持され、ノードＮ［ｉ＋１、ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］が保持され、ノードＮＲＥＦ［ｉ＋１］には第１の参照電位ＶＰＲが保持される。
次いで、時刻Ｔ０５乃至時刻Ｔ０６において、図２１に示す配線ＯＲＰ及び配線ＯＲＭにハイレベルの電位が与えられる。図２１に示す回路１３［ｊ］及び回路１３［ｊ＋１］では、配線ＯＲＭにハイレベルの電位が与えられることで、トランジスタＴｒ２９がオンになり、トランジスタＴｒ２７のゲートは電位ＶＤＤが与えられることでリセットされる。また、図２１に示す回路１４［ｊ］及び回路１４［ｊ＋１］では、配線ＯＲＰにハイレベルの電位が与えられることで、トランジスタＴｒ２６がオンになり、トランジスタＴｒ２４のゲートは電位ＶＳＳが与えられることでリセットされる。
時刻Ｔ０６が終了すると、図２１に示す配線ＯＲＰ及び配線ＯＲＭに与えられる電位はハイレベルからローレベルに変化し、回路１３［ｊ］及び回路１３［ｊ＋１］においてトランジスタＴｒ２９がオフになり、回路１４［ｊ］及び回路１４［ｊ＋１］においてトランジスタＴｒ２６がオフになる。上記動作により、回路１３［ｊ］及び回路１３［ｊ＋１］においてトランジスタＴｒ２７のゲートに電位ＶＤＤが保持され、回路１４［ｊ］及び回路１４［ｊ＋１］においてトランジスタＴｒ２４のゲートに電位ＶＳＳが保持される。
次いで、時刻Ｔ０７乃至時刻Ｔ０８において、図２１に示す配線ＯＳＰにハイレベルの電位が与えられる。また、図２０に示す配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。配線ＯＳＰにハイレベルの電位が与えられることにより、回路１４［ｊ］及び回路１４［ｊ＋１］においてトランジスタＴｒ２５がオンになる。
配線ＢＬ［ｊ］に流れる電流Ｉ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわち電流ΔＩ［ｊ］が正の場合、図２０に示すメモリセルＭＣ［ｉ、ｊ］のトランジスタＴｒ２１が引き込むことのできる電流と、メモリセルＭＣ［ｉ＋１、ｊ］のトランジスタＴｒ２１が引き込むことのできる電流との和が、トランジスタＴｒ３０［ｊ］のドレイン電流より小さいことを意味する。よって、電流ΔＩ［ｊ］が正の場合、回路１４［ｊ］においてトランジスタＴｒ２５がオンになると、トランジスタＴｒ３０［ｊ］のドレイン電流の一部がトランジスタＴｒ２４のゲートに流れ込み、当該ゲートの電位が上昇し始める。そして、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｊ］とほぼ等しくなると、トランジスタＴｒ２４のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２４のゲートの電位は、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｊ］、すなわちＩｏｆｆｓｅｔ［ｊ］（＝ＩＣＰ［ｊ］）となる電位に相当する。つまり、回路１４［ｊ］のトランジスタＴｒ２４は、電流ＩＣＰ［ｊ］を流し得る電流源に設定された状態であると言える。
同様に、配線ＢＬ［ｊ＋１］に流れる電流Ｉ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、つまり電流ΔＩ［ｊ＋１］が正の場合、回路１４［ｊ＋１］においてトランジスタＴｒ２５がオンになると、トランジスタＴｒ３０［ｊ＋１］のドレイン電流の一部がトランジスタＴｒ２４のゲートに流れ込み、当該ゲートの電位が上昇し始める。そして、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｊ＋１］とほぼ等しくなると、トランジスタＴｒ２４のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２４のゲートの電位は、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｊ＋１］、すなわちＩｏｆｆｓｅｔ［ｊ＋１］（＝ＩＣＰ［ｊ＋１］）となる電位に相当する。つまり、回路１４［ｊ＋１］のトランジスタＴｒ２４は、電流ＩＣＰ［ｊ＋１］を流し得る電流源に設定された状態であると言える。
時刻Ｔ０８が終了すると、図２１に示す配線ＯＳＰに与えられる電位はハイレベルからローレベルに変化し、回路１４［ｊ］及び回路１４［ｊ＋１］においてトランジスタＴｒ２５がオフになる。上記動作により、トランジスタＴｒ２４のゲートの電位は保持される。よって、回路１４［ｊ］は電流ＩＣＰ［ｊ］を流し得る電流源に設定された状態を維持し、回路１４［ｊ＋１］は電流ＩＣＰ［ｊ＋１］を流し得る電流源に設定された状態を維持する。
次いで、時刻Ｔ０９乃至時刻Ｔ１０において、図２１に示す配線ＯＳＭにハイレベルの電位が与えられる。また、図２０に示す配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。配線ＯＳＭにハイレベルの電位が与えられることにより、回路１３［ｊ］及び回路１３［ｊ＋１］においてトランジスタＴｒ２８がオンになる。
配線ＢＬ［ｊ］に流れる電流Ｉ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きい場合、すなわち電流ΔＩ［ｊ］が負の場合、図２０に示すメモリセルＭＣ［ｉ、ｊ］のトランジスタＴｒ２１が引き込むことのできる電流と、メモリセルＭＣ［ｉ＋１、ｊ］のトランジスタＴｒ２１が引き込むことのできる電流との和が、トランジスタＴｒ３０［ｊ］のドレイン電流より大きいことを意味する。よって、電流ΔＩ［ｊ］が負の場合、回路１３［ｊ］においてトランジスタＴｒ２８がオンになると、トランジスタＴｒ２７のゲートから配線ＢＬ［ｊ］に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジスタＴｒ２７のドレイン電流が電流ΔＩ［ｊ］の絶対値とほぼ等しくなると、トランジスタＴｒ２７のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２７のゲートの電位は、トランジスタＴｒ２７のドレイン電流が電流ΔＩ［ｊ］の絶対値、すなわちＩｏｆｆｓｅｔ［ｊ］（＝ＩＣＭ［ｊ］）となる電位に相当する。つまり、回路１３［ｊ］のトランジスタＴｒ２７は、電流ＩＣＭ［ｊ］を流し得る電流源に設定された状態であると言える。
同様に、配線ＢＬ［ｊ＋１］に流れる電流Ｉ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きい場合、つまり電流ΔＩ［ｊ＋１］が負の場合、回路１３［ｊ＋１］においてトランジスタＴｒ２８がオンになると、トランジスタＴｒ２７のゲートから配線ＢＬ［ｊ＋１］に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジスタＴｒ２７のドレイン電流が電流ΔＩ［ｊ＋１］の絶対値とほぼ等しくなると、トランジスタＴｒ２７のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２７のゲートの電位は、トランジスタＴｒ２７のドレイン電流が電流ΔＩ［ｊ＋１］の絶対値、すなわちＩｏｆｆｓｅｔ［ｊ＋１］（＝ＩＣＭ［ｊ＋１］）となる電位に相当する。つまり、回路１３［ｊ＋１］のトランジスタＴｒ２７は、電流ＩＣＭ［ｊ＋１］を流し得る電流源に設定された状態であると言える。
時刻Ｔ１０が終了すると、図２１に示す配線ＯＳＭに与えられる電位はハイレベルからローレベルに変化し、回路１３［ｊ］及び回路１３［ｊ＋１］においてトランジスタＴｒ２８がオフになる。上記動作により、トランジスタＴｒ２７のゲートの電位は保持される。よって、回路１３［ｊ］は電流ＩＣＭ［ｊ］を流し得る電流源に設定された状態を維持し、回路１３［ｊ＋１］は電流ＩＣＭ［ｊ＋１］を流し得る電流源に設定された状態を維持する。
なお、回路１４［ｊ］及び回路１４［ｊ＋１］において、トランジスタＴｒ２４は電流を引き込む機能を有する。そのため、時刻Ｔ０７乃至時刻Ｔ０８において配線ＢＬ［ｊ］に流れる電流Ｉ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きく電流ΔＩ［ｊ］が負の場合、或いは、配線ＢＬ［ｊ＋１］に流れる電流Ｉ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きく電流ΔＩ［ｊ＋１］が負の場合、回路１４［ｊ］または回路１４［ｊ＋１］から過不足なく配線ＢＬ［ｊ］または配線ＢＬ［ｊ＋１］に電流を供給するのが難しくなる恐れがある。この場合、配線ＢＬ［ｊ］または配線ＢＬ［ｊ＋１］に流れる電流と、配線ＢＬＲＥＦに流れる電流とのバランスを取るために、メモリセルＭＣのトランジスタＴｒ２１と、回路１４［ｊ］または回路１４［ｊ＋１］のトランジスタＴｒ２４と、トランジスタＴｒ３０［ｊ］またはＴｒ３０［ｊ＋１］とが、共に飽和領域で動作することが困難になる可能性がある。
時刻Ｔ０７乃至時刻Ｔ０８において電流ΔＩ［ｊ］が負の場合でも、トランジスタＴｒ２１、Ｔｒ２４、Ｔｒ３０［ｊ］またはＴｒ３０［ｊ＋１］における飽和領域での動作を確保するために、時刻Ｔ０５乃至時刻Ｔ０６において、トランジスタＴｒ２７のゲートを電位ＶＤＤにリセットするのではなく、トランジスタＴｒ２７のゲートの電位を所定のドレイン電流が得られる程度の高さに設定しておいても良い。上記構成により、トランジスタＴｒ３０［ｊ］またはＴｒ３０［ｊ＋１］のドレイン電流に加えてトランジスタＴｒ２７から電流が供給されるため、トランジスタＴｒ２１において引き込めない分の電流を、トランジスタＴｒ２４においてある程度引き込むことができるため、トランジスタＴｒ２１、Ｔｒ２４、Ｔｒ３０［ｊ］またはＴｒ３０［ｊ＋１］における飽和領域での動作を確保することができる。
なお、時刻Ｔ０９乃至時刻Ｔ１０において、配線ＢＬ［ｊ］に流れる電流Ｉ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわち電流ΔＩ［ｊ］が正の場合、時刻Ｔ０７乃至時刻Ｔ０８において回路１４［ｊ］が電流ＩＣＰ［ｊ］を流し得る電流源に既に設定されているため、回路１３［ｊ］においてトランジスタＴｒ２７のゲートの電位はほぼ電位ＶＤＤのままとなる。同様に、配線ＢＬ［ｊ＋１］に流れる電流Ｉ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわち電流ΔＩ［ｊ＋１］が正の場合、時刻Ｔ０７乃至時刻Ｔ０８において回路１４［ｊ＋１］が電流ＩＣＰ［ｊ＋１］を流し得る電流源に既に設定されているため、回路１３［ｊ＋１］においてトランジスタＴｒ２７のゲートの電位はほぼ電位ＶＤＤのままとなる。
次いで、時刻Ｔ１１乃至時刻Ｔ１２において、図２０に示す配線ＲＷ［ｉ］に第２のアナログ電位Ｖｗ［ｉ］が与えられる。また、配線ＲＷ［ｉ＋１］には、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられたままである。具体的に、配線ＲＷ［ｉ］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｉ］の電位は電位Ｖｗ［ｉ］であると仮定する。
配線ＲＷ［ｉ］が電位Ｖｗ［ｉ］になると、容量素子Ｃ１１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図２０に示すメモリセルＭＣ［ｉ、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］となり、メモリセルＭＣ［ｉ、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ＋１］＋Ｖｗ［ｉ］となる。そして、上記の式ａ１４から、メモリセルＭＣ［ｉ、ｊ］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ］からＩｏｆｆｓｅｔ［ｊ］を差し引いた電流、すなわち、配線ＢＬ［ｊ］から流れ出る電流Ｉｏｕｔ［ｊ］に反映されることが分かる。また、メモリセルＭＣ［ｉ、ｊ＋１］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ＋１］からＩｏｆｆｓｅｔ［ｊ＋１］を差し引いた電流、すなわち、配線ＢＬ［ｊ＋１］から流れ出る電流Ｉｏｕｔ［ｊ＋１］に反映されることが分かる。
時刻Ｔ１２が終了すると、配線ＲＷ［ｉ］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
次いで、時刻Ｔ１３乃至時刻Ｔ１４において、図２０に示す配線ＲＷ［ｉ＋１］に第２のアナログ電位Ｖｗ［ｉ＋１］が与えられる。また、配線ＲＷ［ｉ］には、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられたままである。具体的に、配線ＲＷ［ｉ＋１］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ＋１］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｉ＋１］の電位は電位Ｖｗ［ｉ＋１］であると仮定する。
配線ＲＷ［ｉ＋１］が電位Ｖｗ［ｉ＋１］になると、容量素子Ｃ１１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図２０に示すメモリセルＭＣ［ｉ＋１、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］となり、メモリセルＭＣ［ｉ＋１、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］＋Ｖｗ［ｉ＋１］となる。そして、上記の式ａ１４から、メモリセルＭＣ［ｉ＋１、ｊ］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ］からＩｏｆｆｓｅｔ［ｊ］を差し引いた電流、すなわち、電流Ｉｏｕｔ［ｊ］に反映されることが分かる。また、メモリセルＭＣ［ｉ＋１、ｊ＋１］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ＋１］からＩｏｆｆｓｅｔ［ｊ＋１］を差し引いた電流、すなわち、電流Ｉｏｕｔ［ｊ＋１］に反映されることが分かる。
時刻Ｔ１４が終了すると、配線ＲＷ［ｉ＋１］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
次いで、時刻Ｔ１５乃至時刻Ｔ１６において、図２０に示す配線ＲＷ［ｉ］に第２のアナログ電位Ｖｗ［ｉ］が与えられ、配線ＲＷ［ｉ＋１］に第２のアナログ電位Ｖｗ［ｉ＋１］が与えられる。具体的に、配線ＲＷ［ｉ］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ］だけ高い電位となり、配線ＲＷ［ｉ＋１］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ＋１］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｉ］の電位は電位Ｖｗ［ｉ］であり、配線ＲＷ［ｉ＋１］の電位は電位Ｖｗ［ｉ＋１］であると仮定する。
配線ＲＷ［ｉ］が電位Ｖｗ［ｉ］になると、容量素子Ｃ１１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図２０に示すメモリセルＭＣ［ｉ、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］となり、メモリセルＭＣ［ｉ、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ＋１］＋Ｖｗ［ｉ］となる。また、配線ＲＷ［ｉ＋１］が電位Ｖｗ［ｉ＋１］になると、容量素子Ｃ１１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図２０に示すメモリセルＭＣ［ｉ＋１、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］となり、メモリセルＭＣ［ｉ＋１、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］＋Ｖｗ［ｉ＋１］となる。
そして、上記の式ａ１４から、メモリセルＭＣ［ｉ、ｊ］とメモリセルＭＣ［ｉ＋１、ｊ］とに対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ］からＩｏｆｆｓｅｔ［ｊ］を差し引いた電流、すなわち、電流Ｉｏｕｔ［ｊ］に反映されることが分かる。また、メモリセルＭＣ［ｉ、ｊ＋１］とメモリセルＭＣ［ｉ＋１、ｊ＋１］とに対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ＋１］からＩｏｆｆｓｅｔ［ｊ＋１］を差し引いた電流、すなわち、電流Ｉｏｕｔ［ｊ＋１］に反映されることが分かる。
時刻Ｔ１６が終了すると、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
上記構成により、積和演算を小さな回路規模で行うことができる。また、上記構成により、積和演算を高速で行うことができる。また、上記構成により、低消費電力で積和演算を行うことができる。
なお、トランジスタＴｒ２２、Ｔｒ２５、Ｔｒ２６、Ｔｒ２８、Ｔｒ２９は、オフ電流の著しく低いトランジスタを用いることが望ましい。トランジスタＴｒ２２にオフ電流の著しく低いトランジスタを用いることにより、ノードＮの電位の保持を長時間に渡って行うことができる。また、トランジスタＴｒ２５及びＴｒ２６にオフ電流の著しく低いトランジスタを用いることにより、トランジスタＴｒ２４のゲートの電位の保持を、長時間に渡って行うことができる。また、トランジスタＴｒ２８及びＴｒ２９にオフ電流の著しく低いトランジスタを用いることにより、トランジスタＴｒ２７のゲートの電位の保持を、長時間に渡って行うことができる。
トランジスタのオフ電流を下げるには、例えば、チャネル形成領域をバンドギャップが大きい半導体で形成すればよい。上述したように、バンドギャップが大きい半導体とは、バンドギャップが２．２ｅＶ以上の半導体を指す場合があるが、このような半導体材料として酸化物半導体が挙げられる。トランジスタＴｒ２２、Ｔｒ２５、Ｔｒ２６、Ｔｒ２８、Ｔｒ２９として、ＯＳトランジスタを用いればよい。
なお、本実施の形態は、少なくともその一部を本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、本発明の一態様に係る表示システムを搭載した電子機器の例について説明する。
図２３（Ａ）、（Ｂ）に、携帯情報端末１８００の一例を示す。携帯情報端末１８００は、筐体１８０１、筐体１８０２、表示部１８０３、表示部１８０４、及びヒンジ部１８０５等を有する。
筐体１８０１と筐体１８０２は、ヒンジ部１８０５で連結されている。携帯情報端末１８００は、図２３（Ａ）に示すように折り畳んだ状態から、図２３（Ｂ）に示すように筐体１８０１と筐体１８０２を開くことができる。
例えば、表示部１８０３及び表示部１８０４に、文書情報を表示することが可能であり、電子書籍端末としても用いることができる。また、表示部１８０３及び表示部１８０４に静止画像や動画像を表示することもできる。
このように、携帯情報端末１８００は、持ち運ぶ際には折り畳んだ状態にできるため、汎用性に優れる。
なお、筐体１８０１及び筐体１８０２には、電源ボタン、操作ボタン、外部接続ポート、スピーカ、マイク等を有していてもよい。
図２３（Ｃ）に携帯情報端末の一例を示す。図２３（Ｃ）に示す携帯情報端末１８１０は、筐体１８１１、表示部１８１２、操作ボタン１８１３、外部接続ポート１８１４、スピーカ１８１５、マイク１８１６、カメラ１８１７等を有する。
携帯情報端末１８１０は、表示部１８１２にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指やスタイラスなどで表示部１８１２に触れることで行うことができる。
また、操作ボタン１８１３の操作により、電源のＯＮ、ＯＦＦ動作や、表示部１８１２に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。
また、携帯情報端末１８１０の内部に、ジャイロセンサまたは加速度センサ等の検出装置を設けることで、携帯情報端末１８１０の向き（縦か横か）を判断して、表示部１８１２の画面表示の向きを自動的に切り替えるようにすることができる。また、画面表示の向きの切り替えは、表示部１８１２を触れること、操作ボタン１８１３の操作、またはマイク１８１６を用いた音声入力等により行うこともできる。
携帯情報端末１８１０は、例えば、電話機、手帳または情報閲覧装置等から選ばれた一つまたは複数の機能を有する。具体的には、スマートフォンとして用いることができる。携帯情報端末１８１０は、例えば、移動電話、電子メール、文章閲覧及び作成、音楽再生、動画再生、インターネット通信、ゲームなどの種々のアプリケーションを実行することができる。
図２３（Ｄ）に、カメラの一例を示す。カメラ１８２０は、筐体１８２１、表示部１８２２、操作ボタン１８２３、シャッターボタン１８２４等を有する。またカメラ１８２０には、着脱可能なレンズ１８２６が取り付けられている。
ここではカメラ１８２０として、レンズ１８２６を筐体１８２１から取り外して交換することが可能な構成としたが、レンズ１８２６と筐体が一体となっていてもよい。
カメラ１８２０は、シャッターボタン１８２４を押すことにより、静止画、または動画を撮像することができる。また、表示部１８２２はタッチセンサとしての機能を有し、表示部１８２２をタッチすることにより撮像することも可能である。
なお、カメラ１８２０は、ストロボ装置や、ビューファインダーなどを別途装着することができる。または、これらが筐体１８２１に組み込まれていてもよい。
図２４（Ａ）に、テレビジョン装置１８３０を示す。テレビジョン装置１８３０は、表示部１８３１、筐体１８３２、スピーカ１８３３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。
またテレビジョン装置１８３０は、リモコン操作機１８３４により、操作することができる。
テレビジョン装置１８３０が受信できる放送電波としては、地上波、または衛星から送信される電波などが挙げられる。また放送電波として、アナログ放送、デジタル放送などがあり、また映像及び音声、または音声のみの放送などがある。例えばＵＨＦ帯（約３００ＭＨｚ乃至３ＧＨｚ）またはＶＨＦ帯（３０ＭＨｚ乃至３００ＭＨｚ）のうちの特定の周波数帯域で送信される放送電波を受信することができる。また例えば、複数の周波数帯域で受信した複数のデータを用いることで、転送レートを高くすることができ、より多くの情報を得ることができる。これによりフルハイビジョンを超える解像度を有する映像を、表示部１８３１に表示させることができる。例えば、４Ｋ−２Ｋ、８Ｋ−４Ｋ、１６Ｋ−８Ｋ、またはそれ以上の解像度を有する映像を表示させることができる。
また、インターネットやＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、Ｗｉ−Ｆｉ（登録商標）などのコンピュータネットワークを介したデータ伝送技術により送信された放送のデータを用いて、表示部１８３１に表示する画像を生成する構成としてもよい。このとき、テレビジョン装置１８３０にチューナを有さなくてもよい。
図２４（Ｂ）は円柱状の柱１８４２に取り付けられたデジタルサイネージ１８４０を示している。デジタルサイネージ１８４０は、表示部１８４１を有する。
表示部１８４１が広いほど、一度に提供できる情報量を増やすことができる。また、表示部１８４１が広いほど、人の目につきやすく、例えば、広告の宣伝効果を高めることができる。
表示部１８４１にタッチセンサを適用することで、表示部１８４１に画像または動画を表示するだけでなく、使用者が直感的に操作することができ、好ましい。また、路線情報もしくは交通情報などの情報を提供するための用途に用いる場合には、直感的な操作によりユーザビリティを高めることができる。
図２４（Ｃ）はノート型のパーソナルコンピュータ１８５０を示している。パーソナルコンピュータ１８５０は、表示部１８５１、筐体１８５２、タッチパッド１８５３、接続ポート１８５４等を有する。
タッチパッド１８５３は、ポインティングデバイスや、ペンタブレット等の入力手段として機能し、指やスタイラス等で操作することができる。
また、タッチパッド１８５３には表示素子が組み込まれている。図２４（Ｃ）に示すように、タッチパッド１８５３の表面に入力キー１８５５を表示することで、タッチパッド１８５３をキーボードとして使用することができる。このとき、入力キー１８５５に触れた際に、振動により触感を実現するため、振動モジュールがタッチパッド１８５３に組み込まれていてもよい。
図２５（Ａ）、（Ｂ）、（Ｃ）は、それぞれ折り畳みが可能な電子機器を示している。
図２５（Ａ）に示す電子機器１９００は、筐体１９０１ａ、筐体１９０１ｂ、ヒンジ１９０３、表示部１９０２ａ、表示部１９０２ｂ等を有する。表示部１９０２ａは筐体１９０１ａに、表示部１９０２ｂは筐体１９０１ｂに、それぞれ組み込まれている。
筐体１９０１ａと筐体１９０１ｂとは、ヒンジ１９０３で回転可能に連結されている。電子機器１９００は、筐体１９０１ａと筐体１９０１ｂとが閉じた状態と、図２５（Ａ）に示すように開いた状態と、に変形することができる。これにより、持ち運ぶ際には可搬性に優れ、使用するときには大きな表示領域により、視認性に優れる。
また、ヒンジ１９０３は、筐体１９０１ａと筐体１９０１ｂとを開いたときに、これらの角度が所定の角度よりも大きい角度にならないように、ロック機構を有することが好ましい。例えば、ロックがかかる（それ以上に開かない）角度は、９０度以上１８０度未満であることが好ましく、代表的には、９０度、１２０度、１３５度、または１５０度などとすることができる。これにより、利便性、安全性、及び信頼性を高めることができる。
表示部１９０２ａ及び表示部１９０２ｂの少なくとも一方は、タッチセンサとして機能し、指やスタイラスなどにより操作することができる。
筐体１９０１ａまたは筐体１９０１ｂのいずれか一には、無線通信モジュールが設けられ、インターネットやＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、Ｗｉ−Ｆｉ（登録商標）などのコンピュータネットワークを介して、データを送受信することが可能である。
表示部１９０２ａと表示部１９０２ｂには、一つのフレキシブルディスプレイが組み込まれていてもよい。これにより、表示部１９０２ａと表示部１９０２ｂの間で途切れることのない連続した表示を行うことができる。
図２５（Ｂ）には、携帯型のゲーム機として機能する電子機器１９１０を示している。電子機器１９１０は、筐体１９１１ａ、筐体１９１１ｂ、表示部１９１２ａ、表示部１９１２ｂ、ヒンジ１９１３、操作ボタン１９１４ａ、操作ボタン１９１４ｂ等を有する。
また、筐体１９１１ｂには、カートリッジ１９１５を挿入することができる。カートリッジ１９１５は、例えばゲームなどのアプリケーションソフトが記憶されており、カートリッジ１９１５を交換することにより、電子機器１９１０で様々なアプリケーションを実行することができる。
また、図２５（Ｂ）では、表示部１９１２ａのサイズと、表示部１９１２ｂのサイズが異なる例を示している。具体的には、操作ボタン１９１４ａ及び操作ボタン１９１４ｂの設けられる筐体１９１１ｂが有する表示部１９１２ｂよりも、筐体１９１１ａに設けられる表示部１９１２ａは大きい。例えば、表示部１９１２ａに主画面となる表示を行い、表示部１９１２ｂには操作画面となる表示を行うなど、それぞれの表示部を使い分けることができる。
図２５（Ｃ）に示す電子機器１９２０は、ヒンジ１９２３により連結された筐体１９２１ａと筐体１９２１ｂに亘って、フレキシブルな表示部１９２２が設けられている。
表示部１９２２は、少なくともその一部が湾曲することができる。表示部１９２２は、筐体１９２１ａから筐体１９２１ｂにかけて、連続的に画素が配置され、曲面状の表示を行うことができる。
ヒンジ１９２３は、上述したロック機構を有しているため、表示部１９２２に無理な力がかかることなく、表示部１９２２が破損することを防ぐことができる。そのため、信頼性の高い電子機器を実現できる。
図２３乃至図２５に示す電子機器には、上記実施の形態で例示した、表示システム１００を搭載することができる。そのため、電子機器で動作するアプリケーションによって、表示部のフレーム周波数を変更し、また静止画を表示する場合にはＩＤＳ駆動を行うことで、電子機器の消費電力を低減することができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
本実施の形態では、上記ＯＳトランジスタに用いることができる、金属酸化物について説明する。以下では特に、金属酸化物とＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）の詳細について説明する。
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタのチャネル形成領域に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
ＣＡＣ−ＯＳは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
なお、金属酸化物は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう）である。
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合金属酸化物である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
一方、ＣＡＣ−ＯＳは、金属酸化物の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ　ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
またＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。従って、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
また例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。従って、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
従って、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ−ＯＳは、さまざまな半導体装置に最適である。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
Ｃ４：容量素子、Ｃ６：容量素子、Ｃ１１：容量素子、Ｃ１２：容量素子、Ｃ１３：容量素子、ＣＳ１：容量素子、ＤＬ＿Ｙ：ソース線、ＤＬ＿１：ソース線、ＤＬａ１：ソース線、ＤＬａ２：ソース線、ＤＬｂ１：ソース線、ＤＬｂ２：ソース線、ＧＬ＿Ｘ：ゲート線、ＧＬ＿１：ゲート線、ＧＬ＿２：ゲート線、ＬＯＡＤ１：信号、ＬＯＡＤ２：信号、ＮＷ１：トランジスタ、ＳＡＶＥ１：信号、ＳＡＶＥ２：信号、Ｔ０１：時刻、Ｔ１：トランジスタ、Ｔ０２：時刻、Ｔ２：トランジスタ、Ｔ０３：時刻、Ｔ０４：時刻、Ｔ０５：時刻、Ｔ０６：時刻、Ｔ６：トランジスタ、Ｔ０７：時刻、Ｔ０８：時刻、Ｔ０９：時刻、Ｔ１０：時刻、Ｔ１１：時刻、Ｔ１２：時刻、Ｔ１３：時刻、Ｔ１４：時刻、Ｔ１５：時刻、Ｔ１６：時刻、Ｔｒ２１：トランジスタ、Ｔｒ２２：トランジスタ、Ｔｒ２４：トランジスタ、Ｔｒ２５：トランジスタ、Ｔｒ２６：トランジスタ、Ｔｒ２７：トランジスタ、Ｔｒ２８：トランジスタ、Ｔｒ２９：トランジスタ、Ｔｒ３０：トランジスタ、Ｔｒ３１：トランジスタ、１０：画素、１１：記憶回路、１２：参照用記憶回路、１３：回路、１４：回路、１５：電流源回路、１７：保持回路、１８：セレクタ、１９：フリップフロップ回路、２０：インバータ、２１：インバータ、２２：インバータ、２３：インバータ、２４：インバータ、２５：インバータ、２７：アナログスイッチ、２８：アナログスイッチ、３１：インバータ、３２：インバータ、３３：インバータ、３４：クロックドインバータ、３５：アナログスイッチ、３６：バッファ、６０：表示ユニット、６１：画素アレイ、６２：ゲートドライバ、６３：ゲートドライバ、６４：ソースドライバＩＣ、７０：タッチセンサユニット、７１：センサアレイ、７２：周辺回路、７３：ＴＳドライバ、７４：センス回路、７５：コントローラＩＣ、８０：表示装置、９０：アプリケーションプロセッサ、１００：表示システム、１０７：半導体装置、１４３：光センサ、１４５：光、１５０：インターフェース、１５１：フレームメモリ、１５２：デコーダ、１５３：センサコントローラ、１５４：コントローラ、１５５：クロック生成回路、１６０：画像処理部、１６１：ガンマ補正回路、１６２：調光回路、１６３：調色回路、１６４：ＥＬ補正回路、１７０：メモリ、１７３：タイミングコントローラ、１７５：レジスタ、１７５Ａ：スキャンチェーンレジスタ部、１７５Ｂ：レジスタ部、１８４：タッチセンサコントローラ、１９０：領域、２０２：制御部、２０３：セルアレイ、２０４：センスアンプ回路、２０５：ドライバ、２０６：メインアンプ、２０７：入出力回路、２０８：周辺回路、２０９：メモリセル、２３０：レジスタ、２３１：揮発性レジスタ、２７０：回路、２７１：回路、２７２：回路、２７３：回路、２７４：回路、５０１：画素回路、５０２：画素部、５０４：駆動回路部、５０４ａ：ゲートドライバ、５０４ｂ：ソースドライバ、５０６：保護回路、５０７：端子部、５５０：トランジスタ、５５２：トランジスタ、５５４：トランジスタ、５６０：容量素子、５６２：容量素子、５７０：液晶素子、５７２：発光素子、７００：表示ユニット、７００Ａ：表示ユニット、７０１：基板、７０２：画素部、７０４：ソースドライバ回路部、７０５：基板、７０６：ゲートドライバ回路部、７０８：ＦＰＣ端子部、７１０：信号線、７１１：配線部、７１２：シール材、７１６：ＦＰＣ、７２１：ソースドライバＩＣ、７２２：ゲートドライバ回路、７２３：ＦＰＣ、７２４：プリント基板、７３０：絶縁膜、７３２：封止膜、７３４：絶縁膜、７３６：着色膜、７３８：遮光膜、７５０：トランジスタ、７５２：トランジスタ、７６０：接続電極、７７０：平坦化絶縁膜、７７２：導電膜、７７３：絶縁膜、７７４：導電膜、７７５：液晶素子、７７６：液晶層、７７８：構造体、７８０：異方性導電膜、７８２：発光素子、７８６：ＥＬ層、７８８：導電膜、７９０：容量素子、７９１：タッチセンサ、７９２：絶縁膜、７９３：電極、７９４：電極、７９５：絶縁膜、７９６：電極、７９７：絶縁膜、１８００：携帯情報端末、１８０１：筐体、１８０２：筐体、１８０３：表示部、１８０４：表示部、１８０５：ヒンジ部、１８１０：携帯情報端末、１８１１：筐体、１８１２：表示部、１８１３：操作ボタン、１８１４：外部接続ポート、１８１５：スピーカ、１８１６：マイク、１８１７：カメラ、１８２０：カメラ、１８２１：筐体、１８２２：表示部、１８２３：操作ボタン、１８２４：シャッターボタン、１８２６：レンズ、１８３０：テレビジョン装置、１８３１：表示部、１８３２：筐体、１８３３：スピーカ、１８３４：リモコン操作機、１８４０：デジタルサイネージ、１８４１：表示部、１８４２：柱、１８５０：パーソナルコンピュータ、１８５１：表示部、１８５２：筐体、１８５３：タッチパッド、１８５４：接続ポート、１８５５：入力キー、１９００：電子機器、１９０１ａ：筐体、１９０１ｂ：筐体、１９０２ａ：表示部、１９０２ｂ：表示部、１９０３：ヒンジ、１９１０：電子機器、１９１１ａ：筐体、１９１１ｂ：筐体、１９１２ａ：表示部、１９１２ｂ：表示部、１９１３：ヒンジ、１９１４ａ：操作ボタン、１９１４ｂ：操作ボタン、１９１５：カートリッジ、１９２０：電子機器、１９２１ａ：筐体、１９２１ｂ：筐体、１９２２：表示部、１９２３：ヒンジ

Claims (22)

  1. 　アプリケーションプロセッサと、
    　表示装置と、を有し、
    　前記表示装置は、コントローラと、表示ユニットと、タッチセンサユニットと、を有し、
    　前記アプリケーションプロセッサは、前記コントローラに、画像データ及び制御信号を出力し、
    　前記コントローラは、前記アプリケーションプロセッサに、前記タッチセンサユニットが検出したタッチ情報を出力し、
    　前記アプリケーションプロセッサは、前記画像データ及び前記タッチ情報から、前記表示ユニットのフレーム周波数を指示する第１の信号を生成し、
    　前記第１の信号は、前記制御信号の１つであることを特徴とする、表示システム。
  2. 　請求項１において、
    　前記表示ユニットは、ゲートドライバと、ソースドライバと、を有し、
    　前記アプリケーションプロセッサは、前記画像データ及び前記タッチ情報から、前記ゲートドライバ及び前記ソースドライバのいずれか一方または双方の動作を一時的に停止する第２の信号を生成し、
    　前記第２の信号は、前記制御信号の１つであることを特徴とする、表示システム。
  3. 　請求項１において、
    　前記コントローラは、フレームメモリと、画像処理部と、レジスタと、を有し、
    　前記フレームメモリは、前記画像データを格納する機能を有し、
    　前記画像処理部は、前記画像データを処理する機能を有し、
    　前記レジスタは、前記画像処理部が処理を行うためのパラメータを格納する機能を有し、
    　前記フレームメモリは、前記フレームメモリへの電源供給が遮断されている状態で、前記画像データを保持する機能を有し、
    　前記レジスタは、前記レジスタへの電源供給が遮断されている状態で、前記パラメータを保持する機能を有し、
    　前記アプリケーションプロセッサは、前記画像データ及び前記タッチ情報から、前記フレームメモリ、前記画像処理部、および前記レジスタに対する電源供給を一時的に遮断する第３の信号を生成し、
    　前記第３の信号は、前記制御信号の１つであることを特徴とする、表示システム。
  4. 　請求項３において、
    　前記レジスタは、揮発性レジスタと、保持回路と、を有し、
    　前記保持回路は、前記揮発性レジスタのデータを格納する機能を有し、
    　前記揮発性レジスタは、前記保持回路が格納したデータを読み込む機能を有し、
    　前記レジスタへの電源供給が遮断されている状態で、前記保持回路は、格納した前記データを保持する機能を有し、
    　前記アプリケーションプロセッサは、前記画像データ及び前記タッチ情報から、前記保持回路が前記揮発性レジスタのデータを格納するタイミングを指示する第４の信号を生成し、
    　前記第４の信号は、前記制御信号の１つであることを特徴とする、表示システム。
  5. 　請求項４において、
    　前記第４の信号は、前記アプリケーションプロセッサが前記画像データを前記コントローラに出力しているタイミングで、出力されることを特徴とする、表示システム。
  6. 　請求項１において、
    　前記アプリケーションプロセッサは、ニューラルネットワークを有する、表示システム。
  7. 　請求項６において、
    　前記アプリケーションプロセッサは、前記画像データ及び前記タッチ情報から、前記ニューラルネットワークのパラメータを変更する機能を有する、表示システム。
  8. 　請求項６において、
    　前記ニューラルネットワークは、アナログメモリを用いた積和演算回路を有する、表示システム。
  9. 　請求項８において、
    　前記アナログメモリを構成するトランジスタは、チャネル形成領域に金属酸化物を含む、表示システム。
  10. 　請求項１において、
    　前記表示ユニットは、チャネル形成領域に金属酸化物を含むトランジスタを有する、表示システム。
  11. 　請求項１において、
    　前記コントローラは、チャネル形成領域に金属酸化物を含むトランジスタを有する、表示システム。
  12. 　アプリケーションプロセッサと、
    　表示装置と、を有する電子機器であって、
    　前記表示装置は、コントローラと、表示ユニットと、を有し、
    　前記アプリケーションプロセッサは、前記コントローラに、画像データ及び制御信号を出力し、
    　前記アプリケーションプロセッサは、前記電子機器において動作するアプリケーションを分類する機能を有し、
    　前記アプリケーションプロセッサは、前記アプリケーションを分類した結果から、前記表示ユニットのフレーム周波数を指示する第１の信号を生成し、
    　前記第１の信号は、前記制御信号の１つであることを特徴とする、電子機器。
  13. 　請求項１２において、
    　前記表示ユニットは、ゲートドライバと、ソースドライバと、を有し、
    　前記アプリケーションプロセッサは、前記アプリケーションを分類した結果から、前記ゲートドライバ及び前記ソースドライバのいずれか一方または双方の動作を一時的に停止する第２の信号を生成し、
    　前記第２の信号は、前記制御信号の１つであることを特徴とする、電子機器。
  14. 　請求項１２において、
    　前記コントローラは、フレームメモリと、画像処理部と、レジスタと、を有し、
    　前記フレームメモリは、前記画像データを格納する機能を有し、
    　前記画像処理部は、前記画像データを処理する機能を有し、
    　前記レジスタは、前記画像処理部が処理を行うためのパラメータを格納する機能を有し、
    　前記フレームメモリは、前記フレームメモリへの電源供給が遮断されている状態で、前記画像データを保持する機能を有し、
    　前記レジスタは、前記レジスタへの電源供給が遮断されている状態で、前記パラメータを保持する機能を有し、
    　前記アプリケーションプロセッサは、前記アプリケーションを分類した結果から、前記フレームメモリ、前記画像処理部、および前記レジスタに対する電源供給を一時的に遮断する第３の信号を生成し、
    　前記第３の信号は、前記制御信号の１つであることを特徴とする、電子機器。
  15. 　請求項１４において、
    　前記レジスタは、揮発性レジスタと、保持回路と、を有し、
    　前記保持回路は、前記揮発性レジスタのデータを格納する機能を有し、
    　前記揮発性レジスタは、前記保持回路が格納したデータを読み込む機能を有し、
    　前記レジスタへの電源供給が遮断されている状態で、前記保持回路は、格納した前記データを保持する機能を有し、
    　前記アプリケーションプロセッサは、前記アプリケーションを分類した結果から、前記保持回路が前記揮発性レジスタのデータを格納するタイミングを指示する第４の信号を生成し、
    　前記第４の信号は、前記制御信号の１つであることを特徴とする、電子機器。
  16. 　請求項１５において、
    　前記第４の信号は、前記アプリケーションプロセッサが前記画像データを前記コントローラに出力しているタイミングで、出力されることを特徴とする、電子機器。
  17. 　請求項１２において、
    　前記アプリケーションプロセッサは、ニューラルネットワークを有する、電子機器。
  18. 　請求項１７において、
    　前記アプリケーションプロセッサは、前記アプリケーションを分類した結果から、前記ニューラルネットワークのパラメータを変更する機能を有する、電子機器。
  19. 　請求項１７において、
    　前記ニューラルネットワークは、アナログメモリを用いた積和演算回路を有する、電子機器。
  20. 　請求項１９において、
    　前記アナログメモリを構成するトランジスタは、チャネル形成領域に金属酸化物を含む、電子機器。
  21. 　請求項１２において、
    　前記表示ユニットは、チャネル形成領域に金属酸化物を含むトランジスタを有する、電子機器。
  22. 　請求項１２において、
    　前記コントローラは、チャネル形成領域に金属酸化物を含むトランジスタを有する、電子機器。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020250973A1 (ja) * 2019-06-13 2020-12-17 ソニー株式会社 画像処理装置及び画像処理方法、人工知能機能搭載表示装置、並びに学習済みニューラルネットワークモデルの生成方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005122466A (ja) * 2003-10-16 2005-05-12 Canon Inc 積和演算回路及びその方法
JP2010134029A (ja) * 2008-12-02 2010-06-17 Sharp Corp 画像表示装置および静止画像の表示方法
JP2011248356A (ja) * 2010-04-28 2011-12-08 Semiconductor Energy Lab Co Ltd 半導体表示装置及びその駆動方法
JP2013137532A (ja) * 2011-11-30 2013-07-11 Semiconductor Energy Lab Co Ltd 半導体表示装置
JP2016066065A (ja) * 2014-09-05 2016-04-28 株式会社半導体エネルギー研究所 表示装置、および電子機器
WO2017010049A1 (en) * 2015-07-13 2017-01-19 Denso Corporation Memristive neuromorphic circuit and method for training the memristive neuromorphic circuit

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9430735B1 (en) * 2012-02-23 2016-08-30 Micron Technology, Inc. Neural network in a memory device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005122466A (ja) * 2003-10-16 2005-05-12 Canon Inc 積和演算回路及びその方法
JP2010134029A (ja) * 2008-12-02 2010-06-17 Sharp Corp 画像表示装置および静止画像の表示方法
JP2011248356A (ja) * 2010-04-28 2011-12-08 Semiconductor Energy Lab Co Ltd 半導体表示装置及びその駆動方法
JP2013137532A (ja) * 2011-11-30 2013-07-11 Semiconductor Energy Lab Co Ltd 半導体表示装置
JP2016066065A (ja) * 2014-09-05 2016-04-28 株式会社半導体エネルギー研究所 表示装置、および電子機器
WO2017010049A1 (en) * 2015-07-13 2017-01-19 Denso Corporation Memristive neuromorphic circuit and method for training the memristive neuromorphic circuit

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020250973A1 (ja) * 2019-06-13 2020-12-17 ソニー株式会社 画像処理装置及び画像処理方法、人工知能機能搭載表示装置、並びに学習済みニューラルネットワークモデルの生成方法
CN113924612A (zh) * 2019-06-13 2022-01-11 索尼集团公司 图像处理装置、图像处理方法、具有人工智能功能的显示装置以及生成训练神经网络模型的方法
US11869449B2 (en) 2019-06-13 2024-01-09 Saturn Licensing Llc Image processing device, image processing method, display device having artificial intelligence function, and method of generating trained neural network model
CN113924612B (zh) * 2019-06-13 2024-04-05 索尼集团公司 图像处理装置、图像处理方法以及显示装置

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