JP2013137532A - 半導体表示装置 - Google Patents

Abstract

【課題】消費電力の低減を実現することができる半導体表示装置の提案。
【解決手段】画素を有する画素部と、画像情報を有する画像信号の画素部への書き込みを制御する駆動回路と、駆動回路の動作を制御するパネルコントローラと、画像情報が記憶される画像メモリと、半導体表示装置における各種回路への電源電圧の供給を制御する電源コントローラと、パネルコントローラ、画像メモリ、及び電源コントローラの動作を統括的に制御するＣＰＵとを有する。そして、画素部において静止画を表示する場合などに、駆動回路への電源電圧の供給を停止することで駆動回路を停止状態にし、画像信号の画素部への書き込みを停止する。さらに、駆動回路を停止状態にした後、パネルコントローラ及び画像メモリへの電源電圧の供給を停止し、ＣＰＵへの電源電圧の供給を停止する。
【選択図】図１

Description

トランジスタを画素に有するアクティブマトリクス型の半導体表示装置に関する。

結晶性を有するシリコンによって得られる高い移動度と、非晶質シリコンによって得られる均一な素子特性とを兼ね備えた新たな半導体として、酸化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集まっている。金属酸化物は様々な用途に用いられており、例えば、よく知られた金属酸化物である酸化インジウムは、液晶表示装置や発光装置などで透光性を有する画素電極に用いられている。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域に用いるトランジスタが、既に知られている（特許文献１及び特許文献２）。

特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報

ところで、半導体表示装置の性能を評価する上で低消費電力であることは重要なポイントの一つである。特に、携帯電話などの携帯型の電子機器だと、半導体表示装置の消費電力の高さは、連続使用時間の短縮化というデメリットに繋がるため、低消費電力化を図ることが強く要求される。

上述したような技術的背景のもと、本発明は、消費電力の低減を実現することができる半導体表示装置の提案を、課題の一つとする。

本発明の一態様に係る半導体表示装置は、画素を有する画素部と、画像情報を有する画像信号の画素部への書き込みを制御する駆動回路と、駆動回路の動作を制御するパネルコントローラと、画像情報が記憶される画像メモリと、半導体表示装置における各種回路への電源電圧の供給を制御する電源コントローラと、パネルコントローラ、画像メモリ、及び電源コントローラの動作を統括的に制御するＣＰＵとを有する。そして、本発明の一態様では、画素部において一の画像を連続して表示する場合に、駆動回路への電源電圧の供給を停止することで駆動回路を停止状態にし、画像信号の画素部への書き込みを停止する。さらに、駆動回路を停止状態にした後、パネルコントローラ及び画像メモリへの電源電圧の供給を停止し、ＣＰＵへの電源電圧の供給を停止する。

そして、本発明の一態様では、画像信号の画素部への書き込みが停止した後も、画素部における画像の表示を維持するために、オフ電流が極めて小さい絶縁ゲート電界効果型トランジスタ（以下、単にトランジスタとする）を、画素に設けることを特徴とする。上記トランジスタを、画素が有する表示素子への電流または電圧の供給を制御するための素子として用いることで、表示素子への電圧または電流の供給が維持される期間を長く確保することができる。よって、静止画のように、連続する幾つかのフレーム期間に渡って、画素部に同じ画像情報を有する画像信号が繰り返し書き込まれる場合などは、画像信号の画素部への書き込みを一時的に停止することで、駆動周波数を低くする、言い換えると一定期間内における画像信号の書き込み回数を少なくしても、画像の表示を維持することができる。

上記トランジスタは、シリコン半導体よりもバンドギャップが広い半導体を、チャネル形成領域に含むことを特徴とする。上述したような特性を有する半導体をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタを実現することができる。このような半導体としては、例えば、シリコンの約２倍以上の大きなバンドギャップを有する、酸化物半導体が挙げられる。上記構成を有するトランジスタを、表示素子に与えられる電圧を保持するためのスイッチング素子として用いることで、表示素子からの電荷のリークを防ぐことができる。

なお、ＣＰＵ内のレジスタ、キャッシュメモリなどに用いられている揮発性の記憶装置では、ＣＰＵへの電源電圧の供給を停止すると、保持されているデータが消失してしまう。そのため、ＣＰＵへの電源電圧の供給を停止する前に、フラッシュメモリ等の不揮発性を有する外部記憶装置に、レジスタ、キャッシュメモリなどの記憶装置に保持されているデータを、退避させておく必要がある。しかし、上記外部記憶装置からＣＰＵ内の記憶装置にデータを戻すのには時間を要する。そのため、静止画の表示が行われる短い期間において、消費電力の低減を目的とした電源電圧の供給停止のために、ハードディスク、フラッシュメモリ等の外部記憶装置にデータをバックアップするのは困難である。

そこで、本発明の一態様では、ＣＰＵ内に、下記の構成を有する記憶装置を設ける。上記記憶装置は、第１記憶回路と、当該第１記憶回路のデータを記憶する第２記憶回路とを有する。第２記憶回路は、電荷の蓄積によりデータの記憶を行う記憶部と、記憶部に蓄積された当該電荷を保持するトランジスタとを有する。記憶部は、容量素子またはトランジスタを有し、容量素子またはトランジスタのゲート容量に上記電荷が蓄積されるものとする。そして、本発明の一態様では、電荷の保持を行うトランジスタとして、上述したような、オフ電流が極めて小さいトランジスタを用いる。なお、上記第１記憶回路は、インバータまたはクロックドインバータなどの、入力された信号の極性を反転させて出力する論理素子を用いて構成することができる。

ＣＰＵは、第１記憶回路に保持されている各種のデータを、ＣＰＵへの電源電圧の供給が停止する前に、第２記憶回路に待避させる。具体的に、データの待避は、記憶部における電荷の保持により行い、上記電荷の保持は、上記オフ電流の低いトランジスタをオフにすることで行う。そして、ＣＰＵへの電源電圧の供給が再開された後に、待避させておいたデータを、第１記憶回路に戻す。上記構成により、電源の供給が停止されても記憶装置内のデータの消失を防ぐことができる。よって、ＣＰＵへの電源電圧の供給が停止する前に、外部記憶回路にデータを待避させる必要がないため、ＣＰＵにおいて、ミリ秒程度の短い時間でも電源の供給の停止を行うことができる。その結果、半導体表示装置の消費電力を低減させることができる。

本発明の一態様では、上記構成により、消費電力の低い半導体表示装置を実現することができる。

半導体表示装置の構成を示すブロック図。 半導体表示装置の動作を示す図。 半導体表示装置の動作を示す図。 消費電力の時間変化を示す図。 画素部の構造と、画素の回路図。 半導体表示装置の動作を示すタイミングチャート。 メモリセルの構成を示す図。 記憶素子の回路図。 記憶素子の動作を示すタイミングチャート。 記憶装置の構成を示す図。 シフトレジスタの構成を示す図。 シフトレジスタの動作を示すタイミングチャート。 ＣＰＵの構成を示すブロック図。 画素の上面図及び断面図。 電子機器の図。 記憶素子の回路図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、本発明の半導体表示装置は、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、トランジスタを画素部に有しているその他の半導体表示装置をその範疇に含む。

（実施の形態１）
図１に、本発明の一態様に係る半導体表示装置のブロック図を、一例として示す。なお、本明細書では、ブロック図において、回路を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの回路が複数の機能に係わることもあり得る。

図１に示すように、本発明の一態様に係る半導体表示装置１００は、ＣＰＵ１０１と、電源コントローラ１０２と、パネルコントローラ１０３と、画像メモリ１０４と、パネル１０５とを有する。また、パネル１０５は、各画素に表示素子を有する画素部１０６と、画素部１０６の動作を制御する駆動回路１０７とを有する。駆動回路１０７は、信号線駆動回路１０８、走査線駆動回路１０９などを有する。

ＣＰＵ１０１は、電源コントローラ１０２、パネルコントローラ１０３、及び画像メモリ１０４の動作を統括的に制御する機能を有する。また、ＣＰＵ１０１は、レジスタまたはキャッシュメモリなどの緩衝記憶装置として機能する、記憶装置１１０を有する。記憶装置１１０には、ＣＰＵ１０１が動作を行うのに必要な、使用頻度の高いデータやプログラムが記憶される。

電源コントローラ１０２は、ＣＰＵ１０１からの命令に従って、ＣＰＵ１０１、パネルコントローラ１０３、及び画像メモリ１０４に、電源電圧及び駆動信号の供給を行うか否かを選択する機能を有する。

画像メモリ１０４には、画像情報が記憶されている。画像メモリ１０４には、揮発性または不揮発性の記憶装置を用いることができる。揮発性の記憶装置として、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等を、画像メモリ１０４に用いることができる。ただし、画像メモリ１０４として用いる記憶装置が不揮発性である場合、電源電圧の供給が停止されても、画像情報が保持される。よって、電源電圧の供給の停止前と再開後とで、表示される画像が一致する場合に、電源電圧の供給の再開後に、画像情報の読み込みを再度行う必要がないので、消費電力を削減することができる。

例えば、不揮発性の記憶装置として、各メモリセルに、スイッチング素子として機能するトランジスタを有し、当該トランジスタは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体をチャネル形成領域に含んでいる、記憶装置を用いることができる。上記記憶装置は、フラッシュメモリなどの一般的な不揮発性の記憶装置よりも、画像情報の書き込み及び読み出しの速度が高いため、高速動作が要求される画像メモリ１０４に用いるのに適している。

パネルコントローラ１０３は、ＣＰＵ１０１からの命令に従って、画像メモリ１０４から画像情報を読み出し、画像情報を含む画像信号を形成する。また、パネルコントローラ１０３は、ＣＰＵ１０１からの命令に従って、画像信号に同期した駆動信号を生成する。そして、パネルコントローラ１０３は、画像信号及び駆動信号を、パネル１０５に供給する機能を有する。また、パネルコントローラ１０３は、ＣＰＵ１０１からの命令に従って、電源コントローラ１０２からの電源電圧を、駆動回路１０７に供給するか否かを選択する機能を有する。

パネルコントローラ１０３からの画像信号は、信号線駆動回路１０８に与えられる。また、パネルコントローラ１０３からの駆動信号は、信号線駆動回路１０８及び走査線駆動回路１０９に与えられる。

なお、ＣＰＵ１０１は、画像メモリ１０４に記憶されている画像情報に画像処理を施す機能を有していても良い。

駆動信号はパルスによって各種回路の動作を制御するための信号であるが、回路の構成によって、その動作に必要な駆動信号の種類は異なる。例えば、駆動回路１０７の駆動信号には、信号線駆動回路１０８の動作を制御する信号線駆動回路用スタートパルス信号（ＳＳＰ）、信号線駆動回路用クロック信号（ＳＣＫ）、走査線駆動回路１０９の動作を制御する走査線駆動回路用スタートパルス信号（ＧＳＰ）、走査線駆動回路用クロック信号（ＧＣＫ）などが含まれる。信号線駆動回路１０８と走査線駆動回路１０９は、パネルコントローラ１０３からの電源電圧及び駆動信号の供給により、動作状態となる。

また、ＣＰＵ１０１及びパネルコントローラ１０３の駆動信号には、クロック信号ＣＫなどがある。ＣＰＵ１０１及びパネルコントローラ１０３は、電源コントローラ１０２からの電源電圧及び駆動信号の供給により、動作状態となる。

次いで、図１に示した半導体表示装置を例に挙げて、本発明の一態様に係る半導体表示装置１００の動作の一例について説明する。

半導体表示装置１００では、ＣＰＵ１０１、パネルコントローラ１０３、画像メモリ１０４、及び駆動回路１０７を連続的に動作状態とする駆動方法と、ＣＰＵ１０１、パネルコントローラ１０３、画像メモリ１０４、及び駆動回路１０７を停止状態とする期間を設けることで、間欠的に動作状態とする駆動方法とを、採用することができる。連続的に動作状態とする駆動方法の場合、画素部１０６への画像信号の書き込みを行った後、次に画素部１０６への画像信号の書き込みを行うまでの間、ＣＰＵ１０１、パネルコントローラ１０３、画像メモリ１０４、及び駆動回路１０７は動作状態とする。よって、図２（Ａ）に示すように、連続的に動作状態とする駆動方法の場合には、電源コントローラ１０２により、ＣＰＵ１０１、パネルコントローラ１０３、画像メモリ１０４への電源電圧の供給が連続して行われる。

また、半導体表示装置１００では、画素部１０６において表示される画像が静止画である場合などに、間欠的に動作状態とする駆動方法を用いることができる。間欠的に動作状態とする駆動方法の場合、連続的に動作状態とする駆動方法の場合よりも、信号線駆動回路１０８と走査線駆動回路１０９の駆動周波数を低くすることができる。具体的に、ＣＰＵ１０１は、間欠的に動作状態とする駆動方法の場合に、駆動回路１０７への電源電圧及び駆動信号の供給を停止するよう、パネルコントローラ１０３に命令する。

図２（Ｂ）に示すように、パネルコントローラ１０３が上記命令に従って駆動回路１０７への電源電圧及び駆動信号の供給を停止すると、駆動回路１０７は停止状態になる。なお、駆動回路１０７への駆動信号の供給と、駆動回路１０７への電源電圧の供給は、同時に停止しても良いし、順に停止しても良い。ただし、駆動回路１０７への駆動信号の供給を停止した後に、駆動回路１０７への電源電圧の供給を停止することで、駆動回路１０７が誤動作を起こすことなく、駆動回路１０７を停止状態にすることができる。

次いで、駆動回路１０７を停止状態にした後、ＣＰＵ１０１は、パネルコントローラ１０３及び画像メモリ１０４への電源電圧及び駆動信号の供給を停止するよう、電源コントローラ１０２に命令する。図３（Ａ）に示すように、電源コントローラ１０２が上記命令に従って、パネルコントローラ１０３及び画像メモリ１０４への電源電圧及び駆動信号の供給を停止すると、パネルコントローラ１０３及び画像メモリ１０４は停止状態になる。

なお、パネルコントローラ１０３及び画像メモリ１０４への駆動信号の供給と、パネルコントローラ１０３及び画像メモリ１０４への電源電圧の供給は、同時に停止しても良いし、順に停止しても良い。ただし、駆動回路１０７の場合と同様に、パネルコントローラ１０３及び画像メモリ１０４への駆動信号の供給を停止した後に、パネルコントローラ１０３及び画像メモリ１０４への電源電圧の供給を停止することで、パネルコントローラ１０３及び画像メモリ１０４が誤動作を起こすことなく、パネルコントローラ１０３及び画像メモリ１０４を停止状態にすることができる。

パネルコントローラ１０３及び画像メモリ１０４が停止状態になった後、ＣＰＵ１０１は、電源コントローラ１０２に、ＣＰＵ１０１への電源電圧及び駆動信号の供給を停止するよう、命令する。そして、図３（Ｂ）に示すように、上記命令に従って、電源コントローラ１０２がＣＰＵ１０１への電源電圧及び駆動信号の供給を停止すると、ＣＰＵ１０１は停止状態になる。

なお、ＣＰＵ１０１への駆動信号の供給と、ＣＰＵ１０１への電源電圧の供給は、同時に停止しても良いし、順に停止しても良い。ただし、駆動回路１０７、パネルコントローラ１０３及び画像メモリ１０４の場合と同様に、ＣＰＵ１０１への駆動信号の供給を停止した後に、ＣＰＵ１０１への電源電圧の供給を停止することで、ＣＰＵ１０１が誤動作を起こすことなく、ＣＰＵ１０１を停止状態にすることができる。

上記一連の動作により、ＣＰＵ１０１、パネルコントローラ１０３、画像メモリ１０４、及び駆動回路１０７への電源電圧または駆動信号の供給は、全て停止される。そして、上記電源電圧または駆動信号の供給は、次に画素部１０６への画像信号の書き込みが開始されるまで、停止されたままとなる。

画素部１０６への画像信号の書き込みが再開される場合、画像信号の書き込みの命令が、入力装置などからＣＰＵ１０１及び電源コントローラ１０２に入力される。電源コントローラ１０２は、画像信号の書き込みの命令に従って、ＣＰＵ１０１、パネルコントローラ１０３、画像メモリ１０４への電源電圧及び駆動信号の供給を再開する。

具体的に、まず、電源コントローラ１０２は、画像信号の書き込みの命令に従って、ＣＰＵ１０１への電源電圧及び駆動信号の供給を再開する。ＣＰＵ１０１は、電源電圧の供給が再開されることで、再び動作状態となる。ＣＰＵ１０１への駆動信号の供給と電源電圧の供給は、同時に再開しても良いし、順に再開しても良い。ただし、ＣＰＵ１０１への電源電圧の供給を再開した後に、ＣＰＵ１０１への駆動信号の供給を再開することで、ＣＰＵ１０１が誤動作を起こすことなく、ＣＰＵ１０１を動作状態にすることができる。

次いで、ＣＰＵ１０１は、電源コントローラ１０２に、パネルコントローラ１０３及び画像メモリ１０４への電源電圧及び駆動信号の供給を行うよう命令する。そして、上記命令に従って、電源コントローラ１０２は、パネルコントローラ１０３及び画像メモリ１０４への電源電圧及び駆動信号の供給を再開する。パネルコントローラ１０３及び画像メモリ１０４は、電源電圧及び駆動信号の供給が再開されることで、再び動作状態となる。

なお、パネルコントローラ１０３及び画像メモリ１０４への駆動信号の供給と電源電圧の供給は、同時に再開しても良いし、順に再開しても良い。ただし、パネルコントローラ１０３及び画像メモリ１０４への電源電圧の供給を再開した後に、パネルコントローラ１０３及び画像メモリ１０４への駆動信号の供給を再開することで、パネルコントローラ１０３及び画像メモリ１０４が誤動作を起こすことなく、パネルコントローラ１０３及び画像メモリ１０４を動作状態にすることができる。

次いで、ＣＰＵ１０１は、パネルコントローラ１０３に、駆動回路１０７への電源電圧及び駆動信号の供給を行うよう命令する。パネルコントローラ１０３が上記命令に従って駆動回路１０７への電源電圧及び駆動信号の供給を再開することで、駆動回路１０７は再び動作状態となる。駆動回路１０７への駆動信号の供給と電源電圧の供給は、同時に再開しても良いし、順に再開しても良い。ただし、ＣＰＵ１０１、パネルコントローラ１０３及び画像メモリ１０４の場合と同様に、駆動回路１０７への電源電圧の供給を再開した後に、駆動回路１０７への駆動信号の供給を再開することで、駆動回路１０７が誤動作を起こすことなく、駆動回路１０７を動作状態にすることができる。

上記一連の動作により、ＣＰＵ１０１、パネルコントローラ１０３、画像メモリ１０４、及び駆動回路１０７への電源電圧の供給は、全て再開される。

なお、本発明の一態様では、静止画の表示を行う場合のみに、間欠的に動作状態とする駆動方法を適用できるわけではない。画像信号の書き換えを定期的に行い、動画を表示する場合にも、上述したような、間欠的に動作状態とする駆動方法を適用することは可能である。

本発明の一態様では、上述したような、電源電圧の供給の停止と再開を繰り返すことで、連続的に電源電圧がＣＰＵ１０１、パネルコントローラ１０３、画像メモリ１０４、及び駆動回路１０７に供給されている場合に比べて、半導体表示装置１００内の消費電力を低減させることができる。

図４（Ａ）に、駆動回路１０７における消費電力１２０、パネルコントローラ１０３及び画像メモリ１０４における消費電力１２１、ＣＰＵ１０１における消費電力１２２の時間変化を、模式的に示す。図４（Ａ）は、ＣＰＵ１０１、パネルコントローラ１０３、画像メモリ１０４、及び駆動回路１０７に、電源電圧が連続的に供給されている場合について、例示している。

図４（Ａ）の場合、所定の値の消費電力１２０乃至消費電力１２２が、半導体表示装置１００において連続的に消費されている。

また、図４（Ｂ）に、駆動回路１０７における消費電力１２０、パネルコントローラ１０３及び画像メモリ１０４における消費電力１２１、ＣＰＵ１０１における消費電力１２２の時間変化を、模式的に示す。図４（Ｂ）は、ＣＰＵ１０１、パネルコントローラ１０３、画像メモリ１０４、及び駆動回路１０７に、電源電圧が間欠的に供給されている場合について、例示している。

上述したように、本発明の一態様では、電源電圧の供給を、駆動回路１０７、パネルコントローラ１０３及び画像メモリ１０４、ＣＰＵ１０１の順に停止する。そして、本発明の一態様では、電源電圧の供給を、ＣＰＵ１０１、パネルコントローラ１０３及び画像メモリ１０４、駆動回路１０７の順に再開する。よって、本発明の一態様では、図４（Ｂ）に示すように、所定の値の消費電力１２０が、間欠的に消費されている。所定の値の消費電力１２０が消費されている期間では、画像信号の書き込みが行われる。また、本発明の一態様では、図４（Ｂ）に示すように、所定の値の消費電力１２１が、間欠的に消費されている。なおかつ、所定の値の消費電力１２１が消費されている期間内に、所定の値の消費電力１２０が消費されている期間が含まれている。また、本発明の一態様では、図４（Ｂ）に示すように、所定の値の消費電力１２２が、間欠的に消費されている。なおかつ、所定の値の消費電力１２２が消費されている期間内に、所定の値の消費電力１２１が消費されている期間と、所定の値の消費電力１２０が消費されている期間とが含まれている。

図４（Ｂ）の場合、消費電力１２０、消費電力１２１、及び消費電力１２２が間欠的に消費されるため、図４（Ａ）の場合よりも、半導体表示装置１００全体の消費電力を低く抑えることができる。

なお、本発明の一態様では、半導体表示装置１００の外部から、半導体表示装置１００の動作状態について通知するように要求された場合などに、画像信号の書き込みが行われない期間においても、ＣＰＵ１０１のみ動作することがあり得る。この場合、入力装置などからの命令に従って、ＣＰＵ１０１への電源電圧の供給が再開されるが、パネルコントローラ１０３及び画像メモリ１０４への電源電圧の供給と、駆動回路１０７への電源電圧の供給とは、停止されたままで良い。

図４（Ｃ）に、駆動回路１０７における消費電力１２０、パネルコントローラ１０３及び画像メモリ１０４における消費電力１２１、ＣＰＵ１０１における消費電力１２２の時間変化を、模式的に示す。図４（Ｃ）は、ＣＰＵ１０１、パネルコントローラ１０３、画像メモリ１０４、及び駆動回路１０７に、電源電圧が間欠的に供給されている場合について、図４（Ｂ）とは異なる例を、示している。

図４（Ｃ）では、期間ｔ１において、ＣＰＵ１０１への電源電圧の供給が行われている。また、図４（Ｃ）では、期間ｔ１において、パネルコントローラ１０３及び画像メモリ１０４への電源電圧の供給と、駆動回路１０７への電源電圧の供給とは、停止されている。よって、期間ｔ１では、所定の値の消費電力１２２が消費されている。図４（Ｃ）の場合も、消費電力１２０、消費電力１２１、及び消費電力１２２が間欠的に消費されるため、図４（Ａ）の場合よりも、半導体表示装置１００全体の消費電力を低く抑えることができる。

次いで、画素部１０６の具体的な構成について、半導体表示装置１００が液晶表示装置である場合を例に挙げて説明する。

図５（Ａ）に、画素部１０６の構成例を示す。図５（Ａ）では、画素部１０６に、走査線駆動回路によって電位が制御されるｙ本の走査線ＧＬ（ＧＬ１乃至ＧＬｙ）と、信号線駆動回路によって電位が制御されるｘ本の信号線ＳＬ（ＳＬ１乃至ＳＬｘ）とが設けられている。

そして、走査線ＧＬは、複数の画素１３０にそれぞれ接続されている。具体的に、各走査線ＧＬは、マトリクス状に設けられた複数の画素１３０のうち、いずれかの行に設けられたｘ個の画素１３０に接続される。

また、信号線ＳＬは、画素部１０６においてｘ列ｙ行に設けられた複数の画素１３０のうち、いずれかの列に設けられたｙ個の画素１３０に接続される。

なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。

なお、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

図５（Ｂ）に、画素１３０の回路図の一例を示す。図５（Ｂ）に示す画素１３０は、スイッチング素子として機能するトランジスタ１３１と、トランジスタ１３１を介して与えられた画像信号の電位に従って、その透過率が制御される液晶素子１３２と、容量素子１３３とを有する。

液晶素子１３２は、画素電極と、共通電極と、画素電極と共通電極間の電圧が印加される液晶を含んだ液晶層とを有している。そして、容量素子１３３は、液晶素子１３２が有する画素電極と共通電極間の電圧を保持する機能を有している。

液晶層には、例えば、サーモトロピック液晶またはリオトロピック液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、ネマチック液晶、スメクチック液晶、コレステリック液晶、または、ディスコチック液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、強誘電性液晶、または反強誘電性液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、主鎖型高分子液晶、側鎖型高分子液晶、或いは、複合型高分子液晶などの高分子液晶、または低分子液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、高分子分散型液晶（ＰＤＬＣ）に分類される液晶材料を用いることができる。

また、配向膜を用いないブルー相を示す液晶を液晶層に用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、カイラル剤や紫外線硬化樹脂を添加して温度範囲を改善する。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さいため好ましい。

また液晶の駆動方法としては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ブルー相モード、ＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モード、ＶＡ−ＩＰＳモード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどを適用することが可能である。

画素１３０は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどのその他の回路素子を、さらに有していても良い。

具体的に、図５（Ｂ）では、トランジスタ１３１のゲート電極が走査線ＧＬに接続されている。トランジスタ１３１は、そのソース端子またはドレイン端子の一方が信号線ＳＬに接続され、他方が液晶素子１３２の画素電極に接続されている。容量素子１３３は、一方の電極が液晶素子１３２の画素電極に接続されており、他方の電極が、特定の電位の与えられているノードに接続されている。なお、液晶素子１３２が有する共通電極にも特定の電位が与えられている。そして、共通電極に与えられる電位は、容量素子１３３が有する他方の電極に与えられる電位と共通であっても良い。

液晶素子１３２では、画素電極と共通電極の間に与えられる電圧の値に従って、液晶分子の配向が変化し、透過率が変化する。よって、液晶素子１３２は、信号線ＳＬに入力される画像信号の電位によって、その透過率が制御されることで、階調を表示することができる。

なお、トランジスタのソース端子とは、活性層の一部であるソース領域、或いは活性層に接続されたソース電極を意味する。同様に、トランジスタのドレイン端子とは、活性層の一部であるドレイン領域、或いは活性層に接続されたドレイン電極を意味する。

また、図５（Ｂ）では、画素１３０において、一のトランジスタ１３１をスイッチング素子として用いている場合について示しているが、本発明はこの構成に限定されない。一のスイッチング素子として機能する複数のトランジスタを用いていても良い。複数のトランジスタが一のスイッチング素子として機能する場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。

本明細書において、トランジスタが直列に接続されている状態とは、例えば、第１のトランジスタのソース端子またはドレイン端子の一方のみが、第２のトランジスタのソース端子またはドレイン端子の一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第１のトランジスタのソース端子またはドレイン端子の一方が第２のトランジスタのソース端子またはドレイン端子の一方に接続され、第１のトランジスタのソース端子またはドレイン端子の他方が第２のトランジスタのソース端子またはドレイン端子の他方に接続されている状態を意味する。

トランジスタ１３１が酸化物半導体などのバンドギャップが広い半導体をチャネル形成領域に含むことで、オフ電流が極めて小さく、なおかつ高耐圧であるトランジスタ１３１を実現することができる。そして、上記構成を有するトランジスタ１３１をスイッチング素子として用いることで、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタを用いた場合に比べて、液晶素子１３２に蓄積された電荷のリークを防ぐことができる。

なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレイン端子をソース端子とゲート電極よりも高い電位とした状態において、ソース端子の電位を基準としたときのゲート電極の電位が０Ｖ以下であるときに、ソース端子とドレイン端子の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレイン端子をソース端子とゲート電極よりも低い電位とした状態において、ソース端子の電位を基準としたときのゲート電極の電位が０Ｖ以上であるときに、ソース端子とドレイン端子の間に流れる電流のことを意味する。

酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。

具体的に、高純度化された酸化物半導体を半導体膜に用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０^６μｍでチャネル長が１０μｍの素子であっても、ソース端子とドレイン端子間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０^−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース端子とドレイン端子間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。

本発明の一態様では、オフ電流の極めて小さいトランジスタ１３１を用いることで、液晶素子１３２に与えられる電圧が保持される期間を長く確保することができる。そのため、静止画のように、連続する幾つかのフレーム期間に渡って、画素部１０６に同じ画像情報を有する画像信号が書き込まれる場合などは、駆動周波数を低くする、言い換えると一定期間内における画素部１０６への画像信号の書き込み回数を少なくしても、画像の表示を維持することができる。例えば、高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタ１３１を用いることで、画像信号の書き込みの間隔を１０秒以上、好ましくは３０秒以上、さらに好ましくは１分以上にすることができる。そして、画像信号が書き込まれる間隔を長くすればするほど、消費電力をより低減することができる。

また、画像信号の電位をより長い期間に渡って保持することができるため、画像信号の電位を保持するために、液晶素子１３２に容量素子１３３を接続しなくても、表示される画質が低下するのを防ぐことができる。よって、容量素子１３３を設けないことによって、或いは容量素子１３３のサイズを小さくすることによって、開口率を高めることができるため、半導体表示装置１００の消費電力を低減させることができる。

また、画像信号の電位の極性を、共通電極の電位を基準として反転させる反転駆動を行うことで、焼き付きと呼ばれる液晶材料の劣化を防ぐことができる。しかし、反転駆動を行うと、画像信号の極性が変化する際に信号線ＳＬに与えられる電位の変化が大きくなるため、スイッチング素子として機能するトランジスタ１３１のソース端子とドレイン端子の電位差が大きくなる。よって、トランジスタ１３１は、閾値電圧がシフトするなどの特性劣化が生じやすい。また、液晶素子１３２に保持されている電圧を維持するために、ソース端子とドレイン端子の電位差が大きくても、オフ電流が低いことが要求される。トランジスタ１３１に、シリコンまたはゲルマニウムよりもバンドギャップが大きく、真性キャリア密度が低い酸化物半導体などの半導体を用いることで、トランジスタ１３１の耐圧性を高め、オフ電流を著しく小さくすることができる。よって、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタを用いた場合に比べて、トランジスタ１３１の劣化を防ぎ、液晶素子１３２に保持されている電圧を維持することができる。

なお、酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。

ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末を所定のｍｏｌ数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。

次いで、画素部１０６及び駆動回路１０７の動作の一例について、図６を用いて説明する。図６に、画素部１０６の動作状態の時間変化と、駆動回路１０７の動作状態の時間変化とを、模式的に示す。

間欠的に動作状態とする駆動方法の場合、画素部１０６への画像信号の書き込みを行う期間Ａと、液晶素子１３２などの表示素子が画像信号による階調の表示を維持している期間Ｂとは、交互に出現する。図６では、期間Ａ１〜期間Ａ４で示す４つの期間Ａと、期間Ｂ１〜期間Ｂ４で示す４つの期間Ｂが、交互に出現している場合を例示している。具体的に図６では、各期間が、期間Ａ１、期間Ｂ１、期間Ａ２、期間Ｂ２、期間Ａ３、期間Ｂ３、期間Ａ４、期間Ｂ４の順に並んでいる。

期間Ａでは、駆動回路１０７に駆動信号及び電源電圧の供給を行うことで、信号線駆動回路１０８、走査線駆動回路１０９などの各駆動回路を動作している状態にする。図６では、駆動回路１０７が動作している状態を、ＳＳＴで示す。

走査線駆動回路１０９が動作状態になると、走査線駆動回路１０９により、画素部１０６の各走査線ＧＬに接続された画素１３０が、順に選択される。具体的に、図５（Ｂ）に示す画素１３０の場合、各走査線ＧＬに接続されたトランジスタ１３１がオンになる。信号線駆動回路１０８が動作状態になると、走査線駆動回路１０９により選択された画素１３０に、信号線駆動回路１０８から画像信号が入力される。具体的に、図５（Ｂ）に示す画素１３０の場合、オンのトランジスタ１３１を介して、画像信号の電位が液晶素子１３２の画素電極に与えられる。

上述した画像信号の画素部１０６への入力は、他の全ての画素１３０において、同様に行われる。全ての画素１３０の表示状態が設定され、画素部１０６全体において、画像信号の画像情報に基づいた画像が表示される。画素部１０６に画像信号が書き込まれて表示状態が設定されている状態を、図６ではＷで示す。

次いで、期間Ｂでは、駆動回路１０７への駆動信号及び電源電圧の供給を停止することで、信号線駆動回路１０８、走査線駆動回路１０９などの各駆動回路を停止状態にする。図６では、駆動回路１０７が動作を停止している状態を、ＳＳＴＰで示す。信号線駆動回路１０８が停止状態になることで、画像信号の画素部１０６への入力が停止する。

また、走査線駆動回路１０９が停止状態になることで、走査線駆動回路１０９による画素部１０６の選択が停止する。そのため、画素部１０６が有する表示素子は、直前の期間Ａにおいて設定された表示状態を保持する。表示素子による階調の表示が保持されている状態を、図６ではＨで示す。

具体的に、図６では、期間Ａ１において設定された表示状態を、期間Ｂ１において保持する。期間Ａ２において設定された表示状態を、期間Ｂ２において保持する。期間Ａ３において設定された表示状態を、期間Ｂ３において保持する。期間Ａ４において設定された表示状態を、期間Ｂ４において保持する。

本発明の一態様では、上述したように、オフ電流が極めて小さいトランジスタ１３１を用いているので、期間Ｂのそれぞれにおける表示状態の保持を、１０秒以上、好ましくは３０秒以上、さらに好ましくは１分以上にすることができる。

そして、本発明の一態様では、期間Ｂの長さを、入力装置などからの画像の書き換えの命令に従って、適宜変更することができる。例えば、図６では、期間Ｂ２の終了のタイミングを、画像の書き換えの命令に従って設定している場合を例示している。図６では、画像の書き換えの命令に従って期間Ｂ２が強制的に終了し、次いで、期間Ａ３が開始されている。よって、図６の場合、期間Ｂ２は、期間Ｂ１、期間Ｂ３などの、画像の書き換えの命令によらずに自動的に終了した期間Ｂに比べて、短い。

なお、表示素子が表示状態を維持できる期間には限りがある。よって、表示素子が表示状態を維持できる期間を考慮し、画像の書き換えの命令がない間における、期間Ｂが取り得る最大の長さをあらかじめ定めておく。すなわち、静止画の表示を行う期間が、期間Ｂの取り得る最大の長さよりも長い場合は、画像の書き換えの命令がなくても、自動的に当該期間Ｂを終了させる。そして、次の期間Ａにおいて同じ画像信号を画素部１０６に再度書き込み、画素部１０６において、前の期間Ｂにおいて保持されていた画像を、再度表示するようにする。

本発明の一態様では、間欠的に動作状態とする駆動方法の場合において、画像の表示を維持しつつ、画像信号の画素部１０６への書き込み回数を大幅に削減することができる。よって、駆動回路の駆動周波数を大幅に低減することができ、半導体表示装置１００の消費電力を低減することができる。

なお、連続的に動作状態とする駆動方法では、間欠的に動作状態とする駆動方法と同様に、画素部１０６に画像信号を書き込む。そして、表示素子は、画像信号に応じて階調の表示を行う。しかし、間欠的に動作状態とする駆動方法の場合とは異なり、全ての画素部１０６に画像信号を書き込んで表示状態を設定した後に、駆動回路１０７を必ずしも停止状態にしなくとも良い。

次いで、図１に示した半導体表示装置１００において、間欠的に動作状態とする駆動方法の場合に、パネルコントローラ１０３から駆動回路１０７に送られる駆動信号及び電源電圧について説明する。

パネルコントローラ１０３には、電源コントローラ１０２により、電源電圧Ｖｐが供給されている。また、電源コントローラ１０２により、クロック信号ＣＫなどの駆動信号が入力されている。パネルコントローラ１０３は、入力されたクロック信号ＣＫ及び電源電圧Ｖｐを用いて、各種電源電圧及び駆動信号を生成し、走査線駆動回路１０９又は信号線駆動回路１０８に供給する機能を有する。

なお、パネルコントローラ１０３で生成される駆動信号のうち、走査線駆動回路１０９に入力されるスタート信号ＳＰをスタート信号ＧＳＰ、信号線駆動回路１０８に入力されるスタート信号ＳＰをスタート信号ＳＳＰとする。また、パネルコントローラ１０３で生成される駆動信号のうち、走査線駆動回路１０９に入力されるクロック信号ＣＫをクロック信号ＧＣＫ、信号線駆動回路１０８に入力されるクロック信号ＣＫをクロック信号ＳＣＫとする。また、パネルコントローラ１０３で生成される電源電圧のうち、走査線駆動回路１０９に入力される電源電圧Ｖｐを電源電圧ＧＶｐ、信号線駆動回路１０８に入力される電源電圧Ｖｐを電源電圧ＳＶｐとする。

なお、スタート信号ＧＳＰは、垂直同期周波数に応じたパルス信号であり、スタート信号ＳＳＰは、一走査線ＧＬの選択期間に応じたパルス信号である。

また、クロック信号ＧＣＫは、１つのクロック信号に限定されず、位相の異なる複数のクロック信号をクロック信号ＧＣＫとして用いてもよい。複数のクロック信号をクロック信号ＧＣＫとして用いることにより、走査線駆動回路１０９の動作速度を向上させることができる。また、クロック信号ＳＣＫは、１つのクロック信号に限定されず、位相の異なる複数のクロック信号をクロック信号ＳＣＫとして用いてもよい。位相の異なる複数のクロック信号をクロック信号ＳＣＫとして用いることにより、信号線駆動回路１０８の動作速度を向上させることができる。なおクロック信号ＧＣＫ及びクロック信号ＳＣＫとして共通のクロック信号ＣＫを用いてもよい。

連続的に動作状態にあるフレーム期間では、パネルコントローラ１０３は、クロック信号ＣＫ及び電源電圧Ｖｐが入力されると、電源電圧ＧＶｐ、スタート信号ＧＳＰ、及びクロック信号ＧＣＫの、走査線駆動回路１０９への供給を開始する。具体的には、まず、電源電圧ＧＶｐの供給を開始し、電源電圧ＧＶｐの供給が安定したら、次にクロック信号ＧＣＫの供給を開始した後、スタート信号ＧＳＰの供給を開始する。なお、クロック信号ＧＣＫの供給を開始する直前に、クロック信号ＧＣＫの入力される配線に、クロック信号ＧＣＫのハイレベルの電位を印加することで、当該配線の電位を安定化させておくことが好ましい。上記方法により、動作を開始する際に、走査線駆動回路１０９が誤動作するのを防ぐことができる。

また、連続的に動作状態にあるフレーム期間では、パネルコントローラ１０３は、クロック信号ＣＫ及び電源電圧Ｖｐが入力されると、電源電圧ＳＶｐ、スタート信号ＳＳＰ、及びクロック信号ＳＣＫの信号線駆動回路１０８への供給を開始する。具体的には、まず、電源電圧ＳＶｐの供給を開始し、電源電圧ＳＶｐの供給が安定したら、次にクロック信号ＳＣＫの供給を開始した後、スタート信号ＳＳＰの供給を開始する。なお、クロック信号ＳＣＫの供給を開始する直前に、クロック信号ＳＣＫの入力される配線に、クロック信号ＳＣＫのハイレベルの電位を印加することで、当該配線の電位を安定化させておくことが好ましい。上記方法により、動作を開始する際に、信号線駆動回路１０８が誤動作するのを防ぐことができる。

走査線駆動回路１０９が動作を開始すると、走査線駆動回路１０９から走査線ＧＬにパルスを有する走査信号ＳＣＮが入力されることで、画素部１０６において画素１３０が順次選択される。そして、信号線駆動回路１０８が動作を開始すると、信号線駆動回路１０８から信号線ＳＬを介して選択された画素１３０に画像信号が入力される。画像信号が入力された画素１３０では、当該画像信号に従って液晶素子１３２などの表示素子が、階調の表示を行う。

次に、停止状態となるフレーム期間では、パネルコントローラ１０３は、電源電圧ＧＶｐ及びクロック信号ＧＣＫの供給を停止する。具体的には、まず、クロック信号ＧＣＫの供給を停止することで、走査線駆動回路１０９における走査信号ＳＣＮの供給を停止し、全ての走査線ＧＬの選択動作を終了させる。その後、電源電圧ＧＶｐの供給を停止する。なお、供給の停止とは、例えば信号又は電圧が入力されていた配線を浮遊状態にすること、或いは、信号又は電圧が入力されていた配線に、ローレベルの電位を与えることを意味する。上記方法により、動作を停止する際に、走査線駆動回路１０９が誤動作するのを防ぐことができる。

また、停止状態となるフレーム期間では、パネルコントローラ１０３は、電源電圧ＳＶｐ及びクロック信号ＳＣＫの供給を停止する。具体的には、まず、クロック信号ＳＣＫの供給を停止することで、信号線駆動回路１０８における画像信号の供給を停止し、全ての信号線ＳＬへの画像信号の入力動作を終了させる。その後、電源電圧ＳＶｐの供給を停止する。上記方法により、動作を停止する際に、信号線駆動回路１０８が誤動作するのを防ぐことができる。

そして、停止状態となるフレーム期間では、画素１３０が有する表示素子は、連続的に動作状態にあるフレーム期間に書き込まれた画像信号の画像情報に従って、定められた階調を保持する。例えば、液晶素子１３２を表示素子として用いる場合、液晶素子１３２が有する画素電極は浮遊状態となるため、当該液晶素子１３２は、連続的に動作状態にあるフレーム期間に書き込まれた画像信号のデータに基づいて設定された透過率を保持する。従って、停止状態となるフレーム期間において画素部１０６は、連続的に動作状態にあるフレーム期間に書き込まれた画像信号のデータに基づく画像を静止画として一定期間保持する。

次に、連続的に動作状態となるフレーム期間において、パネルコントローラ１０３は、上記駆動信号及び電源電圧の駆動回路１０７への供給を開始することで、信号線駆動回路１０８と走査線駆動回路１０９の動作を開始させる。

上記に一例として示すように、本実施の形態の一態様に係る半導体表示装置１００では、間欠的に動作状態とする駆動方法の場合において、駆動回路１０７への駆動信号及び電源電圧の供給を停止させ、且つ、画素部１０６において画像の表示を一定期間維持することができる。上記構成により、本実施の形態の一態様に係る半導体表示装置１００は、消費電力を低減することができる。

なお、本実施の形態では、パネルコントローラ１０３への各種駆動信号の入力が、電源コントローラ１０２により制御されている場合を例示しているが、本発明の一態様では、パネルコントローラ１０３への各種駆動信号の一部または全ての入力が、ＣＰＵ１０１により制御されていても良い。

次いで、本発明の一態様において、ＣＰＵ１０１が有する記憶装置１１０の構成について説明する。本発明の一態様において、記憶装置１１０は複数の記憶素子を有する。図８に、記憶素子２００の回路図の一例を示す。

記憶素子２００は、第１記憶回路２０１と、第２記憶回路２０２と、スイッチ２０３と、スイッチ２０４と、スイッチ２０５と、論理素子２０６と、容量素子２０７と、を有する。第１記憶回路２０１は、電源電圧が供給されている期間のみデータを保持する。第２記憶回路２０２は、記憶部に相当する容量素子２０８及びトランジスタ２１０と、記憶部における電荷の供給、保持、放出を制御するトランジスタ２０９と、を有する。

なお、記憶素子２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子をさらに有していても良い。

トランジスタ２０９は、酸化物半導体をチャネル形成領域に含む。

図８では、スイッチ２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ２１３を用いて構成され、スイッチ２０４は、一導電型とは異なる導電型（例えば、ｐチャネル型）のトランジスタ２１４を用いて構成した例を示す。

スイッチ２０３の第１の端子は、トランジスタ２１３のソース端子またはドレイン端子の一方に対応し、スイッチ２０３の第２の端子はトランジスタ２１３のソース端子またはドレイン端子の他方に対応し、スイッチ２０３はトランジスタ２１３のゲート電極に入力される制御信号Ｓ２によって、第１の端子と第２の端子の間の導通状態または非導通状態（つまり、トランジスタ２１３のオンまたはオフ）が選択される。

スイッチ２０４の第１の端子はトランジスタ２１４のソース端子またはドレイン端子の一方に対応し、スイッチ２０４の第２の端子はトランジスタ２１４のソース端子またはドレイン端子の他方に対応し、スイッチ２０４はトランジスタ２１４のゲート電極に入力される制御信号Ｓ２によって、第１の端子と第２の端子の間の導通状態または非導通状態（つまり、トランジスタ２１４のオンまたはオフ）が選択される。

トランジスタ２０９のソース端子またはドレイン端子の一方は、容量素子２０８の一対の電極のうちの一方、及びトランジスタ２１０のゲート電極と接続される。トランジスタ２１０のゲート電極をノードＭ２とする。

トランジスタ２１０のソース端子またはドレイン端子の一方は、電位Ｖ１が与えられる配線に接続され、他方は、スイッチ２０３の第１の端子と接続される。スイッチ２０３の第２の端子はスイッチ２０４の第１の端子と接続される。スイッチ２０４の第２の端子は電位Ｖ２が与えられる配線と接続される。スイッチ２０３の第２の端子と、スイッチ２０４の第１の端子と、論理素子２０６の入力端子と、容量素子２０７の一対の電極のうちの一方とは、接続される。スイッチ２０３の第２の端子及びスイッチ２０４の第１の端子を、ノードＭ１とする。

容量素子２０７の一対の電極のうちの他方は、一定の電位が与えられる構成とすることができる。例えば、ローレベルの電源電位（接地電位等）またはハイレベルの電源電位が与えられる構成とすることができる。容量素子２０７の一対の電極のうちの他方は、電位Ｖ１が与えられる配線と接続されていてもよい。容量素子２０８の一対の電極のうちの他方は、一定の電位が与えられる構成とすることができる。例えば、ローレベルの電源電位（接地電位等）またはハイレベルの電源電位が与えられる構成とすることができる。容量素子２０８の一対の電極のうちの他方は、電位Ｖ１が与えられる配線と接続されていてもよい。図８では、容量素子２０７の一対の電極のうちの他方、及び容量素子２０８の一対の電極のうちの他方が、電位Ｖ１が与えられる配線と接続されている例を示す。

なお、容量素子２０７は、寄生容量等を積極的に利用することによって省略することも可能である。容量素子２０８は、トランジスタ２１０のゲート容量等を積極的に利用することによって省略することも可能である。なお、ゲート容量とは、ゲート電極と活性層の間に形成される容量に相当する。

トランジスタ２０９のゲート電極には、制御信号Ｓ１が入力される。スイッチ２０３及びスイッチ２０４は、制御信号Ｓ１とは異なる制御信号Ｓ２によって第１の端子と第２の端子の間の導通状態または非導通状態が選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。スイッチ２０５は、制御信号Ｓ１及び制御信号２とは異なる制御信号Ｓ３によって第１の端子と第２の端子の間の導通状態または非導通状態を選択される。

トランジスタ２０９のソース端子またはドレイン端子の他方には、第１記憶回路２０１に保持されたデータに対応する信号が入力される。図８では、第１記憶回路２０１の出力端子ＯＵＴから出力された信号が、トランジスタ２０９のソース端子またはドレイン端子の他方に入力される例を示した。スイッチ２０３の第２の端子から出力される信号は、論理素子２０６によってその極性が反転された反転信号となり、制御信号Ｓ３によって第１の端子と第２の端子間が導通状態となったスイッチ２０５を介して第１記憶回路２０１に入力される。

なお、図８では、スイッチ２０３の第２の端子から出力される信号は、論理素子２０６及びスイッチ２０５を介して第１記憶回路２０１の入力端子（図８中、ＩＮと記載）に入力する例を示したが、本発明の一態様はこの構成に限定されない。スイッチ２０３の第２の端子から出力される信号が、極性を反転させられることなく、第１記憶回路２０１に入力されてもよい。例えば、第１記憶回路２０１内に、入力端子から入力された信号の極性が反転した信号が保持されるノードが存在する場合に、スイッチ２０３の第２の端子から出力される信号を当該ノードに入力することができる。

図８において、電位Ｖ１と電位Ｖ２の電位差に相当する電圧が、電源電圧として記憶素子２００に供給されている。第１記憶回路２０１には電位Ｖ１と電位Ｖ２の電位差に相当する電圧が、電源電圧として供給されていてもよい。第１記憶回路２０１に電源電圧が供給されない期間では、電位Ｖ１と電位Ｖ２をほぼ等電位とする。

なお、スイッチ２０５は、トランジスタを用いて構成することができる。当該トランジスタはｎチャネル型トランジスタであってもよいし、ｐチャネル型トランジスタであってもよい。また、ｎチャネル型トランジスタとｐチャネル型トランジスタを組み合わせて用いてもよい。例えば、スイッチ２０５として、アナログスイッチを用いることができる。

図８において、トランジスタ２０９は、酸化物半導体を含む半導体膜を挟んで上下に２つのゲート電極を有するトランジスタとすることもできる。一方のゲート電極に制御信号Ｓ１を入力し、他方のゲート電極には、制御信号Ｓ４を入力することができる。制御信号Ｓ４は、一定の電位の信号であってもよい。一定の電位は、電位Ｖ１や電位Ｖ２であってもよい。なお、半導体膜を挟んで上下に設けられた２つのゲート電極を接続し、制御信号Ｓ１を入力してもよい。トランジスタ２０９の他方のゲート電極に入力される信号によって、トランジスタ２０９の閾値電圧を制御することができる。閾値電圧を制御することで、トランジスタ２０９のオフ電流を更に低減することもできる。

図８において、記憶素子２００に用いられるトランジスタのうち、トランジスタ２０９以外のトランジスタは、チャネル形成領域に、酸化物半導体以外の半導体を含んでいても良い。例えば、トランジスタ２０９以外のトランジスタは、シリコンを含む半導体膜またはシリコン基板に、チャネル形成領域が形成されていても良い。

図８における第１記憶回路２０１は、第１の論理素子及び第２の論理素子を有する。そして、第１の論理素子の入力端子は第２の論理素子の出力端子と接続され、第２の論理素子の入力端子は第１の論理素子の出力端子と接続された構成を有する。第１の論理素子及び第２の論理素子は、それぞれ電源電圧が供給されている期間のみ、入力された信号に対応する信号を出力する。

また、論理素子としては、例えばインバータやクロックドインバータ等を用いることができる。

次いで、図８に示す記憶素子２００の駆動方法について、図９のタイミングチャートを用いて説明する。

図９のタイミングチャートにおいて、２２０は第１記憶回路２０１に保持されているデータを示し、Ｓ１は制御信号Ｓ１の電位を示し、Ｓ２は制御信号Ｓ２の電位を示し、Ｓ３は制御信号Ｓ３の電位を示し、Ｖ１は電位Ｖ１を示し、Ｖ２は電位Ｖ２を示す。電源電圧が記憶素子２００に供給されていない場合、電位Ｖ１と電位Ｖ２の電位差Ｖは、ほぼ０となる。Ｍ１はノードＭ１の電位を示し、Ｍ２はノードＭ２の電位を示す。

なお、以下に示す駆動方法では、図８に示した構成において、スイッチ２０３をｎチャネル型トランジスタとし、スイッチ２０４をｐチャネル型トランジスタとして、制御信号Ｓ２の電位がハイレベルの場合に、スイッチ２０３の第１の端子と第２の端子の間が導通状態となり、且つスイッチ２０４の第１の端子と第２の端子の間が非導通状態となり、制御信号Ｓ２の電位がローレベルの場合に、スイッチ２０３の第１の端子と第２の端子の間が非導通状態となり、且つスイッチ２０４の第１の端子と第２の端子の間が導通状態となる例を示す。また、スイッチ２０５は、制御信号Ｓ３の電位がハイレベルの場合に第１の端子と第２の端子の間が導通状態となり、制御信号Ｓ３の電位がローレベルの場合に第１の端子と第２の端子の間が非導通状態となる例を示す。また、トランジスタ２０９をｎチャネル型トランジスタとして、制御信号Ｓ１の電位がハイレベルの場合に、トランジスタ２０９がオンとなり、制御信号Ｓ１の電位がローレベルの場合に、トランジスタ２０９がオフとなる例を示す。

しかしながら、本発明の駆動方法はこれに限定されず、以下の説明における、スイッチ２０３、スイッチ２０４、スイッチ２０５、トランジスタ２０９の状態が同じとなるように、各制御信号の電位を定めることができる。

また、電位Ｖ１をローレベルの電源電位ＶＳＳとし、電位Ｖ２をハイレベルの電源電位ＶＤＤと電源電位ＶＳＳとで切り替える場合の例を示す。電源電位ＶＳＳは、例えば接地電位とすれば良い。なお、本発明の一態様では、上記構成に限定されず、電位Ｖ２を電源電位ＶＳＳとし、電位Ｖ１を電源電位ＶＤＤと電源電位ＶＳＳとで切り替えてもよい。

（通常動作）
図９の、期間１の動作について説明する。期間１では、電源電圧が記憶素子２００に供給されている。期間１において、電位Ｖ２は電源電位ＶＤＤである。記憶素子２００へ電源電圧が供給されている間は、第１記憶回路２０１がデータ（図９中、ｄａｔａＸと表記）を保持する。この際、制御信号Ｓ３の電位をローレベルとして、スイッチ２０５の第１の端子と第２の端子の間は非導通状態とする。なお、スイッチ２０３及びスイッチ２０４の第１の端子と第２の端子の間の状態（導通状態、非導通状態）はどちらの状態であってもよい。即ち、制御信号Ｓ２の電位は、ハイレベルであってもローレベルであってもよい（図９中、Ａと表記）。また、トランジスタ２０９の状態（オン、オフ）はどちらの状態であってもよい。即ち、制御信号Ｓ１の電位は、ハイレベルであってもローレベルであってもよい（図９中、Ａと表記）。期間１において、ノードＭ１の電位は、ハイレベルであってもローレベルであってもよい（図９中、Ａと表記）。期間１において、ノードＭ２の電位は、ハイレベルであってもローレベルであってもよい（図９中、Ａと表記）。期間１の動作を通常動作と呼ぶ。

（電源電圧供給停止前の動作）
図９の、期間２の動作について説明する。記憶素子２００への電源電圧の供給を停止する前に、制御信号Ｓ１の電位をハイレベルとして、トランジスタ２０９をオンとする。上記動作により、第１記憶回路２０１に保持されたデータ（ｄａｔａＸ）に対応する信号が、トランジスタ２０９を介してトランジスタ２１０のゲート電極に入力される。トランジスタ２１０のゲート電極に入力された信号は、容量素子２０８またはトランジスタ２１０のゲート容量によって保持される。よって、ノードＭ２の電位は、第１記憶回路２０１に保持されたデータに対応する信号電位（図９中、ＶＸと表記）となる。その後、制御信号Ｓ１の電位をローレベルとしてトランジスタ２０９をオフとする。上記動作により、第１記憶回路２０１に保持されたデータに対応する信号が第２記憶回路２０２に保持される。期間２の間も、制御信号Ｓ３によって、スイッチ２０５の第１の端子と第２の端子の間は非導通状態となる。スイッチ２０３及びスイッチ２０４の第１の端子と第２の端子の間の状態（導通状態、非導通状態）はどちらであってもよい。即ち、制御信号Ｓ２の電位はハイレベルであってもローレベルであってもよい（図９中、Ａと表記）。期間２において、ノードＭ１はハイレベルであってもローレベルであってもよい（図９中、Ａと表記）。期間２の動作を電源電圧供給停止前の動作と呼ぶ。

図９の、期間３の動作について説明する。電源電圧供給停止前の動作を行った後、期間３のはじめに、電位Ｖ２を電源電位ＶＳＳとし、記憶素子２００への電源電圧の供給を停止する。電源電圧の供給が停止すると、第１記憶回路２０１に保持されていたデータ（ｄａｔａＸ）は消失する。しかし、記憶素子２００への電源電圧の供給が停止した後においても、容量素子２０８またはトランジスタ２１０のゲート容量によって、第１記憶回路２０１に保持されていたデータ（ｄａｔａＸ）に対応する信号電位（ＶＸ）が、ノードＭ２に保持される。トランジスタ２０９はオフ電流が極めて小さいため、容量素子２０８またはトランジスタ２１０のゲート容量によって保持された電位（ノードＭ２の電位ＶＸ）を長期間保つことができる。よって、記憶素子２００は、電源電圧の供給が停止した後も、データ（ｄａｔａＸ）を保持する。期間３は、記憶素子２００への電源電圧の供給が停止している期間に対応する。

（電源電圧供給再開の動作）
図９の、期間４の動作について説明する。電位Ｖ２を電源電位ＶＤＤにすることで、記憶素子２００への電源電圧の供給を再開した後、制御信号Ｓ２の電位をローレベルとして、スイッチ２０４の第１の端子と第２の端子の間を導通状態とし、スイッチ２０３の第１の端子と第２の端子の間を非導通状態とする。この際、制御信号Ｓ１の電位はローレベルであり、トランジスタ２０９はオフのままである。また、制御信号Ｓ３の電位はローレベルであり、スイッチ２０５の第１の端子と第２の端子の間は非導通状態である。よって、スイッチ２０３の第２の端子及びスイッチ２０４の第１の端子（ノードＭ１）に、一定の電位である電源電位ＶＤＤを与える（以下、プリチャージ動作と呼ぶ）ことができる。ノードＭ１の電位は、容量素子２０７によって保持される。

上記プリチャージ動作の後、期間５において、制御信号Ｓ２の電位をハイレベルとすることによって、スイッチ２０３の第１の端子と第２の端子の間を導通状態とし、スイッチ２０４の第１の端子と第２の端子の間を非導通状態とする。この際、制御信号Ｓ１の電位はローレベルのままであり、トランジスタ２０９はオフのままである。また、制御信号Ｓ３の電位はローレベルであり、スイッチ２０５の第１の端子と第２の端子の間は非導通状態である。そして、容量素子２０８またはトランジスタ２１０のゲート容量に保持された信号（ノードＭ２の電位ＶＸ）に応じて、トランジスタ２１０のオンまたはオフが選択されることで、スイッチ２０３の第２の端子及びスイッチ２０４の第１の端子（ノードＭ１）の電位が定まる。具体的に、トランジスタ２１０がオンの場合、ノードＭ１には電位Ｖ１（例えば、電源電位ＶＳＳ）が与えられる。一方、トランジスタ２１０がオフの場合には、ノードＭ１の電位は、上記プリチャージ動作によって定められた一定の電位（例えば、電源電位ＶＤＤ）のまま維持される。こうして、トランジスタ２１０のオンまたはオフに対応して、ノードＭ１の電位は電源電位ＶＤＤまたは電源電位ＶＳＳとなる。

例えば、第１記憶回路２０１に保持されていた信号がデジタル値「１」に対応している場合、第１記憶回路２０１の出力端子ＯＵＴから出力された信号の電位は、ハイレベルである。この場合、ノードＭ１は、デジタル値「０」の信号に対応するローレベルの電源電位ＶＳＳとなる。一方、第１記憶回路２０１に保持されていた信号がデジタル値「０」に対応している場合、第１記憶回路２０１の出力端子ＯＵＴから出力された信号の電位は、ローレベルである。この場合、ノードＭ１は、デジタル値「１」の信号に対応するハイレベルの電源電位ＶＤＤとなる。つまり、第１記憶回路２０１に記憶されていた信号とは、異なるデジタル値に対応する電位が、ノードＭ１に保持されることになる。図９において、この電位をＶＸｂと表記する。つまり、期間２において第１記憶回路２０１から入力されたデータ（ｄａｔａＸ）に対応する信号の電位が、ノードＭ１の電位（ＶＸｂ）に変換される。

その後、期間６において、制御信号Ｓ３の電位をハイレベルとして、スイッチ２０５の第１の端子と第２の端子の間を導通状態とする。この際、制御信号Ｓ２の電位はハイレベルのままである。また、制御信号Ｓ１の電位はローレベルのままであり、トランジスタ２０９はオフのままである。上記動作により、スイッチ２０３の第２の端子及びスイッチ２０４の第１の端子の電位（ノードＭ１の電位（ＶＸｂ））に対応する信号は、論理素子２０６においてデータ（ｄａｔａＸ）に対応する反転信号となる。当該反転信号は、第１記憶回路２０１に入力される。よって、第１記憶回路２０１は、記憶素子２００への電源電圧の供給停止前に保持していたデータ（ｄａｔａＸ）を再び保持することができる。

図８に示す記憶素子２００では、ノードＭ１の電位を、期間４におけるプリチャージ動作によって一定の電位（図９では、電源電位ＶＤＤ）にした後、期間５において、データ（ｄａｔａＸ）に対応する電位ＶＸｂとするため、ノードＭ１の電位が所定の電位ＶＸｂに定まるまでの時間を短くすることができる。すなわち、図８に示す記憶素子２００では、スイッチ２０３及びスイッチ２０４を設けることにより、プリチャージ動作を可能とし、電源電圧供給再開後に、第１記憶回路２０１が元のデータを保持するまでの時間を、短くすることができる。

本発明の一態様では、記憶装置が有する各記憶素子２００に電源電圧が供給されない間は、揮発性のメモリに相当する第１記憶回路２０１に記憶されていたデータを、第２記憶回路２０２に設けられた容量素子２０８またはトランジスタ２１０のゲート容量によって保持することができる。

また、トランジスタ２０９は、チャネル形成領域に酸化物半導体を含むために、オフ電流が極めて小さい。そのため、トランジスタ２０９を用いることによって、記憶素子２００に電源電圧が供給されない場合でも、容量素子２０８またはトランジスタ２１０のゲート容量に保持された電荷が、長期間に渡り保持される。よって、記憶素子２００は、電源電圧の供給が停止した間もデータを保持することが可能である。

また、第２記憶回路２０２において、容量素子２０８またはトランジスタ２１０のゲート容量によって保持された信号は、記憶素子２００への電源電圧の供給が再開された後、トランジスタ２１０の状態（オンまたはオフ）に変換されるため、トランジスタ２１０のドレイン電流により第２記憶回路２０２から上記信号を読み出すことができる。それ故、容量素子２０８またはトランジスタ２１０のゲート容量に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。

上記記憶素子２００を、ＣＰＵ１０１が有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を停止する前の状態の待避を短時間で行うことができ、さらに、電源電圧の供給を再開した後、短時間で電源電圧供給停止前の状態に復帰することができる。よって、ＣＰＵ１０１、さらには半導体表示装置１００において、画素部１０６への画像信号の書き込みの完了から、次の画像信号の書き込みの開始までの時間が、６０秒のように長い時間であっても、ミリ秒程度の短い時間であっても、電源電圧の供給の停止を行うことができる。そのため、消費電力を抑えることができる半導体表示装置１００を提供することができる。

なお、本発明の一態様では、ＣＰＵ１０１が有する記憶装置の各記憶素子２００が、第１記憶回路のデータを記憶する第２記憶回路を有し、第２記憶回路は、電荷の蓄積によりデータの記憶を行う記憶部と、記憶部における当該電荷の供給、保持、放出を制御するオフ電流が極めて小さいトランジスタとを有していれば良い。図８に示した構成の記憶素子２００は、本発明の一態様に相当し、ＣＰＵ１０１が有する記憶装置の各記憶素子が、図８に示した構成とは異なる構成を有していても良い。

次いで、本発明の一態様に係る記憶素子２００の、図８とは異なる構成の一例について、図１６を用いて説明する。

図１６に示す記憶素子２５０は、第１記憶回路２５１と、第２記憶回路２５２とを有する。第１記憶回路２５１は、入力された信号の極性を反転させて出力する第１の論理素子２５３ａ及び第２の論理素子２５３ｂと、トランジスタ２５４と、トランジスタ２５５とを有する。第２記憶回路２５２は、トランジスタ２５７と、記憶部に相当する容量素子２５６とを有する。

記憶素子２５０に入力されたデータを含む信号Ｄｉｎは、トランジスタ２５４を介して第１の論理素子２５３ａの入力端子に与えられる。第１の論理素子２５３ａの出力端子は、第２の論理素子２５３ｂの入力端子に接続されている。第２の論理素子２５３ｂの出力端子は、トランジスタ２５５を介して、第１の論理素子２５３ａの入力端子に接続されている。第１の論理素子２５３ａの出力端子または第２の論理素子２５３ｂの入力端子の電位が、信号Ｄｏｕｔとして後段の記憶素子２５０、或いは他の回路に出力される。

なお、図１６では、第１の論理素子２５３ａ及び第２の論理素子２５３ｂとしてインバータを用いる例を示しているが、第１の論理素子２５３ａまたは第２の論理素子２５３ｂとして、インバータの他に、クロックドインバータを用いることもできる。

容量素子２５６は、記憶素子２５０に入力された信号Ｄｉｎのデータを必要に応じて記憶できるように、トランジスタ２５４及びトランジスタ２５７を介して、記憶素子２５０の入力端子、すなわち信号Ｄｉｎの電位が与えられるノードに接続されている。具体的に、容量素子２５６が有する一対の電極のうち、一方の電極は、トランジスタ２５７を介して第１の論理素子２５３ａの入力端子に接続され、他方の電極は、接地電位などのローレベルの電源電位ＶＳＳが与えられているノードに接続されている。

また、トランジスタ２５７は、チャネル形成領域に酸化物半導体を含んでいるため、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流が極めて小さい。容量素子２５６におけるデータの保持期間の長さは、容量素子２５６に蓄積されている電荷が、トランジスタ２５７を介してリークする量に依存する。よって、上述したような、オフ電流の著しく小さいトランジスタ２５７により、容量素子２５６に蓄積された電荷を保持することで、容量素子２５６からの電荷のリークを防ぐことができ、データの保持期間を長く確保することができる。

なお、図１６では、トランジスタ２５７を構成するトランジスタがシングルゲート構造である場合を例示しているが、上記トランジスタは、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。

また、図１６では、トランジスタ２５７がトランジスタを一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、トランジスタ２５７が、トランジスタを複数有していても良い。トランジスタ２５７が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。

また、記憶素子２５０は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子を、さらに有していても良い。

第１の論理素子２５３ａは、ゲート電極が互いに接続されたｐチャネル型トランジスタ２５８と、ｎチャネル型トランジスタ２５９とが、ハイレベルの電源電位ＶＤＤが与えられる第１のノードと、ローレベルの電源電位ＶＳＳが与えられる第２のノードの間において、直列に接続された構成を有する。具体的に、ｐチャネル型トランジスタ２５８のソース端子が、電源電位ＶＤＤの与えられる第１のノードに接続され、ｎチャネル型トランジスタ２５９のソース端子が、電源電位ＶＳＳの与えられる第２のノードに接続される。また、ｐチャネル型トランジスタ２５８のドレイン端子と、ｎチャネル型トランジスタ２５９のドレイン端子とが接続されており、上記２つのドレイン端子の電位は、第１の論理素子２５３ａの出力端子の電位とみなすことができる。また、ｐチャネル型トランジスタ２５８のゲート電極、及びｎチャネル型トランジスタ２５９のゲート電極の電位は、第１の論理素子２５３ａの入力端子の電位とみなすことができる。

第２の論理素子２５３ｂは、ゲート電極が互いに接続されたｐチャネル型トランジスタ２６０と、ｎチャネル型トランジスタ２６１とが、ハイレベルの電源電位ＶＤＤが与えられる第１のノードと、ローレベルの電源電位ＶＳＳが与えられる第２のノードの間において、直列に接続された構成を有する。具体的に、ｐチャネル型トランジスタ２６０のソース端子が、電源電位ＶＤＤの与えられる第１のノードに接続され、ｎチャネル型トランジスタ２６１のソース端子が、電源電位ＶＳＳの与えられる第２のノードに接続される。また、ｐチャネル型トランジスタ２６０のドレイン端子と、ｎチャネル型トランジスタ２６１のドレイン端子とが接続されており、上記２つのドレイン端子の電位は、第２の論理素子２５３ｂの出力端子の電位とみなすことができる。また、ｐチャネル型トランジスタ２６０のゲート電極、及びｎチャネル型トランジスタ２６１のゲート電極の電位は、第２の論理素子２５３ｂの入力端子の電位とみなすことができる。

また、トランジスタ２５４は、そのゲート電極に与えられる信号Ｓｉｇ１によりオンまたはオフの状態が選択される。また、トランジスタ２５５は、そのゲート電極に与えられる信号Ｓｉｇ２によりオンまたはオフの状態が選択される。トランジスタ２５７は、そのゲート電極に与えられる制御信号Ｓｉｇ３によりオンまたはオフの状態が選択される。

なお、第１の論理素子２５３ａ、第２の論理素子２５３ｂには、高速動作が要求される。よって、結晶性を有するシリコンまたはゲルマニウムをチャネル形成領域に有するトランジスタを、第１の論理素子２５３ａが有するｎチャネル型トランジスタ２５９、またはｐチャネル型トランジスタ２５８として、或いは、第２の論理素子２５３ｂが有するｎチャネル型トランジスタ２６１、またはｐチャネル型トランジスタ２６０として用いることが、望ましい。

なお、トランジスタ２５４またはトランジスタ２５５は、結晶性を有するシリコンまたはゲルマニウムをチャネル形成領域に有していても良い。

次いで、図１６に示す記憶素子２５０の動作の一例について説明する。

まず、データの書き込み時において、トランジスタ２５４はオン、トランジスタ２５５はオフ、トランジスタ２５７はオフとする。そして、第１のノードに電源電位ＶＤＤを与え、第２のノードに電源電位ＶＳＳを与えることで、第１記憶回路２５１に電源電圧が与えられる。記憶素子２５０に与えられる信号Ｄｉｎの電位は、トランジスタ２５４を介して第１の論理素子２５３ａの入力端子に与えられるので、第１の論理素子２５３ａの出力端子は、信号Ｄｉｎの極性が反転した電位になる。そして、トランジスタ２５５をオンにし、第１の論理素子２５３ａの入力端子と第２の論理素子２５３ｂの出力端子とを接続することで、第１の論理素子２５３ａ及び第２の論理素子２５３ｂにデータが書き込まれる。

次いで、入力されたデータの保持を、第１の論理素子２５３ａ及び第２の論理素子２５３ｂによって行う場合、トランジスタ２５５をオン、トランジスタ２５７をオフの状態にしたままで、トランジスタ２５４をオフにする。トランジスタ２５４をオフにすることで、入力されたデータは、第１の論理素子２５３ａ及び第２の論理素子２５３ｂによって保持される。このとき、第１のノードに電源電位ＶＤＤを与え、第２のノードに電源電位ＶＳＳを与えることで、第１のノードと第２のノード間に電源電圧が印加されている状態を維持する。

そして、第１の論理素子２５３ａの出力端子の電位には、第１の論理素子２５３ａ及び第２の論理素子２５３ｂによって保持されているデータが反映されている。よって、上記電位を読み取ることで、データを記憶素子２５０から読み出すことができる。

なお、データの保持時において電源電圧の供給を停止する場合、電源電圧の供給が停止される前に、データの保持を、容量素子２５６において行う。容量素子２５６においてデータの保持を行う場合、まず、トランジスタ２５４はオフ、トランジスタ２５５はオン、トランジスタ２５７はオンとする。そして、トランジスタ２５７を介して、第１の論理素子２５３ａ及び第２の論理素子２５３ｂによって保持されているデータの値に見合った量の電荷が容量素子２５６に蓄積されることで、容量素子２５６へのデータの書き込みが行われる。容量素子２５６にデータが記憶された後、トランジスタ２５７をオフにすることで、容量素子２５６に記憶されたデータは保持される。トランジスタ２５７をオフにした後は、第１のノードと第２のノードとに、例えば電源電位ＶＳＳを与えて等電位とすることで、第１のノードと第２のノード間の電源電圧の印加を停止する。なお、容量素子２５６にデータが記憶された後は、トランジスタ２５５をオフにしても良い。

このように、入力されたデータの保持を容量素子２５６において行う場合は、第１のノードと第２のノード間に電源電圧を印加する必要がないので、第１の論理素子２５３ａが有するｐチャネル型トランジスタ２５８及びｎチャネル型トランジスタ２５９、或いは、第２の論理素子２５３ｂが有するｐチャネル型トランジスタ２６０及びｎチャネル型トランジスタ２６１を介して、第１のノードと第２のノードの間に流れるオフ電流を限りなく０に近づけることができる。したがって、データの保持時における第１記憶回路２５１のオフ電流に起因する消費電力を大幅に削減することができ、記憶装置、延いては記憶装置を用いた半導体表示装置の、消費電力を低く抑えることが可能となる。

また、上述したように、トランジスタ２５７はオフ電流が著しく小さい。よって、上記トランジスタ２５７がオフである時、容量素子２５６に蓄積された電荷はリークしにくいため、データは保持される。

また、容量素子２５６に記憶されているデータを読み出す場合は、トランジスタ２５４をオフとする。そして、再び、第１のノードに電源電位ＶＤＤを与え、第２のノードに電源電位ＶＳＳを与えることで、第１のノードと第２のノード間に電源電圧を印加する。そして、トランジスタ２５７をオンにすることで、データが反映された電位を有する信号Ｄｏｕｔを、記憶素子２５０から読み出すことができる。

次いで、図１０（Ａ）に、ＣＰＵ１０１が有する記憶装置の構成を一例として示す。図１０（Ａ）に示す記憶装置は、スイッチング素子２２１と、記憶素子２００を複数有する記憶素子群２２２とを有している。記憶素子群２２２が有する各記憶素子２００には、スイッチング素子２２１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群２２２が有する各記憶素子２００には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。

図１０（Ａ）では、スイッチング素子２２１として、トランジスタを用いており、当該トランジスタは、そのゲート電極に与えられる制御信号ＳｉｇＡによりスイッチングが制御される。

なお、図１０（Ａ）では、スイッチング素子２２１がトランジスタを一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、スイッチング素子２２１が、トランジスタを複数有していても良い。スイッチング素子２２１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。

また、図１０（Ａ）では、スイッチング素子２２１により、記憶素子群２２２が有する各記憶素子２００への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子２２１により、ローレベルの電源電位ＶＳＳの供給が制御されていても良い。図１０（Ｂ）に、記憶素子群２２２が有する各記憶素子２００に、スイッチング素子２２１を介して、ローレベルの電源電位ＶＳＳが供給されている記憶装置の一例を示す。スイッチング素子２２１により、記憶素子群２２２が有する各記憶素子２００への、ローレベルの電源電位ＶＳＳの供給を制御することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態２）
本実施の形態では、上記実施の形態に示す半導体表示装置１００における、走査線駆動回路１０９及び信号線駆動回路１０８に適用可能なシフトレジスタの一例について説明する。

図１１に、本実施の形態におけるシフトレジスタの構成の一例を示す。

図１１（Ａ）に示すシフトレジスタは、Ｐ個（Ｐは３以上の自然数）の単位順序回路１０を用いて構成されている。図１１（Ａ）では、Ｐ個の単位順序回路１０を、それぞれ単位順序回路ＦＦ＿１乃至単位順序回路ＦＦ＿Ｐとして示す。

単位順序回路ＦＦ＿１乃至単位順序回路ＦＦ＿Ｐのそれぞれは、スタート信号ＳＴ及びリセット信号Ｒｅｓが入力される。

さらに単位順序回路ＦＦ＿１乃至単位順序回路ＦＦ＿Ｐのそれぞれは、クロック信号ＣＫ１、クロック信号ＣＫ２、及びクロック信号ＣＫ３が入力される。クロック信号ＣＫ１、クロック信号ＣＫ２、及びクロック信号ＣＫ３は、例えば第１のクロック信号（ＣＬＫ１ともいう）、第２のクロック信号（ＣＬＫ２ともいう）、第３のクロック信号（ＣＬＫ３ともいう）、及び第４のクロック信号（ＣＬＫ４ともいう）のうちのいずれか３つのクロック信号を用いることできる。第１のクロック信号乃至第４のクロック信号は、ハイレベルとローレベルの電位が繰り返し出現するデジタル信号である。なお、互いに隣り合う単位順序回路１０には、互いに異なる組み合わせのクロック信号が入力されるものとする。図１１（Ａ）に示すシフトレジスタは、第１のクロック信号乃至第４のクロック信号を用いて単位順序回路１０の動作を制御する。上記構成により、動作速度を向上させることができる。

さらに、図１１（Ａ）に示す単位順序回路１０の、具体的な回路構成の一例を図１１（Ｂ）に示す。

図１１（Ｂ）に示す単位順序回路は、トランジスタ３１、トランジスタ３２、トランジスタ３３、トランジスタ３４、トランジスタ３５、トランジスタ３６、トランジスタ３７、トランジスタ３８、トランジスタ３９、トランジスタ４０、トランジスタ４１を有する。以下、上記全てのトランジスタがｎチャネル型である場合を例に挙げて、その具体的な接続関係について説明する。

なお、本実施の形態では、トランジスタが有するソース端子またはドレイン端子の一方を第１端子、他方を第２端子とし、単位順序回路の構成を説明する。

トランジスタ３１の第１端子は、電源電位Ｖａが入力され、トランジスタ３１のゲート電極は、スタート信号ＳＴが入力される。トランジスタ３２の第１端子は、電源電位Ｖｂが入力され、トランジスタ３２の第２端子は、トランジスタ３１の第２端子に接続される。

なお、電源電位Ｖａと電源電位Ｖｂのいずれか一方はハイレベルの電位Ｖｄｄであり、他方はローレベルの電位Ｖｓｓである。電源電位Ｖａ及び電源電位Ｖｂの値は、上記全てのトランジスタがｐチャネル型である場合、その電位の関係は互いに入れ替わる。また、電源電位Ｖａ及び電源電位Ｖｂの電位差が電源電圧に相当する。

トランジスタ３３の第１端子は、トランジスタ３１の第２端子に接続され、トランジスタ３３のゲート電極は、電源電位Ｖａが入力される。

トランジスタ３４の第１端子は、電源電位Ｖａが入力され、トランジスタ３４のゲート電極は、クロック信号ＣＫ３が入力される。

トランジスタ３５の第１端子は、トランジスタ３４の第２端子に接続され、トランジスタ３５の第２端子は、トランジスタ３２のゲート電極に接続され、トランジスタ３５のゲート電極は、クロック信号ＣＫ２が入力される。

トランジスタ３６の第１端子は、電源電位Ｖａが入力され、トランジスタ３６のゲート電極は、リセット信号Ｒｅｓが入力される。

トランジスタ３７の第１端子は、電源電位Ｖｂが入力され、トランジスタ３７の第２端子は、トランジスタ３２のゲート電極及びトランジスタ３６の第２端子に接続され、トランジスタ３７のゲート電極は、スタート信号ＳＴが入力される。

トランジスタ３８の第１端子は、クロック信号ＣＫ１が入力され、トランジスタ３８のゲート電極は、トランジスタ３３の第２端子に接続される。

トランジスタ３９の第１端子は、電源電位Ｖｂが入力され、トランジスタ３９の第２端子は、トランジスタ３８の第２端子に接続され、トランジスタ３９のゲート電極は、トランジスタ３２のゲート電極に接続される。

トランジスタ４０の第１端子は、クロック信号ＣＫ１が入力され、トランジスタ４０のゲート電極は、トランジスタ３３の第２端子に接続される。

トランジスタ４１の第１端子は、電源電位Ｖｂが入力され、トランジスタ４１の第２端子は、トランジスタ４０の第２端子に接続され、トランジスタ４１のゲート電極は、トランジスタ３２のゲート電極に接続される。

なお、図１１（Ｂ）において、トランジスタ３３の第２端子と、トランジスタ３８のゲート電極と、トランジスタ４０のゲート電極との接続箇所をノードＮＡとする。また、トランジスタ３２のゲート電極と、トランジスタ３５の第２端子と、トランジスタ３６の第２端子と、トランジスタ３７の第２端子と、トランジスタ３９のゲート電極と、トランジスタ４１のゲート電極との接続箇所をノードＮＢとする。また、トランジスタ３８の第２端子とトランジスタ３９の第２端子との接続箇所をノードＮＣとする。また、トランジスタ４０の第２端子とトランジスタ４１の第２端子との接続箇所をノードＮＤとする。

図１１（Ｂ）に示す単位順序回路は、ノードＮＣの電位を第１の出力信号ＯＵＴ１として出力し、ノードＮＤの電位を第２の出力信号ＯＵＴ２として出力する。第２の出力信号ＯＵＴ２は、例えば、走査線駆動回路１０９では、画素１３０を選択する走査信号ＳＣＮとして用いることができ、信号線駆動回路１０８では、画像信号を選択された画素１３０に出力するための信号として用いられる。

なお、１段目の単位順序回路ＦＦ＿１に入力されるスタート信号ＳＴには、例えば、上記実施の形態の半導体表示装置１００におけるスタート信号ＧＳＰ又はスタート信号ＳＴＰなどが用いられる。また、２段目以降の単位順序回路ＦＦ＿２乃至単位順序回路ＦＦ＿Ｐでは、それぞれ前段の単位順序回路における第１の出力信号ＯＵＴ１を、スタート信号ＳＴとして用いる。

そして、単位順序回路ＦＦ＿１乃至単位順序回路ＦＦ＿Ｐ−２では、それぞれ２つ後段の単位順序回路における第１の出力信号ＯＵＴ１をリセット信号Ｒｅｓとして用いる。また、単位順序回路ＦＦ＿Ｐ−１と、単位順序回路ＦＦ＿Ｐでは、リセット信号Ｒｅｓとして、例えば別途生成された信号を用いることができる。なお、Ｐ−１段目の単位順序回路ＦＦ＿Ｐ−１と、Ｐ段目の単位順序回路ＦＦ＿Ｐは、ダミーの単位順序回路として用いられる。

次に、図１１（Ａ）に示すシフトレジスタの動作の一例について、図１２を用いて説明する。

図１２（Ａ）は、図１１（Ｂ）に示す単位順序回路の動作の一例を示すタイミングチャートであり、図１２（Ｂ）は、図１１（Ａ）に示すシフトレジスタの動作の一例を示すタイミングチャートである。

なお、図１２（Ａ）では、図１１（Ａ）に示す単位順序回路１０が図１１（Ｂ）に示す構成を有する場合のタイミングチャートを例示している。また、図１１（Ｂ）に示す単位順序回路１０におけるトランジスタ３１乃至トランジスタ４１のそれぞれを、全てｎチャネル型とし、電源電位Ｖａとして電位Ｖｄｄが入力され、電源電位Ｖｂとして電位Ｖｓｓが入力される場合を例に挙げて、以下説明を行う。

図１２（Ａ）に示すように、各単位順序回路１０では、選択期間６１において、スタート信号ＳＴのパルスが入力されることで、トランジスタ３１がオンになると、ブートストラップ動作により、ノードＮＡの電位が電位Ｖｄｄ以上の高さになり、トランジスタ３８及びトランジスタ４０がオンになる。また、スタート信号ＳＴのパルスが入力されることで、トランジスタ３７がオンになると、ノードＮＢの電位がローレベルになり、トランジスタ３９及びトランジスタ４１がオフになる。よって、第１の出力信号ＯＵＴ１の電位がハイレベルになり及び第２の出力信号ＯＵＴ２の電位がハイレベルになる。

さらに、非選択期間６２において、リセット信号Ｒｅｓのパルスが入力されることにより、トランジスタ３６がオンになるので、ノードＮＢの電位がハイレベルになり、トランジスタ３２、トランジスタ３９及びトランジスタ４１がオンになる。また、トランジスタ３２がオンになることで、ノードＮＡの電位がローレベルになり、トランジスタ３８及びトランジスタ４０がオフになる。よって、第１の出力信号ＯＵＴ１及び第２の出力信号ＯＵＴ２の電位はローレベルに維持される。

そして、上記動作を第１のクロック信号ＣＬＫ１乃至第４のクロック信号ＣＬＫ４に従って、単位順序回路１０において順に行うことにより、各単位順序回路１０から、図１２（Ｂ）に示すように、順次パルスがシフトする第１の出力信号ＯＵＴ１及び第２の出力信号ＯＵＴ２を出力することができる。

本実施の形態で示したシフトレジスタを、上記実施の形態の半導体表示装置１００が有する走査線駆動回路１０９または信号線駆動回路１０８に用いる場合、各単位順序回路１０に入力される電源電圧、クロック信号ＣＬＫなどの駆動信号、１段目の単位順序回路に入力されるスタート信号ＳＰなどの駆動信号の供給を停止することで、走査線駆動回路１０９及び信号線駆動回路１０８の動作を停止することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態３）
本実施の形態では、ＣＰＵの具体的な一形態について説明する。図１３に、ＣＰＵの構成をブロックで一例として示す。

ＣＰＵ６００は、制御装置６０１と、演算装置に相当するＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）６０２と、データキャッシュ６０３と、命令キャッシュ６０４と、プログラムカウンタ６０５と、命令レジスタ６０６と、主記憶装置６０７と、レジスタファイル６０８とを有する。

制御装置６０１は、入力された命令をデコードし、実行する機能を有する。ＡＬＵ６０２は、四則演算、論理演算などの各種演算処理を行う機能を有する。データキャッシュ６０３は、使用頻度の高いデータを一時的に記憶しておく緩衝記憶装置である。命令キャッシュ６０４は、制御装置６０１に送られる命令（プログラム）のうち、使用頻度の高い命令を一時的に記憶しておく緩衝記憶装置である。プログラムカウンタ６０５は、次に実行する命令のアドレスを記憶するレジスタである。命令レジスタ６０６は、次に実行する命令を記憶するレジスタである。主記憶装置６０７には、ＡＬＵ６０２における演算処理に用いられるデータや、制御装置６０１において実行される命令が記憶されている。レジスタファイル６０８は、汎用レジスタを含む複数のレジスタを有しており、主記憶装置６０７から読み出されたデータ、ＡＬＵ６０２の演算処理の途中で得られたデータ、或いはＡＬＵ６０２の演算処理の結果得られたデータ、などを記憶することができる。

次いで、ＣＰＵ６００の動作について説明する。

制御装置６０１は、プログラムカウンタ６０５に記憶されている、次に実行する命令のアドレスに従い、命令キャッシュ６０４の対応するアドレスから命令を読み出し、命令レジスタ６０６に上記命令を記憶させる。命令キャッシュ６０４の対応するアドレスに、該当する命令が記憶されていない場合は、主記憶装置６０７の対応するアドレスにアクセスし、主記憶装置６０７から命令を読み出し、命令レジスタ６０６に記憶させる。この場合、上記命令を命令キャッシュ６０４にも記憶させておく。

制御装置６０１は、命令レジスタ６０６に記憶されている命令をデコードし、命令を実行する。具体的には、上記命令に従ってＡＬＵ６０２の動作を制御するための各種信号を生成する。

実行すべき命令が演算命令の場合は、レジスタファイル６０８に記憶されているデータを用いてＡＬＵ６０２に演算処理を行わせ、その演算処理の結果をレジスタファイル６０８に格納する。

実行すべき命令がロード命令の場合は、制御装置６０１は、まずデータキャッシュ６０３の対応するアドレスにアクセスし、該当するデータがデータキャッシュ６０３中にあるか否かを確認する。該当するデータがある場合は、上記データをデータキャッシュ６０３の対応するアドレスからレジスタファイル６０８にコピーする。該当するデータがない場合は、上記データを主記憶装置６０７の対応するアドレスからデータキャッシュ６０３の対応するアドレスにコピーした後、データキャッシュ６０３の対応するアドレスからレジスタファイル６０８に上記データをコピーする。なお、該当するデータがない場合は、上述のように低速な主記憶装置６０７にアクセスする必要があるため、データキャッシュ６０３などの緩衝記憶装置にのみアクセスする場合よりも、命令の実行に時間を要する。しかし、上記データのコピーに加えて、主記憶装置６０７における当該データのアドレス及びその近傍のアドレスのデータも緩衝記憶装置にコピーしておくことで、主記憶装置６０７における当該データのアドレス及びその近傍のアドレスへの２度目以降のアクセスを、高速に行うことができる。

実行すべき命令がストア命令の場合は、レジスタファイル６０８のデータを、データキャッシュ６０３の対応するアドレスに記憶させる。このとき、制御装置６０１は、まずデータキャッシュ６０３の対応するアドレスにアクセスし、該当するデータがデータキャッシュ６０３中に格納できるか否かを確認する。格納できる場合は、上記データをレジスタファイル６０８からデータキャッシュ６０３の対応するアドレスにコピーする。格納できない場合は、データキャッシュ６０３の一部領域に新たに対応するアドレスを割り振り、上記データをレジスタファイル６０８からデータキャッシュ６０３の対応するアドレスにコピーする。なお、データキャッシュ６０３にデータをコピーしたら直ちに、主記憶装置６０７にも上記データをコピーする構成も可能である。また、幾つかのデータをデータキャッシュ６０３にコピーした後、それらのデータをまとめて主記憶装置６０７にコピーする構成も可能である。

そして、制御装置６０１は、命令の実行が終了すると、再度プログラムカウンタ６０５にアクセスし、命令レジスタ６０６から読み出した命令をデコード、実行するという上記動作を繰り返す。

本発明の一態様では、データキャッシュ６０３や命令キャッシュ６０４などの緩衝記憶装置に、上記実施の形態で示した記憶装置を用いることで、電源電圧の供給停止による緩衝記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を停止する前の状態の待避を短時間で行うことができ、さらに、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、ＣＰＵ６００全体、もしくはＣＰＵ６００を構成する制御装置６０１、ＡＬＵ６０２などの論理回路において、画素部１０６への画像信号の書き込みの完了から、次の画像信号の書き込みの開始までの時間が、６０秒のように長い時間であっても、ミリ秒程度の短い時間であっても、電源電圧の供給の停止を行うことができる。従って、ＣＰＵ６００の消費電力を小さく抑えることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態４）
本実施の形態では、図５（Ｂ）に示した画素１３０を例に挙げて、本発明の一態様に係る半導体表示装置の、画素の構成について説明する。

図１４（Ａ）に、画素の上面図を一例として示す。また、図１４（Ｂ）に、図１４（Ａ）の一点鎖線Ａ１―Ａ２における断面図を示す。

図１４（Ａ）、図１４（Ｂ）に示す画素は、走査線ＧＬとして機能する導電膜５０１と、信号線ＳＬとして機能する導電膜５０２と、配線ＣＯＭとして機能する導電膜５０３と、トランジスタ１３１の第２端子として機能する導電膜５０４とを有している。導電膜５０１は、図５（Ｂ）に示したトランジスタ１３１のゲート電極としても機能する。また、導電膜５０２は、トランジスタ１３１の第１端子としても機能する。

基板５００上には下地膜５５０が形成されている。下地膜５５０として、例えば、酸化珪素膜、酸化窒化珪素膜、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、または窒化酸化アルミニウム膜のいずれか１つを単層で、或いは複数を積層させて用いることができる。特に、下地膜に、バリア性の高い絶縁膜、例えば窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、または窒化酸化アルミニウム膜などを用いることで、水分、または水素などの雰囲気中の不純物、或いは基板５００内に含まれるアルカリ金属、重金属などの不純物が、後に形成される活性層５０７内、ゲート絶縁膜５０６内、或いは、活性層５０７と他の絶縁膜の界面とその近傍に入り込むのを防ぐことができる。なお、電子供与体（ドナー）となる水素が活性層５０７内に侵入するのを防ぐために、下地膜５５０内の水素濃度は、できるだけ低く抑えることが好ましい。具体的に、下地膜５５０内の水素濃度は、７．２×１０^２０ｃｍ^−３以下であることが望ましい。

なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。

導電膜５０１、導電膜５０３は、下地膜５５０上に形成された一の導電膜を所望の形状に加工することで形成することができる。導電膜５０１、導電膜５０３上にはゲート絶縁膜５０６が形成されている。さらに、導電膜５０２、導電膜５０４は、ゲート絶縁膜５０６上に形成された一の導電膜を所望の形状に加工することで形成することができる。

また、トランジスタ１３１の活性層５０７は、導電膜５０１と重なる位置においてゲート絶縁膜５０６上に形成されている。そして、図１４に示すように、活性層５０７は、ゲート電極として機能する導電膜５０１に完全に重なる構成を用いることが望ましい。上記構成を採用することで、基板５００側から入射した光により活性層５０７中の酸化物半導体が劣化するのを防ぎ、よって、トランジスタ１３１の閾値電圧がシフトするなどの特性の劣化が引き起こされるのを防ぐことができる。

さらに、図１４に示す画素は、活性層５０７、導電膜５０２、導電膜５０４を覆うように、絶縁膜５１２と、絶縁膜５１３とが順に形成されている。そして、絶縁膜５１３上には画素電極５０５が形成されており、絶縁膜５１２及び絶縁膜５１３に形成されたコンタクトホールを介して、導電膜５０４と画素電極５０５とが接続されている。

なお、配線ＣＯＭとして機能する導電膜５０３と、導電膜５０４とが、ゲート絶縁膜５０６を間に挟んで重なり合っている部分が、容量素子１３３として機能する。

また、本実施の形態では、導電膜５０１とゲート絶縁膜５０６の間に絶縁膜５０８が形成されている。絶縁膜５０８は、導電膜５０１と導電膜５０２の間に設けられているので、導電膜５０１と導電膜５０２の間に生じる寄生容量を絶縁膜５０８により小さく抑えることができる。

また、本実施の形態では、導電膜５０３とゲート絶縁膜５０６の間に絶縁膜５０９が形成されている。そして、絶縁膜５０９と重なる位置において、画素電極５０５上にスペーサ５１０が形成されている。

なお、図１４（Ａ）では、スペーサ５１０までが形成された画素の上面図を示している。図１４（Ｂ）では、スペーサ５１０までが形成されている基板５００と対峙するように、基板５１４が配置されている様子を示す。

基板５１４上には共通電極５１５が形成されており、画素電極５０５と共通電極５１５の間には液晶を含む液晶層５１６が設けられている。画素電極５０５と、共通電極５１５と、液晶層５１６とが重なる部分に液晶素子１３２が形成される。

透過型の液晶表示装置の場合、画素電極５０５及び共通電極５１５は、透光性を有する導電性材料で形成することが望ましい。また、反射型の液晶表示装置の場合、共通電極５１５は透光性を有する導電性材料で、また、画素電極５０５は光を反射する導電性材料で形成することが望ましい。

具体的に画素電極５０５及び共通電極５１５として、酸化インジウム、酸化インジウム−酸化スズ（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、珪素若しくは酸化珪素を含有した酸化インジウム−酸化スズ、酸化インジウム−酸化亜鉛（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、酸化タングステン及び酸化亜鉛を含有した酸化インジウム、窒素を含ませたＡｌ−Ｚｎ系酸化物半導体、窒素を含ませたＺｎ系酸化物半導体、窒素を含ませたＳｎ−Ｚｎ系酸化物半導体、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、チタン（Ｔｉ）の他、元素周期表の第１族または第２族に属する元素、すなわちリチウム（Ｌｉ）やセシウム（Ｃｓ）等のアルカリ金属、およびマグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）等のアルカリ土類金属、およびこれらを含む合金（ＭｇＡｇ、ＡｌＬｉ）、ユウロピウム（Ｅｕ）、イッテルビウム（Ｙｂ）等の希土類金属およびこれらを含む合金などを用いることができる。なお、画素電極５０５及び共通電極５１５は、例えばスパッタリング法や蒸着法（真空蒸着法を含む）等により上記材料を用いて導電膜を形成した後、フォトリソグラフィ法を用いたエッチングにより当該導電膜を所望の形状に加工することで、形成することができる。

なお、画素電極５０５と液晶層５１６の間、または共通電極５１５と液晶層５１６の間に、配向膜を適宜設けても良い。配向膜は、ポリイミド、ポリビニルアルコールなどの有機樹脂を用いて形成することができ、その表面には、ラビングなどの、液晶分子を一定方向に配列させるための配向処理が施されている。ラビングは、配向膜に接するように、ナイロンなどの布を巻いたローラーを回転させて、上記配向膜の表面を一定方向に擦ることで、行うことができる。なお、酸化珪素などの無機材料を用い、配向処理を施すことなく、蒸着法で配向特性を有する配向膜を直接形成することも可能である。

また、液晶層５１６を形成するために行われる液晶の注入は、ディスペンサ式（滴下式）を用いても良いし、ディップ式（汲み上げ式）を用いていても良い。

なお、基板５１４上には、画素間における液晶の配向の乱れに起因するディスクリネーションが視認されるのを防ぐため、或いは、拡散した光が隣接する複数の画素に入射するのを防ぐために、光を遮蔽することができる遮蔽膜５１７が設けられている。遮蔽膜５１７には、カーボンブラック、低原子価酸化チタンなどの黒色顔料を含む有機樹脂を用いることができる。または、クロムを用いた膜で、遮蔽膜を形成することも可能である。

また、遮蔽膜５１７をトランジスタ１３１の活性層５０７と重なるように設けることで、基板５１４側から入射した光により活性層５０７中の酸化物半導体が劣化するのを防ぎ、よって、トランジスタ１３１の閾値電圧がシフトするなどの特性の劣化が引き起こされるのを防ぐことができる。

なお、図１４では、画素電極５０５と共通電極５１５の間に液晶層５１６が挟まれている構造を有する液晶素子１３２を例に挙げて説明したが、本発明の一態様に係る液晶表示装置はこの構成に限定されない。ＩＰＳ型の液晶素子やブルー相を用いた液晶素子のように、一対の電極が共に一の基板に形成されていても良い。

なお、駆動回路をパネルに形成する場合、駆動回路に用いられるトランジスタにも、ゲート電極或いは遮蔽膜による遮光を行うことで、トランジスタの閾値電圧がシフトするなどの特性の劣化が引き起こされるのを防ぐことができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態５）
本発明の一態様に係る半導体表示装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体表示装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１５に示す。

図１５（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。表示部５００３または表示部５００４に、本発明の一態様に係る半導体表示装置を用いることで、消費電力の低い携帯型ゲーム機を提供することができる。なお、図１５（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図１５（Ｂ）は表示機器であり、筐体５２０１、表示部５２０２、支持台５２０３等を有する。表示部５２０２に本発明の一態様に係る半導体表示装置を用いることで、消費電力の低い表示機器を提供することができる。なお、表示機器には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示機器が含まれる。

図１５（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。表示部５４０２に本発明の一態様に係る半導体表示装置を用いることで、消費電力の低いノート型パーソナルコンピュータを提供することができる。

図１５（Ｄ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能となっている。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された半導体表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、半導体表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を半導体表示装置の画素部に設けることでも、付加することができる。第１表示部５６０３または第２表示部５６０４に本発明の一態様に係る半導体表示装置を用いることで、消費電力の低い携帯情報端末を提供することができる。

図１５（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能となっている。表示部５８０３における映像の切り替えを、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って行う構成としても良い。表示部５８０３に本発明の一態様に係る半導体表示装置を用いることで、消費電力の低いビデオカメラを提供することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態６）
本実施の形態では、画像メモリとして用いるのに適している、記憶装置の構成について説明する。図７に、記憶装置が有するメモリセル７０１の具体的な構成例を示す。

なお、本実施の形態では、トランジスタが有するソース端子またはドレイン端子の一方を第１端子、他方を第２端子として、メモリセル７０１の構成を説明する。

図７（Ａ）に示すメモリセル７０１は、スイッチング素子として機能するトランジスタ７０３と、容量素子７２０とを有する。トランジスタ７０３のゲート電極は、ワード線ＷＬに接続されている。また、トランジスタ７０３は、その第１端子がデータ線ＤＬに接続されており、その第２端子が容量素子７２０の一方の電極に接続されている。容量素子７２０の他方の電極は、接地電位などの固定電位が与えられているノードに、接続されている。

図７（Ａ）に示すメモリセル７０１では、画像情報の書き込み時にトランジスタ７０３がオンになり、データ線ＤＬから画像情報を含む信号の電位が、トランジスタ７０３を介して容量素子７２０の一方の電極に与えられる。そして、上記信号の電位に従って、容量素子７２０に蓄積されている電荷量が制御されることで、メモリセル７０１への画像情報の書き込みが行われる。

次いで、画像情報の保持時には、トランジスタ７０３がオフになり、容量素子７２０において電荷が保持される。トランジスタ７０３は、酸化物半導体などのバンドギャップの広い半導体を含むため、オフ電流が極めて小さいという特性を有している。そのため、容量素子７２０に蓄積された電荷はリークしづらく、トランジスタ７０３にシリコンなどの半導体を用いた場合に比べ、長い期間に渡って画像情報の保持を行うことができる。

画像情報の読み出し時には、トランジスタ７０３がオンになり、データ線ＤＬを介して容量素子７２０に蓄積された電荷が取り出される。そして、上記電荷量の違いを読み取ることにより、画像情報を読み出すことができる。

図７（Ｂ）に示すメモリセル７０１は、スイッチング素子として機能するトランジスタ７０３と、トランジスタ７２１及び容量素子７２２とを有する。トランジスタ７０３のゲート電極は、第１ワード線ＷＬａに接続されている。また、トランジスタ７０３は、その第１端子が第１データ線ＤＬａに接続されており、その第２端子がトランジスタ７２１のゲート電極に接続されている。トランジスタ７２１は、その第１端子が、第２データ線ＤＬｂに接続されており、その第２端子が、所定の電位が与えられているノードに接続されている。容量素子７２２が有する一対の電極は、一方がトランジスタ７２１のゲート電極に接続され、他方が第２ワード線ＷＬｂに接続されている。

図７（Ｂ）に示すメモリセル７０１では、画像情報の書き込み時にトランジスタ７０３がオンになり、第１データ線ＤＬａから画像情報を含む信号の電位が、トランジスタ７０３を介してトランジスタ７２１のゲート電極に与えられる。そして、上記信号の電位に従って、トランジスタ７２１のゲート容量、及び容量素子７２２に蓄積される電荷量が制御されることで、メモリセル７０１への画像情報の書き込みが行われる。

次いで、画像情報の保持時には、トランジスタ７０３がオフになり、トランジスタ７２１のゲート容量、及び容量素子７２２に蓄積された電荷が保持される。上述したように、トランジスタ７０３は、酸化物半導体などのバンドギャップの広い半導体を含むため、オフ電流が極めて小さいという特性を有している。そのため、蓄積された上記電荷はリークしづらく、トランジスタ７０３にシリコンなどの半導体を用いた場合に比べ、長い期間に渡って画像情報の保持を行うことができる。

画像情報の読み出し時には、第２ワード線ＷＬｂの電位を変化させる。容量素子７２２が有する一対の電極の電位差は、電荷保存則により維持されたままなので、第２ワード線ＷＬｂの電位の変化は、トランジスタ７２１のゲート電極に与えられる。トランジスタ７２１は、そのゲート容量に蓄積されている電荷量によって閾値電圧が変化している。よって、トランジスタ７２１のゲート電極の電位が変化することで得られるトランジスタ７２１のドレイン電流の大きさから、蓄積されている電荷量の違いを読み取ることにより、画像情報を読み出すことができる。

なお、トランジスタ７２１は、その活性層に、酸化物半導体などのバンドギャップの広い半導体が用いられていても良い。或いは、トランジスタ７２１の活性層に、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体が用いられていても良い。メモリセル７０１内の全てのトランジスタの活性層に、酸化物半導体膜を用いることで、プロセスを簡略化することができる。また、記憶素子として機能するトランジスタ７２１の活性層に、例えば、多結晶または単結晶のシリコンなどのように、酸化物半導体よりも高い移動度が得られる半導体を用いることで、メモリセル７０１からの画像情報の読み出しを高速で行うことができる。

図７（Ｃ）に示すメモリセル７０１は、一つのデータ線ＤＬが、第１データ線ＤＬａと第２データ線ＤＬｂの機能を併せ持っている点において、図７（Ｂ）に示すメモリセル７０１と異なっている。具体的に、図７（Ｃ）に示すメモリセル７０１は、スイッチング素子として機能するトランジスタ７０３と、トランジスタ７２３及び容量素子７２４とを有する。トランジスタ７０３のゲート電極は、第１ワード線ＷＬａに接続されている。また、トランジスタ７０３は、その第１端子がデータ線ＤＬに接続されており、その第２端子がトランジスタ７２３のゲート電極に接続されている。トランジスタ７２３は、その第１端子がデータ線ＤＬに接続されており、その第２端子が、所定の電位が与えられているノードに接続されている。容量素子７２４が有する一対の電極は、一方がトランジスタ７２３のゲート電極に接続され、他方が第２ワード線ＷＬｂに接続されている。

図７（Ｃ）に示すメモリセル７０１は、画像情報の書き込み、保持、読み出しなどの動作は、図７（Ｂ）に示すメモリセル７０１と同様に行うことができる。

また、トランジスタ７２３は、その活性層に、酸化物半導体などのバンドギャップの広い半導体が用いられていても良い。或いは、トランジスタ７２３の活性層に、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体が用いられていても良い。メモリセル７０１内の全てのトランジスタの活性層に、酸化物半導体膜を用いることで、プロセスを簡略化することができる。また、トランジスタ７２３の活性層に、例えば、多結晶または単結晶のシリコンなどのように、酸化物半導体よりも高い移動度が得られる半導体を用いることで、メモリセル７０１からの画像情報の読み出しを高速で行うことができる。

図７（Ａ）乃至図７（Ｃ）に示したメモリセル７０１を有する記憶装置は、フラッシュメモリなどの一般的な不揮発性の記憶装置よりも、画像情報の書き込み及び読み出しの速度が高いため、高速動作が要求される画像メモリに用いるのに適している。

また、図７（Ａ）乃至図７（Ｃ）に示したメモリセル７０１を有する記憶装置は、長い期間に渡って画像情報の保持を行うことができる。よって、上記記憶装置を画像メモリとして用いる場合、半導体表示装置への電源電圧の供給が停止されても、画像メモリが有する画像情報は消失しにくい。よって、電源電圧の供給の停止前と再開後とで、表示される画像が一致する場合に、電源電圧の供給の再開後に、画像情報の読み込みを再度行う必要がないので、消費電力を削減することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

１０ 単位順序回路
３１ トランジスタ
３２ トランジスタ
３３ トランジスタ
３４ トランジスタ
３５ トランジスタ
３６ トランジスタ
３７ トランジスタ
３８ トランジスタ
３９ トランジスタ
４０ トランジスタ
４１ トランジスタ
６１ 選択期間
６２ 非選択期間
１００ 半導体表示装置
１０１ ＣＰＵ
１０２ 電源コントローラ
１０３ パネルコントローラ
１０４ 画像メモリ
１０５ パネル
１０６ 画素部
１０７ 駆動回路
１０８ 信号線駆動回路
１０９ 走査線駆動回路
１１０ 記憶装置
１２０ 消費電力
１２１ 消費電力
１２２ 消費電力
１３０ 画素
１３１ トランジスタ
１３２ 液晶素子
１３３ 容量素子
２００ 記憶素子
２０１ 記憶回路
２０２ 記憶回路
２０３ スイッチ
２０４ スイッチ
２０５ スイッチ
２０６ 論理素子
２０７ 容量素子
２０８ 容量素子
２０９ トランジスタ
２１０ トランジスタ
２１３ トランジスタ
２１４ トランジスタ
２２１ スイッチング素子
２２２ 記憶素子群
２５０ 記憶素子
２５１ 記憶回路
２５２ 記憶回路
２５３ａ 論理素子
２５３ｂ 論理素子
２５４ トランジスタ
２５５ トランジスタ
２５６ 容量素子
２５７ トランジスタ
２５８ ｐチャネル型トランジスタ
２５９ ｎチャネル型トランジスタ
２６０ ｐチャネル型トランジスタ
２６１ ｎチャネル型トランジスタ
５００ 基板
５０１ 導電膜
５０２ 導電膜
５０３ 導電膜
５０４ 導電膜
５０５ 画素電極
５０６ ゲート絶縁膜
５０７ 活性層
５０８ 絶縁膜
５０９ 絶縁膜
５１０ スペーサ
５１２ 絶縁膜
５１３ 絶縁膜
５１４ 基板
５１５ 共通電極
５１６ 液晶層
５１７ 遮蔽膜
６００ ＣＰＵ
６０１ 制御装置
６０２ ＡＬＵ
６０３ データキャッシュ
６０４ 命令キャッシュ
６０５ プログラムカウンタ
６０６ 命令レジスタ
６０７ 主記憶装置
６０８ レジスタファイル
７０１ メモリセル
７０３ トランジスタ
７２０ 容量素子
７２１ トランジスタ
７２２ 容量素子
７２３ トランジスタ
７２４ 容量素子
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５２０１ 筐体
５２０２ 表示部
５２０３ 支持台
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (5)

1. 画素部と、
   第１電源電圧が供給されると、前記画素部への画像信号の入力を行う駆動回路と、
   第２電源電圧が供給されると、記憶されている画像情報を出力する第１記憶装置と、
   第３電源電圧が供給されると、前記第１記憶装置から出力された前記画像情報を用いて前記画像信号を生成し、前記画像信号と前記第１電源電圧とを前記駆動回路に供給する第１コントローラと、
   第４電源電圧が供給されると、前記第１記憶装置、前記第１コントローラ、及び第２コントローラの動作を制御するＣＰＵと、
   前記第２電源電圧の前記第１記憶装置への供給の有無を選択し、前記第３電源電圧の前記第１コントローラへの供給の有無を選択し、なおかつ、前記第４電源電圧の前記ＣＰＵへの供給の有無を選択する前記第２コントローラと、を有し、
   前記画素部は、前記画像信号に従って表示を行う表示素子と、前記画像信号の電位を保持する第１トランジスタとを有し、
   前記ＣＰＵは第２記憶装置を有しており、
   前記第２記憶装置は、前記第４電源電圧の供給によりデータが記憶される揮発性の第１記憶回路と、前記第１記憶回路に記憶されているデータを記憶する第２記憶回路と、を複数有し、
   前記第２記憶回路は、前記データに従った量の電荷が蓄積される記憶部と、前記記憶部に蓄積された前記電荷を保持する第２トランジスタとを有し、
   前記第１トランジスタ及び前記第２トランジスタは、チャネル形成領域に、バンドギャップがシリコンよりも広い半導体を含んでいる半導体表示装置。
2. 画素部と、
   第１電源電圧及び第１駆動信号が供給されると、前記画素部への画像信号の入力を行う駆動回路と、
   第２電源電圧及び第２駆動信号が供給されると、記憶されている画像情報を出力する第１記憶装置と、
   第３電源電圧及び第３駆動信号が供給されると、前記第１記憶装置から出力された前記画像情報を用いて前記画像信号を生成し、前記第３駆動信号を用いて前記第１駆動信号を生成し、なおかつ、前記画像信号と前記第１電源電圧と前記第１駆動信号とを、前記駆動回路に供給する第１コントローラと、
   第４電源電圧及び第４駆動信号が供給されると、前記第１記憶装置、前記第１コントローラ、及び第２コントローラの動作を制御するＣＰＵと、
   前記第２電源電圧及び前記第２駆動信号の前記第１記憶装置への供給の有無を選択し、前記第３電源電圧及び前記第３駆動信号の前記第１コントローラへの供給の有無を選択し、なおかつ、前記第４電源電圧及び前記第４駆動信号の前記ＣＰＵへの供給の有無を選択する前記第２コントローラと、を有し、
   前記画素部は、前記画像信号に従って表示を行う表示素子と、前記画像信号の電位を保持する第１トランジスタとを有し、
   前記ＣＰＵは第２記憶装置を有しており、
   前記第２記憶装置は、前記第４電源電圧の供給によりデータが記憶される揮発性の第１記憶回路と、前記第１記憶回路に記憶されているデータを記憶する第２記憶回路と、を複数有し、
   前記第２記憶回路は、前記データに従った量の電荷が蓄積される記憶部と、前記記憶部に蓄積された前記電荷を保持する第２トランジスタとを有し、
   前記第１トランジスタ及び前記第２トランジスタは、チャネル形成領域に、バンドギャップがシリコンよりも広い半導体を含んでいる半導体表示装置。
3. 請求項１または請求項２において、
   前記第１記憶回路は、互いに、他の出力端子が自らの入力端子に接続されることで、前記データを記憶する一対の論理素子を有する半導体表示装置。
4. 請求項１乃至請求項３のいずれか１項において、
   前記半導体は、酸化物半導体である半導体表示装置。
5. 請求項４において、
   前記酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを含む半導体表示装置。

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