JP2735618B2 - ファジィ・プロセッサおよびｍａｘ回路の組立装置 - Google Patents

Description

【発明の詳細な説明】 発明の要約 インプリケーション（制御則）の前件部をファジィに
よって表わし，後件部をシングルトン（非ファジィ）に
よって表わす構成が簡単なファジィ・プロセッサを開示
している。前件部のファジィ信号を後件部のシングルト
ン信号に接続するために複数の並列に接続されたスイッ
チが設けられ，任意のスイッチが選択的にオンとされ
る。シングルトン信号は選択されたスイッチの重み付け
によって実現される。

発明の背景 この発明はファジィ・プロセッサおよびMAX回路の組
立装置に関する。

偉大な人間の頭脳は，ストアされたプログラムの概
念，ブール代数および安定な動作を行なうバイナリィ・
ハードウェアを調和させることによってディジタル・コ
ンピュータを創作した。その連続的な動作によって，深
い論理の展開，データの深い処理等が可能となった。デ
ィジタル・コンピュータはその安定な動作によって信頼
性が高く，ディジタル・コンピュータ・システムは益々
巨大化しつつある。プログラムが人間のメンタルなレベ
ルの情報を含んでいない限り，ディジタル・コンピュー
タは任意のプログラムが可能であり，この点でそれは汎
用機械とさえ呼ばれる。ディジタル・コンピュータ・シ
ステムの実現によって人間の生活，社会が大きく変貌し
つつある。

もう１つの偉大な人間の頭脳は，人間が何をどのよう
に考え，相互にいかにコミュニケートするかについて考
察し，非常に重要な概念「ファジネス」を創出した。L.
A.Zadehがファジィ集合の概念を提唱したのが1965年で
ある。それ以来ファジィの理論的検討は数多くの論文で
行なわれているが，その応用の報告はまず少なく，それ
もバイナリィ・ディジタル・コンピュータの助けを借り
てのみ行なわれているのが実情である。

ファジィの研究において，人間の知識は，専門家のノ
ウハウのように言語情報で総括されるべき蓄積された経
験に基づくものである，ということが強調されている。
この言語情報は，一般にあいまいさ，漠然性，不確実
性，不完全性または不正確さを具備し，メンバーシップ
関数によって特徴づけられる。メンバーシップの大きさ
は0.0〜1.0までの間の領域の数値によって表わされ，こ
の範囲内で変化する。

言語情報がディジタル・コンピュータによって取扱わ
れる場合には，メンバーシップの大きさ（値）はバイナ
リィ・コードによって表わされる。このバイナリティ・
コードで表わされた値はバイナリィ電子回路において，
ストアされたプログラムにしたがって，繰返し何度も何
度も，ストアされ，転送され，そして演算される。した
がって，ディジタル・システムによってファジィ情報を
処理するためには長い時間がかかるという問題がある。
さらに，バイナリイ・コード化された値は信じられない
程多くのストアのためのおよび演算のためのディバイス
を必要とする。ディジタル・コンピュータは上述のよう
に汎用機械ではあるが，ファジィ情報をリアル・タイム
で処理するためには必ずしも最適なものではない。ここ
に，ファジィ情報を効率的にかつ高速で処理できる他の
タイプの機械の深求が要請されている。

発明の概要 この発明は，ファジィ情報の処理に適したハード・ウ
ェア・システム，とくにファジィ・プロセッサと呼ばれ
る構成が簡単なシステムを提供することを目的とする。

この発明はまた，ファジィ・コントローラ，ファジィ
・コンピュータ，ファジィ・プロセッサ等と呼ばれるフ
ァジィ推論演算装置ないしはファジィ処理装置において
特に有用なMAX回路をきわめて簡単な構成で実現するこ
とを目的とする。

この発明によるファジィ・プロセッサは，入力信号に
応じたメンバーシップ関数を表わす信号を出力する少な
くとも１つのメンバーシップ関数回路と，その出力側に
互いに並列に接続された複数個のスイッチとをそれぞれ
備え，制御則ごとに設けられた複数の制御則回路，およ
び制御則回路の各スイッチのそれぞれに重み付けを与え
る重み付け回路を備えていることを特徴とする。

これにより，インプリケーション（制御則）の前件部
をファジィによって表わし，後件部をシングルトン（非
ファジィ）によって表わす構成が簡単なファジィ・プロ
セッサが実現する。前件部のファジィ信号を後件部のシ
ングルトン信号に接続するために複数の並列に接続され
たスイッチが設けられ，任意のスイッチが選択的にオン
とされる。シングルトン信号は選択されたスイッチの重
み付けによって実現される。

この発明によるファジィ・プロセッサは，入力信号に
応じたメンバーシップ関数を表わす信号を出力する少な
くとも１つのメンバーシップ関数回路と，その出力側に
接続された重みを与えるための可変抵抗回路とを備え，
制御則ごとに設けられた複数の制御則回路，および制御
則回路の出力信号を加算する加算回路，を備えているこ
とを特徴とする。

これにより，インプリケーションの前件部をファジィ
によって表わし，後件部をシングルトンによって表わす
構成が簡単なファジィ・プロセッサが実現する。しかも
シングルトンの重みは可変抵抗によって任意に調整可能
である。

この発明によるMAX回路の組立装置は，インプリケー
ションまたは制御則ごとに所定のファジィ推論を行なう
複数のファジィ推論回路と，複数のファジィ推論回路の
出力信号のMAX演算を行なうMAX回路と,MAX演算結果を処
理または出力する後段回路とから構成される。各ファジ
ィ推論回路はそれぞれ１つの第１の基板に設けられ，後
段回路は第２の基板に設けられる。MAX回路は，第１の
基板にそれぞれ設けられ，ファジィ推論回路の出力がベ
ースに与えられかつエミッタが第１の基板の出力端子と
なるトランジスタと，第２の基板に設けられその入力端
子に接続された電流源と，第１の基板の出力端子をそれ
ぞれ第２の基板の入力端子にコネクタによって接続する
ことにより構成されるワイヤードORとから構成される。

したがって，第１の基板を第２の基板に接続するだけ
で複数の第１の基板上の対応する回路のMAX回路が実現
され,MAX演算結果は第２の基板側の後段回路に与えられ
る。しかも任意の第１の基板の着脱はMAX回路に悪影響
を与えることが全くない。

実施例の説明 （１）ファジィ推論ならびにファジィ・コンピュータお
よびファジィ・コントローラの概念 人間の経験則を最も単純化して， 「もしｘがＡならば,yはＢである」 （If x is A,then y is B） という命題で表現することができる。ここで，「もしｘ
がＡならば」は前件部（antecedent），「ｙはＢであ
る」は後件部（consequent）と呼ばれる。ＡやＢが，
「背が高い」「年老いた人」，「正の小さな値」等のあ
いまいな言語情報であるならば，これらは上述したよう
にメンバーシップ関数によって特徴づけることが可能で
ある。すなわち,A,Bはファジィ集合である（後述する具
体的な回路の説明では,A,B等はメンバーシップ関数を表
わす電圧信号を示す）。

上記の命題は簡単に ｘ＝Ａ → ｙ＝Ｂ と表現される。

人間は，前件部および後件部にファジィ表現を含む推
論をしばしば行なう。このタイプの推論は古典的なプー
ル論理を用いては満足に実行し得ない。

次のような形式の推論を考える。

この推論の形式，すなわちインプリケーションが存在
するときに，与えられたプレミスから結論を推論するこ
とを「一般化されたモーダス・ポネンス（generalized
modus ponens）」という。

次のように，多数のインプリケーション・ルールが存
在することもある。

多数のインプリケーションはelse（さもなければ）ま
たはand（かつ）で連結（connective）されている。

「ＡからＢへのファジィ関係（fuzzy relation from
A to B）」という概念を考え，これをR_ABと表わす（以
下，単にＲと略す）。

一般に Ａ＝｛a₁,a₂，…，a_i，…，a_m｝ Ｂ＝｛b₁,b₂，…，b_j，…，b_n｝ としたとき,AからＢへのファジィ関係Ｒは で表わされる。

ファジィ関係を表わす演算については後述する。A,
Bをメンバーシップ関数と考えると，上式はメンバーシ
ップ関数をサンプリングしてベクトルで記述した場合に
相当する。

１つのインプリケーション・ルール（ｘ＝Ａ→ｙ＝
Ｂ）に対して，プレミス（ｘ＝Ａ′）が与えられたとき
に，これらから結論（ｙ＝Ｂ′）を推論する場合の「推
論合成規則（compositional rule of inference）」
は，ファジィ関係Ｒを用いて次のように表わされる。

ファジィ関係を表わす演算は種々提案されている。
詳しくはMasaharu Mizumoto and Hans-Jurgen Zimmerma
nn,“Comparison of Fuzzy Reasoning Methods,"Fuzzy
Sets and Systems Vol.8,No.3,pp.253-283,（1982）を
参照。

既に提案された代表的なファジィ関係には次のような
ものがある。

r_ij＝a_i∧b_j MIN演算規則 r_ij＝（a_i∧b_j）∨（１−a_i） MAX規則 r_ij＝１∧（１−a_i∧b_j） 算術規則 上記のMIN演算規則が最もよく知られており，産業的
な応用においてその有効性も証明されているので，以下
に述べる具体的な回路例ではMIN演算規則を採用する。
しかしながら，他の多くの演算規則も適用可能であるの
はいうまでもない。

上式における＊の演算（すなわちとの演算）にも
種々の演算が提案されている。たとえばMIN/MAN演算，
代数積/MAX演算を用いるもの等々である。以下に述べる
具体的な回路例では，最もよく使用されているMIN/MAX
演算を＊の演算として用いる。すなわち，の演算とし
てMAX演算を，としてMIN演算を採用する。

したがって，推論合成規則による結論b_j′は，＊演算
としてMIN/MAX演算を用い，ファジィ関係としてMIN演算
規則を用いると，次のように表わされる。

上式から，ファジィ推論エンジンまたはファジィ推論
合成回路は主要にMIN回路およびMAX回路を用いて構成さ
れることが理解されよう。

ファジィ・コンピュータおよびファジィ・コントロー
ラの構成について説明する前にメンバーシップ関数につ
いて若干説明しておく。

メンバーシップ関数は，一般的には，第１図（Ａ）に
その一例が示されているように，曲線で表現されること
が多い。しかし，曲線で表現されるべきかどうかはメン
バーシップ関数にとって本質的なことではない。メンバ
ーシップ関数のより重要な特徴は，それが０〜１までの
連続的な値をとるということである。

他方，回路設計上の観点からいうと，第１図（Ｂ）に
MF₁,MF₂で示されているように，メンバーシップ関数を
直線の折線で表現する方が取扱いが容易であり，少数の
パラメータでメンバーシップ関数を特徴づけることがで
き，さらに設計も簡単となる。しかも，メンバーシップ
関数を折線で表わしても，上記の特徴が失なわれること
はない。

基本的には実線で第１図（Ｂ）に示される三角形状の
メンバーシップ関数MF₁，および鎖線で示される台形状
のメンバーシップ関数MF₂が考えられる。三角形状のメ
ンバーシップ関数MF₁は関数μ（ｘ）＝ピーク値Ｐ（ピ
ーク値＝１とは限らない）のときの変数ｘの値x_L（これ
をラベルという）および勾配によって特徴づけられる。
台形状のメンバーシップ関数MF₂は，基本的には，その
上底の中心を表わす変数x_L（これもラベルという）と勾
配によって特徴づけられる。

なお，メンバーシップ関数μ（ｘ）の変数x,後に出て
くる関数μ（ｙ）の変数ｙは，上述した推論形式のx,y
とは同じ記号が用いられているが，相互に特に関連性は
ない。この明細書ではこのような記号を使う習慣にした
がうものとする。

第１図（Ｃ）に示すように変数（ｘ）が小さいところ
では関数μ（ｘ）が１の値をとり，ある変数x_Lにおいて
関数μ（ｘ）が一定の勾配で下降し遂には０となる関数
MF₃（これをＺ関数という），およびこのＺ関数と逆の
変化をたどる関数MF₄（これをＳ関数という）もある。
その他，種々の形のメンバーシップ関数が考えられる。

上述のメンバーシップ関数は種々の形態で具現化され
る。その１つは，第２図に示すように，複数本（たとえ
ば25本）の信号ラインｌ上に分布した電気信号（電圧ま
たは電流であるがここでは電圧信号のみを考える）で表
わすことである。メンバーシップ関数μ（ｘ）の変数は
離散的な値をとり，各信号ラインにこれらの変数が割当
てられる。割当てられた変数に対応して信号ラインには
番号（第２図では１〜25）が付けられている。複数本の
信号ラインは一種のバスを構成している。ラベルx_Lはピ
ーク電圧が現われる信号ラインの番号で表わされる。

他の１つはメンバーシップ関数μ（ｘ）の変数ｘを時
間軸上で表わすことである。すなわち変数が時間ｔとな
る（説明の便宜上，この時間ｔを全体的な時間Ｔと区別
しておく）。このようなメンバーシップ関数μ（ｘ）を
発生させるためにスイープ信号が必要となる。スイープ
信号としては種々の波形のもの（たとえば鋸歯状波，三
角波，正弦波，正弦波の全波整流波形をもつもの等）が
考えられるが，ここでは第３図に示すような鋸歯状波を
例にとって説明する。

第３図において，鋸歯状波のスイープ信号SWは一定の
周期τで，−Ｅから＋Ｅまで直線的に変化し，その後短
い時間（帰線期間）の間に−Ｅまで戻る。スイープ信号
SWがゼロクロスする時点がメンバーシップ関数μ（ｘ）
のたとえばｘ＝０に対応する。ラベルx_Lは，この値x_Lに
相当する時点におけるスイープ信号SWの電圧V_Lで表わさ
れる。

第４図は第２図に示すバス・ライン上に分布したメン
バーシップ関数を用いて演算を行なうパラレル・タイプ
のファジィ・コンピュータであって１つのインプリケー
ションが存在する場合に適用されるファジィ・コンピュ
ータの概念を示している。ファジィ・コンピュータは，
第２図に示すバス・ライン上に分布したメンバーシップ
関数A,A′,Bをそれぞれ出力する３つのメンバーシップ
関数発生回路11,12,13,およびこれらの回路11,12,13の
出力信号が与えられ，上述したモーダス・ポネンスのフ
ァジィ推論演算（具体的にはたとえば第（３−１），
（３−２）式）を行ない，その推論結果Ｂ′を出力する
ファジィ推論エンジン14から構成される。メンバーシッ
プ関数発生回路11,12,13には出力されるべきメンバーシ
ップ関数を規定するラベルLA,LA′,LBがそれぞれ与えら
れる。ファジィ・コンピュータから確定的な結果，すな
わち非ファイジィ出力を得ることが必要であればファジ
ィ推論エンジン14の後段にデファジファイア15が接続さ
れる。

上述のファジィ推論エンジン14の構成例が第６図に示
されている。これは第（３−２）式で表される演算を行
なうものである。それぞれｍ本の信号ライン上に分布し
たメンバーシップ関数A,A′を表わす電圧がC-MIN回路
（コレスポンデンスMIN回路）21に与えられ，ここでa_i
∧a_i′（ｉ＝１〜ｍ）のMIN演算が行なわれる。C-MIN回
路21は２入力１出力のMIN回路をｍ個含むものである。C
-MIN回路21のｍ個の出力電圧はE-MAX回路（アンサンブ
ルMAX回路）22に入力する。このE-MAX回路22の出力は を表わす。E-MAX回路はｍ個の入力信号のアンサンブルM
AX演算を行なうものである。E-MAX回路22の出力はトラ
ンケーティング入力ａとしてトランケーション回路23に
与えられる。他方，トランケーション回路23にはｎ本の
信号ライン上に分布したファジィ・メンバーシップ関数
Ｂを表わす電圧（b_j,j＝１〜ｎ）が入力している。トラ
ンケーション回路23はC-MIN回路において一方の入力を
すべて共通にした回路である。結局，トランケーション
回路23で最終的に第（３−２）式の演算が行なわれ,n本
の出力ライン上に分布したアナログ電圧b_j′の集合とし
てのファジィ推論の結論Ｂ′を得ることができる。

第５図はｒ個のインプリケーションが存在する場合に
有効なパラレル・タイプのファジィ・コンピュータの概
念を示している。３つのメンバーシップ関数発生回路11
〜13とファジィ推論エンジン14とからなるセットがｒ個
設けられる。メンバーシップ関数発生回路に与えられる
ラベルLA,LBにはインプリケーションごとに添字１〜ｒ
が付されている。これらのセットごとにメンバーシップ
関数発生回路12を設ける必要はなく,1個の回路12をすべ
てのセットで共用することができる。インプリケーショ
ンの連結（elseまたはalso）はMAX回路16で実現され
る。すなわち，すべてのファジィ推論エンジン14の出力
はMAX回路16に与えられ,MAX回路16から最終的な推論結
果Ｂ′が得られる。もちろん，連結をMAX以外の演算で
実行してもよい。

第７図は第３図に示す時間軸上で表わされるメンバー
シップ関数を用いるスイープ・タイプのファジィ・コン
ピュータであって,1つのインプリケーションが存在する
場合のファジィ・コンピュータの概念を示している。ス
イープ・タイプのファジィ・コンピュータは，時間軸上
で表現されたメンバーシップ関数A,A′,Bをそれぞれ出
力する３つのメンバーシップ関数回路31,32,33,これら
の回路31,32,33の出力信号が与えられ，上述したモーダ
ス・ポネンスのファジィ推論演算を行ない，その推論結
果Ｂ′を出力するファジィ推論合成回路34,およびメン
バーシップ関数回路31,32,33にその入力信号としてスイ
ープ信号SWを与えるとともにファジィ推論合成回路34に
このスイープ信号に同期した所定のタイミング信号を与
えるタイミング回路35から構成される。メンバーシップ
関数A,A′,Bのみならず推論結果Ｂ′も時間軸上に現わ
れた電圧によって表わされるのはいうまでもない。メン
バーシップ関数回路31,32,33には出力されるべきメンバ
ーシップ関数を規定するラベル（ラベル電圧）LA,LA′,
LBがそれぞれ与えられる。ファジィ・コンピュータから
確定的な結果，すなわち非ファジィ出力を得ることが必
要であれば，合成回路34の後段にデファジファイア36が
接続される。デファジファイア36からは一定な（少なく
ともスイープ信号の一周期τにおいては一定の）電圧信
号が得られる。

第８図はｒ個のインプリケーションが存在する場合に
有効なスイープ・タイプのファジィ・コンピュータの概
念を示している。上述した第５図に示すｒ個のインプリ
ケーションが存在する場合に有効なパラレル・タイプの
ファジィ・コンピュータおよび第７図に示すスイープ・
タイプのファジィ・コンピュータの基本形と対比するこ
とによりその構成は容易に理解できよう。

理解を助けるために上述したファジィ推論エンジン14
またはファジィ推論合成回路34で実行されるファジィ推
論の一例として第（３−２）式にしたがう推論を図式的
に表わしたのが第９図である。ここでは複数（ｒ個）の
インプリケーションがあることを前提とする。また三角
形状のメンバーシップ関数が示されている。第（３−
２）式ではメンバーシップ関数A,A′Ｂ等がファジィ集
合の要素a_i,a_i′，b_j等を用いて表現されているが，第
９図では横軸を変数ｘまたはｙ（または時間ｔ）として
関数μ（ｘ）またはμ（ｙ）（またはμ（ｔ））で表現
されている。

第９図の最上段左側のグラフを参照して，メンバーシ
ップ関数A1とＡ′のMIN演算結果A1∧Ａ′が斜線で示さ
れている。このMIN演算結果の最大値a max1（第６図に
示すトランケーティング入力ａ）が求められる。第９図
最上段中央にはメンバーシップ関数B1が示され，この関
数B1と上記最大値a max1とのMIN演算結果が斜線S₁で示
されている。この斜線の部分S₁が１つのインプリケーシ
ョンについての推論結果であり,1つのファジィ推論エン
ジン14またはファジィ推論合成回路34から出力される。

他のインプリケーションについても同様の手法で推論
が行なわれる。それらの推論結果がS₂,S_rで表わされて
いる。

これらの推論結果のMAX演算（回路16または回路37）
の結果Ｂ′が第９図の右側に表わされている。この推論
結果を非ファジィ化（デファジファイ）する手法には多
くのものが提案されているが，その１つに重心法があ
る。この方法によると重心y_wは y_w＝∫μ（ｙ）・y dy/∫μ（ｙ）dy によって求められる。すなわち，ハッチングで示した面
積を左右に２分するｙ座標（時間ｔ）を求めることであ
る。このようにして求められたy_wがデファジファイア15
または36から確定値として出力される。

上述したファジィ・コンピュータにおけるファジィ推
論エンジンおよびファジィ推論合成回路はいずれもイン
プリケーションの前件部に１つのファジィ命題のみが存
在する推論を行なうものであるが，次に示すように，イ
ンプリケーションの前件部に２つのファジィ命題を含む
推論が必要となることがある。これが拡張ファジィ推論
と呼ばれるものである。インプリケーションの前件部は
「かつ／または（and/or）」によって結合されている。
「かつ（and）」または「または（or）」のいずれか一
方が選択される。

これは次のように記号で表現される。

パラレル・タイプのファジィ・コンピュータにおける
拡張ファジィ推論は，拡張ファジィ推論エンジンによっ
て実行される。拡張推論エンジンの概念が第10図に示さ
れている。入力はメンバーシップ関数A,B,C,A′および
Ｂ′，ならびに「かつ／または」の結合を選択するため
の結合選択ｃである。出力は結論を表わすメンバーシッ
プ関数Ｃ′となる。メンバーシップ関数A,A′はｍ本の
信号ライン上に分布した電圧によって,B,B′はｍ′本の
信号ライン上に分布した電圧によって,Cはｎ本の信号ラ
イン上に分布した電圧によってそれぞれ表わされる。

第11図はこの拡張された推論エンジンの構成を示して
おり，これは第６図に示す基本的な推論エンジンの構成
を若干修正することによって得られる。メンバーシップ
関数ＡとＡ′との間でC-MIN演算が行なわれ（C-MIN回路
21A），その結果を表わすｍ個の電圧のE-MAX演算が行な
われる（E-MAX回路22A）。メンバーシップ関数ＢとＢ′
とについてもC-MIN,E-MAXの演算が行なわれる（C-MIN回
路21B,E-MAX回路22B）。結合「かつ（and）」はこの実
施例ではMIN演算によって，「または（or）」はMAX演算
によってそれぞれ実現される。この結合の演算と選択が
容易に可能となるように，コントロールドMIN-MAX回路2
4が用いられる。コントロールドMIN-MAX回路24は，結合
選択入力信号ｃのレベル（ＨかＬか）に応じてMIN演算
機能とMAX演算機能とを切換えることができるものであ
る。２つのE-MAXの演算結果はこのコントロールドMIN-M
AX回路24に入力する。そして，「かつ」か「または」を
選択するための結合選択入力信号ｃがコントロールドMI
N-MAX回路24の制御入力として与えられる。メンバーシ
ップ関数Ｃはトランケーション回路23に与えられ，その
トランケーティング信号としてコントロールドMIN-MAX
回路24の出力ａが与えられる。トランケーション回路23
から結論Ｃ′を表わすファジィ・メンバーシップ関数の
電圧分布が得られる。

次にファジィ・コントローラの概念について説明す
る。

一般にコントローラは制御対象から得られる制御量を
入力とし，所望の制御をするために制御対象に対して操
作量を出力する。制御量，操作量のいずれも確定的な値
である。ファジィ・コントローラもまた確定的な値を入
力とし，ファジィ推論を行なった上で確定的な値を出力
する。これに対してインプリケーションの前件部に１つ
のファジィ命題がある場合を例としていえば，上述のフ
ァジィ・コンピュータにおいては入力はファジィ集合ま
たはメンバーシップ関数Ａ′で与えられ，ファジィ集合
またはメンバーシップ関数Ｂ′（場合によっては確定
値）を出力する。

ファジィ・コントローラにおけるファジィ推論を第９
図との対比の上で,1つのインプリケーション（制御則）
の場合（前件部のファジィ命題も１つ）について，グラ
フ的に表わすと第12図に示すようになる。メンバーシッ
プ関数ＡとＢとを含むインプリケーションに対して，確
定値x_Aを与えたときのファジィ推論結果は斜線で示す
Ｂ′となる。この推論結果を非ファジィ化することによ
り確定的な推論結果B_w′が得られることになる。

インプリケーション（制御則）の前件部に２つのファ
ジィ命題をもつ場合について示したのが第13図である。
インプリケーションの前件部における２つのメンバーシ
ップ関数A,Bに対してそれぞれ確定値x_A,y_Bを与えたとき
の関数値a_A,a_BのMINまたはMAX（結合andまたはorに対
応）がとられ，この演算結果a_Mとメンバーショプ関数Ｃ
とのMIN演算結果がファジィ推論結果（斜線で示す
Ｃ′）となる。この推論結果Ｃ′を非ファジィ化するこ
とにより確定的な推論結果C_W′が得られる。

複数のインプリケーション（制御則）が存在しかつ各
インプリケーションの前件部に２つのファジィ命題をも
つファジィ推論に適用される，バス・ライン上に分布し
たファジィ・メンバーシップ関数を用いるパラレル・タ
イプのファジィ・コントローラの一構成例が第14図に示
されている。第５図およびそのファジィ推論エンジンを
示す第11図と対比しながら説明する。

制御則は次のように表わされる。

ファジィ推論エンジン14はファジィ推論合成回路14a
に置きかえられている。２つの入力は確定値x_A,x_Bで与
えられるから，バス・ライン上に分布したメンバーシッ
プ関数を発生する回路11,12等は不要となり，それに代
えてメンバーシップ関数回路31a,31bが設けられる。各
制御則ごとにこれらのファジィ推論合成回路14a,メンバ
ーシップ関数回路31a,31b等が設けられ，かつメンバー
シップ関数回路31a,31bのラベルLA,LBに制御則の番号に
対応して添字が付けられている。以下，制御則１を代表
例として述べる。

メンバーシップ関数回路31a,31bは入力変数x_A,x_Bに対
応したメンバーシップ関数値μ_A1（x_A），μ_B1（y_B）を
出力するものである。これらの回路31a,31bの出力はMIN
またはMAX回路24aに与えられる。このMINまたはMAX回路
24aはコントロールドMIN-MAX回路24に対応するもので，
この回路24と置きかえてもよい。回路24aの出力がトラ
ンケーティング入力a_M1となる。一方，メンバーシップ
関数C1をバス・ライン（複数本の信号線）上に現われる
電圧分布として発生するメンバーシップ関数発生回路13
の出力がトランケーション回路23に与えられ，a_M1とのM
IN演算が行なわれ，このMIN演算結果がC₁′である。

（ｒ−１）個の制御則について同じようにC₂′〜C_r′
が得られ，それらのMAX演算結果（MAX回路16）がファジ
ィ推論結果Ｃ′となり，非ファジィ化される結果C_w′が
得られる。

第15図はスイープ・タイプのファジィ・コントローラ
であって，複数のインプリケーション（制御則）が存在
する場合（インプリケーションの前件部におけるファジ
ィ命題は１つ）の構成例を示すものである。第８図と対
比して，入力は確定値x_Aで与えられるからメンバーシッ
プ関数Ａ′を出力する回路32（コンピュータにおけるMF
C2）は不要となる。メンバーシップ関数A1の回路31に入
力としてx_Aが与えられる。この回路31の出力は，メンバ
ーシップ関数回路33の出力B1が入力するMIN回路38に与
えられる。回路33にはその入力としてスイープ信号が与
えられている。MIN回路38の出力B1′はMAX回路37に入力
する。複数のインプリケーションに対して上記の回路が
設けられ，すべてのMIN回路38の出力B1′〜Br′がMAX回
路37に入力する。MAX回路37の出力Ｂ′からデファジフ
ァイア36によって確定値B_w′が決定され，出力される。

インプリケーション（制御則）の前件部に２個のファ
ジィ命題が存在する場合には，第16図に示すように,2つ
のメンバーシップ関数回路31a,31bが設けられ，これら
の回路31a,31bに確定入力x_A,x_Bが与えられる。回路31a
および31bの出力はMINまたはMAX回路24aに与えられる。
この回路24aの出力とスイープ信号が与えられるメンバ
ーシップ関数回路33cの出力であるメンバーシップ関数
ＣとのMIN演算結果Ｃ′がMIN回路38から出力される。こ
の推論結果Ｃ′はファジィ関数であるからその確定値が
デファジファイアで決定される。

インプリケーションの前件部に３つ以上の命題がある
場合にもこれを処理するファジィ・コントローラを（パ
ラレル・タイプ，スイープ・タイプのいずれの場合に
も）上述の考え方を拡張して構成できるのはいうまでも
ない。

（２）ファジィ・プロセッサ 前件部に２つのファジィ命題をもつインプリケーショ
ン（制御則）が複数個（ｒ個）存在する場合について，
第17図を参照して，考える。第１番目のインプリケーシ
ョンについてみると,2つのメンバーシップ関数A1,B1に
対してそれぞれ確定値入力x_A,y_Bを与えたときに関数値a
_A1,a_B1が得られる。この関数値のMIN演算（またはMAX演
算）結果をa_M1とする。他のインプリケーションについ
ても同じように確定値入力x_A,y_Bが与えられ，結果a
_Mi（ｉ＝２〜ｒ）が得られる。

インプリケーションの後件部におけるメンバーシップ
関数Ci（ｉ＝１〜ｒ）をそのラベル位置Z_Li（ｉ＝１〜
ｒ）においてピークまでのびた一本の関数C_si（ｉ＝１
〜ｒ）で表わすことにする。この関数はシングルトン
（Singleton）と呼ばれるもので非ファジィ量である。
上記のMIN演算結果とシングルトンC_siとのMIN演算（上
述のトランケーティングに対応するが，後述するように
MIN演算は不要となる）結果が太い矢印C_si′（ｉ＝１〜
ｒ）で示されている。

以下の説明では記号を簡潔にするために，Z_LiをZ
_i（ｉ＝１〜ｒ），C_si′をV_zi（ｉ＝１〜ｒ）と置きか
えるものとする。

複数のインプリケーションの連結をMAX演算で行なっ
た場合の最終的なファジィ推論結果が第17図の右側に棒
グラフのような形態で示されている。このような推論結
果を非ファジィ化（デファジケーション）するために，
ここでは上述した重心法が用いられる。重心C_sw′（こ
れをZ_wとおく）は次式で与えられる。

第（４）式の分子は第18図に示すような重み付き加算
回路によって，分母は第19図に示すような単純加算回路
によってそれぞれ演算可能である。

第18図において，重み付き加算回路は，演算増幅器41
と，並列に接続された入力抵抗R₁，…，R_rと，帰還抵抗
R_fとから構成され，入力抵抗R₁〜R_rの一端に電圧V_z1〜V
_zrがそれぞれ与えられる。したがって，この重み付き加
算回路の出力V_o1は次式で与えられる。

ここで R_f／R_i＝Z_i …（６） と置けば，第（５）式は第（４）式の分子を表わすこと
になる（符号は反転している）。

第（６）式から，メンバーシップ関数Ciを代表するシ
ングルトンC_siのラベルは入力抵抗R_iと帰還抵抗R_fとに
よって実現されることが理解されよう。

第20図に示すように,NL（Negative small:「負の小さ
な値」）からPL（Positive large:「正の大きな値」）
までの７個のラベルによって表現されるメンバーシップ
関数またはシングルトンを考えたときに，これらのラベ
ルは抵抗R_i（ｉ＝１〜ｒ）と抵抗R_fとによって規定され
る。第20図においてNL,NM,NS等のＮはNegativeを,PS,P
M,PL等のＰはPositiveを,Lはlargeを,Mはmediumを,Sはs
mallをそれぞれ表わし,ZRはzeroを表わしている。

第19図において単純加算回路は，演算増幅回路45と，
並列に接続された等しい値の入力抵抗R_oと，入力抵抗と
同じ値（必ずしも同じ値でなくてもよい）の帰還抵抗R_o
とから構成され，入力抵抗の一端に電圧V_z1〜V_zrがそれ
ぞれ与えられる。したがって，この単純加算回路の出力
V_o2は次式で表わされる。

これは第（４）式の分母を表わしている（符号は反転
している）。

第17図に図式的に示したファジィ・プロセッサは，フ
ァジィ・コントローラと同じように確定入力x_A,x_Bが与
えられ，所定の制御則に基づくファジィ推論を行ない，
確定値（重心Z_w）を出力するという特徴をもつ。また，
このファジィ・プロセッサにおけるファジィ推論では，
インプリケーション（制御則）の前件部ではファジィ関
数が用いられるが，後件部は非ファジィ量（シングルト
ン）で表現されるという特徴も有している。そして，各
制御則におけるMIN演算結果a_M1（ｉ＝１〜ｒ）の値がそ
の制御則の演算結果を表わすので，上述したファジィ・
コンピュータまたはファジィ・コントローラにおけるよ
うなトランケーション回路が不要となる。複数の制御則
の演算結果の重み付き加算（重みは上述のように後件部
のシングルトンのラベルを表わす）を行なうことによ
り，最終出力（重心Z_w）が得られることになる。もちろ
ん，上述の単純加算も必要であるが，第（４）式の割算
は後に述べるように省略可能である。このようないくつ
かの特徴をもつファジィ・プロセッサの具体的構成につ
いて以下に述べるが，その前に基本的な演算回路である
MIN回路およびMAX回路について説明する。

バイポーラ・トランジスタを使用して構成したｎ入力
１出力のMIN回路の一例が第21図に示されている。入力
電圧をx₁,x₂，…，x_n，出力電圧をｚとすると，この回
路は の演算を行なう。すなわち，最も小さい入力電圧に等し
い出力電圧を発生する。

このMIN回路はコンパレータ（比較回路）とコンペン
セータ（補償回路）とから構成されている。コンパレー
タは，相互にエミッタが結合されたｎ個のPNPトランジ
スタQ₁₁,Q₁₂,Q₁₃，…，Q_1nと，これらのトランジスタを
駆動する電流I₁の電流源CS₁とから構成されている。入
力電圧x₁〜x_nはトランジスタQ₁₁〜Q_1nのベースにそれぞ
れ与えられる。トランジスタQ₁₁〜Q_1nのうち最も低い入
力電圧（V_minとする）がそのベースに与えられたものが
導通状態となるので，他のトランジスタはカットオフ状
態となる。したがってエミッタにはこの入力電圧V_minに
導通状態となったトランジスタのエミッタ／ベース電圧
をV_EBを加えた電圧，すなわち が現われる（V_EBは0.7V程度）。２つの入力電圧が等し
い値でかつ他の入力電圧よりも低い場合には，この２つ
の入力電圧が入力したトランジスタにI₁/2ずつの電流が
流れるので，同じ結果になる。３つ以上の入力電圧が等
しくかつ他の入力電圧よりも低い場合にも同じである。

コンペンセータは，コンパレータの出力にMIN演算誤
差として現われる電圧V_EBを補償するものである。この
コンペンセータは,NPNトランジスタQ₁と，このトランジ
スタQ₁を電流駆動するための電流I₂の電流源CS₂とから
構成されている。トランジスタQ₁のエミッタがこのMIN
回路の出力端子に接続されている。コンパレータの出力
電圧からトランジスタQ₂のベース／エミッタ電圧V_BEが
減算される結果，出力電圧ｚは を表わすことになる。電流源CS₁とCS₂の電流はI₁＝I₂で
あることが好ましい。

第22図はMAX回路の一例を示している。このMAX回路も
またコンパレータとコンペンセータとから構成されてい
る。コンパレータは，入力電圧x₁,x₂，…，x_nによって
ベース制御されかつエミッタが相互に結合されたNPNト
ランジスタQ₂₁,Q₂₂，…，Q_2nと，これらのトランジスタ
を電流駆動するための電流源CS₁とから構成されてい
る。トランジスタQ₂₁〜Q_2nのうち最も高い入力電圧（こ
れをV_maxとする）が与えられたトランジスタのみが導通
状態となってエミッタにV_max−V_BEの電圧が現われる。
この−V_BEのエラーが,PNPトランジスタQ₂と電流源CS₂と
からなるコンペンセータによって補償される結果，出力
端子には の出力電圧ｚが得られる。

上述のMIN回路,MAX回路のコンパレータにおけるすべ
てのトランジスタはエミッタにおいて相互に結合してい
るので，この回路をエミッタ・カップルド・ファジィ・
ロジック・ゲート（ECFLゲート）と名づける。

上述のMIN回路,MAX回路は，電流源によって駆動され
る２つのエミッタ・フォロアのカスケード接続であると
考えることができる。したがって，これらは非常に高い
入力インピーダンスおよび非常に低い出力インヒピーダ
ンスを示す。この事実は，これらの回路が外部ノイズや
信号のクロス・トークに強いことを示し，後段に多くの
回路を接続することができることを意味している。

また，上述のMIN回路,MAX回路は電流源によって駆動
されるので各トランジスタでの飽和は生じない。すなわ
ちベース領域における小数キャリアの蓄積効果は起こら
ない。したがって，これらの回路は非常に速い演算速度
を示す。実験によると応答速度は10nsec以下であった。

さらに，上述の回路の入力端子の１またはいくつかを
オープンにしても，回路全体の入／出力静特性は影響を
受けない。

さらに上述の回路において,PNP,NPNトランジスタをｐ
チャネル,nチャネルMOS FETにそれぞれ置きかえること
も可能である。

以上のことは，上述のMIN回路,MAX回路のみならず，
以下に述べるすべての回路にあてはまる。

第23図は第17図に示す動作を行なうファジィ・プロセ
ッサの全体構成を示している。ｒ個のインプリケーショ
ン（制御則）を含むファジィ推論を行なうためにｒ個の
ルール・ボード50が設けられ，各ルール・ボード50で各
インプリケーションについての推論が行なわれる。各ル
ール・ボード50において（代表的に第１番目のルール・
ボードの符号を使う）,2つの確定値入力x_A,y_Bがメンバ
ーシップ関数回路31a,31bにそれぞれ与えられ，それら
の出力a_A1,a_B1がMIN（またはMAX）回路24aに入力し,MIN
演算結果a_M1が得られる。以上の構成は第14図に示すフ
ァジィ・コントローラと同じである。

ファジィ・プロセッサにおいては上述したようにトラ
ンケーション回路が不要である。MIN回路24aの出力はス
イッチ・アレイ52に与えられる。スイッチ・アレイ52は
上述した重み付けを選択するためのものである。この実
施例では第20図に示したNL〜PLの７個のシングルトンの
ラベルが採用されている。したがって，スイッチ・アレ
イ52は７個のスイッチS_NL〜S_PLを備え，これらのスイッ
チのすべての一方の端子に演算結果a_M1が与えられてい
る。スイッチS_NL〜S_PLはたとえばディップ・スイッチの
ような手操作でオン，オフできるものが好ましい。スイ
ッチS_NL〜S_PLの他方の端子は，コレクタが電源＋V_ccに
接続されたトランジスタQ₃₁〜Q₃₇のベースにそれぞれ接
続され，それらのエミッタは出力端子に接続されてい
る。

各ルール・ボード50において，スイッチ・アレイ52の
７個のスイッチのうちのいずれか一個が選択的にオンと
される。たとえば第１番目のルール・ボードではスイッ
チS_NLがオンとされ,NLの重み付けが選択される。第２番
目のルール・ボードではスイッチS_PMがオンとされ,PMの
重み付けが設定される。特定のルール・ボードを動作さ
せないときにはそのボードのすべてのスイッチをオフと
しておけばよい。

デファジファイアを含むボード（特に符号を付けてい
ない）があり，そのボードはラベルNL〜PLに対応して７
個の入力端子を有している。これらの入力端子のそれぞ
れに，コネクタ53によって，各ルール・ボード50の対応
する出力端子が接続される。たとえば，ラベルNLの入力
端子には，すべてのルール・ボード50のスイッチS_NLに
対応する出力端子（トランジスタQ₃₁のエミッタ）が接
続される。これにより，各ラベルごとにすべてのルール
・ボードの出力のワイヤードOR結線が行なわれる。

デファジファイア・ボードにおいて７個の入力端子NL
〜PLは，重み付き加算回路42の対応する入力抵抗R₁〜R₇
および単純加算回路46の各入力抵抗R_oにそれぞれ接続さ
れている。重み付き加算回路42は第18図に示したものと
同じであり,r＝７に設定されている。各入力抵抗R₁〜R₇
の値によってNL〜PLの重み付けが行なわれる。単純加算
回路は第19図に示したものと同じである。

デファジファイア・ボードの７個の入力端子NL〜PLは
また電流源として働くトランジスタQ₄₁〜Q₄₇にそれぞれ
接続されている。これらのトランジスタQ₄₁〜Q₄₇は電流
源49を構成するトランジスタQ₄₀とマルチ・カレントミ
ラーを構成しており，それぞれのトランジスタQ₄₁〜Q₄₇
に電流源49によって定められた一定値の電流が流れる。

各ルール・ボード50のスイッチ・アレイ52における同
じラベルに属するスイッチに対応する出力側のトランジ
スタ（Q₃₁〜Q₃₇のうちのいずれか）とデファジファイア
・ボードにおける対応する電流源としてのトランジスタ
（Q₄₁〜Q₄₇のうちのいずれか対応するもの）と，各ルー
ル・ボード50の出力端子とデファジファイア・ボードの
入力端子とのコネクタ53における対応するワイヤードOR
とはMAX回路をそれぞれ構成している。たとえば，第22
図との関係を明瞭にするために第23図に（Q₂₁）を付し
た第１番目のルール・ボードのトランジスタQ₃₁と，（Q
_2n）を付した第ｒ番目のルール・ボードのトランジスタ
Q₃₁と，デファジファイア・ボードにおける（CS₁）を付
したトランジスタQ₄₁と，これらを接続するコネクタ53
におけるラベルNLの入出力端子とは１つのMAX回路を構
成している。

このように，複数のルール・ボード50の出力端子とデ
ファジファイア・ボードの入力端子とを，対応するもの
同志がワイヤードOR接続されるようにコネクタ53によっ
て単に結合させるだけでMAX回路が構成されるので，構
成が簡単となる。また,1または複数のルール・ボード50
を取外しても，電流源（Q₄₁〜Q₄₇）によって一定電流が
流れるようにしているのでデファジファイア・ボードに
おける入力インピーダンスが変化せず，加算回路42,46
に正しい入力電圧が加わる。また，電流源をデファジフ
ァイア・ボードにのみ設ければよく，各ルール・ボード
50に設ける必要がないので，各ルール・ボード50を簡素
化できる。第23図の回路では第22図に示すコンペンセー
タは省略されている。

上記のMAX回路の構成は，第５図，第８図，第14図お
よび第15図に示すMAX回路16,37にも適用可能である。

第23図ではスイッチ・アレイ52の各スイッチS_NL〜S_PL
の出力側にトランジスタQ₃₁〜Q₃₇が接続されているが，
第41図に示すように，これらのトランジスタとスイッチ
の接続順序を逆にしてもよい。この場合にはMIN回路24a
の出力によって制御されるトランジスタは１個（符号Q
₃₁）で足り，このトランジスタQ₃₁のエミッタにスイッ
チ・アレイ52が接続されることになる。

さらに第42図に示すように，デファジファイア・ボー
ドの電流源49およびこの電流源49によって駆動されるト
ランジスタQ₄₁〜Q₄₇を省略して，各ルール・ボード50に
電流源49Aを設け，トランジスタQ₃₁のエミッタに接続す
るようにしてもよい。

さらに第43図に示すように，スイッチ・アレイ52のス
イッチをSPDT（Single-Pole Dual Throw;単極双投）ス
イッチにすることが好ましい。このSPDTスイッチはもち
ろん半導体スイッチング素子によって構成される。この
SPDTスイッチの２つの入力端子のうちの１つは接地され
ている。第41図および第42図に示すスイッチ・アレイの
スイッチもこのようなSPDTスイッチで置換することがで
きる。

単純加算回路46の出力電圧V_o2は電圧調整回路48の演
算増幅器47の非反転入力端子に抵抗R₁₄を介して入力す
る。演算増幅器47の反転入力端子には抵抗R₁₁を介して
一定の基準電圧V_oが与えられているとともに，帰還抵抗
R₁₂を介して出力電圧がフィードバックされる。抵抗R₁₁
は帰還抵抗R₁₂よりも充分に大きく（たとえば10〜100倍
程度）設定される。上記非反転入力端子は抵抗R₁₃を介
して接地されている。この抵抗R₁₃は必ずしも必要では
ない。

電圧調整回路48は単純加算回路46の出力v_o2がファジ
論理値1.0を表わす電圧となるように制御電圧V_cを発生
して，これを各ルール・ボード50のメンバーシップ関数
回路31a,31bのメンバーシップ関数のピーク値（グレー
ド）を制御するグレード制御回路51にフィードバックす
るものである。この実施例ではファジィ論理値0.0〜1.0
は0V〜5Vの電圧に対応している。単純加算回路46の演算
増幅器45によってこの電圧が反転しているので，電圧調
整回路48の反転入力端子には基準電圧V_oとして−5Vが与
えられている。

これにより単純加算回路46の出力電圧V_o2が常に−5V
（ファジィ論理値１に対応）になるので，上述した第
（４）式の分母が１になり，結局，重み付き加算回路42
の出力電圧V_o1がファジィ推論結果の重心を表わすこと
になる。重み付き加算回路42の出力は反転増幅回路43で
反転されて正の電圧として最終的な非ファジィ出力とな
る。

次にルール・ボード50の具体的構成を，第１番目のル
ール・ボードを例にとって第24図を参照して説明する。
この回路は電圧で表わされたメンバーシップ関数を発生
するメンバーシップ関数回路31a,31bを含むので，それ
らのラベルLA₁,LB₁は電圧で与えられ（これらのラベル
電圧をそれぞれV_LA,V_LBとする），入力x_A,y_Bも電圧信号
で与えられる（入力電圧信号をそれぞれV_x,V_yとす
る）。メンバーシップ関数回路31a,31bは上述した三角
形状のメンバーシップ関数MF₁を表わす電圧信号を出力
するものである。２つのメンバーシップ関数回路31aと3
1bは全く同じ構成であるから一方の回路31aについて説
明する。メンバーシップ関数回路31aは２つの差動回路6
1,62を含んでいるので，まずこれらの回路の動作につい
て差動回路62を例にとって第25図および第26図を参照し
て説明する。

第25図において，差動回路62は２つのトランジスタQ
₆₁,Q₆₂を含んでおり，これらのトランジスタのエミッタ
間には可変抵抗R₂₂が接続されている。一方のトランジ
スタQ₆₁のベース（これがメンバーシップ関数回路の入
力端子となる）には入力電圧V_x（スイープ・タイプのフ
ァジィコンピュータに用いられる場合にはこの入力端子
にスイープ信号SWが与えられる）が与えられ，他方のト
ランジスタQ₆₂のベースにはラベルを表わす電圧V_LAが与
えられる。電流Ｉが電流源Q₅₄によって両トランジスタQ
₆₁,Q₆₂のエミッタに供給されている。

トランジスタQ₆₁に流れる電流をI₆₁，トランジスタQ
₆₂に流れる電流をI₆₂とすると，第26図（Ａ）に示すよ
うに，V_x＜V_LAのときにはトランジスタQ₆₂にI₆₂＝Ｉの
電流が流れ，トランジスタQ₆₁には電流は流れない（I₆₁
＝０）。入力電圧V_xがラベルV_LA以上となると，トラン
ジスタQ₆₂の電流I₆₂は直線的に減少し，トランジスタQ
₆₁に流れる電流I₆₁が０から直線的に増大していく。そ
してV_x＝V_LA＋R₂₂Iになったときに，I₆₂＝0,I₆₁＝Ｉと
なり，これ以上に大きいV_xの領域においてはこの状態に
保たれる。

電流ミラーCM₂が設けられ，この電流ミラーはトラン
ジスタQ₆₂に流れる電流I₆₂によって駆動される。電流ミ
ラーCM₂の出力側に抵抗R_Lが接続され，この抵抗R_Lに現
われる電圧を電圧x₂とする。電圧x₂はx₂＝I₆₂R_Lで与え
られるので，この電圧x₂は入力電圧V_xの変化に対して第
26図（Ｂ）に実線で示すように変わる。電圧x₂が直線的
に変化する部分の勾配は−R_L／R₂₂で与えられる。した
がって，抵抗R₂₂の値を変えることによってこの勾配を
変えることができる。

第24図において，もう１つの差動回路61も差動回路62
と同じ構成である。入力電圧V_xが与えられるトランジス
タQ₅₁およびラベル電圧V_LAが与えられるトランジスタQ
₅₂に流れる電流をそれぞれI₅₁,I₅₂とすると，これらの
電流は入力電圧V_xに対して第26図（Ｃ）に示すように変
化する。

電流ミラーCM₁はトランジスタQ₅₁に流れる電流I₅₁に
よって駆動される。電流ミラーCM₁の出力側に接続され
た抵抗R_Lには電流I₅₁が流れるから，この抵抗R_Lで降下
される電圧x₁はx₁＝I₅₁R_Lとなる。入力電圧V_xに対する
電圧x₁の変化を示すグラフが第26図（Ｄ）の実線であ
る。電圧x₁が直線的に増加する部分の勾配はR_L／R₂₁で
与えられる。抵抗R₂₁は差動回路61の２つのトランジス
タQ₅₁とQ₅₂のエミッタ間に接続された抵抗であり，この
抵抗R₂₁の値を変えることにより上記勾配が変化する。

メンバーシップ関数回路31aには２入力のMIN回路が含
まれている。より分りやすくするために，このMIN回路
の構成要素には第21図のMIN回路における対応する構成
要素Q₁₁,Q₁₂と同一の符号が付けられている。電流源CS₁
としては後述するMIN回路24aの電流源64が用いられてい
る。コンペンセータは設けられていない。MIN回路のコ
ンペンセータは上述のようにトランジスタのエミッタ／
ベース電圧V_EBを減算するものであり,MAX回路のコンペ
ンセータはトランジスタのエミッタ／ベース電圧V_EBを
加算するものである。したがって,MIN回路とMAX回路が
縦続接続されるときにはこれらの回路のコンペンセータ
を省略することができる。上述したトランジスタQ₃₁,Q
₄₁，ワイヤードORを含むMAX回路にコンペンセータが設
けられていないので，トランジスタQ₁₁,Q₁₂を含むMIN回
路のコンペンセータを省略することができる。

上述した電圧x₁,x₂はMIN回路を構成するトランジスタ
Q₁₁,Q₁₂のベースに与えられる。これらのトランジスタQ
₁₁,Q₁₂のエミッタに現われる出力電圧V_A1（a_A1）は電圧
x₁とx₂のMIN演算結果であり，そのグラフが第26図
（Ｅ）に実線で示されている。出力電圧V_A1は入力電圧V
_xに対して三角形状に変化し，三角形状のメンバーシッ
プ関数MF₁を表わす。そして，ピーク値に対応する入力
電圧がラベル電圧V_LAである。また抵抗R₂₁またはR₂₂に
よって，たとえば第１図（Ｂ）にSL₁,SL₂で示すよう
に，勾配が変えられる。

第24図では特に関係ないが，念の為に説明すれば，入
力電圧V_xを上述したスイープ信号とすれば，出力電圧V
_A1は時間軸上で三角波状に変化することになる。入力電
圧V_xおよびラベル電圧V_LAは正および負の値をとりう
る。

他のメンバーシップ関数回路31bからも同じように，
設定されたラベル電圧V_LBの下で入力電圧V_yに対応した
メンバーシップ関数値（a_B1）を表わす出力電圧V_B1が得
られる。

MIN回路24aは，ワイヤードOR63と電流源64とを含む。
そして，上記のメンバーシップ関数回路31a,31bの出力
電圧V_A1,V_B1がワイヤードOR63に与えられる。ワイヤー
ドOR63の出力がa_M1に対応するMIN演算結果を表わす電圧
V_M1となる。

さらに詳しく述べれば，メンバーシップ関数回路31a
のトランジスタQ₁₁,Q₁₂と，メンバーシップ関数回路31b
のトランジスタQ₁₁,Q₁₂と，ワイヤードOR63と，電流源6
4とによって４入力のMIN回路が構成されているといえ
る。

第26図（Ｅ）のグラフから分かるようにメンバーシッ
プ関数回路31a,31bにおけるメンバーシップ関数のピー
ク値はIR_Lで決定される。抵抗R_Lを一定とすれば，電流
Ｉを変えることによりピーク値が変化する。

グレード制御回路51は与えられた制御電圧V_cに応じて
電流Ｉを変化させるための回路である。グレード制御回
路51には電流源として働く電流ミラーCM₄があり，この
電流ミラーCM₄とメンバーシップ関数回路31aの電流源と
してのトランジスタQ₅₃,Q₅₄およびメンバーシップ関数
回路31bの電流源としてのトランジスタQ₅₃,Q₅₄はマルチ
電流ミラーを構成している。したがって，電流ミラーCM
₄に流れる電流Ｉに等しい電流がこれらのトランジスタQ
₅₃,Q₅₄に流れることになる。電流ミラーCM₄はコンデン
サC₁を含んでいる。このコンデンサC₁は位相補償用のコ
ンデンサである。第23図のように電圧調整回路48の出力
をグレード制御回路51の入力V_cにフィードバックした際
の発振はこのコンデンサC₁で防止できる。

この電流ミラーCM₄はもう１つの電流ミラーCM₅を駆動
する。この電流ミラーCM₅の一方のトランジスタのコレ
クタには抵抗R_oが接続されている。この抵抗R_oに電流Ｉ
が流れることにより，V_R＝IR_oの電圧が現われる。

グレード制御回路51には差動回路65とこれを駆動する
電流源CS_oとが設けられている。差動回路65は２つのト
ランジスタQ₇₁,Q₇₂を含みそれらのエミッタは等しい値
の２つの抵抗R₂₃,R₂₄によって接続され，この２つの抵
抗の接続点が電流源CS_oの出力側に接続されている。一
方のトランジスタQ₇₁のベースには制御電圧V_cが与えら
れ，他方のトランジスタQ₇₂のベースには上記の電圧V_R
が与えられている。これらの電圧V_cとV_Rとが等しい場合
には電流ミラーCM₃によって両トランジスタQ₇₁,Q₇₂に等
しい電流が流れる。

電圧V_cとV_Rとが等しくない場合には両トランジスタに
流れる電流I₁とI₂には差が生じる。電流ミラーCM₃は両
トランジスタQ₇₁とQ₇₂とに等しい電流を流すように働く
ので，電流I₁とI₂の差の電流は，トランジスタQ₇₂のコ
レクタ側に接続されたトランジスタQ₇₃のベースに流
れ，トランジスタQ₇₃のエミッタにその差の電流増幅率
β倍の電流が流れる。トランジスタQ₇₃のエミッタはツ
ェナー・ダイオードZDを介して電流ミラーCM₄に接続さ
れているので，電流ミラーCM₄に流れる電流が変化す
る。この電流変化は抵抗R_oに流れる電流Ｉの変化として
現われ，電圧V_Rが制御電圧V_cに等しくなるように作用す
る。ツェナー・ダイオードZDはトランジスタQ₇₃のエミ
ッタに適当な電位を与えるためのものであり，トランジ
スタを複数個設けることによりこれに代えてもよい。

電圧V_CとV_Rとの差をΔV,R₂₃＝R₂₄＝r_eとすると電流I,
電圧V_Rは次式で与えられる。

Ｉ＝（1/r_e）・β・ΔＶ V_R＝R_o・Ｉ＝（1/r_e）・β・R_o・ΔＶ ＝（1/r_e）・β・R_o（V_c−V_R） したがって， V_R＝［（1/r_e）・β・R_o／｛１＋（1/r_e）・β・R_o｝］
・V_c ここで （1/r_e）・β・R_o＞＞１とすると， V_R＝V_c となる。したがって，抵抗Ｒに流れる電流Ｉは Ｉ＝V_c／R_o となる。

以上のようにして，制御電圧V_cによって電流Ｉが制御
され，メンバーシップ関数回路31a,31bのピーク電圧
が，第23図に示す単純加算回路46の出力電圧V_o2が基準
電圧V_o（ファジィ論理の１に相当）に等しくなるように
制御される。制御電圧V_cはすべてのルール・ボード50に
与えられているので，すべてのルール・ボード50におい
て上述の制御が行なわれる。

メンバーシップ関数回路31aまたは31bとグレード制御
回路51との組合せをグレード・コントローラブル・メン
バーシップ関数回路（GC-MFC）という。

この実施例とはとくに関係ないが，各ルール・ボード
ごとにグレード・コントローラブル・メンバーシップ関
数回路のピーク値を制御する場合には，単純加算回路46
の出力電圧V_o2（V_c）を各ルール・ボードにフィードバ
ックしないようにする。そして，重み付き加算回路42の
出力電圧V_o1を第（４）式にしたがって単純加算回路46
の出力電圧V_o2によって除算して最終的な非ファジィ出
力を得るようにする。

第44図は他の実施例を示している。上述のように後件
部のシングルトンのラベル（重み）は重み付き加算回路
42の抵抗R_i（ｉ＝１〜ｒ）と抵抗R_fとによって規定され
る。第23図ではこれらの抵抗R_i,R_fはいずれもデファジ
ファイア・ボードに設けられている。第44図の回路で
は，重み付き加算回路42の入力抵抗R_iおよび単純加算回
路46の入力抵抗R_oを各ルール・ボード50に設けている。
しかも抵抗R_iを可変抵抗とし重みを変えることができる
ようにしている。スイッチS_PとS_Nは一般にはいずれか一
方がオンとされる。そのルール・ボードを使用しない場
合には両スイッチS_P，S_Nともオフとされるか，または抵
抗R_iが無限大に設定される。

第44図において，各ルール・ボード50の出力電圧a_Mi
はバッファ回路50aを経て，抵抗R_i,R_oに与えられる。抵
抗R_iはそれぞれスイッチS_P,P_Nを経て各ルール・ボード5
0の出力端子T_P,T_Nに接続されている。スイッチS_Pは正の
シングルトンのときにオンとされ，スイッチS_Nは負のシ
ングルトンのときにオンとされる。これらのスイッチ
S_P,S_Nを経て出力端子T_P,T_Nに現われる電圧をそれぞれV
_Pi,V_Niとする。一方，抵抗R_oはルール・ボードの出力端
子T_oに接続されている。この端子に現われる電圧をV_0i
とする。

すべてのルール・ボード50の出力端子T_Pはデファジフ
ァイア・ボードの入力端子T_Pに，出力端子T_Nは入力端子
T_Nに，さらにすべてのルール・ボード50の出力端子T_oは
デファジファイア・ボードの入力端子T_oにそれぞれ接続
される。

デファジファイア・ボードにおいて，重み付き加算回
路42は入力端子T_P,T_Nにそれぞれ接続される演算増幅回
路41A,41Bと，これらの演算増幅回路41A,41Bの出力を減
算する演算増幅回路41Cとから構成される。演算増幅回
路41Aにおいて の加算が，演算増幅回路41Bにおいて の加算がそれぞれ行なわれるので，演算増幅回路41Cか
らは で与えられる非ファジィ出力が得られる。

単純加算回路46からは を表わす信号が得られるのはいうまでもない。

第44図に示す実施例ではMAX回路が設けられていな
い。すなわち，この実施例はMIN/MAX演算規則ではな
く，加減算規則を用いている。

（３）代数積規則に基づくファジィ・コントローラ 次にグレード・コントローラブル・メンバーシップ関
数回路（以下GC-MFCという）の応用例の１つである代数
積規則に基づくスイープ・タイプのファジィ・コントロ
ーラについて説明する。

最も簡単な例として,1つのインプリケーション（制御
則）が存在し，そのインプリケーションの前件部に１つ
のファジィ命題が含まれている場合について考える。第
15図に示すスイープ・タイプのコントローラでは，ファ
ジィ推論合成演算としてMIN演算が用いられている（MIN
回路38）。ここで述べるファジィ・コントローラはファ
ジィ推論合成演算として代数積（いわゆる掛算）を用い
るものである。

第27（Ａ）図を参照して,2つのGC-MFC 31GC,33GCが設
けられている。このGC-MFCは第24図に示すメンバーシッ
プ関数回路（MFC 1a）31aとグレード制御回路51とを組
合せたものである。一方のGC-MFC31GCには確定値入力V_x
が与えられる。またラベル電圧V_LAが設定される。この
回路31GCのグレード制御電圧（第24図のV_cに対応）とし
ては一定電圧V_cが与えられる。もちろん，この制御電圧
V_cを必要に応じて（たとえば後述する重み付けをするた
めに）変えるようにしてもよい。制御電圧V_cを一定とし
た場合にはGC-MFC 31GCに代えてメンバーシップ関数回
路（第24図において回路31aのトランジスタQ₅₃,Q₅₄に定
電流源により一定電流を流す）を用いることもできる。

他方のGC-MFC 33GCには，その入力（第24図のV_xに対
応）としてタイミング回路60からスイープ信号SWが与え
られる。またグレード制御電圧（V_cに対応）として，前
段のGC-MFC 31GCの出力電圧V_A（第24図の出力電圧V_A1に
対応）が与えられる。この回路33GCにも固有のラベル電
圧V_LBが設定されている。

上述のようにグレード制御電圧はGC-MFCにおけるグレ
ード（ピーク値）を設定するものである。GC-MFC 33GC
のグレード制御電圧としてGC-MFC 31GCの出力電圧V_Aが
与えられているから,GC-MFC 33GCからは出力電圧V_Aに相
当する値が乗じられた，時間軸上に分布したメンバーシ
ップ関数を表わす出力V_Bが得られることになる。すなわ
ち，代数積のファジィ推論演算が行なわれる。

GC-MFC 33GCの出力電圧V_Bは次に重心決定回路36SWに
与えられ，その重心を表わす電圧V_wが作成され，このフ
ァジィ・コントローラの確定出力となる。

複数のインプリケーションが存在する場合には，第15
図に示すファジィ・コントローラと同じように,2つのGC
-MFC 31GC,33GCからなる回路をインプリケーションの数
用意し，それらの出力のMAX演算を行ない，このMAX演算
結果をデファジファイア（重心決定回路）で非ファジィ
化すればよい。

１つのインプリケーションの前件部に２個のファジィ
命題が存在する場合には，第16図に示すMINまたはMAX回
路24aの出力をGC-MFC 33GCのグレード制御電圧として与
え，このGC-MFC 33GCをインプリケーションの後件部の
メンバーシップ関数回路とすればよい。３個以上のファ
ジィ命題がある場合も同じである。２個以上のファジィ
命題を前件部にもつインプリケーションが複数個存在す
る場合には，各GC-MFC 33GCの出力をMAX回路37（第15
図）に与えればよいのはいうまでもない。

第27図（Ｂ）は代数積規則に基づくパラレル・タイプ
のファジィ・コントローラの例を示すものである。第27
図（Ａ）との対比で説明すると,GC-MFC 33GCに代えて，
後に詳述するグレード・コントローラブル・メンバーシ
ップ関数発生回路GC-MFG 13GCが用いられ，前段のGC-MF
C 31GCの出力がこのGC-MFG 13GCのグレード制御電圧V_c
として与えられる。GC-MFG 13GCの出力はデファジファ
イア15に与えられ，トランケーション回路は不要とな
る。このコントローラもまたMAX回路16を用いれば複数
のインプリケーションが存在する場合に拡張可能であ
り，また第14図に示すMINまたはMAX回路24aの出力を制
御電圧V_cとしてGC-MFG 13GCに与えることによりアンプ
リケーションの前件部に２個またはそれ以上のファジィ
命題が存在する場合にも適用可能なように拡張できる。

第27図（Ａ）における重心決定回路36SWの一例につい
て第28図および第29図を参照して簡単に説明しておく。
第28図は重心決定回路36SWの一構成例を，第29図はこの
重心決定回路を含む第27図に示すファジィ・コントロー
ラの動作を示す波形図である。スイープ・タイプのファ
ジィ・コントローラにおいては推論結果を表わす電圧信
号は時間軸上で表現される。ファジィ推論はスイープ信
号SWの各周期τごとに行なわれ,2周期２τで１回の重心
決定動作が行なわれる。したがって,2周期２τの間，入
力電圧V_xは一定に保持される。スイープ信号SWの時間軸
をＴとし，推論結果を表わす電圧V_B（ｔ）の局部的な時
間変数をｔとする。時間ｔの原点はたとえばスイープ信
号SWがゼロクロスする点である。

第９図を参照して説明したように，推論結果Ｂ′の重
心位置は関数Ｂ′＝μ（ｔ）の面積を時間軸上で左右
（前後）に２分する時点である。第１の周期において出
力される推論結果Ｂ′の面積S₀が求められる。次に第２
の周期において，推論結果Ｂ′の面積を求めるための積
分動作が時間軸上で行なわれ，この積分値が丁度S₀/2と
なったときの時点t_wが重心位置を表わすことになる。す
なわち，推論結果Ｂ′の重心は，上記積分値がS₀/2にな
ったときの時間軸ｔ上における時刻，またはそのときの
時間軸Ｔ上における時刻もしくはその時のスイープ信号
SWの位相によって表現される。スイープ信号SWのこの位
相は，さらにそれに対応するスイープ信号SWの電圧V_wと
して表現される。したがってこの電圧V_wが推論結果Ｂ′
の確定出力として重心決定回路36SWから出力される。

第28図および第29図を参照して，上記の面積を求める
積分動作はコンデンサへの充電によって実現でき，充電
電圧が積分値を表わす。静電容量が2C₀（C₀はある値）
のコンデンサC₁₁と，静電容量がその1/2であるC₀のコン
デンサC₁₂とが設けられている。推論結果を表わす電圧
信号V_Bは電圧／電流変換回路63でその電圧に対応する電
流I_Bに変換され，切換スイッチ64に与えられる。切換ス
イッチ64は電流I_BをコンデンサC₁₁に流入させるかコン
デンサC₁₂に流入させるかを切換えるものであって，切
換制御信号SCによって制御される。切換制御信号SCはタ
イミング回路60から出力され，第１周期においてＨレベ
ル，第２周期においてＬレベルとなり，これを２周期２
τで繰返す。

第１周期においては入力電流I_BはコンデンサC₁₁に与
えられ，コンデンサC₁₁に充電される。第１周期が終了
したときのコンデンサC₁₁の電圧V₁が上記の面積S₀を表
わし，これはコンパレータ65の負入力端子に与えられ
る。第２周期においては，電流I_Bは切換スイッチ64を経
てコンデンサC₁₂に流入する。コンデンサC₁₂の容量はコ
ンデンサC₁₁の容量の半分であるから，コンデンサC₁₁の
充電電荷の半分の電荷がコンデンサC₁₂に充電されたと
きに（これは積分された面積がS₀/2になったことを意味
する），コンデンサC₁₂の電圧V₂はコンデンサC₁₁の電圧
V₁と等しくなる。コンデンサC₁₂の電圧はコンパレータ6
5の正入力端子に与えられる。したがって，コンパレー
タ65の出力V₀が立上った時点が重心を表わす時点t_wであ
るということになる。第２周期が終了したときに，タイ
ミング回路60から発生するリセット信号PRによってオン
とされるスイッチ61,62によってコンデンサC₁₁,C₁₂の電
荷は放電される。

コンパレータ65の出力電圧V_oは次にこの信号V₀の立上
りを検出し，この立上りの時点t_wをそれに対応するスイ
ープ信号SWの電圧V_wに変換する回路に送られる。信号V₀
の立上りが微分回路66で検出され，さらにこの立上り検
出パルスは単安定マルチバイブレータ等によって一定幅
の単一パルス信号S_Dに変換されて出力される。このパル
ス信号S_Dのパルス幅は後述するコンデンサC_cに充電する
のに充分な時間であればよく，できるだけ短い方が好ま
しい。パルス信号S_Dはアナログ・スイッチ67を制御する
ために用いられ，パルス信号S_Dのパルス幅の時間だけこ
のスイッチ67はオンする。するとこのスイッチ67に入力
しているスイープ信号SWによってコンデンサC_cがこの信
号のそのときの電圧に等しくなるまで充電される。コン
デンサC_cの電圧は次のパルス信号S_Dの発生時点まで保持
される。次のパルス信号S_Dによってスイッチ67がオンと
なったときに，スイープ信号SWの電圧がコンデンサC_cの
電圧よりも高ければスイープ信号SWの電圧に等しくなる
までコンデンサC_cは充電され，低ければスイープ信号SW
の電圧に等しくなるまでコンデンサC_cは放電される。こ
のようにして，コンデンサC_cの電圧は常に決定された重
心位置を表わす。この電圧はたとえばFET入力演算増幅
器68を経て重心位置電圧V_wとして出力される。

第28図の回路による重心決定原理は，第１周期におい
て入力電流によってある容量2C_oの第１のコンデンサに
充電し，次に，これに続く第２周期において，同じ入力
電流で第１のコンデンサの容量の1/2の容量C_oの第２の
コンデンサに充電していき，第２のコンデンサの電圧が
第１のコンデンサの電圧と等しくなった時点t_wを重心を
表わす時刻として検出するものである。静電容量が2C_o
とC_oの２つのコンデンサを用いる代わりに，静電容量が
等しい２つのコンデンサを用いることもできる。この場
合には推論結果の第２の積分動作において，入力電流の
２倍の電流を用いる。すなわちこのやり方は，入力電流
によってある容量の第１のコンデンサに充電し，次にこ
れの２倍の入力電流で第１のコンデンサの容量と同じ容
量の第２のコンデンサに充電していき第２のコンデンサ
の電圧が第１のコンデンサの電圧と等しくなった時点t_w
を重心を表わす時刻として検出すればよい。電流の代わ
りに電圧を２倍にしてもよい。

（４）ルールごとに重み付けが可能なファジィ・コント
ローラ 第14図は，上述したように，前件部に２つのファジィ
命題をもつインプリケーション・ルール（制御則）が複
数個存在する場合のパラレル・タイプのファジィ・コン
トローラを示している。１つのインプリケーション・ル
ール（制御則）についてのファジィ推論は,2つのメンバ
ーシップ関数回路31a,31bと１つのメンバーシップ関数
発生回路13の出力を入力とする１つのファジィ推論合成
回路14aによって実行される。この回路31a,31b,13およ
び14aのまとまりをルール・ボードということにする。

複数のインプリケーション・ルール（制御則）の存在
を前提とするファジィ推論において，すべてのインプリ
ケーション・ルールが常に同じ重要性をもっているとは
限らない。中にはきわめて重要なインプリケーションも
存在するであろうし，あまり重要でないものも存在する
であろう。そこで，インプリケーション・ルール（制御
則）に重要度に応じて重み付けをすることにする。この
重み付けはルール・ボードごとに行なわれる。重み付け
は前件部と後件部の両方のメンバーシップ関数のグレー
ド（ピーク値）を同時に制御することにより行なわれ，
重要度の高いものは高いグレードに設定される。１つの
ルール・ボードに属するメンバーシップ関数回路とメン
バーシップ関数発生回路とには同じ重みが付けられる，
すなわち前件部と後件部のメンバーシップのピークは同
じ値に設定される。

メンバーシップ関数回路のメンバーシップ関数に重み
付けをするために上述したグレード・コントローラブル
・メンバーシップ関数回路（GC-MFC）が用いられる。メ
ンバーシップ関数発生回路から発生するメンバーシップ
関数に重み付けをするために，以下に述べるグレード・
コントローラブル・メンバーシップ関数発生回路（GC-M
FG）が用いられる。このようなGC-MFCとGC-MFGを用いて
第14図のファジィ・コントローラの１つのルール・ボー
ドＲを書き直した回路が第30図に示されている。第30図
において，第14図のメンバーシップ関数回路31a,31b,メ
ンバーシップ関数発生回路13がGC-MFC 31GCa,31GCb,GC-
MFC 13GCに置きかえられている他は第14図に示す１つの
ルール・ボードと全く同じである。GC-MFC 31GCa,31GCb
とGC-MFG 13GCの最大グレード（メンバーシップ関数の
ピーク値）は１つのグレード制御電圧V_cによって全く同
じになるように制御される。この制御電圧V_cは外部から
マニュアルで設定するようにしても，ファジィ・コント
ローラを用いた制御対象についての学習結果に応じてデ
ィジタル・コンピュータ等によって調整するようにして
もよい。

GC-MFCにおいては制御電圧V_cは，第24図に示すGC-MFC
（グレード制御回路51とメンバーシップ関数回路31aま
たは31bとの組合せにより構成される）において制御電
圧V_cの代わりに与えられる。GC-MFGについては以下に述
べる。

第31図において,GC-MFG 73は，複数の信号ライン上に
所定の電圧分布を発生する電圧分布発生回路74,発生し
た電圧分布を所定の出力信号ライン上に送り出すための
スイッチ・アレイ75および与えられるラベルを表わすコ
ードを解読してスイッチ・アレイ75のスイッチを制御す
るデコーダ76から構成されている。電圧分布発生回路74
から発生する電圧分布の形はあらかじめ定められている
が，この電圧分布の出力信号ライン上の位置がデコーダ
76の出力によって制御されるスイッチ・アレイ75によっ
て変化させられる。したがって，与えられたラベルに対
応したメンバーシップ関数を表わす電圧分布が出力ライ
ンに現われる。電圧分布発生回路74で発生する電圧分布
のグレード（電圧値）がグレード制御信号V_cによって調
整される。

以下にいくつかのGC-MFGの具体例について説明する
が，ここでは７種類のメンバーシップ関数が発生する。
これらのメンバーシップ関数のラベルを上述したNL,NM,
NS,ZR,PS,PMおよびPLとする。また，メンバーシップ関
数の変数の領域における点の数（ファジィ集合の要素の
数に対応）は25に制限されているものとする。したがっ
て，メンバーシップ関数発生回路の出力端子は25個であ
る。

第32図および第33図は，スイッチ・アレイとしてスイ
ッチ・マトリクスを使用したGC-MFGの例を示している。
第32図において,GC-MFGの０〜24まで番号が付けられた
出力端子の下方に，これらの出力端子から出力される７
種類のメンバーシップ関数が図示されている。

出力されるファジィ・メンバーシップ関数の値は，簡
単のために４レベルに量子化されている。この４レベル
は,0,V_c1,V_c2,V_c3＝V_cであり，制御電圧V_cの最大値はた
とえば5Vである。これらの４つのレベルの電圧は電圧分
布発生回路74Aにおいてつくられる。この回路74Aは直列
に接続された３個の抵抗71を含み，この抵抗回路に制御
電圧V_cが印加され，抵抗71の接続点の電圧がV_c1,V_c2と
なる。したがって，V_c1＝V_c/3,V_c2＝2V_c/3となる。この
電圧分布発生回路74Aから第32図で斜めに引かれた５本
の電圧ラインVLがのびており，中央のラインには電圧V
_c3が，その両側のラインには電圧V_c2が，最も外側の２
本のラインには電圧V_c1がそれぞれ与えられている。

デコーダ76Aは１オブ８デコーダである。このデコー
ダ76Aにはラベルを表わす３ビット（c₁,c₂,c₃）のバイ
ナリィ信号が入力している。デコーダ76Aはこの入力信
号の表わすコードに応じて８つの出力端子のいずれかに
Ｈレベルの信号を出力する。８つの出力端子は，指定な
しおよび上述の７種類のラベルに対応している。たとえ
ば，入力コード信号が000のときには指定なしの出力端
子に,001のときにはNLの出力端子にそれぞれＨレベルの
信号が出力される。これらの出力端子からは，指定なし
の出力端子を除いて，第32図に水平なラインで示された
信号ラインSLがのびている。

スイッチ・マトリクス75Aにおいて，電圧ラインVLと
信号ラインSLの所定の交差点から25の出力端に出力ライ
ンOLがのびている。これらの交差点に小さな正方形で示
された記号75aは，第33図に示されているように，電圧
ラインVLと出力ラインOLとの間に設けられかつ信号ライ
ンSLの電圧によってオン，オフ制御されるスイッチであ
り，たとえばMOS FETで構成される。１本の出力ラインO
Lに２つ以上のスイッチ75aを設けてももちろんよい。各
出力ラインOLはその出力端子側において抵抗75bをそれ
ぞれ介して接地されている。

以上の構成において，あるメンバーシップ関数のラベ
ルがデコーダ76Aに与えられると，信号ラインSLのうち
そのラベルに対応するものにＨ（イネーブル）レベルの
信号が現われ，その信号ラインに設けられたスイッチ75
aがオンとなる。この結果，オンとなったスイッチ75aを
通して電圧分布発生回路74Aの各電圧が出力ラインOLを
経て対応する出力端子に現われるので，上記のメンバー
シップ関数を表わす電圧分布が出力されることになる。
そして，出力されるメンバーシップ関数のグレードは制
御電圧V_cによって変えられる。

第34図および第35図は，スイッチ・アレイとしてパス
・トランジスタ・アレイ75Bを用いたGC-MFGを示してい
る。

電圧分布発生回路74Bは，メンバーシップ関数を11の
レベルに量子化するために,10個の直列抵抗71からなる
分圧回路を有し，この分圧回路に制御電圧V_cが印加され
る。アース端子および抵抗の接続点にはファジィ真理値
電圧0,V_c1＝V_c/10,V_c2＝2V_c/10,…，V_c9＝9V_c/10,V_c10
＝V_cが現われ，これらはファジィ真理値0,1/10,…,9/10
および１にそれぞれ対応する。これらの電圧V_c1〜V_c10
もまた制御電圧V_cによって可変である。またこの発生回
路74Bはラベル＝ZRのメンバーシップ関数の値がプログ
ラムされたPROMを備えている。このPROMには，上記電圧
源およびグランドに接続された電源ラインVLと，パス・
トランジスタ・アレイ75Bを経て出力端子まで接続され
た出力ラインOLとが設けられている。PROMは上下の２層
のＡ∋層よりなり，第１層に出力ラインOLが，第２層に
電源ラインVLがそれぞれ形成されている。これら上下の
２層は絶縁層たとえば光感性ポリイミドによって絶縁さ
れている。これらの層の交叉点にスルーホールを形成す
ることによってメンバーシップ関数の形がプログラムさ
れる。スルーホールはマスクROM技術を用いて形成する
ことができるので，任意の形のメンバーシップ関数がプ
ログラムできる。ラインVLとラインOLとの結節点を示す
黒丸がスルーホールを示している。スルーホールが形成
されている点においてラインVLとラインOLとが接続さ
れ，ファジィ真理値電圧がパス・トランジスタ・アレイ
75Bに転送される。２つのラインVLとOLの結節点をフィ
ールドROM技術，すなわち高電圧を印加することによっ
て所望の交点を絶縁破壊することによって短絡するよう
にしてもよい。

パス・トランジスタ・アレイ75Bは，電圧分布発生回
路74Bからのびた出力ラインOL,デコーダ76Bの７つの出
力端子に接続された信号ラインSL,これらのラインの交
点の電圧を左または右に４ディジットまたは８ディッジ
ット分だけシフトさせるための斜めのラインBL,ならび
に信号ラインSLと出力ラインOLおよび斜めラインBLとの
交点にそれぞれ設けられ，かつ信号ラインSLの電圧によ
って制御されるスイッチング素子,PMOS FET 75cから構
成されている。このスイッチング素子75cの接続の様子
は第35図に示されている。デコーダ76Bに接続された７
本の信号ラインSLまたはそれらのラインによって制御さ
れるスイッチング素子の列をそれぞれスイッチ列S₁,
S₂，…，S₇とする。S₁〜S₇はこれらのラインSL上の信号
をさすときもある。

スイッチ列S₁は電圧分布発生回路74Bにプログラムさ
れたメンバーシップ関数を４ディジット左にシフトし，
スイッチ列S₃,S₄およびS₆は４ディジット右に,8ディジ
ット左に，および８ディジット右にそれぞれシフトす
る。スイッチ列S₂およびS₅はプログラムされたメンバー
シップ関数を右または左にシフトするものではなく，そ
れを出力端子に直接に送り出す。スイッチ列S₇は接地さ
れたスイッチ・アレイであって，このスイッチS₇がオ
ン，他のスイッチS₁〜S₆がオフのときにすべての出力端
子をグランド・レベルに落とす。

メンバーシップ関数のラベルと信号S₁〜S₇のバイナリ
ィ・レベルとの関係が第36図に示されている。デコーダ
76Bは，入力する３ビットのバイナリィ信号c₁,c₂,c₃（0
Vまたは＋5V）を第36図に示すテーブルにしたがって７
ビットのバイナリィ信号S₁〜S₇（−5V「Ｌリベル」また
は＋5V「Ｈレベル」）に変換するものであり，具体的に
は第37図に示されるようにNANDゲート77とインバータ78
との組合せから構成される。

たとえば，入力したラベルがPLの場合には，スイッチ
列S₃とS₆がオンになる。電圧分布発生回路74Bにプログ
ラムされたメンバーシップ関数は，スイッチ列S₃を通し
て４ディジット右にシフトされ，さらにスイッチ列S₆を
通して８ディジット右にシフトされる。したがって，プ
ログラムされたメンバーシップ関数は12ディジット右に
シフトされ，出力端子に現われるメンバーシップ関数は
PL（正の大きな値）となる。

第34図において，電圧分布発生回路74Bのグランド・
レベルに接続されたラインVLには，中央の25本の出力ラ
インOLに加えて，その左右において各12本ずつの出力ラ
インOLに平行なラインと斜めラインBLとが接続され，こ
れらのラインと信号ラインSLとの交点にスイッチ列S₁,S
₂,S₃,S₄,S₆が設けられている。これは，プログラムされ
たメンバーシップ関数がどのようにシフトされようと，
グランド・レベルの信号を出力端子に確実に出力させる
ようにするためのものである。

パス・トランジスタ・アレイ75Bはファジィ真理値電
圧（０〜5V）を減衰させることなく出力端子に通さなけ
ればならない。通常のPMOS回路では，もしファジィ真理
値電圧がPMOS FETのスレシホールド電圧よりも低いとき
には,PMOS FETは，ゲート電圧V_G（デコーダの出力）が0
Vであれば，完全なオン状態にはならない。PMOS FETが
完全にオン状態となるようにするために，V_Gを−5V程度
にする必要がある。このために，上述したようにデコー
ダ76Bは−5V（Ｌ），＋5V（Ｈ）をとる出力を発生する
ように構成されている。このような出力信号S₁〜S₇を発
生する第37図のデコーダを構成するNANDゲート77の一例
が第38図に示されている。

上述の説明では，ファジィ・メンバーシップ関数は山
形ないしは三角形状のものとして示されている。しかし
ながら，メンバーシップ関数としては種々のものが考え
られるし，必要に応じて異なる形のものを選択できるよ
うにしておくことが好ましい。

第39図は，第32図に示されるタイプのGC-MFGに主に適
用可能な電圧分布発生回路であって，ファジィ・メンバ
ーシップ関数形を選択できるようにした回路を示してい
る。制御電圧V_cによって制御される分圧電圧V_c1〜V_c4が
現われる結節点に接続された電圧ラインVLに，山形ない
しは三角形状のファジィ・メンバーシップ関数形を表わ
す電圧分布を出力するように結線された出力ラインOL1
と，台形状の関数形を表わす電圧分布を出力するように
結線された出力ラインOL2とが設けられている。これら
のラインOL1,OL2にはそれぞれスイッチング素子,NMOS F
ET70A,70Bが接続され，これらのスイッチング素子の出
力側においてラインOL1,OL2は出力端子に接続される出
力ラインOLに接続されている。スイッチング素子70Bは
選択信号c_sによって直接に，素子70Aはインバータ79介
してそれぞれ制御される。

選択信号c_sがＬレベルの場合にはスイッチング素子70
Aがオンとなって，山形ないしは三角形状のメンバーシ
ップ関数形を表わす電圧が出力ラインOLに出力される。
逆に信号c_sがＨレベルの場合には素子70Bがオンとなる
ので台形の関数形を表わす電圧が出力される。このよう
にして，ファジィ・メンバーシップ関数形を選択するこ
とが可能となる。

第39図の回路において,FET 70A,70Bのスレシホールド
値電圧をV_TH（通常1V程度）とすれば，これらのFETを制
御する選択信号c_sのバイナリィ・レベルは,LレベルがV
_TH以下,HレベルがV_TH＋5V以上であればよい。ここで5V
は，制御電圧V_cの最大電圧である。

電圧分布発生回路における発生電圧の分布形，すなわ
ちファジィ・メンバーシップ関数形は，上述した２つの
形のみならず,3つ以上の形をあらかじめ作成しておいて
これらのうちから１つを選択できるようにすることもで
きる。また，関数形の選択は第34図に示すGC-MFGにも適
用可能であるのはいうまでもない。

電圧分布発生回路は複数のライン上に分布した電圧信
号を発生する。したがって,1つの電圧分布発生回路の出
力電圧を複数のスイッチ・アレイ75に与えることが可能
である。第40図は,1つの電圧分布発生回路74と，この出
力電圧が与えられる複数のスイッチ・アレイ75とを含む
GC-MFGを示している。各スイッチ・アレイ75はそれぞれ
のデコーダ76によって駆動される。各デコーダ76には同
じまたは異なるラベルのコード信号が与えられる。した
がって，このGC-MFGからは複数の同じまたは異なるメン
バーシップ関数を表わす電圧分布を得ることができる。
しかもこれらの複数のメンバーシップ関数のグレードを
制御電圧V_cによって等しくかつ同時に制御できる。

第40図に示すGC-MFGはとくに第４図および第５図に示
すパラレル・タイプのファジィ・コンピュータに好適に
用いられる。この場合にも，各インプリケーションごと
にグレードを制御できるようにしておくのはいうまでも
ない。

GC-MFCは第８図に示すスイープ・タイプのファジィ・
コンピュータにも適用可能である。この場合にもインプ
リケーションごとにグレードを調整しうるようにするこ
とが好ましい。

【図面の簡単な説明】

第１図はメンバーシップ関数を示すグラフで，同図
（Ａ）は一般的な形を，同図（Ｂ）は三角形状および台
形状の同関数を，同図（Ｃ）はＺ関数およびＳ関数をそ
れぞれ示している。 第２図は複数本の信号ライン上に分布した電圧によって
表わされるメンバーシップ関数を示している。 第３図は鋸歯状スイープ信号とメンバーシップ関数信号
波形とを示す波形図である。 第４図はパラレル・タイプの基本的なファジィ・コンピ
ュータの概念を示すブロック図，第５図は複数のインプ
リケーションが存在する場合の同タイプのファジィ・コ
ンピュータの概念を示すブロック図である。 第６図はパラレル・タイプの基本的なファジィ推論エン
ジンの構成を示すブロック図である。 第７図は基本的なスイープ・タイプのファジィ・コンピ
ュータの概念を示すブロック図，第８図は複数のインプ
リケーションをもつファジィ推論に適用されるスイープ
・タイプのファジィ・コンピュータの概念を示すブロッ
ク図である。 第９図はファジィ推論の過程を模式的に表わした説明図
である。 第10図はパラレル・タイプの拡張されたファジィ推論エ
ンジンの概念を示すものであり，第11図はその構成を示
すブロック図である。 第12図および第13図はファジィ・コントローラにおける
推論過程の説明図である。 第14図はパラレル・タイプのファジィ・コントローラの
構成を示すブロック図である。 第15図はスイープ・タイプのファジィ・コントローラの
構成を示すブロック図，第16図は同コントローラの他の
例を示すブロック図である。 第17図は，インプリケーションの後件部をシングルトン
で表わした場合の推論過程の説明図である。 第18図は重み付き加算回路の回路図，第19図は単純加算
回路の回路図である。 第20図はメンバーシップ関数とそのラベルおよびそのシ
ングルトン形態を示すグラフである。 第21図はMIN回路の回路図，第22図はMAX回路の回路図で
ある。 第23図はファジィ・プロセッサの構成を示す回路図，第
24図はファジィ・プロセッサのルール・ボードの構成を
示す回路図である。 第25図はメンバーシップ関数回路を説明するために同回
路の一部を抜出して示す回路図，第26図（Ａ）〜（Ｅ）
は同回路の信号を示すグラフである。 第27図（Ａ），（Ｂ）は代数積演算による推論を行なう
ファジィ・コントローラの構成例をそれぞれ示すブロッ
ク図である。 第28図は重心決定回路の構成を示す回路図である。 第29図は，第27図および第28図に示す回路の動作を示す
波形図である。 第30図はルール・ボードごとに重み付けを行なうパラレ
ル・タイプのファジィ・コントローラにおけるルール・
ボードを示すブロック図である。 第31図はグレード・コントローラブル・メンバーシップ
関数回路の基本構成を示すブロック図である。 第32図は，スイッチ・マトリクスを用いて実現したグレ
ード・コントローラブル・メンバーシップ関数発生回路
を示す回路図，第33図は第32図における記号の具体的構
成を示すものである。 第34図は，パス・トランジスタ・アレイを用いて実現し
たグレード・コントローラブル・メンバーシップ関数発
生回路を示す回路図，第35図は第34図における記号の具
体的構成を示すもの，第36図は第34図におけるデコーダ
の動作を示すテーブル，第37図は同デコーダの具体的構
成を示す回路図，第38図は第37図の回路において用いら
れるNANDゲートを示す回路図である。 第39図は，メンバーシップ関数形を選択できる電圧分布
発生回路を示す回路図である。 第40図はグレード・コントローラブル・メンバーシップ
関数発生回路の発展形態を示すブロック図である。 第41図から第44図はファジィ・プロセッサの変形例を示
す回路図である。 11,12,13……メンバーシップ関数発生回路,13GC……グ
レード・コントローラブル・メンバーシップ関数発生回
路,14……ファジィ推論エンジン,14a,34……ファジィ推
論合成回路,31,32,33……メンバーシップ関数回路,31G
C,33GC,31GCa,31GCb……グレード・コントローラブル・
メンバーシップ関数回路,50……ルール・ボード,51……
グレード制御回路,52……スイッチ・アレイ,53……コネ
クタ。

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】入力信号に応じたメンバーシップ関数を表
   わす信号を出力する少なくとも１つのメンバーシップ関
   数回路と，その出力側に互いに並列に接続された複数個
   のスイッチとをそれぞれ備え，制御則ごとに設けられた
   複数の制御則回路，および 制御則回路の各スイッチのそれぞれに重み付けを与える
   重み付け回路， を備えたファジィ・プロセッサ。
2. 【請求項２】上記重み付け回路が上記スイッチの数と同
   数の入力をもつ重み付け加算回路によって構成され，複
   数の制御則回路の相互に対応するスイッチ出力が重み付
   け加算回路の対応する入力にMAX回路を通して接続され
   ている，特許請求の範囲第（１）項に記載のファジィ・
   プロセッサ。
3. 【請求項３】上記MAX回路が，各制御則回路に設けら
   れ，ベースがスイッチ出力に接続されかつエミッタが制
   御則回路の出力端子となるトランジスタと，制御則回路
   の相互に対応するトランジスタのエミッタを重み付け加
   算回路の対応する入力に接続するワイヤードORと，重み
   付け加算回路の入力側に接続された電流源とから構成さ
   れる，特許請求の範囲第（２）項に記載のファジィ・プ
   ロセッサ。
4. 【請求項４】上記制御則回路のメンバーシップ関数回路
   が，与えられるグレード制御信号によって出力信号のレ
   ベルが制御されるグレード・コントローラブル・メンバ
   ーシップ関数回路であり， 上記重み付け回路が上記スイッチの数に等しい入力をも
   つ重み付け加算回路によって構成され，複数の制御則回
   路の相互に対応するスイッチ出力が重み付け加算回路の
   対応する入力にそれぞれMAX回路を通して接続され， MAX回路の出力を加算する単純加算回路と， 上記単純加算回路の出力がファジィ論理値１を表わすよ
   うに，すべての制御則回路のグレード・コントローラブ
   ル・メンバーシップ関数回路に同じグレード制御信号を
   与えるグレード・レベル調整回路と， をさらに備えている特許請求の範囲第（１）項に記載の
   ファジィ・プロセッサ。
5. 【請求項５】入力信号に応じたメンバーシップ関数を表
   わす信号を出力する少なくとも１つのメンバーシップ関
   数回路と，その出力側に接続された重みを与えるための
   可変抵抗回路とを備え，制御則ごとに設けられた複数の
   制御則回路，および 制御則回路の出力信号を加算する加算回路， を備えたファジィ・プロセッサ
6. 【請求項６】インプリケーションまたは制御則ごとに所
   定のファジィ推論を行なう複数のファジィ推論回路と，
   複数のファジィ推論回路の出力信号のMAX演算を行なうM
   AX回路と,MAX演算結果を処理または出力する後段回路と
   から構成され， 各ファジィ推論回路がそれぞれ１つの第１の基板に設け
   られ，後段回路が第２の基板に設けられ， MAX回路が，第１の基板にそれぞれ設けられ，ファジィ
   推論回路の出力がベースに与えられかつエミッタが第１
   の基板の出力端子となるトランジスタと，第２の基板に
   設けられその入力端子に接続された電流源と，第１の基
   板の出力端子をそれぞれ第２の基板の入力端子にコネク
   タによって接続することにより構成されるワイヤードOR
   とから構成されている， MAX回路の組立装置。