JP2693167B2 - スイープ・タイプのファジィ・コンピュータ，スイープ・タイプのファジィ・コントローラ，ならびにこれらで用いられるメンバーシップ関数回路，スイープ・タイプのメンバーシップ関数出力回路，デファジファィア，重心決定回路およびα演算回路 - Google Patents
スイープ・タイプのファジィ・コンピュータ，スイープ・タイプのファジィ・コントローラ，ならびにこれらで用いられるメンバーシップ関数回路，スイープ・タイプのメンバーシップ関数出力回路，デファジファィア，重心決定回路およびα演算回路Info
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- JP2693167B2 JP2693167B2 JP63049830A JP4983088A JP2693167B2 JP 2693167 B2 JP2693167 B2 JP 2693167B2 JP 63049830 A JP63049830 A JP 63049830A JP 4983088 A JP4983088 A JP 4983088A JP 2693167 B2 JP2693167 B2 JP 2693167B2
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Description
【発明の詳細な説明】 発明の要約 スイープ・タイプのファジィ・コンピュータにおいて
は，基本的にはスイープ信号の一周期でファジィ推論演
算が行なわれる。メンバーシップ関数はスイープ信号に
同期して信号の時間軸上で表わされる。推論結果もまた
スイープ信号に同期する信号によって表わされる。ファ
ジィ・コントローラにおいては,1つの確定入力が与えら
れ，ファジィ推論の結果,1つの確定出力が得られる。
は，基本的にはスイープ信号の一周期でファジィ推論演
算が行なわれる。メンバーシップ関数はスイープ信号に
同期して信号の時間軸上で表わされる。推論結果もまた
スイープ信号に同期する信号によって表わされる。ファ
ジィ・コントローラにおいては,1つの確定入力が与えら
れ，ファジィ推論の結果,1つの確定出力が得られる。
発明の背景 この発明は，スイープ・タイプのファジィ・コンピュ
ータ，スイープ・タイプのファジィ・コントローラ，な
らびにこれで用いられるメンバーシップ関数回路，スイ
ープ・タイプのメンバーシップ関数出力回路，デファジ
ファイア，重心決定回路およびα演算回路に関する。
ータ，スイープ・タイプのファジィ・コントローラ，な
らびにこれで用いられるメンバーシップ関数回路，スイ
ープ・タイプのメンバーシップ関数出力回路，デファジ
ファイア，重心決定回路およびα演算回路に関する。
偉大な人間の頭脳は，ストアされたプログラムの概
念，プール台数および安定な動作を行なうバイナリィ・
ハードウェアを調和させることによってディジタル・コ
ンピュータを創作した。その連続的な動作によって，深
い論理の展開，データの深い処理等が可能となった。デ
ィジタル・コンピュータはその安定な動作によって信頼
性が高く，ディジタル・コンピュータ・システムは益々
巨大化しつつある。プログラムが人間のメンタルなレベ
ルの情報を含んでいない限り，ディジタル・コンピュー
タは任意のプログラムが可能であり，この点でそれは汎
用機械とさえ呼ばれる。ディジタル・コンピュータ・シ
ステムの実現によって人間の生活，社会が大きく変貌し
つつある。
念，プール台数および安定な動作を行なうバイナリィ・
ハードウェアを調和させることによってディジタル・コ
ンピュータを創作した。その連続的な動作によって，深
い論理の展開，データの深い処理等が可能となった。デ
ィジタル・コンピュータはその安定な動作によって信頼
性が高く，ディジタル・コンピュータ・システムは益々
巨大化しつつある。プログラムが人間のメンタルなレベ
ルの情報を含んでいない限り，ディジタル・コンピュー
タは任意のプログラムが可能であり，この点でそれは汎
用機械とさえ呼ばれる。ディジタル・コンピュータ・シ
ステムの実現によって人間の生活，社会が大きく変貌し
つつある。
もう１つの偉大な人間の頭脳は，人間が何をどのよう
に考え，相互にいかにコミュニケートするかについて考
察し，非常に重要な概念「ファジネス」を創出した。L.
A.Zadehがファジィ集合の概念を提唱したのが1965年で
ある。それ以来ファジィの理論的検討は数多くの論文で
行なわれているが，その応用の報告はまだ少なく，それ
もバイナリィ・ディジタル・コンピュータの助けを借り
てのみ行なわれているのが実情である。
に考え，相互にいかにコミュニケートするかについて考
察し，非常に重要な概念「ファジネス」を創出した。L.
A.Zadehがファジィ集合の概念を提唱したのが1965年で
ある。それ以来ファジィの理論的検討は数多くの論文で
行なわれているが，その応用の報告はまだ少なく，それ
もバイナリィ・ディジタル・コンピュータの助けを借り
てのみ行なわれているのが実情である。
ファジィの研究において，人間の知識は，専門家のノ
ウハウのように言語情報で総括されるべき蓄積された経
験に基づくものである，ということは強調されている。
この言語情報は，一般にあいまいさ，漠然性，不確実
性，不完全性または不正確さを具備し，メンバーシップ
関数によって特徴づけられる。メンバーシップの大きさ
は0.0〜1.0までの間の領域の数値によって表わされ，こ
の範囲内で変化する。
ウハウのように言語情報で総括されるべき蓄積された経
験に基づくものである，ということは強調されている。
この言語情報は，一般にあいまいさ，漠然性，不確実
性，不完全性または不正確さを具備し，メンバーシップ
関数によって特徴づけられる。メンバーシップの大きさ
は0.0〜1.0までの間の領域の数値によって表わされ，こ
の範囲内で変化する。
言語情報がディジタル・コンピュータによって取扱わ
れる場合には，メンバーシップの大きさ（値）はバイナ
リィ・コードによって表わされる。このバイナリィ・コ
ードで表わされた値はバイナリィ電子回路において，ス
トアされたプログラムにしたがって，繰返し何度も何度
も，ストアされ，転送され，そして演算される。したが
って，ディジタル・システムによってファジィ情報を処
理するためには長い時間がかかるという問題がある。さ
らに，バイナリィ・コード化された値は信じされない程
多くのストアのためのおよび演算のためのディバイスを
必要とする。ディジタル・コンピュータは上述のように
汎用機械ではあるが，ファジィ情報をリアル・タイムで
処理するためには必ずしも最適なものではない。ここ
に，ファジィ情報の効率的にかつ高速で処理できる他の
タイプの機械の深求が要請されている。
れる場合には，メンバーシップの大きさ（値）はバイナ
リィ・コードによって表わされる。このバイナリィ・コ
ードで表わされた値はバイナリィ電子回路において，ス
トアされたプログラムにしたがって，繰返し何度も何度
も，ストアされ，転送され，そして演算される。したが
って，ディジタル・システムによってファジィ情報を処
理するためには長い時間がかかるという問題がある。さ
らに，バイナリィ・コード化された値は信じされない程
多くのストアのためのおよび演算のためのディバイスを
必要とする。ディジタル・コンピュータは上述のように
汎用機械ではあるが，ファジィ情報をリアル・タイムで
処理するためには必ずしも最適なものではない。ここ
に，ファジィ情報の効率的にかつ高速で処理できる他の
タイプの機械の深求が要請されている。
発明の概要 この発明は，ファジィ情報の処理に適したハードウェ
ア・システム，すなわち「ファジィ・コンピュータ」と
呼ばれる新しいシステムを提供することを目的とする。
この発明は特にスイープ・タイプのファジィ・コンピュ
ータを提供するものである。
ア・システム，すなわち「ファジィ・コンピュータ」と
呼ばれる新しいシステムを提供することを目的とする。
この発明は特にスイープ・タイプのファジィ・コンピュ
ータを提供するものである。
この発明の目的はまた，スイープ・タイプのファジィ
・コントローラを提供することにある。
・コントローラを提供することにある。
この発明の目的はさらに，スイープ・タイプのファジ
ィ・コンピュータおよび同タイプのファジィ・コントロ
ーラを構築するために必要な個々の回路，すなわち，メ
ンバーシップ関数回路，スイープ・タイプのメンバーシ
ップ関数出力回路，デファジファイア，重心決定回路お
よびα演算回路を提供することにある。
ィ・コンピュータおよび同タイプのファジィ・コントロ
ーラを構築するために必要な個々の回路，すなわち，メ
ンバーシップ関数回路，スイープ・タイプのメンバーシ
ップ関数出力回路，デファジファイア，重心決定回路お
よびα演算回路を提供することにある。
この発明によるスイープ・タイプのファジィ・コンピ
ュータはモーダス・ポネンスおよびモーダス・トレンス
の少なくとも一方のファジィ推論を実行するものであ
り，それは基本的には，一定周期のスイープ信号を発生
するスイープ信号発生回路，スイープ信号に同期して，
インプリケーションおよびプレミスにおける少なくとも
３種類のメンバーシップ関数を時間軸上で表わす信号を
出力するメンバーシップ関数回路，および入力する少な
くとも３種類のメンバーシップ関数を表わす信号に対し
て所定のファジィ演算を実行し，スイープ信号に同期し
て，演算結果を時間軸上で表わす信号を出力するファジ
ィ推論合成回路を備えていることを特徴とする。
ュータはモーダス・ポネンスおよびモーダス・トレンス
の少なくとも一方のファジィ推論を実行するものであ
り，それは基本的には，一定周期のスイープ信号を発生
するスイープ信号発生回路，スイープ信号に同期して，
インプリケーションおよびプレミスにおける少なくとも
３種類のメンバーシップ関数を時間軸上で表わす信号を
出力するメンバーシップ関数回路，および入力する少な
くとも３種類のメンバーシップ関数を表わす信号に対し
て所定のファジィ演算を実行し，スイープ信号に同期し
て，演算結果を時間軸上で表わす信号を出力するファジ
ィ推論合成回路を備えていることを特徴とする。
この発明によるとメンバーシップ関数は従来のディジ
タル・コンピュータにおけるようにバイナリィ値にコー
ド化されていないので，演算の速度が高速化し，リアル
・タイムのファジィ処理が可能となる。この発明による
ファジィ・コンピュータはまさにファジィ情報の処理に
最適の形態をとっている。またこの発明ではメンバーシ
ップ関数および推論結果が時間軸上に分布した形態で信
号によって具現化されているので，この信号を１本のラ
インで伝達することが可能となり，回路も１通り設けれ
ばよいので，構成がきわめて簡素化されている。
タル・コンピュータにおけるようにバイナリィ値にコー
ド化されていないので，演算の速度が高速化し，リアル
・タイムのファジィ処理が可能となる。この発明による
ファジィ・コンピュータはまさにファジィ情報の処理に
最適の形態をとっている。またこの発明ではメンバーシ
ップ関数および推論結果が時間軸上に分布した形態で信
号によって具現化されているので，この信号を１本のラ
インで伝達することが可能となり，回路も１通り設けれ
ばよいので，構成がきわめて簡素化されている。
複数のインプリケーション・ルールが存在する場合に
は，複数の上記ファジィ推論合成回路と，これらのファ
ジィ推論合成回路の出力信号に対してインプリケーショ
ン・ルールの連結演算を実行する連結演算回路とをさら
に設ければよい。
は，複数の上記ファジィ推論合成回路と，これらのファ
ジィ推論合成回路の出力信号に対してインプリケーショ
ン・ルールの連結演算を実行する連結演算回路とをさら
に設ければよい。
インプリケーションの前件部に複数のファジィ命題を
含むファジィ推論に適用されるスイープ・タイプのファ
ジィ・コンピュータは次のように構成される。すなわ
ち，このファジィ・コンピュータは，一定周期のスイー
プ信号を発生するスイープ信号発生回路，インプリケー
ションの前件部の複数のファジィ命題におけるメンバー
シップ関数を表わしかつスイープ信号に同期する信号を
それぞれ出力する複数の第１のメンバーシップ関数回
路，プレミスの前件部の複数のファジィ命題におけるメ
ンバーシップ関数を表わしかつスイープ信号に同期する
信号をそれぞれ出力する複数の第２のメンバーシップ関
数回路，第１のメンバーシップ関数回路の出力とそれに
対応する第２のメンバーシップ関数回路の出力に対して
第１のファジィ演算をそれぞれ実行する複数の第１のフ
ァジィ演算回路，複数の第１のファジィ演算回路の出力
に対してインプリケーションにおけるファジィ命題の結
合に対応する演算を実行する結合演算回路，インプリケ
ーションの後件部のメンバーシップ関数を表わしかつス
イープ信号に同期する信号を出力する第３のメンバーシ
ップ関数回路，および結合演算回路の出力と第３のメン
バーシップ関数回路の出力に対して第２のファジィ演算
を実行する第２のファジィ演算回路から構成される。
含むファジィ推論に適用されるスイープ・タイプのファ
ジィ・コンピュータは次のように構成される。すなわ
ち，このファジィ・コンピュータは，一定周期のスイー
プ信号を発生するスイープ信号発生回路，インプリケー
ションの前件部の複数のファジィ命題におけるメンバー
シップ関数を表わしかつスイープ信号に同期する信号を
それぞれ出力する複数の第１のメンバーシップ関数回
路，プレミスの前件部の複数のファジィ命題におけるメ
ンバーシップ関数を表わしかつスイープ信号に同期する
信号をそれぞれ出力する複数の第２のメンバーシップ関
数回路，第１のメンバーシップ関数回路の出力とそれに
対応する第２のメンバーシップ関数回路の出力に対して
第１のファジィ演算をそれぞれ実行する複数の第１のフ
ァジィ演算回路，複数の第１のファジィ演算回路の出力
に対してインプリケーションにおけるファジィ命題の結
合に対応する演算を実行する結合演算回路，インプリケ
ーションの後件部のメンバーシップ関数を表わしかつス
イープ信号に同期する信号を出力する第３のメンバーシ
ップ関数回路，および結合演算回路の出力と第３のメン
バーシップ関数回路の出力に対して第２のファジィ演算
を実行する第２のファジィ演算回路から構成される。
複数のファジィ命題をもつインプリケーションが複数
個存在する場合にも上記の考え方にしたがってファジィ
・コンピュータを同様に構成できる。このようにして，
複数のファジィ推論も行なえるようになる。
個存在する場合にも上記の考え方にしたがってファジィ
・コンピュータを同様に構成できる。このようにして，
複数のファジィ推論も行なえるようになる。
確定的な結果を得ることが望まれる場合には，上記フ
ァジィ推論回路，上記連結演算回路または第２のファジ
ィ演算回路の出力信号から１つの確定値を決定するデフ
ァジファイアをさらに設けるとよい。
ァジィ推論回路，上記連結演算回路または第２のファジ
ィ演算回路の出力信号から１つの確定値を決定するデフ
ァジファイアをさらに設けるとよい。
この発明によるファジィ・コントローラは，与えられ
た確定的な入力に対して，ファジィ演算を行ない，確定
的な出力を得るものである。このファジィ・コントロー
ラの基本形は，確定入力が与えられ，第１のメンバーシ
ップ関数の上記入力に対応する値を表わす信号を出力す
る第１のメンバーシップ関数回路，一定周期のスイープ
信号を発生するスイープ信号発生回路，入力するスイー
プ信号に同期して第２のメンバーシップ関数を表わす信
号を出力する第２のメンバーシップ関数回路，上記２つ
のメンバーシップ関数回路の出力に対して所定のファジ
ィ演算を実行し，その演算結果を表わす信号を出力する
ファジィ演算回路，および上記ファジィ演算回路の出力
信号から１つの確定出力を決定するデファジファイアか
ら構成される。
た確定的な入力に対して，ファジィ演算を行ない，確定
的な出力を得るものである。このファジィ・コントロー
ラの基本形は，確定入力が与えられ，第１のメンバーシ
ップ関数の上記入力に対応する値を表わす信号を出力す
る第１のメンバーシップ関数回路，一定周期のスイープ
信号を発生するスイープ信号発生回路，入力するスイー
プ信号に同期して第２のメンバーシップ関数を表わす信
号を出力する第２のメンバーシップ関数回路，上記２つ
のメンバーシップ関数回路の出力に対して所定のファジ
ィ演算を実行し，その演算結果を表わす信号を出力する
ファジィ演算回路，および上記ファジィ演算回路の出力
信号から１つの確定出力を決定するデファジファイアか
ら構成される。
複数のインプリケーション・ルールが存在する場合に
適用されるファジィ・コントローラは，複数の上記ファ
ジィ演算回路と，これらのファジィ演算回路の出力信号
に対してインプリケーション・ルールの連結演算を実行
する連結演算回路とを備えている。そしてこの連結演算
回路の出力が上記デファジファイアに与えられる。
適用されるファジィ・コントローラは，複数の上記ファ
ジィ演算回路と，これらのファジィ演算回路の出力信号
に対してインプリケーション・ルールの連結演算を実行
する連結演算回路とを備えている。そしてこの連結演算
回路の出力が上記デファジファイアに与えられる。
インプリケーションの前件部に複数のファジィ命題を
含むファジィ推論に適用されるファジィ・コントローラ
は，確定入力が与えられたときに，インプリケーション
の前件部の複数のファジィ命題におけるメンバーシップ
関数の上記確定入力に対応する値を表わす信号をそれぞ
れ出力する複数の第１のメンバーシップ関数回路，複数
の第１のメンバーシップ関数回路の出力に対してインプ
リケーションにおけるファジィ命題の結合に対応する演
算を実行する結合演算回路，一定周期のスイープ信号を
発生するスイープ信号発生回路，インプリケーションの
後件部のメンバーシップ関数を表わしかつスイープ信号
に同期する信号を出力する第２のメンバーシップ関数回
路，結合演算回路の出力と第２のメンバーシップ関数回
路の出力に対して所定のファジィ演算を実行するファジ
ィ演算回路，およびファジィ演算回路の出力信号から１
つの確定出力を決定するデファジファイアから構成され
る。
含むファジィ推論に適用されるファジィ・コントローラ
は，確定入力が与えられたときに，インプリケーション
の前件部の複数のファジィ命題におけるメンバーシップ
関数の上記確定入力に対応する値を表わす信号をそれぞ
れ出力する複数の第１のメンバーシップ関数回路，複数
の第１のメンバーシップ関数回路の出力に対してインプ
リケーションにおけるファジィ命題の結合に対応する演
算を実行する結合演算回路，一定周期のスイープ信号を
発生するスイープ信号発生回路，インプリケーションの
後件部のメンバーシップ関数を表わしかつスイープ信号
に同期する信号を出力する第２のメンバーシップ関数回
路，結合演算回路の出力と第２のメンバーシップ関数回
路の出力に対して所定のファジィ演算を実行するファジ
ィ演算回路，およびファジィ演算回路の出力信号から１
つの確定出力を決定するデファジファイアから構成され
る。
複数のファジィ命題をもつインプリケーションが複数
個存在する場合に適用されるファジィ・コントローラも
上述の構成を拡張することにより実現できる。
個存在する場合に適用されるファジィ・コントローラも
上述の構成を拡張することにより実現できる。
この発明によるファジィ・コントローラもまたファジ
ィ処理に適し，高速演算が達成でき，さらに構成が簡単
である。
ィ処理に適し，高速演算が達成でき，さらに構成が簡単
である。
上記のスイープ・タイプのファジィ・コンピュータ，
およびファジィ・コントローラで使用されるメンバーシ
ップ関数回路，たとえば次のように構成される。すなわ
ち，このメンバーシップ関数回路は,2つのトランジスタ
を含み，一方のトランジスタが入力電圧によって制御さ
れ，他方のトランジスタがラベル電圧によって制御さ
れ，これらのトランジスタの出力側が勾配を決定する抵
抗を介して相互に接続され，この抵抗と他方のトランジ
スタとの間に接続される電流源によって駆動される第１
の差動回路,2つのトランジスタを含み，一方のトランジ
スタがラベル電圧によって制御され，他方のトランジス
タが入力電圧によって制御され，これらのトランジスタ
の出力側が勾配を決定する抵抗を介して相互に接続さ
れ，この抵抗と他方のトランジスタとの間に接続される
電流源によって駆動される第２の差動回路，第１と第２
の差動回路の他方のトランジスタに流れる電流をそれぞ
れ電圧に変換する２つの電流／電圧変換回路，およびこ
れらの電流／電圧変換回路の出力電圧の小さい方を出力
するMIN回路を備えている。
およびファジィ・コントローラで使用されるメンバーシ
ップ関数回路，たとえば次のように構成される。すなわ
ち，このメンバーシップ関数回路は,2つのトランジスタ
を含み，一方のトランジスタが入力電圧によって制御さ
れ，他方のトランジスタがラベル電圧によって制御さ
れ，これらのトランジスタの出力側が勾配を決定する抵
抗を介して相互に接続され，この抵抗と他方のトランジ
スタとの間に接続される電流源によって駆動される第１
の差動回路,2つのトランジスタを含み，一方のトランジ
スタがラベル電圧によって制御され，他方のトランジス
タが入力電圧によって制御され，これらのトランジスタ
の出力側が勾配を決定する抵抗を介して相互に接続さ
れ，この抵抗と他方のトランジスタとの間に接続される
電流源によって駆動される第２の差動回路，第１と第２
の差動回路の他方のトランジスタに流れる電流をそれぞ
れ電圧に変換する２つの電流／電圧変換回路，およびこ
れらの電流／電圧変換回路の出力電圧の小さい方を出力
するMIN回路を備えている。
この回路は基本的には三角形状のメンバーシップ関数
を出力するが，台形状の関数,Z関数,S関数を出力させる
ように構成することも可能である。
を出力するが，台形状の関数,Z関数,S関数を出力させる
ように構成することも可能である。
台形状のメンバーシップ関数を発生させる場合には，
第１および第２の差動回路において，それぞれ，上記抵
抗と一方のトランジスタとの間にダイオード接続トラン
ジスタが接続され，このトランジスタを短絡する第１の
スイッチング素子が設けられる。
第１および第２の差動回路において，それぞれ，上記抵
抗と一方のトランジスタとの間にダイオード接続トラン
ジスタが接続され，このトランジスタを短絡する第１の
スイッチング素子が設けられる。
Ｚ関数の出力のために，第２の差動回路において，ラ
ベル電圧入力端子と一方のトランジスタとの間に第２の
スイッチング素子が設けられる。Ｓ関数の出力のため
に，第１の差動回路において，入力電圧端子と一方のト
ランジスタとの間に第３のスイッチング素子が設けられ
る。さらに，上記MIN回路の出力電圧を強制的に常時所
定電圧に保つための回路を設けることによって，メンバ
ーシップ関数回路の出力をファジィ・コンピュータまた
はファジィ・コントローラで無視させるようにすること
ができる。
ベル電圧入力端子と一方のトランジスタとの間に第２の
スイッチング素子が設けられる。Ｓ関数の出力のため
に，第１の差動回路において，入力電圧端子と一方のト
ランジスタとの間に第３のスイッチング素子が設けられ
る。さらに，上記MIN回路の出力電圧を強制的に常時所
定電圧に保つための回路を設けることによって，メンバ
ーシップ関数回路の出力をファジィ・コンピュータまた
はファジィ・コントローラで無視させるようにすること
ができる。
デファジフィケーションの手法には種々あるが，たと
えば重心位置を確定とする場合には上記デファジファイ
アは次のように構成される。すなわちこのデファジファ
イアは，スイープ信号に同期して出力されかつファジィ
演算結果を時間軸上で表わす信号の重心に対応する時刻
を検出する重心決定回路，および決定された重心に対応
する時刻を表わす電圧をスイープ信号に関連して発生し
かつ保持する回路から構成される。
えば重心位置を確定とする場合には上記デファジファイ
アは次のように構成される。すなわちこのデファジファ
イアは，スイープ信号に同期して出力されかつファジィ
演算結果を時間軸上で表わす信号の重心に対応する時刻
を検出する重心決定回路，および決定された重心に対応
する時刻を表わす電圧をスイープ信号に関連して発生し
かつ保持する回路から構成される。
上記重心決定回路はたとえば第１のコンデンサ，第１
のコンデンサの1/2の静電容量をもつ第２のコンデン
サ，入力電流を第１の期間においては第１のコンデンサ
に与え，第２の期間においては第２のコンデンサに与え
るように切換える切換回路，および上記両コンデンサの
出力電圧を比較するコンパレータから構成される。
のコンデンサの1/2の静電容量をもつ第２のコンデン
サ，入力電流を第１の期間においては第１のコンデンサ
に与え，第２の期間においては第２のコンデンサに与え
るように切換える切換回路，および上記両コンデンサの
出力電圧を比較するコンパレータから構成される。
重心決定回路はまた，等しい静電容量をもつ２つの第
1,第２のコンデンサ，入力信号の２倍の電流または２倍
の電圧を生成する回路，第１の期間においては入力信号
の電流または電圧を第１のコンデンサに与え，第２の期
間においては入力信号の２倍の電流または２倍の電圧を
第２のコンデンサに与える切換回路，および上記両コン
デンサの出力電圧を比較するコンパレータによって構成
することもできる。
1,第２のコンデンサ，入力信号の２倍の電流または２倍
の電圧を生成する回路，第１の期間においては入力信号
の電流または電圧を第１のコンデンサに与え，第２の期
間においては入力信号の２倍の電流または２倍の電圧を
第２のコンデンサに与える切換回路，および上記両コン
デンサの出力電圧を比較するコンパレータによって構成
することもできる。
モーダス・ポネンスとモーダス・トレンスの両方のフ
ァジィ推論を実行できるスイープ・タイプのファジィ・
コンピュータは，第１の周期をもつ第１のスイープ信号
を発生する第１のスイープ信号発生回路，第１の周期の
間ほぼ一定値に保持され，かつ第１の周期よりも長い第
２の周期をもつ第２のスイープ信号を発生する第２のス
イープ信号発生回路，第１のスイープ信号が与えられ，
これに同期した第１のメンバーシップ関数を表わす信号
を出力する第１のメンバーシップ関数回路，第２のスイ
ープ信号が与えられ，これに同期した第２のメンバーシ
ップ関数を表わす信号を出力する第２のメンバーシップ
関数回路，第１と第２のメンバーシップ関数回路の出力
信号を入力し，モーダス・ポネンスとモーダス・トレン
スのファジィ推論に共通の第１のファジィ演算を実行す
る第１のファジィ演算回路，モーダス・ポネンスに特有
のファジィ演算を実行する第２のファジィ演算回路，モ
ーダス・トレンスに特有のファジィ演算を実行する第３
のファジィ演算回路，第１のスイープ信号が与えられ，
これに同期した第３のメンバーシップ関数を表わす信号
を出力する第３のメンバーシップ関数回路，および第１
のファジィ演算回路の出力と第３のメンバーシップ関数
回路の出力とを，切換信号に応じて第２または第３のフ
ァジィ演算回路に与える切換回路，から構成される。
ァジィ推論を実行できるスイープ・タイプのファジィ・
コンピュータは，第１の周期をもつ第１のスイープ信号
を発生する第１のスイープ信号発生回路，第１の周期の
間ほぼ一定値に保持され，かつ第１の周期よりも長い第
２の周期をもつ第２のスイープ信号を発生する第２のス
イープ信号発生回路，第１のスイープ信号が与えられ，
これに同期した第１のメンバーシップ関数を表わす信号
を出力する第１のメンバーシップ関数回路，第２のスイ
ープ信号が与えられ，これに同期した第２のメンバーシ
ップ関数を表わす信号を出力する第２のメンバーシップ
関数回路，第１と第２のメンバーシップ関数回路の出力
信号を入力し，モーダス・ポネンスとモーダス・トレン
スのファジィ推論に共通の第１のファジィ演算を実行す
る第１のファジィ演算回路，モーダス・ポネンスに特有
のファジィ演算を実行する第２のファジィ演算回路，モ
ーダス・トレンスに特有のファジィ演算を実行する第３
のファジィ演算回路，第１のスイープ信号が与えられ，
これに同期した第３のメンバーシップ関数を表わす信号
を出力する第３のメンバーシップ関数回路，および第１
のファジィ演算回路の出力と第３のメンバーシップ関数
回路の出力とを，切換信号に応じて第２または第３のフ
ァジィ演算回路に与える切換回路，から構成される。
確定出力を得たい場合には，第２または第３のファジ
ィ演算回路の出力信号から第２の周期を基準として１つ
の確定値を決定するデファジファイアさらに設けるとよ
い。
ィ演算回路の出力信号から第２の周期を基準として１つ
の確定値を決定するデファジファイアさらに設けるとよ
い。
上記のα演算回路はたとえば,2つの入力を比較し，一
方の入力が他方の入力よりも小さいときにファジィ真理
値１を表わす信号を出力する比較回路，およびこの比較
回路の出力と他方の入力の大きい方を選択して出力する
MAX回路により構成される。
方の入力が他方の入力よりも小さいときにファジィ真理
値１を表わす信号を出力する比較回路，およびこの比較
回路の出力と他方の入力の大きい方を選択して出力する
MAX回路により構成される。
この発明によるモーダス・ポネンスおよびモーダス・
トレンスの少なくとも一方のファジィ推論を実行するス
イープ・タイプのファジィ・コンピュータのもう１つの
基本形は，第１の周期をもつ第１のスイープ信号を発生
する第１のスイープ信号発生回路，第１の周期よりも長
い第２の周期をもつ第２のスイープ信号を発生する第２
のスイープ信号発生回路，第１のスイープ信号が与えら
れ，これに同期した第１のメンバーシップ関数を表わす
信号を出力する第１のメンバーシップ関数回路，第２の
スイープ信号が与えられ，これに同期した第２のメンバ
ーシップ関数を表わす信号を出力する第２のメンバーシ
ップ関数回路，第１と第２のメンバーシップ関数回路の
出力信号を入力し，ファジィ関数を表わす演算を実行す
る第１の演算回路，第１のスイープ信号が与えられ，こ
れに同期した第３のメンバーシップ関数を表わす信号を
出力する第３のメンバーシップ関数回路，および第１の
演算回路の出力と第３のメンバーシップ関数回路の出力
とを入力とし，所定のファジィ演算を実行する第２の演
算回路を備えている。
トレンスの少なくとも一方のファジィ推論を実行するス
イープ・タイプのファジィ・コンピュータのもう１つの
基本形は，第１の周期をもつ第１のスイープ信号を発生
する第１のスイープ信号発生回路，第１の周期よりも長
い第２の周期をもつ第２のスイープ信号を発生する第２
のスイープ信号発生回路，第１のスイープ信号が与えら
れ，これに同期した第１のメンバーシップ関数を表わす
信号を出力する第１のメンバーシップ関数回路，第２の
スイープ信号が与えられ，これに同期した第２のメンバ
ーシップ関数を表わす信号を出力する第２のメンバーシ
ップ関数回路，第１と第２のメンバーシップ関数回路の
出力信号を入力し，ファジィ関数を表わす演算を実行す
る第１の演算回路，第１のスイープ信号が与えられ，こ
れに同期した第３のメンバーシップ関数を表わす信号を
出力する第３のメンバーシップ関数回路，および第１の
演算回路の出力と第３のメンバーシップ関数回路の出力
とを入力とし，所定のファジィ演算を実行する第２の演
算回路を備えている。
第２の演算回路を複数設けるとともに，第の演算回路
の出力および第３のメンバーシップ関数回路の出力を上
記複数の第２の演算回路に対して切換える切換回路を設
けることにより複数種類のファジィ推論のうちの任意の
ものを選択して演算させることができるようになる。
の出力および第３のメンバーシップ関数回路の出力を上
記複数の第２の演算回路に対して切換える切換回路を設
けることにより複数種類のファジィ推論のうちの任意の
ものを選択して演算させることができるようになる。
この発明によるスイープ・タイプのメンバーシップ関
数出力回路は，入力信号に対応したメンバーシップ関数
を表わす信号を出力するメンバーシップ関数回路，およ
び所定周期のスイープ信号を出力するスイープ信号発生
回路を備え，スイープ信号発生回路の出力スイープ信号
をメンバーシップ関数回路にその入力信号として与える
ことにより，スイープ信号に同期した時間軸上に分布し
たメンバーシップ関数を表わす信号を得るものである。
数出力回路は，入力信号に対応したメンバーシップ関数
を表わす信号を出力するメンバーシップ関数回路，およ
び所定周期のスイープ信号を出力するスイープ信号発生
回路を備え，スイープ信号発生回路の出力スイープ信号
をメンバーシップ関数回路にその入力信号として与える
ことにより，スイープ信号に同期した時間軸上に分布し
たメンバーシップ関数を表わす信号を得るものである。
このメンバーシップ関数出力回路は上述したすべての
ファジィ・コンピュータに好適に用いられる。
ファジィ・コンピュータに好適に用いられる。
実施例の説明 （１）ファジィ推論 人間の経験則を最も単純化して， 「もしｘがＡならば,yはＢである」 （If x is A,then y is B） という命題で表現することができる。ここで，「もしｘ
がＡならば」は前件部（antecedent），「ｙはＢであ
る」は後件部（consequent）と呼ばれる。ＡやＢが，
「背が高い」「年老いた人」，「正の小さな値」等のあ
いまいな言語情報であるならば，これらは上述したよう
にメンバーシップ関数によって特徴づけることが可能で
ある。すなわち,A,Bはファジィ集合である（後述する具
体的な回路の説明では,A,B等はメンバーシップ関数，ま
たは時間軸上でメンバーシップ関数を表わす電圧信号を
示す）。
がＡならば」は前件部（antecedent），「ｙはＢであ
る」は後件部（consequent）と呼ばれる。ＡやＢが，
「背が高い」「年老いた人」，「正の小さな値」等のあ
いまいな言語情報であるならば，これらは上述したよう
にメンバーシップ関数によって特徴づけることが可能で
ある。すなわち,A,Bはファジィ集合である（後述する具
体的な回路の説明では,A,B等はメンバーシップ関数，ま
たは時間軸上でメンバーシップ関数を表わす電圧信号を
示す）。
上記の命題は簡単に ｘ＝Ａ→ｙ＝Ｂ と表現される。
人間は，前件部および後件部にファジィ表現を含む推
論をしばしば行なう。このタイプの推論は古典的なブー
ル論理を用いては満足に実行し得ない。
論をしばしば行なう。このタイプの推論は古典的なブー
ル論理を用いては満足に実行し得ない。
次のような形式の推論を考える。
この推論の形式，すなわちインプリケーションが存在
するときに，与えられたプレミスから結論を推論するこ
とを「一般化されたモーダス・ポネンス（generalized
modus ponens）」という。
するときに，与えられたプレミスから結論を推論するこ
とを「一般化されたモーダス・ポネンス（generalized
modus ponens）」という。
次のように，多数のインプリケーション・ルールが存
在することもある。
在することもある。
多数のインプリケーションはelse（さもなければ）ま
たはand（かつ）で連結（connective）されている。
たはand（かつ）で連結（connective）されている。
「ＡからＢへのファジィ関数（fuzzy relation from
A to B）」という概念を考え，これをRABと表わす（以
下，単にＲと略す）。
A to B）」という概念を考え，これをRABと表わす（以
下，単にＲと略す）。
一般に Ａ＝｛a1,a2,…,ai,…,am｝ Ｂ＝｛b1,b2,…,bj,…,bn｝ としたとき,AからＢへのファジィ関係Ｒは で表わされる。
ファジィ関係を表わす演算については後述する。A,
Bをメンバーシップ関数と考えると，上式はメンバーシ
ップ関数をサンプリングしてベクトルで記述した場合に
相当する。
Bをメンバーシップ関数と考えると，上式はメンバーシ
ップ関数をサンプリングしてベクトルで記述した場合に
相当する。
１つのインプリケーション・ルール（ｘ＝Ａ→ｙ＝
Ｂ）に対して，プレミス（ｘ＝Ａ′）が与えられたとき
に，これらから結論（ｙ＝Ｂ′）を推論する場合の「推
論合成規則（compositional rule of inference）」
は，ファジィ関係Ｒを用いて次のように表わされる。
Ｂ）に対して，プレミス（ｘ＝Ａ′）が与えられたとき
に，これらから結論（ｙ＝Ｂ′）を推論する場合の「推
論合成規則（compositional rule of inference）」
は，ファジィ関係Ｒを用いて次のように表わされる。
ファジィ関係を表わす演算は種々提案されている。
詳しくはMasaharu Mizumoto and Hans−Ｊrgen Zimme
rmann,“Comparison of Fuzzy Reasoning Methods,“Fu
zzy Sets and Systems Vol.8,No.3,pp.253−283,（198
2）を参照。
詳しくはMasaharu Mizumoto and Hans−Ｊrgen Zimme
rmann,“Comparison of Fuzzy Reasoning Methods,“Fu
zzy Sets and Systems Vol.8,No.3,pp.253−283,（198
2）を参照。
既に提案された代表的なファジィ関係には次のような
ものがある。
ものがある。
rij＝ai∧bj MIN演算規則 rij＝（ai∨bj）∨（１−ai） MAX規則 rij＝１∧（１−ai∧bj 算術規則 上記のMIN演算規則が最もよく知られており，産業的
な応用においてその有効性も証明されているので，この
実施例ではMIN演算規則を採用する。しかしながら，他
の多くの演算規則も適用可能であるのはいうまでもな
い。
な応用においてその有効性も証明されているので，この
実施例ではMIN演算規則を採用する。しかしながら，他
の多くの演算規則も適用可能であるのはいうまでもな
い。
上式における＊の演算（すなわちとの演算）にも
種々の演算が提案されている。たとえばMIN/MAX演算，
代数積/MAX演算を用いるもの等々である。この実施例で
は，最もよく使用されているMIN/MAX演算を＊の演算と
して用いる。すなわち，の演算としてMAX演算を，
としてMIN演算を採用する。
種々の演算が提案されている。たとえばMIN/MAX演算，
代数積/MAX演算を用いるもの等々である。この実施例で
は，最もよく使用されているMIN/MAX演算を＊の演算と
して用いる。すなわち，の演算としてMAX演算を，
としてMIN演算を採用する。
したがって，推論合成規則による結論bj′は，＊演算
としてMIN/MAX演算を用い，ファジィ関係としてMIN演算
規則を用いると，次のように表わされる。
としてMIN/MAX演算を用い，ファジィ関係としてMIN演算
規則を用いると，次のように表わされる。
この推論形式は，一般化されたモーダス・トレンス
（modus tollens）と呼ばれている。
（modus tollens）と呼ばれている。
このファジィ推論は，ファジィ集合Ｂ′が与えられた
ときに,B′＝Ａ′＊Ｒを満たすファジィ集合Ａ′を求め
ようとするものである。ファジィ関係Ｒとファジィ集合
Ｂ′とが与えられたときに，上式を満たすファジィ集合
のうち最も大きなファジィ集合′は次式で与えられ
る。
ときに,B′＝Ａ′＊Ｒを満たすファジィ集合Ａ′を求め
ようとするものである。ファジィ関係Ｒとファジィ集合
Ｂ′とが与えられたときに，上式を満たすファジィ集合
のうち最も大きなファジィ集合′は次式で与えられ
る。
上記の演算◎は通常はαコンポジションといわれる演
算によって実行される。すなわち，がMIN演算，が
α演算である。ここでα演算は次式で与えられる。
算によって実行される。すなわち，がMIN演算，が
α演算である。ここでα演算は次式で与えられる。
したがって第（５）式は具体的には次のように表わさ
れる。
れる。
第（３−１）式もしくは第（３−２）式または第
（６）式の演算はスイープ・タイプのファジィ・コンピ
ュータの主要部である後述するファジィ推論合成回路に
よって実行される。これらの式から，ファジィ推論合成
回路は，主要にMI,回路,MAX回路およびα演算回路を用
いて構成されることが理解されよう。
（６）式の演算はスイープ・タイプのファジィ・コンピ
ュータの主要部である後述するファジィ推論合成回路に
よって実行される。これらの式から，ファジィ推論合成
回路は，主要にMI,回路,MAX回路およびα演算回路を用
いて構成されることが理解されよう。
したがって，スイープ・タイプのファジィ・コンピュ
ータやファジィ推論合成回路の構成について述べる前
に,MIN回路,MAX回路，α演算回路およびその他の基本回
路について説明する。
ータやファジィ推論合成回路の構成について述べる前
に,MIN回路,MAX回路，α演算回路およびその他の基本回
路について説明する。
（２）MIN回路,MAX回路，α演算回路およびその他の基
本回路 バイポーラ・トランジスタを使用して構成したｎ入力
１出力のMIN回路の一例が第１図に示されている。入力
電圧をx1,x2,…,xn,出力電圧をｚとすると，この回路は の演算を行なう。すなわち，最も小さい入力電圧に等し
い出力電圧を発生する。
本回路 バイポーラ・トランジスタを使用して構成したｎ入力
１出力のMIN回路の一例が第１図に示されている。入力
電圧をx1,x2,…,xn,出力電圧をｚとすると，この回路は の演算を行なう。すなわち，最も小さい入力電圧に等し
い出力電圧を発生する。
このMIN回路はコンパレータ（比較回路）とコンペン
セータ（補償回路）とから構成されている。コンパレー
タは，相互にエミッタが結合されたｎ個のPNPトランジ
スタQ11,Q12,Q13,…,Q1nと，これらのトランジスタを駆
動する電流I1の電流源CS1とから構成されている。入力
電圧x1〜xnはトランジスタQ11〜Q1nのベースにそれぞれ
与えられる。トランジスタQ11〜Q1nのうち最も低い入力
電圧（Vminとする）がそのベースに与えられたものが導
通状態となるので，他のトランジスタはカットオフ状態
となる。したがってエミッタにはこの入力電圧Vminに導
通状態となったトランジスタのエミッタ／ベース電圧を
VEBを加えた電圧，すなわち が現われる（VEBは0.7V程度）。２つの入力電圧が等し
い値でかつ他の入力電圧よりも低い場合には，この２つ
の入力電圧が入力したトランジスタI1/2ずつの電流が流
れるので，同じ結果になる。３つ以上の入力電圧が等し
くかつ他の入力電圧よりも低い場合にも同じである。
セータ（補償回路）とから構成されている。コンパレー
タは，相互にエミッタが結合されたｎ個のPNPトランジ
スタQ11,Q12,Q13,…,Q1nと，これらのトランジスタを駆
動する電流I1の電流源CS1とから構成されている。入力
電圧x1〜xnはトランジスタQ11〜Q1nのベースにそれぞれ
与えられる。トランジスタQ11〜Q1nのうち最も低い入力
電圧（Vminとする）がそのベースに与えられたものが導
通状態となるので，他のトランジスタはカットオフ状態
となる。したがってエミッタにはこの入力電圧Vminに導
通状態となったトランジスタのエミッタ／ベース電圧を
VEBを加えた電圧，すなわち が現われる（VEBは0.7V程度）。２つの入力電圧が等し
い値でかつ他の入力電圧よりも低い場合には，この２つ
の入力電圧が入力したトランジスタI1/2ずつの電流が流
れるので，同じ結果になる。３つ以上の入力電圧が等し
くかつ他の入力電圧よりも低い場合にも同じである。
コンペンセータは，コンパレータの出力にMIN演算誤
差として現われる電圧VEBを補償するものである。この
コンペンセータは,NPNトランジスタQ1と，このトランジ
スタQ1を電流駆動するための電流I2の電流源CS2とから
構成されている。トランジスタQ1のエミッタがこのMIN
回路の出力端子に接続されている。コンパレータの出力
電圧からトランジスタQ2のベース／エミッタ電圧VEBが
減算される結果，出力電圧ｚは を表わすことになる。電流源CS1とCS2の電流はI1＝I2で
あることが好ましい。
差として現われる電圧VEBを補償するものである。この
コンペンセータは,NPNトランジスタQ1と，このトランジ
スタQ1を電流駆動するための電流I2の電流源CS2とから
構成されている。トランジスタQ1のエミッタがこのMIN
回路の出力端子に接続されている。コンパレータの出力
電圧からトランジスタQ2のベース／エミッタ電圧VEBが
減算される結果，出力電圧ｚは を表わすことになる。電流源CS1とCS2の電流はI1＝I2で
あることが好ましい。
第２図はMAX回路の一例を示している。このMAX回路も
またコンパレータとコンペンセータとから構成されてい
る。コンパレータは，入力電圧x1,x2,…,xnによってベ
ース制御されかつエミッタが相互に結合されたNPNトラ
ンジスタQ21,Q22,…Q2nと，これらのトランジスタを電
流駆動するための電流源CS1とから構成されている。ト
ランジスタQ21〜Q2nのうち最も高い入力電圧（これをV
maxとする）が与えられたトランジスタのみが導通状態
となってエミッタにVmax−VBEの電圧が現われる。この
−VBEのエラーが,PNPトランジスタQ2と電流源CS2とから
なるコンペンセータによって補償される結果，出力端子
には の出力電圧ｚが得られる。
またコンパレータとコンペンセータとから構成されてい
る。コンパレータは，入力電圧x1,x2,…,xnによってベ
ース制御されかつエミッタが相互に結合されたNPNトラ
ンジスタQ21,Q22,…Q2nと，これらのトランジスタを電
流駆動するための電流源CS1とから構成されている。ト
ランジスタQ21〜Q2nのうち最も高い入力電圧（これをV
maxとする）が与えられたトランジスタのみが導通状態
となってエミッタにVmax−VBEの電圧が現われる。この
−VBEのエラーが,PNPトランジスタQ2と電流源CS2とから
なるコンペンセータによって補償される結果，出力端子
には の出力電圧ｚが得られる。
上述のMIN回路,MAX回路のコンパレータにおけるすべ
てのトランジスタはエミッタにおいて相互に結合してい
るので，この回路をエミッタ・カップルド・ファジィ・
ロジック・ゲート（ECFLゲート）と名づける。
てのトランジスタはエミッタにおいて相互に結合してい
るので，この回路をエミッタ・カップルド・ファジィ・
ロジック・ゲート（ECFLゲート）と名づける。
上述のMIN回路,MAX回路は，電流源によって駆動され
る２つのエミッタ・フォロアのカスケード接続であると
考えることができる。したがって，これらは非常に高い
入力インピーダンスおよび非常に低い出力インピーダン
スを示す。この事実は，これらの回路が外部ノイズや信
号のクロス・トークに強いことを示し，後段に多くの回
路を接続することができることを意味している。
る２つのエミッタ・フォロアのカスケード接続であると
考えることができる。したがって，これらは非常に高い
入力インピーダンスおよび非常に低い出力インピーダン
スを示す。この事実は，これらの回路が外部ノイズや信
号のクロス・トークに強いことを示し，後段に多くの回
路を接続することができることを意味している。
また，上述のMI回路,MAX回路は電流源によって駆動さ
れるので各トランジスタでの飽和は生じない。すなわち
ベース領域における小数キャリアの蓄積効果ほ起こらな
い。したがって，これらの回路は非常に速い演算速度を
示す。実験によると応答速度は10nsec以下であった。
れるので各トランジスタでの飽和は生じない。すなわち
ベース領域における小数キャリアの蓄積効果ほ起こらな
い。したがって，これらの回路は非常に速い演算速度を
示す。実験によると応答速度は10nsec以下であった。
さらに，上述の回路の入力端子の１またはいくつかを
オープンにしても，回路全体の入／出力静特性は影響を
受けない。
オープンにしても，回路全体の入／出力静特性は影響を
受けない。
さらに上述の回路において,PNP,NPNトランジスタをｐ
チャネル,nチャネルMOSFETにそれぞれ置きかえることも
可能である。
チャネル,nチャネルMOSFETにそれぞれ置きかえることも
可能である。
以上のことは，上述のMIN回路,MAX回路のみならず，
以下に述べるすべての回路にあてはまる。
以下に述べるすべての回路にあてはまる。
次にα演算回路の具体例について説明する。第３図は
α演算回路の入力と出力の関係を示すものである。第
（６）図にしたがうと,rij＝ai∧bjとbj′とのα演算が
行なわれるのでその入力はrijとbj′である。出力は既
に説明したように次式で表わされる。
α演算回路の入力と出力の関係を示すものである。第
（６）図にしたがうと,rij＝ai∧bjとbj′とのα演算が
行なわれるのでその入力はrijとbj′である。出力は既
に説明したように次式で表わされる。
この入出力特性が第４図に示されている。
第５図はα演算回路の一例を示している。ここでは０
から１までの連続的な値［0,1］をとるファジィ真理値
は，電圧「0V,5V］によって表わされている。
から１までの連続的な値［0,1］をとるファジィ真理値
は，電圧「0V,5V］によって表わされている。
α演算回路は，電圧比較回路（差動回路）11,電流ミ
ラー12,抵抗R0および２入力MAX回路13から構成されてい
る。電圧比較回路11は並列に接続された２つのトランジ
スタQ3,Q4と，これらのトランジスタを駆動する電流I0
の電流源CS0とから構成されている。トランジスタQ3の
ベースには一方の力（電圧）rijが，トランジスタQ4の
ベースには他方の入力（電圧）bj′がそれぞれ与えられ
る。
ラー12,抵抗R0および２入力MAX回路13から構成されてい
る。電圧比較回路11は並列に接続された２つのトランジ
スタQ3,Q4と，これらのトランジスタを駆動する電流I0
の電流源CS0とから構成されている。トランジスタQ3の
ベースには一方の力（電圧）rijが，トランジスタQ4の
ベースには他方の入力（電圧）bj′がそれぞれ与えられ
る。
入力rijよりも入力bj′が大きいときにトランジスタQ
4がオンとなり，電流I0がこのトランジスタQ4に流れ
る。トランジスタQ4に流れる電流I0によって電流ミラー
12が駆動されるので，その出力側に接続された抵抗R0に
電流I0が流れる。抵抗R0に電流I0が流れたときの電圧降
下R0I0はファジィ真理値１に対応する5Vになるように設
定される。この降下電圧R0I0と入力bj′とが２入力MAX
回路13にその入力として与えられる。MAX回路13は入力
の数が異なる点を除いて第２図に示すものと同じであ
る。rij≦bj′の場合には,MAX回路13の２つの入力のう
ちR0I0の方がbj′よりも大きいから（0V≦bj′≦5Vを条
件とする）,MAX回路13からはα演算出力rijαbj′とし
てR0I0＝5V（真理値１）が発生する。
4がオンとなり，電流I0がこのトランジスタQ4に流れ
る。トランジスタQ4に流れる電流I0によって電流ミラー
12が駆動されるので，その出力側に接続された抵抗R0に
電流I0が流れる。抵抗R0に電流I0が流れたときの電圧降
下R0I0はファジィ真理値１に対応する5Vになるように設
定される。この降下電圧R0I0と入力bj′とが２入力MAX
回路13にその入力として与えられる。MAX回路13は入力
の数が異なる点を除いて第２図に示すものと同じであ
る。rij≦bj′の場合には,MAX回路13の２つの入力のう
ちR0I0の方がbj′よりも大きいから（0V≦bj′≦5Vを条
件とする）,MAX回路13からはα演算出力rijαbj′とし
てR0I0＝5V（真理値１）が発生する。
MAX回路13の出力側に接続された鎖線で示されるトラ
ンジスタQ5は入力bj′が5Vを超えたときにMAX回路13の
出力を5Vに保つもので，そのベースには5Vの電圧が与え
られている。常にbj′≦5VであればこのトランジスタQ5
は不要である。
ンジスタQ5は入力bj′が5Vを超えたときにMAX回路13の
出力を5Vに保つもので，そのベースには5Vの電圧が与え
られている。常にbj′≦5VであればこのトランジスタQ5
は不要である。
入力rijの方が入力bj′よりも大きいときには，トラ
ンジスタQ3がオンとなり，電流I0はこのトランジスタQ3
に流れるから，電流ミラー12には電流は流れない。この
ため抵抗R0に電圧降下は現われず，その出力電圧は0Vに
保たれる。したがって,MAX回路13の２つの入力のうち入
力bj′が常に大きな値を示し,MAX回路13からはα演算出
力としてbj′が発生する。
ンジスタQ3がオンとなり，電流I0はこのトランジスタQ3
に流れるから，電流ミラー12には電流は流れない。この
ため抵抗R0に電圧降下は現われず，その出力電圧は0Vに
保たれる。したがって,MAX回路13の２つの入力のうち入
力bj′が常に大きな値を示し,MAX回路13からはα演算出
力としてbj′が発生する。
最後にMAXホールド回路およびMINホールド回路につい
て説明する。
て説明する。
MAXホールド回路は入力電圧信号の最大値を保持する
ものであり，その具体的構成例が第６図に波形図が第７
図にそれぞれ示されている。これらの図を参照して入力
電圧信号eSはFET入力演算増幅器およびダイオード15Aを
通ってSPDT（単極双投）スイッチ16に与えられる。SPDT
スイッチ16は２つのスイッチング素子16a,16Bを有して
いる。一方のスイッチング素子16aはダイオード15Aの出
力をコンデンサ17Aに接続するものであり，他方のスイ
ッチング素子16bはコンデンサ17Aの電荷を放電するため
のものである。このスイッチ16はリセット信号によって
制御され，通常はスイッチング素子16aがオン状態に,16
bがオフ状態にそれぞれ保持され，リセット信号が入力
するとスイッチング素子16aがオフ,16bがオンとなる。
したがって，スイッチング素子16aがオンのときには，
入力電圧信号eSによってコンデンサ17Aが充電され，コ
ンデンサ17Aの電圧はこの入力電圧信号eSの最大値に保
持される。この最大値はFET入力演算増幅器18を経て出
力電圧e0として出力される。
ものであり，その具体的構成例が第６図に波形図が第７
図にそれぞれ示されている。これらの図を参照して入力
電圧信号eSはFET入力演算増幅器およびダイオード15Aを
通ってSPDT（単極双投）スイッチ16に与えられる。SPDT
スイッチ16は２つのスイッチング素子16a,16Bを有して
いる。一方のスイッチング素子16aはダイオード15Aの出
力をコンデンサ17Aに接続するものであり，他方のスイ
ッチング素子16bはコンデンサ17Aの電荷を放電するため
のものである。このスイッチ16はリセット信号によって
制御され，通常はスイッチング素子16aがオン状態に,16
bがオフ状態にそれぞれ保持され，リセット信号が入力
するとスイッチング素子16aがオフ,16bがオンとなる。
したがって，スイッチング素子16aがオンのときには，
入力電圧信号eSによってコンデンサ17Aが充電され，コ
ンデンサ17Aの電圧はこの入力電圧信号eSの最大値に保
持される。この最大値はFET入力演算増幅器18を経て出
力電圧e0として出力される。
リセット信号がSPDTスイッチ16に与えられると，スイ
ッチング素子16aがオフ，スイッチング素子16bがオンに
なるので，コンデンサ17Aの電荷は素子16bが通って放電
される。この結果，出力電圧e0は0Vになる。リセット信
号の入力が止むと，スイッチング素子16aがオン,16bが
オフとなり，上述のMAXホールド動作が再開される。
ッチング素子16aがオフ，スイッチング素子16bがオンに
なるので，コンデンサ17Aの電荷は素子16bが通って放電
される。この結果，出力電圧e0は0Vになる。リセット信
号の入力が止むと，スイッチング素子16aがオン,16bが
オフとなり，上述のMAXホールド動作が再開される。
MINホールド回路は第８図に示されている。第６図に
示すものと同一物には同一符号が付されている。第６図
のMAXホールド回路との相違点を述べると，ダイオード1
5Aに代えてダイオード15Iが逆方向に接続されている。
またコンデンサ17Aの一方の端子が接地されているのに
対して,MINホールド回路ではコンデンサ17Iの一方の端
子には正の適当な電圧（この例では＋15V）が印加され
ている。入力電圧eSがより低い値になればその分だけ余
分にコンデンサ17Iに充電されるので，コンデンサ17Iの
他方の端子の電圧はより低くなり，かつその値に保持さ
れる。したがって，入力電圧eSの最も低い電圧が出力電
圧e0として出力される。リセット信号の入力によってス
イッチング素子16aがオフ,16bがオンとなる結果，コン
デンサ17Iの電荷が放電されるのはいうまでもない。
示すものと同一物には同一符号が付されている。第６図
のMAXホールド回路との相違点を述べると，ダイオード1
5Aに代えてダイオード15Iが逆方向に接続されている。
またコンデンサ17Aの一方の端子が接地されているのに
対して,MINホールド回路ではコンデンサ17Iの一方の端
子には正の適当な電圧（この例では＋15V）が印加され
ている。入力電圧eSがより低い値になればその分だけ余
分にコンデンサ17Iに充電されるので，コンデンサ17Iの
他方の端子の電圧はより低くなり，かつその値に保持さ
れる。したがって，入力電圧eSの最も低い電圧が出力電
圧e0として出力される。リセット信号の入力によってス
イッチング素子16aがオフ,16bがオンとなる結果，コン
デンサ17Iの電荷が放電されるのはいうまでもない。
第６図および第８図において,SPDTスイッチ16のスイ
ッチング素子16a,16bは接点として図示されているが，
これらはトランジスタ等の無接点スイッチング素子によ
って実現される。
ッチング素子16a,16bは接点として図示されているが，
これらはトランジスタ等の無接点スイッチング素子によ
って実現される。
（３）メンバーシップ関数回路 メンバーシップ関数は，一般的には，第９図（Ａ）に
その一例が示されているように，曲線で表現されること
が多い。しかし，曲線で表現されるべきかどうかはメン
バーシップ関数にとって本質的なことではない。メンバ
ーシップ関数のより重要な特徴は，それが０〜１までの
連続的な値をとるということである。
その一例が示されているように，曲線で表現されること
が多い。しかし，曲線で表現されるべきかどうかはメン
バーシップ関数にとって本質的なことではない。メンバ
ーシップ関数のより重要な特徴は，それが０〜１までの
連続的な値をとるということである。
他方，回路設計上の観点からいうと，第９図（Ｂ）に
MF1,MF2で示されているように，メンバーシップ関数を
直線の折線で表現する方が取扱いが容易であり，少数の
パラメータでメンバーシップ関数を特徴づけることがで
き，さらに設計も簡単となる。しかも，メンバーシップ
関数を折線で表わしても，上記の特徴が失われることは
ない。
MF1,MF2で示されているように，メンバーシップ関数を
直線の折線で表現する方が取扱いが容易であり，少数の
パラメータでメンバーシップ関数を特徴づけることがで
き，さらに設計も簡単となる。しかも，メンバーシップ
関数を折線で表わしても，上記の特徴が失われることは
ない。
この実施例では基本的には実線で第９図（Ｂ）に示さ
れる三角形状のメンバーシップ関数MF1,および鎖線で示
される台形状のメンバーシップ関数MF2を考える。三角
形状のメンバーシップ関数MF1は関数μ（ｘ）＝ピーク
値（ピーク値＝１とは限らない）のときの変数ｘの値xL
（これをラベルという）および勾配によって特徴づけら
れる。台形状のメンバーシップ関数MF2は，基本的に
は，その上底の中心を表わす変数xL（これもラベルとい
う）と勾配によって特徴づけられる。
れる三角形状のメンバーシップ関数MF1,および鎖線で示
される台形状のメンバーシップ関数MF2を考える。三角
形状のメンバーシップ関数MF1は関数μ（ｘ）＝ピーク
値（ピーク値＝１とは限らない）のときの変数ｘの値xL
（これをラベルという）および勾配によって特徴づけら
れる。台形状のメンバーシップ関数MF2は，基本的に
は，その上底の中心を表わす変数xL（これもラベルとい
う）と勾配によって特徴づけられる。
なお，メンバーシップ関数μ（ｘ）の変数x,後に出て
くる関数μ（ｙ）の変数ｙは，上述した推論形式のx,y
とは同じ記号が用いられているが，相互に特に関連性は
ない。この明細書ではこのような記号を使う習慣にした
がうものとする。
くる関数μ（ｙ）の変数ｙは，上述した推論形式のx,y
とは同じ記号が用いられているが，相互に特に関連性は
ない。この明細書ではこのような記号を使う習慣にした
がうものとする。
第９図（Ｃ）に示すように変数（ｘ）が小さいところ
では関数μ（ｘ）が１の値をとり，ある変数xLにおいて
関数μ（ｘ）が一定の勾配で下降し遂には０となる関数
MF3（これをＺ関数という），およびこのＺ関数と逆の
変化をたどる関数MF4（これをＳ関数という）もある。
その他，種々の形のメンバーシップ関数が考えられる。
では関数μ（ｘ）が１の値をとり，ある変数xLにおいて
関数μ（ｘ）が一定の勾配で下降し遂には０となる関数
MF3（これをＺ関数という），およびこのＺ関数と逆の
変化をたどる関数MF4（これをＳ関数という）もある。
その他，種々の形のメンバーシップ関数が考えられる。
スイープ・タイプのファジィ・コンピュータにおいて
は，メンバーシップ関数μ（ｘ）の変数（ｘ）は時間軸
上で表わされる。すなわち変数が時間ｔとなる（説明の
便宜上，この時間ｔを後述する全体的な時間Ｔと区別し
ておく）。スイープ信号としては種々の波形のもの（た
とえば正弦波，正弦波の全波整流波形をもつもの等でも
よい）が考えられるが，ここでは第10図に示すような鋸
歯状波と第11図に示すような三角波を例にとって説明す
る。
は，メンバーシップ関数μ（ｘ）の変数（ｘ）は時間軸
上で表わされる。すなわち変数が時間ｔとなる（説明の
便宜上，この時間ｔを後述する全体的な時間Ｔと区別し
ておく）。スイープ信号としては種々の波形のもの（た
とえば正弦波，正弦波の全波整流波形をもつもの等でも
よい）が考えられるが，ここでは第10図に示すような鋸
歯状波と第11図に示すような三角波を例にとって説明す
る。
第10図において，鋸歯状波のスイープ信号SWは一定の
周期τで，−Ｅから＋Ｅまで直線的に変化し，その後短
い時間（帰線期間）の間に−Ｅまで戻る。スイープ信号
SWがゼロクロスする時点がメンバーシップ関数μ（ｘ）
のたとえばｘ＝０に対応する。ラベルxLは，この値xLに
相当する時点におけるスイープ信号SWの電圧VLで表わさ
れる。
周期τで，−Ｅから＋Ｅまで直線的に変化し，その後短
い時間（帰線期間）の間に−Ｅまで戻る。スイープ信号
SWがゼロクロスする時点がメンバーシップ関数μ（ｘ）
のたとえばｘ＝０に対応する。ラベルxLは，この値xLに
相当する時点におけるスイープ信号SWの電圧VLで表わさ
れる。
第11図を参照して，三角波のスイープ信号SWの周期を
２τとすると，最初の時間τにおいてこの信号は−Ｅか
ら＋Ｅまで直線的に変化し，その後わずかの時間＋Ｅに
保持される（わずかの時間＋Ｅに保持する必要は必ずし
もない）。これを表期間と名付ける。次の期間τにおい
ては＋Ｅから−Ｅまで直線的に変化し，短い時間−Ｅに
保持される。これを裏期間という。表，裏期間のいずれ
においても，信号SWのゼロクロス時点が変数ｘ＝０に対
応し，かつラベルはxLに対応する時点の信号SWの電圧VL
で表わされる。表期間においては変数ｘの正方向は時間
Ｔの正方向と一致するが，裏期間においては−Ｔ方向が
変数ｘの正方向となる。
２τとすると，最初の時間τにおいてこの信号は−Ｅか
ら＋Ｅまで直線的に変化し，その後わずかの時間＋Ｅに
保持される（わずかの時間＋Ｅに保持する必要は必ずし
もない）。これを表期間と名付ける。次の期間τにおい
ては＋Ｅから−Ｅまで直線的に変化し，短い時間−Ｅに
保持される。これを裏期間という。表，裏期間のいずれ
においても，信号SWのゼロクロス時点が変数ｘ＝０に対
応し，かつラベルはxLに対応する時点の信号SWの電圧VL
で表わされる。表期間においては変数ｘの正方向は時間
Ｔの正方向と一致するが，裏期間においては−Ｔ方向が
変数ｘの正方向となる。
第12図はメンバーシップ関数を表わす電圧信号を出力
するメンバーシップ関数回路の一例を示している。この
回路は，上述した三角形状のメンバーシップ関数MF1,台
形状のメンバーシップ関数MF2,Z関数MF3およびＳ関数MF
4を時間軸上で表わす信号を出力することができる。メ
ンバーシップ関数回路は２つの差動回路21,22を含んで
いるので，まずこれらの回路の動作について差動回路22
を例にとって説明する。
するメンバーシップ関数回路の一例を示している。この
回路は，上述した三角形状のメンバーシップ関数MF1,台
形状のメンバーシップ関数MF2,Z関数MF3およびＳ関数MF
4を時間軸上で表わす信号を出力することができる。メ
ンバーシップ関数回路は２つの差動回路21,22を含んで
いるので，まずこれらの回路の動作について差動回路22
を例にとって説明する。
第13図は第12図に示す差動回路22の主要部22Aおよび
差動回路22に付随する回路を示すものである。差動回路
22Aは２つのトランジスタQ41,Q42を含んでおり，これら
のトランジスタのエミッタ間には可変抵抗R2が接続され
ている。一方のトランジスタQ41のベース（これがメン
バーシップ関数回路の入力端子となる）には入力電圧V
IN（スイープ・タイプのファジィコンピュータに用いら
れる場合にはスイープ信号SW）が与えられ，他方のトラ
ンジスタQ42のベースにはラベルを表わす電圧VLが与え
られる。電流I0が電流源Q4によって両トランジスタQ41,
Q42のエミッタに供給されている（第５図に示す電流源C
S0の電流I0と同じ符号を用いているが相互に関連性はな
い）。
差動回路22に付随する回路を示すものである。差動回路
22Aは２つのトランジスタQ41,Q42を含んでおり，これら
のトランジスタのエミッタ間には可変抵抗R2が接続され
ている。一方のトランジスタQ41のベース（これがメン
バーシップ関数回路の入力端子となる）には入力電圧V
IN（スイープ・タイプのファジィコンピュータに用いら
れる場合にはスイープ信号SW）が与えられ，他方のトラ
ンジスタQ42のベースにはラベルを表わす電圧VLが与え
られる。電流I0が電流源Q4によって両トランジスタQ41,
Q42のエミッタに供給されている（第５図に示す電流源C
S0の電流I0と同じ符号を用いているが相互に関連性はな
い）。
トランジスタQ41に流れる電流をI41,トランジスタQ42
に流れる電流をI42とすると，第14図（Ａ）に示すよう
に,VIN＜VLのときにはトランジスタQ42にI41＝I0の電流
が流れ，トランジスタQ41には電流は流れない（I41＝
０）。入力電圧VINがラベルVL以上になると，トランジ
スタQ42の電流I42は直線的に減少し，トランジスタQ41
に流れる電流I41が０から直線的に増大していく。そし
てVIN＝VL＋R2I0になったときに,I42＝0,I41＝I0とな
り，これ以上に大きいVINの領域においてはこの状態に
保たれる。
に流れる電流をI42とすると，第14図（Ａ）に示すよう
に,VIN＜VLのときにはトランジスタQ42にI41＝I0の電流
が流れ，トランジスタQ41には電流は流れない（I41＝
０）。入力電圧VINがラベルVL以上になると，トランジ
スタQ42の電流I42は直線的に減少し，トランジスタQ41
に流れる電流I41が０から直線的に増大していく。そし
てVIN＝VL＋R2I0になったときに,I42＝0,I41＝I0とな
り，これ以上に大きいVINの領域においてはこの状態に
保たれる。
電流ミラーCM2が設けられ，この電流ミラーはトラン
ジスタQ42に流れる電流I42によって駆動される。電流ミ
ラーCM2の出力側に抵抗RLが接続され，この抵抗RLに現
われる電圧を電圧x2とする。電圧x2はx2＝I42RLで与え
られるので，この電圧x2は入力電圧VINの変化に対して
第14図（Ｂ）に実線で示すように変わる。電圧x2が直線
的に変化する部分の勾配は−RL/R2で与えられる。した
がって，抵抗R2の値を変えることによってこの勾配を変
えることができる。
ジスタQ42に流れる電流I42によって駆動される。電流ミ
ラーCM2の出力側に抵抗RLが接続され，この抵抗RLに現
われる電圧を電圧x2とする。電圧x2はx2＝I42RLで与え
られるので，この電圧x2は入力電圧VINの変化に対して
第14図（Ｂ）に実線で示すように変わる。電圧x2が直線
的に変化する部分の勾配は−RL/R2で与えられる。した
がって，抵抗R2の値を変えることによってこの勾配を変
えることができる。
第12図に示す差動回路22には，第13図に示す回路22A
と比較すると，ダイオード接続のトランジスタQ42,この
トランジスタQ4を短絡するためのスイッチSW2,抵抗ｒお
よびスイッチSW4が設けられているが，これらの要素に
ついては後述する。スイッチSW2をオンとしてトランジ
スタQ43を短絡するとともにスイッチSW4オンとし，さら
に抵抗ｒを０Ωとすれば，回路22は回路22Aと同じにな
る。
と比較すると，ダイオード接続のトランジスタQ42,この
トランジスタQ4を短絡するためのスイッチSW2,抵抗ｒお
よびスイッチSW4が設けられているが，これらの要素に
ついては後述する。スイッチSW2をオンとしてトランジ
スタQ43を短絡するとともにスイッチSW4オンとし，さら
に抵抗ｒを０Ωとすれば，回路22は回路22Aと同じにな
る。
もう１つの差動回路21も差動回路22と同じ構成であ
る。とりあえず，スイッチSW1,SW3がオンでかつ抵抗ｒ
を取去った状態を考える。入力電圧VINが与えられるト
ランジスタQ31およびラベル電圧VLが与えられるトラン
ジスタQ32に流れる電流をそれぞれI31,I32とすると，こ
れらの電流は入力電圧VINに対して第14図（Ｃ）に示す
ように変化する。
る。とりあえず，スイッチSW1,SW3がオンでかつ抵抗ｒ
を取去った状態を考える。入力電圧VINが与えられるト
ランジスタQ31およびラベル電圧VLが与えられるトラン
ジスタQ32に流れる電流をそれぞれI31,I32とすると，こ
れらの電流は入力電圧VINに対して第14図（Ｃ）に示す
ように変化する。
電流ミラーCM1はトランジスタQ31に流れる電流I31に
よって駆動される。電流ミラーCM1の出力側に接続され
た抵抗RLには電流I31が流れるから，この抵抗RLで降下
される電圧x1はx1＝I31RLとなる。入力電圧VINに対する
電圧x1の変化を示すグラフが第14図（Ｄ）の実線であ
る。電圧x1が直線的に増加する部分の勾配はRL/R1で与
えられる。抵抗R1は差動回路21の２つのトランジスタQ
31とQ32のエミッタ間に接続された抵抗であり，この抵
抗R1の値を変えることにより上記勾配が変化する。
よって駆動される。電流ミラーCM1の出力側に接続され
た抵抗RLには電流I31が流れるから，この抵抗RLで降下
される電圧x1はx1＝I31RLとなる。入力電圧VINに対する
電圧x1の変化を示すグラフが第14図（Ｄ）の実線であ
る。電圧x1が直線的に増加する部分の勾配はRL/R1で与
えられる。抵抗R1は差動回路21の２つのトランジスタQ
31とQ32のエミッタ間に接続された抵抗であり，この抵
抗R1の値を変えることにより上記勾配が変化する。
第12図のファジィメンバーシップ関数回路には２入力
のMIN回路が含まれている。より分りやすくするため
に，このMIN回路の構成要素には第１図のMIN回路におけ
る対応する構成要素と同一の符号が付けられている。電
流源CS1,CS2として抵抗が用いられている。上述した電
圧x1,x2はMIN回路を構成するトランジスタQ11,Q12のベ
ースに与えられる。トランジスタQ1のエミッタに現われ
る出力電圧VOUTは電圧x1とx2のMIN演算結果であり，そ
のグラフが第14図（Ｅ）に実線で示されている。出力電
圧VOUTは入力電圧VINに対して三角形状に変化し，三角
形状のメンバーシップ関数MF1を表わす。そして，ピー
ク値に対応する入力電圧がラベル電圧VLである。また抵
抗R1またはR2によって，たとえば第９図（Ｂ）にSL1,SL
2で示すように，勾配が変えられる。入力電圧VINを上述
したスイープ信号とすれば，出力電圧VOUTは時間軸上で
三角波状に変化することになる。入力電圧VINおよびラ
ベル電圧VLは正および負の値をとりうる。
のMIN回路が含まれている。より分りやすくするため
に，このMIN回路の構成要素には第１図のMIN回路におけ
る対応する構成要素と同一の符号が付けられている。電
流源CS1,CS2として抵抗が用いられている。上述した電
圧x1,x2はMIN回路を構成するトランジスタQ11,Q12のベ
ースに与えられる。トランジスタQ1のエミッタに現われ
る出力電圧VOUTは電圧x1とx2のMIN演算結果であり，そ
のグラフが第14図（Ｅ）に実線で示されている。出力電
圧VOUTは入力電圧VINに対して三角形状に変化し，三角
形状のメンバーシップ関数MF1を表わす。そして，ピー
ク値に対応する入力電圧がラベル電圧VLである。また抵
抗R1またはR2によって，たとえば第９図（Ｂ）にSL1,SL
2で示すように，勾配が変えられる。入力電圧VINを上述
したスイープ信号とすれば，出力電圧VOUTは時間軸上で
三角波状に変化することになる。入力電圧VINおよびラ
ベル電圧VLは正および負の値をとりうる。
第12図のメンバーシップ関数回路は電流設定回路CS0
を含む（第５図に示す電流源CS0と同じ符号が用いられ
ているが特に関連性はない）。この電流設定回路CS0は
直列に接続されたトランジスタQ0と抵抗RPとから構成さ
れている。トランジスタQ0は，差動回路21の電流源Q34
としてのトランジスタ，差動回路22の電流源Q44として
のトランジスタ，および後述する他の電流源として働く
トランジスタQ35,Q45とマルチ出力電流ミラーを構成し
ている。したがって，電流設定回路CS0で発生する電流I
0と等しい電流がこれらのトランジスタQ34,Q44,Q35,Q45
に流れる。電流設定回路CS0において抵抗RPの値を変え
ることによって電流I0を変えることができる。電流I0に
よってメンバーシップ関数MF1のピーク電圧を調整，ま
たは可変とすることができる。
を含む（第５図に示す電流源CS0と同じ符号が用いられ
ているが特に関連性はない）。この電流設定回路CS0は
直列に接続されたトランジスタQ0と抵抗RPとから構成さ
れている。トランジスタQ0は，差動回路21の電流源Q34
としてのトランジスタ，差動回路22の電流源Q44として
のトランジスタ，および後述する他の電流源として働く
トランジスタQ35,Q45とマルチ出力電流ミラーを構成し
ている。したがって，電流設定回路CS0で発生する電流I
0と等しい電流がこれらのトランジスタQ34,Q44,Q35,Q45
に流れる。電流設定回路CS0において抵抗RPの値を変え
ることによって電流I0を変えることができる。電流I0に
よってメンバーシップ関数MF1のピーク電圧を調整，ま
たは可変とすることができる。
抵抗ｒはラベル電圧VLの入力端子とトランジスタQ32,
Q42のベースとの間に接続されている。一方の抵抗ｒと
トランジスタQ32との接続点は電流I0の電流源Q35に接続
されている。他方の抵抗ｒとトランジスタQ42との間の
接続点には，電流源Q45によって駆動される電流ミラーC
M3から電流I0によって与えられる。したがって，これら
の抵抗ｒにはI0の電流が流れる。これにより，トランジ
スタQ32のベースに与えられる電圧はラベル電圧VLより
もI0r下り，トランジスタQ42のベースに与えられる電圧
はラベル電圧VLよりもI0r上昇する。この電圧I0rは，差
動回路のトランジスタQ32,Q42のベース／エミッタ間電
圧を補償し，メンバーシップ関数MF1のピーク値がI0R0
よりも低下するのを防ぐ。実際はI0rは0.3V程度に選定
される。
Q42のベースとの間に接続されている。一方の抵抗ｒと
トランジスタQ32との接続点は電流I0の電流源Q35に接続
されている。他方の抵抗ｒとトランジスタQ42との間の
接続点には，電流源Q45によって駆動される電流ミラーC
M3から電流I0によって与えられる。したがって，これら
の抵抗ｒにはI0の電流が流れる。これにより，トランジ
スタQ32のベースに与えられる電圧はラベル電圧VLより
もI0r下り，トランジスタQ42のベースに与えられる電圧
はラベル電圧VLよりもI0r上昇する。この電圧I0rは，差
動回路のトランジスタQ32,Q42のベース／エミッタ間電
圧を補償し，メンバーシップ関数MF1のピーク値がI0R0
よりも低下するのを防ぐ。実際はI0rは0.3V程度に選定
される。
差動回路22において，上述したようにトランジスタQ
41のエミッタと抵抗R2との間にはダイオード接続のトラ
ンジスタQ43が接続され，このトランジスタQ43のベース
／エミッタ間にはスイッチSW2が設けられている。スイ
ッチSW2をオフにすると，電圧x2は第14図（Ｂ）に鎖線
で示すように右側にシフトする。すなわち，直線的下降
を開始する電圧がラベルVLよりもベース／エミッタ間電
圧だけ増大する。
41のエミッタと抵抗R2との間にはダイオード接続のトラ
ンジスタQ43が接続され，このトランジスタQ43のベース
／エミッタ間にはスイッチSW2が設けられている。スイ
ッチSW2をオフにすると，電圧x2は第14図（Ｂ）に鎖線
で示すように右側にシフトする。すなわち，直線的下降
を開始する電圧がラベルVLよりもベース／エミッタ間電
圧だけ増大する。
同じように差動回路21において，上述したようにトラ
ジスタQ32のエミッタと抵抗R1との間にはダイオード接
続のトランジスタQ33が接続され，このトランジスタQ33
が接続され，このトランジスタQ3のベース／エミッタ間
にはスイッチSW1が設けられている。スイッチSW1をオフ
にすると，電圧x1は第14図（Ｄ）に鎖線で示すように左
側にシフトする。
ジスタQ32のエミッタと抵抗R1との間にはダイオード接
続のトランジスタQ33が接続され，このトランジスタQ33
が接続され，このトランジスタQ3のベース／エミッタ間
にはスイッチSW1が設けられている。スイッチSW1をオフ
にすると，電圧x1は第14図（Ｄ）に鎖線で示すように左
側にシフトする。
この結果，出力電圧VOUTは第14図（Ｅ）に鎖線で示す
ように台形状となる。すなわち，台形状のファジィメン
バーシップ関数MF2が得られる。抵抗ｒの値を大きくす
ることにより，この関数MF2が表わす台形の上底を大き
くすることができる。スイッチSW1とSW2は基本的には同
時にオン，オフされるが，別個にオン，オフ制御しても
よい。
ように台形状となる。すなわち，台形状のファジィメン
バーシップ関数MF2が得られる。抵抗ｒの値を大きくす
ることにより，この関数MF2が表わす台形の上底を大き
くすることができる。スイッチSW1とSW2は基本的には同
時にオン，オフされるが，別個にオン，オフ制御しても
よい。
さらに，差動回路21において，ラベル電圧VLの入力端
子と抵抗ｒとの間にはスイッチSW3が設けられている。
このスイッチSW3をオフとすると，入力電圧VINがいかな
る値であってもトランジスタQ31に常に電流I0が流れる
ので，電圧x1は常にI0RLに保たれる。この結果，電圧x1
とx2のMIN演算結果である出力電圧VOUTは電圧x2に等し
くなり,Z関数MF3が得られる（第９図（Ｃ）参照）。
子と抵抗ｒとの間にはスイッチSW3が設けられている。
このスイッチSW3をオフとすると，入力電圧VINがいかな
る値であってもトランジスタQ31に常に電流I0が流れる
ので，電圧x1は常にI0RLに保たれる。この結果，電圧x1
とx2のMIN演算結果である出力電圧VOUTは電圧x2に等し
くなり,Z関数MF3が得られる（第９図（Ｃ）参照）。
入力電圧VINの入力端子と差動回路22のトランジスタQ
41との間に接続されたスイッチSW4をオフにすると，常
にトランジスタQ42に電流I0が流れるから，電圧x2は常
にI0RLの値を示す。したがって出力電圧VOUTは電圧x2に
等くなり，これはＳ関数MF4を表わすことになる（第９
図（Ｃ）参照）。
41との間に接続されたスイッチSW4をオフにすると，常
にトランジスタQ42に電流I0が流れるから，電圧x2は常
にI0RLの値を示す。したがって出力電圧VOUTは電圧x2に
等くなり，これはＳ関数MF4を表わすことになる（第９
図（Ｃ）参照）。
上記MIN回路のトランジスタQ1に並列にトランジスタQ
6が接続されている。また，抵抗R3とR4とからなり，電
源電圧VCCを分圧する抵抗分圧回路が設けられている。
スイッチSWNGは常時はオフである。このスイッチSWNGが
オンとされると，抵抗分圧回路の出力電圧がトランジス
タQ6のベースに加えられることになり，出力電圧VOUTは
常に一定となる。これは，第12図に示すメンバーシップ
関数回路を不動作状態に置くことを意味する。このとき
の出力電圧VOUTは，この出力電圧VOUTが入力する回路が
MIN回路の場合には，メンバーシップ関数のピーク電圧
よりも若干高いことが好ましい。たとえばVCC＝15V,VEE
＝−15V,R3＝R4としたときに出力電圧VOUTは7.5Vとな
る。メンバーシップ関数のピーク電圧I0RLはたとえば5V
に設定される。スイッチSWNGがオンとされたときに発生
する出力電圧VOUTは接続されるファジィ演算回路の種類
によって決定される。
6が接続されている。また，抵抗R3とR4とからなり，電
源電圧VCCを分圧する抵抗分圧回路が設けられている。
スイッチSWNGは常時はオフである。このスイッチSWNGが
オンとされると，抵抗分圧回路の出力電圧がトランジス
タQ6のベースに加えられることになり，出力電圧VOUTは
常に一定となる。これは，第12図に示すメンバーシップ
関数回路を不動作状態に置くことを意味する。このとき
の出力電圧VOUTは，この出力電圧VOUTが入力する回路が
MIN回路の場合には，メンバーシップ関数のピーク電圧
よりも若干高いことが好ましい。たとえばVCC＝15V,VEE
＝−15V,R3＝R4としたときに出力電圧VOUTは7.5Vとな
る。メンバーシップ関数のピーク電圧I0RLはたとえば5V
に設定される。スイッチSWNGがオンとされたときに発生
する出力電圧VOUTは接続されるファジィ演算回路の種類
によって決定される。
スイッチSW1,SW2,SW3,SW4,SWNGは有接点のものとして
図示されているが，これらはトランジスタ,FET等の無接
点スイッチング素子で実現されるのはいうまでもない。
図示されているが，これらはトランジスタ,FET等の無接
点スイッチング素子で実現されるのはいうまでもない。
（４）スイープ・タイプのファジィ・コンピュータの概
念 第15図は１つのインプリケーションが存在する場合の
スイープ・タイプのファジィ・コンピュータの概念を示
している。ファジィ・コンピュータは，メンバーシップ
関数A,A′,Bをそれぞれ出力する３つのメンバーシップ
関数回路31,32,33,これらの回路31,32,33の出力信号が
与えられ，上述したモーダス・ポネンスまたはモーダス
・トレンスのファジィ推論演算（具体的にはたとえば第
（３−１），（３−２），（６）式）を行ない，その推
論結果Ｂ′を出力するファジィ推論合成回路34,および
メンバーシップ関数回路31,32,33にその入力信号（上述
のVIN）としてスイープ信号SWを与えるとともにファジ
ィ推論合成回路34にこのスイープ信号に同期したタイミ
ング信号を与えるタイミング回路35から構成される。メ
ンバーシップ関数A,A′,B,推論結果Ｂ′はもちろん時間
軸上に現われた電圧によって表わされる。メンバーシッ
プ関数回路31,32,33には出力されるべきメンバーシップ
関数を想定するラベル（ラベル電圧）LA,LA′,LBがそれ
ぞれ与えられる。必要ならば上述したスイッチSW1,SW2,
SW3,SW4等を制御するための制御信号も回路31〜33に与
えられる。ファジィ・コンピュータから確定的な結果，
すなわち非ファジィ出力を得ることが必要であれば，合
成回路34の後段にデファジファイア36が接続される。デ
ファジファイア36からは一定な（少なくともスイープ信
号の一周期τにおいては一定の）電圧信号が得られる。
念 第15図は１つのインプリケーションが存在する場合の
スイープ・タイプのファジィ・コンピュータの概念を示
している。ファジィ・コンピュータは，メンバーシップ
関数A,A′,Bをそれぞれ出力する３つのメンバーシップ
関数回路31,32,33,これらの回路31,32,33の出力信号が
与えられ，上述したモーダス・ポネンスまたはモーダス
・トレンスのファジィ推論演算（具体的にはたとえば第
（３−１），（３−２），（６）式）を行ない，その推
論結果Ｂ′を出力するファジィ推論合成回路34,および
メンバーシップ関数回路31,32,33にその入力信号（上述
のVIN）としてスイープ信号SWを与えるとともにファジ
ィ推論合成回路34にこのスイープ信号に同期したタイミ
ング信号を与えるタイミング回路35から構成される。メ
ンバーシップ関数A,A′,B,推論結果Ｂ′はもちろん時間
軸上に現われた電圧によって表わされる。メンバーシッ
プ関数回路31,32,33には出力されるべきメンバーシップ
関数を想定するラベル（ラベル電圧）LA,LA′,LBがそれ
ぞれ与えられる。必要ならば上述したスイッチSW1,SW2,
SW3,SW4等を制御するための制御信号も回路31〜33に与
えられる。ファジィ・コンピュータから確定的な結果，
すなわち非ファジィ出力を得ることが必要であれば，合
成回路34の後段にデファジファイア36が接続される。デ
ファジファイア36からは一定な（少なくともスイープ信
号の一周期τにおいては一定の）電圧信号が得られる。
第16図はｒ個のインプリケーションが存在する場合に
有効なスイープ・タイプのファジィ・コンピュータの概
念を示している。３つのメンバーシップ関数回路31〜33
とファジィ推論合成回路34とからなるセットが多数個設
けられる。メンバーシップ関数回路に与えられるラベル
LA,LBにはインプリケーションごとに添字１〜ｒが付さ
れている。これらのセットごとにメンバーシップ関数回
路32を設ける必要はなく,1個の回路32をすべてのセット
で共用することができる。インプリケーションの連結
（elseまたはalso）はMAX回路37で実現される。すなわ
ち，すべてのファジィ推論合成回路34の出力はMAX回路3
7に与えられ,MAX回路37から最終的な推論結果Ｂ′が得
られる。もちろん，連結をMAX以外の演算で実行しても
よい。
有効なスイープ・タイプのファジィ・コンピュータの概
念を示している。３つのメンバーシップ関数回路31〜33
とファジィ推論合成回路34とからなるセットが多数個設
けられる。メンバーシップ関数回路に与えられるラベル
LA,LBにはインプリケーションごとに添字１〜ｒが付さ
れている。これらのセットごとにメンバーシップ関数回
路32を設ける必要はなく,1個の回路32をすべてのセット
で共用することができる。インプリケーションの連結
（elseまたはalso）はMAX回路37で実現される。すなわ
ち，すべてのファジィ推論合成回路34の出力はMAX回路3
7に与えられ,MAX回路37から最終的な推論結果Ｂ′が得
られる。もちろん，連結をMAX以外の演算で実行しても
よい。
ファジィ推論合成回路34で実行される上述したファジ
ィ推論の一例として第（３−２）式にしたがう推論を図
式的に表わしたのが第17図である。ここでは複数のイン
プリケーションがあることを前提とする。また三角形状
のメンバーシップ関数が示されている。第（３−２）式
ではメンバーシップ関数A,A′Ｂ等がファジィ集合の要
素ai,ai′,bj等を用いて表現されているが，第17図では
横軸を変数ｘまたはｙ（または時間ｔ）として関数μ
（ｘ）またはμ（ｙ）（またはμ（ｔ））で表現されて
いる。
ィ推論の一例として第（３−２）式にしたがう推論を図
式的に表わしたのが第17図である。ここでは複数のイン
プリケーションがあることを前提とする。また三角形状
のメンバーシップ関数が示されている。第（３−２）式
ではメンバーシップ関数A,A′Ｂ等がファジィ集合の要
素ai,ai′,bj等を用いて表現されているが，第17図では
横軸を変数ｘまたはｙ（または時間ｔ）として関数μ
（ｘ）またはμ（ｙ）（またはμ（ｔ））で表現されて
いる。
第17図の最上段左側のグラフを参照して，メンバーシ
ップ関数A1とＡ′のMIN演算結果A1∧Ａ′が斜線で示さ
れている。このMIN演算結果の最大値a max1が求められ
る。第17図最上段中央にはメンバーシップ関数B1が示さ
れ，この関数B1と上記最大値a max1とのMIN演算結果が
斜線S1で示されている。この斜線の部分S1が１つのイン
プリケーションについての推論結果であり,1つのファジ
ィ推論合成回路34から出力される。
ップ関数A1とＡ′のMIN演算結果A1∧Ａ′が斜線で示さ
れている。このMIN演算結果の最大値a max1が求められ
る。第17図最上段中央にはメンバーシップ関数B1が示さ
れ，この関数B1と上記最大値a max1とのMIN演算結果が
斜線S1で示されている。この斜線の部分S1が１つのイン
プリケーションについての推論結果であり,1つのファジ
ィ推論合成回路34から出力される。
他のインプリケーションについても同様の手法で推論
が行なわれる。それらの推論結果がS2,Srで表わされて
いる。
が行なわれる。それらの推論結果がS2,Srで表わされて
いる。
これらの推論結果のMAX演算（回路37）の結果Ｂ′が
第17図の右側に表わされている。この推論結果を非ファ
ジィ化（デファジファイ）する手法には多くのものが提
案されているが，その１つに重心法がある。この方法に
よると重心yWは yW＝∫μ（ｙ）・ｙ dy/∫μ（ｙ）dy によって求められる。すなわち，ハッチングで示した面
積を左右に２分するｙ座標（時間ｔ）を求めることであ
る。このようにして求められたyWがデファジファイア36
から確定値として出力される。
第17図の右側に表わされている。この推論結果を非ファ
ジィ化（デファジファイ）する手法には多くのものが提
案されているが，その１つに重心法がある。この方法に
よると重心yWは yW＝∫μ（ｙ）・ｙ dy/∫μ（ｙ）dy によって求められる。すなわち，ハッチングで示した面
積を左右に２分するｙ座標（時間ｔ）を求めることであ
る。このようにして求められたyWがデファジファイア36
から確定値として出力される。
（５）スイープ・タイプのファジィ・コンピュータ（そ
の１） 第18図は，第16図に示すファジィ・コンピュータの具
体例を示すものであり，第19図は第18図の各ブロック
（とくに第１のインプリケーションのための回路）の出
力信号波形を示している。ここではスイープ信号SWとし
て鋸歯状波信号が用いられている。またメンバーシップ
関数としては三角形状のものが採用されている。メンバ
ーシップ関数Ａ′を発生する回路32は複数のインプリケ
ーションのために共用化されている。
の１） 第18図は，第16図に示すファジィ・コンピュータの具
体例を示すものであり，第19図は第18図の各ブロック
（とくに第１のインプリケーションのための回路）の出
力信号波形を示している。ここではスイープ信号SWとし
て鋸歯状波信号が用いられている。またメンバーシップ
関数としては三角形状のものが採用されている。メンバ
ーシップ関数Ａ′を発生する回路32は複数のインプリケ
ーションのために共用化されている。
これらの図を参照して，第１のインプリケーションの
ためのメンバーシップ関数A1,A′B1を発生する回路31,3
2,33にはこれらのメンバーシップ関数A1,A′,B1を特徴
づけるラベル電圧LA1,LA′,LB1が与えられている。これ
らの回路31〜33は具体的には第12図を用いて説明したも
のであり，その入力電圧VINとしてスイープ信号SWが与
えられる。
ためのメンバーシップ関数A1,A′B1を発生する回路31,3
2,33にはこれらのメンバーシップ関数A1,A′,B1を特徴
づけるラベル電圧LA1,LA′,LB1が与えられている。これ
らの回路31〜33は具体的には第12図を用いて説明したも
のであり，その入力電圧VINとしてスイープ信号SWが与
えられる。
メンバーシップ関数回路31,32から出力されるメンバ
ーシップ関数信号A1,A′はMIN回路41に与えられる。MIN
回路41は第１図に示すMIN回路を２入力に変形したもの
である。MIN回路41の力A1∧Ａ′はMAXホールド回路42に
入力する。MAXホールド回路42は第６図に示したもので
ある。このMAXホールド回路42でA1∧Ａ′の最大値a max
1（a max1t1,a max1t2等）が検出される。MAXホールト
回路42にはタイミング回路35からリセット・パルスRPが
与えられている。このリセット・パルスRPはスイープ信
号SWの帰線期間で出力されるものであり,MAXホールド回
路42のSPDTスイッチ16（第６図参照）を制御する。すな
わち，リセット・パルスRPの入力によってコンデンサ17
Aの電荷が放電される。
ーシップ関数信号A1,A′はMIN回路41に与えられる。MIN
回路41は第１図に示すMIN回路を２入力に変形したもの
である。MIN回路41の力A1∧Ａ′はMAXホールド回路42に
入力する。MAXホールド回路42は第６図に示したもので
ある。このMAXホールド回路42でA1∧Ａ′の最大値a max
1（a max1t1,a max1t2等）が検出される。MAXホールト
回路42にはタイミング回路35からリセット・パルスRPが
与えられている。このリセット・パルスRPはスイープ信
号SWの帰線期間で出力されるものであり,MAXホールド回
路42のSPDTスイッチ16（第６図参照）を制御する。すな
わち，リセット・パルスRPの入力によってコンデンサ17
Aの電荷が放電される。
MAXホールド回路42の出力は次にサンプル・ホールド
回路43に与えられる。サンプル・ホールド回路43にはタ
イミング発生回路35からサンプル・パルスSPが与えられ
る。このサンプル・パルスSPはリセット・パルスRPの直
前に発生し,MAXホールド回路42の検出した最大値a max1
をそれがリセットされる前にサンプリングしかつ次のサ
ンプル・パルスSPの入力まで保持する。すなわち，スイ
ープ信号のある一周期で検出された最大値a max1が次の
一周期の間保持される。サンプル・ホールド回路43とし
ては公知の回路を用いることができるし，第６図に示す
MAXホールド回路を用いてもよい。
回路43に与えられる。サンプル・ホールド回路43にはタ
イミング発生回路35からサンプル・パルスSPが与えられ
る。このサンプル・パルスSPはリセット・パルスRPの直
前に発生し,MAXホールド回路42の検出した最大値a max1
をそれがリセットされる前にサンプリングしかつ次のサ
ンプル・パルスSPの入力まで保持する。すなわち，スイ
ープ信号のある一周期で検出された最大値a max1が次の
一周期の間保持される。サンプル・ホールド回路43とし
ては公知の回路を用いることができるし，第６図に示す
MAXホールド回路を用いてもよい。
サンプル・ホールド回路43の出力a max1は２入力MIN
回路44の一方の入力として与えられる。このMIN回路44
の他方の入力にはメンバーシップ関数回路33の出力B1が
与えらえる。MIN回路44の出力はMAX回路37に入力する。
回路44の一方の入力として与えられる。このMIN回路44
の他方の入力にはメンバーシップ関数回路33の出力B1が
与えらえる。MIN回路44の出力はMAX回路37に入力する。
他のインプリケーションについてのファジィ推論演算
もスイープ信号SWに同期して同時的に行なわれ，その結
果がMAX回路37に入力する。MAX回路37はｒ入力のもので
（ｒはインプリケーションの数），第２図に示したもの
である。MAX回路37から最終的な推論結果Ｂ′が得られ
る。
もスイープ信号SWに同期して同時的に行なわれ，その結
果がMAX回路37に入力する。MAX回路37はｒ入力のもので
（ｒはインプリケーションの数），第２図に示したもの
である。MAX回路37から最終的な推論結果Ｂ′が得られ
る。
この例では，ファジィ推論合成回路34は,MIN回路41,M
AXホールド回路42,サンプル・ホールド回路43およびMIN
回路44によって構成される。
AXホールド回路42,サンプル・ホールド回路43およびMIN
回路44によって構成される。
（６）スイープ・タイプのファジィ・コンピュータ（そ
の２） 第20図はスイープ・タイプのファジィ・コンピュータ
の他の例を示している。これは第15図に示したインプリ
ケーションが１つの場合に適用される回路の具体例であ
るが，もちろん複数のインプリケーションを前提とした
ファジィ・コンピュータに改変することができるのはい
うまでもない。第20図の回路ではスイープ信号SWとして
三角波が用いられている。三角波スイープ信号は，第20
図に示されるデファジファイア36,とくにそこに含まれ
る重心決定回路61を動作させるために好都合である。後
に分るように，上述した鋸歯状波のスイープ信号も適用
可能である。第21図は重心決定回路61の具体例を示して
いる。また第22図はデファジファイア36に含まれるサン
プル・ホールド回路71の具体例を示している。そして，
これらの第20図から第22図の回路における代表的な信号
波形が第23図に示されている。
の２） 第20図はスイープ・タイプのファジィ・コンピュータ
の他の例を示している。これは第15図に示したインプリ
ケーションが１つの場合に適用される回路の具体例であ
るが，もちろん複数のインプリケーションを前提とした
ファジィ・コンピュータに改変することができるのはい
うまでもない。第20図の回路ではスイープ信号SWとして
三角波が用いられている。三角波スイープ信号は，第20
図に示されるデファジファイア36,とくにそこに含まれ
る重心決定回路61を動作させるために好都合である。後
に分るように，上述した鋸歯状波のスイープ信号も適用
可能である。第21図は重心決定回路61の具体例を示して
いる。また第22図はデファジファイア36に含まれるサン
プル・ホールド回路71の具体例を示している。そして，
これらの第20図から第22図の回路における代表的な信号
波形が第23図に示されている。
第20図において，第18図に示したものと同一ブロック
には同一符号が付けられているのでその構成は容易に理
解できるであろう。
には同一符号が付けられているのでその構成は容易に理
解できるであろう。
タイミング回路35は一定周期のクロック信号を出力す
るクロック発生回路51と，このクロック信号をアップ／
ダウン・カウントするアップ／ダウンカウンタ52と，カ
ウンタ52の計数値をアナログ信号に変換して三角波スイ
ープ信号SWを発生するD/A変換器53とから構成されてい
る。カウンタ52は入力クロック信号をアップ・カウント
（加算）し，アップ・カウント値がある一定値（上限
値）に達するとダウン・カウント（減算）の動作に移
り，ダウン・カウント値がまた別の一定値（下限値）に
達すると再びアップ・カウントに戻る動作を繰返すもの
である。カウント値が下限値になったときにカウンタ52
からは第１のリセット・パルスRP1が出力され，上限値
になったときに第２のリセット・パルスRP2が出力され
る。これらのリセット・パルスRP1,RP2がＨレベルにあ
る間，カウント値は一定に保持される。カウンタ52のカ
ウント値は直線的に増加し，その後直線的に減少するの
で，このカウント値をD/A変換器53でアナログ電圧信号
に変換しかつコンデンサを用いて平滑すれば三角波状の
スイープ信号SWが得られる。カウンタ52からはさらに，
スイープ信号SWの表期間（アップ・カウント動作）にお
いてＨレベルを保ち，裏期間（ダウン・カウンタ動作）
においてＬレベルになる切換制御信号SCが出力される。
るクロック発生回路51と，このクロック信号をアップ／
ダウン・カウントするアップ／ダウンカウンタ52と，カ
ウンタ52の計数値をアナログ信号に変換して三角波スイ
ープ信号SWを発生するD/A変換器53とから構成されてい
る。カウンタ52は入力クロック信号をアップ・カウント
（加算）し，アップ・カウント値がある一定値（上限
値）に達するとダウン・カウント（減算）の動作に移
り，ダウン・カウント値がまた別の一定値（下限値）に
達すると再びアップ・カウントに戻る動作を繰返すもの
である。カウント値が下限値になったときにカウンタ52
からは第１のリセット・パルスRP1が出力され，上限値
になったときに第２のリセット・パルスRP2が出力され
る。これらのリセット・パルスRP1,RP2がＨレベルにあ
る間，カウント値は一定に保持される。カウンタ52のカ
ウント値は直線的に増加し，その後直線的に減少するの
で，このカウント値をD/A変換器53でアナログ電圧信号
に変換しかつコンデンサを用いて平滑すれば三角波状の
スイープ信号SWが得られる。カウンタ52からはさらに，
スイープ信号SWの表期間（アップ・カウント動作）にお
いてＨレベルを保ち，裏期間（ダウン・カウンタ動作）
においてＬレベルになる切換制御信号SCが出力される。
これらのリセット・パルスPR1,PR2,スイープ信号SW,
切換制御信号SCは第23図に示されている。一例をあげれ
ば，リセット・パルスRP1,RP2はＨレベルハ＋5V,スイー
プ信号SWの上，下限電圧＋E,−Ｅはそれぞれ＋5V,−5V,
切換制御信号SCのＨレベルは＋5V,Lレベルは0Vである。
切換制御信号SCは第23図に示されている。一例をあげれ
ば，リセット・パルスRP1,RP2はＨレベルハ＋5V,スイー
プ信号SWの上，下限電圧＋E,−Ｅはそれぞれ＋5V,−5V,
切換制御信号SCのＨレベルは＋5V,Lレベルは0Vである。
さらに第20図において,MAXホールド回路42の後端には
サンプル・ホールド路に代えてMAXホールド回路43Aが接
続されている。この回路43Aとしてもちろんサンプル・
ホールド回路を用いることもできる。これらのMAXホー
ルド回路42,43Aにはそれぞれリセット・パルスRP1,RP2
が与えられる。
サンプル・ホールド路に代えてMAXホールド回路43Aが接
続されている。この回路43Aとしてもちろんサンプル・
ホールド回路を用いることもできる。これらのMAXホー
ルド回路42,43Aにはそれぞれリセット・パルスRP1,RP2
が与えられる。
MAXホールド回路43Aの出力a maxとメンバーシップ関
数回路33の出力Ｂとが入力するMIN回路44Aは，第１図に
示すMIN回路を２入力の形態にしたものからコンペンセ
ータを除去したものである。したがってこのMIN回路44A
ではエミッタ／ベース電圧VEBが補償されず，ファジィ
推論結果Ｂ′を表わす電圧に電圧VEBが加えられた電圧
が出力される。これは後段の重心決定回路61の構成によ
って要請されるものである。
数回路33の出力Ｂとが入力するMIN回路44Aは，第１図に
示すMIN回路を２入力の形態にしたものからコンペンセ
ータを除去したものである。したがってこのMIN回路44A
ではエミッタ／ベース電圧VEBが補償されず，ファジィ
推論結果Ｂ′を表わす電圧に電圧VEBが加えられた電圧
が出力される。これは後段の重心決定回路61の構成によ
って要請されるものである。
デファジファイア36は重心決定回路61とサンプル・ホ
ールド回路71とから構成されている。重心決定回路61の
具体例を示す第21図の説明に先だち，この回路61による
重心決定の原理について第24図および第25図を参照して
説明する。
ールド回路71とから構成されている。重心決定回路61の
具体例を示す第21図の説明に先だち，この回路61による
重心決定の原理について第24図および第25図を参照して
説明する。
第24図において，スイープ信号SWとして三角波が用い
られた場合には，この信号SWの表期間と裏期間でそれぞ
れ推論が行なわれ，推論結果Ｂ′が出力される。スイー
プ信号SWの時間軸をＴとし，推論結果Ｂ′を表わす関数
μ（ｔ）の局部的な時間変数をｔとする。時間ｔの原点
はたとえばスイープ信号SWがゼロクロスする点である。
上述したように表期間においては変数ｔは全体の時間Ｔ
と正，負の方向が一致するが，裏期間においては逆にな
る。
られた場合には，この信号SWの表期間と裏期間でそれぞ
れ推論が行なわれ，推論結果Ｂ′が出力される。スイー
プ信号SWの時間軸をＴとし，推論結果Ｂ′を表わす関数
μ（ｔ）の局部的な時間変数をｔとする。時間ｔの原点
はたとえばスイープ信号SWがゼロクロスする点である。
上述したように表期間においては変数ｔは全体の時間Ｔ
と正，負の方向が一致するが，裏期間においては逆にな
る。
第17図を参照して説明したように，推論結果Ｂ′の重
心位置は関数Ｂ′＝μ（ｔ）の面積を時間軸上で左右
（前後）に２分する時点である。表期間において出力さ
れる推論結果Ｂ′の面積S0が求められる。次に裏期間に
おいて，推論結果Ｂ′の面積を求めるための積分動作が
時間軸上で行なわれ，この積分値が丁度S0/2となったと
きの時点tWが重心位置を表わすことになる。すなわち，
推論結果Ｂ′の重心は，上記積分値がS0/2になったとき
の時間軸ｔ上における時刻，またはそのときの時間軸Ｔ
上における時刻もしくはその時のスイープ信号SWの位相
によって表現される。スイープ信号SWのこの位相は，さ
らにそれに対応するスイープ信号SWの電圧BW′として表
現される。したがってこの電圧BW′が推論結果Ｂ′の確
定出力としてデファジファイア36から出力される。
心位置は関数Ｂ′＝μ（ｔ）の面積を時間軸上で左右
（前後）に２分する時点である。表期間において出力さ
れる推論結果Ｂ′の面積S0が求められる。次に裏期間に
おいて，推論結果Ｂ′の面積を求めるための積分動作が
時間軸上で行なわれ，この積分値が丁度S0/2となったと
きの時点tWが重心位置を表わすことになる。すなわち，
推論結果Ｂ′の重心は，上記積分値がS0/2になったとき
の時間軸ｔ上における時刻，またはそのときの時間軸Ｔ
上における時刻もしくはその時のスイープ信号SWの位相
によって表現される。スイープ信号SWのこの位相は，さ
らにそれに対応するスイープ信号SWの電圧BW′として表
現される。したがってこの電圧BW′が推論結果Ｂ′の確
定出力としてデファジファイア36から出力される。
重心を表わす時点tWを検出する回路の一例が第25図に
示されている。上記の面積を求める積分動作はコンデン
サへの充電によって実現でき，充電電圧が積分値を表わ
す。静電容量が2C0（C0はある値）のコンデンサC1と，
静電容量がその1/2であるC0のコンデンサC2とが設けら
れている。推論結果Ｂ′を表わす電圧信号は電圧／電流
変換回路60でその電圧に対応する電流IB′に変換され，
切換回路63に与えられる。切換回路63は電流IB′をコン
デンサC1に流入させるかコンデンサC2に流入させるかを
切換えるものであって，切換制御信号SCによって制御さ
れる。
示されている。上記の面積を求める積分動作はコンデン
サへの充電によって実現でき，充電電圧が積分値を表わ
す。静電容量が2C0（C0はある値）のコンデンサC1と，
静電容量がその1/2であるC0のコンデンサC2とが設けら
れている。推論結果Ｂ′を表わす電圧信号は電圧／電流
変換回路60でその電圧に対応する電流IB′に変換され，
切換回路63に与えられる。切換回路63は電流IB′をコン
デンサC1に流入させるかコンデンサC2に流入させるかを
切換えるものであって，切換制御信号SCによって制御さ
れる。
表期間においては入力電流IB′はコンデンサC1に与え
られ，コンデンサC1に充電される。表期間が終了したと
きのコンデンサC1の電圧が上記の面積S0を表わし，これ
はコンパレータ64の負入力端子に与えられる。裏期間に
おいては，電流IB′は切換回路63を経てコンデンサC2に
流入する。コンデンサC2の容量はコンデンサC1の容量の
半分であるから，コンデンサC1の充電電荷の半分の電荷
がコンデンサC2に充電されたときに（これは積分された
面積がS0/2になったことを意味する），コンデンサC2の
電圧はコンデンサC1の電圧と等しくなる。コンデンサC2
の電圧はコンパレータ64の正入力端子に与えられる。し
たがって，コンパレータ64の出力V0が立上った時点で重
心を表わす時点tWであるということになる。
られ，コンデンサC1に充電される。表期間が終了したと
きのコンデンサC1の電圧が上記の面積S0を表わし，これ
はコンパレータ64の負入力端子に与えられる。裏期間に
おいては，電流IB′は切換回路63を経てコンデンサC2に
流入する。コンデンサC2の容量はコンデンサC1の容量の
半分であるから，コンデンサC1の充電電荷の半分の電荷
がコンデンサC2に充電されたときに（これは積分された
面積がS0/2になったことを意味する），コンデンサC2の
電圧はコンデンサC1の電圧と等しくなる。コンデンサC2
の電圧はコンパレータ64の正入力端子に与えられる。し
たがって，コンパレータ64の出力V0が立上った時点で重
心を表わす時点tWであるということになる。
第25図の回路による重心決定原理は，第１の期間にお
いて入力電流によってある容量の第１のコンデンサに充
電し，次に，これに続く第２の期間において，同じ入力
電流で第１のコンデンサの容量の1/2の容量の第２のコ
ンデンサに充電していき，第２のコンデンサの電圧が第
１のコンデンサの電圧と等しくなった時点tWを重心を表
わす時刻として検出する，ということができる。
いて入力電流によってある容量の第１のコンデンサに充
電し，次に，これに続く第２の期間において，同じ入力
電流で第１のコンデンサの容量の1/2の容量の第２のコ
ンデンサに充電していき，第２のコンデンサの電圧が第
１のコンデンサの電圧と等しくなった時点tWを重心を表
わす時刻として検出する，ということができる。
第12図の重心決定回路には第25図に示す回路が含まれ
ており，同一物には同一参照符号が付けられている。
ており，同一物には同一参照符号が付けられている。
MIN回路44Aから出力される推論結果Ｂ′を表わす電圧
にVEBを加えた電圧信号は抵抗Ｒ（電圧／電流変換回路6
0）で電流信号に変換され，トランジスタQ56を経て電流
ミラーCM4に与えられる。トランジスタQ56のエミッタ／
ベース間の電圧降下がVEBがあるので，これがMIN回路44
Aのコンペンセータとして働く。したがって，電流ミラ
ーCM4に入力する電流（出力電流も同じ）はＢ′/Rで与
えられる。
にVEBを加えた電圧信号は抵抗Ｒ（電圧／電流変換回路6
0）で電流信号に変換され，トランジスタQ56を経て電流
ミラーCM4に与えられる。トランジスタQ56のエミッタ／
ベース間の電圧降下がVEBがあるので，これがMIN回路44
Aのコンペンセータとして働く。したがって，電流ミラ
ーCM4に入力する電流（出力電流も同じ）はＢ′/Rで与
えられる。
電流ミラーCM4の出力電流は切換回路63に入力する。
切換回路63は２つのトランジスタQ51,Q52によって構成
される一種の差動回路である。一方のトランジスタQ51
のベースには切換制御信号SCが，他方のトランジスタQ
52のベースには一定の電圧Vrがそれぞれ与えられてい
る。この電圧Vrは信号SCのＨレベルとＬレベルの間の電
圧（たとえば2.5V）に設定される。したがって，スイー
プ信号SWの表期間においては信号SCがレベルであるので
トランジスタQ51がオン,Q52がオフとなる。このため，
電流Ｂ′/RはトランジスタQ51を経て電流ミラーCM5に与
えられ，電流ミラーCM5から同じ値の電流がコンデンサC
1に流入する。裏期間においては信号SCがＬレベルにな
るので，トランジスタQ51がオフ,Q52がオンとなる。こ
のため電流ミラーCM6が流入する。コンデンサC1,C2の電
圧V1,V2も第23図に示されている。
切換回路63は２つのトランジスタQ51,Q52によって構成
される一種の差動回路である。一方のトランジスタQ51
のベースには切換制御信号SCが，他方のトランジスタQ
52のベースには一定の電圧Vrがそれぞれ与えられてい
る。この電圧Vrは信号SCのＨレベルとＬレベルの間の電
圧（たとえば2.5V）に設定される。したがって，スイー
プ信号SWの表期間においては信号SCがレベルであるので
トランジスタQ51がオン,Q52がオフとなる。このため，
電流Ｂ′/RはトランジスタQ51を経て電流ミラーCM5に与
えられ，電流ミラーCM5から同じ値の電流がコンデンサC
1に流入する。裏期間においては信号SCがＬレベルにな
るので，トランジスタQ51がオフ,Q52がオンとなる。こ
のため電流ミラーCM6が流入する。コンデンサC1,C2の電
圧V1,V2も第23図に示されている。
コンデンサC1とC2の電圧V1,V2が入力し，これらの電
圧を比較して重心を表わす時点tWで立上る信号V0を出力
するオープンコレクタ・コンパレータ64の誤動作を防止
するために，もう１つのオープンコレクタ・コンパレー
タ65が設けられている。コンパレータ64は，入力電圧V1
とV2がともに０のときに，コンパレータ内部の演算増幅
器のオフセットに帰因してその出力電圧V0がＨレベルに
立上るときがある。コンパレータ65の正入力端子にはコ
ンデンサC1の出力電圧V1が与えられ，負入力端子にはあ
る小さな電圧VRefが与えられている。この電圧VRefは，
起りうる推論結果の面積を表わす充電電圧の最小値また
はそれ以下に設定され，雑音耐性決定要因となる。コン
パレータ65の出力はコンパレータ64の出力にワイヤード
OR接続され，この接続点は抵抗を介して適当な電圧（た
とえば＋5V）に引上げられている。
圧を比較して重心を表わす時点tWで立上る信号V0を出力
するオープンコレクタ・コンパレータ64の誤動作を防止
するために，もう１つのオープンコレクタ・コンパレー
タ65が設けられている。コンパレータ64は，入力電圧V1
とV2がともに０のときに，コンパレータ内部の演算増幅
器のオフセットに帰因してその出力電圧V0がＨレベルに
立上るときがある。コンパレータ65の正入力端子にはコ
ンデンサC1の出力電圧V1が与えられ，負入力端子にはあ
る小さな電圧VRefが与えられている。この電圧VRefは，
起りうる推論結果の面積を表わす充電電圧の最小値また
はそれ以下に設定され，雑音耐性決定要因となる。コン
パレータ65の出力はコンパレータ64の出力にワイヤード
OR接続され，この接続点は抵抗を介して適当な電圧（た
とえば＋5V）に引上げられている。
コンデンサC1に充電されることにより，その電圧がV
Refを超えればコンパレータ65の出力はＨレベルにな
る。この状態でコンデンサC2の電圧がコンデンサC1の電
圧に達するとコンパレータ64の出力はＨレベルに立上
り，この信号はそのまま出力V0として出力される。とこ
ろが，コンデンサC1の電圧がVRef以下の場合にはコンパ
レータ65の出力はＬレベルに保持されるので，この状態
のときにコンデンサC2の電圧がコンデンサC1の電圧以上
になってコンパレータ64の出力がＨレベルに立上ろうと
してもこれはＬレベルに引下げられ，出力V0のＬレベル
に変化は生じない。すなわち，コンデンサC1の電圧がV
Ref以下のときには，推論結果に基づく電流はコンデン
サC1に与えられていないと考えることができ，このよう
な状況において上述したオフセットの変化等に帰因して
たとえコンパレータ64の出力が立上ろうとしてもこの変
化は出力V0としては現われず，誤動作が防止される。
Refを超えればコンパレータ65の出力はＨレベルにな
る。この状態でコンデンサC2の電圧がコンデンサC1の電
圧に達するとコンパレータ64の出力はＨレベルに立上
り，この信号はそのまま出力V0として出力される。とこ
ろが，コンデンサC1の電圧がVRef以下の場合にはコンパ
レータ65の出力はＬレベルに保持されるので，この状態
のときにコンデンサC2の電圧がコンデンサC1の電圧以上
になってコンパレータ64の出力がＨレベルに立上ろうと
してもこれはＬレベルに引下げられ，出力V0のＬレベル
に変化は生じない。すなわち，コンデンサC1の電圧がV
Ref以下のときには，推論結果に基づく電流はコンデン
サC1に与えられていないと考えることができ，このよう
な状況において上述したオフセットの変化等に帰因して
たとえコンパレータ64の出力が立上ろうとしてもこの変
化は出力V0としては現われず，誤動作が防止される。
コンデンサC1とC2の放電回路はトランジスタQ53,Q54,
Q55からなるマルチ出力電流ミラーによって構成されて
いる。トランジスタQ53には切換回路66を通して電流源C
S0の電流I0（同一符号が使われているが第５図および第
12図に示すものと特に関連性はない）が与えられる。切
換回路66は２つのトランジスタを含み，一方のトランジ
スタのベースには電圧Vrが，他方のトランジスタのベー
スにはリセット・パルスRP1がそれぞれ与えられる。上
記他方のトランジスタのベースがＬレベルのときこのト
ランジスタに電流源CS0の電流が流れる。この他方のト
ランジスタのベースにリセット・パルスRP1が与えられ
てＨレベルになったときに，上記一方のトランジスタが
オンとなり，トランジスタQ53に電流I0が流れる結果，
トランジスタQ54,Q55にも電流I0が流れ，コンデンサC1,
C2の電荷が強制的に放電される。
Q55からなるマルチ出力電流ミラーによって構成されて
いる。トランジスタQ53には切換回路66を通して電流源C
S0の電流I0（同一符号が使われているが第５図および第
12図に示すものと特に関連性はない）が与えられる。切
換回路66は２つのトランジスタを含み，一方のトランジ
スタのベースには電圧Vrが，他方のトランジスタのベー
スにはリセット・パルスRP1がそれぞれ与えられる。上
記他方のトランジスタのベースがＬレベルのときこのト
ランジスタに電流源CS0の電流が流れる。この他方のト
ランジスタのベースにリセット・パルスRP1が与えられ
てＨレベルになったときに，上記一方のトランジスタが
オンとなり，トランジスタQ53に電流I0が流れる結果，
トランジスタQ54,Q55にも電流I0が流れ，コンデンサC1,
C2の電荷が強制的に放電される。
第21図において，コンデンサC1,C2の下端p,qは，理解
しやすくするために接地されているが，実際にはトラン
ジスタQ53,Q54,Q55のベース電圧よりも高い負の電位に
固定する方が，電圧V1,V2の変動する範囲を広くとれる
ので有利である。
しやすくするために接地されているが，実際にはトラン
ジスタQ53,Q54,Q55のベース電圧よりも高い負の電位に
固定する方が，電圧V1,V2の変動する範囲を広くとれる
ので有利である。
第22図に示すサンプル・ホールド回路は上記の信号V0
の立上りを検出し，この立上りの時点tWをそれに対応す
るスイープ信号SWの電圧BW′に変換するものである（第
24図参照）。信号V0の立上りが微分回路70で検出され，
この立上り検出パルスは単安定マルチバイブレータ72に
よって一定幅の単一パルス信号Ｈに変換される。このパ
ルス信号Ｈのパルス幅は後述するコンデンサ74に充電す
るのに充分な時間であればよく，できるだけ短い方が好
ましい。パルス信号Ｈは単極単投（SPST）アナログ・ス
イッチ73を制御するために用いられ，パルス信号Ｈのパ
ルス幅の時間だけこのスイッチ73はオンする。するとこ
のスイッチ73に入力しているスイープ信号SWによってコ
ンデンサ74がこの信号のそのときの電圧に等しくなるま
で充電される。コンデンサ74の電圧は次のパルス信号Ｈ
の発生時点まで保持される。次のパルス信号Ｈによって
スイッチ73がオンとなったときに，スイープ信号SWの電
圧がコンデンサ74の電圧よりも高ければスイープ信号SW
の電圧に等しくなるまでコンデンサ74は充電され，低け
ればスイープ信号SWの電圧に等しくなるまでコンデンサ
74は放電される。このようにして，コンデンサ74の電圧
は常に決定された重心位置を表わす。この電圧はFET入
力演算増幅器75を経て重心位置電圧BW′として出力され
る。
の立上りを検出し，この立上りの時点tWをそれに対応す
るスイープ信号SWの電圧BW′に変換するものである（第
24図参照）。信号V0の立上りが微分回路70で検出され，
この立上り検出パルスは単安定マルチバイブレータ72に
よって一定幅の単一パルス信号Ｈに変換される。このパ
ルス信号Ｈのパルス幅は後述するコンデンサ74に充電す
るのに充分な時間であればよく，できるだけ短い方が好
ましい。パルス信号Ｈは単極単投（SPST）アナログ・ス
イッチ73を制御するために用いられ，パルス信号Ｈのパ
ルス幅の時間だけこのスイッチ73はオンする。するとこ
のスイッチ73に入力しているスイープ信号SWによってコ
ンデンサ74がこの信号のそのときの電圧に等しくなるま
で充電される。コンデンサ74の電圧は次のパルス信号Ｈ
の発生時点まで保持される。次のパルス信号Ｈによって
スイッチ73がオンとなったときに，スイープ信号SWの電
圧がコンデンサ74の電圧よりも高ければスイープ信号SW
の電圧に等しくなるまでコンデンサ74は充電され，低け
ればスイープ信号SWの電圧に等しくなるまでコンデンサ
74は放電される。このようにして，コンデンサ74の電圧
は常に決定された重心位置を表わす。この電圧はFET入
力演算増幅器75を経て重心位置電圧BW′として出力され
る。
第23図には上述した電圧信号V0,パルス信号Ｈおよび
出力電圧BW′が表わされている。ここで出力電圧BW′は
その変化タイミングを分りやすく示すためにパルスＨご
とにわざわざ変化させてある。
出力電圧BW′が表わされている。ここで出力電圧BW′は
その変化タイミングを分りやすく示すためにパルスＨご
とにわざわざ変化させてある。
第23図からも分るように，表周期においてデファジフ
ァイア36に与えられる推論結果はその前の裏周期の開始
時点でMAXホールド回路43Aに保持された値a max（この
値はその前の表周期においてMAXホールド回路42で検出
された）を用いてMIN回路44AでMIN演算されたものであ
り，裏周期においてデファジファイア36に与えられる推
論結果はその裏周期の開始時点でMAXホールド回路43Aに
保持された値a max（この値はその前の表周期においてM
AXホールド回路42で検出された）を用いてMIN演算され
たものである。そして推論結果の重心決定のためには
表，裏の両周期が必要である。したがって，第20図の回
路は少なくとも４τの間，ファジイ・メンバーシップ関
数回路31,32,33のラベルLA,LA′,LBが一定に保持される
ことを前提としている。このラベルを表わす入力電圧が
４τの間に変化するような場合には，この入力電圧を４
τの間一定に保持するサンプル・ホールド回路を設けて
おくとよい。
ァイア36に与えられる推論結果はその前の裏周期の開始
時点でMAXホールド回路43Aに保持された値a max（この
値はその前の表周期においてMAXホールド回路42で検出
された）を用いてMIN回路44AでMIN演算されたものであ
り，裏周期においてデファジファイア36に与えられる推
論結果はその裏周期の開始時点でMAXホールド回路43Aに
保持された値a max（この値はその前の表周期においてM
AXホールド回路42で検出された）を用いてMIN演算され
たものである。そして推論結果の重心決定のためには
表，裏の両周期が必要である。したがって，第20図の回
路は少なくとも４τの間，ファジイ・メンバーシップ関
数回路31,32,33のラベルLA,LA′,LBが一定に保持される
ことを前提としている。このラベルを表わす入力電圧が
４τの間に変化するような場合には，この入力電圧を４
τの間一定に保持するサンプル・ホールド回路を設けて
おくとよい。
第20図においてMAXホールド回路43Aを第18図に示した
サンプル・ホールド回路43で置きかえることもできる。
この場合にサンプル・ホールド回路43のサンプル・パル
スSPはMAXホールド回路42のリセット・パルスRP1の直前
に与えられ，このパルスRP1の直前のa max値がサンプリ
ンクされかつ保持されよう。
サンプル・ホールド回路43で置きかえることもできる。
この場合にサンプル・ホールド回路43のサンプル・パル
スSPはMAXホールド回路42のリセット・パルスRP1の直前
に与えられ，このパルスRP1の直前のa max値がサンプリ
ンクされかつ保持されよう。
スイープ信号SWとして三角波を用いた例について説明
したが，重心決定回路61およびサンプル・ホールド回路
71にスイープ信号として鋸波状波を適用することもでき
る。この場合には重心決定のために２周期（４τ）の時
間が必要となる。
したが，重心決定回路61およびサンプル・ホールド回路
71にスイープ信号として鋸波状波を適用することもでき
る。この場合には重心決定のために２周期（４τ）の時
間が必要となる。
第25図または第21図においては第２の推論結果の積分
値（面積）が第１の推論結果の面積S0の1/2になる時点t
Wの検出のために静電容量が2C0とC0の２つのコンデンサ
を用いている。静電容量が等しい２つのコンデンサを用
いることもできる。この場合には推論結果の第２の積分
動作において，入力電流の２倍の電流を用いる。すなわ
ちこのやり方は，入力電流によってある容量の第１のコ
ンデンサに充電し，次にこれの２倍の入力電流で第１の
コンデンサの容量と同じ容量の第２のコンデンサに充電
していき第２のコンデンサの電圧が第１のコンデンサの
電圧と等しくなった時点tWを重心を表わす時刻として検
出するものである。
値（面積）が第１の推論結果の面積S0の1/2になる時点t
Wの検出のために静電容量が2C0とC0の２つのコンデンサ
を用いている。静電容量が等しい２つのコンデンサを用
いることもできる。この場合には推論結果の第２の積分
動作において，入力電流の２倍の電流を用いる。すなわ
ちこのやり方は，入力電流によってある容量の第１のコ
ンデンサに充電し，次にこれの２倍の入力電流で第１の
コンデンサの容量と同じ容量の第２のコンデンサに充電
していき第２のコンデンサの電圧が第１のコンデンサの
電圧と等しくなった時点tWを重心を表わす時刻として検
出するものである。
このような原理にしたがう回路が第26図に示されてい
る。ここでは静電容量C0の等しい２つのコンデンサC11
とC12が設けられている。また電圧／電流変換回路の出
力電流IB′を用いてこれと等しい２つの電流が作成され
る（電流源60A,60B）。切換回路は４つのトランジスタQ
56〜Q59から構成され，トランジスタQ56,Q59は切換制御
信号SCによって制御され，トランジスタQ57,Q58には電
圧Vrが与えられている。トランジスタQ56のみがコンデ
ンサC11に永続され，トランジスタQ59は接地され，他の
２つのトランジスタQ57,Q58がコンデンサC12に接続され
ている。トランジスタQ56とQ57に電流源60aから電流
IB′が，トランジスタQ58とQ59に電流源60Bから電流
IB′がそれぞれ与えられる。
る。ここでは静電容量C0の等しい２つのコンデンサC11
とC12が設けられている。また電圧／電流変換回路の出
力電流IB′を用いてこれと等しい２つの電流が作成され
る（電流源60A,60B）。切換回路は４つのトランジスタQ
56〜Q59から構成され，トランジスタQ56,Q59は切換制御
信号SCによって制御され，トランジスタQ57,Q58には電
圧Vrが与えられている。トランジスタQ56のみがコンデ
ンサC11に永続され，トランジスタQ59は接地され，他の
２つのトランジスタQ57,Q58がコンデンサC12に接続され
ている。トランジスタQ56とQ57に電流源60aから電流
IB′が，トランジスタQ58とQ59に電流源60Bから電流
IB′がそれぞれ与えられる。
切換制御信号SCがＨレベルのときにはトランジスタQ
56とQ59がオンとなり，コンデンサC11はトランジスタQ
56を通って流入する電流IB′によって充電される。信号
SCがＬレベルになるとトランジスタQ57とQ58がオンとな
り，コンデンサC12はこれらのトランジスタQ57,Q58を通
って流入する２つの電流IB′，すなわち2IB′の電流に
よって充電される。
56とQ59がオンとなり，コンデンサC11はトランジスタQ
56を通って流入する電流IB′によって充電される。信号
SCがＬレベルになるとトランジスタQ57とQ58がオンとな
り，コンデンサC12はこれらのトランジスタQ57,Q58を通
って流入する２つの電流IB′，すなわち2IB′の電流に
よって充電される。
電流の代わりに電圧を２倍にしてもよい。その例が第
27図に示されている。切換制御信号SCがＨレベルのと
き，電圧Ｂ′は切換回路63を通ってコンデンサC11に与
えられる。信号SCがＬレベルになると，電圧Ｂ′は切換
回路63を通って増幅器67で２倍の電圧2B′に昇圧されコ
ンデンサC12に印加される。
27図に示されている。切換制御信号SCがＨレベルのと
き，電圧Ｂ′は切換回路63を通ってコンデンサC11に与
えられる。信号SCがＬレベルになると，電圧Ｂ′は切換
回路63を通って増幅器67で２倍の電圧2B′に昇圧されコ
ンデンサC12に印加される。
（７）スイープ・タイプのファジィ・コンピュータ（そ
の３） 上記の２つのファジィ・コンピュータの例ではファジ
ィ推論合成回路はいずれもインプリケーションの前件部
に１つのファジィ命題のみが存在する推論を行なうもの
であるが，次に示すように，インプリケーションの前件
部に２つのファジィ命題を含む推論が必要となることが
ある。これが拡張ファジィ推論と呼ばれるものである。
インプリケーションの前件部は「かつ／または（and/o
r）」によって結合されている。「かつ（and）」または
「または（or）」のいずれか一方が選択される。
の３） 上記の２つのファジィ・コンピュータの例ではファジ
ィ推論合成回路はいずれもインプリケーションの前件部
に１つのファジィ命題のみが存在する推論を行なうもの
であるが，次に示すように，インプリケーションの前件
部に２つのファジィ命題を含む推論が必要となることが
ある。これが拡張ファジィ推論と呼ばれるものである。
インプリケーションの前件部は「かつ／または（and/o
r）」によって結合されている。「かつ（and）」または
「または（or）」のいずれか一方が選択される。
これは次のように記号で表現される。
この拡張ファジィ推論を実行するスイープ・タイプの
ファジィ・コンピュータの例が第28図に示されている。
ここにおいて第18図に示すものと同一物には同一符号，
または同一符号に添字a,b,もしくはｃを付けて示されて
いる。
ファジィ・コンピュータの例が第28図に示されている。
ここにおいて第18図に示すものと同一物には同一符号，
または同一符号に添字a,b,もしくはｃを付けて示されて
いる。
メンバーシップ関数A,A′を出力する２つのメンバー
シップ関数回路31a,32aの出力がMIN回路41aに与えられ
る。このMIN回路41aにMAXホールド回路42a,サンプル・
ホールド回路43aが接続されている。同じようにメンバ
ーシップ関数回路31b,32bから出力されるメンバーシッ
プ関数B,B′がMIN回路41bに与えられ，このMIN回路41b
にMAXホールド回路42bおよびサンプル・ホールド回路43
bが接続されている。サンプル・ホールド回路43a,43bの
出力a max,b maxは回路45に与えられる。回路45はMIN回
路又はMAX回路である。上記の結合「かつ（and）」はこ
の実施例ではMIN演算によって，「または（or）」はMAX
演算によってそれぞれ実現される。したがって結合「か
つ（and）」を採用するときには回路45としてMIN回路
が，「または（or）」を採用するときにはMAX回路がそ
れぞれ使用される。回路45の出力と，メンバーシップ関
数回路33cから出力されるメンバーシップ間ＣとのMIN演
算がMIN回路44で行なわれ，結論を表わすメンバーシッ
プ関数Ｃ′が出力される。
シップ関数回路31a,32aの出力がMIN回路41aに与えられ
る。このMIN回路41aにMAXホールド回路42a,サンプル・
ホールド回路43aが接続されている。同じようにメンバ
ーシップ関数回路31b,32bから出力されるメンバーシッ
プ関数B,B′がMIN回路41bに与えられ，このMIN回路41b
にMAXホールド回路42bおよびサンプル・ホールド回路43
bが接続されている。サンプル・ホールド回路43a,43bの
出力a max,b maxは回路45に与えられる。回路45はMIN回
路又はMAX回路である。上記の結合「かつ（and）」はこ
の実施例ではMIN演算によって，「または（or）」はMAX
演算によってそれぞれ実現される。したがって結合「か
つ（and）」を採用するときには回路45としてMIN回路
が，「または（or）」を採用するときにはMAX回路がそ
れぞれ使用される。回路45の出力と，メンバーシップ関
数回路33cから出力されるメンバーシップ間ＣとのMIN演
算がMIN回路44で行なわれ，結論を表わすメンバーシッ
プ関数Ｃ′が出力される。
回路45としてMIN回路を採用したときには，第29図に
示すように,2つのMIN回路45,44に代えて３入力MIN回路4
6を用いるとよい。このMIN回路46にはサンプル・ホール
ド回路43a,43bとメンバーシップ関数回路33cの出力とが
与えられ，その出力が推論結果Ｃ′を表わす。
示すように,2つのMIN回路45,44に代えて３入力MIN回路4
6を用いるとよい。このMIN回路46にはサンプル・ホール
ド回路43a,43bとメンバーシップ関数回路33cの出力とが
与えられ，その出力が推論結果Ｃ′を表わす。
第30図は第28図の回路45に代えてコントロールドMIN/
MAX回路47を設けた例である。コントロールドMIN/MAX回
路は，制御入力CCに応じてMIN回路またはMAX回路として
働く回路であり，その一例が第31図に示されている。こ
の回路は,2つの信号入力x,y,1つの制御入力CCおよび１
つの出力ｚをもつ。
MAX回路47を設けた例である。コントロールドMIN/MAX回
路は，制御入力CCに応じてMIN回路またはMAX回路として
働く回路であり，その一例が第31図に示されている。こ
の回路は,2つの信号入力x,y,1つの制御入力CCおよび１
つの出力ｚをもつ。
第31図において，第１図のMIN回路または第２図のMAX
回路とのアナロジィの観点から，同じように働く素子に
は同一符号，または同一符号にダッシュを付けて，また
カッコ（ ）を付けて示してある。トランジスタQ11,Q
11′のベースに信号入力x,yがそれぞれ与えられてい
る。さらに，トランジスタQ11とQ11′のエミッタ間に，
制御入力CCによって制御されるアナログ・スイッチが接
続されている。このアナログ・スイッチは並列に接続さ
れた１対のｎチャネルおよびｐチャネルMOS FET Q61
およびQ62から構成されており,FET Q61のゲートには制
御入力CCが直接に,FET Q62のゲートには制御入力CCが
インバータで反転されてそれぞれ与えられる。
回路とのアナロジィの観点から，同じように働く素子に
は同一符号，または同一符号にダッシュを付けて，また
カッコ（ ）を付けて示してある。トランジスタQ11,Q
11′のベースに信号入力x,yがそれぞれ与えられてい
る。さらに，トランジスタQ11とQ11′のエミッタ間に，
制御入力CCによって制御されるアナログ・スイッチが接
続されている。このアナログ・スイッチは並列に接続さ
れた１対のｎチャネルおよびｐチャネルMOS FET Q61
およびQ62から構成されており,FET Q61のゲートには制
御入力CCが直接に,FET Q62のゲートには制御入力CCが
インバータで反転されてそれぞれ与えられる。
制御入力CCはバイナリィ値，すなわちＨレベル（たと
えば5V）およびＬレベル（たとえば0V）をとる。制御入
力CCがＬレベルの場合にはアナログ・スイッチはオフと
なる。この場合には第31図の回路において，トランジス
タQ11,電流源CS1およびトランジスタQ1が１入力のMIN回
路（１入力のMIN回路は技術的意味はないが，第１図と
のアナロジィ上このように表現する）を，同じようにト
ランジスタQ11′，電流源CS1′およびトランジスタQ1′
が１入力のMIN回路を構成し，トランジスタQ1（Q21）と
Q1′（Q22）と電流源CS2（CS1）とが２入力のMAX回路を
構成する。したがって,z＝（∧ｘ）∨（∧ｙ）＝ｘ∨ｙ
の出力が得られ（∧x,∧ｙはx,yに等しく，演算として
は意味をもたないが第１図とのアナロジィ上このように
表現した）MAX回路として働く。制御入力CCがＨレベル
の場合には，アナログ・スイッチがオンとなりトランジ
スタQ11,Q11′がコンパレータ，トランジスタQ1,Q1′の
いずれか一方がコンペンセータとして作用するので,MIN
回路となる（第１図の回路と比較せよ）。このとき,2つ
の電源CS1,CS1′が存在するので，トランジスタQ11,
Q11′のうち導通状態となったトランジスタには両電流
源CS1,CS1′からの加算電流が流れる。このため，導通
状態となったトランジスタのエミッタ接合における電圧
シフトはやや大きくなり，コンペンセータによる補償に
若干のエラーが生じる。しかしながら，このエラーは実
用上は殆んど問題にならない。というのは，トランジス
タのVEB−IE特性はきわめて急峻な立上りをもっている
からである。
えば5V）およびＬレベル（たとえば0V）をとる。制御入
力CCがＬレベルの場合にはアナログ・スイッチはオフと
なる。この場合には第31図の回路において，トランジス
タQ11,電流源CS1およびトランジスタQ1が１入力のMIN回
路（１入力のMIN回路は技術的意味はないが，第１図と
のアナロジィ上このように表現する）を，同じようにト
ランジスタQ11′，電流源CS1′およびトランジスタQ1′
が１入力のMIN回路を構成し，トランジスタQ1（Q21）と
Q1′（Q22）と電流源CS2（CS1）とが２入力のMAX回路を
構成する。したがって,z＝（∧ｘ）∨（∧ｙ）＝ｘ∨ｙ
の出力が得られ（∧x,∧ｙはx,yに等しく，演算として
は意味をもたないが第１図とのアナロジィ上このように
表現した）MAX回路として働く。制御入力CCがＨレベル
の場合には，アナログ・スイッチがオンとなりトランジ
スタQ11,Q11′がコンパレータ，トランジスタQ1,Q1′の
いずれか一方がコンペンセータとして作用するので,MIN
回路となる（第１図の回路と比較せよ）。このとき,2つ
の電源CS1,CS1′が存在するので，トランジスタQ11,
Q11′のうち導通状態となったトランジスタには両電流
源CS1,CS1′からの加算電流が流れる。このため，導通
状態となったトランジスタのエミッタ接合における電圧
シフトはやや大きくなり，コンペンセータによる補償に
若干のエラーが生じる。しかしながら，このエラーは実
用上は殆んど問題にならない。というのは，トランジス
タのVEB−IE特性はきわめて急峻な立上りをもっている
からである。
第28図に示す考え方をさらに拡張することにより，イ
ンプリケーションの前件部に３つ以上のファジィ命題を
もつスイープ・タイプのファジィ・コンピュータも実現
できるのは容易に理解できよう。また，前件部に２つ以
上のファジィ命題をもつインプリケーショが複数個存在
するファジィ・コンピュータも，第16図に示す考え方を
用いて実現できる。
ンプリケーションの前件部に３つ以上のファジィ命題を
もつスイープ・タイプのファジィ・コンピュータも実現
できるのは容易に理解できよう。また，前件部に２つ以
上のファジィ命題をもつインプリケーショが複数個存在
するファジィ・コンピュータも，第16図に示す考え方を
用いて実現できる。
（８）スイープ・タイプのファジィ・コンピュータ（そ
の４） 上述したスイープ・タイプのファジィ・コンピュータ
はいずれもモーダス・ポネンスの推論形式にしたがうフ
ァジィ推論を行なうものである。最初に説明したように
モーダス・トレンスの推論形式もある。ここではモーダ
ス・ポネンスとモーダス・トレンスの両方のファジィ推
論を行なうスイープ・タイプのファジィ・コンピュータ
について説明する。
の４） 上述したスイープ・タイプのファジィ・コンピュータ
はいずれもモーダス・ポネンスの推論形式にしたがうフ
ァジィ推論を行なうものである。最初に説明したように
モーダス・トレンスの推論形式もある。ここではモーダ
ス・ポネンスとモーダス・トレンスの両方のファジィ推
論を行なうスイープ・タイプのファジィ・コンピュータ
について説明する。
このファジィ・コンピュータの一構成例が第32図に示
されている。第33図にはこのファジィ・コンピュータで
用いられる各種の信号波形が示されており，第33図
（Ａ）は時間軸を相対的に縮めて示すものであり，第33
図（Ｂ）は相対的に拡大して示すものである。これらの
図面において，既に述べた回路や信号と同一のものにつ
いてはできるだけ同一符号が用いられている。第32図の
MIN回路91,92は入力信号が異なるのでわざわざ異なる符
号が用いられている。
されている。第33図にはこのファジィ・コンピュータで
用いられる各種の信号波形が示されており，第33図
（Ａ）は時間軸を相対的に縮めて示すものであり，第33
図（Ｂ）は相対的に拡大して示すものである。これらの
図面において，既に述べた回路や信号と同一のものにつ
いてはできるだけ同一符号が用いられている。第32図の
MIN回路91,92は入力信号が異なるのでわざわざ異なる符
号が用いられている。
ここでは２つの種類のスイープ信号が用いられる。そ
の１つは，既に述べたものと同一形式のスイープ信号SW
である。このスイープ信号SWは鋸歯状波のもので週τ２
をもつ。スイープ信号SWとして三角波のものを用いるこ
ともできる。もう１つはステップ状の信号STであり，ス
イープ信号SWとの混合を避けるために，これを以下ステ
ップ信号という。しかしながら，ステップ信号STもスイ
ープ信号の一種である。ステップ信号STは巨視的にみる
と三角波ということができ，その周期は２τ１である。
この信号STを微視的にみるとステップ状に変化してお
り，スイープ信号SWの一周期τ２の間，一定電圧（１ス
テップ）に保持される。もっとも，期間τ１がτ２より
も非常に長く，期間τ２の間でほぼ一定に保たれている
と考えられる場合にはステップ信号に代えて三角波，鋸
歯状波等のスイープ信号を用いることもできる。
の１つは，既に述べたものと同一形式のスイープ信号SW
である。このスイープ信号SWは鋸歯状波のもので週τ２
をもつ。スイープ信号SWとして三角波のものを用いるこ
ともできる。もう１つはステップ状の信号STであり，ス
イープ信号SWとの混合を避けるために，これを以下ステ
ップ信号という。しかしながら，ステップ信号STもスイ
ープ信号の一種である。ステップ信号STは巨視的にみる
と三角波ということができ，その周期は２τ１である。
この信号STを微視的にみるとステップ状に変化してお
り，スイープ信号SWの一周期τ２の間，一定電圧（１ス
テップ）に保持される。もっとも，期間τ１がτ２より
も非常に長く，期間τ２の間でほぼ一定に保たれている
と考えられる場合にはステップ信号に代えて三角波，鋸
歯状波等のスイープ信号を用いることもできる。
第32図において，モーダス・ポネンスの推論とモーダ
ス・トレンスの推論に共通の回路はメンバーシップ関数
81,82,83,ファジィ関係を表わす演算を行なうMIN回路9
1,サンプル・ホールド回路43およびデファジファイア36
である。モーダス・ポネンスの推論に特有の回路はMIN
回路92,MAXホールド回路42であり，モーダス・トレンス
の推論に特有の回路はα演算回路93およびMINホールド
回路94である。これら各推論に特有の回路は推論形式の
選択信号CDによって制御される切換回路84,85によって
切換えられる。
ス・トレンスの推論に共通の回路はメンバーシップ関数
81,82,83,ファジィ関係を表わす演算を行なうMIN回路9
1,サンプル・ホールド回路43およびデファジファイア36
である。モーダス・ポネンスの推論に特有の回路はMIN
回路92,MAXホールド回路42であり，モーダス・トレンス
の推論に特有の回路はα演算回路93およびMINホールド
回路94である。これら各推論に特有の回路は推論形式の
選択信号CDによって制御される切換回路84,85によって
切換えられる。
まずモーダス・ポネンスの推論形式にしたがうファジ
ィ推論を行なう動作について説明する。既に述べたファ
ジィ・コンピュータと異なり，第32図の回路は第（３−
１）式にしたがって推論を実行する。モーダス・ポネン
スが選択されると切換回路84,85によってMIN回路92とMA
Xホールド回路42が接続される。
ィ推論を行なう動作について説明する。既に述べたファ
ジィ・コンピュータと異なり，第32図の回路は第（３−
１）式にしたがって推論を実行する。モーダス・ポネン
スが選択されると切換回路84,85によってMIN回路92とMA
Xホールド回路42が接続される。
メンバーシップ関数回路81の入力信号としてスイープ
信号SWが与えられ，ラベルとしてLAが与えられる。この
回路81はメンバーシップ関数Ａを出力する。メンバーシ
ップ関数回路82にはステップ信号STが入力信号として与
えられ，またラベルLBが与えられる。したがってこの回
路82はメンバーシップ関数Ｂを発生する。これらの関数
ＡとＢはMIN回路91に与えられ，この回路91からは周期
τ２でみるとＡ∧bj,期間τ１でみるとＡ∧Ｂ（要素で
いえばrij）を表わす信号が出力され,MIN回路92に与え
られる。
信号SWが与えられ，ラベルとしてLAが与えられる。この
回路81はメンバーシップ関数Ａを出力する。メンバーシ
ップ関数回路82にはステップ信号STが入力信号として与
えられ，またラベルLBが与えられる。したがってこの回
路82はメンバーシップ関数Ｂを発生する。これらの関数
ＡとＢはMIN回路91に与えられ，この回路91からは周期
τ２でみるとＡ∧bj,期間τ１でみるとＡ∧Ｂ（要素で
いえばrij）を表わす信号が出力され,MIN回路92に与え
られる。
もう１つのメンバーシップ関数回路83にはその入力と
してスイープ信号SWが，ラベルとしてLA′がそれぞれ与
えられる。この回路83はメンバーシップ関数Ａ′を出力
し，これはMIN回路92に与えられる。これらの２つの入
力のMIN演算結果を表わす信号はMAXホールド回路42に入
力し，この演算結果が周期τ２ごとに保持される。MAX
ホールド回路42のリセット・パルスRPはスイール信号SW
に同期して周期τ２で与えられる。
してスイープ信号SWが，ラベルとしてLA′がそれぞれ与
えられる。この回路83はメンバーシップ関数Ａ′を出力
し，これはMIN回路92に与えられる。これらの２つの入
力のMIN演算結果を表わす信号はMAXホールド回路42に入
力し，この演算結果が周期τ２ごとに保持される。MAX
ホールド回路42のリセット・パルスRPはスイール信号SW
に同期して周期τ２で与えられる。
第18図を参照して説明したコンピュータの場合と同じ
ように,MAXホールド回路42の出力はリセットされる前に
サンプル・ホールド回路43によってサンプリングされか
つ周期τ２の間，保持される。サンプル・ホールド回路
43の出力はデファジファイア36に入力する。デファジフ
ァイア36としては第20図に示すように重心決定回路61と
サンプル・ホールド回路71とからなるものを用いること
ができる。このデファジファイア36に与えられる切換制
御信号SCおよびリセット・パルスRP1はステップ信号ST
の周期τ１に同期するものである。上述した周期τ２ご
との動作によって順次入力するサンプル・ホールド回路
43の出力信号がステップ信号の表期間（周期τ１）にお
いて積分され，面積S0が求められる。その次の裏期間に
おいて積分値がS0/2になる時点が検出され，この時点に
対応するステップ信号STの電圧が確定値BW′としてデフ
ァジファイア36から出力される。
ように,MAXホールド回路42の出力はリセットされる前に
サンプル・ホールド回路43によってサンプリングされか
つ周期τ２の間，保持される。サンプル・ホールド回路
43の出力はデファジファイア36に入力する。デファジフ
ァイア36としては第20図に示すように重心決定回路61と
サンプル・ホールド回路71とからなるものを用いること
ができる。このデファジファイア36に与えられる切換制
御信号SCおよびリセット・パルスRP1はステップ信号ST
の周期τ１に同期するものである。上述した周期τ２ご
との動作によって順次入力するサンプル・ホールド回路
43の出力信号がステップ信号の表期間（周期τ１）にお
いて積分され，面積S0が求められる。その次の裏期間に
おいて積分値がS0/2になる時点が検出され，この時点に
対応するステップ信号STの電圧が確定値BW′としてデフ
ァジファイア36から出力される。
次にモーダス・トレンスの推論形式にしたがうファジ
ィ推論を行なう動作について説明する。第32図の回路は
第（６）式にしたがって推論を実行する。モーダス・ト
レンスが選択されると切換回路84,85によってα演算回
路93とMINホールド路94が接続される。
ィ推論を行なう動作について説明する。第32図の回路は
第（６）式にしたがって推論を実行する。モーダス・ト
レンスが選択されると切換回路84,85によってα演算回
路93とMINホールド路94が接続される。
メンバーシップ関数回路81にはラベルとしてLBが与え
られる。この回路81はメンバーシップ関数Ｂを出力す
る。メンバーシップ関数回路82にはラベルLAが与えられ
る。したがってこの回路82はメンバーシップ関数Ａを発
生する。これらの関数ＢとＡはMIN回路91に与えられ，
この回路91からは周期τ２でみるとai∧B,期間τ１でみ
るとＡ∧Ｂ（要素でいえばrij）を表わす信号が出力さ
れ，α演算回路93に与えられる。
られる。この回路81はメンバーシップ関数Ｂを出力す
る。メンバーシップ関数回路82にはラベルLAが与えられ
る。したがってこの回路82はメンバーシップ関数Ａを発
生する。これらの関数ＢとＡはMIN回路91に与えられ，
この回路91からは周期τ２でみるとai∧B,期間τ１でみ
るとＡ∧Ｂ（要素でいえばrij）を表わす信号が出力さ
れ，α演算回路93に与えられる。
メンバーシップ関数回路83にはラベルとしてLB′が与
えられる。この回路83はメンバーシップ関数Ｂ′を出力
し，これはα演算回路93に与えられる。α演算回路93は
第５図を用いて説明したものであり，この回路93の出力
はMINホールド回路94に入力する。MINホールド回路94は
第８図に示される構成を有し，保持される電圧はリセッ
ト・パルスRPによってクリアされるが，その前にサンプ
ル・ホールド回路43においてサンプリングの後，ホール
ドされるのはモーダス・ポネンスの場合と同じである。
そして，サンプル・ホールド回路43の出力はデファジフ
ァイア36に与えられ，期間２τ１の間で確定値AW′が決
定されるのもモーダス・ポネンスの場合と同じである。
えられる。この回路83はメンバーシップ関数Ｂ′を出力
し，これはα演算回路93に与えられる。α演算回路93は
第５図を用いて説明したものであり，この回路93の出力
はMINホールド回路94に入力する。MINホールド回路94は
第８図に示される構成を有し，保持される電圧はリセッ
ト・パルスRPによってクリアされるが，その前にサンプ
ル・ホールド回路43においてサンプリングの後，ホール
ドされるのはモーダス・ポネンスの場合と同じである。
そして，サンプル・ホールド回路43の出力はデファジフ
ァイア36に与えられ，期間２τ１の間で確定値AW′が決
定されるのもモーダス・ポネンスの場合と同じである。
第32図に示す回路は前件部に１つのファジィ命題をも
つ１つのインプリケーションが存在する場合の推論を行
なうものであるが，これを上述した考え方にしたがって
拡張し，複数のインプリケーションが存在する場合の推
論，およびインプリケーションの前件部に複数のファジ
ィ命題をもつ推論にも応用できる。
つ１つのインプリケーションが存在する場合の推論を行
なうものであるが，これを上述した考え方にしたがって
拡張し，複数のインプリケーションが存在する場合の推
論，およびインプリケーションの前件部に複数のファジ
ィ命題をもつ推論にも応用できる。
第32図に示したスイープ・タイプのファジィ・コンピ
ュータは，スイープ信号SWが与えられる第１のメンバー
シップ関数回路（81）と，ステップ信号STが与えられる
第２のメンバーシップ関数回路（82）と，これらのメン
バーシップ関数回路の出力を入力とするファジィ関係を
表わす演算を行なう回路（91）と，スイープ信号SWが与
えられ，プレミスにおけるメンバーシップ関数を表わす
信号を出力する第３のメンバーシップ関数回路（83）
と，演算回路（91）の出力と関数回路（83）の出力とを
入力とし，所定のファジィ推論を行なうファジィ推論演
算回路（84,85,92,42,93,94）とから構成されるとまと
めることができる。ファジィ推論演算回路は切換回路8
4,85を設けずに，回路92と42または回路93と94によって
構成することもできる。上述の＊または◎の演算として
MIN/MAX演算またはαコンポジションを用いずに他の演
算を用いる場合には，回路92,42または回路93,94の代わ
りに上記他の演算を行なう回路がファジィ推論検算回路
として用いられよう。さらに，＊または◎の演算を行な
う複数の回路を設けておきそのうちの１つの切換回路8
4,85で切換えるようにすることもできる。この場合には
モーダス・ポネンスのファジィ推論（またはモーダス・
トレンスのファジィ推論）のための演算の種類を選択で
きるということになる。さらに場合によってはステップ
信号に代えて三角波，鋸歯状歯等のスイープ信号を用い
ることもできる。
ュータは，スイープ信号SWが与えられる第１のメンバー
シップ関数回路（81）と，ステップ信号STが与えられる
第２のメンバーシップ関数回路（82）と，これらのメン
バーシップ関数回路の出力を入力とするファジィ関係を
表わす演算を行なう回路（91）と，スイープ信号SWが与
えられ，プレミスにおけるメンバーシップ関数を表わす
信号を出力する第３のメンバーシップ関数回路（83）
と，演算回路（91）の出力と関数回路（83）の出力とを
入力とし，所定のファジィ推論を行なうファジィ推論演
算回路（84,85,92,42,93,94）とから構成されるとまと
めることができる。ファジィ推論演算回路は切換回路8
4,85を設けずに，回路92と42または回路93と94によって
構成することもできる。上述の＊または◎の演算として
MIN/MAX演算またはαコンポジションを用いずに他の演
算を用いる場合には，回路92,42または回路93,94の代わ
りに上記他の演算を行なう回路がファジィ推論検算回路
として用いられよう。さらに，＊または◎の演算を行な
う複数の回路を設けておきそのうちの１つの切換回路8
4,85で切換えるようにすることもできる。この場合には
モーダス・ポネンスのファジィ推論（またはモーダス・
トレンスのファジィ推論）のための演算の種類を選択で
きるということになる。さらに場合によってはステップ
信号に代えて三角波，鋸歯状歯等のスイープ信号を用い
ることもできる。
（９）スイープ・タイプのファジィ・コントローラ 一般にコントローラは制御対象から得られる制御量を
入力とし，所望の制御をするために制御対象に対して操
作量を出力する。制御量，操作量のいずれも１つの確定
的な値である。ファジィ・コントローラもまた確定的な
値を入力とし，ファジィ推論を行なった上で確定的な値
を出力する。これに対して上述のファジィ・コンピュー
タにおいては入力はファジィ集合またはメンバーシップ
関数Ａ′で与えられ，ファジィ集合またはメンバーシッ
プ関数Ｂ′（場合によっては確定値BW′）を出力する。
入力とし，所望の制御をするために制御対象に対して操
作量を出力する。制御量，操作量のいずれも１つの確定
的な値である。ファジィ・コントローラもまた確定的な
値を入力とし，ファジィ推論を行なった上で確定的な値
を出力する。これに対して上述のファジィ・コンピュー
タにおいては入力はファジィ集合またはメンバーシップ
関数Ａ′で与えられ，ファジィ集合またはメンバーシッ
プ関数Ｂ′（場合によっては確定値BW′）を出力する。
ファジィ・コントローラにおけるファジィ推論を第17
図との対比の上で,1つのインプリケーションの場合につ
いて，グラフ的に表わすと第34図に示すようになる。メ
ンバーシップ関数ＡとＢとを含むインプリケーションに
対して，確定値xAを与えたときのファジィ推論結果は斜
線で示すＢ′となる。この推論結果を非ファジィ化する
ことにより確定的な推論結果BW′が得られることにな
る。
図との対比の上で,1つのインプリケーションの場合につ
いて，グラフ的に表わすと第34図に示すようになる。メ
ンバーシップ関数ＡとＢとを含むインプリケーションに
対して，確定値xAを与えたときのファジィ推論結果は斜
線で示すＢ′となる。この推論結果を非ファジィ化する
ことにより確定的な推論結果BW′が得られることにな
る。
複数のインプリケーションが存在するファジィ推論に
適用されるファジィ・コントローラの一構成例が第35図
に示されている。入力は確定値xAで与えられるからメン
バーシップ関数Ａ′を出力する回路（コンピュータにお
けるMFC2）は不要となる。メンバーシップ関数A1の回路
31に入力としてxAが与えられる。この回路31の出力は，
メンバーシップ関数回路33の出力B1が入力するMIN回路4
4に与えられる。回路33はその入力としてスイープ信号
が与えられている。MIN回路44の出力B1′はMAX回路37に
入力する。複数のインプリケーションに対して上記の回
路が設けられ，すべてのMIN回路44の出力B1′〜Br′がM
AX回路37に入力する。MAX回路37の出力Ｂ′からデファ
ジファイア36によって確定値BW′が決定され，出力され
る。
適用されるファジィ・コントローラの一構成例が第35図
に示されている。入力は確定値xAで与えられるからメン
バーシップ関数Ａ′を出力する回路（コンピュータにお
けるMFC2）は不要となる。メンバーシップ関数A1の回路
31に入力としてxAが与えられる。この回路31の出力は，
メンバーシップ関数回路33の出力B1が入力するMIN回路4
4に与えられる。回路33はその入力としてスイープ信号
が与えられている。MIN回路44の出力B1′はMAX回路37に
入力する。複数のインプリケーションに対して上記の回
路が設けられ，すべてのMIN回路44の出力B1′〜Br′がM
AX回路37に入力する。MAX回路37の出力Ｂ′からデファ
ジファイア36によって確定値BW′が決定され，出力され
る。
インプリケーションの前件部に２個のファジィ命題が
存在する場合には，第36図に示すように,2つのメンバー
シップ関数回路31a,31bが設けられ，これらの回路31a,3
1bの確定入力xA,xBが与えられる。回路31aおよび31bの
出力はMINまたはMAX回路45に与えられる。この回路45の
出力とメンバーシップ関数回路33cの出力であるメンバ
ーシップ関数ＣとのMIN演算結果Ｃ′がMIN回路44から出
力される。この推論結果Ｃ′はファジィ関数であるから
その確定値がデファジファイアで決定される。
存在する場合には，第36図に示すように,2つのメンバー
シップ関数回路31a,31bが設けられ，これらの回路31a,3
1bの確定入力xA,xBが与えられる。回路31aおよび31bの
出力はMINまたはMAX回路45に与えられる。この回路45の
出力とメンバーシップ関数回路33cの出力であるメンバ
ーシップ関数ＣとのMIN演算結果Ｃ′がMIN回路44から出
力される。この推論結果Ｃ′はファジィ関数であるから
その確定値がデファジファイアで決定される。
インプリケーションの前件部に３つ以上の命題がある
場合にもこれを処理するファジィ・コントローラを第36
図の考え方を拡張して構成できるのはいうまでもない。
場合にもこれを処理するファジィ・コントローラを第36
図の考え方を拡張して構成できるのはいうまでもない。
付記 （１）複数のインプリケーション・ルールが存在する場
合に適用されるファジィ・コンピュータであって、複数
の上記ファジィ推論合成回路と、これらのファジィ推論
合成回路の出力信号に対してインプリケーション・ルー
ルの連結演算を実行する連結演算回路とをさらに備えて
いる特許請求の範囲第（１）項に記載のスイープ・タイ
プのファジィ・コンピュータ。
合に適用されるファジィ・コンピュータであって、複数
の上記ファジィ推論合成回路と、これらのファジィ推論
合成回路の出力信号に対してインプリケーション・ルー
ルの連結演算を実行する連結演算回路とをさらに備えて
いる特許請求の範囲第（１）項に記載のスイープ・タイ
プのファジィ・コンピュータ。
（２）上記ファジィ推論合成回路または上記連結演算回
路の出力信号から１つの確定値を決定するデファジファ
イアをさらに備えている特許請求の範囲第（１）項また
は付記（１）項に記載のスイープタイプのファジィ・コ
ンピュータ。
路の出力信号から１つの確定値を決定するデファジファ
イアをさらに備えている特許請求の範囲第（１）項また
は付記（１）項に記載のスイープタイプのファジィ・コ
ンピュータ。
（３）複数のインプリケーション・ルールが存在する場
合に適用されるファジィ・コンピュータであって、複数
の上記ファジィ演算回路と、これらのファジィ演算回路
の出力信号に対してインプリケーション・ルールの連結
演算を実行する連結演算回路とを備え、この連結演算回
路の出力が上記デファジファイアに与えられる、特許請
求の範囲第（２）項に記載のスイープ・タイプのファジ
ィ・コントローラ。
合に適用されるファジィ・コンピュータであって、複数
の上記ファジィ演算回路と、これらのファジィ演算回路
の出力信号に対してインプリケーション・ルールの連結
演算を実行する連結演算回路とを備え、この連結演算回
路の出力が上記デファジファイアに与えられる、特許請
求の範囲第（２）項に記載のスイープ・タイプのファジ
ィ・コントローラ。
（４）第１および第２の差動回路において、それぞれ、
上記抵抗と一方のトランジスタとの間にダイオード接続
トランジスタが接続され、このトランジスタを短絡する
第１のスイッチング素子が設けられている、 特許請求の範囲第（５）項に記載のメンバーシップ関
数回路。
上記抵抗と一方のトランジスタとの間にダイオード接続
トランジスタが接続され、このトランジスタを短絡する
第１のスイッチング素子が設けられている、 特許請求の範囲第（５）項に記載のメンバーシップ関
数回路。
（５）第２の差動回路において、ラベル電圧入力端子と
一方のトランジスタとの間に第２のスイッチング素子が
設けられている、特許請求の範囲第（５）項に記載のメ
ンバーシップ関数回路。
一方のトランジスタとの間に第２のスイッチング素子が
設けられている、特許請求の範囲第（５）項に記載のメ
ンバーシップ関数回路。
（６）第１の差動回路において、入力電圧入力端子と一
方のトランジスタとの間に第３のスイッチング素子が設
けられている、特許請求の範囲第（５）項に記載のメン
バーシップ関数回路。
方のトランジスタとの間に第３のスイッチング素子が設
けられている、特許請求の範囲第（５）項に記載のメン
バーシップ関数回路。
（７）上記MIN回路の出力電圧を強制的に常時所定電圧
に保つための回路が設けられている、特許請求の範囲第
（５）項に記載のメンバーシップ関数回路。
に保つための回路が設けられている、特許請求の範囲第
（５）項に記載のメンバーシップ関数回路。
（８）第２または第３のファジィ演算回路の出力信号か
ら第２の周期を基準として１つの確定値を決定するデフ
ァジファイアさらに備えている特許請求の範囲第（９）
項に記載のスイープ・タイプのファジィ・コンピュー
タ。
ら第２の周期を基準として１つの確定値を決定するデフ
ァジファイアさらに備えている特許請求の範囲第（９）
項に記載のスイープ・タイプのファジィ・コンピュー
タ。
（９）それぞれ異なるファジィ演算を実行する複数の第
２の演算回路と、 第１の演算回路の出力および第３のメンバーシップ関
数回路の出力を上記複数の第２の演算回路に対して切換
える切換回路と、 を備えた特許請求の範囲第（11）項に記載のスイープ
・タイプのファジィ・コンピュータ。
２の演算回路と、 第１の演算回路の出力および第３のメンバーシップ関
数回路の出力を上記複数の第２の演算回路に対して切換
える切換回路と、 を備えた特許請求の範囲第（11）項に記載のスイープ
・タイプのファジィ・コンピュータ。
第１図はMIN回路を示す回路図，第２図はMAX回路を示す
回路図である。 第３図はα演算回路の概念を示すものであり，第４図は
同回路の入，出力特性を示すグラフ，第５図は同回路の
具体的構成を示す回路図である。 第６図はMAXホールド回路を示すブロック図，第７図は
同回路の動作を示す波形図である。 第８図はMINホールド回路を示すブロック図である。 第９図はメンバーシップ関数を示すグラフで，同図
（Ａ）は一般的な形を，同図（Ｂ）は三角形状および台
形状の同関数を，同図（Ｃ）はＺ関数およびＳ関数をそ
れぞれ示している。 第10図は鋸歯状スイープ信号とメンバーシップ関数信号
波形とを示す波形図，第11図は三角波スイープ信号とメ
ンバーシップ関数信号波形とを示す波形図である。 第12図はメンバーシップ関数回路の構成例を示す回路
図，第13図は同回路を説明するために同回路の一部を抜
出して示す回路図，第14図（Ａ）〜（Ｅ）は同回路の信
号を示すグラフである。 第15図は基本的なスイープ・タイプのファジィ・コンピ
ュータの概念を示すブロック図，第16図は複数のインプ
リケーションをもつファジィ推論に適用されるスイープ
・タイプのファジィ・コンピュータの概念を示すブロッ
ク図である。 第17図はファジィ推論の過程を模式的に表わした説明図
である。 第18図はスイープ・タイプのファジィ・コンピュータの
第１の例を示すブロック図，第19図はその動作を示す波
形図である。 第20図はスイープ・タイプのファジィ・コンピュータの
第２の例を示すブロック図，第21図は重心決定回路を示
す回路図，第22図はサンプル・ホールド回路を示す回路
図，第23図は上記第２の例のファジィ・コンピュータの
動作を示す波形図である。 第24図は重心決定の原理を示す波形図，第25図は重心決
定回路の主要部を示す回路図，第26図および第27図は重
心決定回路の主要部の他の例を示す回路図である。 第28図はインプリケーションの前掲図に２つのファジィ
命題があるファジィ推論に適用される拡張されたスイー
プ・タイプのファジィ・コンピュータを示すブロック
図，第29図はその変形例を示すブロック図，第30図はさ
らに他の変形例を示すブロック図である。 第31図はコントロールドMIN/MAX回路を示す回路図であ
る。 第32図はモーダス・ポネンスおよびモーダス・トレンス
の両方の推論形式の推論が可能なスイープ・タイプのフ
ァジィ・コンピュータを示すブロック図，第33図
（Ａ），（Ｂ）はその信号を示す波形図である。 第34図はファジィ・コントローラにおける推論過程の説
明図，第35図はスイープ・タイプのファジィ・コントロ
ーラの構成を示すブロック図，第36図は同コントローラ
の他の例を示すブロック図である。 11……比較回路， 13……MAX回路， 21,22,22A……差動回路， 31,32,33,31a,31b,32a,32b,33c,81,82,83……メンバー
シップ関数回路， 34……ファジィ推論合成回路， 35……タイミング回路,36……デファジファイア， 37……MAX回路， 41,41a,41b,44,44A,46,91,92……MIN回路， 42,42a,42b,43A……MAXホールド回路， 43,43a,43b……サンプル・ホールド回路， 45……MINまたはMAX回路， 47……コントロールドMIN/MAX回路， 60A,60B……電流源， 61……重心決定回路， 63……切換回路， 64……コンパレータ， 67……２倍の増幅回路， 71……サンプル・ホールド回路， 84,85……切換回路， 93……α演算回路， Q11,Q12……MIN回路のトランジスタ， Q31,Q32,Q41,Q42……差動回路のトランジスタ， Q33,Q43……ダイオード接続トランジスタ， Q51,Q52,Q56,Q47,Q58,Q59……切換回路のトランジス
タ， RL……抵抗（電流／電圧変換回路）， SW1,SW2,SW3,SW4……スイッチング素子， C1,C2,C11,C12……コンデンサ， SW……スイープ信号， ST……ステップ信号（スイープ信号）。
回路図である。 第３図はα演算回路の概念を示すものであり，第４図は
同回路の入，出力特性を示すグラフ，第５図は同回路の
具体的構成を示す回路図である。 第６図はMAXホールド回路を示すブロック図，第７図は
同回路の動作を示す波形図である。 第８図はMINホールド回路を示すブロック図である。 第９図はメンバーシップ関数を示すグラフで，同図
（Ａ）は一般的な形を，同図（Ｂ）は三角形状および台
形状の同関数を，同図（Ｃ）はＺ関数およびＳ関数をそ
れぞれ示している。 第10図は鋸歯状スイープ信号とメンバーシップ関数信号
波形とを示す波形図，第11図は三角波スイープ信号とメ
ンバーシップ関数信号波形とを示す波形図である。 第12図はメンバーシップ関数回路の構成例を示す回路
図，第13図は同回路を説明するために同回路の一部を抜
出して示す回路図，第14図（Ａ）〜（Ｅ）は同回路の信
号を示すグラフである。 第15図は基本的なスイープ・タイプのファジィ・コンピ
ュータの概念を示すブロック図，第16図は複数のインプ
リケーションをもつファジィ推論に適用されるスイープ
・タイプのファジィ・コンピュータの概念を示すブロッ
ク図である。 第17図はファジィ推論の過程を模式的に表わした説明図
である。 第18図はスイープ・タイプのファジィ・コンピュータの
第１の例を示すブロック図，第19図はその動作を示す波
形図である。 第20図はスイープ・タイプのファジィ・コンピュータの
第２の例を示すブロック図，第21図は重心決定回路を示
す回路図，第22図はサンプル・ホールド回路を示す回路
図，第23図は上記第２の例のファジィ・コンピュータの
動作を示す波形図である。 第24図は重心決定の原理を示す波形図，第25図は重心決
定回路の主要部を示す回路図，第26図および第27図は重
心決定回路の主要部の他の例を示す回路図である。 第28図はインプリケーションの前掲図に２つのファジィ
命題があるファジィ推論に適用される拡張されたスイー
プ・タイプのファジィ・コンピュータを示すブロック
図，第29図はその変形例を示すブロック図，第30図はさ
らに他の変形例を示すブロック図である。 第31図はコントロールドMIN/MAX回路を示す回路図であ
る。 第32図はモーダス・ポネンスおよびモーダス・トレンス
の両方の推論形式の推論が可能なスイープ・タイプのフ
ァジィ・コンピュータを示すブロック図，第33図
（Ａ），（Ｂ）はその信号を示す波形図である。 第34図はファジィ・コントローラにおける推論過程の説
明図，第35図はスイープ・タイプのファジィ・コントロ
ーラの構成を示すブロック図，第36図は同コントローラ
の他の例を示すブロック図である。 11……比較回路， 13……MAX回路， 21,22,22A……差動回路， 31,32,33,31a,31b,32a,32b,33c,81,82,83……メンバー
シップ関数回路， 34……ファジィ推論合成回路， 35……タイミング回路,36……デファジファイア， 37……MAX回路， 41,41a,41b,44,44A,46,91,92……MIN回路， 42,42a,42b,43A……MAXホールド回路， 43,43a,43b……サンプル・ホールド回路， 45……MINまたはMAX回路， 47……コントロールドMIN/MAX回路， 60A,60B……電流源， 61……重心決定回路， 63……切換回路， 64……コンパレータ， 67……２倍の増幅回路， 71……サンプル・ホールド回路， 84,85……切換回路， 93……α演算回路， Q11,Q12……MIN回路のトランジスタ， Q31,Q32,Q41,Q42……差動回路のトランジスタ， Q33,Q43……ダイオード接続トランジスタ， Q51,Q52,Q56,Q47,Q58,Q59……切換回路のトランジス
タ， RL……抵抗（電流／電圧変換回路）， SW1,SW2,SW3,SW4……スイッチング素子， C1,C2,C11,C12……コンデンサ， SW……スイープ信号， ST……ステップ信号（スイープ信号）。
───────────────────────────────────────────────────── フロントページの続き (54)【発明の名称】 スイープ・タイプのファジィ・コンピュータ，スイープ・タイプのファジィ・コントローラ，な らびにこれらで用いられるメンバーシップ関数回路，スイープ・タイプのメンバーシップ関数出 力回路，デファジファィア，重心決定回路およびα演算回路
Claims (12)
- 【請求項１】モーダス・ポネンスおよびモーダス・トレ
ンスの少なくとも一方のファジィ推論を実行するファジ
ィ・コンピュータであって、 一定周期のスイープ信号を発生するスイープ信号発生回
路、 スイープ信号に同期して、インプリケーションおよびプ
レミスにおける少なくとも３種類のメンバーシップ関数
を時間軸上で表わす信号を出力するメンバーシップ関数
回路、および 入力する少なくとも３種類のメンバーシップ関数を表わ
す信号に対して所定のファジィ演算を実行し、スイープ
信号に同期して、演算結果を時間軸上で表わす信号を出
力するファジィ推論合成回路、 を備えたスイープ・タイプのファジィ・コンピュータ。 - 【請求項２】確定入力が与えられ、第１のメンバーシッ
プ関数の上記入力に対応する値を表わす信号を出力する
第１のメンバーシップ関数回路、 一定周期のスイープ信号を発生するスイープ信号発生回
路、 入力するスイープ信号に同期して第２のメンバーシップ
関数を表わす信号を出力する第２のメンバーシップ関数
回路、 上記２つのメンバーシップ関数回路の出力に対して所定
のファジィ演算を実行し、その演算結果を表わす信号を
出力するファジィ演算回路、および 上記ファジィ演算回路の出力信号から１つの確定出力を
決定するデファジファイア、 を備えているスイープ・タイプのファジィ・コントロー
ラ。 - 【請求項３】インプリケーションの前件部に複数のファ
ジィ命題を含むファジィ推論に適用されるファジィ・コ
ンピュータであり、 一定周期のスイープ信号を発生するスイープ信号発生回
路、 インプリケーションの前件部の複数のファジィ命題にお
けるメンバーシップ関数を表わしかつスイープ信号に同
期する信号をそれぞれ出力する複数の第１のメンバーシ
ップ関数回路、 プレミスの前件部の複数のファジィ命題におけるメンバ
ーシップ関数を表わしかつスイープ信号に同期する信号
をそれぞれ出力する複数の第２のメンバーシップ関数回
路、 第１のメンバーシップ関数回路の出力とそれに対応する
第２のメンバーシップ関数回路の出力に対して第１のフ
ァジィ演算をそれぞれ実行する複数の第１のファジィ演
算回路、 複数の第１のファジィ演算回路の出力に対してインプリ
ケーションにおけるファジィ命題の結合に対応する演算
を実行する結合演算回路、 インプリケーションの後件部のメンバーシップ関数を表
わしかつスイープ信号に同期する信号を出力する第３の
メンバーシップ関数回路、および 結合演算回路の出力と第３のメンバーシップ関数回路の
出力に対して第２のファジィ演算を実行する第２のファ
ジィ演算回路、 を備えたスイープ・タイプのファジィ・コンピュータ。 - 【請求項４】インプリケーションの前件部に複数のファ
ジィ命題を含むファジィ推論に適用されるファジィ・コ
ントローラであり、 確定入力が与えられたときに、インプリケーションの前
件部の複数のファジィ命題におけるメンバーシップ関数
の上記確定入力に対応する値を表わす信号をそれぞれ出
力する複数の第１のメンバーシップ関数回路、 複数の第１のメンバーシップ関数回路の出力に対してイ
ンプリケーションにおけるファジィ命題の結合に対応す
る演算を実行する結合演算回路、 一定周期のスイープ信号を発生するスイープ信号発生回
路、 インプリケーションの後件部のメンバーシップ関数を表
わしかつスイープ信号に同期する信号を出力する第２の
メンバーシップ関数回路、 結合演算回路の出力と第２のメンバーシップ関数回路の
出力に対して所定のファジィ演算を実行するファジィ演
算回路、および ファジィ演算回路の出力信号から１つの確定出力を決定
するデファジファイア、 を備えたスイープ・タイプのファジィ・コントローラ。 - 【請求項５】２つのトランジスタを含み、一方のトラン
ジスタが入力電圧によって制御され、他方のトランジス
タがラベル電圧によって制御され、これらのトランジス
タの出力側が勾配を決定する抵抗を介して相互に接続さ
れ、この抵抗と他方のトランジスタとの間に接続される
電流源によって駆動される第１の差動回路、 ２つのトランジスタを含み、一方のトランジスタがラベ
ル電圧によって制御され、他方のトランジスタが入力電
圧によって制御され、これらのトランジスタの出力側が
勾配を決定する抵抗を介して相互に接続され、この抵抗
と他方のトランジスタとの間に接続される電流源によっ
て駆動される第２の差動回路、 第１と第２の差動回路の他方のトランジスタに流れる電
流をそれぞれ電圧に変換する２つの電流／電圧変換回
路、および これらの電流／電圧変換回路の出力電圧の小さい方を出
力するMIN回路、 を備えたメンバーシップ関数回路。 - 【請求項６】スイープ信号に同期して出力されかつファ
ジィ演算結果を時間軸上で表わす信号の重心に対応する
時刻を検出する重心決定回路、および 決定された重心に対応する時刻を表わす電圧をスイープ
信号に関連して発生しかつ保持する回路、 を備えたデファジファイア。 - 【請求項７】第１のコンデンサ、 第１のコンデンサの1/2の静電容量をもつ第２のコンデ
ンサ、 入力電流を第１の期間においては第１のコンデンサに与
え、第２の期間においては第２のコンデンサに与えるよ
うに切換える切換回路、および 上記両コンデンサの出力電圧を比較するコンパレータ、 を備えた重心決定回路。 - 【請求項８】等しい静電容量をもつ２つの第１、第２の
コンデンサ、 入力信号の２倍の電流または２倍の電圧を生成する回
路、 第１の期間においては入力信号の電流または電圧を第１
のコンデンサに与え、第２の期間においては入力信号の
２倍の電流または２倍の電圧を第２のコンデンサに与え
る切換回路、および 上記両コンデンサの出力電圧を比較するコンパレータ、 を備えた重心決定回路。 - 【請求項９】第１の周期をもつ第１のスイープ信号を発
生する第１のスイープ信号発生回路、 第１の周期の間ほぼ一定値に保持され、かつ第１の周期
よりも長い第２の周期をもつ第２のスイープ信号を発生
する第２のスイープ信号発生回路、 第１のスイープ信号が与えられ、これに同期した第１の
メンバーシップ関数を表わす信号を出力する第１のメン
バーシップ関数回路、 第２のスイープ信号が与えられ、これに同期した第２の
メンバーシップ関数を表わす信号を出力する第２のメン
バーシップ関数回路、 第１と第２のメンバーシップ関数回路の出力信号を入力
し、モーダス・ポネンスとモーダス・トレンスのファジ
ィ推論に共通の第１のファジィ演算を実行する第１のフ
ァジィ演算回路、 モーダス・ポネンスに特有のファジィ演算を実行する第
２のファジィ演算回路、 モーダス・トレンスに特有のファジィ演算を実行する第
３のファジィ演算回路、 第１のスイープ信号が与えられ、これに同期した第３の
メンバーシップ関数を表わす信号を出力する第３のメン
バーシップ関数回路、および 第１のファジィ演算回路の出力と第３のメンバーシップ
関数回路の出力とを、切換信号に応じて第２または第３
のファジィ演算回路に与える切換回路、 を備えたスイープ・タイプのファジィ・コンピュータ。 - 【請求項１０】２つの入力を比較し、一方の入力が他方
の入力よりも小さいときにファジィ真理値１を表わす信
号を出力する比較回路、および この比較回路の出力と他方の入力の大きい方を選択して
出力するMAX回路、 を備えたα演算回路。 - 【請求項１１】モーダス・ポネンスおよびモーダス・ト
レンスの少なくとも一方のファジィ推論を実行するファ
ジィ・コンピュータであって、 第１の周期をもつ第１のスイープ信号を発生する第１の
スイープ信号発生回路、 第１の周期よりも長い第２の周期をもつ第２のスイープ
信号を発生する第２のスイープ信号発生回路、 第１のスイープ信号が与えられ、これに同期した第１の
メンバーシップ関数を表わす信号を出力する第１のメン
バーシップ関数回路、 第２のスイープ信号が与えられ、これに同期した第２の
メンバーシップ関数を表わす信号を出力する第２のメン
バーシップ関数回路、 第１と第２のメンバーシップ関数回路の出力信号を入力
し、ファジィ関数を表わす演算を実行する第１の演算回
路、 第１のスイープ信号が与えられ、これに同期した第３の
メンバーシップ関数を表わす信号を出力する第３のメン
バーシップ関数回路、および 第１の演算回路の出力と第３のメンバーシップ関数回路
の出力とを入力し、所定のファジィ演算を実行する第２
の演算回路、 を備えたスイープ・タイプのファジィ・コンピュータ。 - 【請求項１２】入力信号に対したメンバーシップ関数を
表わす信号を出力するメンバーシップ関数回路、および 所定周期のスイープ信号を出力するスイープ信号発生回
路を備え、 スイープ信号発生回路の出力スイープ信号をメンバーシ
ップ関数回路にその入力信号として与えることにより、
スイープ信号に同期した時間軸上に分布したメンバーシ
ップ関数を表わす信号を得る、 スイープ・タイプのメンバーシップ関数出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63049830A JP2693167B2 (ja) | 1988-03-04 | 1988-03-04 | スイープ・タイプのファジィ・コンピュータ，スイープ・タイプのファジィ・コントローラ，ならびにこれらで用いられるメンバーシップ関数回路，スイープ・タイプのメンバーシップ関数出力回路，デファジファィア，重心決定回路およびα演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63049830A JP2693167B2 (ja) | 1988-03-04 | 1988-03-04 | スイープ・タイプのファジィ・コンピュータ，スイープ・タイプのファジィ・コントローラ，ならびにこれらで用いられるメンバーシップ関数回路，スイープ・タイプのメンバーシップ関数出力回路，デファジファィア，重心決定回路およびα演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01224802A JPH01224802A (ja) | 1989-09-07 |
| JP2693167B2 true JP2693167B2 (ja) | 1997-12-24 |
Family
ID=12842001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63049830A Expired - Fee Related JP2693167B2 (ja) | 1988-03-04 | 1988-03-04 | スイープ・タイプのファジィ・コンピュータ，スイープ・タイプのファジィ・コントローラ，ならびにこれらで用いられるメンバーシップ関数回路，スイープ・タイプのメンバーシップ関数出力回路，デファジファィア，重心決定回路およびα演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2693167B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999054840A1 (fr) * | 1998-04-17 | 1999-10-28 | Kabushiki Kaisha Ultraclean Technology Research Institute | Unite de calcul a semi-conducteur |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2563002B2 (ja) * | 1991-03-04 | 1996-12-11 | 株式会社ミクニ | パルス発生用重心決定回路 |
| EP0509796A3 (en) * | 1991-04-15 | 1993-05-12 | Mikuni Corporation | Defuzzifier circuit |
| JP3188298B2 (ja) * | 1991-12-28 | 2001-07-16 | ローム株式会社 | メンバーシップ関数発生装置 |
-
1988
- 1988-03-04 JP JP63049830A patent/JP2693167B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999054840A1 (fr) * | 1998-04-17 | 1999-10-28 | Kabushiki Kaisha Ultraclean Technology Research Institute | Unite de calcul a semi-conducteur |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01224802A (ja) | 1989-09-07 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |