JPH0254302A - グレード・コントローラブル・メンバーシップ関数回路，グレード・コントローラブル・メンバーシップ関数発生回路，これらを用いたファジィ・コンピュータおよびファジィ・コントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の要約 入力変数信号に対応した所定のメンバーシップ関数の関
数値を表わす信号を出力するメンバーシップ関数回路に
おいて、メンバーシップ関数のグレードが与えられる制
御信号に応じて制御される。同じように、メンバーシッ
プ関数を複数本の信号ラインＦに分布した信号レベルに
よって表わす信号を発生して出力するメンバーシップ関
数発生回路において２発生するメンバーシップ関数のグ
レードが制御信号によって制御される。このようなグレ
ード・コントローラブル・メンバーシップ関数回路、グ
レードナコントローラプル・メンバーシップ関数発生回
路を用いて、ファジィ・コンピュータ、ファジィ・コン
トローラにおける各インプリケーションまたはルール（
制御則）ごとの重み付けが可能となる。またグレードナ
コントローラプル・メンバーシップ関数回路を用いて代
数積規則に基づくファジィ・コントローラが実現する。

発明の背景 この発明は、グレード・コントローラブル・メンバーシ
ップ関数回路、グレードナコントローラプル・メンバー
シップ関数発生回路、これらを用いたファジィ−コンピ
ュータおよびファジィ・コントローラに関する。

偉人な人間の頭脳は、ストアされたプログラムの概念、
プール代数および安定な動作を行なうバイナリイ・ハー
ドウェアを調和させることによってディジタル・コンピ
ュータを創作した。その連続的な動作によって、深い論
理の展開、データの深い処理等が可能となった。ディジ
タル・コンピュータはその安定な動作によって信頼性が
高く、ディジタル・コンピュータ争システムは益々巨大
化しつつある。プログラムが人間のメンタルなレベルの
情報を含んでいない限り、ディジタル・コンピュータは
任意のプログラムが可能であり、この点でそれは汎用機
械とさえ呼ばれる。

ディジタル争コンピューターシステムの実現によって人
間の生活１社会が大きく変貌しつつある。

もう１つの（？？、大な人間の頭脳は１人間が何をどの
ように考え、相互にいかにコミュニケートするかについ
て考察し、非常に重要な概念「ファジネス」を創出した
。Ｌ、Ａ、Ｚａｄｃｈがファジィ集合の概念を提唱した
のが１９６５年である。それ以来ファジィの理論的検討
は数多くの論文で行なわれているが、その応用の報告は
まだ少なく、それもバイナリイ・ディジタル・コンピュ
ータの助けを借りてのみ行なわれているのが実情である
。

ファジィの研究において０人間の知識は、専門家のノウ
ハウのように口語情報で総括されるべき蓄積された経験
に基づくものである。ということが強調されている。こ
の言語情報は、一般にあいまいさ、漠然性、不確実性、
不完全性または不正確さを具備し、メンバーシップ関数
によって特徴づけられる。メンバーシップの大きさは０
．０〜１．０までの間の領域の数値によって表わされ、
この範囲内で嚢化する。

言語情報がディジタル・コンピュータによって取扱われ
る場合には、メンバーシップの大きさ（値）はバイナリ
イ・コードによって表わされる。このバイナリイ・コー
ドで表わされた値はバイナリイ電子回路において、スト
アされたプログラムにしたがって、繰返し何度も何度も
、ストアされ、転送され、そして演算される。したがっ
て、ディジタル拳システムによってファジィ情報を処理
するためには長い時間がかかるという問題がある。さら
に、バイナリイーコード化された値は信じられない程多
くのストアのためのおよび演算のためのデイバイスを必
要とする。ディジタル・コ〉・ピユータは上述のように
汎用機械ではあるが、ファジィ情報をリアル・タイムで
処理するためには必ずしも最適なものではない。ここに
。

ファジィ情報を効率的にかつ高速で処理できる他のタイ
プの機械の探求が要請されている。

発明のｉｌｌ要 この発明は、ファジィ情報の処理に適したハードウェア
・システム、とく１こファジィ拳コンピュータ、ファジ
ィ・コントローラと呼ばれるシステムにおいて有用なグ
レード・コントローラプル９メンバーシツプ関数回路お
よびグレード・コントローラブル・メンバーシップ関数
発生回路を提供することを目的とする。

この発明はまた。−１，記のグレード・コントローラブ
ル・メンバーシップ関数回路、グレードψコントローラ
プル・メンバーシップ関数発生回路を用いて構築された
ファジィ・コンピュータおよびファジィ・コントローラ
を提供することを目的とする。

第１の発明によるグレード・コントローラブル・メンバ
ーシップ関数回路は、出力信号のピーク・レベル部分が
ラベル信号によって定まるあらかじめ定められたメンバ
ーシップ関数を表わすレベルの信号を１入力信号に応じ
て出力するメンバーシップ関数回路、およびこのメンバ
ーシップ関数回路の出力信号のレベルを入力するグレー
ド制御信号に応じて制御するグレード制御回路を備えた
ことを特徴とする。

第１の発明によると、メンバーシップ関数回路から出力
されるメンバーシップ関数のグレードをグレード制御信
号に応じて変化させることが可能となる。

第２の発明によるグレード・コントローラブル・メンバ
ーシップ関数発生回路は、メンバーシップ関数を複数本
の信号ライン上に分布する信号レベルによって表わす信
号レベル分布を発生する信号分布発生回路、および与え
られるレベル信号に応じて、上記信号レベル分布を複数
本の出力信号ライン上の所定の位置に鹿換するスイッチ
・アレイを備え、上記信号分布発生回路が、＋５えられ
る制御信号のレベルを分割することにより複数レベルの
信号を発生する回路部分を備えていることを特徴とする
。

第２の発明によると、メンバーシップ関数発生回路から
発生するメンバーシップ関数のグレードを制御信号によ
って変化させることができる。

そして、第１および第２の発明によると、マニュアルに
よる調整または学習結果に応じてメンバーシップ関数の
グレードを調整することが可能であるから、インプリケ
ーション・ルールの重要度に応じてメンバーシップ関数
に重み付けを与えることが＋ｉＪ能となる。

第３の発明によるスイープ・タイプのファジィ・コント
０−ラは、与えられる１または複数の入力に応じたメン
バーシップ関数値を表わす信号、またはｆｆｉ　＆のメ
ンバーシップ関数値を表わす信号の所定のａ’！Ｊ結果
を表わす信号を出力する初段回路、一定周期のスイープ
信号を発生するスイープ信号発生回路、および入力する
スイープ信号に開明して所定のメンバーシップ関数を表
わす信号を出力するとともに、上記初段回路の出力信号
が制御信号として与えられこの制御信号に応じて出力す
るメンバーシップ関数を表わすｆＪ号のレベルが制御さ
れるグレード・コントローラブル・メンバーシップ関数
回路を含み１代数積規則に基づくファジィ推論を行なう
ことを特徴とする。

第３の発明によると９代数積規則に基づく推論を行なう
ファジィ・コントローラがきわめて簡単な構成で実現で
きる。

第４の発明によるパラレル・タイプのファジィ・コント
ローラは、与えられる１または複数の入力に応じたメン
バーシップ関数値を表わす信号、または複数のメンバー
シップ関数値を表わす信号の所定の演算結果を表わす信
号を出力する初段回路、およびメンバーシップ関数を表
わす複数本の信号ライン上に分布する信号レベルを発生
して出力するとともに、　　Ｌ　記？７７段回路の出力
信号が制御信号として与えられこの制御信号に応じて出
力する信号レベル分布のレベルが制御されるグレード・
コントローラブル・メンバーシップ関数発生回路を含み
１代数積規則に基づくファジィ推論を行なうことを特徴
とする。

第４の発明によると１代数積規則にしたがう推論演算を
行なうファジィ・コントローラが簡単な構成で実現でき
る。

第５の発明によるパラレル・タイプのファシイ・コント
ローラは、与えられる入力信号に応じたメンバーシップ
関数を表わす信号を出力するとともに、与えられる制御
信号に応じて出力するメンバーシップ関数を表わす信号
のレベルが制御される少なくとも１つのグレード・コン
トローラブル・メンバーシップ関数回路、メンバーシッ
プ関数を表わすｍ数本の信号ライン上に分布する信号レ
ベルを発生して出力するとともに、上記グレード・コン
トローラブル・メンバーシップ関数と同じ制御信号が与
えられ、この制御信号に応じて、出力する信号レベル分
布のレベルが制御されるグレード・コントローラブル・
メンバーシップ関数発生回路、ならびに上記グレード・
コントローラブル・メンバーシップ関数回路および上記
グレード・コントローラブル・メンバーシップ関数発生
回路の出力信号に対して所定のファジィ推論ｌ寅ｐを実
行するファジィ推論合成回路を備えたことを特徴とする
。

第５の発明によると、前件部および後件部のメンバーシ
ップ関数のグレードを制御しながらファジィ推論を行な
わせることができ、とくに学習機能をもつファジィ・シ
ステムにおいて有用なファジィ・コントローラが実現す
る。

第６の発明によるパラレル・タイプのファジィ・コンピ
ュータは、それぞれ異なるメンバーシップ関数を表わす
ｍ数本の信号ライン上に分布する信号レベルをそれぞれ
発生して出力するとともに、同じ制御信号が与えられ、
この制御信号に応じて出力する信号レベル分布のレベル
が制御される少なくとも３つのグレード・コントローラ
ブル・メンバーシップ関数発生回路、および上記少なく
とも３つのグレード・コントローラブル・メンバーシッ
プ関数発生回路の出力信号に対して所定のファジィ推論
演算を実行するファジィ推論エンジンを備えたことを特
徴とする。

第６の発明によると、前件部および後件部におけるメン
バーシップ関数のグレードを変えたり。

調整したりすることが可能であり、とくに学習機能を備
えたファジィ・システムにおいて有用なファジィ争コン
ピュータが実現する。

第７の発明によるスイープ・タイプのファジィ・コント
ローラは、与えられる入力信号に応じたメンバーシップ
関数を表わす信号を出力するとともに、与えられる制御
信号に応じて出力するメンバーシップ関数を表わす信号
のレベルが制御される少なくとも１つの第１のグレード
・コントローラブル・メンバーシップ関数回路、一定周
期のスイープ信号を発生するスイープ信号発生回路、ス
イープ信号に同期してメンバーシップ関数を時間軸１−
で表わす信号を出力するとともに、上記第１のグレード
・コントローラブル・メンバーシップ関数回路と同じ制
御信号が与えられ、この制御信号に応じて出力信号のレ
ベルが制御される第２のグレード・コントローラブル・
メンバーシップ関数回路、ならびに上記第１および第２
のグレード・コントローラブル・メンバーシップ関数回
路の出力信号に対して所定のファジィ推論演算を実行す
るファジィ推論合成回路を備えたことを特徴とする。

第７の発明によると、スイープ・タイプのファジィ・コ
ントローラにおいて前件部と後件部のメンバーシップ関
数のグレードを変化させることが０工能となり、とくに
学習機能を備えたファジィシステムに適したものとなる
。

第８の発明によるスイープ・タイプのファジィ・コンピ
ュータは、一定周期のスイープ信号を発生するスイープ
信号発生回路、スイープ信号に同期してそれぞれ異なる
メンバーシップ関数を時間軸トで表わす信号を出力する
とともに、同じ制御信号が与えられ、この制御信号に応
じて出力信号のレベルが制御される少なくとも３つのグ
レード・コントローラブル・メンバーシップ関数回路、
および上記グレード・コントローラブル・メンバーシッ
プ関数回路の出力信号に対して所定のファジィ推論演算
を実行するファジィ推論合成回路を備えたことを特徴と
する。

第８の発明によると、前件部と後件部のメンバーシップ
関数のグレードを変化させることができ、とくに学習機
能を備えたファジィ−システムの構築に適したファジィ
・コンピュータが実現スる。

実施例の説明 （１）ファジィ（ｆｌ、論ならびにファジィ・コンピュ
ータおよびファジィ・コントローラの概念人間の経験則
を最も単純化して。

「もしＸがＡならば、ｙはＢである」 （ＩＩ’　ｘ　　ｉｓ　Ａ、　　ｔｈｅｎ　ｙ　　Ｉｓ
　Ｂ）という命題で表現することができる。ここで。

「もしＸがＡならば」は前件部（ａｎｔｅｃｅｄｅｎｔ
）　。

「ｙはＢである」は後件部（ｃｏｎｓｅｑｕｅｎｔ）と
呼ばれる。ＡやＢが、「背が高い」　「作者いた人」。

「正の小さな値」等のあいまいな′ご語情報であるなら
ば、これらは上述したようにメンバーシップ関数によっ
て特徴づけることが可能である。すなわち、Ａ、Ｂはフ
ァジィ集合である（後述する具体的な回路の説明では、
Ａ、Ｂ等はメンバーシップ関数を表わす電圧信号を示す
）。

上記の命題は簡単に Ｘ鄭Ａ　　−ｙ−Ｂ と表現される。

人間は、前件部および後件部にファジィ表現を含む推論
をしばしば行なう。このタイプの推論は８典的なプール
論理を用いては満足に実行し得ない。

次のような形式の推論を考える。

インプリケーション（ＩａｐＨｃａｔｌｏｎ）　’Ｘ履
Ａ→ｙ■Ｂ ブレミス（ｐｒｅｍｉｓｅ）　： ｘ−Ａ’ 結論（ｃｏｎｃｌｕｓｉｏｎ）　：　　　　　Ｙ　−Ｂ
　’この推論の形式、すなわちインプリケーションがＩ
／：在するときに、与えられたプレミスから結論を推論
することを「−酸化されたモーダス・ボネンス（ｇｅｎ
ｅｒａｌｌｚｅｄ　ｍｏｄｕｓ　ｐｏｎｅｎｓ）　Ｊと
いう・次のように、多数のインプリケーション・ルール
が存在することもある。

インプリケーションｌ： ｘ−Ａ　　−ｏｙ−Ｂ　　　ｅｌｓｅまたはａｎｄイン
プリケーション２： Ｘ−Ａ　　−４ｙ＝Ｂ　　　ｅｌｓｅまたはａｎｄイン
プリケーションｒ： ｘ−Ａ−ｙ−Ｂ。

「 プレミス： ｘｍＡ’ 結　　論：　　　　　　　　　　ｙ＝Ｉ３／多数のイン
プリケーションはｅｌｓｅ　（さもなければ）またはａ
ｒ＋＋Ｊ　（かつ）で連結（ｃｏｎｎｅｃｔ　Ｉｖｅ）
されている。

「ＡからＢへのファジィ関係（ｆ’ｕｚｚｙ　ｒｅｌａ
ｔｔｏｎｆｒｏｍ　Ａ　ｔｏ　Ｂ）　Ｊという概念を考
工、コレヲＲＡＢと表わす（以下、単にＲと略す）。

一般に ｐ、　−（ａ　　、　　ａ２．−、　　ａ、　、−、ａ
　　）１ｍ Ｂ−（ｂ　、ｂ、　・・・、ｂ、、・・・、ｂ　　１１
　　２　　　　　　Ｊｎ としたとき、ＡからＢへのファジィ関係Ｒはｒ１ｊ″″
ａ１■ｂｊ で表わされる。

ファジィ関係を表わす演算のについては後述する。Ａ、
Ｂをメンバーシップ関数と考えると、上式はメンバーシ
ップ関数をサンプリングしてベクトルで記述した場合に
相当する。

１つのインプリケーション暢ルール（ｘｍＡ→ｙ＝Ｂ）
に対して、ブレミス（ｘ−Ａ’　）が与えられたときに
、これらから結論（ｙ−Ｂ’）を推論する場合の「推論
合成規則（ｃｏｍｐｏｓｌｔｌｏｎａｌｒｕｌｅ　ｏｆ
　１ｎｆｅｒｅｎｃｅ）Ｊは、ファジィ関係Ｒを用いて
次のように表わされる。

Ｂ’　−Ａ’　　＊Ｒ ＝［ａ’、ａ’、　　・・・　ａ　、　Ｌ、・・・、ａ
　′］１　　２　　　　　　　　　　ｍ −［ｂ　　　　、ｂ　　　　、　　・・・、ｂ、　　、
　・・・、ｂ　　　　］１　　　　２　　　　　　　　
　Ｊ　　　　　　　　　ｎｂ、−〇　（「、■ａ、　　
　）　　　　　　　　　　　（１）Ｊ　　　　　　　　
　［Ｊ　　　　　ｌ−■Ｉ（ａ　　　■ｂ、）＠ａ　　
　　ｌ　　　　　　（２）ＩＪ　　　　　　　１ ファジィ関係■を表わす演算は種々提案されティる。詳
しくはＭａｓａｈａｒｕ　Ｍｌｚｕｓｏｔｏ　ａｎｄｌ
ｌａｎｓ−Ｊｕｒｇｅｎ　　ＺＩｉｍｅｒｓａｒ＋ｎ、
　　”Ｃｏｍｐａｒｉｓｏｎ　　ｏｒ　　ＦｕｚｚｙＲ
ｅａｓｏｎｌｎｇ　　Ｍｅｔｈｏｄｓ、　　”Ｆｕｚｚ
ｙ　　５ｅｔｓ　　ａｎｄ　　５ｙｓｔｃｖｓＶｏ１．
８．　Ｎｏ、３．　ｐｐ、２５３−２８３．　（１９８
２）を参照。

既に提案された代表的なファジィ関係には次のようなも
のがある。

’ｔｊ−ａｉ　ＡｂｊＭＩＮ演算規則 ｒ１ｊ−（ａｌＡｂｊ）■（１−ａ　ｔ　）　　ＭＡＸ
規則ｒ　ｔ　Ｊ−１△（１−ａ、Ａｂｊ）　　　　算術
規則上記の旧Ｎ演算規則が最もよく知られており。

産業的な応用においてその有効性も証明されているので
、以下に述べる具体的な回路例では旧Ｎ演算規則を採用
する。しかしながら、他の多くの演算規則も適用可能で
あるのはいうまでもない。

」二式における＊の演算（すなわち■とのの演算）にも
種々の演算が提案されている。たとえば旧Ｎ／ＭＡＸ演
算１代数積／　ＭＡＸ演算を用いるもの等々である。以
下に述べる具体的な回路例では。

最もよく使用されている旧Ｎ／ＷＡＸ演算を＊の演算と
して用いる。すなわち、■の演算としてＭＡＸ演算を、
■としてＭＩＮ演算を採用する。

したがって、推論合成規則による結論ｂｊは、＊演算と
してＭＩＮ　／ＭＡＸ演算を用い、ファジィ関係として
ＭＩＮ演算規則を用いると２次のように表わされる。

ｂ　Ｊ　　−Ｖ　ｌ　（ａ　　Ａｂ　’　）八ａ　　　
ｌ　　　（３−１）１１Ｊ　　　　　ｌ −ｖ　＋ｂ、△（ａ　　Ａａ　　　月 １　　　　　コ　　　　　　　　ＩＩ −ｂ、　　△　（Ｖ（ａ　　　Ａ　　ａ　　　　月　　
　（３−２）Ｊ、ｉｌ 上式から、ファジィ推論エンジンまたはファジィ推論合
成回路は主要に旧Ｎ回路およびＭＡＸ回路を用いて構成
されることが理解されよう。

ファジィ・コンピュータおよびファジィ・コントローラ
の構成について説明する前にメンバーシップ関数につい
て若干説明しておく。

メンバーシップ関数は、一般的には、第１図（Ａ）にそ
の−例が示されているように２曲線で表現されることが
多い。しかし２曲線で表現されるべきかどうかはメンバ
ーシップ関数にとって本質的なことではない。メンバー
シップ関数のより重要な特徴は、それがＯ〜１までの連
続的な値をとるということである。

他方１回路設計上の観点からいうと、第１図（Ｂ）にＭ
Ｆ、ＭＦ２で示されているように、メ■ ンバーシップ関数を直線の折線で表現する方が取扱いが
容易であり、少数のパラメータでメンバーシップ関数を
特徴づけることができ、さらに設計も簡単となる。しか
も、メンバーシップ関数を折線で表わしても、上記の特
徴が失なわれることはない。

基本的には実線で第１図（Ｂ）に示される三角形状のメ
ンバーシップ関数ＭＦ　　、および鎖線で示■ される台形状のメンバーシップ関数ＭＦ２が考えられる
。三角形状のメンバーシップ関数ＭＦ１は関数μ（Ｘ）
−ピーク値Ｐ（ピーク値−１とは限らない）のときの変
数Ｘの値ＸＬ（これをラベルという）および勾配によっ
て特徴づけられる。台形状のメンバーシップ関数ＭＦ２
は、基本的には。

その上底の中心を表わす変数ＸＬ（これもラベルという
）と勾配によって特徴づけられる。

なお、メンバーシップ関数μ（Ｘ）の変数Ｘ、後に出て
くる関数μ（ｙ）の変数ｙは、上述した推論形式のｘ、
ｙとは同じ記号が用いられているが。

相互に特に関連性はない。この明細書ではこのような記
号を使う習慣にしたがうものとする。

第１図（Ｃ）に示すように変数（ｘ）が小さいところで
は関数μ（Ｘ）が１の値をとり、あ゛る変数ＸＬにおい
て関数μ（Ｘ）が一定の勾配で下降し遂には０となる関
数ＭＦ３　（これをＺ関数という）。

およびこのＺ関数と逆の変化をたどる関数ＭＦ４（これ
をＳ関数という）もある。その他２種々の形のメンバー
シップ関数が考えられる。

上述のメンバーシップ関数は種々の形態で具現化される
。その１つは、第２図に示すように、ｔＩ数本（たとえ
ば２５本）の信号ラインｉ上に分布した電気信号（電圧
または電流であるがここでは電圧信号のみを考える）で
表わすことである。メンバーシップ関数μ（Ｘ）の変数
は離散的な値をとり、各信号ラインにこれらの変数が割
当てられる。割当てられた変数に対応して信号ラインに
は番号（第２図では１〜２５）が付けられている。複数
本の信号ラインは一種のバスを構成している。

ラベルＸｔ、はビーク電圧が現われる信号ラインの番号
で表わされる。

他の１つはメンバーシップ関数μ（Ｘ）の変数Ｘを時間
軸上で表わすことである。すなわち変数が時間ｔとなる
（説明の便宜上、この時間ｔを全体的な時間Ｔと区別し
ておく）　このようなメンバーシップ関数μ（Ｘ）を発
生させるためにスイープ信号が必要となる。スイープ信
号としては種々の波形のもの（たとえば鋸歯状波、三角
波、正弦波、正弦波の余波整流波形をもつもの等）が考
えられるが、ここでは第３図に示すような鋸歯状波を例
にとって説明する。

第３図において、鋸歯状波のスイープ信号ＳＷは一定の
周期τで、−Ｅから＋Ｅまで直線的に変化し、その後短
い時間（帰線期間）の間に−Ｅまで戻る。スイープ信号
ＳＷがゼロクロスする時点がメンバーシップ関数μ（Ｘ
）のたとえばｘ＝０に対応する。ラベルＸ　は、この値
ｘＬに相当する■。

時点におけるスイープ信号ＳＷの電圧ＶＬで表わされる
。

第４図は第２図に示すバスΦライン上に分布したメンバ
ーシップ関数を用いて演算を行なうパラレル・タイプの
ファジィ・コンピュータであって１つのインプリケーシ
ョンが存在する場合に適用されるファジィ・コンピュー
タの概念を示している。ファジィ・コンピュータは、第
２図に示すバス・ライン上に分布したメンバーシップ関
数Ａ。

Ａ’、Ｂをそれぞれ出力する３つのメンバーシップ関数
発生回路１１．１２．１３．およびこれらの回路１１、
１２．１３の出力信号が与えられ、上述したモーダス・
ポネンスのファジィ推論演算（具体的にはたとえば第（
３−１）、　（３−２）式）を行ない、その推論結果Ｂ
′を出力するファジィ推論エンジン１４から構成される
。メンバーシップ関数発生回路１１゜１２、１３には出
力されるべきメンバーシップ関数を規定するラベルＬＡ
、ＬＡ’　　　ＬＢがそれぞれ与えられる。ファジィ・
コンピュータから確定的な結果、すなわち非ファイシイ
出力を得ることが必要であればファジィ推論エンジン１
４の後段にデフアシファイア１５が接続される。

上述のファジィ推論エンジン１４の構成例が第６図に示
されている。これは第（３−２）式で表わされる演算を
行なうものである。それぞれｍ本の信号ライン上に分布
したメンバーシップ関数Ａ、Ａ’　を表わす電圧がＣ−
旧Ｎ回路（コレスボンデンスＭＩＮ回路）２１に与えら
れ、ここでａ　　Ａａ　　’　　（ｉ＝１〜ｍ）の旧Ｎ
演算が行なわれる。Ｃ−ＭＩＮ回路２１は２入力１出力
のＭＩＮ回路をｍ個含むものである。Ｃ−旧Ｎ回路２１
のｍ個の出力電圧はＥ−ＭＡＸ回路（アンサンプルＭＡ
Ｘ回路）２２に入力する。このＥ−ＭＡＸ回路２２の出
力の入力信号のアンサンプルＭＡＸ演算を行なうもので
ある。Ｅ−ＭＡＸ回路２２の出力はトランケーショング
入力ａとしてトランケーション回路２３に与えられる。

他方、トランケーション回路２３にはｎ本の信号ライン
上に分布したファジィ・メンバーシップ関数Ｂを表わす
電圧（ｂ、、ｊ−１〜ｎ）が入力している。トランケー
ション回路２３はＣ−旧Ｎ回路において一方の入力をす
べて共通にした回路である。結局、トランケーション回
路２３で最終的に第（３−２）式の演算が行なわれ、ｎ
本の出力ライン上に分布したアナログ電圧す、′の集合
としてのファジィ推論の結論Ｂ′を得ることができる。

第５図は１個のインプリケーションが存在する場合に有
効なパラレル・タイプのファジィ・コンピュータの概念
を示している。３つのメンバーシップ関数発生回路ｌ！
〜１３とファジィ推論エンジン！４とからなるセットが
１個設けられる。メンバーシップ関数発生回路に与えら
れるラベルＬＡ、ＬＢにはインプリケーションごとに添
字１〜「が付されている。これらのセットごとにメンバ
ーシップ関数発生回路１２を設ける必要はなく、１個の
回路１２をすべてのセ・ントで共用する二とができる。

インプリケーションの連結（ｅｌｓｅまたはＨｌｓｏ）
はＭＡＸ回路１６で実現される。すなわち、すべてのフ
ァジィ推論エンジン１４の出力はＭＡＸ回路ＩＧに与え
られ、　ＭＡＸ回路１６から最終的な推論結果Ｂ′が得
られる。もちろん、連結をＭＡＸ以外の演算で実行して
もよい。

第７図は第３図に示す時間軸上で表わされるメンバーシ
ップ関数を用いるスイープ・タイプのファジィ・コンピ
ュータであって、１つのインプリケーションが存在する
場合のファジィ・コンピュータの概念を示している。ス
イープφり・イブのファジィ・コンピュータは９時間軸
上で表現されたメンバーシップ関数Ａ、Ａ’　、Ｂをそ
れぞれ出力する３つのメンバーシップ関数回路３１．３
２゜３３、これらの回路３１．３２．３３の出力信号が
与えられ、上述したモーダス・ポネンスのファジィ推論
演算を行ない、その推論結果Ｂ′を出力するファジィ推
論合成回路３４．およびメンノ（−シップ関数回路３１
．３２．３３にその入力信号としてスイープ信号ＳＷを
与えるとともにファジィ推論合成回路３４にこのスイー
プ信号に同期した所定のタイミング信号を与えるタイミ
ング回路３５から構成される。

メンバーシップ関数Ａ、Ａ’　、Ｂのみならず推論結果
Ｂ′　も時間軸上に現われた電圧によって表わされるの
はいうまでもない。メンバーシップ関数回路３１．３２
．３３には出力されるべきメンバーシップ関数を規定す
るラベル（ラベル電圧）ＬＡ。

ＬＡ’　　　ＬＢがそれぞれ与えられる。ファジィ・コ
ンピュータから確定的な結果、すなわち非ファジィ出力
を得ることが必要であれば９合成回路３４の後段にデフ
アシファイア３６が接続される。デフアシファイア３Ｇ
からは一定な（少な（ともスイープ信号の一周期τにお
いては一定の）電圧信号が得られる。

第８図は１個のインプリケーションが存在する場合に有
効なスイープ・タイプのファジィ・コンピュータの概念
を示している。上述した第５図に示す１個のインプリケ
ーションが存在する場合に有効なパラレル・タイプのフ
ァジィ・コンピュータおよび第７図に示すスイープ・タ
イプのファジィ・コンピュータの基本形と対比すること
によりその構成は容易に理解できよう。

理解を助けるために上述したファジィ推論エンジン１４
またはファジィ推論合成回路３４で実行されるファジィ
推論の一例として第（３−２）式にしたがう推論を図式
的に表わしたのが第９図である。ここでは？Ｕ数（１個
）のインプリケーションがあることを前提とする。また
三角形状のメンパージ・ｌブ関数が示されている。第（
３−２）式ではメンツク−シップ関数Ａ、Ａ’　　Ｂ等
がファジィ集合の要素ａ　＋　、　ａ　＋　’　＊　ｂ
　’等を用いて表現されているが、第９図では横軸を変
数Ｘまたはｙ（または時間ｔ）として関数μ（Ｘ）また
はμ（ｙ）（またはμ（ｔ））で表現されている。

第９図の最上段左側のグラフを参照して、メンバーシッ
プ関数Ａ１とＡ′の旧Ｎ演算結果Ａ１△Ａ′が斜線で示
されている。この旧Ｎ演算結果の最大値ａ　ｍａｘｉ　
（第６図に示すトラ、ンケーテイング入力ａ）が求めら
れる。第９図最上段中央にはメンバーシップ関数Ｂｌが
示され、この関数Ｂｌと上記最大値ａ■ａｘｌとの旧Ｎ
演算結果が斜線Ｓ１で示されている。この斜線の部分Ｓ
ｌが１つのインプリケーションについての推論結果であ
り、１つのファジィ推論エンジン１４またはファジィ推
論合成回路３４から出力される。

他のインプリケーションについても同様の手法で推論が
行なわれる。それらの推論結果が８２゜Ｓ　で表わされ
ている。

「 これらの推論結果のＭＡＸ演算（回路１６または回路３
７）の結果Ｂ′が第９図の右側に表わされている。この
推論結果を非ファジィ化（デファジファイ）する手法に
は多くのものが提案されているが、その１つに重心法が
ある。この方法によると重心ｙ　は Ｙ　　−ｆμ（ｙ）・Ｖ　　ｄｙ／Ｊμ（ｙ）ｄｙによ
って求められる。すなわち、ハツチングで示した面積を
左右に２分するｙ座標（時間ｔ）を求めることである。

このようにして求められたｙｖがデフアシファイア１５
または３６から確定値として出力される。

一ヒ述したファジィ・コンピュータにおけるファジィ推
論エンジンおよびファジィ推論合成回路はいずれもイン
プリケーションの前件部に１つのファジィ命題のみが存
在する推論を行なうものであるが７次に示すように、イ
ンプリケージジンの前件部に２つのファジィ命題を含む
推論が必要となることがある。これが拡張ファジィ推論
と呼ばれるものである。インプリケーションの前件部は
「かつ／または（ａｎｄｌｏｒ）　Ｊによって結合され
ている。「かつ（ａｎｄ）Ｊまたは「または（ｏｒ）Ｊ
のいずれか一方が選択される。

インプリケーション： ＸがＡでかつ／またはｙがＢなら ば、２はＣである （　Ｉｆ　ｘ　ｌｓ　Ａ　ａｎｄｌｏｒ　ｙ　ｌｓ　Ｂ
、　ｔｈｅｎ　ｚ　１ｓ　Ｃ）ブレミス：ＸはＡ′でか
つ／またはｙはＢ′である 結　　論＝２はＣ′である。

これは次のように記号で表現される。

インプリケーション： ｘ−Ａ　ａｎｄｌｏｒ　ｙ−Ｂ　→ｚ−Ｃ結　　　　　
論：　　　　　　　　　　　　　　　　　　２−〇′パ
ラレルＯタイプのファジィΦコンピュータにおける拡張
ファジィ推論は、拡張ファジィ推論エンジンによって実
行される。拡張推論エンジンの概念が第１０図に示され
ている。入力はメンバーシップ関数Ａ、Ｂ、Ｃ，Ａ’お
よびＢ　／、ならびに「かつ／または」の結合を選択す
るための結合選択Ｃである。出力は結論を表わすメンバ
ーシップ関数Ｃ′　となる。メンバーシップ関数Ａ、Ａ
’はｍ本の信号ライン上に分布した電圧によって。

Ｂ、Ｂ’　はｍ′本の信号ライン上に分布した電圧によ
って、Ｃは１本の信号ライン」−に分布した電圧によっ
てそれぞれ表わされる。

第１１図はこの拡張された推論エンジンの構成を示して
おり、これは第６図に示す基本的な推論エンジンの構成
を若干修正することによって得られる。メンバーシップ
関数ＡとＡ′との間でＣ−ＭＩＮ演算が行なわれ（Ｃ−
ＭＩＮ回路２１Ａ）、その結果を表わすｍ個の電圧のＥ
　−ＭＡＸ演算が行なわれる（　Ｅ　−ＭＡＸ回路２２
Ａ）。メンバーシップ関数ＢとＢ′とについてもＣ−旧
Ｎ、Ｅ−ＭＡＸの演算が行なわれる（Ｃ−旧Ｎ回路２１
Ｂ、　　Ｅ−ＭＡＸ回路２２Ｂ）　　結合「かつ（ａｎ
ｄ）　Ｊはこの実施例では旧Ｎ演算によって、「または
（ｏｒＮはＭＡＸ演算によってそれぞれ実現される。こ
の結合の演算と選択が容易に可能となるように、コンド
ロールドＭＩＮ−ＭＡＸ回路２４が用いられる。コンド
ロールド旧Ｎ−ＭＡＸ回路２４は、結合選択入力信号Ｃ
のレベル（ＨかＬか）に応じて旧Ｎ演算機能とＭＡＸ演
算機能とを切換えることができるものである。２つのＥ
　−ＭＡＸの演算結果はこのコンドロールド旧Ｎ−Ｍ＾
Ｘ回路２４に入力する。そして、「かつ」か「または」
を選択するための結合選択入力信号Ｃがコンドロールド
ＭＩＮ−ＭＡＸ回路２４の制御入力として与えられる。

メンバーシップ関数Ｃはトランケージシン回路２３に与
えられ、そのトランケーショング信号としてコンドロー
ルド旧Ｎ−ＭＡＸ回路２４の出力ａが与えられる。トラ
ンケーション回路２３から゛結論Ｃ′を表わすファジィ
・メンバーシップ関数の電圧分布が得られる。

次にファジィ・コントローラの概念について説明する。

一般にコントローラは制御対象から得られる制御量を入
力とし、所望の制御をするために制御対象に対して操作
量を出力する。制御量、操作量のいずれも確定的な値で
ある。ファジィ・コントローラもまた確定的な値を入力
とし、ファジィ推論を行なったｌで確定的な値を出力す
る。これに対してインプリケーションの前件部に１つの
ファジィ命題がある場合を例としていえば、上述のファ
ジィ・コンピュータにおいては入力はファジィ集合また
はメンバーシップ関数Ａ′で与えられ、ファジィ集合ま
たはメンバーシップ関数Ｂ′（場合によっては確定値）
を出力する。

ファジィ中コントローラにおけるファジィ推論を第９図
との対比の上で、１つのインプリケーション（制御則）
の場合（前件部のファジィ命題も１つ）について、グラ
フ的に表わすと第１２図に示すようになる。メンバーシ
ップ関数ＡとＢとを含むインプリケーションに対して、
確定値ＸＡを・与えたときのファジィ推論結果は斜線で
示すＢ′となる。この推論結果を非ファジィ化すること
により確定的な推論結果Ｂ　′が得られることになる。

インプリケーション（制御則）の前件部に２つのファジ
ィ命題をもつ場合について示したのが第１３図である。

インプリケーションの前件部における２つのメンバーシ
ップ関数Ａ、Ｂに対してそれぞれ確定値Ｘ　　＋Ｖ　　
を与えたときの関数値ｎ ａ　Ａ　、　　ａ　ｎの旧ＮまたはＭＡＸ　　（結合ａ
ｎｄまたは０「に対応）がとられ、この演算結果ａＭと
メンバーシップ関数ＣとのＭＩＮ演算結果がファジィ推
論結果（斜線で示すＣ’　）となる。この推論結果Ｃ′
を非ファジィ化することにより確定的な推論結果Ｃｗ　
’が得られる。

複数のインプリケーション（制御則）が存在しかつ各イ
ンプリケーションの前件部に２つのファジィ命題をもつ
ファジィ推論に適用される。バスφライン上に分布した
ファジィ・メンバーシップ関数を用いるパラレル・タイ
プのファジィ・コントローラの一構成例が第１４図に示
されている。

第５図およびそのファジィ推論エンジンを示す第１１図
と対比しながら説明する。

制御則は次のように表わされる。

インプリケーション： 制御則１　　　ｘ−ＡＩ　　ａｎｄｌｏｒ　　ｙ−Ｂｌ
−＊ｚ−Ｃ１ 制御則２　　　ｘ−Ａ２　　ａｎｄｌｏｒ　　ｙ−Ｂ２
→　ｚ−Ｃ２ 制御則ｒ　　　ｘ＝Ａｒ　　ａｎｄｌｏｒ　　ｙ−Ｂｒ
→　ｚ＝ｃｒ 結　　　論：　　　　　　ｚｍｃ’ ファジィ推論エンジン１４はファジィ推論合成回路１４
ａに置きかえられている。２つの入力は確定値Ｘ　　、
Ｘｎで与えられるから、バス拳ライン上人 に分布したメンバーシップ関数を発生する回路１１、１
２等は不要となり、それに代えてメンバーシップ関数回
路３１ａ　、　３１ｂが設けられる。各制御則ごとにこ
れらのファジィ推論合成回路１４ａ、メンバーシップ関
数回路３１ａ、　３１ｂ等が設けられ。

かつメンバーシップ関数回路３１ａ、　３１ｂのラベル
ＬＡ、ＬＢに制御則の番号に対応して添字が付けられて
いる。以下、制御則１を代表例として述べる。

メンバーシップ関数回路３１ａ　、　３１ｂは入力変数
Ｘ、ＸＢに対応したメンバーシップ関数値μ　（Ｘ　）
、μＢｌ（ｙＢ）を出力するものであＡＩ　　　　　Ａ る。これらの回路３１ａ、　３１ｂの出力は旧Ｎまたは
悶＾Ｘ回路２４ａに与えられる。この旧ＮまたはＭＡＸ
回路２４ａはコンドロールド旧Ｎ−ＭＡＸ回路２４に対
応するもので、この回路２４と置きかえてもよい。

回路２４ａの出力がトランケーショング入力ａＭｌとな
る。一方、メンバーシップ関数０１をバスφライン（複
数本の信号線）上に現われる電圧分布として発生するメ
ンバーシップ関数発生回路１３の出力がトランケーショ
ン回路２３に与えられ”Ｍｌとの旧Ｎ演算が行なわれ、
この旧Ｎ演算結果が０１　である。

（「・−１）個の制御則について同じようにＣ２〜Ｃが
得られ、それらのＭＡＸ演算結果（ＭＡＸ回路１Ｇ）が
ファジィ推論結果Ｃ′となり。

非ファジィ化される結果Ｃが得られる。

第１５図はスイープ・タイプのファジィ・コントローラ
であって、ｔｓｔｕのインプリケーション（制御則）が
存在する場合（インプリケーションの前件部におけるフ
ァジィ命題は１つ）の構成例を示すものである。第８図
と対比して９入力は確定値ｘＡで与えられるからメンバ
ーシップ関数Ａ′を出力する回路３２（コンピュータに
おけるＭＦＣ２）は不要となる。メンバーシップ関数Ａ
ｔの回路３１に入力としてＸＡが与えられる。この回路
３１の出力は、メンバーシップ関数回路３３の出力Ｂｌ
が入力する旧Ｎ回路３８に与えられる。回路３３にはそ
の入力としてスイープ信号が与えられている。旧Ｎ回路
３Ｂの出力Ｂｌ’はＷＡＸ回路３７に入力する。複数の
インプリケージジンに対して上記の回路が設けられ、す
べての旧Ｎ回路３８の出力Ｂｌ’〜Ｂｒ’がＭＡＸ回路
３７に入力する。ＭＡＸ回路３７の出力Ｂ′からデフア
シファイア３６によって確定値Ｂ、　　が決定され、出
力される。

インプリケーション（制御則）の前件部に２個のファジ
ィ命題が存在する場合には、第１６図に示すように、２
つのメンバーシップ関数回路３１ａ。

３１ｂが設けられ、これらの回路３１ａ、　３１ｂに確
定入力ｘ　　、ｘ　　が与えられる。回路３１ａおよび
Ｂ ５１ｂの出力はＭＩＮまたはＭＡＸ回路２４ａに与えら
れる。この四路２４ａの出力とスイープ信号が与えられ
るメンバーシップ関数回路３３ｃの出力であるメンバー
シップ関数ＣとのＭＩＮ演算結果Ｃ′が旧Ｎ回路３８か
ら出力される。この推論結果Ｃ′はファジィ関数である
からその確定値がデフアシファイアで決定される。

インプリケーションの前件部に３つ以上の命題がある場
合にもこれを処理するファジィ・コントローラを（パラ
レル・タイプ、スイープ・タイプのいずれの場合にも）
上述の考え方を拡張して構成できるのはいうまでもない
。

（２）ファジィ−プロセッサ 前件部に２つのファジィ命題をもつインプリケーション
（制御則）が複数個（１個）存在する場合について、第
１７図を参照して、考える。第１番目のインプリケーシ
ョンについてみると、２つのメンバーシップ関数Ａｔ、
Ｂｌに対してそれぞれ確定値入力ｘ　　＋Ｙ　　を与え
たときに関数値ｌ３ ａＡｌ’　ａｒ３１が得られる。この関数値のＭＩＮ演
算（またはＭＡＸ演算）結果をａＭｌとする。他のイン
プリケーションについても同じように確定値入力ｘＡ、
ｙ　　が与えられ、結果ａＭ１（ｉ−２〜ｒ）が得られ
る。

インプリケーションの後件部におけるメンバーシップ関
数ＣＩ（ｉ−１〜ｒ）をそのラベル位置ＺＬｌ（ｉ−１
〜「）においてピークまでのびた一本の関数ＣＮ　（ｉ
−１〜ｒ）で表わすことにする。この関数はシングルト
ン（Ｓｌｎｇｌｃｔｏｎ）と呼ばれるもので非ファジィ
量である。上記の旧Ｎ演算結果とシングルトンＣＳ□と
の旧Ｎ演算（上述のトランケーティングに対応するが、
後述するように旧Ｎ演算は不要となる）結果が太い矢印
Ｃ５□（ｉ−１〜ｒ）で示されている。

以下の説明では記号を簡潔にするために、ＺＬｉをＺ、
　　（ｉ−１〜ｒ）、　Ｃ−’を■２１（ｉ−１〜ｒ）
と置きかえるものとする。

複数のインプリケーションの連結をＭＡＸ演算で行なっ
た場合の最終的なファジィ推論結果が第１７図の右側に
棒グラフのような形態で示されている。このような推論
結果を非ファジィ化（デファジケーション）するために
、ここでは上述した重心法が用いられる。重心Ｃ’（こ
れをＺ　とおＳｖ　　　　　　　　　　　　　　　　ｖ
く）は次式で与えられる。

第（４）式の分子は第１８図に示すような重み付き加算
回路によって１分母は第１９図に示すような単純加算囲
路によってそれぞれ演算、可能である。

第１８図において２重み付き加算回路は、演算増幅器４
１と、・１ｍ列に接続された入力抵抗Ｒ１，・・・Ｒと
、帰還抵抗Ｒ４とから構成され９入力抵抗「 Ｒ−Ｈの一端に電圧”ｚ１〜”ｚｒがそれぞれ与１　　
　　　　ｒ えられる。したがって、この屯み付き加算回路の出力Ｖ
。１は次式で与えられる。

Ｖ　　−−Σ　　（Ｒ／Ｒ）　　・　■　、　　・・・
（５）ｏ　１　　　ｉ、、　Ｉｒ　　　　ｌ　　　　　
ｚ　ｌここで　Ｒ，／Ｒ，−Ｚ、　　　　　　　　−（
８）と置けば、第（５）式は第（４）式の分子を表わす
ことになる（符号は反転している）。

第（０）式から、メンバーシップ関数Ｃｉを代表するシ
ングルトンＣＳｌのラベルは入力抵抗Ｒ１と帰還抵抗Ｒ
ｒとによって実現されることが理解されよう。

第２０図に示すように、　　Ｎ　Ｌ　（Ｎｃｇａｔｌｖ
ｃ　ｓａ＋ａｌｌ　：「負の小さな値」）からＰ　Ｌ　
（Ｐｏｓｌｔｉｖｃ　ｌａｒｇｅ：「正の大きな値」）
までの７個のラベルによって表現されるメンバーシップ
関数またはシングルトンを考えたときに、これらのラベ
ルは抵抗Ｒ（ｉ＝１〜ｒ）と抵抗Ｒｆとによって規定さ
■ れる。第２０図においてＮＬ、ＮＭ、ＮＳ等のＮはＮｃ
ｇａｔｌｖｃを、ＰＳ、ＰＭ、ＰＬ等のＰはＰｏｓ　ｌ
ｔ　Ｉｖｅを、ＬはＩａｒｇｃを２Ｍはｍｅｄｉｕｓを
、Ｓはｓｍａｌｌをそれぞれ表わし、ＺＲはｚｅｒｏを
表わしている。

第１９図において単純加算回路は、演算増幅回路４５と
、　＝ｌｆ２列に接続された等しい値の入力抵抗Ｒ８と
２入力抵抗と同じ値（必ずしも同じ値でなくてもよい）
の帰還抵抗Ｒとから構成され、入力紙抗の一端に電圧Ｖ
、１．、〜ｖ、ｔ、がそれぞれ与えられる。

したがって、この単純加算回路の出力Ｖ。２は次式％式
％ これは第（４）式の分母を表わしている（符号は反転し
ている）。

第１７図に図式的に示したファジィ・ブロモ・ソサは、
ファジィ・コントローラと同、じように確定入力Ｘ　　
、ＸＢが与えられ、所定の制御則に基づくファジィ推論
を行ない、確定値（重心Ｚ　）を出シ カするという特徴をもつ。また、このファジィプロセッ
サにおけるファジィ推論では、インプリケーション（制
御則）の前件部ではファジィ関数が用いられるが、後件
部は非ファジィ量（シングルトン）で表現されるという
特徴も有している。そして、各制御則における旧Ｎ演算
結果ａＭｌ（ｉ−１〜ｒ）の値がその制御則の演算結果
を表わすので、上述したファジィ・コンピュータまたは
ファジィ・コントローラにおけるようなトランケーショ
ン回路が不要となる。複数の制御則の演算結果の重み付
き加算（重みは上述のように後件部のシングルトンのラ
ベルを表わす）を行なうことにより、最終出力（重心Ｚ
　）が得られることになる。もちろん、上述の単純加算
も必要であるが、第（４）式の割算は後に述べるように
省略可能である。このようないくつかの特徴をもつファ
ジィ・プロセッサの具体的構成について以下に述べるが
、その前に基本的な演算回路である旧Ｎ回路およびＭＡ
ＸＭ路について説明する。

バイポーラ・トランジスタを使用して構成したｎ入力−
出力のＭＩＮ回路の一例が第２１図に示されている。入
力端子をＸ　Ｌ　Ｉ　　Ｘ　２　＋　・・・、ｘ　、出
力電圧を２とすると、この回路は２−△ｘ１の演算■ を行なう。すなわち、最も小さい入力電圧に等しい出力
電圧を発生する。

この旧Ｎ回路はコンパレータ（比較回路）とコンペンセ
ータ（補償回路）とから構成されている。コンパレータ
は、　）Ｉｌｌ互にエミッタが結合されたｎ個のＰＮＰ
　トランジスタＱ”　１２　”　１３’■【 ・・・　ＱＩｎと、これらのトランジスタを駆動する電
流Ｉ　の電流源Ｃ８ｌとから構成されている。

入力端子ｘ　　−ｘ　　はトランジスタＱｌｌ−Ｑｌｎ
のｉｎ ベースにそれぞれ与えられる。トランジスタＱ１１〜Ｑ
　のうち最も低い入力電圧（Ｖ　　とする）ｉｎ　　　
　　　　　　　　　　　ｏ＋ｉｎがそのベースに与えら
れたものが導通状態となるので、他のトランジスタはカ
ットオフ状態となる。したがってエミッタにはこの入力
電圧■　　に導通状態となったトラン、ジスタのエミツ
ＩＩｎ り／ベース電圧をＶＩＥＢを加えた電圧、すなわちＶ　
　　＋Ｖ　　−ＡＸ、＋Ｖ　　カ現ワレル（ＶＥＢＥＢ
ｏ　　　　ＥＢ　　、　　　ｒ　　　　ＥＢｏ、７Ｍ程
度）。２つの入力電圧が等しい値でかつ他の入力電圧よ
りも低い場合には、この２つの入力電圧が入力したトラ
ンジスタに工１／２ずつの電流が流れるので、同じ結果
になる。３つ以上の入力端子が等しくかつ他の入力端子
よりも低い場合にも同じである。

コンペンセータは、コンパレータの出力にＭＩＮ演算誤
差として現われる電圧ＶＥＢを補償するものである。こ
のコンペンセータは、ＮＰＮトランジスタＱ　と、この
トランジスタＱ、を電流駆動するための電流■　の電流
源Ｃ８２とから構成されている。トランジスタＱ１のエ
ミッタがこの旧Ｎ回路の出力端子に接続されている。コ
ンパレータの出力電圧からトランジスタＱ２のベース／
エミッタ電圧ｖ１３Ｅが減算される結果、出力電圧２は
ＡＸ　を表わすことになる。電流源Ｃ８１とＣ８の電流
はＩ　　−Ｉ２であることが好ましい。

第２２図はＭＡＸ回路の一例を示している。このＭＡＸ
回路もまたコンパ１ノータとコンペンセータとから構成
されている。コンパレータは、入力端子ｘｌ、ｘ２．・
・・、Ｘ　によってベース制御されかつエミッタが相互
に結合されたＮＰＮ　）ランジスタＱ　　　、Ｑ　　　
、・・・、Ｑ２ｎと、これらのトラ°ンジスタを電流駆
動するための電流源Ｃ８１とから構成されている。トラ
ンジスタＱ２１〜Ｑ２ｎのうち最も高い入力電圧（これ
をＶ　　とする）が与えらａＸ れたトランジスタのみが導通状態となってエミッタにＶ
　　　　Ｖ　ｏ　ｖの電圧が現われる。この−”ＢＢＩ
Ｉａｘ のエラーが、ＰＮＰ）ランジスタＱ２と電流源Ｃ８２と
からなるコンペンセータによって補償される結果、出力
端子にはＶ　　　−ｖｘ　　の出力１１ａＸ　　　、　
　ｎ 電圧２が得られる。

上述の旧Ｎ回路、　ＭＡＸＨ路のコンパレータにおける
すべてのトランジスタはエミッタにおいて相互に結合し
ているので、この回路をエミッタ・カップルド・ファジ
ィ・ロジック中ゲート（ＥＣＰＬゲート）と名づける。

に述のＭｌ）１１回路、　ＭＡＸ回路は、電流源によっ
て駆動される２つのエミッタ・フォロアのカスケード接
続であると考えることができる。したがって、これらは
非常に高い入力インピーダンスおよび非常に低い出力イ
ンピーダンスを示す。この事実は、これらの回路が外部
ノイズや信号のクロス・トークに強いことを示し、後段
に多くの回路を接続することができることを意味してい
る。

また、上述の旧Ｎ回路９Ｍ＾Ｘ回路は電流源によって駆
動されるので各トランジスタでの飽和は生じない。すな
わちベース領域における小数キャリアの蓄積効果は起こ
らない。したがって、これらの回路は非常に速い演算速
度を示す。実験によると応答速度は１Ｏｎｓｅｃ以下で
あった。

さらに、　−１−述の回路の入力端子の１またはいくつ
かをオープンにしても１回路全体の入／出力静特性は影
響を受けない。

さらに上述の回路において、ＰＮＰ、ＮＰＮトランジス
タをｐチャネル、ｎチャネルＭＯ８ＰＥＴにそれぞれ置
きかえることも可能である。

以上のことは、上述の旧Ｎ回路、　ＭＡＸ回路のみなら
ず、以上に述べるすべての回路にあてはまる。

第２３図は第１７図に示す動作を行なうファジィ・プロ
セッサの全体構成を示している。１個のインプリケーシ
ョン（制御則）を含むファジィ推論を行なうために１個
のルール・ボード５ｏが設けられ７各ルール・ボート５
ｏで各インプリケーションについての推１倫か行なわれ
る。各ルール・ボード５０において（代表的に第１番目
のルール・ボードの符号を使う）、２つの確定値入力ｘ
　、ｙ　がＢ メンバーシップ関数回路３１ａ、　３１ｂにそれぞれ与
えられ、それらの出力ａ　　、３　　が旧Ｎ　（または
Ａｔ　　　　　ＢＩ ＭＡＸ　）回路２４ａに入力し、　ＭｉＮ演算結果ａＭ
ｌが得られる。以上の構成は第１４図に示すファジィ・
コントローラと同じである。

ファジィ・プロセッサにおいては上述したようにトラン
ケーション回路が不要である。旧Ｎ回路２４ａの出力は
スイッチ・アレイ５２に与えられる。

スイッチ・アレイ５２は」二連した亀み付けを選択する
ためのものである。この実施例では第２０図に示したＮ
Ｌ−ＰＬの７個のシングルトンのラベルが採用されてい
る。したがって、スイッチ・アレイ５２は７個のスイッ
チ５ＮＬ−８ＰＬを備え、これらのスイッチのすべての
一方の端子に演算結果ａＭ１が与えられている。スイッ
チＳＮＬ〜ＳＰＩ、はたとえばデイツプ・スイッチのよ
うな手操作でオン、オフできるものが好ましい。スイッ
チＳＮＩ、〜ＳＰＬの他ツノ゛の端子は、コレクタが電
源＋Ｖ　に接続されたＣ トランジスタＱ−Ｑ３７のベースにそれぞれ接続され、
それらのエミッタは出力端子に接続されている。

各ルール・ボード５０において、スイッチ・アレイ５２
の７個のスイッチのうちのいずれか一個が選択的にオン
とされる。たとえば第１番目のルール・ボードではスイ
ッチＳＮＬがオンとされ、　　ＮＬの重み付けが選択さ
れる。第２番目のルール・ボードではスイッチＳＰＭが
オンとされ、ＰＭの重み付けが設定される。特定のルー
ル・ボードを動作させないときにはそのボードのすべて
のスイッチをオフとしておけばよい。

デフアシファイアを含むボード（特に符号を付けていな
い）があり、そのボードはラベルＮＬ〜ＰＬに対応して
７個の入力端子を有している。これらの入力端子のそれ
ぞれに、コネクタ５３によって、各ルール・ボード５０
の対応する出力端子が接続される。たとえば、ラベルＮ
Ｌの入力端子には、すべてのルール・ボード５０のスイ
ッチＳＮＬに対応する出力端子（トランジスタＱ３□の
エミッタ）が接続される。これにより、各ラベルごとに
すべてのルール・ボードの出力のワイヤードＯＲ結線が
行なわれる。

デフアシファイア・ボードにおいて７個の入力端子ＮＬ
−ＰＬは１重み付き加算回路４２の対応する入力抵抗Ｒ
−Ｒ７およびｔ１１純加算回路４６の各入力抵抗Ｒにそ
れぞれ接続されている。重み付き加算回路４２は第１８
図に示したものと同じであり、ｒ−７に設定されている
。各入力抵抗Ｒ１〜Ｒ７の値によってＮＬ−ＰＬの重み
付けが行なわれる。Ｉｌｌ純加算回路は第１９図に示し
たものと同じである。

デフアシファイア・ボードの７個の入力端子ＮＬ−ＰＬ
はまた電流源として働くトランジスタＱ４１〜Ｑ４□に
それぞれ接続されている。これらのトランジスタＱ４１
〜Ｑ４７は電流源４９を構成するトランジスタＱ４ｏと
マルチ・カレントミラーを構成しており、それぞれのト
ランジスタＱ４１””　Ｑ４７に電流源４９によって定
められた一定値の電流が流れる。

各ルール・ボード５０のスイッチ・アレイ５２における
同じラベルに属するスイッチに対応する出力側のトラン
ジスタ（Ｑ３１〜Ｑ３７のうちのいずれか）とデフアシ
ファイア・ボードにおける対応する電流源としてのトラ
ンジスタ（Ｑ４□〜Ｑ４７のうちのいずれか対応するも
の）と、各ルール・ボード５０の出力端子とデフアシフ
ァイア・ボードの入力端子とのコネクタ５３における対
応するワイヤードＯＲとはＭＡＸ回路をそれぞれ構成し
ている。たとえば、第２２図との関係を明瞭にするため
に第２３図に（Ｑ２１）を付した第１番目のルール・ボ
ードのトランジスタＱ　と、（Ｑ２ｎ）を付した第ｒ番
ｉ」のルール・ボードのトランジスタＱ３１と、デフア
シファイア・ボードにおける（ＣＳ１）を付したトラン
ジスタＱ４□と、これらを接続するコネクタ５３におけ
るラベルＮＬの入出力端子とは１つのＭＡＸＮ路を構成
している。

このように、；（数のルール・ボード５０の出力端子と
デフアノファイア・ボードの入力端子とを。

対応するもの同志かワイヤードＯＲ接続されるようにコ
ネクタ５３によって川に結合させるだけでＭＡＸ回路が
構成されるので、構成が簡単となる。

また、１または段数のルール・ボード５０を取外しても
、電流源（Ｑ４、〜Ｑ４７）によって一定電流が流れる
ようにしているのでデフアシファイア・ボードにおける
入力インピーダンスが変化せず。

加算回路４２．４６に正しい入力電圧が加わる。また、
電流源をデフアシファイア・ボードにのみ設ければよく
、各ルール・ボード５０に設ける必要がないので、各ル
ール・ボード５０を簡素化できる。

第２３図の回路では第２２図に示すコンベンセータは省
略されている。

上記のＭＡＸ回路の構成は、第５図、第８図、第１４図
および第１５図に示すＭＡＸ回路１６．３７にも適用ｉ
Ｊ能である。

単純加算回路４Ｇの出力電圧Ｖ。２は電圧調整回路４８
の演算増幅器゛４７の非反転入力端子に抵抗Ｒ１４を介
して入力する。演算増幅器４７の反転入力端子には抵抗
Ｒ１１を介して一定の基学電圧Ｖ。が与えられていると
ともに、帰還抵抗Ｒ１２を介して出力電圧がフィードバ
ックされる。抵抗ＲＩＩは帰還抵抗Ｒ１２よりも充分に
大きく　（たとえば１０〜１００倍程度）設定される。

上記非反転入力端子は抵抗Ｒ１３を介して接地されてい
る。この抵抗Ｒ１３は必ずしも必要ではない。

電圧調整回路４８は単純加算回路４６の出力Ｖ。２がフ
ァジ論理値１．０を表わす電圧となるように制御電圧Ｖ
　を発生して、これを各ルール・ボード５０のメンバー
シップ関数回路３１ａ、　３１ｂのメンバーシップ関数
のピーク値（グレード）を制御するグレード制御回路５
１にフィードバックするものである。この実施例ではフ
ァジィ論理値０．０〜１．０は０Ｖ〜５■の電圧に対応
している。単純加算回路４６の演算増幅器４５によって
この電圧が反転しているので、電圧調整回路４８の反転
入力端子には基準電圧Ｖ　として−５■が与えられてい
る。

これによりＩｌｌｌｌ純量算回路４Ｂ力電圧Ｖ。２が常
に一５Ｖ（ファジィ論理値１に対応）になるので２上述
した第（４）式の分母が１になり、結局。

市み付き加算回路４２の出力電圧Ｖ。１がファジィ推論
結果の重心を表わすことになる。重み付き加算回路４２
の出力は反転増幅回路４３で反転されて正の電圧として
最終的な非ファジィ出力となる。

次にルール・ボード５０の具体的構成を、第１番目のル
ール・ボードを例にとって第２４図を参照して説明する
。この回路は電圧で表わされたメンバーシップ関数を発
生するメンバーシップ関数回路３１ａ　、　３１ｂを含
むので、それらのラベルＬＡ、。

ＬＢｌは電圧で与えられ（これらのラベル電圧をそれぞ
れＶ　　、Ｖ　　とする）、入力ｘ　、ｙ　もＬＡ　　
　ＬＢ　　　　　　　　　Ａ　　　Ｂ電圧信号で与えら
れる（入力端子信号をそれぞれＶ　、Ｙ　とする）。メ
ンバーシップ関数回路ｙ ３１ａ、　３１ｂは上述した三角形状のメンバーシップ
関数ＭＦ、を表わす電圧信号を出力するものである。２
つのメンバーシップ関数回路３１ａと３１ｂは全く同じ
構成であるから一方の回路３１ａについて説明する。メ
ンバーシップ関数回路３１ａは２つの差動回路８１．８
２を含んでいるので、まずこれらの回路の動作について
差動回路６２を例にとって第２５図および第２６図を参
照して説明する。

第２５図において、差動回路６２は２つのトランジスタ
Ｑ　　、Ｑ　　を含んでおり、これらのトランジスタの
エミッタ間には可変抵抗Ｒ２２が接続されている。一方
のトランジスタＱ６１のベース（これがメンバーシップ
関数回路の入力端子となる）には入力端子Ｖ　（スイー
プ・タイプのファジィコンピユータに用いられる場合に
はこの入力端子にスイープ信号ＳＷが１−’）えられる
）が与えられ、他方のトランジスタＱ６２のベースには
ラベルを表わす電圧Ｖ　が与えられる。電流Ｉが電流源
Ｑ５４にＡ よって両トランジスタＱ　　、Ｑ　　のエミッタに供給
されている。

トランジスタＱ　に流れる電流をＩ　、トラン［ｉｌ　
　　　　　　　　８１ ジスタＱ　に流れる電流を１６２とすると、第２６図（
Ａ）に示すように、　　Ｖ　　＜　Ｖ　ＬＡのときには
トランジスタＱ６２にＩｅ（１の電流が流れ、トランジ
スタＱ　には電流は流れない（Ｉ６□−０）。入力端圧
Ｖ　がラベルＶＬへ以上になると、トランジスタＱ　の
電ｉｆＥ　Ｉ　６□は直線的に減少し、トランジスりＱ
　に流れる電流Ｉ６１がＯから直線的に増大していく。

そしてＶ−ｖＬＡ＋Ｒ２２■になったときに、　　ｌ　
　””　Ｑ　、　　ｆ　ｅｔ−１となり、これ以上に太
きＬＩＶ　　の領域においてはこの状態に保たれる。

電流ミラーＣＭ２が設けられ、この電流ミラーはトラン
ジスタＱ　に流れる電流Ｉ８２によって駆動される。電
流ミラーＣＭ　　の出力側に抵抗Ｒｔ。

が接続され、この抵抗Ｒｔ、に現われる電圧を電圧Ｘ　
とする。電圧Ｘ　はＸ　　”　Ｉ　６２Ｒして与えられ
るので、この電圧ｘ２は入力電圧Ｖｘの変化に対して第
２６図（Ｉ３）に実線で示すように変わる。電圧ｘ２が
直線的に変化する部分の、勾配は−Ｒｔ、　／Ｒで与え
られる。したがって、抵抗Ｒ２２の値を斐えることによ
ってこの勾配を変えることができる。

第２４図において、もう１つの差動回路６１も差動回路
６２と同じ構成である。入力端子■　が与えられるトラ
ンジスタＱ５１およびラベル電圧■ＬＡが与えられるト
ランジスタＱ５□に流れる電流をそれぞれＩ　　、Ｉ　
　とすると、これらの電流は入力電圧■　に対して第２
６図（Ｃ）に示すように変化する。

電流ミラーＣＭ　　はトランジスタＱ５１に流れる■ 電流Ｉ５１によって駆動される。電流ミラーＣＭ１の出
力側に接続された抵抗Ｒｔ、には電流Ｉ５１が流れるか
ら、この抵抗ＲＬで降下される電圧ｘ１はｘ　　−１５
□Ｒｔ、となる。入力電圧Ｖｘに対する電圧ｘ１の変化
を示すグラフが第２６図（Ｄ）の実線である。電圧ｘ１
が直線的に増加する部分の勾配はＲｔ、　／　Ｒ２１で
与えられる。抵抗Ｒ２、は差動回路６１の２つのトラン
ジスタＱ５ＩとＱ５２のエミッタ間に接続された抵抗で
あり、この抵抗Ｒ２、の値を麦えることにより上記勾配
が変化する。

メンバーシップ関数回路３１ａには２入力の旧Ｎ回路が
含まれている。より分りやすくするために、このＭＩＮ
回路の構成要素には第２１図の旧Ｎ回路における対応す
る構成要素Ｑ１□、Ｑ１□と同一の符号が付けられてい
る。電流源Ｃ８１としては後述する旧Ｎ回路２４Ｈの電
流源６４が用いられている。コンベンセータは設けられ
ていない。旧Ｎ回路のコンベンセータは上述のようにト
ランジスタのエミッタ／ベース電圧ＶＥＢを減算するも
のであり、　ＭＡＸＭ路のコンベンセータはトランジス
タのエミッタ／ベース電圧■ＥＢを加算するものである
。したかって、°旧Ｎ回路とＭＡＸ回路が縦続接続され
るときにはこれらの回路のコンベンセータを省略するこ
とができる。上述したトランジスタＱ、Ｑ、　　ワイヤ
ード○Ｒを含むＭＡＸ回路にコンベンセータが設けられ
ていないので、トランジスタＱ１１”１２を含む旧Ｎ回
路のコンベンセータを省略することができる。

上述した電圧ｘ　　、ｘ　　はＭＩＮ回路を構成するト
ランジスタＱ１１”１２のベース、に与えられる。

これらのトランジスタＱ１１”１２のエミッタに現われ
る出力電圧ＶＡ、　（ａ　Ａ、）は電圧ｘ１とＸ２の旧
Ｎ演算結果であり、そのグラフが第２６図（Ｅ）に実線
で示されている。出力電圧■Ａ１は入力端子Ｖ　に対し
て三角形状に変化し、三角形状のメンバーシップ関数Ｍ
Ｆ、を表わす。そして、ピーク値に対応する入力端子が
ラベル電圧ｖＬＡである。

また抵抗Ｒ２□またはＲ２２によって、たとえば第１図
（Ｂ）にＳＬ、ＳＬ２で示すように２勾配が変■ えられる。

第２４図では特に関係ないが、念の為に説明すれば、入
力電圧Ｖ　を上述したスイープ信号とすれば、出力電圧
ＶＡ１は時間軸上で三角波状に変化することになる。入
力端子Ｖ　およびラベル電圧ＶＬＡは正および負の値を
とりうる。

他のメンバーシップ関数回路３１ｂからも同じように、
設定されたラベル電圧■ＬＢの下で入力端子Ｖ　に対応
したメンバーシップ関数値（ａ　Ｂ、）を表わす出力電
圧ＶＢ□が得られる。

旧Ｎ回路２４ａは、ワイヤード０Ｒ６３と電流源６４と
を含む。そして、１．記のメンバーシップ関数回路３１
ａ、３１ｂの出力電圧ｖＡ１、■Ｂ１がワイヤード０Ｒ
６３に与えられる。ワイヤード０Ｒ６３の出力がａＭ□
に対応する旧Ｎ演算結果を表わす電圧ＶＭ１となる。

さらに詳しく述べれば、メンバーシップ関数回路３１ａ
のトランジスタＱ１１”１２と、メンバーシップ関数回
路３１ｂのトランジスタＱ１１．Ｑ１２と、ワイヤード
０ＲＱ３と、電流源６４とによって４入力のＭＩＮ回路
が構成されているといえる。

第２６図（Ｅ）のグラフから分るようにメンバーシップ
関数回路３１ａ、　３１ｂにおけるメンバーシップ関数
のピーク値はＩＲ，、で決定される。抵抗Ｒ，を一定と
すれば、電流Ｉを変えることによりピーク値が変化する
。

グレード制御回路５１は与えられた制御電圧■　に応じ
て電流Ｉを変化させるための回路である。グレード制御
回路５１には電流源として働く電流ミラーＣＭ　　があ
り、この電流ミラーＣＭ４とメンバーシップ関数回路３
１ａの、電流源としてのトランジスタＱ５３”５４およ
びメンバーシップ関数回路３１ｂの電流源としてのトラ
ンジスタＱ５３Ｑ５４はマルチ電流ミラーを構成してい
る。したかって、電流ミラーＣＭ４に流れる電流Ｉに等
しい電流がこれらのトランジスタＱ５３”５４に流れる
ことになる。電流ミラーＣＭ４はコンデンサＣ１を含ん
でいる。このコンデンサＣ１は位相補償用のコンデンサ
である。第２３図のように電圧調整回路４８の出力をグ
レード制御回路５１の入力Ｖ。

にフィードバックした際の発振はこのコンデンサＣＩで
防止できる。

この電流ミラーＣＭ４はもう１つの電流ミラーＣＭ　５
を駆動する。この電流ミラーＣＭ５の一方のトランジス
タのコレクタには抵抗Ｒが接続されている。この抵抗Ｒ
に電流ｌが流れることにより、ＶＲ−ＩＲｏの電圧が現
われる。

グレード制御回路５１には差動回路６５とこれを駆動す
る電流源Ｃ８とが設けられている。差動口路６５は２つ
のトランジスタＱ７□、Ｑ７２を含みそれらのエミッタ
は等しい値の２つの抵抗Ｒ２３，Ｒ２４によって接続さ
れ、この２つの抵抗の接続点が電流源Ｃ５の出力側に接
続されている。一方のトランジスタＱ７１のベースには
制御電圧ｖ０が与えられ、他方のトランジスタＱ７２の
ベースには上記の電圧ＶＲが与えられている。これらの
電圧Ｖ。

とＶＲとが等しい場合には電流ミラーＣＭ３によって両
トランジスタＱ７１　”７２に等しい電流が流れる。

電圧Ｖ　とＶＲとが等しくない場合には両トランジスタ
に流れる電流１１と１２には差が生しる。電流ミラーＣ
Ｍ　　は両トランジスタＱ７１とＱ７□とに等しい電流
を流す、ように働くので、電流■　と■　の差の電流は
、トランジスタＱ７２のコレクタ側に接続されたトラン
ジスタＱ７３のベースに流れ、トランジスタＱ７３のエ
ミッタにその差の電流増幅率β倍の電流が流れる。トラ
ンジスタＱ７３のエミッタはツェナー・ダイオードＺＤ
を介して電ａミラーＣＭ４に接続されているので、電流
ミラーＣＭ４に流れる電流が変化する。この電流変化は
抵抗Ｒに流れる電流Ｉの変化として現われ、電圧ＶＲが
制御電圧Ｖｃに等しくなるように作用する。ツェナー・
ダイオードＺＤはトランジスタＱ７３のエミッタに適当
な電位を与えるためのものであり、トランジスタを複数
個設けることによりこれに代えてもよい。

電圧Ｖ　とＶ　との差をΔｖ、Ｒ２３−Ｒ２４−Ｒ ｒ　とすると電流！、相電圧２は次式で与えられる。

Ｉ＝　（１／ｒ　　）　　・β・ΔＶ Ｖ　　−Ｒ−１−（１／ｒ　　）・β−Ｒ８Ｒｏ　　　
　　　　　　ｅ ΔＶ ＝（１／ｒ）−β−Ｒ（Ｖ　　　　−Ｖ　　Ｒ）ｅ　　
　　　　　　　　　　　　ＯＣ したがって。

ＶＲ−［（１／　ｒｏ）　　・β・Ｒｏ／１１＋（１／
ｒ　　）　　・β・Ｒｌ］　　・Ｖ。

ＣＯ ここで　（１／ｒ　　）　　・β・Ｒ〉〉１とすると。

ｅ　　　　　　　　　　　　　　０ ■Ｒ″″ｖｃ となる。したがって、抵抗Ｒに流れる電流ＩはＩ謹Ｖ　
　／Ｒ Ｃ０ となる。

以上のようにして、制御電圧■　によって電流■が制御
され、メンバーシップ関数回路３１ａ。

３１ｂのピーク電圧が、第２３図に示す単純加算回路４
Ｇの出力電圧Ｖ。２が基準電圧ｖ０　（ファジィ論理の
１に相当）に等しくなるように制御される。制御？ｔｉ
圧Ｖ　　はすべてのルール・ボード５０に与えられてい
るので、すべてのルール・ボード５０において上述の制
御が行なわれる。

メンバーシップ関数回路３１ａまたは３１ｂとグレード
制御回路５１との組合せをグレード・コントローラブル
・メンバーシップ関数回路（ＧＣ−ＮＰＣ）という。

この実施例とはとくに関係ないが、各ルール争ボードご
とにグレード・コントローラブル・メンバーシップ関数
回路のピーク値を制御する場合には、単純加算回路４６
の出力電圧Ｖ。２（ｖｏ）を各！レール争ボード：こフ
ィードバックしないようにする。そして１重み付き加算
回路４２の出力電圧Ｖ。１を第（４）式にしたがって単
純加算回路４６の出力電圧Ｖ。２によって除算して最終
的な非ファジィ出力を得るようにする。

（３）代数積規則に基づくファジィ・コントローラ次に
グレード・コントローラプルφメンバーシップ関数回路
（以上ＧＣ−ＮＦＣという）の応用例の１つである代数
積規則に基づくスイープ・タイプのファジィ・コントロ
ーラについて説明する。

最も簡ｔドな例として、１つのインプリケーション（制
御則）が存在し、そのインプリケーションの前件部に１
つのファジィ命題が含まれている場合について考える。

第１５図に示すスイープ・タイプのコントローラでは、
ファジィ推論合成演算として旧ＮＥＷが用いられている
（ＭＩＮ回路３８）。ここで述べるファジィ・コントロ
ーラはファジィ推論合成演算として代数積（いわゆる掛
算）を用いるものである。

第２７（Ａ）図を参照して、２つのＧＯ−ＮＰＣ３１Ｇ
Ｃ。

３３０Ｃが設けられている。このｃｃ−Ｍｐｃは第２４
図に示すメンバーシップ関数回路（ＭＦＣ１ａ）３１　
ａとグレード制御回路５Ｉとを組合せたものである。一
方のＧＯ−ＭＦＣ３１ＧＧには確定値入力Ｖ　が与えら
れる。またラベル電圧ＶＬＡが設定される。この回路３
１０Ｃのグレード制御電圧（第２４図のＶ　に対応）と
してＣ は一定電圧Ｖ　が与えられる。もちろん、この制御電圧
Ｖ　を必要に応じて（たとえば後述する重み付けをする
ために）変えるようにしてもよい。

制御電圧■　を一定とした場合にはＧＣ−ＭＰＣ３１６
Ｃに代えてメンバーシップ関数回路（第２４図において
回路３１ａのトランジスタＱ　　、Ｑ　　に定電流源に
より一定電流を流す）を用いることもできる。

他ｈ゛のＧＣ−ＭＦＣ３３ＧＣには、その入力（第２４
図のＶ　に対応）としてタイミング回路６０からスイー
プ信号ＳＷが与えられる。またグレード制御電圧（ｖ　
に対応）として、前段（７）ＧＣ−ＭＩ’Ｃ３１ＧＧの
出力電圧Ｖ　（第２４図の出力電圧ＶＡ１に対応）が与
えられる。この回路３３ＧＧにも固有のラベル電圧■Ｌ
Ｂが設定されている。

上述のようにグレード制御電圧はＧＣ−ＮＦＣにおける
グレード（ピーク値）を設定するものである。

ＧＣニーＭ）’Ｃ３３ＧＣのグレード制御電圧としてＧ
Ｃ−ＭＦＣ３１ＧＣの出力電圧ＶＡが与えられているか
ら、　ＧＣ−ＭＦＣ３３０Ｇからは出力電圧ＶＡに相当
する値が乗じられた１時間軸上に分布］７たメンバーシ
ップ関数を表わす出力ＶＢが得られることになる。すな
わち２代数積のファジィ推論演算が行なわれる。

ＧＧ−ＭＦＣ３３０Ｇの出力電圧ＶＢは次に重心決定回
路３６３νに与えられ、その重心を表わす電圧■、が作
成され、このファジィ・コントローラの確定出力となる
。

；（数のインプリケーションが存在する場合には、第１
５図に示すファジィ・コントローラと同じように、２つ
のＧＣ−ＮＰＣ３１ＧＧ　、　３３０Ｃからなる回路を
インプリケーションの数用意し、それらの出力のＭＡＸ
演算を行ない、このＭＡＸ演算結果をデフアシファイア
（小心決定回路）で非ファジィ化すればよい。

１つのインプリケーションの前件部に２個のファジィ命
題が存在する場合には、第１６図に示す旧ＮまたはＭＡ
Ｘ回路２４ａの出力をＧＣ−ＭｌマＣ３３ＧＣのグレー
ド制御電圧として与え、このＧＣ−ＭＰＣ３３ＧＣをイ
ンプリケージタンの後件部のメンバーシップ関数回路と
すればよい。３個以上のファジィ命題がある場合も同じ
である。２個以上のファジィ命題を前件部にもつインプ
リケーションが複数個存在する場合には、各ＧＣ−ＭＦ
Ｃ３３ＧＣ（７）出力をＭＡＸ回路３７（第１５図）に
与えればよいのはいうまでもない。

第２７図（Ｂ）は代数積規則に基づくパラレル・タイプ
のファジィ・コントローラの例を示すものである。第２
７図（Ａ）との対比で説明すると、　ＧＣ−ＭＦＣ３３
ＧＣに代えて、後に詳述するグレード・コントローラブ
ル・メンバーシップ関数発生回路ＧＣ−ＭＰＧ１３ＧＣ
が用いられ、前段のＧＣ−ＭＦＣ３１ＧＣの出力がこの
ＧＣ−ＭＰＧ　１３ＧＧのグレード制御電圧Ｖｃとして
与えられる。ＧＣ−ＭＦＧ　１３Ｇｃの出力はデフアシ
ファイア１５に与えられ、トランケーシヲン回路は不要
となる。このコントローラもまたＭＡＸ回路１Ｂを用い
れば複数のインプリケーションが存在する場合に拡張可
能であり、また第１４図に示すＭＩＮまたはＭＡＸ回路
２４ａノ出力を制御電圧ｖｃとしテＧＣ−ＭＦＧ１３Ｇ
Ｃに与えることによりインプリケーションの前件部に２
個またはそれ以上のファジィ命題が存在する場合にも適
用「＋Ｊ能なように拡張できる。

第２７図（Ａ）における重心決定回路３６ＳＷの一例に
ついて第２８図および第２９図を参照して簡単に説明し
ておく。第２８図は重心決定回路３６８Ｗの一構成例を
、第２９図はこの重心決定回路を含む第２７図に示すフ
ァジィ・コントローラの動作を示す波形図である。スイ
ープ・タイプのファジィ・コントローラにおいては推論
結果を表イ）す電圧信号は時間軸上で表現される。ファ
ジィ推論はスイープ信号ＳＷの各周期τごとに行なわれ
、２周期２τで１回の重心決定動作が行なわれる。した
がって。

２周期２τの間、入力電圧Ｖ　は一定に保持される。ス
イープ信号ＳＷの時間軸をＴとし、推論結果を表わす電
圧ＶＢ（ｔ）の局部的な時間変数をｔとする。時間ｔの
原点はたとえばスイープ信号ＳＷがゼロクロスする点で
ある。

第９図を参照して説明したように、推論結果Ｂ′の重心
位置は関Ｕ＆　Ｂ　’　−μ（１）の面積を時間軸上で
左右（前後）に２分する時点である。第１の周期におい
て出力される推論結果Ｂ′の面積Ｓｏが求められる。次
に第２の周期において、推論結果Ｂ′の面積を求めるた
めの積分動作が時間軸にで行なわれ、この積分値が丁度
Ｓ。／２となったときの時点ｔ　が重心位置を表わすこ
とにν なる。すなわち、推論結果Ｂ′の重心は、上記積分値が
Ｓ。／２になったときの時間軸を上における時刻、また
はそのときの時間軸Ｔ上における時刻もしくはその時の
スイープ信号ＳＷの位相によって表現される。スイープ
信号ＳＷのこの位相は、さらにそれに対応するスイープ
信号ＳＷの電圧Ｖ　として表現される。したがってこの
電圧■　が推論結果Ｂ′の確定出力として重心決定口ν 路３１３Ｓ警から出力される。

第２８図および第２９図を参照して、上記の面積を求め
る積分動作はコンデンサへの充電によっテ実現でき、充
電電圧が積分値を表わす。静電容量が２ｃｏ　（ｃｏは
ある値）のコンデンサＣ１１と、静電容量がその１／２
であるｃｏのコンデンサＣ１２とが設けられている。推
論結果を表わす電圧信号■、は電圧／電流変換回路６３
でその電圧に対応する電流Ｉｎに変換され、切換スイッ
チ６４に与えられる。切換スイッチ６４は電流ＩＢをコ
ンデンサＣ１ｌに流入させるかコンデンサｃ１２に流入
させるかを切換えるものであって、切換制御信号ｓｃに
よって制御される。切換制御信号ｓｃはタイミング回路
６０から出力され、第１周期においてＨレベル、第２周
期においてＬレベルとなり、これを２周期２τで繰返す
。

第１周期においては入力電流ＩＢはコンデンサＣに与え
られ、コンデンサｃ１１に充電される。

第１周期が終了したときのコンデンサｃ１１の電圧Ｖ１
が上記の面積ｓｏを表わし、これはコンパレータ６５の
負入力端子に与えられる。第２周期においては、電流Ｉ
Ｂは切換スイッチ６４を経てコンデンサＣ１２に流入す
る。コンデンサｃ１２の容量はコンデンサＣ１１の容量
の半分であるから、コンデンサＣ１１の充電電荷の半分
の電荷がコンデンサＣに充電されたときに（これは積分
された面積がＳｏ／２になったことを意味する）、コン
デンサＣの電圧Ｖ　はコンデンサＣの電圧ｖｌと等しく
なる。コンデンサｃ１２の電圧はコンパレータ６５の正
入力端子に与えられる。したがって、コンパレータ６５
の出力Ｖｏが兵−Ｌった時点が重心を表わす時点ｔ　で
あるということになる。第２周明が終了したときに、タ
イミング回路６ｏがら発生するリセット信号ＰＲによっ
てオンとされるスイッチ６１．６２によってコンデンサ
Ｃ１１”１２の電荷は放電される。

コンパレータ６５の出力電圧Ｖ　は次にこの信号Ｖｏの
立４−りを険出し、この立」ニリの時点１．をそれに対
応するスイープ信号ＳＷの電圧Ｖ　に変換する回路に送
られる。信号■。の立上りが微分回路６６で検出され、
さらにこの立上り検出パルスは単安定マルチバイブレー
ク等によって一定幅の単一パルス信号ＳＤに変換されて
出力される。このパルス信号ＳＤのパルス幅は後述する
コンデンサＣｃに充電するのに充分な時間であればよく
。

できるだけ短い方が好ましい。パルス信号ｓＤはアナロ
グ・スイッチ６７を制御するために用いられ、パルス信
号ＳＤのパルス幅の時間だけこのスイッチ６７はオンす
る。するとこのスイッチ６７に入力しているスイープ信
号ｓｗによってコンデンサｃｏがこの信号のそのときの
電圧に等しくなるまで充電される。コンデンサＣの電圧
は次のパルス信号ＳＤの発生時点まで保持される。次の
パルス信号Ｓ　によってスイッチ６７がオンとなったと
きに、スイープ信号ｓｗの電圧がコンデンサＣ６の電圧
よりも高ければスイープ信号ｓｗの電圧に等しくなるま
でコンデンサＣ８は充電され、低ければスイープ信号ｓ
ｗの電圧に等しくなるまでコンデンサＣは放電される。

このようにして、コンデンサＣ６の電圧は常に決定され
た重心位置を表わす。この電圧はたとえばＰＥＴ入力演
算増幅器６８を経て重心位置電圧■、として出力される
。

￥５２８図の回路による重心決定原理は、第１周期にお
いて入力端子によっである容ｆｆ１２ｃ　　の第１のコ
ンデンサに充電し１次に、これに続く第２周期において
、同じ入力電流で第１のコンデンサの容量の１／２の容
Ｉ＆ｃ　　の第２のコンデンサに充電していき、第２の
コンデンサの電圧が第１のコンデンサの電圧と等しくな
った時点ｔ　を重心をν 表わす時刻として検出するものである。静電容量が２０
　とＣの２つのコンデンサを用いる代わりに、静電容量
が等しい２つのコンデンサを用いることもできる。この
場合には推論結果の第２の積分動作において、入力端子
の２倍の電流を用いる。すなわちこのやり方は、入力電
流によっである容量の第１のコンデンサに充電し１次に
これの２倍の入力電流で第１のコンデンサの容量と同じ
容量の第２のコンデンサに充電していき第２のコンデン
サの電圧が第１のコンデンサの電圧と等しくなった時点
ｔ　を重心を表わす時刻として検出すればよい。電流の
代わりに電圧を２倍にしてもよい。

（４）ルールごとに重み付けが可能なファジィ・コント
ローラ 第１４図は、」二連したように、前件部に２つのファジ
ィ命題をもつインプリケーション・ルール（制御則）が
複数個存在する場合のパラレル・タイプのファジィ・コ
ントローラを示している。１つのインプリケーションや
ルール（制御則）についてのファジィ推論は、２つのメ
ンバーシップ関数回路３１ａ、　３１ｂと１つのメンバ
ーシップ関数発生回路１３の出ツノを入力とする１つの
ファジィ推論合成回路＋４ａによって実行される。この
回路３１ａ、　３１ｂ、　１３および１４ａのまとまり
をルール・ボードということにする。

複数のインプリケーション−ルール（制御則）の存在を
前提とするファジィ推論において、すべてのインプリケ
ーション・ルールが常に同じ重要性をもっているとは限
らない。中にはきわめて重要なインプリケーションも存
在するであろうし。

あまり重要でないものも存在するであろう。そこで、イ
ンプリケーション・ルール（制御則）に重要度に応じて
重み付けをすることにする。この重み付けはルール・ボ
ードごとに行なわれる。重み付けは前件部と後件部の両
方のメンバーシップ関数のグレード（ピーク値）を同時
に制御することにより行なわれ２重要度の高いものは高
いグレードに設定される。１つのルール・ボードに属す
るメンバーシップ関数回路とメンバーシップ関数発生回
路とには同じ重みが付けられる２すなわち前件部と後件
部のメンバーシップのピークは同じ値に設定される。

メンバーシップ関数回路のメンバーシップ関数にｒｑみ
付けをするためにに述したグレード・コントローラブル
・メンバーシップ関数回路（ＱＣ−ＮＦＣ）が用いられ
る。メンバーシップ関数発生回路から発生するメンバー
シップ関数に重み付けをするために、以下に述べるグレ
ード・コントローラブル・メンバーシップ関数発生回路
（ＧＣ−ＭＦＧ）が用いられる。このようなＧＣ−ＭＦ
ＣとＧＣ−ＭＦＧを用いて第１４図のファジィ０コント
ａ−ラの１つのルール−ボードＲを書き直した回路が第
３０図に示されている。第３０図において、第１４図の
メンバーシップ関数回路３１ａ、　３１ｂ、メンバーシ
ップ関数発生回路１３がＧＣ−ＭＦＣ３１ＧＣａ、　３
１ＧＣｂ　、　ＧＣ−ＭＦＧ　１３ＧＣに置きかえられ
ている他は第１４図に示す１つのルール・ボードと全く
同じである。ＧＣ−ＭＦＣ３１ＧＣａ　、３１ＧＣｂと
ＧＣ−ＭＰＧ　１３ＧＣの最大グレード（メンバーシッ
プ関数のピーク値）は１つのグレード制御電圧Ｖ。

によって全く同じになるように制御される。この制御電
圧Ｖ　は外部からマニュアルで設定するようにしても、
ファジィ・コントローラを用いた制御対象についての学
習結果に応じてディジタル・コンピュータ笠によって調
整するようにしてもよい。

ＧＯ−ＮＦＣにおいては制御電圧Ｖ　は、第２４図に示
すＧＣ−Ｍ）’Ｃ（グレード制御回路５１とメンバーシ
ップ関数回路３１ａまたは３１ｂとの組合せにより構成
される）において制御７１圧Ｖ　の代わりに与えられる
。ＧＯ−ＭＦＧについては以上に述べる。

第３１図において、　ＧＣ−ＭＦＧ　７３は、ｆｆｌ数
の信号ラインー１１に所定の電圧分布を発生する電圧分
布発生回路７４２発生した電圧分布を所定の出力信号ラ
イン上に送り出すためのスイッチ・アレイ７５および与
えられるラベルを表わすコードを解読してスイッチ・ア
レイ７５のスイッチを制御するデコーダ７６から構成さ
れている。電圧分布発生回路７４から発生する電圧分布
の形はあらかじめ定められているが、この電圧分布の出
力信号ライン上の位置がデコーダ７６の出力によって制
御されるスイッチ−アレイ７５によって変化させられる
。したがって。

与えられたラベルに対応したメンバーシップ関数を表わ
す電圧分布が出力ラインに現われる。電圧分布発生回路
７４で発生する電圧分布のグレード（電圧値）がグレー
ド制御信号■　によりて調整される。

以上にいくつかのＱＣ−ＭＦＧの具体例について説明す
るが、ここでは７種類のメンバーシップ関数が発生する
。これらのメンバーシップ関数のラベルを！−述したＮ
Ｌ、ＮＭ、ＮＳ、ＺＲ，ＰＳ、ＰＭおよびＰＬとする。

また、メンバーシップ関数の変数の領域における点の数
（ファジィ集合の要素の数に対応）は２５に制限されて
いるものとする。

したがって、メンバーシップ関数発生回路の出力端子は
２５個である。

第３２図および第３３図は、スイッチ・アレイとしてス
イッチ争マトリクスを使用したＧＣ−ＭＦＧの例を示し
ている。第３２図において、　ＧＣ−ＭＦＧのθ〜２４
まで番号が付けられた出力端子の下方に、これらの出力
端子から出力される７種類のメンバーシップ関数が図示
されている。

出力されるファジィ・メンバーシップ関数の値は、簡単
のために４レベルに量子化されている。

この４レベルは”　”　ｃｌ　”ｃ２　、Ｖｃ３””　
Ｖｃであり、制ｉｉ！ＩＩ電圧Ｖ　の最大値はたとえば
５ｖである。これらの４つのレベルの電圧は電圧分布発
生回路７４Ａにおいてつくられる。この回路７４Ａは直
列に接続された３個の抵抗７１を含み、この抵抗回路に
制御電圧Ｖ　が印加され、抵抗７１の接続点の電圧がｖ
ｃｌ　１ｖｃ２となる。したがって”　ｃｌ−Ｖ　　／
３．Ｖｃ２−２ＶＣ／３となる。この電圧分霜発生回路
７４Ａから第３２図で斜めに引かれた５本の電圧ライン
ＶＬがのびており、中央のラインには電圧Ｖ、３が、そ
の両側のラインには電圧Ｖｃ２が、最も外側の２本のラ
インには電圧Ｖｃ１がそれぞれ与えられている。

デコーダ７６Ａは１オブ８デコーダである。このデコー
ダ７６Ａにはラベルを表わす３ビツト（Ｃ，Ｃ，Ｃ）の
バイナリイ信号が入力している。デコーダ７８Ａはこの
入力信号の表わすコードに応じて８つの出力端子のいず
れかにＨレベルの１２号を出力する。８つの出力端子は
、指定なしおよび上述の７種類のラベルに対応している
。たとえば、入力コード信号が０００のときには指定な
しの出力端子に１００１のときにはＮＬの出力＠子にそ
れぞれＨレベルの信号が出力される。これらの出力端子
からは、指定なしの出力端ｒ−を除いて、第３２図に水
弔なラインで示された信号ラインＳＬがのびている。

スイッチ・マトリクス７５Ａにおいて、電圧ラインＶＬ
と信号ラインＳＬの所定の交差点から２５の出力端に出
力ラインＯＬがのびている。これらの交差点に小さな正
方形で示された記号７５ａは、第３３図に示されている
ように、電圧ラインＶＬと出力ラインＯＬとの間に設け
られかつ信号ラインＳＬの電圧によってオン、オフ制御
されるスイッチであり、たとえばＭＯＳ　ＰＩＥＴで構
成される。１本の出力ラインＯＬに２つ以上のスイッチ
７５ａを設けてももちろんよい。各出力ラインＯＬはそ
の出力端子側において抵抗７５ｂをそれぞれ介して接地
されている。

以上の構成において、あるメンバーシップ関数のラベル
がデコーダ７８Ａに与えられると、信号ラインＳＬのう
ちそのラベルに対応するものにＨ（イネーブル）レベル
の信号が現われ、その信号ラインに設けられたスイッチ
７５ａがオンとなる。

この結果、オンとなったスイッチ７５ａを通して電圧分
布発生回路７４Ａの各電圧が出力ラインＯＬを経て対応
する出力端子に現われるので、上記のメンバー　シップ
関数を表わす電圧分布が出力されることになる。そして
、出力されるメンバーシップ関数のグレードは制御電圧
Ｖ　によって変えられる。

第３４図および第３５図は、スイッチ・アレイとしてパ
ス・トランジスタ・アレイ７５Ｂを用いたＧＣ−ＭＰＧ
を示している。

電圧分布発生回路７４Ｂは、メンバーシップ関数を１１
のレベルに量子化するために、１０個の直列抵抗７１か
らなる分圧回路を有し、この分圧回路に制御電圧Ｖ　が
印加される。アース端子および抵抗の接続点にはファジ
ィ真理値電圧０゜Ｖ　　−Ｖ　　／１０　、Ｖ　　−２
Ｖ　　／１Ｇ、−、Ｖ、−ｃｌ　　　　　ｃ　　　　　
　　　　ｃ２　　　　　　　ｃ９Ｖ　　／１０．Ｖ　　
　−Ｖ　　が現われ、これらはｃ　　　　　ｃｌＯｃ ファジィ真理値０．１／１０．・・・、９／１０および
１にそれぞれ対応する。これらの電圧Ｖ。１〜ｖｃ１゜
もまた制御電圧Ｖ　によって可変である。またこの発生
回路７４Ｂはラベル−ＺＨのメンバーシップ関数の値が
プログラムされたＦＲＯＭを備えている。

このＰＲＯＭには、上記電圧源およびグランドに接続さ
れた電源ラインＶＬと、パス・トランジスタ・アレイ７
５Ｂを経て出力端子まで接続された出力ラインＯＬとが
設けられている。ＦＲＯＭは上下の２層のＡ１１層より
なり、第１層に出力ラインＯＬが。

第２層に電源ラインＶＬがそれぞれ形成されている。こ
れら−に下の２層は絶縁層たとえば光感性ポリイミドに
よって絶縁されている。これらの層の交叉点にスルーホ
ールを形成することによってメンバーシップ関数の形が
プログラムされる。スルーホールはマスクＲＯＭ技術を
用いて形成することができるので、任意の形のメンバー
シップ関数がプログラムできる。ラインＶＬとラインＯ
Ｌとの結節点を示す黒丸がスルーホールを示している。

スルーホールが形成されている点においてラインＶＬと
ラインＯＬとが接続され、ファジィ真理値電圧がパス・
トランジスタ命アレイ７５Ｂに転送される。２つのライ
ンＶＬとＯＬの結節点をフィールドＩ？ＯＭ技術、すな
わち高電圧を印加することによって所望の交点を絶縁破
壊することによって短絡するようにしてもよい。

バス◆トランジスタ・アレイ７５Ｂは、電圧分布発生回
路７４Ｂからのびた出カラインＯＬ、デコーダ７８Ｂの
７つの出力端子に接続された信号ラインＳＬ、　これら
のラインの交点の電圧を左または右に４デイジツトまた
は８デイジツト分だけシフトさせるための斜めのライン
ＢＬ、ならびに信号ラインＳＬと出力ラインＯＬおよび
斜めラインＢＬとの交点にそれぞれ設けられ、かつ信号
ラインＳＬの電圧によって制御されるスイッチング素子
、　ＰＭＯ３ＰＥＴ　７５ｃから構成されている。この
スイッチング素子７５ｃの接続の様子は第３５図に示さ
れている。デコーダ７６Ｂに接続された７本の信号ライ
ンＳＬまたはそれらのラインによって制御されるスイッ
チング素子の列をそれぞれスイ・ツチ列Ｓ、Ｓ、、　・
・・Ｓ　とする。ｓ　　−８７はこれら１　　　　　　
　７　　　　　　ｉ のラインＳＬ上の信号をさすときもある。

スイッチ列Ｓ１は電圧分布発生回路７４Ｂにプログラム
されたメンバーシップ関数を４デイジ・ソト左にシフト
し、スイッチ列Ｓ　、Ｓ　およびＳ６は４デイジツト右
に、８デイジツト左に、および８デイジツト右にそれぞ
れシフトする。スイ・ツ千列Ｓ　およびＳ５はプログラ
ムされたメンツク−シップ関数を右または左にシフトす
るものではなく、それを出力端子に直接に送り出す。ス
イッチ列Ｓ７は接地されたスイッチ・アレイでありて、
このスイッチＳ７がオン、他のスイッチＳｌ〜Ｓ　がオ
フのときにすべての出力端子をグランド・レベルに落と
す。

メンバーシップ関数のラベルと信号８１〜Ｓ７のバイナ
リイ・レベルとの関係が第３６図に示されている。デコ
ーダ７８Ｂは、入力する３ビツトのバイナリイ信号ｃ　
　、ｃ２．ｃ３　（ＯＶまたは＋５ｖ）を第３６図に示
すテーブルにしたがって７ビツトのバイナリイ信号Ｓ　
　−３７（−５Ｖ　ｒＬル ベル」または＋５ＶｒＨレベル」）に変換するものであ
り、具体的には第３７図に示されるようにＮＡＮＤゲー
ト７７とインバータ７８との組合せから構成される。

たとえば、入力したラベルがＰＬの場合には。

スイッチ列Ｓ３と８６がオンになる。電圧分布発生回路
７４Ｂにプログラムされたメンバーシップ関数は、スイ
ッチ列Ｓ３を通して４デイジツト右にシフトされ、さら
にスイッチ列Ｓ６を通して８デイジツト右にシフトされ
る。したがって、プログラムされたメンバーシップ関数
は１２デイジツト右にシフトされ、出力端子に現われる
メンバーシップ関数はＰＬ（正の大きな値）となる。

第３４図において、電圧分布発生回路７４Ｂのグランド
・レベルに接続されたラインＶＬには、中央の２５本の
出力ラインＯＬに加えて、その左右において各１２本ず
つの出力ラインＯＬに平行なうインと斜めラインＢＬと
が接続され、これらのラインと信号ラインＳＬとの交点
にスイッチ列Ｓ１゜ｓ　　、ｓ　　、ｓ４．ｓ６が設け
られている。これは、プログラムされたメンバーシップ
関数がどのようにシフトされようと、グランド・レベル
の信号を出力端子に確実に出力させるようにするための
ものである。

パス・トランジスタ・アレイ７５Ｂはファジィ真理値電
圧（０〜５Ｖ）を減衰させることなく出力端子に通さな
ければならない。通常のＰＭＯ８回路では、もしファジ
ィ真理値電圧がＰＭＯＳ　ＰＥＴのスレシホールド電圧
よりも低いときには、　ＰＭＯＳ　ＰＥＴは。

ケート電圧ＶＣ（デコーダの出力）がＯＶであれば、完
全なオン状態にはならない。ＰＭＯＳ　ＰＥＴが完全に
オン状態となるようにするために、ｖＧを一５Ｖ程度に
する必要がある。このために。

上述したようにデコーダ７６Ｂは一５Ｖ（Ｌ）。

＋５Ｖ（Ｈ）をとる出力を発生するように構成されてい
る。このような出力信号８１〜Ｓ７を発生する第３７図
のデコーダを構成するＮＡＮＤゲート７７の一例が第３
８図に示されている。

上述の説明では、ファジィ・メンバーシップ関数は山形
ないしは三角形状のものとして示されている。しかしな
がら、メンバーシップ関数としては種々のものが考えら
れるし、必要に応じて異なる形のものを選択できるよう
にしておくことが好ましい。

第３９図は、第３２図に示されるタイプのＧＣ−Ｍｌ’
Ｇに主に適用ロー能な電圧分布発生回路であって、ファ
ジィ・メンバーシップ関数形を選択できるようにした１
回路を示している。制御電圧Ｖ　によって制御される分
圧電圧Ｖｃｌ＝Ｖｃ４が現われる結節点に接続された電
圧ラインＶＬに、山形ないしは三角形状のファジィ・メ
ンバーシップ関数形を表わす電圧分布を出力するように
結線された出力ラインＯＬＩと２台形状の関数形を表わ
す電圧分布を出力するように結線された出力ラインＯＬ
２とが設けられている。これらのラインＯＬＩ、ＯＬ２
にはそれぞれスイッチング素子、　ＮＨＯ２ＦＥＴ７０
Ａ　。

７０Ｂが接続され、これらのスイッチング素子の出力側
においてラインＯＬＩ、ＯＬ２は出力端子に接続される
出力ラインＯＬに接続されている。スイッチング素子７
０Ｂは選択信号Ｃによって直接に、素子７０Ａはインバ
ータ７９を介してそれぞれ制御される。

選択信号ＣがＬレベルの場合にはスイッチング素子７０
Ａがオンとなって、山形ないしは三角形状のメンバーシ
ップ関数形を表わす電圧が出力ラインＯＬに出力される
。逆に信号ＣがＨレベルの場合には素子７０Ｂがオ、ン
となるので台形の関数形を表わす電圧が出力される。こ
のようにして。

ファジィ・メンバーシップ関−数形を選択することがＪ
能となる。

第３９図の回路において、　ＰＥ７７０Ａ、　７０Ｂの
スレシホールド値電圧をＶＴＨ（通常１ｖ程度）とすれ
ば、これらのＦＥＴを制御する選択信号Ｃのバイナリイ
中レベルは、ＬレベルがｖＴＨ以下、ＨレベルがＶＴ、
、＋５Ｖ以］二であればよい。ここで５ｖは、制御電圧
Ｖ　の最大電圧である。

電圧分布発生回路における発生電圧の分布形。

すなわちファジィ・メンバーシップ関数形は、上述した
２つの形のみならず、３つ以上の形をあらかじめ作成し
ておいてこれらのうちから１つを選択できるようにする
こともできる。また、関数形の選択は第３４図に示すＧ
Ｃ−ＭＦＧにも適用可能であるのはいうまでもない。

電圧分布発生回路は複数のライン上に分布した電圧信号
を発生する。したがって、１つの電圧分布発生回路の出
力電圧を段数のスイッチ・アレイ７５に与えることが可
能である。第４０図は、１つの電圧分布発生回路７４と
、この出力電圧が与えられる複数のスイッチ・アレイ７
５とを含むＧＣ−ＭＰＧを示している。各スイッチ・ア
レイ７５はそれぞれのデコーダ７６によって駆動される
。各デコーダ７６には同じまたは異なるラベルのコード
信号が与えられる。したがって、このＧＣ−ＭＦＧから
は複数の同じまたは異なるメンバーシップ関数を表わす
電圧分布を得ることができる。しかもこれらの段数のメ
ンバーシンプ関数のグレードを制御電圧Ｖ　によっＣ て等しくかつ同時に制御できる。

第４０図に示すＧＣ−ＭＦＧはとくに第４図および第５
図に示すパラレル・タイプのファジィ・コンピュータに
好適に用いられる。この場合にも、各インプリケーショ
ンごとにグレードを制御できるようにしておくのはいう
までもない。

ＧＣ−ＭＩ’Ｃは第８図に示すスイープ・タイプのファ
ジィ・コンピュータにも適用可能である。この場合にも
インプリケーションごとにグレードを調整しうるように
することが好ましい。

【図面の簡単な説明】

第１図はメンバーシップ関数を示すグラフで。 同図（Ａ）は一般的な形を、同図（Ｂ）は三角形状およ
び台形状の同関数を、同図（Ｃ）はＺ関数およびＳ関数
をそれぞれ示している。 第２図は用数本の信号ライン上に分布した電圧によって
表わされるメンバーシップ関数を示している。 第３図は鋸歯状スイープ信号とメンバーシップ関数信号
波形とを示す波形図である。 第４図はパラレルψタイプの基本的なファジィ・コンピ
ュータの概念を示すブロック図、第５図は複数のインプ
リケーションが存在する場合の同タイプのファジィ・コ
ンピュータの概念を示すブロック図である。 第６図はパラレル・タイプの基本的なファジィ推論エン
ジンの構成を示すブロック図である。 第７図は基本的なスイープ・タイプのファジィ・コンピ
ュータの概念を示すブロック図、第８図は；隻数のイン
プリケーションをもつファジィ推論に適用されるスイー
プ・タイプのファジィコンピュータの概念を示すブロッ
ク図である。 第９図はファジィ推論の過程を模式的に表わした説明図
である。 第１０図はパラレル・タイプの拡張されたファジィ推論
エンジンの概念を示すものであり、第１１図はその構成
を示すブロック図である。 第１２図および第１３図はファジィ・コントローラにお
ける推論過程の説明図である。 第１４図はパラレル・タイプのファジィ・コントローラ
の構成を示すブロック図である。 第１５図はスイープ・タイプのファジィ・コントローラ
の構成を示すブロック図、第１６図は同コントローラの
他の例を示すブロック図である。 第１７図は、インプリケーションの後件部をシングルト
ンで表わした場合の推論過程の説明図である。 第１８図は小み付き加算回路の回路図、第１９図はｒｌ
ｔ純加ｐ回路の回路図である。 第２０図はメンバーシップ関数とそのラベルおよびその
シングルトン形態を示すグラフである。 第２１図はＭＩＮ回路の回路図、第２２図はＭＡＸ回路
の回路図である。 第２３図はファジィ・プロセッサの構成を示す回路図、
第２４図はファジィ・プロセッサのルール−ボードの構
成を示す回路図である。 第２５図はメンバーシップ関数回路を説明するために同
回路の一部を抜出して示す回路図、第２６図（Ａ）〜（
［Ｅ）は同回路の信号を示すグラフである。 第２７図（Ａ、）　、　（Ｂ）は代数積演算による推論
を行なうファジィ・コントローラの構成例をそれぞれ示
すブロック図である。 第２８図は重心決定回路の構成を示す回路図である。 第２９図は、第２７図および第２８図に示す回路の動作
を示す波形図である。 第３０図はルール・ボードごとに重み付けを行なうパラ
レル・タイプのファジィ・コントローラにおけるルール
・ボードを示すブロック図である。 第３１図はグレード・コントローラプル◆メンバーシッ
プ関数回路の基本構成を示すブロック図である。 第３２図は、スイッチ・マトリクスを用いて実現したグ
レード・コントローラプル中メンバーシップ関数発生回
路を示す回路図、第３３図は第３２図における記号の具
体的構成を示すものである。 第３４図は、パス・トランジスタ・アレイを用いて実現
したグレード・コントローラブル・メンバーシップ関数
発生回路を示す回路図、第３５図は第３４図における記
号の具体的構成を示すもの、第３６図は第３４図におけ
るデコーダの動作を示すテーブル、第３７図は同デコー
ダの具体的構成を示す回路図、第３８図は第３７図の回
路において用いられるＮＡＮＤゲートを示す回路図であ
る。 第３９図は、メンバーシップ関数形を選択できる電圧分
布発生回路を示す回路図である。 第４０図はグレード・コントローラブル・メンバーシッ
プ関数発生回路の発展形態を示すブロック図である。 ＋！、　１２．　１３・・・メンバーシップ関数発生回
路。 １３０Ｃ・・・グレード・コントローラブル・メンバー
シップ関数発生回路。 １４・・・ファジィ推論エンジン。 １４ａ、３４・・・ファジィ推論合成回路。 ３１、３２．３３・・・メンバーシップ関数回路。 ３１ＧＣ，３３ＧＣ，３１ＧＣａ　、　３１ＧＣｂ・・
・グレードΦコントローラプル・メンバーシップ関数回
路。 ５０・・・ルール・ボード。 ５１・・・グレード制御回路。 ５２・・・スイッチ・アレイ。 ５３・・・コネクタ。

Claims (8)

【特許請求の範囲】
1. （１）出力信号のピーク・レベル部分がラベル信号によ
   って定まるあらかじめ定められたメンバーシップ関数を
   表わすレベルの信号を、入力信号に応じて出力するメン
   バーシップ関数回路、およびこのメンバーシップ関数回
   路の出力信号のレベルを入力するグレード制御信号に応
   じて制御するグレード制御回路。 を備えたグレード・コントローラブル・メンバーシップ
   関数回路。
2. （２）メンバーシップ関数を複数本の信号ライン上に分
   布する信号レベルによって表わす信号レベル分布を発生
   する信号分布発生回路、および 与えられるレベル信号に応じて、上記信号レベル分布を
   複数本の出力信号ライン上の所定の位置に変換するスイ
   ッチ・アレイを備え、 上記信号分布発生回路が、与えられる制御信号のレベル
   を分割することにより複数レベルの信号を発生する回路
   部分を備えている、 グレード・コントローラブル・メンバーシップ関数発生
   回路。
3. （３）与えられる１または複数の入力に応じたメンバー
   シップ関数値を表わす信号、または複数のメンバーシッ
   プ関数値を表わす信号の所定の演算結果を表わす信号を
   出力する初段回路、 一定周期のスイープ信号を発生するスイープ信号発生回
   路、および 入力するスイープ信号に同期して所定のメンバーシップ
   関数を表わす信号を出力するとともに、上記初段回路の
   出力信号が制御信号として与えられこの制御信号に応じ
   て出力するメンバーシップ関数を表わす信号のレベルが
   制御されるグレード・コントローラブル・メンバーシッ
   プ関数回路、 を含む代数積規則に基づくスイープ・タイプのファジィ
   ・コントローラ。
4. （４）与えられる１または複数の入力に応じたメンバー
   シップ関数値を表わす信号、または複数のメンバーシッ
   プ関数値を表わす信号の所定の演算結果を表わす信号を
   出力する初段回路、およびメンバーシップ関数を表わす
   複数本の信号ライン上に分布する信号レベルを発生して
   出力するとともに、上記初段回路の出力信号が制御信号
   として与えられこの制御信号に応じて出力する信号レベ
   ル分布のレベルが制御されるグレード・コントローラブ
   ル・メンバーシップ関数発生回路、を含む代数積規則に
   基づくパラレル・タイプのファジィ・コントローラ。
5. （５）与えられる入力信号に応じたメンバーシップ関数
   を表わす信号を出力するとともに、与えられる制御信号
   に応じて出力するメンバーシップ関数を表わす信号のレ
   ベルが制御される少なくとも１つのグレード・コントロ
   ーラブル・メンバーシップ関数回路、 メンバーシップ関数を表わす複数本の信号ライン上に分
   布する信号レベルを発生して出力するとともに、上記グ
   レード・コントローラブル・メンバーシップ関数と同じ
   制御信号が与えられ、この制御信号に応じて出力する信
   号レベル分布のレベルが制御されるグレード・コントロ
   ーラブル・メンバーシップ関数発生回路、および 上記グレード・コントローラブル・メンバーシップ関数
   回路および上記グレード・コントローラブル・メンバー
   シップ関数発生回路の出力信号に対して所定のファジィ
   推論演算を実行するファジィ推論合成回路、 を備えたパラレル・タイプのファジィ・コントローラ。
6. （６）それぞれ異なるメンバーシップ関数を表わす複数
   本の信号ライン上に分布する信号レベルをそれぞれ発生
   して出力するとともに、同じ制御信号が与えられ、この
   制御信号に応じて出力する信号レベル分布のレベルが制
   御される少なくとも３つのグレード・コントローラブル
   ・メンバーシップ関数発生回路、および 上記少なくとも３つのグレード・コントローラブル・メ
   ンバーシップ関数発生回路の出力信号に対して所定のフ
   ァジィ推論演算を実行するファジィ推論エンジン、 を備えたパラレル・タイプのファジィ・コンピュータ。
7. （７）与えられる入力信号に応じたメンバーシップ関数
   を表わす信号を出力するとともに、与えられる制御信号
   に応じて出力するメンバーシップ関数を表わす信号のレ
   ベルが制御される少なくとも１つの第１のグレード・コ
   ントローラブル・メンバーシップ関数回路。一定周期の
   スイープ信号を発生するスイープ信号発生回路。 スイープ信号に同期してメンバーシップ関数を時間軸上
   で表わす信号を出力するとともに、上記第１のグレード
   ・コントローラブル・メンバーシップ関数回路と同じ制
   御信号が与えられ、この制御信号に応じて出力信号のレ
   ベルが制御される第２のグレード・コントローラブル・
   メンバーシップ関数回路、ならびに 上記第１および第２のグレード・コントローラブル・メ
   ンバーシップ関数回路の出力信号に対して所定のファジ
   ィ推論演算を実行するファジィ推論合成回路。 を備えたスイープ・タイプのファジィ・コントローラ。
8. （８）一定周期のスイープ信号を発生するスイープ信号
   発生回路、 スイープ信号に同期してそれぞれ異なるメンバーシップ
   関数を時間軸上で表わす信号を出力するとともに、同じ
   制御信号が与えられ、この制御信号に応じて出力信号の
   レベルが制御される少なくとも３つのグレード・コント
   ローラブル・メンバーシップ関数回路、および 上記グレード・コントローラブル・メンバーシップ関数
   回路の出力信号に対して所定のファジィ推論演算を実行
   するファジィ推論合成回路、を備えたスイープ・タイプ
   のファジィ・コンピュータ。