JPH01224802A - スイープ・タイプのファジィ・コンピュータ，スイープ・タイプのファジィ・コントローラ，ならびにこれらで用いられるメンバーシップ関数回路，スイープ・タイプのメンバーシップ関数出力回路，デファジファィア，重心決定回路およびα演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の要約 スイープ・タイプのファジィ・コンピュータにおいては
、基本的にはスイープ信号の一周期でファジィ推論演算
が行なわれる。メンバーシップ関数はスイープ信号に同
期して信号の時間軸上で表わされる。推論結果もまたス
イープ信号に同期する信号によって表わされる。ファジ
ィ・コントローラにおいては、１つの確定入力が与えら
れ。

ファジィ推論の結果、１つの確定出力が得られる。

発明の背景 この発明は、スイープ・タイプのファジィ・コンピュー
タ、スイープ・タイプのファジィ・コントローラ、なら
びにこれらで用いられるメンバーシップ関数回路、スイ
ープ・タイプのメンバーシップ関数出力回路、デファジ
ファイア、重心決定回路およびα演算回路に関する。

偉人な人間の頭脳は、ストアされたプログラムの概念、
プール代数および安定な動作を行なうバイナリイ・ハー
ドウェアを調和させることによってディジタル参コンピ
ュータを創作した。その連続的な動作によって、深い論
理の展開、データの深い処理等が可能となった。ディジ
タル・コンピュータはその安定な動作によって信頼性が
高く、ディジタル・コンピュータ・システムは益々巨大
化しつつある。プログラムが人間のメンタルなレベルの
情報を含んでいない限り、ディジタル・コンピュータは
任意のプログラムが可能であり、この点でそれは汎用機
械とさえ呼ばれる。

ディジタル・コンピュータφシステムの実現によって人
間の生活１社会が大きく変貌しつつある。

もう１つの偉人な人間の頭脳は１人間が何をどのように
考え、相互にいかにコミュニケートするかについて考察
し、非常に重要な概念「ファジネス」を創出した。Ｌ、
Ａ、Ｚａｄｏｈがファジィ集合の概念を提唱したのが１
９６５年である。それ以来ファジィの理論的検討は数多
くの論文で行なわれているが、その応用の報告はまだ少
なく、それもバイナリイ・ディジタル・コンピュータの
助けを借りてのみ行なわれているのが実情である。

ファジィの研究において１人間の知識は、専門家のノウ
ハウのように言語情報で総括されるべき蓄積された経験
に基づくものである。ということが強調されている。こ
の言語情報は、一般にあいまいさ、漠然性、不確実性、
不完全性または不正確さを具備し、メンバーシップ関数
によって特徴づけられる。メンバーシップの大きさは０
．０〜１．０までの間の領域の数値によって表わされ、
この範囲内で変化する。

言語情報がディジタル・コンピュータによって取扱われ
る場合には、メンバーシップの大きさ（値）はバイナリ
イ・コードによって表わされる。このバイナリイ・コー
ドで表わされた値はバイナリイ電子回路において、スト
アされたプログラムにしたがって、繰返し何度も何度も
、ストアされ、転送され、そして演算される。したがっ
て、ディジタル・システムによってファジィ情報を処理
するためには長い時間がかかるという問題がある。さら
に、バイナリイ・コード化された値は信じられない程多
くのストアのためのおよび演算のためのデイバイスを必
要とする。ディジタル・コンピュータは上述のように汎
用機械ではあるが、ファジィ情報をリアル・タイムで処
理するためには必ずしも最適なものではない。ここに。

ファジィ情報を効率的にかつ高速で処理できる他のタイ
プの機械の探求が要請されている。

発明の概要 この発明は、ファジィ情報の処理に適した／嘱−ドウェ
ア・システム、すなわち「ファジィ・コンピュータ」と
呼ばれる新しいシステムを提供することを目的とする。

この発明は特にスイープ・タイプのファジィ・コンピュ
ータを提供するものである。

この発明の目的はまた、スイープ・タイプのファジィ・
コントローラを提供することにある。

この発明の目的はさらに、スイープ・タイプのファジィ
・コンピュータおよび同タイプのファジィ・コントロー
ラを構築するために必要な個々の回路、すなわち、メン
バーシップ関数回路、スイープ・タイプのメンバーシッ
プ関数出力回路。

デファジファイア、重心決定回路およびα演算回路を提
供することにある。

この発明によるスイープ・タイプのファジィ・コンピュ
ータはモーダス・ボネンスおよびモーダス・トレンスの
少なくとも一方のファジィ推論を実行するものであり、
それは基本的には、一定周期のスイープ信号を発生する
スイープ信号発生回路、スイープ信号に同期して、イン
プリケーションおよびプレミスにおける少なくとも３種
類のメンバーシップ関数を時間軸上で表わす信号を出力
するメンバーシップ関数回路、および入力する少なくと
も３種類のメンバーシップ関数を表わす信号に対して所
定のファジィ演算を実行し、スイーブ信号に同期して、
演算結果を時間軸上で表わす信号を出力するファジィ推
論合成回路を備えていることを特徴とする。

この発明によるとメンバーシップ関数は従来のディジタ
ル・コンピュータにおけるようにバイナリイ値にコード
化されていないので、演算の速度が高速化し、リアル・
タイムのファジィ処理が可能となる。この発明によるフ
ァジィ・コンピュータはまさにファジィ情報の処理に最
適の形態をとっている。またこの発明ではメンバーシッ
プ関数および推論結果が時間軸上に分布した形態で信号
によって具現化されているので、この信号を１本のライ
ンで伝達することが可能となり１回路も１通り設ければ
よいので、構成がきわめて簡素化されている。

複数のインプリケーション・ルールが存在する場合には
、複数の上記ファジィ推論合成回路と。

これらのファジィ推論合成回路の出力信号に対してイン
プリケーション・ルールの連結演算を実行する連結演算
回路とをさらに設ければよい。

インプリケーションの前件部に複数のファジィ命題を含
むファジィ推論に適用されるスイープ・タイプのファジ
ィ・コンピュータは次のように構成される。すなわち、
このファジィ・コンピュータは、一定周期のスイープ信
号を発生するスイープ信号発生回路、インプリケーショ
ンの前件部の複数のファジィ命題におけるメンバーシッ
プ関数を表わしかつスイープ信号に同期する信号をそれ
ぞれ出力する複数の第１のメンバーシップ関数回路、プ
レミスの前件部の段数のファジィ命題におけるメンバー
シップ関数を表わしかつスイープ信号に同期する信号を
それぞれ出力する段数の第２のメンバーシップ関数回路
、第１のメンバーシップ関数回路の出力とそれに対応す
る第２のメンバーシップ関数回路の出力に対して第１の
ファジィ演算をそれぞれ実行する複数の第１のファジィ
演算回路、複数の第１のファジィ演算回路の出力に対し
てインプリケーションにおけるファジィ命題の結合に対
応する演算を実行する結合演算回路、インプリケーショ
ンの後件部のメンバーシップ関数を表わしかつスイープ
信号に同期する信号を出力する第３のメンバーシップ関
数回路。

および結合演算回路の出力と第３のメンバーシップ関数
回路の出力に対して第２のファジィ演算を実行する第２
のファジィ演算回路から構成される。

段数のファジィ命題をもつインプリケーションか１隻数
個存在する場合にも上記の考え方にしたがっテファジィ
・コンピュータを同様に構成できる。このようにして、
複雑なファジィ推論も行なえるようになる。

確定的な結果を得ることが望まれる場合には。

上記ファジィ推論回路、上記連結演算回路または第２の
ファジィ演算回路の出力信号から１つの確定値を決定す
るデファジファイアをさらに設けるとよい。

この発明によるファジィ・コントローラは。

与えられた確定的な入力に対して、ファジィ演算を行な
い、確定的な出力を得るものである。このファジィ・コ
ントローラの基本形は、確定入力が与えられ、第１のメ
ンバーシップ関数の上記入力に対応する値を表わす信号
を出力する第１のメンバーシップ関数回路、一定周期の
スイープ信号を発生するスイープ信号発生回路、入力す
るスイープ信号に同期して第２のメンバーシップ関数を
表わす信号を出力する第２のメンバーシップ関数回路、
上記２つのメンバーシップ関数回路の出力に対して所定
のファジィ演算を実行し、その演算結果を表わす信号を
出力するファジィ演算回路、および上記ファジィ演算回
路の出力信号から１つの確定出力を決定するデファジフ
ァイアから構成される。

複数のインプリケーション・ルールが存在する場合に適
用されるファジィ・コントローラは、複数の上記ファジ
ィ演算回路と、これらのファジィ演算回路の出力信号に
対してインプリケーション・ルールの連結演算を実行す
る連結演算回路とを備えている。そしてこの連結演算回
路の出力が上記デファジファイアに与えられる。

インプリケーションの前件部に複数のファジィ命題を含
むファジィ推論に適用されるファジィ・コントローラは
、確定入力が与えられたときに。

インプリケーションの前件部の複数のファジィ命題にお
けるメンバーシップ関数の上記確定入力仲対応する値を
表わす信号をそれぞれ出力する複数の第１のメンバーシ
ップ関数回路、複数の第１のメンバーシップ関数回路の
出力に対してインプリケーションにおけるファジィ命題
の結合に対応する演算を実行する結合演算回路、一定周
期のスイープ信号を発生するスイープ信号発生回路、イ
ンプリケーションの後件部のメンバーシップ関数を表わ
しかつスイープ信号に同期する信号を出力する第２のメ
ンバーシップ関数回路、結合演算回路の出力と第２のメ
ンバーシップ関数回路の出力に対して所定のファジィ演
算を実行するファジィ演算回路、およびファジィ演算回
路の出力信号から１つの確定出力を決定するデファジフ
ァイアから構成される。

複数のファジィ命題をもつインプリケーションが複数個
存在する場合に適用されるファジィ・コントローラも上
述の構成を拡張することにより実現できる。

この発明によるファジィ・コントローラもまたファジィ
処理に適し、高速演算が達成でき、さらに構成が簡単で
ある。

上記のスイープ・タイプのファジィ・コンピュータ、お
よびファジィ・コントローラで使用されるメンバーシッ
プ関数回路は、たとえば次のように構成される。すなわ
ち、このメンバーシップ関数回路は、２つのトランジス
タを含み、一方のトランジスタが入力電圧によって制御
され。

他方のトランジスタがラベル電圧によって制御され、こ
れらのトランジスタの出力側が勾配を決定する抵抗を介
して相互に接続され、この抵抗と他方のトランジスタと
の間に接続される電流源によって駆動される第１の差動
回路、２つのトランジスタを含み、一方のトランジスタ
がラベル電圧によって制御され、他方のトランジスタが
入力電圧によって制御され、これらのトランジスタの出
力側が勾配を決定する抵抗を介して相互に接続され、こ
の抵抗と他方のトランジスタとの間に接続される電流源
によって駆動される第２の差動回路、第１と第２の差動
回路の他方のトランジスタに流れる電流をそれぞれ電圧
に変換する２つの電流／１６圧変換回路、およびこれら
の電流／電圧変換回路の出力電圧の小さい方を出力する
ＭＩＮ回路を備えている。

この回路は基本的には三角形状のメンバーシップ関数を
出力するが１台形状の関数、Ｚ関数、Ｓ関数を出力させ
るように構成することも可能である。

台形状のメンバーシップ関数を発生させる場合には、第
１および第２の差動回路において、それぞれ、上記抵抗
と一方のトランジスタとの間にダイオード接続トランジ
スタが接続され、このトランジスタを短絡する第１のス
イッチング素子が設けられる。

Ｚ関数の出力のために、第２の差動回路において、ラベ
ル電圧入力端子と一方のトランジスタとの間に第２のス
イッチング素子が設けられる。Ｓ関数の出力のために、
第１の差動回路において。

入力電圧入力端子と一方のトランジスタとの間に第３の
スイッチング素子が設けられる。さらに、上記ＭＩＮ回
路の出力電圧を強制的に常時所定電圧に保つための回路
を設けることによって。

メンバーシップ関数回路の出力をファジィ・コンピュー
タまたはファジィ・コントローラで無視させるようにす
ることができる。

デファジフィケーションの手法には種々あるが、たとえ
ば重心位置を確定とする場合には上記デファジファイア
は次のように構成される。すなわちこのデファジファイ
アは、スイープ信号に同期して出力されかつファジィ演
算結果を時間軸上で表わす信号の重心に対応する時刻を
検出する重心決定回路、および決定された重心に対応す
る時刻を表わす電圧をスイープ信号に関連して発生しか
つ保持する回路から構成される。

上記重心決定回路はたとえば第１のコンデンサ、第１の
コンデンサの１７２の静電容量をもつ第２のコンデンサ
、入力電流を第１の期間においては第１のコンデンサに
与え、第２の期間においては第２のコンデンサに与える
よう切換える切換回路、および上記両コンデンサの出力
電圧を比較するコンパレータから構成される。

重心決定回路はまた１等しい静電容量をもつ２つの第１
．第２のコンデンサ、入力信号の２倍の電流または２倍
の電圧を生成する回路、第１の期間においては入力信号
の電流または電圧を第１のコンデンサに与え、第２の期
間においては入力信号の２倍の電流または２倍の電圧を
第２のコンデンサに与える切換回路、および上記両コン
デンサの出力電圧を比較するコンパレータによって構成
することもできる。

モーダス争ポネンスとモーダス・トレンスの両方のファ
ジィ推論を実行できるスイープ・タイプのファジィ・コ
ンピュータは、第１の周期をもつ第１のスイープ信号を
発生する第１のスイープ信号発生回路、第１の周期の間
ほぼ一定値に保持され、かつ第１の周期よりも長い第２
の周期をもつ第２のスイープ信号を発生する第２のスイ
ープ信号発生回路、第１のスイープ信号が与えられ。

これに同期した第１のメンバーシップ関数を表わす信号
を出力する第１のメンバーシップ関数回路、第２のスイ
ープ信号が与えられ、これに同期した第２のメンバーシ
ップ関数を表わす信号を出力する第２のメンバーシップ
関数回路、第１と第２のメンバーシップ関数回路の出力
信号を入力し、モーダスやポネンスとモーダスやトレン
スのファジィ推論に共通の第１のファジィ演算を実行す
る第１のファジィ演算回路、モーダス・ポネンスに特有
のファジィ演算を実行する第２のファジィ演算回路、モ
ーダス・トレンスに特有のファジィ演算を実行する第３
のファジィ演算回路。

第１のスイープ信号が与えられ、これに同期した第３の
メンバーシップ関数を表わす信号を出力する第３のメン
バーシップ関数回路、および第１のファジィ演算回路の
出力と第３のメンバーシップ関数回路の出力とを、切換
信号に応じて第２または第３のファジィ演算回路に与え
る切換回路、がら構成される。

確定出力を得たい場合には、第２または第３のファジィ
演算回路の出力信号から第２の周期を基準として１つの
確定値を決定するデファジファイアさらに設けるとよい
。

上記のα演算回路はたとえば、２つの入力を比較し、一
方の入力が他方の入力よりも小さいときにファジィ真理
値１を表わす信号を出力する比較回路、およびこの比較
回路の出力と他方の入力の大きい方を選択して出力する
ＭＡＸ回路により構成される。

この発明によるモーダス・ボネンスおよびモーダス・ト
レンスの少なくとも一方のファジィ推論を実行するスイ
ープ・タイプのファジィ・コンピュータのもう１つの基
本形は、第１の周期をもつ第１のスイープ信号を発生す
る第１のスイープ信号発生回路、第１の周期よりも長い
第２の周期をもつ第２のスイープ信号を発生する第２の
スイープ信号発生回路、第１のスイープ信号が与えられ
、これに同期した第１のメンバーシップ関数を表わす信
号を出力する第１のメンバーシップ関数回路、第２のス
イープ信号が与えられ、これに同期した第２のメンバー
シップ関数を表わす信号を出力する第２のメンバーシッ
プ関数回路、第１と第２のメンバーシップ関数回路の出
力信号を入力し、ファジィ関係を表わす演算を実行する
第１の演算回路、第１のスイープ信号が与えられ、これ
に同期した第３のメンバーシップ関数を表わす信号を出
力する第３のメンバーシップ関数回路。

および第１の演算回路の出力と第３のメンバーシップ関
数回路の出力とを入力とし、所定のファジィ演算を実行
する第２の演算回路を備えている。

第２の演算回路を複数設けるとともに、第１の演算回路
の出力および第３のメンバーシップ関数回路の出力を上
記複数の第２の演算回路に対して切換える切換回路を設
けることにより複数種類のファジィ推論のうちの任意の
ものを選択して演算させることができるようになる。

この発明によるスイープ・タイプのメンバーシップ関数
出力回路は、入力信号に対応したメンバーシップ関数を
表わす信号を出力するメンバーシップ関数回路、および
所定周期のスイープ信号を出力するスイープ信号発生回
路を備え、スイープ信号発生回路の出力スイープ信号を
メンバーシップ関数回路にその入力信号として与えるこ
とにより、スイープ信号に同期した時間軸上に分布した
メンバーシップ関数を表わす信号を得るものである。

このメンバーシップ関数出力回路は上述したすべてのフ
ァジィ・コンピュータに好適に用いられる。

実施例の説明 （１）ファジィ推論 人間の経験則を最も単純化して。

「もしＸがＡならば、ｙはＢである」 （ＩＩ’　ｘ　　ｉｓ　Ａ、　　ｔｈｅｎ　ｙ　　ｉｓ
　Ｂ）という命題で表現することができる。ここで。

「もしＸがＡならば」は前件部（ａｎｔｅｃｅｄｅｎｔ
）　。

「ｙはＢである」は後件部（ｃｏｎｓｅｑｕｅｎｔ）と
呼ばれる。ＡやＢが、「背が高い」　「年老いた人」。

「正の小さな値」等のあいまいな言語情報であるならば
、これらは上述したようにメンバーシップ関数によって
特徴づけることが可能である。すなわち、Ａ、Ｂはファ
ジィ集合である（後述する具体的な回路の説明では、Ａ
、Ｂ等はメンバーシップ関数、または時間軸上でメンバ
ーシップ関数を表わす電圧信号を示す）。

上記の命題は簡単に Ｘ■Ａ　→　ｙ■Ｂ と表現される。

人間は、前件部および後件部にファジィ表現を含む推論
をしばしば行なう。このタイプの推論は古典的なプール
論理を用いては満足に実行し得ない。

次のような形式の推論を考える。

インプリケーション（１ｍｐＨｃａｔｉｏｎ）　：Ｘ■
Ａ−ｙ−Ｂ プレミス（ｐｒｅｍｉｓｅ）　： ｘ−Ａ’ 結論（ｃｏｎｃｌｕｓｉｏｎ）　：　　　　　ｙ　−Ｂ
　’この推論の形式、すなわちインプリケーションが存
在するときに、与えられたプレミスから結論を推論する
ことを「−膜化されたモーダス・ボネンス（ｇｅｎｅｒ
ａｌｉｚｅｄ　５ｏｄｕｓ　ｐｏｎｅｎｓ）　Ｊという
０次のように、多数のインプリケーション・ルールが存
在することもある。

インプリケーション１： ｘ−Ａ　　−４ｙ−Ｂ　　　ｅｌｓｅまたはａｎｄイン
プリケーション２： ｘ−Ａ　　−”ｙ−Ｂ　　　ｅｌｓｅまたはａｎｄイン
プリケーションｒ： ｚ　−Ａ　　−４ｙ−３３ｒ 「 プレミス： ｘ−Ａ’ 結　　論：　　　　　　　　　ｙ−Ｂ’多数のインプリ
ケーションはｅｌｓｅ　（さもなければ）またはａｎｄ
　（かつ）で連結（ｃｏｎｎｅｃｔ　１ｙｅ）されてい
る。

「ＡからＢへのファジィ関係（ｆ’ｕｚｚｙ　ｒｅｌａ
ｔｉｏｎｒｒｏｍ　Ａ　　ｔｏ　Ｂ）　Ｊという概念を
考え、これをＲＡＢと表わす（以下、単にＲと略す）。

一般に Ａ−１ａ　　、　　ａ　　、−、ａ　　、・、　　ａ　
　１１　　２　　　　　１　　　　　　ｍ Ｂ冒１ｂ、ｂ、・・・、ｂ、、・・・、ｂ　　１１　　
　　　２　　　　　　　　　　コ　　　　　　　　　　
ｎとしたとき、ＡからＢへのファジィ関係Ｒはｒｌｊ″
″ａｌのｂｊ で表わされる。

ファジィ関係を表わす演算のについては後述する。Ａ、
Ｂをメンバーシップ関数と考えると、上式はメンバーシ
ップ関数をサンプリングしてベクトルで記述した場合に
相当する。

１つのインプリケーション赤ルール（Ｘ鱈Ａ→ｙ−Ｂ）
に対して、プレミス（ｘ−Ａ’　）が与えられたときに
、これらから結論（ｙ−Ｂ’）を推論する場合の「推論
合成規則（ｃｏｍｐｏｓｉｔｉｏｎａｌｒｕｌｅ　ｏｆ
’　１ｎｆ’ｅｒｅｎｃｅ）Ｊは、ファジィ関係Ｒを用
いて次のように表わされる。

Ｂ’　−Ａ’　　＊Ｒ −［ａ’、ａ’、・・・、ａ　′、・・・、ａ　′］１
　　２　　　　　ｌＩｎ −［ｂ’、ｂ’、・・・６　、　＃、・・・、ｂ　′］
１　　２　　　　　Ｊ　　　　　ｎ ｂ、−■（ｒ、、■ａ’）　　　　　　　　　（１）Ｊ
　　　、　　　ＩＪ　　　Ｉ −〇＋（ａ　　■ｂ、）■ａ’ｌ　　　　　（２）、Ｉ
Ｊ　　　　Ｉ ファジィ関係■を表わす演算は種々提案されている。詳
しくはＭａｓａｈａｒｕ　Ｍｉｚｕｍｏｔｏ　ａｎｄｌ
ｌａｎｓ−Ｊｆｆｉｒｇｅｎ　Ｚｉｍ＋ｎｅｒｍａｎｎ
、　”ＣｏＬＩｐａｒｌｓｏｎ　ｏｒＦｕｚｚｙＲｅａ
ｓｏｎｉｎｇ　Ｍｅｔｈｏｄｓ、Ｆｕｚｚｙ　５ｅｔｓ
　ａｎｄ　ＳｙｓｔｅｍｓＶｏｌ、８．　Ｎｏ、３．　
ｐｐ、２５３−２８３．　（１９８２）を参照。

既に提案された代表的なファジィ関係には次のようなも
のがある。

ｒｌｊ−ａｌＡｂｊ　　　　　　　ＭＩＮ演算規則ｒ　
　−（ａ＋　Ａｂｊ）　■（’　　”ｓ　）　　ＭＡＸ
規則ｊ ｒ　　−１△（１−ａｌＡｂｊ）　　　算術規則ｊ 上記のＭＩＮ演算規則が最もよく知られており。

産業的な応用においてそのを動性も証明されているので
、この実施例ではＭＩＮ演算規則を採用する。しかしな
がら、他の多くの演算規則も適用可能であるのはいうま
でもない。

上式における＊の演算（すなわち■と■の演算）にも種
々の演算が提案されている。たとえばＭＩＮ／ＭＡＸ演
算１代数積／　ＭＡＸ演算を用いるもの等々である。こ
の実施例では、最もよく使用されているＭＩＮ／ＭＡＸ
演算を＊の演算として用いる。

すなわち、■の演算としてＭＡＸ演算を、■としてＭＩ
Ｎ演算を採用する。

したがって、推論合成規則による結論す、′は、＊演算
としてＭＩＮ／ＭＡＸ演算を用い、ファジィ関係として
ＭＩＮ演算規則を用いると１次のように表わされる。

ｂ、’　−Ｖ（（ａ　　Ａｂ、）Ａａ　　’ｌ　　　（
３−１）Ｊ　　　　、　　　Ｉ　　　、Ｉ　　　　１−
ｖ　＋ｂ、△（ａ　　Ａａ　　’）１、Ｊ　　　　ｉ　
　　１ −ｂ、△（Ｖ（ａ　　ＡＢ　　’月　（３−２）Ｊ　　
　　、ｉ　　　ｉ 一方１次の形式の推論もある。

インプリケーション：　　ｘ−Ａ　　→　ｙ−Ｂブ　　
　　　し　　　　　ミ　　　　　ス　：　　　　　　　
　　　　　　　　　　　　ｙ、１３／結　　　　　　　
　　　　論　：　　　ｘｍＡ’この推論形式は、−膜化
されたモーダス・トレンス（ｍｏｄｕｓ　ｔｏｌｌｅｎ
ｓ）と呼ばれている。

このファジィ推論は、ファジィ集合Ｂ′が与えられたと
きに、Ｂ’　　−Ａ’　　＊Ｒを満たすファジィ集合Ａ
′を求めようとするものである。ファジィ関係Ｒとファ
ジィ集合Ｂ′とが与えられたときに、上式を満たすファ
ジィ集合のうち最も大きなファジィ集合穴′は次式で与
えられる。

穴’−Ｒ◎Ｂ′ ａ　〜■（ｒ　　、■ｂ、’）　　　　　　　　（４）
１　　　・　　　　ＩＪ　　　　Ｊ コ ー■ｔ（ａ　　　■ｂ、）　　■ｂ、’＋　　　　　　
（５）ｊｉＪ　　　　　Ｊ 上記の演算◎は通常はαコンポジションといわれる演算
によって実行される。すなわち、■がＭＩＮ演算、■が
α演算である。ここでα演算は次式で与えられる。

したがって第（５）式は具体的には次のように表わされ
る。

ａ　−へ（（ａ　　Ａｂ、）ａｂ、’　ｌ　　　　　（
６）ＩＪＩ　Ｊ　コ 第（３−１）式もしくは第（３−２）式または第（６）
式の演算はスイープ・タイプのファジィ・コンピュータ
の主要部である後述するファジィ推論合成回路によって
実行される。これらの式から。

ファジィ推論合成回路は、主要にＭＩＮ回路、　ＭＡＸ
回路およびα演算回路を用いて構成されることが理解さ
れよう。

したがって、スイープ・タイプのファジィ・コンピュー
タやファジィ推論合成回路の構成について述べる前に、
ＭＩＮ回路、　ＭＡＸ回路、α演算回路およびその他の
基本回路について説明する。

（２）ＭＩＮ回路、　ＭＡＸ回路、α演算回路およびそ
の他の基本回路 バイポーラ・トランジスタを使用して構成したｎ入力−
出力のＭＩＮ回路の一例が第１図に示されている。入力
電圧をｘ、ｘ２．・・・、ｘ　、出力ｉ　　　　　　　
　　　　　　　ｎ 電圧を２とすると、この回路は２−△Ｘｔの演算を行な
う。すなわち、最も小さい入力電圧に等しい出力電圧を
発生する。

このＭＩＮ回路はコンパレータ（比較回路）とコンペン
セータ（補償回路）とから構成されている。コンパレー
タは、相互にエミッタが結合されたｎ個のＰＮＰ　トラ
ンジスタＱ、ＱＱ。

１１　　１２’　　１３ ・・・”Ｉｎと、これらのトランジスタを駆動する電流
■　の電流源Ｃ８１とから構成されている。

入力電圧ｘ　　−ｘ　　はトランジスタＱ１１−　ＱＩ
ｎのｉ　　　　　　ｎ ベースにそれぞれ与えられる。トランジスタ９．１〜Ｑ
　のうち最も低い入力電圧（Ｖ　　とする）Ｉｎ　　　
　　　　　　　　　　　■ｉｎがそのベースに与えられ
たものが導通状態となるので、他のトランジスタはカッ
トオフ状態となる。したがってエミッタにはこの入力電
圧■　、に導通状態となったトランジスタのエミッａｎ り／ベース電圧をｖＥＢを加えた電圧、すなわちｖ　　
＋ＶＥＢ膳Δｘｌ＋ｖＥＢが現われる（ｖＥＢはｓｉｎ
　　　　　。

０．７ｖ程度）。２つの入力電圧が等しい値でかつ他の
入力電圧よりも低い場合には、この２つの入力電圧が入
力したトランジスタに１□／２ずっの電流が流れるので
、同じ結果になる。３つ以上の入力電圧が等しくかつ他
の入力電圧よりも低い場合にも同じである。

コンペンセータは、コンパレータの出力にＭＩＮ演算誤
差として現われる電圧ｖＥＢを補償するものである。こ
のコンペンセータは、ＮＰＮトランジスタＱ１と、この
トランジスタＱ１を電流駆動するための電流Ｉ　の電流
源Ｃ８２とから構成されている。トランジスタＱ１のエ
ミッタがこのＭＩＮ回路の出力端子に接続されている。

コンパレータの出力電圧からトランジスタＱ２のベース
／エミッタ電圧ｖＢＥが減算される結果、出力電圧２は
９ｘ１を表わすことになる。電流源Ｃ８１とＣ８の電流
はＩ　　−Ｉ２であることが好ましい。

第２図はＭＡＸ回路の一例を示している。このＭＡＸ回
路もまたコンパレータとコンペンセータとから構成され
ている。コンパレータは、入力電圧Ｘ、Ｘ２１　・・・
、Ｘ　によってベース制御されＩｎ かつエミッタが相互に結合されたＮＰＮ　）ランジスタ
Ｑ　　、Ｑ　　、・・・”２ｎと、これらのトランクス
タを電流駆動するための電流源Ｃ８１とから構成されて
いる。トランジスタＱ２１〜Ｑ２ｎのうち最も高い入力
電圧（これをＶ　　とする）が与えらａＸ れたトランジスタのみが導通状態となってエミッタにｖ
　　−■　の電圧が現われる。この−ｖＢＥＩｌａｘ　
　　　　ＢＥ のエラーが、ＰＮＰ）ランジスタＱ２と電流源圧２が得
られる。

上述のＭＩＮ回路、　ＭＡＸ回路のコンパレータにお′
けるすべての、トランジスタはエミッタにおいて相互に
結合しているので、この回路をエミッタ・カップルド・
ファジィ争ロジ・ツク−ゲート（ＥＣＦＬゲート）と名
づける。

上述のＭＩＮ回路、　ＭＡＸ回路は、１１１流源によっ
て駆動される２つのエミッタ・フォロアのカスケード接
続であると考えることができる。したがって、これらは
非常に高い入力インピーダンスおよび非常に低い出力イ
ンピーダンスを示す。この事実は、これらの回路が外部
ノイズや信号のクロス・トークに強いことを示し、後段
に多くの回路を接続することができることを意味してい
る。

また、上述のＭＩＮ回路、　ＭＡＸ回路は電流源によっ
て駆動されるので各トランジスタでの飽和は生じない。

すなわちベース領域における小数キャリアの蓄積効果は
起こらない。したがって、これらの回路は非常に速い演
算速度を示す。実験によると応答速度は１０ｎｓｅｃ以
下であった。

さらに、上述の回路の入力端子の１またはいくつかをオ
ーブンにしても２回路全体の入／出力静特性は影響を受
けない。

さらに上述の回路において、ＰＮＰ、ＮＰＮトランジス
タをｐチャネル、ｎチャネルＭＯＳＦＥＴにそれぞれ置
きかえることも可能である。

以上のことは、上述のＭＩＮ回路、　ＭＡＸ回路のみな
らず、以下に述べるすべての回路にあてはまる。

一次にα演算回路の具体例について説明する。

第３図はα演算回路の入力と出力の関係を示すものであ
る。第（６）式にしたがうと、ｒｌｊ−ａｌ△ｂ、とす
、′とのα演算が行なわれるのでその人Ｊ 力はｒ、、とす、′である。出力は既に説明したよＩＪ
　　　　　ｊ うに次式で表わされる。

この入出力特性が第４図に示されている。

第５図はα演算回路の一例を示している。ここでは０か
ら１までの連続的な値［０，１］をとるファジィ真理値
は、電圧［ＯＶ、５Ｖ］によって表わされている。

α演算回路は、電圧比較回路（差動回路）１１、電流ミ
ラー１２．抵抗Ｒ８および２入力ＭＡＸ回路１３から構
成されている。電圧比較回路１１は並列に接続された２
つのトランジスタＱ、Ｑ４と、これらのトランジスタを
駆動する電流Ｉ。の電流源Ｃ８ｏとから構成されている
。トランジスタＱ３のベースには一方の入力（電圧）ｒ
ｉｊが。

トランジスタＱ４のベースには他方の入力（電圧）ｂ、
′がそれぞれ与えられる。

入力ｒ　よりも入力す、′が大きいときにトラＩｊ　　
　　　　　Ｊ ンジスタＱ　がオンとなり、電流■ｏがこのトランジス
タＱ　に流れる。トランジスタＱ４に流れる電流■ｏに
よって電流ミラー１２が駆動されるので、その出力側に
接続された抵抗Ｒ６に電流Ｉ。

が流れる。抵抗Ｒに電流■。が流れたときの電圧降下Ｒ
８ｌ０はファジィ真理値１に対応する５ｖになるように
設定される。この降下電圧Ｒ１と入力す、′とが２入力
ＭＡＸ回路１３にそ００　　　　　Ｊ の入力として与えられる。ＭＡＸ回路１３は入力の数が
異なる点を除いて第２図に示すものと同じである。「３
．≦ｂ、′の場合には、　ＭＡＸ回路１３のＩＪ　　　
　　Ｊ ２つの入力のうちＲ１の方がす、′よりも大００　　　
　　Ｊ きいから（ＯＶ≦ｂ、′≦５Ｖを条件とする）。

ＭＡＸ回路１３からはα演算出力ｒ　、αｂ、′として
１、＋　　　Ｊ Ｒｏ　Ｉｏ−５Ｖ　（真理値１）が発生する。

ＭＡＸ回路１３の出力側に接続された鎖線で示されるト
ランジスタＱ　は入力す、′が５■を超えたＪ ときにＭＡＸ回路１３の出力を５Ｖに保つもので、その
ベースには５■の電圧が与えられている。常にｂｊ′≦
５ｖであればこのトランジスタＱ５は不要である。

入力ｒ　の方が入力す、′よりも大きいときにｌｊ　　
　　　　　Ｊ は、トランジスタＱ　がオンとなり、電流ＩＯはこのト
ランジスタＱ３に流れるから、電流ミラー１２には電流
は流れない。このため抵抗Ｒｏに電圧降下は現われず、
その出力′電圧はＯｖに保たれる。したがって、　ＭＡ
Ｘ回路１３の２つの入力のうち入力す、′が常に大きな
値を示し、　ＭＡＸ回路１３からはα演算出力としてす
、′が発生する。

最後にＭＡＸホールド回路およびＭＩＮホールド回路に
ついて説明する。

ＭＡＸホールド回路は入力電圧信号の最大値を保持する
ものであり、その具体的構成例が第６図に、波形図が第
７図にそれぞれ示されている。これらの図を参照して入
力電圧信号ｅ　はＦＥＴ入力演算増幅器およびダイオー
ド１５Ａを通って５ＰＤＴ（単極双投）スイッチ１６に
与えられる。

Ｓ　ＰＤＴスイッチＩＧは２つのスイッチング素子１６
ａ、　ｌ［ｌｂを有している。一方のスイッチング素子
ｔｅａはダイオード１５Ａの出力をコンデンサー７Ａに
接続するものであり、他方のスイッチング素子１８ｂは
コンデンサー７Ａの電荷を放電するためのものである。

このスイッチ１６はリセット信号によって制御され２通
常はスイッチング素子１ｆｌａがオン状態に、　ｔａｂ
がオフ状態にそれぞれ保持され、リセット信号が入力す
るとスイッチング素子ｌｅａがオフ、１６ｂがオンとな
る。したがって、スイッチング素子１６ａがオンのとき
には、入力電圧信号ｅ　によってコンデンサー７Ａが充
電され、コンデＳ ンサ１７Ａの電圧はこの入力電圧信号ｅ　の最大値に保
持される。この最大値はＦＥＴ入力演算増幅器１８を経
て出力電圧ｅ。とじて出力される。

リセット信号が５ＰＤＴスイツチ１６に与えられると、
スイッチング素子１１３ａがオフ、スイッチング索子１
８ｂがオンになるので、コンデンサー７Ａの電荷は素子
１８ｂを通って放電される。この結果。

出力電圧ｅｏはＱＶになる。リセット信号の入力が止む
と、スイッチング素子ｌｅａがオン、　１６ｂがオフと
なり、上述のＭＡＸホールド動作が再開される。

ＭＩＮホールド回路は第８図に示されている。

第６図に示すものと同一物には同一符号が付−されてい
る。第６図のＭＡＸホールド回路との相違点を述べると
、ダイオード１５Ａに代えてダイオード＋５Ｉが逆方向
に接続されている。またコンデンサ＋７Ａの一方の端子
が接地されているのに対して。

ＭＩＮホールド回路ではコンデンサー７１の一方の端子
には正の適当な電圧（この例では＋１５Ｖ　）が印加さ
れている。入力電圧ｅ　がより低い値にな　Ｓ ればその分だけ余分にコンデンサー７１に充電されるの
で、コンデンサー７１の他方の端子の電圧はより低くな
り、かつその値に保持される。したがって、入力電圧ｅ
　の最も低い電圧が出力電圧ｅｔ）として出力される。

リセット信号の入力によってスイッチング素子ｌｅａが
オフ、　１８ｂがオンとなる結果、コンデンサー７１の
電荷が放電されるのはいうまでもない。

第６図および第８図において、５ＰＤＴスイツチ１６の
スイッチング素子ｌｅａ、　ＩＢｂ、は接点として図示
されているが、これらはトランジスタ等の無接点スイッ
チング素子によって実現される。

（３）メンバーシップ関数回路 メンバーシップ関数は、−殻内には、第９図（Ａ）にそ
の−例が示されているように９曲線で表現されることが
多い。しかし１曲線で表現されるべきかどうかはメンバ
ーシップ関数にとって本質的なことではない。メンバー
シップ関数のより重要な特徴は、それがθ〜１までの連
続的な値をとるということである。

他方１回路設計上の観点からいうと、第９図（Ｂ）にＭ
Ｆ、ＭＦ２で示されているように、メンバーシップ関数
を直線の折線で表現する方が取扱いが容易であり、少数
のパラメータでメンバーシップ関数を特徴づけることが
でき、さらに設計も簡＋１’＞となる。しかも、メンバ
ーシップ関数を折線で表わしても、上記の特徴が失なわ
れることはない。

この実施例では基本的には実線で第９図（Ｂ）に示され
る三角形状のメンバーシップ関数ＭＦｌ。

および鎖線で示される台形状のメンバーシップ関数Ｍ　
Ｆ　２を考える。三角形状のメンバーシップ関数ＭＦ１
は関数μ（Ｘ）−ピーク値（ピーク値−１とは限らない
）のときの変数Ｘの値ＸＬ（これをラベルという）およ
び勾配によって特徴づけられる。台形状のメンバーシッ
プ関数Ｍ　Ｆ　２は、基本的には、その上底の中心を表
わす変数ＸＬ（これもラベルという）と勾配によって特
徴づけられる。

なお、メンバーシップ関数μ（Ｘ）の変数Ｘ、後に出て
くる関数μ（ｙ）の変数ｙは、上述した推論形式のｘ、
ｙとは同じ記号が用いられているが。

相互に特に関連性はない。この明細書ではこのような記
号を使う習慣にしたがうものとする。

第９図（Ｃ）に示すように変数（Ｘ）が小さいところで
は関数μ（Ｘ）が１の値をとり、ある変数ＸＬにおいて
関数μ（Ｘ）が一定の勾配で下降し遂には０となる関数
ＭＦ３　（これをＺ関数という）。

およびこの２関数と逆の変化をたどる関数Ｍ　Ｆ　４（
これをＳ関数という）もある。その他２種々の形のメン
バーシップ関数が考えられる。

スイープΦタイプのファジィ・コンピュータにおいては
、メンバーシップ関数μ（Ｘ）の変数（Ｘ）は時間軸上
で表わされる。すなわち変数が時間ｔとなる（説明の便
宜上、この時間ｔを後述する全体向な時間Ｔと区別して
おく）。スイープ信号としては種々の波形のもの（たと
えば正弦波、正弦波の全波整流波形をもつもの等でもよ
い）が考えられるが、ここでは第１Ｏ図に示すような鋸
歯状波と第１！図に示すような三角波を例にとって説明
する。

第１Ｏ図において、鋸歯状波のスイープ信号ＳＷは一定
の周期τで、−Ｅから＋Ｅまで直線的に変化し、その後
短い時間（帰線期間）の間に−Ｅまで戻る。スイープ信
号ＳＷがゼロクロスする時点がメンバーシップ関数μ（
Ｘ）のたとえばｘ−０に対応する。ラベルＸ　は、この
値Ｘｔ、に相当するし 時点におけるスイープ信号ＳＷの電圧ｖＬで表わされる
。

第１１図を参照して、三角波のスイープ信号ＳＷの周期
を２τとすると、最初の時間τにおいてこの信号は−Ｅ
から＋Ｅまで直線的に変化し、その後わずかの時間＋Ｅ
に保持される（わずかの時間十Ｅに保持する必要は必ず
しもない）。これを衰期間と名付ける。次の期間τにお
いては＋Ｅから−Ｅまで直線的に変化し、短い時間−Ｅ
に保持される。これを衰期間という。表、衰期間のいず
れにおいても、信号ＳＷのゼロクロス時点が変数ｘ−０
に対応し、かつラベルはＸｔ、に対応する時点の信号Ｓ
Ｗの電圧ｖＬで表わされる。衰期間においては変数Ｘの
正方向は時間Ｔの正方向と一致するが、衰期間において
は−Ｔ方向が変数Ｘの正方向となる。

第１２図はメンバーシップ関数を表わす電圧信号を出力
するメンバーシップ関数回路の一例を示している。この
回路は、上述した三角形状のメンバーシップ関数ＭＰ　
　、台形状のメンバーシップ関数ＭＦ、Ｚ関数ＭＦ　　
およびＳ関数ＭＦ４を時間軸上で表わす信号を出力する
ことができる。

メンバーシップ関数回路は２つの差動回路２１．２２を
含んでいるので、まずこれらの回路の動作について差動
回路２２を例にとって説明する。

第１３図は第１２図に示す差動回路２２の主要部２２Ａ
および差動回路２２に付随する回路を示すものである。

差動回路２２Ａは２つのトランジスタＱ４１゜Ｑ４２を
含んでおり、これらのトランジスタのエミッタ間には可
変抵抗Ｒ２が接続されている。−方のトランジスタＱ４
１のベース（これがメンバーシップ関数回路の入力端子
となる）には入力電圧ｖＩＮ（スイープ壷タイプのファ
ジィコンピュータに用いられる場合にはスイープ信号Ｓ
Ｗ）が与えられ、他方のトランジスタＱ４２のベースに
はラベルを表わす電圧Ｖ　が与えられる。電流Ｉｏが電
り 流源Ｑ　によって両トランジスタＱ　　、Ｑ　　の工ミ
ツタに供給されている（第５図に示す電流源Ｃ８の電流
ＩＯと同じ符号を用いているが相互に関連性はない）。

トランジスタＱ　に流れる電流をＩ　、トランジスタＱ
　に流れる電流をＩ４゜とすると、第１４図（Ａ）に示
すように、　　Ｖ　Ｉ　Ｎ　＜　Ｖ　ｔ、のときにはト
ランジスタＱ４２にＩ４２”＝　ＩＯの電流が流れ、ト
ランジスタＱ　には電流は流れない（Ｉ　４１−０　）
。入力電圧Ｖ　がラベルＶＬ以上になると、トランジス
Ｎ りＱ　の電流Ｉ４２は直線的に減少し、トランジスりＱ
　に流れる電流■４□が０から直線的に増大していく。

モしてＶ　Ｉ　Ｎ　”　Ｖ　Ｌ　＋　Ｒ２１ｏになった
ときに、Ｉ　　−０，Ｉ４、−Ｉｏとなり、これ以上に
大きいｖｌＮの領域においてはこの状態に保たれる。

電流ミラーＣＭ２が設けられ、この電流ミラーはトラン
ジスタＱ　に流れる電流■４２によって駆動される。電
流ミラーＣＭ２の出力側に抵抗Ｒｔ。

が接続され、この抵抗ＲＬに現われる電圧を電圧Ｘ　と
する。電圧ｘ２はＩ２”■４２ＲＬで与えられるので、
この電圧Ｘ　は入力電圧ｖＩＮの変化に対して第１４図
（Ｂ）に実線で示すように変わる。電圧Ｘ　が直線的に
変化する部分の勾配は−ＲＬ／Ｒで与えられる。したが
って、抵抗Ｒ２の値を変えることによってこの勾配を変
えることができる。

第１２図に示す差動回路２２には、第１３図に示す回路
２２Ａと比較すると、ダイオード接続のトランジスタＱ
　、このトランジスタＱ４３を短絡するためのスイッチ
ＳＷ　、抵抗ｒおよびスイッチＳＷ４が設けられている
が、これらの要素については後述する。スイッチＳＷ２
をオンとしてトランジスタＱ　を短絡するとともにスイ
ッチＳＷ４オンとし、さらに抵抗「をＯΩとすれば２回
路２２は回路２２Ａと同じになる。

もう１つの差動回路２１も差動回路２２と同じ構成であ
る。とりあえず、スイッチｓｗ　　、ｓｗ３がオンでか
つ抵抗ｒを取去った状態を考える。入力−電圧Ｖ　が与
えられるトランジスタＱ３１およびうＮ ベル電圧ｖＬが与えられるトランジスタＱ３２に流れる
電流をそれぞれＩＩ　　とすると、これらＰ３２ の電流は入力電圧ＶＩＮに対して第１４図（Ｃ）に示す
ように変化する。

電流ミラーＣＭ　　はトランジスタＱ３□に流れる電流
Ｉ　によって駆動される。電流ミラーＣＭ１の出力側に
接続された抵抗ＲＬには電流Ｉ３１が流れるから、この
抵抗Ｒｔ、で降下される電圧ＸｔはＸ　−■３□Ｒｔ、
となる。入力電圧ｖ１Ｎに対する電圧ｘ１の変化を示す
グラフが第１４図（Ｄ）の実線である。電圧ｘ１が直線
的に増加する部分の勾配はＲＬ／Ｒ１で与えられる。抵
抗Ｒ１は差動回路２１の２つのトランジスタＱ３１とＱ
３２のエミッタ間に接続された抵抗であり、この抵抗Ｒ
１の値を変えることにより上記勾配が変化する。

第１２図のファジィメンバーシップ関数回路には２入力
のＭＩＮ回路が含まれている。より分りやすくするため
に、このＭＩＮ回路の構成要素には第１図のＭＩＮ回路
における対応する構成要素と同一の符号が付けられてい
る。電流源ｃｓ、ｃｓ２として抵抗が用いられている。

上述した電圧Ｘ　ｔ　。

ｘ２はＭＩＮ回路を構成するトランジスタＱ１□。

Ｑ１２のベースに与えられる。トランジスタＱ１のエミ
ッタに現われる出力電圧Ｖ　　は電圧ｘ１とＵＴ Ｘ２のＭＩＮ演算結果であり、そのグラフが第１４図（
Ｅ）に実線で示されている。出力電圧Ｖ　　は人ＵＴ 力電圧ＶＩＮに対して三角形状に変化し、三角形状のメ
ンバーシップ関数Ｍ　Ｆ　ｔを表わす。そして。

ピーク値に対応する入力電圧がラベル電圧ｖＬである。

また抵抗ＲまたはＲ２によって、たとえば第９図（Ｂ）
にＳ　Ｌ　　、　　Ｓ　Ｌ　２で示すように、勾■ 配が変えられる。入力電圧ｖＩＮを上述したスイープ信
号とすれば、出力電圧Ｖ　　は時間軸上で三ＵＴ 角波状に変化することになる。入力電圧ｖ１Ｎおよびラ
ベル電圧Ｖ、は正および負の値をとりうる。

第１２図のメンバーシップ関数回路は電流設定回路Ｃ８
ｏを含む（第５図に示す電流源Ｃ８ｏと同じ符号が用い
られているが特に関連性はない）。

この電流設定回路Ｃ８ｏは直列に接続されたトランジス
タＱ。と抵抗Ｒ１とから構成されている。

トランジスタＱ　は、差動回路２１の電流源Ｑ３４とし
てのトランジスタ、差動回路２２の電流源Ｑ４４として
のトランジスタ、および後述する他の電流源として働く
トランジスタＱＱ　　とマルチ出３５’　　４５ 力電流ミラーを構成している。したがって、電流設定回
路Ｃ８で発生する電流Ｉ。と等しい電流がこれらのトラ
ンジスタＱ　　　Ｑ、Ｑ　　　Ｑ３４’　　４４　　３
５’　　４５ に流れる。電流設定回路Ｃ８ｏにおいて抵抗Ｒ９の値を
変えることによって電流１ｏを変えることができる。電
流１ｏによってメンバーシップ関数ＭＦ１のピーク電圧
を調整、または可変とすることができる。

抵抗ｒはラベル電圧Ｖｔ、の入力端子とトランジスタＱ
Ｑ　　のベースとの間に接続されてい３２’　　４２ る。一方の抵抗「とトランジスタＱ３゜との接続点は電
流ｌ　の電流源Ｑ３５に接続されている。他方の抵抗「
とトランジスタＱ４□との間の接続点には、電流源Ｑ４
５によって駆動される電流ミラーＣＭ　　から電流Ｉｏ
が与えられる。したがって。

これらの抵抗「には１ｏの電流が流れる。これにより、
トランジスタＱ３２のベースに与えられる電圧はラベル
電圧Ｖ　よりもｆｏｒ下り、トランジスタＱ４２のベー
スに与えられる電圧はラベル電圧■　よりもＩｒ上昇す
る。この電圧Ｉｏｒは。

差動回路のトランジスタＱＱ　　のベース／工３２″　
４２ ミッタ間電圧を補償し、メンバーシップ関数ＭＦ　　の
ピーク値がＩ。Ｒｏよりも低下するのを防ぐ。実際はＩ
。ｒは０．３ｖ程度に選定される。

差動回路２２において、上述したようにトランジスタＱ
　のエミッタと抵抗Ｒ２との間にはダイオード接続のト
ランジスタＱ４３が接続され、このトランジスタＱ４３
のベース／エミッタ間にはスイッチＳＷ２が設けられて
いる。スイッチＳ　Ｗ　２をオフにすると、電圧ｘ２は
第１４図（Ｂ）に鎖線で示すように右側にシフトする。

すなわち、直線的下降を開始する電圧がラベルＶｔ、よ
りもベース／エミッタ間電圧だけ増大する。

同じように差動回路２１において、上述したようにトラ
ンジスタＱ３２のエミッタと抵抗Ｒ１との間にはダイオ
ード接続のトランジスタＱ３３が接続され、このトラン
ジスタＱ３３のベース／エミッタ間にはスイッチＳＷ１
が設けられている。スイッチＳＷ　をオフにすると、電
圧ｘ１は第１４図（Ｄ）に鎖線で示すように左側にシフ
トする。

この結果、出力電圧Ｖ　　は第１４図（Ｅ）に鎖線ＵＴ で示すように台形状となる。すなわち１台形状のファジ
ィメンバーシップ関数ＭＦ２が得られる。

抵抗ｒの値を大きくすることにより、この関数ＭＦ２が
表わす台形の上底を大きくすることができる。スイッチ
ＳＷ　とｓｗ２は基本的には同時にオン、オフされるが
、別個にオン、オフ制御してもよい。

さらに、差動回路２１において、ラベル電圧ＶＬの入力
端子と抵抗ｒとの間にはスイッチＳＷ３が設けられてい
る。このスイッチＳＷ３をオフとすると、入力電圧ｖＩ
Ｎがいかなる値であってもトランジスタＱ　に常に電流
Ｉｏが流れるので、電圧Ｘ　は常にＩｏＲＬに保たれる
。この結果、電圧Ｘ　とＸ２のＭＩＮ演算結果である出
力電圧ＶｏＵＴは電圧Ｘ２に等しくなり、Ｚ関数ＭＦ３
が得られる（第９図（Ｃ）参照）。

入力電圧ＶＩＮの入力端子と差動回路２２のトランジス
タＱ　との間に接続されたスイッチＳ　Ｗ　４をオフに
すると、常にトランジスタＱ４２に電流ＩＯが流れるか
ら、電圧Ｘ　は常にＩｏＲＬの値を示す。したかって出
力電圧Ｖ　　は電圧Ｘ１に等しＵＴ くなり、これはＳ関数ＭＦ４を表わすことになる（第９
図（Ｃ）参照）。

上記ＭＩＮ回路のトランジスタＱ１に並列にトランジス
タＱ６が接続されている。また、抵抗Ｒ３とＲとからな
り、電源電圧Ｖ。０を分圧する抵抗分圧回路が設けられ
ている。スイッチ５ＷＮＧは常時はオフである。このス
イッチ５ＷＮＧがオンとされると、抵抗分圧回路の出力
電圧がトランジスタＱ６のベースに加えられることにな
り、出力電圧■　　は常に一定となる。これは、第１２
図に示すＵＴ メンバーシップ関数回路を不動作状態に置くことを意味
する。このときの出力電圧Ｖ　　は、このＵＴ 出力電圧Ｖ　　が入力する回路がＭＩＮ回路の場合ＵＴ には、メンバーシップ関数のピーク電圧よりも若干高い
ことが好ましい。たとえばＶ　ｃ　ｃ　””　１５　Ｖ
　。

ＶＥＥ−−１５Ｖ、Ｒ３−Ｒ４としたときに出力電圧■
　　は　７．５ｖとなる。メンバーシップ関数のＵＴ ピーク電圧Ｉ。Ｒｏはたとえば５■に設定される。スイ
ッチＳ　Ｗ　Ｎ　Ｇがオンとされたときに発生する出力
電圧Ｖ　　は接続されるファジィ演算回路０υＴ の種類によって決定される。

スイッチｓｗ　　、ｓｗ　　、ｓｗ　　、ｓｗ４゜ＳＷ
ＮＧは有接点のものとして図示されているが。

これらはトランジスタ、ＦＥＴ等の無接点スイッチング
素子で実現されるのはいうまでもない。

（４）スイープ・タイプのファジィ・コンピュータの概
念 第１５図は１つのインプリケーションが存在する場合の
スイープ・タイプのファジィ・コンピュータの概念を示
している。ファジィ・コンピュータは、メンバーシップ
関数Ａ、Ａ’　、Ｂをそれぞれ出力する３つのメンバー
シップ関数回路３１．３２゜３３、これらの回路３１．
３２．３３の出力信号が与えられ、上述したモーダス・
ボネンスまたはモーダス・トレンスのファジィ推論演算
（具体的にはたとえば第（３−１）、　（３−ｚ）　、
　（８）式）を行ない、その推論結果Ｂ′を出力するフ
ァジィ推論合成回路３４．およびメンバーシップ関数回
路３１．３２．３３にその入力信号（上述のｖＩＮ）と
してスイープ信号ＳＷを与えるとともにファジィ推論合
成回路３４にこのスイープ信号に同期したタイミング信
号を与えるタイミング回路３５から構成される。メンバ
ーシップ関数Ａ、Ａ’　、Ｂ、推論結果Ｂ′はもちろん
時間軸上に現われた電圧によって表わされる。

メンバーシップ関数回路３１．３２．３３には出力され
るべきメンバーシップ関数を規定するラベル（ラベル電
圧）ＬＡ、ＬＡ’　、ＬＢがそれぞれ与えられる。必要
ならば上述したスイッチＳＷ１゜ｓｗ　　、ｓｗ　　、
ｓｗ４等を制御するための制御信号も回路３１〜３３に
与えられる。ファジィ・コンピュータから確定的な結果
、すなわち非ファジィ出力を得ることが必要であれば２
合成回路３４の後段にデファジファイア３６が接続され
る。デファジファイア３Ｂからは一定な（少なくともス
イープ信号の一周期τにおいては一定の）電圧信号が得
られる。

第ｔｅ図は１個のインブリケージジンが存在する場合に
有効なスイープ・タイプのファジィ中コンピュータの概
念を示している。３つのメンバーシップ関数回路３１〜
３３とファジィ推論合成回路３４とからなるセットが多
数個設けられる。メンバーシップ関数回路に与えられる
ラベルＬＡ、ＬＢにはインプリケーションごとに添字１
〜「が付されている。これらのセットごとにメンバーシ
ップ関数回路３２を設ける必要はなく、１個の回路３２
をすべてのセットで共用することができる。インブリケ
ージジンの連結（ｏｌｓｅまたはａｌｓｏ）はＭＡＸ回
路３７で実現される。すなわち、すべてのファジィ推論
合成回路３４の出力はＭＡＸ回路３７に与えられ。

ＭＡＸ口路３７から最終的な推論結果Ｂ′が得られる。

もちろん、連結をＭＡＸ以外の演算で実行してもよい。

ファジィ推論合成回路３４で実行される上述したファジ
ィ推論の一例として第（３−２）式にしたがう推論を図
式的に表わしたのが第１７図である。

ここでは複数のインプリケーションがあることを前提と
する。また三角形状のメンバーシップ関数が示されてい
る。第（３−２）式ではメンバーシップ関数Ａ、Ａ’　
Ｂ等がファジィ集合の要素ａ　Ｓ　＋ａ、／　、ｂｊ等
を用いて表現されているが、第１７図では横軸を変数Ｘ
またはｙ（または時間ｔ）として関数μ（Ｘ）またはμ
（ｙ）（またはμ（ｔ））で表現されている。

第１７図の最上段左側のグラフを参照して。

メンバーシップ関数ＡｔとＡ′のＭＩＮ演算結果Ａ１Δ
Ａ′が斜線で示されている。このＭＩＮ演算結果の最大
値ａ　ｍａｘｉが求められる。第１７図最上段中央には
メンバーシップ関数Ｂｌが示され、この関数Ｂｌと上記
最大値ａ　１ａｘｉとのＭＩＮ演算結果が斜線Ｓ１で示
されている。この斜線の部分Ｓｌが１つのインプリケー
ションについての推論結果であり、１つのファジィ推論
合成回路３４から出力される。

他のインブリケージジンについても同様の手法で推論が
行なわれる。それらの推論結果が８２゜Ｓ　で表わされ
ている。

これらの推論結果のＭＡＸ演算（回路３７）の結果Ｂ′
が第１７図の右側に表わされている。この推論結果を非
ファジィ化（デファジファイ）する手法には多くのもの
が提案されているが、その１つに重心法がある。この方
法によると重心ｙ　はｙ　ｖ−ｍ　ｆμ（ｙ＞０ｙ　　
ｄｙ／ｆμ（ｙ）ｄｙによって求められる。すなわち、
ハツチングで示した面積を左右に２分するｙ座標（時間
ｔ）を求めることである。このようにして求められたｙ
がデファジファイア３Ｂから確定値として出力される。

（５）スイープ・タイプのファジィ・コンピュータ（そ
の１） 第１８図は、第１８図に示すファジィ・コンピュータの
具体例を示すものであり、第１９図は第１８図の各ブロ
ック（とくに第１のインプリケーションのための回路）
の出力信号波形を示している。ここではスイープ信号Ｓ
Ｗとして鋸歯状波信号が用いられている。またメンバー
シップ関数としては三角形状のものが採用されている。

メンバーシップ関数Ａ′を発生する回路３２は複数のイ
ンプリケーションのために共用化されている。

これらの図を参照して、第１のインプリケーションのた
めのメンバーシップ関数Ａ、Ａ’■ Ｂ、を発生する回路３１．３２．３３にはこれらのメン
バーシップ関数Ａ、Ａ’、Ｂ１を特徴づけるう■ ベル電圧ＬＡ　　、ＬＡ’　、ＬＢ、が与えられていす る。これらの回路３１〜３３は具体的には第１２図を用
いて説明したものであり、その入力電圧ｖＩＮとしてス
イープ信号ＳＷが与えられる。

メンバーシップ関数回路３１．３２から出力されるメン
バーシップ関数信号Ａ、Ａ’はＭＩＮ回路４１に与えら
れる。ＭＩＮ回路４１は第１図に示すＭＩＮ回路を２入
力に変形したものである。ＭＩＮ回路４１の出力Ａ　ｔ
　Ａ　Ａ　’　はＭＡＸホールド回路４２に入力する。

ＭＡＸホールド回路４２は第６図に示したものである。

このＭＡＸホールド回路４２でＡ　ｔ　Ａ　Ａ　’の最
大値ａａ＋ａｘｌ（ａｍａｘｌｔ　　、　　ａｍａｘｌ
ｔ２等）が検出される。ＭＡＸホールド回路４２にはタ
イミング回路３５からリセット・パルスＲＰが与えられ
ている。

このリセット・パルスＲＰはスイープ信号ｓｗの帰線期
間で出力されるものであり、　ＭＡＸホールド回路４２
の５ＰＤＴスイツチ１６（第６図参照）を制御する。す
なわち、リセット・パルスＲＰの入力によってコンデン
サ１７Ａの電荷が放電される。

ＭＡＸホールド回路４２の出力は次にサンプル・ホール
ド回路４３に与えられる。サンプル・ホールド回路４３
にはタイミング発生回路３５からサンプル・パルスＳＰ
が与えられる。このサンプル・パルスＳＰはリセット・
パルスＲＰの直前に発生し。

ＭＡＸホールド回路４２の検出した最大値ａｍａｘｌを
それがリセットされる前にサンプリングしかつ次のサン
プル・パルスＳＰの入力まで保持する。すなわち、スイ
ープ信号のある一周期で検出された最大値ａ　ｍａｘ　
ｌが次の一周期の間保持される。サンプル・ホールド回
路４３としては公知の回路を用いることができるし、第
６図に示すＭＡＸホールド回路を用いてもよい。

サンプルφホールド回路４３の出力ａ　ｍａｘｌは２入
力ＭＩＮ回路４４の一方の入力として与えられる。

このＭＩＮ回路４４の他方の入力にはメンバーシップ関
数回路３３の出力Ｂ１が与えられる。）ＩＩＮ回路４４
の出力はＭＡＸ回路３７に入力する。

他のインプリケーションについてのファジィ推論演算も
スイープ信号ＳＷに同期して同時的に行なわれ、その結
果がＭＡＸ回路３７に入力する。ＭＡＸ回路３７はｒ入
力のもので（ｒはインプリケーションの数）、第２図に
示したものである。ＭＡＸ回路３７から最終的な推論結
果Ｂ′が得られる。

この例では、ファジィ推論合成回路３４は、ＭＩＮ回路
４１．　ＭＡＸホールド回路４２．サンプル・ホールド
回路４３およびＭＩＮ回路４４によって構成される。

（６）スイープ・タイプのファジィ・コンピュータ（そ
の２） 第２０図はスイープ・タイプのファジィ・コンピュータ
の他の例を示している。これは第１５図に示したインプ
リケーションが１つの場合に適用される回路の具体例で
あるが、もちろん複数のインプリケーションを前提とし
たファジィψコンピュータに改変することができるのは
いうまでもない。第２０図の回路ではスイープ信号ＳＷ
として三角波が用いられている。三角波スイープ信号は
、第２０図に示されるデファジファイア３６．とくにそ
こに含まれる重心決定回路６１を動作させるために好都
合である。後に分るように、上述した鋸歯状波のスイー
プ信号も適用可能である。第２１図は重心決定回路６１
の具体例を示している。また第２２図はデファジファイ
ア３Ｂに含まれるサンプル・ホールド回路７１の具体例
を示している。そして。

これら第２０図から第２２図の回路における代表的な信
号波形が第２３図に示されている。

第２０図において、第１８図に示したものと同一ブロッ
クには同一符号が付けられているのでその構成は容易に
理解できるであろう。

タイミング回路３５は一定周期のクロック信号を出力す
るクロック発生回路５１と、このクロック信号をアップ
／ダウン−カウントするアップ／ダウン・カウンタ５２
と、カウンタ５２の計数値をアナログ信号に変換して三
角波スイープ信号ＳＷを発生するＤ／Ａ変換器５３とか
ら構成されている。カウンタ５２は入力クロック信号を
アップ・カウント（加算）シ、アップ・カウント値があ
る一定値（上限値）に達するとダウン・カウント（減算
）の動作に移り、ダウン・カウント値がまた別の一定値
（下限値）に達すると再びアップ・カウントに戻る動作
を繰返すものである。カウント値が下限値になったとき
にカウンタ５２からは第１のリセット・パルスＲＰＩが
出力され、上限値になったときに第２のリセット・パル
スＲＰ２が出力される。これらのリセット・パルスＲＰ
Ｉ、ＲＰ２がＨレベルにある間、カウント値は一定値に
保持される。カウンタ５２のカウント値は直線的に増加
し、その後直線的に減少するので、このカウント値をＤ
／Ａ変換器５３でアナログ電圧信号に変換しかつコンデ
ンサを用いて平滑すれば三角波状のスイープ信号ＳＷが
得られる。カウンタ５２からはさらに、スイープ信号Ｓ
Ｗの衰期間（アップ・カウント動作）においてＨレベル
を保ち、裏切間（ダウン−カウンタ動作）においてＬレ
ベルになる切換制御信号ＳＣが出力される。

これらのリセット・パルスＲＰＩ、ＲＰ２．　　スイー
プ信号ＳＷ、切換制御信号ＳＣは第２３図に示されてい
る。−例をあげれば、リセット・パルスＲＰ１．ＲＰ２
のＨＬ、ベルは＋５Ｖ、Ｘイーブ信号ＳＷの上、下限電
圧＋Ｅ、−Ｅはそれぞれ＋５ｖ、−５ｖ、切換制御信号
ＳＣのＨレベルは＋５Ｖ、ＬレベルはＯｖである。

さらに第２０図において、　ＭＡＸホールド回路４２の
後段にはサンプル・ホールド回路に代えてＭＡＸホール
ド回路４３Ａが接続されている。この回路４３Ａとして
もちろんサンプル・ホールド回路を用いることもできる
。これらのＭＡＸホールド回路４２゜４３Ａにはそれぞ
れリセット。パルスＲＰ　１゜ＲＰ２が与えられる。

ＭＡＸホールド回路４３Ａの出力ａ　ｆｌｌａｘとメン
バーシップ関数回路３３の出力Ｂとが入力するＭＩＮ回
路４４Ａは、第１図に示すＭＩＮ回路を２入力の形態に
したものからコンペンセータを除去したものである。し
たがってこのＭＩＮ回路４４Ａではエミッタ／ベース電
圧ｖＥＢが補償されず、ファジィ推論結果Ｂ′を表わす
電圧に電圧ｖＰ、Ｂが加えられた電圧が出力される。こ
れは後段の重心決定回路６１の構成によって要請される
ものである。

デフ７ジフアイア３Ｂは重心決定回路６１とサンプル・
ホールド回路７１とから構成されている。重心決定回路
６１の具体例を示す第２１図の説明に先だち、この回路
６１による重心決定の原理について第２４図および第２
５図を参照して説明する。

第２４図において、スイープ信号ＳＷとして三角波が用
いられた場合には、この信号ＳＷの衰期間と裏切間でそ
れぞれ推論が行なわれ、推論結果Ｂ′が出力される。ス
イープ信号ＳＷの時間軸をＴとし、推論結果Ｂ′を表わ
す関数μ（１）の局部的な時間変数をｔとする。時間ｔ
の原点はたとえばスイープ信号ＳＷがゼロクロスする点
である。

上述したように衰期間においては変数ｔは全体の時間Ｔ
と正、負の方向が一致するが、裏切間においては逆にな
る。

第１７図を参照して説明したように、推論結果Ｂ′の重
心位置は関数Ｂ′−μ（１）の面積を時間軸−にで左右
（前後）に２分する時点である。衰期間において出力さ
れる推論結果Ｂ′の面′ｇＩＳｏが求められる。次に裏
切間において、推論結果Ｂ′の面積を求めるための積分
動作が時間軸上で行なわれ、この積分値が丁度Ｓ。／２
となったときの時点ｔｖが重心位置を表わすことになる
。すなわち、推論結果Ｂ′の重心は、上記積分値がＳ。

／２になったときの時間軸を上における時刻、またはそ
のときの時間軸Ｔ上における時刻もしくはその時の曵イ
ーブ信号ＳＷの位相によって表現される。スイープ信号
ＳＷのこの位相は、さらにそれに対応するスイープ信号
ＳＷの電圧Ｂ　′として表現される。したがってこの電
圧Ｂ　′が推論結果Ｂ′の確定出力としてデファジファ
イア３Ｂがら出力される。

重心を表わす時点ｔ　を検出する回路の一例が第２５図
に示されている。上記の面積を求める積分動作はコンデ
ンサへの充電によって実現でき。

充電電圧が積分値を表わす。静電容量が２ｃ。

（Ｃはある値）のコンデンサＣ１と、静電容量がそのｌ
／２であるＣ　のコンデンサＣ２とが設けられている。

推論結果Ｂ′を表わす電圧信号は電圧／電流変換回路６
０でその電圧に対応する電流Ｉ　′に変換され、切換回
路８３に与えられる。切換回路８３は電流１　′をコン
デンサＣ１に流入させるかコンデンサＣ２に流入させる
かを切換えるものであって、切換制御信号ＳＣによって
制御される。

衰期間においては入力電流Ｉ　′はコンデンサＣに与え
られ、コンデンサＣＩに充電される。

衰期間が終了したときのコンデンサＣ１の電圧が上記の
面積Ｓｏを表わし、これはコンパレータ６４の負入力端
子に与えられる。衰期間においては。

電流ｌ　′は切換回路６３を経てコンデンサＣ２に流入
する。コンデンサＣ２の容量はコンデンサＣの容量の半
分であるから、コンデンサＣ１の■ 充電電荷の半分の電荷がコンデンサＣ２に充電されたと
きに（これは積分された面積がＳｏ／２になったことを
意味する）、コンデンサＣ２の電圧はコンデンサＣ１の
電圧と等しくなる。コンデンサＣ２の電圧はコンパレー
タｅ４の正入力端子に与えられる。したがって、コンパ
レータ６４の出力Ｖｏが立上った時点が重心を表わす時
点ｔ、であるということになる。

第２５図の回路による重心決定原理は、第１の期間にお
いて入力電流によっである容量の第１のコンデンサに充
電し９次に、これに続く第２の期間において、同じ入力
電流で第１のコンデンサの容量のｌ／２の容量の第２の
コンデンサに充電していき、第２のコンデンサの電圧が
第１のコンデンサの電圧と等しくなった時点ｔ　を重心
を表わす時刻として検出する。ということができる。

第２１図の重心決定回路には第２５図に示す回路が含ま
れており、同一物には同一参照符号が付けられている。

ＭＩＮ回路４４Ａから出力される推論結果Ｂ′を表わす
電圧にｖＥＢを加えた電圧信号は抵抗Ｒ（電圧／電流変
換回路６０）で電流信号に変換され、トランジスタＱ　
を経て電流ミラーＣＭ４に与えられる。トランジスタＱ
５Ｂのエミッタ／ベース間の電圧降下ＶＥＢがあるので
、これがＭＩＮ回路４４Ａのコンペンセータとして働く
。したがって、電流ミラーＣＭ４に入力する電流（出力
電流も同じ）はＢ’　／Ｒで与えられる。

電流ミラーＣＭ４の出力電流は切換回路Ｂ３に入力する
。切換回路６３は２つのトランジスタＱ５、。

Ｑ５□によって構成される一種の差動回路である。

一方のトランジスタＱ５、のベースには切換制御信号Ｓ
Ｃが、他方のトランジスタＱ５２のベースには一定の電
圧Ｖ　がそれぞれ与えられている。この電圧Ｖ　は信号
ＳＣのＨレベルとＬレベルの間の電圧（たとえば２．５
Ｖ　）に設定される。したかって、スイープ信号ＳＷの
衰期間においては信号ＳＣがレベルであるのでトランジ
スタＱ５１がオン、Ｑ５２がオフとなる。このため、電
流Ｂ’　／ＲはトランジスタＱ５□を経て電流ミラーＣ
Ｍ５に与えられ、電流ミラーＣＭ５から同じ値の電流が
コンデンサＣ１に流入する。衰期間においては信号ＳＣ
がＬレベルになるので、トランジスタＱ５１がオフ、Ｑ
５２がオンとなる。このため電流ミラーＣＭ６が駆動さ
れ、同じ電流Ｂ’　／ＲがコンデンサＣに流入する。コ
ンデンサＣ、Ｃの電圧ｖ　、ｖ２も第２３図に示されて
いる。

コンデンサＣとＣの電圧Ｖ　　、　Ｖ　２が入力し、こ
れらの電圧を比較して重心を表わす時点ｔ　で立上る信
号Ｖ。を出力するオーブンコレクり・コンパレータ６４
の誤動作を防止するために。

もう１つのオーブンコレクタ・コンパレータ６５が設け
られている。コンパレータ６４は、入力電圧Ｖ　とｖ２
がともに０のときに、コンパレータ内部の演算増幅器の
オフセットに帰因してその出力電圧ｖｏがＨレベルに立
上るときがある。コンパレータ８５の正入力端子にはコ
ンデンサＣ１の出力電圧■１が与えられ、負入力端子に
はある小さな電圧Ｖ　　が与えられている。この電圧ｖ
ＲｅｆＲｏｔ は、起りうる推論結果の面積を表わす充電電圧の最小値
またはそれ以下に設定され、雑音耐性決定要因となる。

コンパレータ６５の出力はコンパレータ６４の出力にワ
イヤードＯＲ接続され、この接続点は抵抗を介して適当
な電圧（たとえば＋５Ｖ）に引上げられている。

コンデンサＣ１に充電されることにより、その電圧がＶ
　　を超えればコンパレータ６５の出力はＲｅｆ Ｈレベルになる。この状態でコンデンサＣ２の電圧がコ
ンデンサＣ１の電圧に達するとコンパレータＢ４の出力
はＨレベルに立上り、この信号はそのまま出力Ｖｏとし
て出力される。ところが、コンデンサＣの電圧がＶ　　
以下の場合にはコンパｌ　　　　　　Ｒｅｆ レータ６５の出力はＬレベルに保持されるので、この状
態のときにコンデンサＣ２の電圧がコンデンサＣ１の電
圧以上になってコンパレータＢ４の出力がＨレベルに立
上ろうとしてもこれはＬレベルに引下げられ、出力Ｖ。

のしレベルに変化は生じない。すなわち、コンデンサＣ
の電圧がＶ　　以ｌ　　　　　　Ｒｅｒ 下のときには、推論結果に基づく電流はコンデンサＣ１
に与えられていないと考えることができ。

このような状況において上述したオフセットの変化等に
帰因してたとえコンパレータ６４の出力が立上ろうとし
てもこの変化は出力Ｖ。とじては現われず、誤動作が防
止される。

コンデンサＣ１と０２の放電回路はトランジスタＱ　　
、Ｑ　　、Ｑ　　からなるマルチ出力電流ミラーによっ
て構成されている。トランジスタＱ５８には切換回路６
８を通して電流源Ｃ８ｏの電流！。

（同一符号が使われているが第５図および第１２図に示
すものと特に関連性はない）が与えられる。

切換回路６Ｂは２つのトランジスタを含み、一方のトラ
ンジスタのベースには電圧Ｖ　が、他方のトランジスタ
のベースにはリセット・パルスＲＰＩがそれぞれ与えら
れる。上記他方のトランジスタのベースがＬレベルのと
きこのトランジスタに電流源Ｃ８ｏの電流が流れる。こ
の他方のトランジスタのベースにリセット・パルスＲＰ
Ｉが与えられてＨレベルになったときに、上記一方のト
ランジスタがオンとなり、トランジスタＱ５８に電流ｌ
　が流れる結果、トランジスタＱ　　、Ｑ　　にもＱ　
　　　　　　　　　　　　　　５４　　５５電流Ｉ　が
流れ、コンデンサＣ，Ｃ２の電荷が強制的に放電される
。

第２１図において、コンデンサＣ、Ｃの下端ｐ、ｑは、
理解しやすくするために接地されているが、実際にはト
ランジスタＱ　　、Ｑ　　、Ｑ　　のベース電位よりも
高い負の電位に固定する方が。

電圧ｖ　、■　の変動する範囲を広くとれるので有利で
ある。

第２２図に示すサンプル・ホールド回路は上記の信号Ｖ
。の立上りを検出し、この立上りの時点ｔ　をそれに対
応するスイープ信号ＳＷの電圧Ｂｖ′に変換するもので
ある（第２４図参照）。信号Ｖ。の立上りが微分回路７
０で検出され、この立上り検出パルスは単安定マルチバ
イブレータ７２によって一定幅の単一パルス信号Ｈに変
換される。

このパルス信号Ｈのパルス幅は後述するコンデンサ７４
に充電するのに充分な時間であればよく、できるだけ短
い方が好ましい。パルス信号Ｈは単極単投（ＳＰＳＴ）
アナログφスイッチ７３を制御するために用いられ、パ
ルス信号Ｈのパルス幅の時間だけこのスイッチ７３はオ
ンする。するとこのスイッチ７３に入力しているスイー
プ信号ＳＷによりてコンデンサー４がこの信号のそのと
きの電圧に等しくなるまで充電される。コンデンサ７４
の電圧は次のパルス信号Ｈの発生時点まで保持される。

次のパルス信号Ｈによってスイッチ７３がオンとなりた
ときに、スイープ信号ＳＷの電圧がコンデンサ７４の電
圧よりも高ければスイープ信号ＳＷの電圧に等しくなる
までコンデンサー４は充電され、低ければスイープ信号
ＳＷの電圧に等しくなるまでコンデンサ７４は放電され
る。このようにして、コンデンサ７４の電圧は常に決定
された重心位置を表わす。この電圧はＦＥＴ入力演算増
幅器７５を経て重心位置電圧Ｂ　′として出力される。

第２３図には上述した電圧信号Ｖ　、パルス信号Ｈおよ
び出力電圧Ｂ　′が表わされている。二二で出力電圧Ｂ
　′はその変化タイミングを分りやＶ すく示すためにパルスＨごとにわざわざ変化させである
。

第２３図からも分るように１表周期においてデファジフ
ァイア３６に与えられる推論結果はその前の裏周期の開
始時点でＭＡＸホールド回路４３Ａに保持された値ａａ
＋ａｘ（この値はその前の表周期においてＭＡＸホール
ド回路４２で検出された）を用いてＭＩＮ回路４４Ａで
ＭＩＮ演算されたものであり、裏周期においてデファジ
ファイア＄６に与えられる推論結果はその裏周期の開始
時点でＭＡＸホールド回路４３Ａに保持された値ａａ＋
ａｘ（この値はその前の表周期においてＭＡＸホールド
回路４２で検出された）を用いてＭＩＮ演算されたもの
である。そして推論結果の重心決定のためには表、裏の
両周期が必要である。したがって、第２０図の回路は少
なくとも４τの間、ファジィ拳メンバーシップ関数回路
３１、３２．３３のラベルＬＡ、ＬＡ’　、ＬＢが一定
に保持されることを前提としている。このラベルを表わ
す入力電圧が４τの間に変化するような場合には、この
入力電圧を４τの間一定に保持するサンプル・ホールド
回路を設けておくとよい。

第２０図においてＭＡＸホールド回路４３Ａを第１８図
に示したサンプル・ホールド回路４３で置きかえること
もできる。この場合にサンプル・ホールド回路４３のサ
ンプル・パルスＳＰはＭＡＸホールド回路４２のリセッ
ト・パルスＲＰＩの直前に与えられ。

このパルスＲＰＩの直前のａ　ｌｌ１ａｘ値がサンプリ
ングされかつ保持されよう。

スイープ信号ＳＷとして三角波を用いた例について説明
したが、同心決定回路６１およびサンプル・ホールド回
路７１にスイープ信号として鋸歯状波を適用することも
できる。この場合にも重心決定のために２周期（４τ）
の時間が必要となる。

第２５図または第２１図においては第２の推論結果の積
分値（面積）が第１の推論結果の面積Ｓ。

の１／２になる時点ｔ　の検出のために静電容量が２Ｃ
ｏとｃｏの２つのコンデンサを用いている。

静電容量が等しい２つのコンデンサを用いることもでき
る。この場合には推論結果の第２の積分動作において、
入力電流の２倍の電流を用いる。すなわちこのやり方は
、入力電流によっである容量の第１のコンデンサに充電
し９次にこれの２倍の入力電流で第１のコンデンサの容
量と同じ容量の第２のコンデンサに充電していき第２の
コンデンサの電圧が第１のコンデンサの電圧と等しくな
った時点ｔ　を重心を表わす時刻として検出するもので
ある。

このような原理にしたがう回路が第２Ｂ図に示されてい
る。ここでは静電容量ｃｏの等しい２つのコンデンサＣ
１１と０１２が設けられている。また電圧／電流変換回
路の出力電流Ｉ　′を用いてこれと等しい２つの電流が
作成される（電流源６０Ａ。

８０Ｂ）。切換回路は４つのトランジスタＱ５６〜Ｑ　
から構成され、トランジスタＱ　　、Ｑ　　は切換制御
信号ＳＣによって制御され、トランジスタＱ　　、Ｑ　
　には電圧Ｖ　が与えられている。トラ５７　　５８　
　　　　　ｒ ンジスタＱ５ＢのみがコンデンサＣ１１に接続され。

トランジスタＱ５９は接地され、他の２つのトランジス
タＱ　　、Ｑ　　がコンデンサＣ１２に接続されている
。トランジスタＱ５ＢとＱ５７に電流源ＢＯＡから電流
Ｉ　′が、トランジスタＱ５８とＱ５９に電流源６０Ｂ
から電流１　′がそれぞれ与えられる。

切換制御信号ＳＣがＨレベルのときにはトランジスタＱ
５６とＱ５９がオンとなり、コンデンサＣ１１はトラン
ジスタＱ５Ｂを通って流入する電流ＩＢ′によって充電
される。信号ＳＣがＬレベルになるとトランジスタＱ５
７とＱ５８がオンとなり、コンデンサＣはこれらのトラ
ンジスタＱ　　、Ｑ１２　　　　　　　　　　　　５７
　　５ｇを通って流入する２つの電流Ｉ　Ｌ、すなわち
２１　　’　の電流によって充電される。

電流の代わりに電圧を２倍にしてもよい。その例が第２
７図に示されている。切換制御信号ＳＣがＨレベルのと
き、電圧Ｂ′は切換回路６３を通ってコンデンサＣ１ｌ
に与えられる。信号ＳＣがＬレベルになると、電圧Ｂ′
は切換回路６３を通って増幅器６７で２倍の電圧２Ｂ’
　に昇圧されコンデンサＣ１２に印加される。

（７）スイープ・タイプのファジィ・コンピュータ（そ
の３） 上記の２つのファジィ・コンピュータの例ではファジィ
推論合成回路はいずれもインプリケーションの前件部に
１つのファジィ命題のみが存在する推論を行なうもので
あるが２次に示すように、インプリケージジンの前件部
に２つのファジィ命題を含む推論が必要となることがあ
る。

これが拡張ファジィ推論と呼ばれるものである。

インプリケーションの前件部は「かつ／または（ａｎｄ
ｌｏｒ）　Ｊによって結合されている。「かつ（ａｎｄ
）Ｊまたは「または（ｏｒ）Ｊのいずれか一方が選択さ
れる。

インプリケーション： ＸがＡでかつ／またはｙがＢなら ば、２はＣである （　Ｉｆ　ｘ　１ｓ　Ａ　ａｎｄｌｏｒ　ｙ　１ｓ　Ｂ
、　ｔｈｏｎ　ｚ　ｉｓ　Ｃ）ブレミス：ＸはＡ′でか
つ／またはｙはＢ′である 結　　論：２はＣ′である。

これは次のように記号で表現される。

インプリケーション； ｘ　−Ａ　ａｎｄｌｏｒ　ｙ　−Ｂ　−ｅ　ｚ　−Ｃ結
　　　　　論：　　　　　　　　　　　　　　　　　　
２■Ｃ′この拡張ファジィ推論を実行するスイープ・タ
イプのファジィ・コンピュータの例が第２８図に示され
ている。ここにおいて第１８図に示すものと同一物には
同一符号、または同一符号に添字ａ。

ｂ、もしくはＣを付けて示されている。

メンバーシップ関数Ａ、Ａ’を出力する２つのメンバー
シップ関数回路３１ａ、　３２ａの出力がＭＩＮ回路４
１ａに与えられる。このＭＩＮ回路４１ａにＭＡＸホー
ルド回路４２ａ、サンプル・ホールド回路４３ａが接続
されている。同じようにメンバーシップ関数回路３１ｂ
、　３２ｂから出力されるメンバーシップ関数Ｂ、Ｂ’
がＭＩＮ回路４１ｂに与えられ、このＭＩＮ回路４１ｂ
にＭＡＸホールド回路４２ｂおよびサンプル・ホールド
回路４３ｂが接続されている。

サンプル・ホールド回路４３ａ、　４３ｂの出力ａｍａ
ｘ。

ｂ　ａａｘは回路４５に与えられる。回路４５はＭＩＮ
回路又はＭＡＸ回路である。上記の結合「かつ（ａｎｄ
）Ｊはこの実施例ではＭＩＮ演算によって、「または（
ｏｒ）ＪはＭＡＸ演算によってそれぞれ実現される。

したがって結合「かつ（ａｎｄ）Ｊを採用するときには
回路４５としてＭＩＮ回路が、「または（ｏｒ）Ｊを採
用するときにはＭＡＸ回路がそれぞれ使用される。

回路４５の出力と、メンバーシップ関数回路３３ｃから
出力されるメンバーシップ関数ＣとのＭＩＮ演算がＭＩ
Ｎ回路４４で行なわれ、結論を表わすメンバーシップ関
数Ｃ′が出力される。

回路４５としてＭＩＮ回路を採用したときには、第２９
図に示すように、２つのＭＩＮ回路４５．４４に代えて
３入力ＭＩＮ回路４６を用いるとよい。このＭＩＮ回路
４６にはサンプル・ホールド回路４３ａ、　４３ｂとメ
ンバーシップ関数回路３３ｃの出力とが与えられ。

その出力が推論結果Ｃ′を表わす。

第３０図は第２８図の回路４５に代えてコンドロールド
ＭＩＮ／ＭＡＸ回路４７を設けた例である。コンドロー
ルドＭＩＮ／ＭＡＸ回路は、制御入力ＣＣに応じてＭＩ
Ｎ回路またはＭＡＸ回路として働く回路であり。

その−例が第３１図に示されている。この回路は。

２つの信号入力ｘ＋Ｙ＋１つの制御入力ＣＣおよび１つ
の出力２をもつ。

第３１図において、第１図のＭＩＮ回路または第２図の
ＭＡＸ回路とのアナロジイの観点から、同じように働く
素子には同一符号、または同一符号にダッシュを付けて
、またはカッコ（）を付けて示しである。トランジスタ
Ｑ　　、Ｑ　　’のベースに信号入力ｘ、ｙがそれぞれ
与えられている。さらに、トランジスタＱ　とＱ　′の
エミッタ間に。

ｔ　　　Ｕ 制御入力ＣＣによって制御されるアナログ・スイッチが
接続されている。このアナログ・スイッチは並列に接続
された１対のｎチャネルおよびｐチャネルＭＯ８ＦＥＴ
　　Ｑ　　およびＱ８２から構成さｅす れており、ＦＥＴＱ、□のゲートには制御入力ＣＣが直
接に、ＦＥＴＱ、のゲートには制御入力ＣＣがインバー
タで反転されてそれぞれ与えられる。

制御入力ＣＣはバイナリイ値、すなわちＨレベル（たと
えば５Ｖ）およびＬレベル（たとえばＯＶ）をとる。制
御入力ＣＣがＬレベルの場合にはアナログ・スイッチは
オフとなる。この場合には１３１図の回路において、ト
ランジスタＱ　、電流源Ｃ８およびトランジスタＱ１が
１入力のＭＩＮ回路（１入力のＭＩＮ回路は技術的意味
はないが、第１図とのアナロジイ上このように表現する
）を、同じようにトランジスタＱ　　／、電流源Ｃ８′
およびトランジスタＱ　′が１入力のＭＩＮ回路を構成
し、トランジスタＱ１　（Ｑ２、）とＱ　　’　　（Ｑ
　　）と電流源Ｃ８２（Ｃ８１）とが２入力のＭＡＸ回
路を構成する。したがって。

ｚ−（ΔＸ）■（△ｙ）−ｘＶｙの出力が得られ（△Ｘ
、△ｙはＸｒＹに等しく、演算としては意味をもたない
が第１図とのアナロジイ上このように表現した）　ＭＡ
Ｘ回路として働く。制御入力ＣＣがＨレベルの場合には
、アナログ−スイッチがオンとなりトランジスタＱ　　
　Ｑ’がコンバレー１１’　　　１１ 夕、トランジスタＱ　　、Ｑ　　’のいずれか一方がコ
ンペンセータとして作用するので、ＭＩＮ回路となる（
第１図の回路と比較せよ）。このとき、２つの電流源ｃ
ｓ、ｃｓ’が存在するので、トランジスタＱ　　、Ｑ　
　’のうち導通状態となったトランジスタには両型流源
ｃｓ　　、ｃｓ、’からの加算電流が流れる。このため
、導通状態となったトランジスタのエミッタ接合におけ
る電圧シフトはやや大きくなり、コンベンセータによる
補償に若干のエラーが生じる。しかしながら、このエラ
ーは実用上は殆んど問題にならない。というのは、トラ
ンジスタのｖＥＢ−ＩＢ特性はきわめて急峻な立上りを
もっているからである。

第２８図に示す考え方をさらに拡張することにより、イ
ンプリケーションの前件部に３つ以上のファジィ命題を
もつスイープ・タイプのファジィ・コンピュータも実現
できるのは容易に理解できよう。また、前件部に２つ以
上のファジィ命題をもつインプリケーションが複数個存
在するファジィ・コンピュータも、第１６図に示す考え
方を用いて実現できる。

り８）スイープ・タイプのファジィ・コンピュータ（そ
の４） 上述したスイープ・タイプのファジィ・コンピュータは
いずれもモーダス・ボネンスの推論形式にしたがうファ
ジィ推論を行なうものである。

最初に説明したようにモーダス・トレンスの推論形式も
ある。ここではモーダス・ボネンスとモーダス・トレン
スの両方のファジィ推論を行なうスイープ・タイプのフ
ァジィ・コンピュータについて説明する。

このファジィ・コンピュータの一構成例が第３２図に示
されている。第３３図にはこのファジィ・コンピュータ
で用いられる各種の信号波形が示されており、第３３図
（Ａ）は時間軸を相対的に縮めて示すものであり、第３
３図（Ｂ）は相対的に拡大して示すものである。これら
の図面において、既に述べた回路や信号と同一のものに
ついてはできるだけ同一符号が用いられている。第３２
図のＭＩＮ回路９１、９２は入力信号が異なるのでわざ
わざ異なる符号が用いられている。

ここでは２つの種類のスイープ信号が用シ１られる。そ
の１つは、既に述べたものと同一形式のスイープ信号Ｓ
Ｗである。このスイープ信号ＳＷは鋸歯状波のもので周
期τ２をもつ。スイープ信号ＳＷとして三角波のものを
用いることもできる。

もう１つはステップ状の信号ＳＴであり、スイープ信号
ＳＷとの混同を避けるために、これを以下ステップ信号
という。しかしながら、ステップ信号ＳＴもスイープ信
号の一種である。ステップ信号ＳＴは巨視的にみると三
角波ということができ、その周期は２τ１である。この
信号ＳＴを微視的にみるとステップ状に変化しており、
スイープ信号ＳＷの一周期τ２の間、一定電圧（１ステ
ツプ）に保持される。もっとも２期間τ１がτ　よりも
非常に長く１期間τ２の間でほぼ一定に保たれていると
考えられる場合にはステップ信号に代えて三角波、鋸歯
状波等のスイープ信号を用いることもできる。

第３２図において、モーダスφボネンスの推論とモーダ
ス争トレンスの推論に共通の回路はメンバーシップ関数
８１．８２．８３．ファジィ関係を表わす演算を行なう
ＭＩＮ回路９１．サンプル・ホールド回路４３およびデ
ファジファイア３６である。モーダス・ポネンスの推論
に特有の回路はＭＩＮ回路９２゜ＭＡＸホールド回路４
２であり、モーダス番トレンスの推論に特有の回路はα
演算回路９３およびＭＩＮホールド回路９４である。こ
れら各推論に特有の回路は推論形式の選択信号ＣＤによ
ってｔｑｍされる切換回路８４．８５によって切換えら
れる。

まずモーダス・ポネンスの推論形式にしたがうファジィ
推論を行なう動作について説明する。

既に述べたファジィ・コンビ二一夕と異なり。

第３２図の回路は第（３−１）式にしたがって推論を実
行する。モーダス・ポネンスが選択されると切換回路８
４．８５によってＭＩＮ回路９２とＭＡＸホールド回路
４２が接続される。

メンバーシップ関数回路８１の入力信号としてスイープ
信号ＳＷが与えられ、ラベルとしてＬＡが与えられる。

この回路８１はメンバーシップ関数Ａを出力する。メン
バーシップ関数回路８２にはステップ信号ＳＴが入力信
号として与えられ、またラベルＬＢが与えられる。した
がってこの回路８２はメンバーシップ関数Ｂを発生する
。これらの関数ＡとＢはＭＩＮ回路９１に与えられ、こ
の回路９１からは周期τ　でみるとＡΔｂ　２期間τｌ
でみるｊ とＡＡＢ　（要素でいえばｒ　ｌ　Ｊ　）を表わす信号
が出力され、ＭＩＮ回路９２に与えられる。

もう１つのメンバーシップ関数回路８３にはその入力と
してスイープ信号ＳＷが、ラベルとしてＬＡ’がそれぞ
れ与えられる。この回路８３はメンバーシップ関数Ａ′
を出力し、これはＭＩＮ回路９２に与えられる。これら
の２つの入力のＭＩＮ演算結果を表わす信号はＭＡＸホ
ールド回路４２に入力し。

この演算結果が周期τ２ごとに保持される。ＭＡＸホー
ルド回路４２のリセット・パルスＲＰはスイープ信号Ｓ
Ｗに同期して周期τ２で与えられる。

第１８図を参照して説明したコンピュータの場合と同じ
ように、　ＭＡＸホールド回路４２の、出力はリセット
される前にサンプル・ホールド回路４３によってサンプ
リングされかつ周期τ２の間、保持される。サンプルΦ
ホールド回路４３の出力はデファジファイア３８に入力
する。デファジファイア３Ｂとしては第２０図に示すよ
うに重心決定回路６１とサンプル・ホールド回路７１と
からなるものを用いることかできる。このデファジファ
イア３Ｂに与えられる切換制御信号ＳＣおよびリセット
・パルスＲＰＩはステップ信号ＳＴの周期τ１に同期す
るものである。上述した周期τ２ごとの動作によりて順
次入力するサンプル台ホールド回路４３の出力信号がス
テップ信号の衰期間（周期τ１）において積分され２面
積Ｓ。が求められる。その次の衰期間において積分値が
Ｓｏ／２になる時点が検出され、この時点に対応するス
テップ信号ＳＴの電圧が確定値Ｂ　′としてデファジフ
ァイア３Ｂから出力される。

次にモーダス・トレンスの推論形式にしたがうファジィ
推論を行なう動作について説明する。第３２図の回路は
第（Ｂ）式にしたがって推論を実行する。モーダス・ト
レンスが選択されると切換回路８４、１１５によってα
演算回路９３とＭＩＮホールド回路９４が接続される。

メンバーシップ関数回路８１にはラベルとしてＬＢが与
えられる。この回路８１はメンバーシップ関数Ｂを出力
する。メンバーシップ関数回路８２にはラベルＬＡが与
えられる。したがってこの回路８２はメンバーシップ関
数Ａを発生する。これらの関数ＢとＡはＭＩＮ回路９１
に与えられ、この回路９１からは周期τ　でみるとａ　
へＢ１期間τ１でみ２す るとＡＡＢ　（要素でいえば「１ｊ）を表わす信号が出
力され、α演算回路９３に与えられる。

メンバーシップ関数回路８３にはラベルとしてＬＢ’が
与えられる。この回路８３はメンバーシップ関数Ｂ′を
出力し、これはα演算回路９３に与えられる。α演算回
路９３は第５図を用いて説明したものであり、この回路
９３の出力はＭＩＮホールド回路９４に入力する。ＭＩ
Ｎホールド回路９４は第８図に示される構成を有し、保
持される電圧はリセット・パルスＲＰによってクリアさ
れるが、その前にサンプル拳ホールド回路４３において
サンプリングの後、ホールドされるのはモーダス・ポネ
ンスの場合と同じである。そして、サンプル・ホールド
回路４３の出力はデファジファイア３Ｂに与えられ。

期間２τ　の間で確定値Ａ　′が決定されるのもｌ　　
　　　　　　　　　　　　　ｗ モーダス・ボネンスの場合と同じである。

第３２図に示す回路は前件部に１つのファジィ命題をも
つ１つのインプリケーションが存在する場合の推論を行
なうものであるが、これを上述した考え方にしたがって
拡張し、複数のインプリケーションが存在する場合の推
論、およびインプリケーションの前件部に複数のファジ
ィ命題をもつ推論にも応用できる。

第３２図に示したスイープ・タイプのファジィ・コンピ
ュータは、スイープ信号ＳＷが与えられる第１のメンバ
ーシップ関数回路（８１）と、ステップ信号ＳＴが与え
られる第２のメンバーシップ関数回路（８２）と、これ
らのメンバーシップ関数回路の出力を入力とするファジ
ィ関係を表わす演算を行なう回路（９１）と、スイープ
信号ＳＷが与えられ。

プレミスにおけるメンバーシップ関数を表わす信号を出
力する第３のメンバーシップ関数回路（８３）と、演算
回路（９１）の出力と関数回路（８３）の出力とを入力
とし、所定のファジィ推論を行なうファジィ推論演算回
路（８４，８５，９２，４２，９３，９４）とから構成
されるとまとめることができる。ファジィ推論演算回路
は切換回路８４．８５を設けずに。

回路９２と４２または回路９３と９４によって構成する
こともできる。上述の＊または◎の演算としてＭＩＮ／
　ＭＡＸ演算またはαコンポジションを用いずに他の演
算を用いる場合には１回路９２．４２または回路９３、
９４の代わりに上記他の演算を行なう回路がファジィ推
論演算回路として用いられよう。さらに、＊または◎の
演算を行なう複数の回路を設けておきそのうちの１つを
切換回路８４．８５で切換えるようにすることもできる
。この場合にはモーダス・ポネンスのファジィ推論（ま
たはモーダス・トレンスのファジィ推論）のための演算
の種類を選択できるということになる。さらに場合によ
ってはステップ信号に代えて三角波、鋸歯状波等のスイ
ープ信号を用いることもできる。

（９）スイープψタイプのファジィ・コントローラ一般
にコントローラは制御対象から得られる制御量を入力と
し、所望の制御をするために制御対象に対して操作量を
出力する。制御量、操作量のいずれも１つの確定的な値
である。ファジィ・コントローラもまた確定的な値を入
力とし、ファジィ推論を行なった上で確定的な値を出力
する。

これに対して上述のファジィ・コンピュータにおいては
入力はファジィ集合またはメンバーシップ関数Ａ′で与
えられ、ファジィ集合またはメンバーシップ関数Ｂ’　
　（場合によっては確定値Ｂｖ′）を出力する。

ファジィ・コントローラにおけるファジィ推論を第１７
図との対比の上で、１つのインプリケーションの場合に
ついて、グラフ的に表わすと第３４図に示すようになる
。メンバーシップ関数ＡとＢとを含むインプリケーショ
ンに対して、確定値ＸＡを与えたときのファジィ推論結
果は斜線で示すＢ′となる。この推論結果を非ファジィ
化することにより確定的な推論結果Ｂ　′が得られるこ
とになる。

複数のインプリケーションが存在するファジィ推論に適
用されるファジィ・コントローラの一構成例が第３５図
に示されている。入力は確定値ＸＡで与えられるからメ
ンバーシップ関数Ａ′を出力する回路（コンピュータに
おけるＭＦＣ２）は不要となる。メンバーシップ関数Ａ
１の回路３１に入力としてＸＡが与えられる。この回路
３１の出力は、メンバーシップ関数回路３３の出力Ｂ１
が入力するＭＩＮ回路４４に与えられる。回路３３には
その入力としてスイープ信号が与えられている。ＭＩＮ
回路４４の出力Ｂ　′はＭＡＸ回路８７に入力する。複
数■ のインプリケーションに対して上記の回路が設けられ、
すべてのＭＩＮ回路４４の出力Ｂ　′〜Ｂ　′！　　　
　ｒ がＭＡＸ回路３７に入力する。ＭＡＸ回路３７の出力Ｂ
′からデファジファイア３６によって確定値Ｂ　′が決
定され、出力される。

インプリケーションの前件部に２個のファジィ命題が存
在する場合には、第３６図に示すように。

２つのメンバーシップ関数回路３１ａ、　３１ｂが設け
られ、これらの回路３１ａ、　３１ｂに確定入力ＸＡ。

ＸＢが与えられる。回路３１ａおよび３１ｂの出力はＭ
ＩＮまたはＭＡＸ回路４５に与えられる。この回路４５
の出力とメンバーシップ関数回路Ｈｃの出力であるメン
バーシップ関数ＣとのＭＩＮ演算結果Ｃ′がＷＩＮ回路
４４から出力される。この推論結果Ｃ′はファジィ関数
であるからその確定値がデファジファイアで決定される
。

インプリケーションの前件部に３つ以上の命題がある場
合にもこれを処理するファジィ・コントローラを第３６
図の考え方を拡張して構成できるのはいうまでもない。

【図面の簡単な説明】

第１図はＭＩＮ回路を示す回路図、第２図はＭＡＸ回路
を示す回路図である。 第３図はα演算回路の概念を示すものであり。 第４図は同回路の人、出力特性を示すグラフ、′！Ａ５
図は同回路の具体的構成を示す回路図である。 第６図はＭＡＸホールド回路を示すブロック図。 第７図は同回路の動作を示す波形図である。 第８図はＭＩＮホールド回路を示すブロック図である。 第９図はメンバーシップ関数を示すグラフで。 同図ＣＡ）は−殻内な形を、同図（Ｂ）は三角形状およ
び台形状の同関数を、同図（Ｃ）は２関数およびＳ関数
をそれぞれ示している。 第１Ｏ図は鋸歯状スイープ信号とメンバーシップ関数信
号波形とを示す波形図、第１１図は三角波スイープ信号
とメンバーシップ関数信号波形とを示す波形図である。 第１２図はメンバーシップ関数回路の構成例を示す回路
図、第１３図は同回路を説明するために同回路の一部を
抜出して示す回路図、第１４図（Ａ）〜（Ｅ）は同回路
の信号を示すグラフである。 第１５図は基本的なスイープ・タイプのファジィ串コン
ピュータの概念を示すブロック図、第１６図は複数のイ
ンプリケーションをもつファジィ推論に適用されるスイ
ープ争タイプのファジィ・コンピュータの概念を示すブ
ロック図である。 第１７図はファジィ推論の過程を模式的に表わした説明
図である。 第１８図はスイープ・タイプのファジィ・コンピュータ
の第１の例を示すブロック図、第１９図はその動作を示
す波形図である。 第２０図はスイープ・タイプのファジィ−コンピュータ
の第２の例を示すブロック図、第２１図は重心決定回路
を示す回路図、第２２図はサンプル・ホールド回路を示
す回路図、第２３図は上記第２の例のファジィ番コンピ
ュータの動作を示す波形図である。 第２４図は重心決定の原理を示す波形図、第２５図は重
心決定回路の主要部を示す回路図、第２Ｂ図および第２
７図は重心決定回路の主要部の他の例を示す回路図であ
る。 第２８図はインプリケーションの前掲図に２つのファジ
ィ命題があるファジィ推論に適用される拡張されたスイ
ープ・タイプのファジィ・コンピュータを示すブロック
図、第２９図はその変形例を示すブロック図、第３０図
はさらに他の変形例を示すブロック図である。 第３１図はコンドロールドＭＩＮ／ＭＡＸ回路を示す回
路図である。 第３２図はモーダス令ボネンスおよびモーダスートレン
スの両方の推論形式の推論が可能なスイープ・タイプの
ファジィ・コンピュータを示すブロック図、第３３図（
Ａ）　、　（Ｂ）はその信号を示す波形図である。 第３４図はファジィ・コントローラにおける推論過程の
説明図、第８５図はスイープ・タイプのファジィ・コン
トローラの構成を示すブロック図、第３６図は同コント
ローラの他の例を示すブロック図である。 １１・・・比較回路。 １３・・・ＭＡＸ回路。 ２１、２２．２２Ａ・・・差動回路。 ３１、３２．３３．３１ａ、　３１ｂ、　３２ａ、　３
２ｂ、　３３ｃ。 ８１、８２．８３・・・メンバーシップ関数回路。 ３４・・・ファジィ推論合成回路。 ３５・・・タイミング回路、　３Ｂ・・・デファジファ
イア。 ３７・・・ＭＡＸ回路。 ４１、４１ａ、　４１ｂ、　４４．４４Ａ、　４８．９
１．９２−ＭＩＮ回路。 ４２、４２ａ、　４２ｂ、　４３Ａ−ＭＡＸホールド回
路。 ４３．４３ａ、　４３ｂ・・・サンプル・ホールド回路
。 ４５・・・ＭＩＮまたはＭＡＸ回路。 ４７・・・コンドロールドＭＩＮ／ＭＡＸ回路。 ６０Ａ、　ＢＯＢ・・・電流源。 ６１・・・重心決定回路。 ６３・・・切換回路。 ６４・・・コンパレータ。 ６７・・・２倍の増幅回路。 ７１・・・サンプル・ホールド回路。 ８４、８５・・・切換回路。 ９３・・・α演算回路。 Ｑ　　、Ｑ　　・・・ＭＩＮ回路のトランジスタ。 Ｑ　　　Ｑ、Ｑ、Ｑ　　・・・差動回路のトランジ３１
’　　３２　　４１　　４２ スタ。 Ｑ　　、Ｑ　　・・・ダイオード接続トランジスタ。 Ｑ　　、Ｑ　　、Ｑ　　、Ｑ　　　Ｑ　　、Ｑ　　・・
・切換回５１　　５２　　５Ｂ　　　４７’　　５８　
　５９路のトランジスタ。 ＲＬ・・・抵抗（電流／電圧変換回路）。 ｓｗ　　、ｓｗ　　、ｓｗ　　、ｓｗ４・・・スイッチ
ング素子。 ｃ　　、ｃ　　、ｃ　　、ｃ　　・・・コンデンサ。 ＳＷ・・・スイープ信号。 ＳＴ・・・ステップ信号（スイープ信号）。 以　　上 特許出願人　　　山　川　　　　熱 式　理　人　　　弁理士　牛久健司 （外１名） 第１図 −ＶＥ！ Ｕ−ノ コンパレーク　　　コンペンセータ 第２図 十ＶＣＣ −ＶＥ）： ■１八 「−−−］ −５爪２ ψ Ｌ＋　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　μ−タ１ｆ１７１Ｆ７１ 本　■　闘 第２６図 第２７図 第３０図 第３１図 υＪ　　　　　　　　　　　　　　　　υＪ　　　　　
　　　　　　　　　ｕ−υン第３４図 第３６図 第３５図

Claims (1)

1. 【特許請求の範囲】 （１）モーダス・ポネンスおよびモーダス・トレンスの
   少なくとも一方のファジィ推論を実行するファジィ・コ
   ンピュータであって、 一定周期のスイープ信号を発生するスイープ信号発生回
   路、 スイープ信号に同期して、インプリケーションおよびプ
   レミスにおける少なくとも３種類のメンバーシップ関数
   を時間軸上で表わす信号を出力するメンバーシップ関数
   回路、および 入力する少なくとも３種類のメンバーシップ関数を表わ
   す信号に対して所定のファジィ演算を実行し、スイープ
   信号に同期して、演算結果を時間軸上で表わす信号を出
   力するファジィ推論合成回路、 を備えたスイープ・タイプのファジィ・コンピュータ。 （２）複数のインプリケーション・ルールが存在する場
   合に適用されるファジィ・コンピュータであって、複数
   の上記ファジィ推論合成回路と、これらのファジィ推論
   合成回路の出力信号に対してインプリケーション・ルー
   ルの連結演算を実行する連結演算回路とをさらに備えて
   いる特許請求の範囲第（１）項に記載のスイープ・タイ
   プのファジィ・コンピュータ。 （３）上記ファジィ推論合成回路または上記連結演算回
   路の出力信号から１つの確定値を決定するデファジファ
   イアをさらに備えている特許請求の範囲第（１）項また
   は第（２）項に記載のスイープ・タイプのファジィ・コ
   ンピュータ。 （４）確定入力が与えられ、第１のメンバーシップ関数
   の上記入力に対応する値を表わす信号を出力する第１の
   メンバーシップ関数回路、 一定周期のスイープ信号を発生するスイープ信号発生回
   路。 入力するスイープ信号に同期して第２のメンバーシップ
   関数を表わす信号を出力する第２のメンバーシップ関数
   回路、 上記２つのメンバーシップ関数回路の出力に対して所定
   のファジィ演算を実行し、その演算結果を表わす信号を
   出力するファジィ演算回路、および 上記ファジィ演算回路の出力信号から１つの確定出力を
   決定するデファジファイア を備えているスイープ・タイプのファジィ・コントロー
   ラ。 （５）複数のインプリケーション・ルールが存在する場
   合に適用されるファジィ・コンピュータであって、複数
   の上記ファジィ演算回路と、これらのファジィ演算回路
   の出力信号に対してインプリケーション・ルールの連結
   演算を実行する連結演算回路とを備え、この連結演算回
   路の出力が上記デファジファイアに与えられる、特許請
   求の範囲第（４）項に記載のスイープ・タイプのファジ
   ィ・コントローラ。 （６）インプリケーションの前件部に複数のファジィ命
   題を含むファジィ推論に適用されるファジィ・コンピュ
   ータであり、 一定周期のスイープ信号を発生するスイープ信号発生回
   路、 インプリケーションの前件部の複数のファジィ命題にお
   けるメンバーシップ関数を表わしかつスイープ信号に同
   期する信号をそれぞれ出力する復数の第１のメンバーシ
   ップ関数回路、 プレミスの前件部の複数のファジィ命題におけるメンバ
   ーシップ関数を表わしかつスイープ信号に同期する信号
   をそれぞれ出力する複数の第２のメンバーシップ関数回
   路、 第１のメンバーシップ関数回路の出力とそれに対応する
   第２のメンバーシップ関数回路の出力に対して第１のフ
   ァジィ演算をそれぞれ実行する複数の第１のファジィ演
   算回路， 複数の第１のファジィ演算回路の出力に対してインプリ
   ケーションにおけるファジィ命題の結合に対応する演算
   を実行する結合演算回路、 インプリケーションの後件部のメンバーシップ関数を表
   わしかつスイープ信号に同期する信号を出力する第３の
   メンバーシップ関数回路，および結合演算回路の出力と
   第３のメンバーシップ関数回路の出力に対して第２のフ
   ァジィ演算を実行する第２のファジィ演算回路、 を備えたスイープ・タイプのファジィ・コンピュータ。 （７）インプリケーションの前件部に複数のファジィ命
   題を含むファジィ推論に適用されるファジィ・コントロ
   ーラであり、 確定入力が与えられたときに、インプリケーションの前
   件部の複数のファジィ命題におけるメンバーシップ関数
   の上記確定入力に対応する値を表わす信号をそれぞれ出
   力する複数の第１のメンバーシップ関数回路、 複数の第１のメンバーシップ関数回路の出力に対してイ
   ンプリケーションにおけるファジィ命題の結合に対応す
   る演算を実行する結合演算回路、一定周期のスイープ信
   号を発生するスイープ信号発生回路、 インプリケーションの後件部のメンバーシップ関数を表
   わしかつスイープ信号に同期する信号を出力する第２の
   メンバーシップ関数回路。 結合演算回路の出力と第２のメンバーシップ関数回路の
   出力に対して所定のファジィ演算を実行するファジィ演
   算回路、および ファジィ演算回路の出力信号から１つの確定出力を決定
   するデファジファイア、 を備えたスイープ・タイプのファジィ・コントローラ。 （８）２つのトランジスタを含み、一方のトランジスタ
   が入力電圧によって制御され、他方のトランジスタがラ
   ベル電圧によって制御され、これらのトランジスタの出
   力側が勾配を決定する抵抗を介して相互に接続され、こ
   の抵抗と他方のトランジスタとの間に接続される電流源
   によって駆動される第１の差動回路。 ２つのトランジスタを含み、一方のトランジスタがラベ
   ル電圧によって制御され、他方のトランジスタが入力電
   圧によって制御され、これらのトランジスタの出力側が
   勾配を決定する抵抗を介して相互に接続され、この抵抗
   と他方のトランジスタとの間に接続される電流源によっ
   て駆動される第２の差動回路。 第１と第２の差動回路の他方のトランジスタに流れる電
   流をそれぞれ電圧に変換する２つの電流／電圧変換回路
   、および これらの電流／電圧変換回路の出力電圧の小さい方を出
   力するＭＩＮ回路， を備えたメンバーシップ関数回路。 （９）第１および第２の差動回路において、それぞれ、
   上記抵抗と一方のトランジスタとの間にダイオード接続
   トランジスタが接続され、このトランジスタを短絡する
   第１のスイッチング素子が設けられている 特許請求の範囲第（８）項に記載のメンバーシップ関数
   回路。 （１０）第２の差動回路において、ラベル電圧入力端子
   と一方のトランジスタとの間に第２のスイッチング素子
   が設けられている、特許請求の範囲第（８）項に記載の
   メンバーシップ関数回路。（１１）第１の差動回路にお
   いて、入力電圧入力端子と一方のトランジスタとの間に
   第３のスイッチング素子が設けられている、特許請求の
   範囲第（８）項に記載のメンバーシップ関数回路。 （１２）上記ＭＩＮ回路の出力電圧を強制的に常時所定
   電圧に保つための回路が設けられている、特許請求の範
   囲第（８）項に記載のメンバーシップ関数回路。 （１３）スイープ信号に同期して出力されかつファジィ
   演算結果を時間軸上で表わす信号の重心に対応する時刻
   を検出する重心決定回路、および決定された重心に対応
   する時刻を表わす電圧をスイープ信号に関連して発生し
   かつ保持する回路 を備えたデファジファイア。 （１４）第１のコンデンサ 第１のコンデンサの１／２の静電容量をもつ第２のコン
   デンサ。 入力電流を第１の期間においては第１のコンデンサに与
   え、第２の期間においては第２のコンデンサに与えるよ
   う切換える切換回路、および上記両コンデンサの出力電
   圧を比較するコンパレータ、 を備えた重心決定回路。 （１５）等しい静電容量をもつ２つの第１，第２のコン
   デンサ、 入力信号の２倍の電流または２倍の電圧を生成する回路
   、 第１の期間においては入力信号の電流または電圧を第１
   のコンデンサに与え、第２の期間においては入力信号の
   ２倍の電流または２倍の電圧を第２のコンデンサに与え
   る切換回路、および 上記両コンデンサの出力電圧を比較するコンパレータ、 を備えた重心決定回路。 （１６）第１の周期をもつ第１のスイープ信号を発生す
   る第１のスイープ信号発生回路、 第１の周期の間ほぼ一定値に保持され、かつ第１の周期
   よりも長い第２の周期をもつ第２のスイープ信号を発生
   する第２のスイープ信号発生回路、 第１のスイープ信号が与えられ、これに同期した第１の
   メンバーシップ関数を表わす信号を出力する第１のメン
   バーシップ関数回路、 第２のスイープ信号が与えられ、これに同期した第２の
   メンバーシップ関数を表わす信号を出力する第２のメン
   バーシップ関数回路、 第１と第２のメンバーシップ関数回路の出力信号を入力
   し、モーダス・ポネンスとモーダス・トレンスのファジ
   ィ推論に共通の第１のファジィ演算を実行する第１のフ
   ァジィ演算回路。 モーダス・ポネンスに特有のファジィ演算を実行する第
   ２のファジィ演算回路、 モーダス・トレンスに特有のファジィ演算を実行する第
   ３のファジィ演算回路。 第１のスイープ信号が与えられ、これに同期した第３の
   メンバーシップ関数を表わす信号を出力する第３のメン
   バーシップ関数回路、および第１のファジィ演算回路の
   出力と第３のメンバーシップ関数回路の出力とを、切換
   信号に応じて第２または第３のファジィ演算回路に与え
   る切換回路、 を備えたスイープ・タイプのファジィ・コンピュータ。 （１７）第２または第３のファジィ演算回路の出力信号
   から第２の周期を基準として１つの確定値を決定するデ
   ファジファイアさらに備えている特許請求の範囲第（１
   ６）項に記載のスイープ・タイプのファジィ・コンピュ
   ータ。 （１８）２つの入力を比較し、一方の入力が他方の入力
   よりも小さいときにファジィ真理値１を表わす信号を出
   力する比較回路、および この比較回路の出力と他方の入力の大きい方を選択して
   出力するＭＡＸ回路、 を備えたα演算回路。 （１９）モーダス・ポネンスおよびモーダス・トレンス
   の少なくとも一方のファジィ推論を実行するファジィ・
   コンピュータであって、 第１の周期をもつ第１のスイープ信号を発生する第１の
   スイープ信号発生回路、 第１の周期よりも長い第２の周期をもつ第２のスイープ
   信号を発生する第２のスイープ信号発生回路、 第１のスイープ信号が与えられ、これに同期した第１の
   メンバーシップ関数を表わす信号を出力する第１のメン
   バーシップ関数回路、 第２のスイープ信号が与えられ、これに同期した第２の
   メンバーシップ関数を表わす信号を出力する第２のメン
   バーシップ関数回路、 第１と第２のメンバーシップ関数回路の出力信号を入力
   し、ファジィ関係を表わす演算を実行する第１の演算回
   路、 第１のスイープ信号が与えられ、これに同期した第３の
   メンバーシップ関数を表わす信号を出力する第３のメン
   バーシップ関数回路、および第１の演算回路の出力と第
   ３のメンバーシップ関数回路の出力とを入力とし、所定
   のファジィ演算を実行する第２の演算回路、 を備えたスイープ・タイプのファジィ・コンピュータ。 （２０）それぞれ異なるファジィ演算を実行する複数の
   第２の演算回路と、 第１の演算回路の出力および第３のメンバーシップ関数
   回路の出力を上記複数の第２の演算回路に対して切換え
   る切換回路と、 を備えた特許請求の範囲第（１９）項に記載のスイープ
   ・タイプのファジィ・コンピュータ。（２１）入力信号
   に対応したメンバーシップ関数を表わす信号を出力する
   メンバーシップ関数回路、および 所定周期のスイープ信号を出力するスイープ信号発生回
   路を備え、 スイープ信号発生回路の出力スイープ信号をメンバーシ
   ップ関数回路にその入力信号として与えることにより、
   スイープ信号に同期した時間軸上に分布したメンバーシ
   ップ関数を表わす信号を得る、 スイープ・タイプのメンバーシップ関数出力回路。