JPH11306268A - 半導体演算装置 - Google Patents

Abstract

(57)【要約】 【課題】 バイナリ・多値・アナログ融合型演算処理回
路で構成されたベクトル量子化プロセッサで用いられる
最大値あるいは最小値検索演算を高速かつ高精度で実現
する半導体演算装置を提供することを目的とする。さら
に必要な順位の距離をもつベクトルを検索する機能を付
加すること。 【解決手段】第１電極と、１つの第２電極が定められた
比率で容量結合されたフローティングゲートを持つ第１
増幅器の複数の組よりなる増幅回路群を有し、増幅回路
群の出力信号を入力し０あるいは１の論理値を出力する
論理演算回路を有し、論理演算回路の出力信号を入力と
しその出力が増幅回路群の全ての第２電極に分配された
第２増幅回路を有する多重ループ回路において、第2増
幅回路が出力電流駆動能力を調節する調節回路と調節を
所定の規則で制御する制御回路を有し、制御回路におけ
る調節が論理演算回路の出力の変化に合わせて実行され
る。。

Description

【発明の詳細な説明】

【０００１】

【産業上の応用分野】本発明は半導体演算装置に関わ
り、特に画像処理などの演算を多値あるいはアナログ信
号を用いて高速かつ高精度に実行できる集積回路システ
ムに関する。

【０００２】

【従来の技術】多くの情報量を含む動画像データなどを
遠隔地に転送するためには、通信回線の伝送容量に応じ
て実時間でデータ圧縮を行う技術が必要となっている。
このデータ圧縮のひとつの手段としてベクトル量子化と
いう技術がある。ベクトル量子化では、ある次元数を持
つ任意のベクトルと、予め用意しておいた同じ次元数の
複数の異なるベクトル（コードブック）と比較し、その
中で最も似通ったベクトルを選び出し、そのパターンの
番号によって元のベクトルを量子化する。元のベクトル
が取りうる全ての場合の数に対して、コードブック中の
ベクトル（コードベクトル）の数が少なければデータは
圧縮される。伸張時はコードブックの中から番号に対応
するベクトルを取出すだけでよい。このためベクトル量
子化は伸張が非常に簡単にできるデータ圧縮アルゴリズ
ムとしてこれまで良く知られている。

【０００３】このベクトル量子化演算を並列に高速で実
行するために、いくつかの専用デジタルプロセッサが開
発されている。これらの専用プロセッサには、量子化さ
れるベクトルとコードベクトルの比較を行い両者の類似
度を数量化する相関器が通常並列に配置されており、全
てのコードベクトルに対する類似度は同時並列に計算さ
れる。この類似度には通常ベクトル間の距離が用いら
れ、距離の最も小さなものが類似度が最も大きいことに
なる。したがって、距離データを相関器より同時並列に
受け取り一括して最小値検索を行なう回路を設けること
でベクトル量子化を高速化することができる。しかし全
ての処理回路をデジタル回路によって構成しているた
め、ハードウエア的にどうしても非常に大きな規模を占
める結果となっていた。特に、デジタル回路で実現した
相関器は多数の加算器が必要となるため最も大きな規模
を占めてしまうという問題があった。

【０００４】この問題を解決する一つの方法が非常に単
純な回路構成を持つアナログあるいは多値演算を処理回
路の中に導入することである。この様な視点からこれま
でに、初めての４端子デバイスであるニューロンMOSト
ランジスタ（νMOS）を用いたバイナリ・多値・アナロ
グ融合型演算処理回路に関する報告がなされている。こ
れを用いることにより非常に単純な回路で相関器を構成
することが可能となった。このような相関器からはアナ
ログ・多値形式の距離データが出力されることとなる。
これらの距離データのなかから最小値を求めるための演
算回路として、距離データに応じてその閾値を設定でき
るνMOSコンパレータを用いたウイナー・テーク・オー
ル（Winner-Take-All：WTA）回路が用いられてきた。こ
れにより距離データの最小値を見つける操作は、νMOS
コンパレータの閾値の最大値あるいは最小値を見つける
ことにおきかえることができる。νMOSコンパレータの
閾値の最大値あるいは最小値を見つける操作は、全コン
パレータに対して共通の参照電圧を入力し、閾値が最も
大きいあるいは小さいコンパレータの出力のみを反転さ
せるよう制御すればよい。このためにこれまでにランプ
スキャン方式が提案されておりその動作が確認されてい
る（例えば特開平６−２４４３７５号公報）。これは参
照電圧を全ダイナミックレンジにわたって単調に変化さ
せていき、閾値の最大値あるいは最小値を持つνMOSコ
ンパレータが反転した瞬間にラッチ信号を出し、その時
のコンパレータの出力値をレジスタにラッチするという
手法であった。この方法は非常にシンプルで理解し易
い。しかしながら、原理的に参照電圧の掃引速度には検
索精度との間にトレードオフの関係があり、高速な検索
を実行しようとするとどうしても検索精度の劣化が避け
られない。すなわち、高速な掃引を実行すると、最大値
が検出されラッチ信号がレジスタに伝達される間にラン
プスキャンで参照電圧がさらに変化してしまい、その変
化分の電圧レンジに含まれる別の閾値のνMOSコンパレ
ータも反転してしまうのである。特にランプスキャン方
式の場合、1回の参照電圧の単調な掃引で検索を行なう
ため、検索精度を確保しようとすると非常にゆっくりと
した掃引を全ダイナミックレンジにわたって実行しなけ
ればならず、そのためどうしても検索時間が長くなって
しまうのである。これを改善するための一つの方法は回
路構成の改善によってラッチ信号の伝達遅延時間を短縮
化することである。しかしこれにも限界がある。さらに
従来のランプスキャン方式を取る回路ではランプスキャ
ン信号を外部より入力しなければならないという問題が
あった。この問題に関しては従来図１８に示すような技
術（特開平ＷＯ９６／３０８５５号公報）により提供さ
れている。すなわち、複数の入力ゲート電極を有するニ
ューロンＭＯＳトランジスタを１個以上用いてなる半導
体演算回路において、ニューロンＭＯＳトランジスタに
より構成されたインバータ回路を複数個含むインバータ
回路群を有し、前記インバータ回路の少なくとも１個の
第１の入力ゲートに所定の信号電圧を加える手段を有
し、前記インバータ回路群に含まれる全てのインバータ
の出力信号を所定の段数のインバータ回路を通して得ら
れた出力信号が論理演算回路に入力され、その出力信号
またはそれを所定の段数のインバータ回路を通して得ら
れた出力信号が前記インバータ回路群に含まれる前記イ
ンバータ回路の各々の少なくとも１個の第２の入力ゲー
トにフィードバックされたことを特徴とする半導体演算
回路のことである。これにより参照電圧は回路内部で発
生させることが可能となったが、フィードバック構成を
取るため参照電圧信号は常にある振幅を持って発振して
おり高精度なアナログ電圧比較演算を行う上で問題が残
っていた。

【０００５】

【発明が解決しようとする課題】そこで、本発明は、こ
れらの問題を解決するために行われたものであり、バイ
ナリ・多値・アナログ融合型演算処理回路で構成された
ベクトル量子化プロセッサで用いられる最大値あるいは
最小値検索演算を高速かつ高精度で実現する半導体演算
装置を提供することを目的とする。さらに必要な順位の
距離をもつベクトルを検索する機能を付加することを目
的とする。

【０００６】

【課題を解決するための手段】本発明は、少なくとも１
つの第１電極と、ただ１つの第２電極が定められた比率
で容量結合されたフローティングゲートを持つ第１増幅
器の複数の組よりなる増幅回路群を有し、前記増幅回路
群の出力信号を入力し０あるいは１の論理値を出力する
論理演算回路を有し、前記論理演算回路の出力信号を入
力としその出力が前記増幅回路群の全ての第２電極に分
配された第２増幅回路を有する多重ループ回路におい
て、前記第2増幅回路が出力電流駆動能力を調節する調
節回路と前記調節を所定の規則で制御する制御回路を有
し、前記制御回路における前記調節が前記論理演算回路
の出力の変化に合わせて実行されることを特徴としてい
る。

【０００７】

【作用】本発明により、バイナリ・多値・アナログ融合
型演算処理回路で構成されたベクトル量子化プロセッサ
で用いられる最大値あるいは最小値検索演算を高速かつ
高精度で実現する半導体演算装置が実現できた。さらに
必要な順位の距離をもつベクトルを検索する機能を付加
することも可能となった。

【０００８】

【実施例】以下に実施例をあげ本発明を詳細に説明する
が、本発明がこれら実施例に限定されないことは言うま
でもない。

【０００９】（実施例１）実施例１は本発明をベクトル
量子化プロセッサに応用し、実際に開発を行った例であ
る。したがってプロセッサ全体としての実施例の詳細に
ついて述べるが、本発明がベクトル量子化プロセッサだ
けに応用できるものではなく、複数の電圧信号の中から
最大値や最小値などの所定の順位を持つものを選び出す
機能の実現に対して応用できることは言うまでもない。

【００１０】図1にνMOSアナログVQ（AVQ）プロセッサ
のブロックダイアグラムを示す。このAVQプロセッサは
デジタルVQプロセッサとの互換性を考えデジタル信号で
ある16要素の入力ベクトル（１０６）をプロセッサの前
段でD/A変換（１０１）を行ないアナログ信号としてプ
ロセッサに入力することを想定した。したがって入力が
もともとアナログ信号形式をとる場合にはD/A変換器
（１０１）を用いる必要はない。アナログ入力ベクトル
とコードブックベクトルとの差分絶対値距離は256ベク
トルマッチングブロック（１０２）において完全並列に
アナログ多値演算を用いて求められる。このマッチング
ブロックには256個のコードブックベクトルの値が多値R
OM技術を用い予めパターン形成により多値形式で回路中
に書き込んである。次に求めた距離の最も小さいものを
選びだす操作をWTAブロック（１０３）において実行
し、最小値距離を持つコードブックベクトルの位置にの
みバイナリ論理で1の信号を出力させ、その他の出力は
全て0とする。WTAでの演算結果は256個のラッチ回路
（１０４）に保持されその後WO（Winner-Observer）ブ
ロック（１０５）においてバイナリコードに変換し出力
する。これらの操作を通して最も似たパターンのコード
を得る。

【００１１】図2はベクトルマッチングブロックの構成
を示したものである。マッチングブロックはマッチング
セル（差分絶対値回路）（２０３）を格子状に配列した
構造となっている。入力アナログベクトル（２０１）の
各要素はスイッチングブロック（２０２）を介して並列
に全てのマッチングセル（２０３）に分配される。それ
ぞれのマッチングセル（２０３）にはコードブックベク
トルの要素の値が予め記憶されており、ここで入力ベク
トルの各要素とコードブックベクトルの各要素間の値の
差の絶対値が計算される。そしてその結果は容量結合を
介してνMOSコンパレータのフローティングゲート（２
０４）に転送され、このフローティングゲート上で16要
素分のマッチングセルからの出力の和が求められ、これ
により差分絶対値距離が得られる。

【００１２】図3に示す様に、マッチングセルは入力ゲ
ートを2つ持つ同一仕様のp-νMOSを2個並列に接続した
形のνMOSソースフォロア・多値ROMメモリ一体型差分絶
対値回路を用いて構成した。ここでVin とVmはそれぞれ
入力ベクトルとコードブックベクトルの一つの要素の信
号電圧を表わしている。Vmの値はνMOS多値ROMメモリ技
術を応用しこれら2つのνMOSのフローティングゲートに
結合する容量C1（３１０，３１２）とC2（３１１，３１
３）の容量分割比により記憶されており、その比はレイ
アウト時にそれぞれの容量比をいくつにするかで予め設
定しておく。記憶された値は、それぞれの入力端子に電
源電圧Vdd（３１４）とVss(=0)（３１５）を供給するこ
とで、νMOSのフローティングゲート上に読みだすこと
ができる。その値は全入力容量に対して次式で求められ
る値を入力した時と等価的に同じ値となる。 Ｖ_m＝Ｃ₁Ｖ_dd／（Ｃ₁＋Ｃ₂） (１) この差分絶対値回路のオペレーションはプリチャージサ
イクル（３１９）とエバリュエーションサイクル（３２
２）の2つのサイクルに分けて行われる。プリチャージ
サイクルではそれぞれのフローティングゲートをVdd−|
Vtp+|（３０７）にバイアスする。ここでVtp+はp-νMOS
のフローティングゲートから見たp-MOSFETの閾値電圧V
tpより若干大きな値に設定する。また出力端子（３０
８）はVddに接続し出力負荷容量をプリチャージしてお
く。この時2つのp-νMOSはON状態にあるのでドレイン側
につながるスイッチ（３０４）を切り貫通電流が流れる
のを防いでおく。その後、Vinを左側のp-νMOSの両方の
入力端子（３１０，３１１）に入力し、右側のp-νMOS
の入力端子には入力容量C1（３１２）にVdd（３１
４）、入力容量C2（３１３）にVss（３１５）を別々に
印可しておく。この操作により、左右のp-νMOSにはそ
れぞれVinとVmが入力されたことになり、これらの電圧
値に相当する電荷が左右のp-νMOSのフローティングゲ
ートにそれぞれ蓄えられることになる。

【００１３】次にエバリュエーションサイクル（３２
２）では、フローティングゲートをVdd-|Vtp+|（３０
７）から切り離した後、p-νMOSの入力端子のバイアス
を左右逆転させる。これにより左右のp-νMOSのフロー
ティングゲートの電圧φFL、φFRはそれぞれ次式で表わ
される値となる。 φ_FL＝Ｖ_dd−｜Ｖ_tp+｜＋γ（Ｖ_m−Ｖ_in） φ_FR＝Ｖ_dd−｜Ｖ_tp+｜＋γ（Ｖ_in−Ｖ_m） γ＝（Ｃ₁＋Ｃ₂）／（Ｃ₁＋Ｃ₂＋Ｃ₀） (２) ここでC0はゲート容量や寄生容量など入力容量以外でフ
ローティングゲート上に結合している全ての容量を表し
ている。この状態でソース側のスイッチをOFFにし、ド
レイン側のスイッチ（３０４）をONとすることで、2つ
のp-νMOSをソースフォロア動作させる。これにより出
力電圧が左右のp-νMOS のフローティングゲート電圧の
内の低い方の電圧値に閾値電圧|Vtp|を加算した値と同
じ電圧になるまで出力負荷に蓄えられていた電荷が放電
される。最終的に出力電圧Voutが到達する値は、 Ｖ_out＝Ｖ_dd−Δ−γ｜Ｖ_in−Ｖ_m｜ Δ＝｜Ｖ_tp+｜−｜Ｖ_tp｜ (３) となり、これにより二つの入力VinおよびVmの差分絶対
値に相当する電圧が出力端子に取り出される。

【００１４】図2に示す様に、1つのνMOSコンパレータ
のフローティングゲートには16個のマッチングセルから
の出力以外にもう1つ参照電圧信号を入力するゲートを
容量結合しておく。このゲートはマッチングセルに接続
されている全ての容量の合計と同じ大きさの容量値とな
るよう設定した。ここでこの容量比はその時の設計仕様
に応じて適切な値に設定できることは言うまでもない。
差分絶対値距離が出力されている間（エバリュエーショ
ンサイクル時）、νMOSコンパレータのフローティング
ゲートはその出力端子と短絡しておく。この時、参照電
圧信号の入力端子はVddにバイアスしておく。これによ
りマッチングの度合いを表現する差分絶対値距離の情報
は電荷としてνMOSコンパレータのフローティングゲー
トに蓄えられ、差分絶対値距離演算処理とWTA処理のパ
イプライン化が実現できる。

【００１５】νMOSコンパレータの短絡が解除され、全
マッチングセルからの入力がVddに切り替わった時点で
（プリチャージサイクル時）、νMOSコンパレータの参
照電圧信号入力端子からみた閾値は差分絶対値距離に相
当する値に設定されることになる。いいかえると、それ
ぞれのνMOSコンパレータの閾値がマッチングの度合い
により決定されることとなる。今回の仕様では差分絶対
値距離が大きくなる程その閾値は低くなる。したがっ
て、WTAではコンパレータの閾値の最も高いものを選び
出すことで差分絶対値距離の最小値を検索することがき
ることになる。

【００１６】図4は参照電圧を多段階に変化させる参照
電圧自己収束方式の一例を示したものである。この方式
は参照電圧信号の掃引方向を最大値が検出される毎に多
段階に反転し、同時にその速度を1回毎にa倍ずつ低下さ
せ、参照電圧を次第にνMOSコンパレータの閾値の最大
値付近に収束させていく方式を取っている。ここでaは1
以下の正の定数である。この図においてL0[V/sec]は式4
で定義する値であり、遅延時間tdで参照電圧を電源電圧
Vdd変化させた時の掃引速度を表している。 Ｌ₀＝Ｖ_dd／ｔ_d (４) 第1段階の掃引は掃引速度aL0で行なうこととした。これ
は掃引速度がL0以上となると最大値が検出される前に参
照電圧信号がVddまたはVssに振り切れてしまい無意味な
掃引を行うこととなるからであり、L0にaをかけること
により必ずL0以下の掃引速度で初回の掃引を行なうこと
としている。掃引を行なう回数をn回としたとき、図4か
ら参照電圧を最終段階まで変化させるために必要な時間
T[sec]は式5の様に求められる。 Ｔ＝Ｖ_T／（ａＬ₀）＋ｔ_d＋（ｎ−１）（ａ^-1ｔ_d＋ｔ_d） (５) ここでVT[V]は電源電圧Vddから検索すべきνMOSコンパ
レータの最大閾値電圧までの電圧振幅である。

【００１７】最終段階における検索では式6で決定され
る掃引速度Lf[V/sec]以下で参照信号を変化させる必要
がある。 Ｌ_f＝ΔＶ／ｔ_d (６) ここで、ΔV[V]は要求される検索精度であり、td[sec]
はフィードバック信号が回路中を伝搬するのにかかる遅
延時間である。最終段階における掃引速度anL0がこのLf
と等しいとすると、式4を使って、 ａ＝（ΔＶ／Ｖ_dd）^1/n (７) の関係が導出される。

【００１８】式4と式7を式5に代入し整理すると、 Ｔ＝ｔ_d（（（ｎ−１）＋Ｖ_T／Ｖ_dd）（Ｖ_dd／ΔＶ）^1/n＋ｎ） (８) の関係が得られる。この結果から本方式の場合検索時間
Tはフィードバック遅延時間tdに比例して増加すること
がわかる。さらにTはVTの値が大きくなるほど長くな
る。すなわち非常に距離が大きい場合検索時間がより長
く必要となることが分る。またn=1の時、式8は、 Ｔ＝（Ｖ_T＋ΔＶ）／Ｌ_f (９) と表わされる。この式はWTAで検索すべき電圧までの振
幅VTに精度ΔVを加えたものを最終掃引速度Lfで割った
値となっていることから、これはランプスキャン方式に
おける検索時間と等価な式であることがわかる。

【００１９】nの値は検索時間Tが最小となるように定め
る必要がある。図5はΔVの値をいくつか変化させた時の
検索時間Tの値を掃引回数nに対してプロットしたもので
ある。この計算では典型的なパラメータとしてVdd=5V、
td=10nsec、VT=4Vを用いた。各ΔVの値に対しTが最小に
なるnの値が存在し、このnの値はΔVが小さくなるに連
れて大きくなっていることが分る。ΔVが500mV以下の場
合、n=1のランプスキャン方式の検索時間に比べて、参
照電圧自己収束方式により検索時間が圧倒的に短縮化で
きることが分る。また、それぞれのTの最小値はΔVが小
さくなるほど大きくなる。すなわち、より精度の高い検
索を行なう時にはより検索時間を必要とするということ
を意味する。これらの結果から精度の高い検索をより高
速に実行する際に今回提案した参照電圧自己収束方式は
有効な手法であるといえる。

【００２０】この参照電圧自己収束方式を持つWTAを発
振型νMOS WTAにより実現したのが図6である。この図は
マッチングブロックがプリチャージサイクル時のWTAの
動作を単純なブロック図を使って示したものである。ν
MOSコンパレータ（６０３）は256個並列に用意し、先に
述べたようにマッチングブロックで得られた差分絶対値
距離（６０１）がそれぞれのフローティングゲート（６
０２）上に電荷として蓄えられている。この256個のコ
ンパレータの出力はORゲート（６０８）に集められる。
さらにORゲートの出力が高ゲインアンプ（６０９）とコ
ントローラ（６１０）で制御された可変抵抗（６１１）
を介して全てのコンパレータの参照電圧信号入力端子
（６１２）にフィードバックされる構成となっている。
したがって、これらは256個の多重ループのνMOSリング
オッシレータを形成していることになり、そのまま動作
させれば参照電圧VR（６１２）はある電圧振幅をもって
発振することとなる。

【００２１】閾値の最大値とその他の値との識別精度は
このリングオッシレータで発振させれれたVR波形の立ち
上がりおよび立ち下がりの掃引速度とループ遅延時間に
よって決定される。掃引速度は高ゲインアンプが可変抵
抗を介して全てのνMOSコンパレータの入力容量を駆動
する電流駆動能力に依存する。VRが自己収束するよう制
御するために、可変抵抗の値をダイナミックに切り替え
て電流駆動能力を変化させ、その掃引速度を制御した。

【００２２】まず最初は、可変抵抗の値を最も小さいも
のに設定しておく。したがって、マッチングブロックの
エバリュエーションサイクルでVddに充電されていたνM
OSコンパレータの参照電圧入力容量は高速に放電され、
VRは大きく変動する。すなわち高速かつ粗い検索が実行
されることになる。VRがνMOSコンパレータの最大閾値
を通過するとνMOSコンパレータが反転し、その信号がO
Rゲート、高ゲインアンプおよび可変抵抗を介して再び
νMOSコンパレータの入力ゲートにフィードバックされ
る。しかしこの伝達にかかる遅延時間でVRは最大閾値電
圧を既に行き過ぎてしまっている。そこで、信号がフィ
ードバックされるのにあわせて、コントローラで可変抵
抗の値をより大きなものに切り替え、今度は掃引速度を
遅くして入力ゲートを充電する。これによりVRの変動量
は緩やかとなり、やや精度の高い検索が実行される。そ
の後同様な操作を繰り返し行い、可変抵抗の値を段階的
に増大させることによりVRの掃引速度を順次減少させ、
VRの行き過ぎ量を低減し、検索精度を徐々に増加させて
ゆく。最終段階においては可変抵抗の値を最も大きな値
に設定し、VRを非常にゆっくりと変化させる最高精度の
検索を実行する。このようにしてVRの掃引速度を制御し
最終的には最小距離情報を持つコンパレータのみを発振
させるようにする。最小距離を持つ場所はその位置が決
定した段階でバイナリ信号としてラッチ回路（６０５）
に取り込み、WO回路（６０６）によってその位置を符号
化し8ビットのコード（６０７）を得る。

【００２３】従来のνMOS WTA回路ではWTA外部よりラン
プ信号を入力して最小値検索を行う必要があった。しか
しこの方式ではνMOSコンパレータに使用する参照電圧
信号が自動的に生成できる。このため自律的な制御機能
を持った回路であるといえる。

【００２４】また、本実施例においてはＯＲゲートを用
いたが、ここにＡＮＤゲートを用いた場合、他は全く同
様な構成で最大距離を持つコンパレータのみを発振させ
るようにできることは言うまでもない。

【００２５】このWTAにおいて各掃引段階における参照
電圧はその時の可変抵抗値と参照電圧信号の全負荷容量
によって決定されるRC時定数で指数関数的に変化し、そ
の速度は掃引開始時の参照電圧の値によって異なる。し
たがってこの回路で図4の参照電圧制御と全く同じ動作
を実現することはできない。しかし擬似的にその動作を
実現し検索の高速化を図ることは可能である。ここでは
問題を簡単化するために参照電圧の時間変化が全てRC時
定数によって決まる掃引速度で直線的に変化するものと
仮定し、参照電圧自己収束方式を実現した。このRC時定
数による掃引速度は電源電圧VddをそのときのRC時定数
で割った値で定義した。RC時定数による最終掃引速度を
式6のLfと等しくするために、最終可変抵抗値Rf[Ω]を
式10の様に定めた。 Ｒ_i＝Ｖ_dd／Ｃ_VrＬ_f （１０） ここでCVr[F]は回路中から抽出される参照電圧信号ライ
ンの全負荷容量の値である。また回路遅延から図5に従
い検索速度が最小となるnの値を定め、それ以外のi番目
の掃引段階における可変抵抗の値Riを式7のaの値から、 Ｒ_i＝（ΔＶ／Ｖ_dd）^(n-1/n)Ｒ_f （１１） の様に設定した。但し今回の方式では、検索電圧が最大
値であり電源電圧から参照電圧の掃引を開始するためn
の値は必ず奇数である必要がある。

【００２６】νMOS AVQプロセッサは東京大学大規模集
積回路設計教育センター(VDEC)の試作サービスを用いて
Motorola 1.5μm CMOS 2層ポリシリコン2層メタルプロ
セスにより試作した。

【００２７】今回作製したAVQプロセッサでは、差分絶
対値回路のC1とC2を合計16個の単位容量で構成し適宜そ
の比率をかえることで17値の多値で表わされるVmの値を
νMOS多値ROMメモリに記憶させた。図7はVmのレベルと
して0を記憶させた差分絶対値回路の動作をHSPICEシミ
ュレーションによって観測した結果である。ここでこの
結果はVDEC試作サービスによるMotorola 1.5μm CMOSプ
ロセスから抽出されたLEVEL=28のMOSFETのデバイスパラ
メータを用いて得られたものである。ソースフォロア動
作を行なうp-νMOSは最小設計ルールのW/L=3μm/1.5μm
とした。またC1およびC2は1単位16fFの容量で構成して
おり、このシミュレーションでは0レベルを表わすため
にC1:C2=0:16の比率で容量を設定した。電源電圧Vddは5
Vとし、|Vtp+|を1Vと設定しフローティングゲートの充
電は4Vで行った。また外部入力信号をプリチャージサイ
クルとエバリュエーションサイクルそれぞれに対応する
ように切り替えるスイッチングブロック（図2）もシミ
ュレーション上で構築し、この出力を差分絶対値回路に
入力することで差分絶対値回路の動作を観測した。さら
に実際の試作チップの状態をできるだけ正確に再現する
ためレイアウト結果から得た配線容量、基板容量などの
寄生容量も付加してシミュレーションを行った。

【００２８】図7の1段目の波形は外部入力信号（７０
３）であり、5Vのダイナミックレンジを持つ17値の多値
電圧を0レベルから16レベルまで500nsecサイクル毎に入
力している。2段目と3段目の波形（７０４，７０５，７
０６，７０７）はスイッチングブロックから出力され差
分絶対値回路の左右の入力ゲートのC1、C2にそれぞれ入
力される信号波形である。このように一つの外部入力信
号に対して左右交互に値を切り替えることで差分絶対値
演算を行っている。4段目の波形は差分絶対値回路の左
右のp-νMOSのフローティングゲート電位の変化（７０
８，７０９）を示している。今回の条件においては記憶
レベルが0であるためエバリュエーションサイクルにお
いては4Vを起点として左のフローティングゲート電位が
負の方向に、右が正の方向に向かってそれぞれ入力レベ
ルに対応する値分変化している。右の電位の上昇に上限
があるのは回路中のソースドレインpn接合に順バイアス
が加わりON電圧に達するためである。最後の波形は差分
絶対値回路の出力（７１０）を観測した結果である。ソ
ースフォロア動作はフローティングゲート電圧が安定し
た後に実行し、これにより出力負荷容量に蓄えられた電
荷を放電する。この結果では全て左側のp-νMOSのフロ
ーティングゲート電位に対応して放電が行なわれている
ことが分る。

【００２９】図7と同様な方法で17レベル全ての多値ROM
構成をもつ差分絶対値回路を構成し、その外部入力信号
に対する出力特性をシミュレーションによって求めた結
果を図8に示す。出力のダイナミックレンジは1.32Vから
4.72Vまでの3.4Vであり電源電圧5Vに対する比は0.68で
あった。入力レベル全てに渡ってほぼ線形な特性が得ら
れている。今回のAVQプロセッサにはこれらの差分絶対
値回路を用いてKohonenの自己組織化マップを用いて画
像用に作成した16次元256個のコードブックをレイアウ
ト作成時に予め記憶させた。

【００３０】ここで今回ソースフォロア動作を行なうMO
SFETとしてp-νMOSを用いた理由は、使用したチップ製
造プロセスが単一nウェルCMOSプロセスであったためで
ある。すなわちMOSFETの基板をソース電極と短絡しその
電位を各々独立に制御し基板バイアス効果による閾値の
変動を除去するためには、ソースフォロア動作を行わせ
るνMOSとしてはp-νMOS しか用いることができなかっ
たためである。したがって製造プロセスが許せばn-νMO
Sを用いても同様な方式で差分絶対値回路を構成するこ
とは可能である。

【００３１】図9にνMOSコンパレータの構成を示す。ν
MOSコンパレータは高ゲインを実現するために5段のイン
バータ構成となっている。1段目は複数の入力が容量結
合によってCMOSインバータ（９１０）に接続されてお
り、νMOSインバータである。残りは全て通常のCMOSイ
ンバータ（９１３、９１５、９１６、９１７）であり、
2段目だけは容量結合を介して1段目のνMOSインバータ
の出力にその入力が接続されている。νMOSインバータ
のフローティングゲートはマッチングセルからの16個の
入力（ここでは簡単に1つの入力としてまとめて書いて
いる）および参照信号入力それぞれと1対1の比で容量結
合されている。リセット時には参照信号入力をVddにバ
イアスした状態でマッチングセルより差分絶対値距離を
入力し、1段目と2段目のインバータの入出力を順次短絡
する。これにより差分絶対値距離がνMOSインバータの
フローティングゲートに電荷として蓄えられ、νMOSコ
ンパレータの閾値が距離に対応する電圧に設定される。
WTA動作時にはマッチングセルからの入力はVddとなり、
参照電圧信号にて検索を行う。

【００３２】今回のAVQプロセッサではWTAにおける検索
精度を5mVと設定し、図6を用いて掃引回数を5段にとる
ことに決めた。これより式10および11に従い各サイクル
における可変抵抗の値を決定した。図10にこうして求め
た抵抗値を実現するための可変抵抗の等価回路とその切
り替えシーケンスを示す。可変抵抗は5つのCMOSスイッ
チを並列に用いてそれぞれのMOSFETのW/L比を適宜調整
することでそのON抵抗を設定し、これらをON、OFFする
ことで全体の抵抗値を実現した。その制御はコントロー
ラにてWTAのORゲートの出力を観測しその立ち上がりお
よび立ち下がりエッジを検出し、このタイミングに合わ
せて図に示す様に行なった。

【００３３】図11にこの様にして構成した参照電圧自己
収束型WTA回路の動作をHSPICEシミュレーションにて観
測した結果を示す。このシミュレーションでは256個の
νMOSコンパレータの内、一つのコンパレータのマッチ
ングブロックからの入力端子に全て2.5Vを入力しその他
はこれより10mV低い電圧を入力しコンパレータのリセッ
トサイクルを実行した。1段目の波形（１１０７、１１
０８）は参照電圧信号とコンパレータからの出力をまと
めるORゲートからの出力信号を観測したものである。2
段目の波形（１１０９、１１１０）は最も閾値の高いν
MOSコンパレータ（勝者）とそれ以外のコンパレータ
（敗者）の出力である。3段目の波形（１１１１、１１
１２）はラッチ回路の出力である。参照信号が5回の掃
引により自己収束的に目標値の2.5Vに落ち着いて行く様
子が観測されている。またこれに伴い敗者の出力の発振
は途中で停止しており、最終的には勝者の出力のみが発
振を繰り返している。図を見ると明らかなように5回掃
引が終了した後、全てのνMOSコンパレータの出力をラ
ッチ回路にとり込むことで勝者と敗者の選別結果が保持
されている。またこのシミュレーションでは遅延時間td
は10nsec程度であり、最大値検索時間は約280nsecであ
った。図6で示される値に比べて若干遅くなっている
が、同様な操作をランプスキャン方式で実現した場合式
9より約5μsecとなることから、この条件では自己収束
方式を用いることでランプスキャン方式に比べ約18倍の
速度向上が実現されるていることがわかった。

【００３４】図12に今回作製したアナログVQチップのチ
ップ写真を示す。チップサイズは7.2mm 7.2mmであり20
8pin SQFPパッケージに収められている。256コードブッ
クベクトル用のマッチング回路は上下に半分ずつに分割
してレイアウトを行った。中心にWTA回路とWO回路を配
置し差分絶対値距離信号がチップの中心に向かって出力
される構成となっている。参照信号を256個のνMOSコン
パレータに伝達する配線はH-Tree方式で構成し遅延時間
の差が極力抑制されるよう考慮した。図13に今回作製し
たチップの回路面積を各要素ブロック毎にデジタルVQプ
ロセッサと比較した結果を示す。デジタルVQプロセッサ
が0.6μmデザインルールのため回路面積の比較はアナロ
グVQプロセッサの面積を0.6μmに換算して行った。比較
の結果、約85％の面積縮小がアナログVQプロセッサにお
いて達成されていることがわかる。これは回路の大部分
を占めていた差分絶対値回路の回路規模がアナログ多値
回路を用いたことで大幅に縮小されたためである。この
結果から今回のアナログ多値方式を0.6μmデザインルー
ルで用いることで2048個のコードブックベクトルに対応
したVQプロセッサを1チップで十分実現できるといえ
る。

【００３５】図14にチップの全体動作波形をロジックア
ナライザを用いて測定した結果を示す。この測定はチッ
プの中の125番と126番のコードブックベクトルと同じベ
クトルを交互に入力して行った。今回のチップ作製にお
いては制御信号はベクトルマッチングブロックに対して
は5本、WTAブロックに対しては4本外部より入力するよ
うに設計した。これはアナログ回路における制御信号の
タイミングずれによる問題を避けるためである。チップ
の制御は前述の通りのパイプライン動作を実行するよう
に行っている。5μsec周期と動作速度は遅いが所望の値
が出力された結果である。

【００３６】図15にWTAブロックの動作波形をオシロス
コープを使って測定した結果を示す。1段目と2段目の信
号はそれぞれνMOSコンパレータのリセットのための制
御信号とνMOSリングオッシレータのフィードバック制
御信号である。3段目の波形は参照電圧信号の変化の様
子をボルテージフォロアのOPアンプを通して観測した結
果である。また4段目と5段目の波形はそれぞれORゲート
の出力波形とラッチ信号出力を観測したものである。

【００３７】シミュレーション波形と同様に参照電圧の
5段階の自己収束動作が確認され、可変抵抗の切替シー
ケンスが正常に動作していることが確認できた。またシ
ミュレーションの結果と比べてORゲートの出力波形は0
の期間が1の期間より短くなる顕著な結果が得られてい
る。これはRC時定数を用いた掃引速度の制御では、変化
させる電圧幅が大きいほどその速度が速くなる性質を持
っているためである。すなわち、今回の場合νMOSコン
パレータの最大閾値がVdd側に寄っているため0Vにむか
って放電する速度の方が5Vに向かって充電する速度より
も速くなる傾向にあるためであると考えられる。

【００３８】今回の設計ではWTAの検索時間が全てのコ
ンパレータ最大閾値電圧に対して500nsec以内に収まる
ことを目標としてシミュレーションおよび設計を行っ
た。しかし実際にはラッチがかかるまでに1μsec程度を
費やす結果となった。この原因は明らかにはできなかっ
たが、実際作製した回路において設計では抽出しきれな
かった参照電圧信号ラインの寄生容量などの影響がまだ
存在していた、あるいはフィードバック遅延時間が実際
にはシミュレーション結果と異なっていたのではないか
と推測している。しかしながら、この結果でも同じこと
をランプスキャン方式で実行しようとする場合、回路遅
延が10nsecと考えても5mVの精度を出すためには掃引速
度を0.5V/μsec以下に設定しなければならず、これで1.
5Vの掃引を行なうと3μsec程度の検索時間がどうしても
かかってしまう。この場合に比べれば今回の参照信号自
己収束方式は3倍程度の速度的優位性は図らずも確保さ
れているといえる。

【００３９】図16はチップの動作時のベクトルマッチン
グブロック(AVC)、WTAブロック、WOブロックそれぞれの
消費電力量をその動作周波数に対して別々に測定した結
果である。ここで周波数を決める1サイクルはAVQプロセ
ッサの一つのパイプラインサイクルで定義した。全体的
にみて直流消費電力成分がほぼ大半を占めており、全体
で約1W弱の消費電力量であった。 （実施例２）本発明の第２の実施例を、図１７の回路図
を用いて説明する。図１７は図６の回路図の内ＯＲゲー
トを論理回路１７０８に置き換え、また記憶回路として
ラッチ回路１７０５、１７０６を２段直列に接続しこれ
らの出力をそれぞれ排他的論理和ゲート１７０７に入力
し、その出力により所定のベクトルに対する検索結果を
得る構成となっており、その他は実施例１の場合と同様
の構成をとっている。ここでは論理ゲート１７０８はそ
れぞれのコンパレータからの出力の内、１の数が３以上
となった時に１を出す回路を例として示している。した
がって、実施例１の場合と同様の動作により、最終的に
はこの回路では入力された距離のうち、３番目に大きな
距離が入力されたコンパレータのみが１と０を周期的に
繰り返して出力することとなる。論理ゲート１７０８は
公知の回路技術を用いて実現することが可能である。例
えば多入力で可変しきい値動作を容易に実現できるニュ
ーロンＭＯＳトランジスタを用いてもこの回路を構成で
きることは良く知られている。またその他のデジタル論
理回路を用いても実現可能である。本実施例においては
ラッチ回路１７０５、１７０６を直列に接続しているた
め、可変抵抗の切り替えによる検索が最終段階に達した
ときの各コンパレータの出力と、その一回前の段階にお
ける出力の二つをラッチ信号１７１５により記憶するこ
とができる。したがってこれら出力の値をそれぞれ排他
的論理和ゲートに入力しその差を比較することにより最
終段階においても出力の変化を繰り返すコンパレータの
位置を同定することが可能である。これにより距離の大
きさが第３番目であるものを検索することが可能となっ
た。本実施例はあくまでも本発明の１例であって、同様
の構成を取ることで検索する距離の大きさを第４番目に
することも、第１０番目にすることも、あるいはそれ以
外にする事も容易に実現できることは言うまでもない。
特にニューロンＭＯＳトランジスタの様な可変しきい値
素子を用いれば、論理ゲート１７０８における１の数の
設定を制御入力電極により容易に変更できるため、この
順位を外部からの電気的制御信号１７１６により自在に
変更する構成は容易に実現できる。またニューロンMOS
トランジスタにこだわらずとも、外部信号により１の数
の設定を変更できる論理ゲートは他の公知の技術を用い
ても実現可能であることは言うまでもない。また本実施
例における記憶回路の構成でなくても同様の機能を満た
す他の回路を用いても良いことは言うまでもない。

【００４０】

【発明の効果】本発明によれば、バイナリ・多値・アナ
ログ融合型演算処理回路で構成されたベクトル量子化プ
ロセッサで用いられる最大値あるいは最小値検索演算を
高速かつ高精度で実現する半導体演算装置が実現でき
る。さらに必要な順位の距離をもつベクトルを検索する
機能を付加することも可能となる。

【図面の簡単な説明】

【図１】νMOSアナログVQプロセッサのブロックダイア
グラム。

【図２】アナログベクトルマッチングブロック。

【図３】νMOSソースフォロア・多値ROMメモリ一体型差
分絶対値回路の動作説明。

【図４】参照電圧自己収束方式。

【図５】式8により得られた掃引回数と検索時間の関
係。

【図６】参照電圧自己収束型Winner-Take-All。

【図７】νMOS多値メモリに0を記憶させた差分絶対値回
路のHSPICEシミュレーション波形。

【図８】HSPICEシミュレーションにより得た17値を記憶
する全てのνMOSソースフォロア・多値ROMメモリ一体型
差分絶対値回路の入出力特性。

【図９】νMOSコンパレータの構成。

【図１０】可変抵抗の等価回路とその動作シーケンス
(a)掃引1回目から2回目 (b)2回目から3回目 (c)3回目か
ら4回目 (d)4回目から5回目の切り替え動作。

【図１１】参照電圧自己収束型WTA回路のHSPICEシミュ
レーションによる動作波形。

【図１２】試作したアナログVQチップ写真。

【図１３】デジタルVQチップとアナログVQチップの回路
面積比較。

【図１４】ロジックアナライザを用いて測定した試作チ
ップ全体動作波形。

【図１５】オシロスコープで測定したWTAブロック動作
波形。

【図１６】各ブロックの動作時消費電力測定結果。

【図１７】本発明の第２の実施例を示す回路図である。

【図１８】従来技術を示す回路図である。

【符号の説明】

１０１ D/A変換器 １０２ ２５６ベクトルマッチングブロック １０３ ２５６並列WTAブロック １０４ ラッチ回路 １０５ WO回路 １０６ デジタル形式の入力ベクトル １０７ 制御信号 １０８ コード出力 ２０１ 入力アナログベクトル ２０２ スイッチングブロック ２０４νMOSコンパレータのフローティングゲート ２０５νMOSコンパレータ ２０６νMOSコンパレータ列 ２０７ 参照電圧 ３０１、３０２ p-νMOS ３０３、３０４、３０５、３０６ スイッチ ３０７ フローティングゲート初期電圧設定端子 ３０８ 出力端子（出力負荷容量） ３０９ 入力信号 ３１０、３１１、３１２、 ３１３ 結合容量 ３１４ 電源電圧端子 ３１５ 接地端子 ３１６ 参照電極 ３１７νMOSコンパレータ ３１８ スイッチ ３１９ プリチャージサイクル ３２０ コンパレータ動作時 ３２１νMOSコンパレータのフローティングゲート ３２２ エバリュエーションサイクル ３２３ コンパレータリセット時 ４０1 参照電圧 ４０２ 時間 ５０１ 検索時間 ５０２ 切り替え段数 ６０１ 差分絶対値距離信号 ６０２νMOSコンパレータのフローティングゲート ６０３νMOSコンパレータ ６０４νMOSコンパレータ列 ６０５ ラッチ回路 ６０６ WO回路 ６０７ ８ビットコード出力 ６０８ ORゲート ６０９ 高ゲインアンプ ６１０ コントローラ ６１１ 可変抵抗 ６１２ 参照電圧信号入力端子 ６１３ 可変抵抗値制御信号 ６１４ リセット信号 ６１５ ラッチ信号 ７０１ 電圧 ７０２ 時間 ７０３ 外部入力信号 ７０４ 左の容量C1への入力信号 ７０５ 左の容量C２への入力信号 ７０６ 右の容量C1への入力信号 ７０７ 右の容量C２への入力信号 ７０８ 右のｐ−νMOSのフローティングゲート電位 ７０９ 左のｐ−νMOSのフローティングゲート電位 ７１０ 差分絶対値回路の出力 ８０１ 差分絶対値回路からの出力電圧 ８０２ 差分絶対値回路への入力電圧 ８０３ C1およびC2の容量結合比 ９０１ 入力 ９０２ スイッチ ９０３ 入力電極（入力容量） ９０４ 電源電圧端子 ９０５ スイッチ ９０６ 参照電圧電極（参照電圧入力容量） ９０７ フローティングゲート ９０８ スイッチ ９０９ 参照電圧信号 ９１０ CMOSインバータ ９１１ スイッチ ９１２ 容量 ９１３ CMOSインバータ ９１４ スイッチ ９１５、９１６、９１７ CMOSインバータ ９１８ ORゲート ９１９ コンパレータリセット時 ９２０ コンパレータ動作時 １００１ ORゲートからの入力 １００２ 高ゲインアンプからの入力 １００３ コントローラ １００４ ５つのCMOSスイッチを並列接続した回路の等
価回路 １００５ 参照電圧信号 １００６ 全νMOSコンパレータの参照信号電極容量 １１０１、１１０２、 １１０３ 電圧 １１０４ 時間 １１０５ WTAリセット期間 １１０６ 検索終了タイミング １１０７ ORゲートからの出力 １１０８ 参照電圧信号 １１０９ 最も閾値の高いνMOSコンパレータの出力 １１１０ 閾値の低いνMOSコンパレータの出力 １１１１ 最も閾値の高いνMOSコンパレータが接続され
たラッチの出力 １１１２ 閾値の低いνMOSコンパレータが接続されたラ
ッチの出力 １３０１ デジタルVQプロセッサ １３０２ アナログVQプロセッサ １３０３ ベクトルマッチングブロックの占有面積 １３０４ メモリの占有面積 １３０５ WTAおよびWOの占有面積 １５０１ 電圧 １５０２ 時間 １５０３ エバリュエーションサイクル １５０４ プリチャージサイクル １５０５ WTAリセット信号 １５０６ ループ開放制御信号 １５０７ 参照電圧 １５０８ ORゲート出力 １５０９ ラッチ信号 １６０１ 消費電力 １６０２ 動作周波数 １６０３ WTAの消費電力 １６０４ ベクトルマッチングブロックの消費電力 １６０５ WOの消費電力 １７０１ 差分絶対値距離信号 １７０２νMOSコンパレータのフローティングゲート １７０３νMOSコンパレータ １７０４νMOSコンパレータ列 １７０５、１７０６ ラッチ回路 １７０７ 排他的論理和ゲート １７０８ 論理回路 １７０９ 高ゲインアンプ １７１０ コントローラ １７１１ 可変抵抗 １７１２ 参照電圧信号入力端子 １７１３ 可変抵抗値制御信号 １７１４ リセット信号 １７１５ ラッチ信号 １７１６ 外部制御信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 柴田 直 東京都江東区越中島１−３−16−411 (72)発明者 大見 忠弘 宮城県仙台市青葉区米ヶ袋２の１の17の 301 (72)発明者 中田 明良 東京都足立区加平二丁目12番５号 (72)発明者 森本 達郎 宮城県仙台市青葉区荒巻字青葉（無番地) 東北大学内 (72)発明者 新田 雄久 東京都文京区本郷４丁目１番４号 株式会 社ウルトラクリーンテクノロジー開発研究 所内

Claims (17)

【特許請求の範囲】
1. 【請求項１】 少なくとも１つの第１電極と、ただ１つ
   の第２電極が定められた比率で容量結合されたフローテ
   ィングゲートを持つ第１増幅器の複数の組よりなる増幅
   回路群を有し、前記増幅回路群の出力信号を入力し０あ
   るいは１の論理値を出力する論理演算回路を有し、前記
   論理演算回路の出力信号を入力としその出力が前記増幅
   回路群の全ての第２電極に分配された第２増幅回路を有
   する多重ループ回路において、前記第2増幅回路が出力
   電流駆動能力を調節する調節回路と前記調節を所定の規
   則で制御する制御回路を有し、前記制御回路における前
   記調節が前記論理演算回路の出力の変化に合わせて実行
   されることを特徴とする半導体演算回路。
2. 【請求項２】 前記フローティングゲートが、第１制御
   信号により制御されたスイッチを介して所定の電圧端子
   に接続されていることを特徴とする特許請求範囲第１項
   記載の半導体演算装置。
3. 【請求項３】 前記第１制御信号を所定の方式で設定す
   ることでフローティングゲート上に電荷を蓄積すること
   を特徴とする特許請求範囲第２項記載の半導体演算装
   置。
4. 【請求項４】 前記第１電極が、第２制御信号により制
   御されたスイッチを介して所定の電圧端子と、任意の電
   圧値をとる信号端子とに接続されていることを特徴とす
   る特許請求範囲第１−３項記載の半導体演算装置。
5. 【請求項５】 前記第２電極が、第３制御信号により制
   御されたスイッチを介して所定の電圧端子と、前記第２
   増幅回路の出力端子とに接続されていることを特徴とす
   る特許請求範囲第２−４項記載の半導体演算装置。
6. 【請求項６】 前記第１、第２、および第３制御信号を
   所定の方式で設定することでフォローティングゲート上
   に電荷を蓄積することを特徴とする特許請求範囲第５項
   記載の半導体演算装置。
7. 【請求項７】 前記論理演算回路が前記反転増幅回路群
   の全ての出力のうち１の数がある定められた数以上にな
   ったときに１を出力する回路で構成されたことを特徴と
   する特許請求範囲第１−６項記載の半導体演算装置。
8. 【請求項８】 前記論理演算回路が前記反転増幅回路群
   の全ての出力のうち１の数がある定められた数以上にな
   ったときに１を出力する回路で構成されており、さらに
   外部制御信号により、その定められた１の数を適宜変更
   できることを特徴とする特許請求範囲第１−６項記載の
   半導体演算装置。
9. 【請求項９】 前記論理演算回路がANDまたはOR回路に
   よって構成されたことを特徴とする特許請求範囲第１−
   ８項記載の半導体演算装置。
10. 【請求項１０】 前記調節回路を可変抵抗を用いて実現
    したことを特徴とする特許請求範囲第１−９項記載の半
    導体演算装置。
11. 【請求項１１】 前記可変抵抗をMOSFETを用いて実現し
    たことを特徴とする特許請求範囲第１０項記載の半導体
    演算装置。
12. 【請求項１２】 前記可変抵抗を種々の電流駆動能力を
    持つ複数のMOSFETを並列接続して実現したことを特徴と
    する特許請求範囲第１０−１１項記載の半導体演算装
    置。
13. 【請求項１３】 前記調節回路の調節回数と一回当たり
    の調節量を前記多重ループ発振回路のループ遅延時間、
    電源電圧、要求精度、および予想される前記信号端子電
    圧値を用いて収束時間が最も短くなるように最適化設計
    したことを特徴とする特許請求範囲第１-１２項記載の
    半導体演算装置。
14. 【請求項１４】 前記第１電極が前記フローティングゲ
    ートに結合する容量値の総和と前記第２電極が前記フロ
    ーティングゲートに結合する容量値の比が１：１である
    ことを特徴とする特許請求範囲第１−１３項記載の半導
    体演算装置。
15. 【請求項１５】 前記増幅回路群の出力信号を第４制御
    信号を用いて記憶しその値を読み出すための記憶回路を
    有することを特徴する特許請求範囲第１-１４記載の半
    導体演算装置。
16. 【請求項１６】 前記記憶回路において前記論理演算回
    路の電流駆動能力の調整回数の最終回とその一つ前の回
    の前記増幅回路群の出力の値を記憶し、それぞれの値の
    うち変化したもののみを検出する回路を有していること
    を特徴とする特許請求範囲第１５項記載の半導体演算回
    路。
17. 【請求項１７】 前記記憶回路において前記論理演算回
    路の電流駆動能力の調整回数の最終回のみの前記増幅回
    路群の出力の値を記憶する回路を有していることを特徴
    とする特許請求範囲第１５項記載の半導体演算回路。