CN102204097B - 比较器以及模数转换器 - Google Patents

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Abstract

在比较器以及具备该比较器的A/D转换器中,能够解除在以往的比较器中存在的极性不同的两个时钟信号间的时序偏差的问题、且实现低电力动作。提供一种比较器以及具备多个该比较器的A/D转换器,所述比较器具备:差动放大电路部,输入第1以及第2输入电压信号、和时钟信号,根据时钟信号进行动作,输出分别与第1以及第2输入电压信号的值相对应且放大的第1以及第2输出电压信号;以及差动锁存电路部,根据第1以及第2输出电压信号进行动作,保持且输出第1以及第2输入电压信号的比较结果。

Description

比较器以及模数转换器

技术领域

[0001] 本发明涉及一种比较器以及具备该比较器的A/D转换器,更详细地说涉及一种使用多个MOS晶体管来构成的比较器以及具备该比较器的A/D转换器。

背景技术

[0002] 以往,提出有用于模数(A/D:Analog to Digital)转换器等的各种比较器(comparator)(例如,参照专利文献I以及非专利文献I)。这里,参照图18、图19以及图20A〜20C来说明如由非专利文献I提出那样的结构的比较器。图18是表示比较器的动作前(准备阶段)的状态的图,图19是表示动作时的状态的图。另外,图20A〜图20C分别是表示比较器的输出电压、比较器内的差动前置放大电路部的输出电压以及控制比较器的时钟信号的时间变化的图。

[0003] 如图18所示,以往的比较器400由配置在输入侧(前级)的动态的差动前置放大电路部200、以及配置在输出侧(后级)的差动锁存电路部300构成。此外,图18中的标记G、S以及D分别表示MOS晶体管的栅极端子、源极端子以及漏极端子。

[0004]差动前置放大电路部 200 由三个 NMOS (Negative channel Metal OxideSemiconductor:N沟道金属氧化物半导体)晶体管201〜203、以及两个PMOS (Positivechannel Metal Oxide Semiconductor:P沟道金属氧化物半导体)晶体管204和205构成。此外,PMOS晶体管是如下的MOS晶体管:沟道(电流通路)极性为P型,当在其栅极端子中输入“L”状态的电压信号时成为ON状态,从源极端子向漏极端子流过电流。另一方面,NMOS晶体管是如下的MOS晶体管:沟道极性为η型,当在其栅极端子中输入“H”状态的电压信号时成为ON状态,从漏极端子向源极端子流过电流。

[0005] 构成差动前置放大电路部200的这些MOS晶体管,以如图18所示那样的结构来相互连接使得各个晶体管进行规定的动作。另外,NMOS晶体管201以及202的栅极端子分别连接在输入端子206以及207上。NMOS晶体管203、和两个PMOS晶体管204以及205的栅极端子,连接在输入有时钟信号CLK的时钟端子208上。并且,PMOS晶体管204以及205的源极端子连接在电源电压Vs的电源端子310上。即,差动前置放大电路部200的动作是根据被输入到NMOS晶体管203、和PMOS晶体管204以及205的栅极端子中的时钟信号来进行控制。

[0006] 差动锁存电路部300由四个NMOS晶体管301〜304、以及三个PMOS晶体管305〜307构成。在差动锁存电路部300内,这些MOS晶体管以如图18所示的结构来相互连接使得各个晶体管进行规定的动作。

[0007] 另外,差动锁存电路部300内的PMOS晶体管307的栅极端子连接在时钟端子311上,在该时钟端子311中输入有与输入到差动前置放大电路部200(时钟端子208)中的时钟信号CLK相反相位的时钟信号。PMOS晶体管307的动作是根据该反相的时钟信号来进行控制。即,由两个NMOS晶体管301以及302、和两个PMOS晶体管305以及306构成的锁存电路的动作的控制,是根据反相的时钟信号对PMOS晶体管307进行0N/0FF控制来进行。另外,PMOS晶体管307的源极端子连接在电源电压Vs的电源端子310上。

[0008] 另外,差动锁存电路部300内的NMOS晶体管303以及304的栅极端子分别连接在差动前置放大电路部200的输出端子(节点)NI以及N2上。NMOS晶体管303以及304是根据来自差动前置放大电路部200的输出信号来进行0N/0FF控制,控制流过锁存电路的电流。即,差动锁存电路部300的动作是根据输入到PMOS晶体管307的栅极端子中的时钟信号、和输入到NMOS晶体管303以及304中的来自差动前置放大电路部200的输出电压信号来进行控制。

[0009] 接着,参照图18、图19以及图20A〜20C来更具体地说明以往的比较器400的动作。

[0010] 如图18所示,在动作的准备阶段(以下称作状态I)中,在比较器400的时钟端子208以及311中分别输入有“L(Low)”状态以及“H(High)”状态的时钟电压。在这种情况下,差动前置放大电路部200内的两个PMOS晶体管204以及205成为ON状态,NMOS晶体管203成为OFF状态。此时,NMOS晶体管203是OFF状态,因此在差动前置放大电路部200内不流过贯通电流,但是PMOS晶体管204以及205是ON状态,因此差动前置放大电路部200内的节点NI以及N2的电压根据电源电压Vs来上升。其结果,分别从差动前置放大电路部200内的节点NI以及N2输出的电压Vgl以及Vg2都成为“H”状态。

[0011] 另一方面,在状态I中,在差动锁存电路部300内的PMOS晶体管307的栅极端子中输入有“H”状态的时钟电压,因此PMOS晶体管307成为OFF状态。在这种情况下,从电源电压Vs侧向由两个NMOS晶体管301以及302、和两个PMOS晶体管305以及306构成的锁存电路中不流过电流。另外,在状态I中,差动锁存电路部300内的NMOS晶体管303以及304的栅极电压(Vgl以及Vg2)是“H”状态,因此这些晶体管都成为ON状态。由此,差动锁存电路部300内的节点N3以及N4的电位成为与地同电位、即零电位。其结果,分别从比较器400的输出端子312以及313输出的电压Vol以及Vo2都成为“L”状态。

[0012] 此外,在图20A〜图20C所示的特性中,时刻tl以前的特性表示状态I中的比较器400的输出电压Vol以及Vo2、差动前置放大电路部200的输出电压Vgl以及Vg2、和输入到时钟端子208以及311中的时钟电压的变化的情况。但是,在图20A〜20C的特性中,“H”状态与I [V]相对应,“L”状态与O [V]相对应。

[0013] 接着,参照图19来说明比较器400的动作时的状态(以下称作状态2)。但是,在图19的例子中,考虑输入到比较器400的一个输入端子206中的电压Vil大于被输入到另一个输入端子207中的电压Vi2 (Vi I > Vi2)的情况。

[0014] 在状态2中,被输入到时钟端子208中的时钟电压变化为[H]状态。由此,差动前置放大电路部200内的两个PMOS晶体管204以及205成为OFF状态,NMOS晶体管203成为ON状态。在状态I (准备阶段)中,差动前置放大电路部200内的节点NI以及N2的电压值是“H”状态,因此当在状态2中NMOS晶体管203成为ON状态时,经过NMOS晶体管201〜203向地流过电流。由此,节点NI以及N2的电压值伴随时间的经过而下降,迁移为“L”状态。

[0015] 但是,此时在两个匪OS晶体管201以及202中,流过与施加在这些晶体管的栅极端子上的输入电压Vil以及Vi2相对应的电流。在图19的例子中,Vil >Vi2,因此流过NMOS晶体管201的电流变得大于流过NMOS晶体管202的电流。其结果,节点NI中的输出电压Vgl相对于时间的电压下降率变得大于节点N2中的输出电压Vg2相对于时间的电压下降率。

[0016] 该情况表示在图20B中。将比较器400的状态切换为状态2之后(时刻tl以后),节点NI中的输出电压Vgl比节点N2中的输出电压Vg2更早地迁移为“L”状态。因此,在从将比较器的状态切换为状态2起直到节点N2中的输出电压Vg2迁移为“L”状态为止的期间,输出电压Vg2变得高于节点NI中的输出电压Vgl。S卩,在节点N2中的输出电压Vg2的迁移期间,差动锁存电路部300内的NMOS晶体管304的栅极电压变得高于NMOS晶体管303的栅极电压。

[0017] 另外,当成为状态2时,输入到时钟端子311中的时钟电压变化为“L”状态,差动锁存电路部300内的PMOS晶体管307成为ON状态。由此,在由两个NMOS晶体管301以及302、和两个PMOS晶体管305以及306构成的锁存电路中开始流过电流。然而,在如上述那样节点N2中的输出电压Vg2的迁移期间,NMOS晶体管304的栅极电压变得高于NMOS晶体管303的栅极电压,因此节点N3中的电位(Vol)变得略高于节点N4中的电位(Vo2)。

[0018] 该情况表示在图20A中。在切换为状态2之后(时刻tl以后),节点N3的输出电压Vol (实线)以及节点N4的输出电压Vo2(虚线)都随着时间上升,但是在时刻t2附近输出电压Vol开始变得高于输出电压Vo2。由此,在由两个NMOS晶体管301以及302、和两个PMOS晶体管305以及306构成的锁存电路内作用正反馈(关于该动作,在后述的本发明的说明中详细叙述)。其结果,如图20A所示,在时刻t2以后节点N3的输出电压Vol继续上升,最终固定为“H”状态。另一方面,节点N4中的输出电压Vo2继续下降,最终固定为“L”状态。由此,输入电压Vil以及Vi2的比较状态(比较结果)保持在差动锁存电路部300内并且从输出端子312以及313输出。

[0019] 另外,此时在节点N4中连接有栅极端子的锁存电路内的PMOS晶体管305成为ON状态,NMOS晶体管301成为OFF状态(参照图19)。另一方面,在节点N3中连接有栅极端子的锁存电路内的PMOS晶体管306成为OFF状态,NMOS晶体管302成为ON状态(参照图19)。并且,施加在两个NMOS晶体管303以及304上的栅极电压(Vgl以及Vg2)都成为“L”状态,因此NMOS晶体管303以及304成为OFF状态。因此,在差动锁存电路部300内不流过恒定电流(贯通电流)。以往的比较器400如上述那样进行动作。

[0020] 专利文献1:美国专利第6,084, 538号

[0021]非专利文献 I:D.Schinkel, E.Mensink, E.Klumperink, E.Van Tui ji, B.Nauta:“A Double-Tail Latch-Type Voltage Sense Amplifier with 18ps Setup+Hold Time,,,IEEE,ISSCC 2007,Dig.0f Tech.Paper, pp.314-315,Feb.2007

[0022] 发明内容

[0023] 发明要解决的问题

[0024] 在上述的以往的比较器的电路结构中,由极性相互不同的两个时钟信号来分别控制前级的差动前置放大电路部以及后级的差动锁存电路部的动作。因此,存在时钟电路的功耗大这样的问题。

[0025] 另外,在以往的比较器中,当产生不同极性的两个时钟信号间的时序错位(偏差)时,对比较器的性能造成大的影响。例如在图18以及图19所示的比较器400中,当输入到时钟端子208中的时钟信号的上升的时序比输入到时钟端子311中的时钟信号的下降的时序更早的情况下,在由两个NMOS晶体管301以及302、和两个PMOS晶体管305以及306构成的锁存电路进行动作之前,差动锁存电路部300内的NMOS晶体管303以及304的栅极电压成为“L”状态。在这种情况下,即使锁存电路进行动作,在节点N3以及N4之间不产生电位差,输入电压值的比较变得困难,比较器400产生误动作。

[0026] 另外,相反地,当输入到时钟端子208中的时钟信号的上升的时序比输入到时钟端子311中的时钟信号的下降的时序更晚的情况下,即使在锁存电路进行动作的时刻中,NMO晶体管303以及304的栅极电压还是“H”状态。在这种情况下,NMOS晶体管303以及304的栅极电压都成为ON状态,在锁存电路中流过大的贯通电流。

[0027] 为了不产生上述问题来使比较器正常进行动作,需要使极性不同的两个时钟信号的上升/下降的时序非常高精度地一致。以往的比较器是如上述那样利用切换状态之后立刻产生的来自差动前置放大电路部的两个输出电压之差来进行动作。如图20A所示,从切换状态后直到在来自差动前置放大电路部的两个输出电压中开始产生差为止的时间td是约50〜lOOpsec。因此,为了解决上述问题,需要将极性不同的两个时钟信号间的时序偏差设为数psec左右以内。然而,在该方法中需要高精度地控制极性不同的两个时钟信号间的时序,因此存在使用非常困难这样的问题。

[0028] 本发明是为了解决上述问题而完成的,本发明的目的在于提供一种比较器以及具备该比较器的A/D转换器,所述比较器解除由于上述极性不同的两个时钟信号间的时序偏差所产生的问题、且能够实现低电力动作。

[0029] 用于解决问题的方案

[0030] 为了解决上述问题,在本发明的比较器中,设为具备如下差动放大电路部的结构:被输入第I以及第2输入电压信号、和时钟信号,根据时钟信号进行动作,输出分别与第I以及第2输入电压信号的值相对应且放大的第I以及第2输出电压信号,在时钟信号为第一状态时,阻断贯通电流,将第一输出电压信号以及第二输出电压信号的电压值预充电到规定的电压值,并且,在时钟信号为第二状态时,不流通贯通电流,并使第一输出电压信号以及第二输出电压信号的电压值以相同的时序向相同方向变化,并且使第一输出电压以及第二输出电压的电压值间产生电压差。并且,在本发明的比较器中,设为具备如下差动锁存电路部的结构:其不需要时钟信号而根据第I以及第2输出电压信号进行动作,保持且输出第I以及第2输入电压信号的比较结果。即,在本发明中,使用从差动放大电路部输出的第I以及第2输出电压信号来控制差动锁存电路部的动作。

[0031]另外,在本发明的模数转换器中,设为具备如下单元的结构:上述本发明的多个比较器,输入有输入电压信号、与该输入电压信号进行比较的参考电压信号以及时钟信号,输出输入电压信号和参考电压信号的比较结果;以及编码器,根据从多个比较器输出的比较结果来输出与输入电压信号相对应的数字信号。

[0032] 发明的效果

[0033] 在本发明中,由时钟信号来控制动态差动放大电路部的动作,但是差动锁存电路部的动作是根据从动态差动放大电路部输出的第I以及第2输出电压信号进行控制。因此,控制差动锁存电路部的信号(第I以及第2输出电压信号)的上升/下降的时序不依赖于输入到差动放大电路部中的时钟信号的时序。因而,根据本发明,能够解除由于上述的极性不同的两个时钟信号间的时序偏差所产生的问题。[0034] 另外,根据本发明,输入到比较器中的时钟信号只是输入到差动放大电路部中的时钟信号,因此与以往相比,能够以低电力来实现比较器以及具备该比较器的A/D转换器的驱动。

[0035] 附图说明

[0036] 图1是第I实施方式的比较器的概要电路结构图。

[0037] 图2是表示第I实施方式的比较器的动作前的状态的图。

[0038] 图3是表示第I实施方式的比较器的动作时的状态的图。

[0039] 图4的A是表示第I实施方式的比较器的输出信号的变化的图,图4的B是表示来自差动前置放大电路部的输出电压的变化的图,图4的C是表示控制比较器的动作的时钟信号的变化的图。

[0040] 图5是表示比较器的灵敏度特性的图。

[0041] 图6是第I实施方式的A/D转换器的概要结构图。

[0042] 图7是表不由第I实施方式使用的NAND电路的输入信号和输出信号之间的关系的真值表。

[0043] 图8是第2实施方式的比较器的概要电路结构图。

[0044] 图9是第2实施方式的比较器的更详细的概要结构图。

[0045] 图10是用于说明第2实施方式的比较器中的补偿动作的图。

[0046] 图11是表示补偿动作的时序、和比较动作的时序的关系的图。

[0047] 图12A是表示比较器的偏移电压的分布的图,图12B是表示偏移电压的统计分布的图。

[0048] 图13是第3实施方式的比较器的概要电路结构图。

[0049] 图14是表示由第4实施方式使用的插值原理的概要的图。

[0050] 图15是第4实施方式的A/D转换器的概要结构图。

[0051] 图16是第4实施方式的比较器的概要电路结构图。

[0052] 图17是由第4实施方式的比较器使用的NMOS晶体管的概要俯视图。

[0053] 图18是表示以往的比较器的动作前的状态的图。

[0054] 图19是表示以往的比较器的动作时的状态的图。

[0055] 图20的A是表示以往的比较器的输出信号的变化的图,图20的B是表示来自差动前置放大电路部的输出电压的变化的图,图20的C是表示控制比较器的动作的时钟信号的变化的图。

[0056] 附图标记说明

[0057] 1OUOa ~10h、50、80、100:比较器;lla ~Ilg =NAND 电路;12:编码器;13、150:A/D转换器;20、120:差动前置放大电路部(差动放大电路部);21、101:第IMOS晶体管;22、103 ••第2M0S晶体管;23:第3M0S晶体管;24 ••第4M0S晶体管;25:第5M0S晶体管;26、27:输入端子;28:时钟端子;30:差动锁存电路部;31:第6M0S晶体管;32:第7M0S晶体管;33:第8M0S晶体管;34:第9M0S晶体管;35:第10M0S晶体管;36:第11M0S晶体管;37:第12M0S晶体管;38:第13M0S晶体管;39 ••第14M0S晶体管;40:第15M0S晶体管;42、43:输出端子;60、90:偏移电压补偿电路部;61:第I补偿用MOS晶体管;62 ••第2补偿用MO S晶体管;63:电压调整部;72:控制电路部;78:切换部;91、92:可变电容元件;102 ••第16M0S晶体管;104 ••第17M0S晶体管;151、152:差动放大器。

具体实施方式

[0058]下面,参照附图以下面的顺序来说明本发明的实施方式所涉及的比较器以及A/D转换器的例子。此外,本发明不限于下面的例子。

[0059] 1.第I实施方式:基本结构例

[0060] 2.第2实施方式:具备偏移电压补偿电路部的第I结构例

[0061] 3.第3实施方式:具备偏移电压补偿电路部的第2结构例

[0062] 4.第4实施方式:具备插值功能的结构例

[0063] 〈1.第I实施方式>

[0064][比较器的结构]

[0065] 在图1中表示本实施方式的比较器的电路结构。比较器10主要由配置在输入侧(前级)的动态的差动前置放大电路部20、以及配置在输出侧(后级)的差动锁存电路部30构成。此外,图1中的标记G、S以及D分别表示晶体管的栅极端子、源极端子以及漏极端子。

[0066] 差动前置放大电路部20 (差动放大电路部)由三个NMOS晶体管21~23、和两个PMO S晶体管24以及25构成。如从图1所示的本实施方式的比较器10的结构、以及图18所示的以往的比较器400的结构的比较明确那样,本实施方式的差动前置放大电路部20是与以往的差动前置放大电路部200相同的结构。下面,说明构成差动前置放大电路部20的各晶体管间的连接关系。

[0067] 正转(正転)侧的NMOS晶体管21 (以下称作第IMOS晶体管)的栅极端子连接在输入有一个输入电压Vil的信号(第I输入电压信号)的输入端子26上。

[0068] 反转(反転)侧的NMOS晶体管22 (以下称作第2M0S晶体管)的栅极端子连接在输入有另一个输入电压Vi2的信号(第2输入电压信号)的输入端子27上。

[0069] NMOS晶体管23 (以下称作第3M0S晶体管)的栅极端子连接在输入有控制差动前置放大电路部20的动作的时钟信号CLK的时钟端子28上。第3M0S晶体管23的漏极端子(输入侧端子)连接在第IMOS晶体管21以及第2M0S晶体管22的源极端子(输出侧端子)上。另外,第3M0S晶体管23的源极端子(输出侧端子)被接地。

[0070] PMOS晶体管24 (以下称作第4M0S晶体管)的栅极端子连接在时钟端子28上。第4M0S晶体管24的源极端子(输入侧端子)连接在电源电压Vs的输入端子41上。另外,第4M0S晶体管24的漏极端子(输出侧端子)连接在第IMOS晶体管21的漏极端子(输入侧端子)上。

[0071] PMOS晶体管25 (以下称作第5M0S晶体管)的栅极端子连接在时钟端子28上。第5M0S晶体管25的源极端子(输入侧端子)连接在电源电压Vs的输入端子41上。另外,第5M0S晶体管25的漏极端子(输出侧端子)连接在第2M0S晶体管22的漏极端子(输入侧端子)上。

[0072] 在本实施方式中,根据输入到时钟端子28中的时钟信号CLK来对第4M0S晶体管24以及第5M0S晶体管25进行0N/0FF控制,控制第IMOS晶体管21以及第2M0S晶体管的活性/不活性(动作)。[0073] 另外,差动前置放大电路部20的一个输出电压Vgl从差动前置放大电路部20内的第IMOS晶体管21和第4M0S晶体管24之间的连接点NI (第I连接点:以下称作节点NI)输出。节点NI连接在差动锁存电路部30内的后述的两个NMOS晶体管33以及39、和PMOS晶体管37的栅极端子上。而且,在本实施方式中,与输入到输入端子26中的电压Vi I的信号相对应且进行放大的输出电压Vgl从节点NI输出,该输出电压Vgl的信号(第I输出电压信号)用作用于控制差动锁存电路部30的动作的一个时钟信号CLK1。

[0074] 差动前置放大电路部20的另一个输出电压Vg2从差动前置放大电路部20内的第2M0S晶体管22和第5M0S晶体管25之间的连接点N2 (第2连接点:以下称作节点N2)输出。节点N2连接在差动锁存电路部30内的后述的两个NMOS晶体管34以及40、和PMOS晶体管38的栅极端子上。而且,在本实施方式中,与输入到输入端子27中的电压Vi2的信号相对应且进行放大的输出电压Vg2从节点N2输出,该输出电压Vg2的信号(第2输出电压信号)用作用于控制差动锁存电路部30的动作的另一个时钟信号CLK2。

[0075] 另一方面,差动锁存电路部30由六个NMOS晶体管31〜34、39以及40、和四个PMOS晶体管35〜38构成。下面,说明构成差动锁存电路部30的各晶体管间的连接关系。

[0076] NMOS晶体管31 (以下称作第6M0S晶体管)的栅极端子连接在PMOS晶体管35 (以下称作第10M0S晶体管)的栅极端子上。第6M0S晶体管31的漏极端子(输入侧端子)连接在第10M0S晶体管35的漏极端子(输出侧端子)上。另外,第6M0S晶体管31的源极端子(输出侧端子)被接地。

[0077] NMOS晶体管32 (以下称作第7M0S晶体管)的栅极端子,连接在PMOS晶体管36 (以下称作第11M0S晶体管)的栅极端子上。第7M0S晶体管32的漏极端子(输入侧端子),连接在第11M0S晶体管36的漏极端子(输出侧端子)上。另外,第7M0S晶体管32的源极端子(输出侧端子)被接地。

[0078] 第6M0S晶体管31的漏极端子和第10M0S晶体管35的漏极端子之间的连接点N3(第3连接点:以下称作节点N3),连接在第7M0S晶体管32的栅极端子和第11M0S晶体管36的栅极端子之间的连接点(第5连接点)、以及输出一个输出电压Vol的输出端子42上。

[0079] 另外,第7M0S晶体管32的漏极端子和第11M0S晶体管36的漏极端子之间的连接点N4 (第4连接点:以下称作节点N4),连接在第6M0S晶体管31的栅极端子和第10M0S晶体管35的栅极端子之间的连接点(第6连接点)、以及输出另一个输出电压Vo2的输出端子43上。S卩,通过第6M0S晶体管31、第7M0S晶体管32、第10M0S晶体管35以及第11M0S晶体管36构成锁存电路。

[0080] NMOS晶体管33 (以下称作第8M0S晶体管)的栅极端子,连接在差动前置放大电路部20内的节点NI上。第8M0S晶体管33的漏极端子(输入侧端子)连接在第6M0S晶体管31的漏极端子(输入侧端子)上。另外,第8M0S晶体管33的源极端子(输出侧端子)被接地。

[0081 ] NMOS晶体管34 (以下称作第9M0S晶体管)的栅极端子连接在差动前置放大电路部20内的节点N2上。第9M0S晶体管34的漏极端子(输入侧端子)连接在第7M0S晶体管32的漏极端子(输入侧端子)上。另外,第9M0S晶体管34的源极端子(输出侧端子)被接地。[0082] PMOS晶体管37 (以下称作第12M0S晶体管)是控制由第6M0S晶体管31以及第10M0S晶体管35构成的反相器的动作的晶体管。第12M0S晶体管37的栅极端子,连接在差动前置放大电路部20内的节点NI上,第12M0S晶体管37根据从节点NI输出的电压Vgl的信号(CLKl)来进行0N/0FF控制。另外,第12M0S晶体管37的源极端子(输入侧端子)连接在电源电压Vs的输入端子41上。并且,第12M0S晶体管37的漏极端子(输出侧端子)连接在第10M0S晶体管35的源极端子(输入侧端子)上。

[0083] PMOS晶体管38 (以下称作第13M0S晶体管)是控制由第7M0S晶体管32以及第11M0S晶体管36构成的反相器的动作的晶体管。第13M0S晶体管38的栅极端子连接在差动前置放大电路部20内的节点N2上,第13M0S晶体管38根据从节点N2输出的电压Vg2的信号(CLK2)来进行0N/0FF控制。另外,第13M0S晶体管38的源极端子(输入侧端子)连接在电源电压Vs的输入端子41上。并且,第13M0S晶体管38的漏极端子(输出侧端子)连接在第11M0S晶体管36的源极端子(输入侧端子)上。

[0084] 另外,NMOS晶体管39 (以下称作第14M0S晶体管)的栅极端子连接在差动前置放大电路部20内的节点NI上。第14M0S晶体管39的漏极端子(输入侧端子)连接在第10M0S晶体管35的源极端子(输入侧端子)上。另外,第14M0S晶体管39的源极端子(输出侧端子)被接地。

[0085] NMOS晶体管40 (以下称作第15M0S晶体管)的栅极端子连接在差动前置放大电路部20内的节点N2上。第15M0S晶体管40的漏极端子(输入侧端子)连接在第11M0S晶体管36的源极端子(输入侧端子)上。另外,第15M0S晶体管40的源极端子(输出侧端子)被接地。

[0086] 在本实施方式中,设置第14M0S晶体管39的理由以及效果如下。当在第10M0S晶体管35和第12M0S晶体管37之间的连接点中残留电荷时,由于噪声的影响比较器10有可能进行错误动作。然而,当如图1所示地设置第14M0晶体管39时,能够通过第14M0S晶体管39释放残留在第10M0S晶体管35和第12M0S晶体管37之间的连接点的电荷,能够可靠地防止错误动作。另外,设有第15M0S晶体管40的理由以及效果,也与上述的理由以及效果相同。此外,在噪声的影响小的情况下,也可以不设置第14M0S晶体管39以及第15M0S晶体管40。

[0087] 此外,本发明的比较器的结构不限于图1的例子,也将电源电压Vs和接地点颠倒位置,将图1中的NMOS晶体管替换为PMOS晶体管、且将图1中的PMOS晶体管替换为NMOS

晶体管。

[0088][比较器的动作]

[0089] 接着,参照图2、图3以及图4A〜4C来说明本实施方式的比较器10的动作。图2是表示比较器10的动作之前的阶段(准备阶段)的状态(以下将该状态称作状态I)的图。图3是表示比较器10的动作时的状态(以下将该状态称作状态2)的图。另外,图4A〜4C分别是表示比较器10的输出电压、差动前置放大电路部20的输出电压以及控制比较器10的时钟信号的时间变化的图。

[0090] 在状态I中,在时钟端子28中输入[L]状态的时钟电压。由此,差动前置放大电路部20内的第4M0S晶体管24以及第5M0S晶体管25成为ON状态,第3M0S晶体管23成为OFF状态(参照图2)。[0091] 在这种情况下,第3M0S晶体管23是OFF状态,因此不流过贯通差动前置放大电路部20内的电流,但是第4M0S晶体管24以及第5M0S晶体管25是ON状态,因此由于电源电压Vs,差动前置放大电路部20内的节点NI以及N2的电压上升。其结果,分别从差动前置放大电路部20内的节点NI以N2输出的电压Vgl以及Vg2都成为“H”状态。

[0092] 而且,从节点NI输出的“H”状态的电压Vgl的信号(CLKl),输入到差动锁存电路部30内的第8M0S晶体管33、第12M0S晶体管37以及第14M0S晶体管39的栅极端子中。由此,第12M0S晶体管37成为OFF状态,第8M0S晶体管33以及第14M0S晶体管39成为ON状态。

[0093] 另一方面,从节点N2输出的“H”状态的电压Vg2的信号(CLK2)被输入到差动锁存电路部30内的第9M0S晶体管34、第13M0S晶体管38以及第15M0S晶体管40的栅极端子中。由此,第13M0S晶体管38成为OFF状态,第9M0S晶体管34以及第15M0S晶体管40成为ON状态。

[0094] 如上述那样,在状态I中,第12M0S晶体管37以及第13M0S晶体管38都是OFF状态,因此在由第6M0S晶体管31、第7M0S晶体管32、第10M0S晶体管35以及第11M0S晶体管36构成的锁存电路中从电源电压Vs侧不流过电流。另外,第8M0S晶体管33以及第9M0S晶体管34是ON状态,因此差动锁存电路部30内的节点N3以及N4的电位成为与地同电位、即零电位。其结果,分别从比较器10的输出端子42以及43输出的电压Vol以及Vo2都成为“L”状态(参照图2)。此外,在该状态I中,不流过贯通差动前置放大电路部20以及差动锁存电路部30的电流。

[0095] 另外,在状态I中,第14M0S晶体管39成为ON状态,因此能够完全地释放残留在第10M0S晶体管35和第12M0S晶体管37之间的连接点中的电荷。另外,同样地在状态I中,第15M0S晶体管40成为ON状态,因此能够完全地释放残留在第11M0S晶体管36和第13M0S晶体管38之间的连接点中的电荷。

[0096] 此外,在图4A〜4C所示的特性中,时刻tl以前的特性表示状态I中的比较器10的输出电压Vol以及Vo2、差动前置放大电路部20的输出电压Vgl以及Vg2、和时钟电压的变化的情况。但是,在图4A〜4C的特性中,“H”状态与I [V]相对应,“L”状态与O [V]相对应。

[0097] 接着,参照图3说明比较器10的动作时的状态(状态2)。但是,在图3的例子中,考虑输入到比较器10的一个输入端子26中的电压Vil大于输入到另一个输入端子27中的电压Vi2(Vil > Vi2)的情况。

[0098] 在状态2中,输入到时钟端子28中的时钟电压变化为[H]状态。由此,差动前置放大电路部20内的第4M0S晶体管24以及第5M0S晶体管25成为OFF状态,第3M0S晶体管23成为ON状态。在状态I (准备阶段)中,差动前置放大电路部20内的节点NI以及N2的电压值是“H”状态,因此当在状态2中第3M0S晶体管23成为ON状态时,经过第IMOS晶体管21、第2M0S晶体管22以及第3M0S晶体管23从节点NI以及N2向地流过电流。其结果,节点NI以及N2的电压值伴随时间的经过而下降,迁移为“L”状态。

[0099] 但是,此时在第IMOS晶体管21以及第2M0S晶体管22中,流过与施加在这些晶体管的栅极端子上的输入电压Vil以及Vi2相对应的电流。在图3的例子中,Vil >Vi2,因此流过第IMOS晶体管21的电流变得大于流过第2M0S晶体管22的电流。其结果,节点NI中的输出电压Vgl相对于时间的电压下降率变得大于节点N2中的输出电压Vg2相对于时间的电压下降率。

[0100] 该情况表示在图4B中。将比较器10的状态切换为状态2之后(时刻tl以后),节点NI中的输出电压Vgl比节点N2中的输出电压Vg2更早地迁移为“L”状态。因此,在从动作开始起直到输出电压Vg2迁移为“L”状态为止的期间,输出电压Vg2 (CLK2)变得高于输出电压Vgl (CLKl)。即,在输出电压Vg2的迁移期间,差动锁存电路部30内的第9M0S晶体管34的栅极电压变得高于第8M0S晶体管33的栅极电压。另外,在状态2中,输出电压Vgl比输出电压Vg2更早地迁移为“L”状态,因此第8M0S晶体管33比第9M0S晶体管34先成为OFF状态。

[0101] 另外,在节点N2中的输出电压Vg2的迁移期间中,差动锁存电路部30内的第12M0S晶体管37以及第13M0S晶体管38的栅极电压(Vgl以及Vg2)开始下降。由此,第12M0S晶体管37以及第13M0S晶体管38都接近ON状态,因此在由第6M0S晶体管31、第7M0S晶体管32、第10M0S晶体管35以及第11M0S晶体管36构成的锁存电路中开始流过电流。然而,此时,差动锁存电路部30内的第8M0S晶体管33比第9M0S晶体管34先接近OFF状态,因此节点N3中的输出电压Vol变得略高于节点N4中的输出电压Vo2。

[0102] 参照图4A〜4C来具体地说明节点N2中的输出电压Vg2的迁移期间中的比较器10的输出电压Vol以及Vo2、差动前置放大电路部20的输出电压Vgl以及Vg2、和时钟电压的变化的情况。当比较器10的状态切换为状态2时(时刻tl以后),在上述锁存电路中开始流过电流,因此节点N3以及N4的输出电压Vol以及Vo2都从“L”状态开始上升(参照图4A)。然而,在节点N2的输出电压Vg2的迁移期间中,在第9M0S晶体管34的栅极电压(Vg2)、和第8M0S晶体管33的栅极电压(Vgl)之间产生电位差(Vg2 > Vgl)(参照图4B),在图4A中的时刻t2附近,节点N3中的输出电压Vol开始变得高于节点N4中的输出电压Vo2。此外,从切换状态起直到节点N3的输出电压Vol开始变得高于节点N4的输出电压Vo2为止的期间td是约50〜IOOpsec左右。

[0103] 由此,在节点N3中连接有栅极端子的第7M0S晶体管32的状态更接近ON状态。另夕卜,在节点N3中连接有栅极端子的另一个第11M0S晶体管36的状态更接近OFF状态。其结果,在第7M0S晶体管32中容易流过电流,节点N4的电压开始下降。

[0104] 另外,此时,通过节点N3的输出电压Vol变得高于节点N4的输出电压Vo2,在节点N4中连接有栅极端子的第6M0S晶体管31的状态更接近OFF状态。另外,在节点N4中连接有栅极端子的另一个第10M0S晶体管35的状态更接近ON状态。其结果,在第6M0S晶体管31中难以流过电流,节点N3的电压开始上升。

[0105] 在差动锁存电路部30内,在节点N2的输出电压Vg2的迁移期间中随着时间的经过重复如上述那样的作用,节点N3的输出电压Vol继续上升,节点N4的输出电压Vo2继续下降(参照图4A)。S卩,在节点N2的输出电压Vg2的迁移期间,在由第6M0S晶体管31、第7M0S晶体管32、第10M0S晶体管35以及第11M0S晶体管36构成的锁存电路内作用正反馈,最终节点N3中的输出电压Vol固定为[H]状态,节点N4中的输出电压Vo2固定为[L]状态。由此,输入电压Vil以及Vi2的比较状态(比较结果)保持在差动锁存电路部30内并且从输出端子42以及43输出。

[0106] 此外,固定了节点N3以及N4的电压值(输出电压)之后,施加在第8M0S晶体管33以及第9M0S晶体管34上的栅极电压(Vgl(CLKl)以及Vg2(CLK2))都成为“L”状态,两晶体管成为OFF状态,因此在差动锁存电路部30内不流过恒定电流。

[0107] 本实施方式的比较器10如上述那样地进行动作。此外,在本实施方式的比较器10中,动作时的输出电压Vol以及Vo2的状态(“L”状态或者“H”状态)的组合,根据输入电压Vil以及Vi2的大小关系来变化。另外,作为比较器10的输出信号既可以使用输出电压Vol以及Vo2的信号中的任意一个,也可以使用两者的差信号。

[0108] 如从上述的动作说明所明确那样,可知:本实施方式的比较器10进行与由图18、图19以及图20A〜20C说明的以往的比较器400相同的动作。但是,在本实施方式中,使用来自差动前置放大电路部20的输出信号(Vgl以及Vg2)来控制差动锁存电路部30的动作,因此控制差动锁存电路部30的动作的电压信号(Vgl以及Vg2)的上升/下降的时序,不依赖于输入到差动前置放大电路部20中的时钟信号CLK的时序。因此,在本实施方式中,能够解除在以往的比较器400中由于极性不同的两个时钟信号间的时序偏差所产生的问题。因而,在本实施方式的比较器10中,能够实现比以往更稳定的动作。

[0109] 并且,在本实施方式中,输入到比较器10中的时钟信号是一个,因此与以往相比能够减少时钟电路,因此与以往相比能够以低电力来驱动比较器。

[0110] 另外,在本实施方式的比较器10中,流过由第6M0S晶体管31以及第10M0S晶体管35构成的反相器内的电流,是通过第12M0S晶体管37以及第8M0S晶体管33进行控制。在本实施方式中,输入到第12M0S晶体管37以及第8M0S晶体管33的栅极端子中的控制信号(Vgl)是共用的,因此通过第12M0S晶体管37向反相器内灌入电流的动作、和通过第8M0S晶体管33向反相器内引入电流的动作是同步地进行。即,由这些晶体管构成的电路成为推挽型的电流控制电路。另外,由第13M0S晶体管38、第11M0S晶体管36、第7M0S晶体管32以及第9M0S晶体管34构成的电路也同样地成为推挽型的电流控制电路。因此,在本实施方式中,根据该电流的推挽作用,能够加快由第6M0S晶体管31、第7M0S晶体管32、第10M0S晶体管35以及第11M0S晶体管36构成的锁存电路的动作速度、即比较器10的动作速度,能够提高灵敏度。

[0111] 这里,在图5中表示本实施方式的比较器10以及以往的比较器400的灵敏度特性。图5的特性的横轴是从迁移电压AVin(参照电压和输入电压之差)减去比较器的偏移电压Vtjffsrt得到的值。图5中的横轴的0[V]的位置成为区别从比较器输出的信号为“H”状态还是“L”状态的阈值电压。另外,图5的纵轴表示比较器输出“H”状态的信号的概率P,横轴的电压值越是朝向正侧,比较器输出“H”状态的信号的概率P越是变高。此外,图5中的菱形标记的特性45是本实施方式的比较器10的灵敏度特性,四角标记的特性46是以往的比较器400的灵敏度特性。

[0112] 此外,在理想的比较器中,以横轴的电压值O [V]为基准,如果比它更靠近正侧,则以100%的概率从比较器输出“H”状态的信号,如果是比它更靠近负侧,则以100%的概率从比较器输出“L”状态的信号。然而,在实际的比较器中,由于电路的热噪声等的影响,如图5所示,成为在电压值0[V]附近具有斜率的灵敏度特性,在电压值0[V]附近输出“H”状态的信号的概率P成为约50%。为了得到灵敏度高且高精度的比较器,在如图5所示那样的灵敏度特性中,需要更加大电压值0[V]附近中的灵敏度特性的斜率。

[0113] 如从图5明确那样,本实施方式的比较器10的灵敏度特性45的电压值0[V]附近中的斜率变得比以往的比较器400的斜率大。另外,当求出图5所示的灵敏度特性的标准偏差AVm(o)时,本实施方式的标准偏差是AVin(o ) = 0.66[mV],与此相对,以往的比较器400的标准偏差成为Λ Vin( σ ) = 2.1 [mV]。从该结果可知:本实施方式的比较器10的灵敏度与以往的比较器400的灵敏度相比,约提高3倍。

[0114] 通过以上可知,在本实施方式中,与以往的比较器相比,能够提供实现低电力且更稳定的动作并且以高灵敏度(高精度)进行动作的比较器。

[0115] [A/D转换器的结构]

[0116] 接着,说明应用了上述的本实施方式的比较器10的A/D转换器的一个例子。在图6中表不该A/D转换器的结构例。图6所不的A/D转换器13是并联型的A/D转换器,主要由并联配置的多个比较器IOa〜10h、并联配置的多个NAND电路Ila〜llg、编码器12、以及串联连接的多个电阻Rtl〜R8构成。

[0117] 比较器IOa〜IOh的正极侧的各输入端子连接在各电阻间的连接点上,输入有对电源电压Vdd以各电阻Rtl-R8来进行电阻分割得到的参考电压(Vnl〜Vu中的任意一个)。另一方面,在比较器IOa〜IOh的负极侧的各输入端子中,输入有要与基准电压进行比较的输入电压Vin。S卩,以电阻Rtl〜R8进行电阻分割得到的参考电压Vnl〜1,8中的任意一个成为图1中的输入电压Vil以及Vi2的一个,要进行比较的输入电压Vin成为另一个。

[0118] 另外,在NAND电路Ila〜Ilg的各个中,两个输入端子中的一个反转(反転)。下面,将反转的输入端子称作反转输入端子,没有反转的输入端子称作普通输入端子。而且,NAND电路Ila〜Ilg的各反转输入端子分别连接在比较器IOa〜IOh的输出端子上。另外,NAND电路Ila〜Ilg的各普通输入端子,连接在配置在比自身高的电位侧的相邻的NAND电路的反转输入端子以及比较器的输出端子上。另外,NAND电路Ila〜Ilg的各输出端子连接在编码器12上。

[0119] 在图7中不出真值表,所述真值表表不一个输入端子反转的NAND电路中的输入信号和输出信号之间的关系。如图7所示,在由本实施方式使用的NAND电路中,只有在输入信号的组合[A,B] = [1,0]的情况下输出信号“O”( “L”状态的信号),在这以外的情况下输出信号“I”( “H”状态的信号)。

[0120] 另外,编码器12根据从多个NAND电路Ila〜Ilg输出的信号,输出与输入信号相对应的编码(代码化)的数字信号。

[0121] [A/D转换器的动作]

[0122] 接着,参照图6来简单地说明本实施方式的A/D转换器13的动作。此外,图6所不的比较器IOa〜IOh在Vin大于被电阻分割得到的参考电压的情况下输出信号“O”,在小的情况下输出信号“I”。另外,在图6的例子中,信号“I”与I [V]相对应,信号“O”与0[V]相对应。并且,在图6中表示在Vin小于Vr,3且大于Vr,4时(Vr,3 > Vin > Vrj4)的例子。

[0123] 当输入电压Vin (模拟信号)输入到A/D转换器13中时,Vin小于Vls3且大于Vls4,因此比较器IOa〜IOc的输出信号成为“I”,比较器IOd〜IOh的输出信号成为“O”。其结果,输入到NAND电路Ila以及Ilb中的信号的组合成为[1,1],NAND电路Ila以及Ilb的输出信号成为“I”。另外,输入到NAND电路Ilc中的信号的组合成为[1,0],NAND电路Ilc的输出信号成为“O”。而且,输入到NAND电路Ild〜Ilg中的信号的组合成为[0,0],NAND电路Ild〜Ilg的输出信号成为“I”。S卩,只有NAND电路Ilc的输出信号成为“0”,确定Vin的范围。

[0124] 接着,编码器12根据NAND电路Ila〜Ilg的输出信号来输出与输入电压Vin相对应的编码的数字信号。图6的例子的A/D转换器13如上述那样进行动作。在图6所示的A/D转换器13的结构例中,使用本实施方式的比较器10,因此能够稳定地进行动作,并且能够以高灵敏度(高精度)且低电力进行动作。

[0125]〈第2实施方式〉

[0126] 通常,构成上述的比较器的NMOS以及PMOS晶体管是以微小的大小来制作的,因此在这些晶体管的电压阈值中存在偏差。在这种情况下,在用于根据输入到比较器中的两个电压间的差来区别输出信号的基准电压中产生偏移。另外,该偏移电压在每个比较器中不同。而且,当比较器的偏移电压大时,误动作的概率变高,因此希望尽可能减小该偏移电压。

[0127] 使用了近年来微细的CMOS晶体管的比较器的偏移电压成为约30[mV]。然而,分辨率N位的A/D转换器的量化电压Vqn以Vqn = Vpp/2N来表示,因此如果设为信号幅值Vpp = 2[V]、N = lObit,则量化电压Vqn成为2[mV]左右。在这种情况下,如果将基准设为1/4LSB,则需要0.5[mV]以下的偏移电压。因此,在本实施方式中,说明用于在第I实施方式的比较器中进一步将偏移电压例如抑制在数mV左右以下的结构例。

[0128][比较器的结构]

[0129] 在图8中表示本实施方式的比较器的电路结构。比较器50主要由配置在输入侧(前级)中的动态的差动前置放大电路部20、配置在输出侧(后级)中的差动锁存电路部30、以及连接在差动前置放大电路部20上的偏移电压补偿电路部60构成。此外,在图8所示的本实施方式的比较器50中,对于与图1所示的第I实施方式的比较器10相同的结构部分附加相同标记来进行说明。

[0130] 本实施方式的比较器50的差动前置放大电路部20以及差动锁存电路部30,设为与第I实施方式相同的结构。因此,这里省略差动前置放大电路部20以及差动锁存电路部30的说明。此外,图8中的标记G、S以及D分别表示晶体管的栅极端子、源极端子以及漏极端子。

[0131] 偏移电压补偿电路部60主要具备:两个NMOS晶体管61以及62 (以下分别称作第I以及第2补偿用MOS晶体管)、和调整这些晶体管的栅极电压的电压调整部63。此外,也可以由PMOS晶体管来构成第I以及第2补偿用MOS晶体管61以及62。

[0132] 另外,在图8中虽然没有图示,但是偏移电压补偿电路部60具备:控制电路部,控制电压调整部63内的开关67以及68的开闭;以及切换部,切换比较器50的偏移电压补偿动作和通常的比较动作。

[0133] 电压调整部63具备:偏压电源64、电容器65、两个充电泵66以及69 (以下分别称作第I以及第2充电泵)、和两个开关67以及68。

[0134] 第I充电泵66的输出端子连接在开关67的一个端子上,开关67的另一个端子连接在开关68的一个端子上。开关68的另一个端子连接在第2充电泵69的输入端子上,第2充电泵69的输出端子被接地。两个开关67以及68间的连接点,连接在电容器65中的没有被接地的端子上。

[0135] 第I补偿用MOS晶体管61的栅极端子连接在电容器65中的没有被接地的端子上。第I补偿用MOS晶体管61的漏极端子(输入侧端子)连接在差动前置放大电路部20内的第IMOS晶体管21以及第4M0S晶体管24间的连接点上。另外,第I补偿用MOS晶体管61的源极端子(输出侧端子)连接在第IMOS晶体管21以及第2M0S晶体管22的源极端子(输出侧端子)上。

[0136] 第2补偿用MOS晶体管62的栅极端子连接在偏压电源64上。第2补偿用MOS晶体管62的漏极端子(输入侧端子),连接在差动前置放大电路部20内的第2M0S晶体管22以及第5M0S晶体管25间的连接点上。另外,第2补偿用MOS晶体管62的源极端子(输出侧端子)连接在第IMOS晶体管21以及第2M0S晶体管22的源极端子(输出侧端子)上。

[0137] 在图9中表示比较器50的更详细的结构例,所述比较器50包含控制开关67以及68的开闭的控制电路部以及切换偏移电压补偿动作和普通的比较动作的切换部。图9中被虚线包围的区域72以及78分别是控制电路部以及切换部。此外,在图9中差动前置放大电路部20以及差动锁存电路部30综合为一个电路元件51进行显示来简化。

[0138] 控制电路部72由第IAND电路70、以及第2AND电路71构成。在第IAND电路70中,输入比较器50的一个输出电压Vol的信号和校准信号CAL。第IAND电路70根据这些输入信号来控制开关68的开闭。另一方面,在第2AND电路71中,输入比较器50的另一个输出电压Vo2的信号和校准信号CAL。而且,第2AND电路71根据这些输入信号来控制开关67的开闭。

[0139] 切换部78由用于切换比较器50的偏移电压的补偿动作和普通的比较动作的五个开关73〜77构成。

[0140] 开关74设在比较器50的输入端子间,另外,其一个端子连接在开关73上,另一个端子连接在开关75上。而且,开关73以及开关75中没有与开关74连接的端子连接在用于在偏移电压的补偿动作时使比较器50动作的驱动偏压电源Vcm的输入端子上。这些开关73〜75的开闭控制是根据输入到第I以及第2AND电路70以及71中的校准信号CAL来进行。

[0141] 另一方面,开关76设在输入端子26和电路兀件51之间,开关77设在输入端子27和电路元件51之间。这些开关的开闭控制是根据与校准信号CAL相反相位的信号来进行控制。

[0142] 另外,在本实施方式中,在比较器50进行偏移电压的补偿动作时,进行控制使得关闭开关73〜75且打开开关76以及开关77。另外,在比较器50进行普通的比较动作时,进行控制使得打开开关73〜75且关闭开关76以及开关77。

[0143][偏移电压的补偿动作]

[0144] 接着,说明偏移电压的补偿动作,但是在说明具体的动作之前,说明本实施方式中的偏移电压的补偿动作的原理。

[0145] 首先,使比较器50的输入端子26以及27间短路,使差动前置放大电路部20内的第IMOS晶体管21以及第2M0S晶体管22的栅极电压为同电位。当在该状态下使比较器50进行动作时,向第IMOS晶体管21 (正转侧的晶体管)以及第2M0S晶体管22 (反转侧的晶体管)中流入电流。此时,在比较器50中具有偏移电压的情况下,流入第IMOS晶体管21以及第2M0S晶体管22的电流的值不同(成为不平衡)。另一方面,在比较器50中没有偏移电压的情况下,流入第IMOS晶体管21以及第2M0S晶体管22的电流的值变得相等(形成平衡)。[0146] 在本实施方式的比较器50的补偿动作中,在使输入端子26以及27间短路的状态下,相对地调整第I以及第2补偿用MOS晶体管61以及62的栅极电压使得流入第IMOS晶体管21以及第2M0S晶体管22的电流的值变得相等。但是,在本实施方式中,流入第IMOS晶体管21以及第2M0S晶体管22的电流是否平衡的判定,是通过监视在补偿动作时从比较器50输出的电压信号(Vol以及/或者Vo2)的变化来进行判定。

[0147] 如由图5所示的比较器的灵敏度特性说明那样,在从迁移电压AVin(参考电压和输入电压之差)减去比较器的偏移电压Vtjffsrt得到的值为0[V]附近的情况下,从比较器输出“H”状态的信号的概率和输出“L”状态的信号的概率都几乎成为50%。S卩,在输入电压差为O [V]、流入第IMOS晶体管21以及第2M0S晶体管22的电流平衡的情况下(偏移电压=0[v]),从比较器50输出“H”状态的信号的概率、和输出“L”状态的信号的概率几乎成为相同。

[0148] 因此,在本实施方式中,在补偿动作时相对地调整第I以及第2补偿用MOS晶体管61以及62的栅极电压使得从比较器50输出“H”状态的信号的概率、和输出“L”状态的信号的概率成为相同。

[0149] 接着,参照图8〜图10来具体地说明本实施方式中的偏移电压的补偿动作。此外,图10是表示补偿动作中的电容器65的电位Ne、比较器50的输出电压Vo以及补偿动作时的时钟信号的变化的图。

[0150] 在图10的例子中,说明施加在第2补偿用MOS晶体管62的栅极端子上的偏压Vb设为规定的值,通过调整第I补偿用MOS晶体管61的栅极电压(电容器65的电位Vc)来补偿偏移电压的情况。另外,在图10的例子中,考虑补偿动作开始时从比较器50连续地输出“H”状态的信号(Vo = I [V])的情况(参照图10中的Vo)。并且,通过降低电容器65的电位Vc,能够将来自比较器50的输出变更为“L”状态的信号(Vo = 0[V])。

[0151] 首先,根据校准信号CAL关闭开关73〜75,使比较器50动作,开始偏移电压的补偿动作。在补偿动作开始时,从比较器50连续地输出“H”状态的信号(图10中的Vo =

I [V]),因此降低电容器65的电位Vc。此时,通过控制电路部72关闭开关68来由第2充电泵69对电容器65进行放电,降低电容器65的电位Vc。

[0152] 而且,直到从比较器50输出“L”状态的信号(Vo = 0[V])为止,以时钟单位阶段性地降低电容器65的电位Vc (图10中的阶段81)。由此,时钟数增加,并且偏移电压减少。而且,当偏移电压充分变小时,从比较器50输出“L”状态的信号。

[0153] 从比较器50输出“L”状态的信号之后,通过控制电路部72打开开关68,取而代之关闭开关67。由此,通过第I充电泵66对电容器65进行充电,电容器65的电位Vc上升(图10中的阶段82)。其结果,从比较器50输出“H”状态的信号(Vo = 1[V])。

[0154] 接着,再次通过控制电路部72来打开开关67,取而代之关闭开关68。由此,通过第2充电泵69来对电容器65进行放电,电容器65的电位Vc下降(图10中的阶段83)。其结果,从比较器50输出“L”状态的信号。当重复这种动作时,如图10所示,成为如从比较器50交互地输出“H”状态的信号和“L”状态的信号那样的状态。在该状态中,从比较器50输出“H”状态的信号的概率、和输出“L”状态的信号的概率几乎成为相同,补偿偏移电压。

[0155] 在本实施方式的比较器50中,如上述那样地补偿偏移电压。此外,如图10所示,补偿动作的期间需要从动作开始起直到从比较器50交互地输出“H”状态的信号和“L”状态的信号为止的时间,例如能够设为约I P sec。

[0156] 此外,比较器50的偏移电压的补偿动作例如在普通的比较动作期间进行。该方法的一个例子表示在图11中。在图11的例子中,使用比较器50的主时钟(图11中的上部的波形)来生成控制比较动作的时序的时钟信号(中部的波形)、以及控制补偿动作的时序的时钟信号(下部的波形)。具体地说,将两时钟信号的周期设为主时钟的周期的2倍、且在两时钟信号中错开相位使得时钟信号成为“H”状态的时序不相互重叠。当使用这种控制比较动作的时序的时钟信号以及控制补偿动作的时序的时钟信号时,能够交互地进行偏移电压的补偿动作、和普通的比较动作。

[0157] 在图12A以及图12B中表示比较了包含本实施方式的偏移电压补偿电路部60的比较器50的偏移电压、和以往的比较器400 (没有偏移电压补偿电路)的偏移电压的图。图12A是排列64个比较器来测定各比较器的偏移电压的分布的结果,横轴是比较器的数量(排列编号),纵轴是各比较器的偏移电压Vtjffsrtt5此外,图12A中的实线的分布是本实施方式的比较器50的偏移电压的分布,虚线的分布是以往的比较器400的偏移电压的分布。另夕卜,图12B是表不偏移电压的统计分布的图。

[0158] 如从图12A所明确那样,在本实施方式的比较器50中,与以往相比充分地抑制偏移电压的大小。另外,当从图12B所示的偏移电压的统计分布求出偏移电压的标准偏差时,以往的比较器400的偏移电压的标准偏差是Λ Vtjffsrt (ο) = 13.7 [mV],与此相对,在本实施方式中,是AVoffset(O) = 1.69[mV]。即,在本实施方式的比较器50中,与以往的标准偏差相比,能够将偏移电压的标准偏差约减少到1/8。

[0159] 此外,在本实施方式中说明了调整电容器65的电位Vc (第I补偿用MOS晶体管61的栅极电压)的例子,但是本发明不限于此。不仅是电容器65的电位Vc,也可以还调整偏压电源64的电压Vb (第2补偿用MOS晶体管62的栅极电压),相对地调整电容器65的电位Vc和偏压Vb的电压差。

[0160] 〈3.第3实施方式〉

[0161] 在第3实施方式中,说明具有抑制偏移电压的功能的比较器的其它结构例。

[0162][比较器的结构]

[0163] 在图13中表示本实施方式的比较器的电路结构。比较器80主要由配置在输入侧(前级)的动态的差动前置放大电路部20、配置在输出侧(后级)的差动锁存电路部30、以及设在它们之间的偏移电压补偿电路部90构成。此外,在图13所示的本实施方式的比较器80中,对于与图1所示的第I实施方式的比较器10相同的结构部分附加相同标记来进行说明。

[0164] 本实施方式的比较器80的差动前置放大电路部20以及差动锁存电路部30设为与第I实施方式相同的结构。因此,这里省略差动前置放大电路部20以及差动锁存电路部30的说明。

[0165] 偏移电压补偿电路部90主要具备:两个可变电容元件91和92、对两个可变电容元件91以及92的电容进行控制的控制电路部(未图示)、以及切换比较器80的偏移电压补偿动作和普通的比较动作的切换部(未图示)。此外,作为控制电路部以及切换部,例如能够使用与第2实施方式相同的结构(参照图9)。[0166] 可变电容元件91的一个端子与差动前置放大电路部20内的节点NI相连接,另一个端子被接地。另外,可变电容元件92的一个端子连接在差动前置放大电路部20内的节点N2上,另一个端子被接地。此外,各可变电容元件的电容的调整例如能够通过使用开关电路来进行控制,所述开关电路事先配置多个电容不同的多个电容元件并在补偿动作时选择这些中的至少一个。

[0167][偏移电压的补偿动作]

[0168] 在本实施方式中,与第2实施方式相同,在输入端子26以及27间短路的状态下,调整两个可变电容元件91以及92的电容使得节点NI以及N2的电压下降率变得相等。

[0169] 节点NI以及N2的电压下降率,还能够通过连接在节点NI以及N2上的电容的大小来进行调整。例如,当加大连接在节点上的电容元件的电容时,电压变得难以下降,相反地当容量小时,电压变得容易下降。即,通过改变连接在节点上的电容元件的电容的大小,能够抑制节点中的电压下降率。

[0170] 因此,在本实施方式的偏移电压补偿电路部90中,也通过在补偿动作时相对地调整可变电容元件91以及92的电容,能够与第2实施方式相同地(参照图10)补偿偏移电压。

[0171] 另外,当加大本实施方式的偏移电压补偿电路部90的可变电容元件91以及92的电容的绝对值时,即使在差动前置放大电路部20的输出线上加上噪声,也通过可变电容元件91以及92的过滤作用来吸收该噪声,能够进一步提高比较器80的灵敏度。因此,在这种情况下,能够提供更高精度的A/D转换器。

[0172] 〈4.第4实施方式〉

[0173] 在如由第I实施方式说明的A/D转换器(参照图6)那样的并联型的A/D转换器中,设有与参照电压同等数量的比较器。在这种结构中,当A/D转换器的分辨率设为N时,需要约2N个参考电压。例如,当设为分辨率N= IObit时,需要1024个的参考信号,需要设置同等数量(1000个左右)的比较器。当连接在A/D转换器的输入端子上的比较器的数量变多时,从A/D转换器的输入侧看的电容变大,A/D转换器的频率特性劣化。

[0174] 为了解决该问题,需要减少参考电压的数量,但是在这种情况下分辨率劣化。因此,作为维持分辨率且减少参考电压的数量的方法,使用通过插值技术模拟地生成通过电阻分割等实际得到的两个参考电压间(一插值电压区间)的参考电压来维持分辨率的方法。

[0175] 在图14中表示比较实际得到的两个参考电压Vm以及、及该参考电压间的插值参考电压、和要进行比较的输入电压时从比较器内的差动前置放大电路部输出的电压的变化。图14中的横轴是向比较器的输入电压,纵轴是来自差动前置放大电路部的输出电压。图14中的实线的特性表示从差动前置放大电路部内的正转侧的晶体管输出的电压的变化,虚线的特性表示从反转侧的晶体管输出的电压的变化。 [0176] 这里,例如考虑由比较器来比较插值参考电压Vnk和输入电压时的输出电压,插值参考电压LkSWk: m-k分割参考电压V^1以及Vu间(一插值电压区间)的电压。在这种情况下,从差动前置放大电路部内的正转侧的晶体管输出的电压Vk如图14所示,成为Vk = {(m-k).Vn_!+k.Vn}/m。另外,从差动前置放大电路部内的反转侧的晶体管输出的电压 Vk—c 成为 Vk—c = {(m-k).Vn_l c+k.Vn—J /m。[0177] 此外,上述式中的Vlri以及Vlri。是在由比较器对参考电压Vm和输入电压进行比较时,分别从差动前置放大电路部内的正转侧以及反转侧的晶体管输出的电压。另外,Vn以及Vn。是在由比较器对参考电压n和输入电压进行比较时,分别从差动前置放大电路部内的正转侧以及反转侧的晶体管输出的电压。

[0178] 即,当向能够比较插值参考电压Vnk和输入电压的插值型的比较器输入电压\、\—。、Vlri以及Vlri。的四个信号时,从该插值型的比较器内的差动前置放大电路部输出由上述式表示的电压Vk以及vk。的信号。在本实施方式中,说明具有这种插值功能的比较器以及使用该比较器的A/D转换器的结构例。

[0179] [A/D转换器的结构]

[0180] 在说明本实施方式的比较器的结构之前,说明具备具有如上述那样的插值功能的比较器的A/D转换器的结构例。在图15中表示本实施方式的A/D转换器的概要结构。此外,图15只表示连接在生成两个参考电压Vy以及V。的分割电阻R1以及R2的部分。SP,仅表不与一插值电压 区间相关联的结构部分。另外,在本实施方式中,考虑将两个参考电压Vra以及Vu间进行m等分的情况。因此,在一插值电压区间中,具有插值功能的比较器100需要m-Ι个。

[0181] 在本实施方式的A/D转换器150中,在具有插值功能的多个比较器100和分割电阻(RpRf)之间设有多个差动放大器(151,152…)。另外,在本实施方式中,将参考电压Vra以及间(一插值电压区间)进行m等分,因此在两个差动放大器151以及152的差动输出端子上并联连接m-Ι个比较器100。

[0182] 另外,在各比较器100中输入有一个差动放大器151的两个输出电压V1以及V1 c、和另一个差动放大器152的两个输出电压V2以及V2。。此时,输出电压V1以及V2输入到比较器100内的差动前置放大电路部的正转侧的MOS晶体管中,输出电压V1。以及V2。输入反转侧的MOS晶体管中。此外,两个差动放大器151以及152的输出电压V1JhJ2以及V2-c,例如分别与图14中的Vn_1、Vlri。、Vn以及Vn_。相对应。

[0183] 通过这样构成,能够减少参考电压。其结果,能够减小从A/D转换器的输入侧看的电容,能够防止频率特性的劣化。另外,能够减少生成参考电压所需的电阻及其周边电路的数量。

[0184][比较器的结构]

[0185] 在图16中表示本实施方式的比较器100的电路结构。比较器100主要由配置在输入侧(前级)的动态的差动前置放大电路部120、以及配置在输出侧(后级)的差动锁存电路部30构成。此外,在图16所示的本实施方式的比较器100中,对于与图1所示的第I实施方式的比较器10相同的结构部分,附加相同的标记来进行说明。

[0186] 本实施方式的比较器100的差动锁存电路部30设为与第I实施方式相同的结构。因此,这里省略差动锁存电路部30的说明。

[0187] 差动前置放大电路部120 (差动放大电路部),由五个NMOS晶体管101~104以及23、和两个PMOS晶体管24以及25构成。在本实施方式中,差动前置放大电路部120内的输入差动晶体管对的正转侧的晶体管由两个NMOS晶体管101以及102构成。另外,反转侧的晶体管由两个NMOS晶体管103以及103构成。这以外的结构设为与第I实施方式相同。[0188] 正转侧的一个NMOS晶体管101 (第IMOS晶体管)的栅极端子连接在输入端子111上,在输入端子111中输入有差动放大器151的正转侧的输出电压V1的信号(第I输入电压信号)。即,差动放大器151的正转侧的输出电压V1成为NMOS晶体管101的栅极电压。另外,NMOS晶体管101的漏极端子(输入侧端子)连接在第4M0S晶体管24的漏极端子(输出侧端子)上。并且,NMOS晶体管101的源极端子(输出侧端子)连接在第3M0S晶体管23的漏极端子(输入侧端子)上。

[0189] 正转侧的另一个NMOS晶体管102 (第16M0S晶体管)的栅极端子连接在输入端子112上,在输入端子112中输入有差动放大器152的正转侧的输出电压V2的信号(第3输入电压信号)。即,差动放大器152的正转侧的输出电压V2成为NMOS晶体管102的栅极电压。另外,NMOS晶体管102的漏极端子(输入侧端子)连接在匪OS晶体管101的漏极端子(输出侧端子)上。并且,«OS晶体管102的源极端子(输出侧端子)连接在NMOS晶体管101的源极端子(输出侧端子)上。

[0190] 另外,反转侧的一个NMOS晶体管103 (第2M0S晶体管)的栅极端子连接在输入端子113上,在输入端子113中输入有差动放大器151的反转侧的输出电压V1。的信号(第2输入电压信号)。即,差动放大器151的反转侧的输出电压\—c成为NMOS晶体管103的栅极电压。另外,NMOS晶体管103的漏极端子(输入侧端子)连接在第5M0S晶体管25的漏极端子(输出侧端子)上。并且,NMOS晶体管102的源极端子(输出侧端子)连接在第3M0S晶体管23的漏极端子(输入侧端子)上。

[0191] 反转侧的另一个NMOS晶体管104(第17M0S晶体管)的栅极端子连接在输入端子114上,在输入端子114中输入有差动放大器152的反转侧的输出电压V2—。的信号(第4输入电压信号)。即,差动放大器152的反转侧的输出电压V2—。成为NMOS晶体管104的栅极电压。另外,NMOS晶体管104的漏极端子(输入侧端子)连接在NMOS晶体管103的漏极端子(输入侧端子)上。并且,NMOS晶体管104的源极端子(输出侧端子)连接在NMOS晶体管103的源极端子(输出侧端子)上。

[0192] 而且,在本实施方式的比较器100中,通过改变构成差动前置放大电路部120内的输入差动晶体管对的NMOS晶体管101~104的各自的沟道宽度W(晶体管的宽度)和沟道长度L(晶体管的长度)之比(以下称作W/L比),能够比较输入电压和规定的插值参考电压。

[0193][比较器的动作原理]

[0194] 接着,说明本实施方式的比较器100的动作原理。这里,考虑通过改变构成输入差动晶体管对的NMOS晶体管101~104的各沟道宽度W来改变W/L比的情况。另外,NMOS晶体管101~104的沟道长度L、载流子的移动量μ、单位栅极电容Cm以及阈值电压Vt,设为在全部的晶体管中相等。

[0195] 流过各NMOS晶体管101~104的电流Ids 1(11、Ids 1(12、Ids l03以及Ids 1(14分别由下述数式I来表示。此外,下述数式I中的Wltll~Wltl4分别是NMOS晶体管101~104的沟道宽度。

[0196][数式 I]

Figure CN102204097BD00251
Figure CN102204097BD00261

[0201] 在比较器100的比较动作中,对以下两个电流进行比较,上述两个电流为将分别流过差动前置放大电路部120内的正转侧的两个NMOS晶体管101以及102的电流相加得到的电流、和将分别流过反转侧的两个NMOS晶体管103以及104的电流相加得到的电流。各相加电流由下式来表示。

[0202][数式 2]

Figure CN102204097BD00262

[0205]这里,设为 Wltll = Wltl3 = WUW1Q2 = Wltl4 = W2、W1: W2 = (m_k): k 通过下述数式3来求出上述数式2的两相加电流变得相等的边界条件。

[0206][数式 3]

Figure CN102204097BD00263

[0210] 当进一步改写上述数式3时,得到下述数式4。

[0211][数式 4]

Figure CN102204097BD00264

[0213] 如将上述数式4的两边的公式、和相对于由图14说明的插值参考电压Vnk从差动前置放大电路部输出的正转侧的输出电压Vk以及反转侧的输出电压Vk。的公式进行比较可知,上述数式4的左边表示差动前置放大电路部120的正转侧的输出电压,右边表示反转侧的输出电压。

[0214] 即,在本实施方式的比较器100中,当电压%、V1。、V2以及V2。的四个信号输入到比较器100中时,从差动前置放大电路部120内的晶体管对的正转侧输出由上述数式4的左边表示的电压,从反转侧输出由上述数式4的右边表示的电压。这意味着:在比较器100中,通过对图15中的参考电压Vy以及Vn2间以(m-k): k分割的插值参考电压\,k,模拟地进行比较动作。因此,在本实施方式的比较器100中,通过将NMOS晶体管101以及103的沟道宽度Wl和NMOS晶体管102的沟道宽度W2之比设为Wl: W2 = (m-k): k,能够由规定的插值参考电压Vnk来进行比较动作。例如,如果设为Wl: W2 = I: 1,则能够由参考电压L1以及Vn2间的中间的插值参考电压来进行比较动作。[0215] 在本实施方式中,根据上述插值原理适当调整差动前置放大电路部内的NMOS晶体管101〜104的W/L比使得各比较器100能够由所期望的插值参考电压进行比较动作。

[0216] 此外,在图15所示的A/D转换器150中,针对连接在两个差动放大器151以及152的差动输出端子上的m-Ι个比较器100的每个,差动前置放大电路部120内的NMOS晶体管101以及103的沟道宽度Wl和NMOS晶体管102的沟道宽度W2之比设为不同。此外,在上述说明中,说明了通过改变各晶体管的沟道宽度W来调整W/L比的例子,但是本发明不限于此,既可以改变沟道长度L来调整W/L比,也可以改变沟道宽度W以及沟道长度L的两者来调整W/L比。

[0217] 另外,当调整NMOS晶体管的W/L比时,从调整的容易度出发优选如上述那样调整沟道宽度W。作为该调整方法,既可以只扩大沟道宽度W,也可以在LSI芯片上形成多个沟道宽度W的最小图案的MOS晶体管、并将它们并联连接。其一个例子表示在图17中。

[0218] 图17是NMOS晶体管的概要俯视图。在图17的例子中,沿着电流流过的方向交互地形成多个沟道宽度W的漏极区域(D)以及源极区域(S),在各漏极区域(D)以及源极区域(S)间形成栅极区域(G)。由此,形成多个沟道宽度W的最小图案的MOS晶体管。而且,连接漏极区域彼此之间、源极区域彼此之间以及栅极区域彼此之间,并联连接沟道宽度W的多个最小图案的MOS晶体管。其结果,在NMOS晶体管整体中,等效地扩大了沟道宽度W。在由这种方法来调整沟道宽度W的情况下,芯片上的图案的布局变得更小型,集成度也得以提闻。

Claims (12)

1.一种比较器,具备: 动态差动放大电路部,其被输入第I输入电压信号、第2输入电压信号、和时钟信号,根据所述时钟信号进行动作,输出分别与所述第I输入电压信号以及所述第2输入电压信号的值相对应且将所述第I输入电压信号以及所述第2输入电压信号放大后的第I输出电压信号以及第2输出电压信号,在所述时钟信号为第一状态时,阻断贯通电流,将所述第I输出电压信号以及所述第2输出电压信号的电压值预充电到规定的电压值,并且,在所述时钟信号为第二状态时,不流通贯通电流,并使所述第I输出电压信号以及所述第2输出电压信号的电压值以相同的时序向相同方向变化,并且使所述第I输出电压信号以及所述第2输出电压信号的电压值间产生电压差;以及 差动锁存电路部,其不需要时钟信号而根据所述第I输出电压信号以及所述第2输出电压信号进行动作,保持且输出所述第I输入电压信号以及所述第2输入电压信号的比较结果。
2.根据权利要求1所述的比较器,其特征在于, 所述动态差动放大电路部具有沟道极性为第I极性的第IMOS晶体管~第3M0S晶体管、以及沟道极性为与所述第I极性不同的第2极性的第4M0S晶体管和第5M0S晶体管,所述第IMOS晶体管的栅极端子连接在所述第I输入电压信号的输入端子上, 所述第2M0S晶体管的栅极端子连接在所述第2输入电压信号的输入端子上, 所述第3M0S晶体管的栅极端子连接在所述时钟信号的输入端子上,所述第3M0S晶体管的输入侧端子连接在所述第IMOS晶体管以及第2M0S晶体管的输出侧端子上,且所述第3M0S晶体管的输出侧端子被接地, 所述第4M0S晶体管的栅极端子连接在所述时钟信号的输入端子上,所述第4M0S晶体管的输入侧端子连接在电源电压的输入端子上,且所述第4M0S晶体管的输出侧端子连接在所述第IMOS晶体管的输入侧端子上, 所述第5M0S晶体管的栅极端子连接在所述时钟信号的输入端子上,所述第5M0S晶体管的输入侧端子连接在所述电源电压的输入端子上,且所述第5M0S晶体管的输出侧端子连接在所述第2M0S晶体管的输入侧端子上, 从所述第IMOS晶体管的输入侧端子与所述第4M0S晶体管的输出侧端子之间的第I连接点输出所述第I输出电压信号,且从所述第2M0S晶体管的输入侧端子与所述第5M0S晶体管的输出侧端子之间的第2连接点输出所述第2输出电压信号。
3.根据权利要求1所述的比较器,其特征在于, 所述差动锁存电路部具有沟道极性为第I极性的第6M0S晶体管~第9M0S晶体管、以及沟道极性为与所述第I极性不同的第2极性的第10M0S晶体管~第13M0S晶体管, 所述第6M0S晶体管的栅极端子连接在所述第10M0S晶体管的栅极端子上,所述第6M0S晶体管的输入侧端子连接在所述第10M0S晶体管的输出侧端子上,且所述第6M0S晶体管的输出侧端子被接地, 所述第7M0S晶体管的栅极端子连接在所述第11M0S晶体管的栅极端子上,所述第7M0S晶体管的输入侧端子连接在所述第11M0S晶体管的输出侧端子上,且所述第7M0S晶体管的输出侧端子被接地, 所述第6M0S晶体管的输入侧端子与所述第10M0S晶体管的输出侧端子之间的第3连接点、以及所述第7M0S晶体管的输入侧端子与所述第IlMOS晶体管的输出侧端子之间的第4连接点分别连接在所述第7M0S晶体管的栅极端子与所述第11M0S晶体管的栅极端子之间的第5连接点、以及所述第6M0S晶体管的栅极端子与所述第10M0S晶体管的栅极端子之间的第6连接点上, 所述第8M0S晶体管的栅极端子连接在所述动态差动放大电路部内的所述第I输出电压信号的输出端子上,所述第8M0S晶体管的输入侧端子连接在所述第6M0S晶体管的输入侧端子上,且所述第8M0S晶体管的输出侧端子被接地, 所述第9M0S晶体管的栅极端子连接在所述动态差动放大电路部内的所述第2输出电压信号的输出端子上,第9M0S晶体管的输入侧端子连接在所述第7M0S晶体管的输入侧端子上,且第9M0S晶体管的输出侧端子被接地, 所述第12M0S晶体管的栅极端子连接在所述动态差动放大电路部内的所述第I输出电压信号的输出端子上,所述第12M0S晶体管的输入侧端子连接在电源电压的输入端子上,且所述第12M0S晶体管的输出侧端子连接在所述第10M0S晶体管的输入侧端子上, 所述第13M0S晶体管的栅极端子连接在所述动态差动放大电路部内的所述第2输出电压信号的输出端子上,所述第13M0S晶体管的输入侧端子连接在所述电源电压的输入端子上,且所述第13M0S晶体管的输出侧端子连接在所述第11M0S晶体管的输入侧端子上, 从所述第3连接点以及所述第4连接点输出所述比较结果。
4.根据权利要求2所述的比较器,其特征在于, 所述差动锁存电路部具有沟道极性为第I极性的第6M0S晶体管~第9M0S晶体管、以及沟道极性为与所述第I极性不同的第2极性的第10M0S晶体管~第13M0S晶体管, 所述第6M0S晶体管的栅极端子连接在所述第10M0S晶体管的栅极端子上,所述第6M0S晶体管的输入侧端子连接在所述第10M0S晶体管的输出侧端子上,且所述第6M0S晶体管的输出侧端子被接地, 所述第7M0S晶体管的栅极端子连接在所述第11M0S晶体管的栅极端子上,所述第7M0S晶体管的输入侧端子连接在所述第11M0S晶体管的输出侧端子上,且所述第7M0S晶体管的输出侧端子被接地, 所述第6M0S晶体管的输入侧端子与所述第10M0S晶体管的输出侧端子之间的第3连接点、以及所述第7M0S晶体管的输入侧端子与所述第11M0S晶体管的输出侧端子之间的第4连接点分别连接在所述第7M0S晶体管的栅极端子与所述第11M0S晶体管的栅极端子之间的第5连接点、以及所述第6M0S晶体管的栅极端子与所述第10M0S晶体管的栅极端子之间的第6连接点上, 所述第8M0S晶体管的栅极端子连接在所述动态差动放大电路部内的所述第I输出电压信号的输出端子上,所述第8M0S晶体管的输入侧端子连接在所述第6M0S晶体管的输入侧端子上,且所述第8M0S晶体管的输出侧端子被接地, 所述第9M0S晶体管的栅极端子连接在所述动态差动放大电路部内的所述第2输出电压信号的输出端子上,第9M0S晶体管的输入侧端子连接在所述第7M0S晶体管的输入侧端子上,且第9M0S晶体管的输出侧端子被接地, 所述第12M0S晶体管的栅极端子连接在所述动态差动放大电路部内的所述第I输出电压信号的输出端子上,所述第12M0S晶体管的输入侧端子连接在电源电压的输入端子上,且所述第12M0S晶体管的输出侧端子连接在所述第IOMOS晶体管的输入侧端子上, 所述第13M0S晶体管的栅极端子连接在所述动态差动放大电路部内的所述第2输出电压信号的输出端子上,所述第13M0S晶体管的输入侧端子连接在所述电源电压的输入端子上,且所述第13M0S晶体管的输出侧端子连接在所述第11M0S晶体管的输入侧端子上, 从所述第3连接点以及所述第4连接点输出所述比较结果。
5.根据权利要求3所述的比较器,其特征在于, 所述差动锁存电路部还具有沟道极性为所述第I极性的第14M0S晶体管以及第15M0S晶体管, 所述第14M0S晶体管的栅极端子连接在所述动态差动放大电路部内的所述第I输出电压信号的输出端子上,所述第14M0S晶体管的输入侧端子连接在所述第10M0S晶体管的输入侧端子上,且所述第14M0S晶体管的输出侧端子被接地, 所述第15M0S晶体管的栅极端子连接在所述动态差动放大电路部内的所述第2输出电压信号的输出端子上,所述第15M0S晶体管的输入侧端子连接在所述第11M0S晶体管的输入侧端子上,且所述第15M0S晶体管的输出侧端子被接地。
6.根据权利要求4所述的比较器,其特征在于, 所述差动锁存电路部还具有沟道极性为所述第I极性的第14M0S晶体管以及第15M0S晶体管, 所述第14M0S晶体管的栅极端子连接在所述动态差动放大电路部内的所述第I输出电压信号的输出端子上,所述第14M0S晶体管的输入侧端子连接在所述第10M0S晶体管的输入侧端子上,且所述第14M0S晶体管的输出侧端子被接地, 所述第15M0S晶体管的栅极端子连接在所述动态差动放大电路部内的所述第2输出电压信号的输出端子上,所述第15M0S晶体管的输入侧端子连接在所述第11M0S晶体管的输入侧端子上,且所述第15M0S晶体管的输出侧端子被接地。
7.根据权利要求2~6中的任意一项所述的比较器,其特征在于, 还具备补偿偏移电压 的偏移电压补偿电路, 所述偏移电压补偿电路具有: 第I补偿用MOS晶体管,其输入侧以及输出侧端子分别连接在所述第IMOS晶体管的输入侧以及输出侧端子上; 第2补偿用MOS晶体管,其输入侧以及输出侧端子分别连接在所述第2M0S晶体管的输入侧以及输出侧端子上; 电压调整部,其连接在所述第I补偿用MOS晶体管以及所述第2补偿用MOS晶体管的各栅极端子上,调整各栅极电压; 控制电路部,其控制所述电压调整部对所述第I补偿用MOS晶体管以及所述第2补偿用MOS晶体管的所述栅极电压的调整动作;以及 切换部,其切换将所述第I输入电压信号以及所述第2输入电压信号进行比较的动作和补偿所述偏移电压的动作。
8.根据权利要求2~6中的任意一项所述的比较器,其特征在于, 还具备补偿偏移电压的偏移电压补偿电路, 所述偏移电压补偿电路具有:第I可变电容元件,其连接在所述动态差动放大电路部内的所述第I输出电压信号的输出端子上; 第2可变电容元件,其连接在所述动态差动放大电路部内的所述第2输出电压信号的输出端子上; 控制电路部,其对所述第I可变电容元件以及所述第2可变电容元件的电容进行调整控制;以及 切换部,其对将所述第I输入电压信号以及所述第2输入电压信号进行比较的动作、以及补偿所述偏移电压的动作进行切换。
9.根据权利要求2~6中的任意一项所述的比较器,其特征在于, 所述动态差动放大电路部还具有沟道极性为所述第I极性的第16M0S晶体管以及第17M0S晶体管, 所述第16M0S晶体管的输入侧以及输出侧端子分别连接在所述第IMOS晶体管的输入侧以及输出侧端子上,且所述第16M0S晶体管的栅极端子连接在第3输入电压信号的输入端子上, 所述第17M0S晶体管的输入侧以及输出侧端子分别连接在所述第2M0S晶体管的输入侧以及输出侧端子上,且所述第17M0S晶体管的栅极端子连接在第4输入电压信号的输入端子上, 所述第IMOS晶体管、第2M0S晶体管、第16M0S晶体管以及第17M0S晶体管的各自的沟道宽度W和沟道长度L之比W/L被调整为能够以规定的插值电压来进行比较动作。
10.根据权利要求7所述的比较器,其特征在于, 所述动态差动放大电路部还具有沟道极性为所述第I极性的第16M0S晶体管以及第17M0S晶体管, 所述第16M0S晶体管的输入侧以及输出侧端子分别连接在所述第IMOS晶体管的输入侧以及输出侧端子上,且所述第16M0S晶体管的栅极端子连接在第3输入电压信号的输入端子上, 所述第17M0S晶体管的输入侧以及输出侧端子分别连接在所述第2M0S晶体管的输入侧以及输出侧端子上,且所述第17M0S晶体管的栅极端子连接在第4输入电压信号的输入端子上, 所述第IMOS晶体管、第2M0S晶体管、第16M0S晶体管以及第17M0S晶体管的各自的沟道宽度W和沟道长度L之比W/L被调整为能够以规定的插值电压来进行比较动作。
11.根据权利要求8所述的比较器,其特征在于, 所述动态差动放大电路部还具有沟道极性为所述第I极性的第16M0S晶体管以及第17M0S晶体管, 所述第16M0S晶体管的输入侧以及输出侧端子分别连接在所述第IMOS晶体管的输入侧以及输出侧端子上,且所述第16M0S晶体管的栅极端子连接在第3输入电压信号的输入端子上, 所述第17M0S晶体管的输入侧以及输出侧端子分别连接在所述第2M0S晶体管的输入侧以及输出侧端子上,且所述第17M0S晶体管的栅极端子连接在第4输入电压信号的输入端子上,所述第IMOS晶体管、第2M0S晶体管、第16M0S晶体管以及第17M0S晶体管的各自的沟道宽度W和沟道长度L之比W/L被调整为能够以规定的插值电压来进行比较动作。
12.—种模数转换器,具有: 多个比较器,该多个比较器被输入输入电压信号、与该输入电压信号进行比较的参考电压信号以及时钟信号,并对所述输入电压信号和所述参考电压信号的比较结果进行输出;以及 编码器,其根据从所述多个比较器输出的所述比较结果来输出与所述输入电压信号相对应的数字信号, 其中,所述比较器具有: 动态差动放大电路部,其根据所述时钟信号进行动作,输出分别与所述输入电压信号以及所述参考电压信号的值相对应且将所述输入电压信号以及所述参考电压信号放大后的第I输出电压信号以及第2输出电压信号,在所述时钟信号为第一状态时,阻断贯通电流,将所述第1输出电压信号以及所述第2输出电压信号的电压值预充电到规定的电压值,并且,在所述时钟信号为第二状态时,不流通贯通电流,并使所述第1输出电压信号以及所述第2输出电压信号的电压值以相同的时序向相同方向变化,并且使所述第1输出电压信号以及所述第2输出电压信号的电压值间产生电压差;以及 差动锁存电路部,其不需要时钟信号而根据所述第I输出电压信号以及所述第2输出电压信号进行动作,保持且输出所述输入电压信号和所述参考电压信号的所述比较结果。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5688586B2 (ja) * 2011-09-21 2015-03-25 富士通株式会社 コンパレータシステム、アナログデジタルコンバータおよびコンパレータの閾値補正方法。
JP5807549B2 (ja) 2012-01-10 2015-11-10 富士通株式会社 比較回路およびa/d変換回路
US8836375B2 (en) * 2012-09-06 2014-09-16 Lsi Corporation Continuously self-calibrated latched comparator
US9077320B2 (en) * 2012-09-20 2015-07-07 Mediatek Inc. Method and apparatus for performing offset adjustment upon dynamic comparator
JP5942798B2 (ja) 2012-11-12 2016-06-29 富士通株式会社 比較回路およびa/d変換回路
TWI501558B (zh) 2012-11-13 2015-09-21 Ind Tech Res Inst 栓鎖裝置及其應用
JP5965825B2 (ja) * 2012-11-30 2016-08-10 株式会社ソシオネクスト コンパレータ及びその補正方法
CN103051289B (zh) * 2012-12-20 2015-04-29 清华大学深圳研究生院 低时钟串扰的预放大器、动态比较器及电路
JP2014131148A (ja) * 2012-12-28 2014-07-10 Renesas Electronics Corp 半導体装置及びその入力オフセット電圧補正方法
US8981982B2 (en) * 2013-04-05 2015-03-17 Maxlinear, Inc. Multi-zone data converters
US8928506B2 (en) * 2013-04-09 2015-01-06 Maxlinear, Inc. Successive approximation analog-to-digital converter (ADC) with dynamic search algorithm
US9083376B2 (en) 2013-04-25 2015-07-14 Maxlinear, Inc. Successive approximation register analog-to-digital converter
EP3014945B1 (en) 2013-06-25 2019-09-11 Nokia Technologies Oy Device to device communication security
JP6122720B2 (ja) * 2013-07-17 2017-04-26 ルネサスエレクトロニクス株式会社 電源電圧遷移照合回路、電源電圧遷移照合方法、及び半導体集積回路
JP6299437B2 (ja) * 2014-05-30 2018-03-28 富士通株式会社 コンパレータ、電子回路、及びダブルテイルコンパレータの制御方法
EP3068022B1 (en) * 2015-03-13 2019-03-06 Nxp B.V. Discharging an input capacitor of a switch mode power supply
TWI669964B (zh) 2015-04-06 2019-08-21 日商新力股份有限公司 Solid-state imaging device, electronic device, and AD conversion device
US9419638B1 (en) 2015-06-01 2016-08-16 Nvidia Corporation High speed comparator with digitally calibrated threshold
US10230361B2 (en) * 2015-08-28 2019-03-12 Perceptia Devices Australia Pty Ltd High-speed clocked comparators
US20170230034A1 (en) * 2016-02-04 2017-08-10 Mediatek Inc. Comparator circuits
EP3503535A4 (en) * 2016-08-22 2019-09-04 Sony Semiconductor Solutions Corporation Comparator, ad converter, solid state imaging device, electronic apparatus, and comparator control method
US20190208151A1 (en) * 2016-08-22 2019-07-04 Sony Semiconductor Solutions Corporation Solid-state imaging apparatus, method for driving solid-state imaging apparatus, and electronic equipment
US9852783B1 (en) * 2016-09-23 2017-12-26 Qualcomm Technologies, Inc. Metal-oxide semiconductor (MOS) transistor offset-cancelling (OC), zero-sensing (ZS) dead zone, current-latched sense amplifiers (SAs) (CLSAs) (OCZS-SAs) for sensing differential voltages
WO2018216677A1 (ja) * 2017-05-23 2018-11-29 株式会社村田製作所 比較回路
EP3419168A1 (en) * 2017-06-23 2018-12-26 ams AG Avalanche diode arrangement and method for controlling an avalanche diode arrangement
JPWO2019003757A1 (ja) * 2017-06-29 2020-04-30 パナソニックIpマネジメント株式会社 電磁弁駆動制御回路、電磁弁駆動装置及び燃料噴射装置
US20190286178A1 (en) * 2018-03-15 2019-09-19 Samsung Display Co., Ltd. Wide common mode high resolution comparator
TWI672002B (zh) * 2018-09-17 2019-09-11 創意電子股份有限公司 比較器電路系統
RU2696557C1 (ru) * 2018-11-21 2019-08-02 Федеральное государственное бюджетное образовательное учреждение высшего образования "Поволжский государственный технологический университет" Способ аналого-цифрового преобразования и устройство для его осуществления

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1622459A (zh) * 2004-12-22 2005-06-01 东南大学 互补金属氧化物半导体比较器
CN101232286A (zh) * 2007-01-25 2008-07-30 夏普株式会社 A/d转换器

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4370367A (en) * 1978-08-23 1983-01-25 Metco Inc. Self-bonding flame spray wire for producing a readily grindable coating
JPH0234490B2 (ja) * 1982-11-26 1990-08-03 Nippon Electric Co Denatsuhikakukairo
JP2523998B2 (ja) * 1991-01-31 1996-08-14 株式会社東芝 コンパレ―タ
JP2934520B2 (ja) * 1991-03-20 1999-08-16 富士通株式会社 レベル判定回路
KR970705872A (ko) * 1995-07-11 1997-10-09 요트. 게. 아. 롤페즈 디지탈 N-비트 그레이 코드를 발생하는 아날로그 대 디지탈 컨버터(Analog-to-digital converter for generating a digital N-bit gray-code)
JPH0974340A (ja) * 1995-09-04 1997-03-18 Toshiba Corp コンパレータ回路
JPH0983316A (ja) * 1995-09-07 1997-03-28 Sanyo Electric Co Ltd コンパレータおよびアナログ−デジタル変換回路
US6084538A (en) * 1997-09-05 2000-07-04 Cirrus Logic, Inc. Offset calibration of a flash ADC array
US6288666B1 (en) * 1999-11-08 2001-09-11 Intel Corporation High accuracy comparator
JP4178702B2 (ja) * 1999-12-28 2008-11-12 ソニー株式会社 差動増幅器、コンパレータ、及びa/dコンバータ
JP2002237743A (ja) * 2001-02-09 2002-08-23 Sony Corp コンパレータ及びa/dコンバータ
US6710733B2 (en) * 2001-06-29 2004-03-23 Sony Corporation Comparator circuit
JP2003218698A (ja) * 2002-01-25 2003-07-31 Sony Corp 並列型ad変換器
US20040027185A1 (en) * 2002-08-09 2004-02-12 Alan Fiedler High-speed differential sampling flip-flop
CN101346880A (zh) * 2005-12-20 2009-01-14 松下电器产业株式会社 比较器和a/d转换器
JP2007318457A (ja) * 2006-05-25 2007-12-06 Sony Corp コンパレータ並びにa/d変換器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1622459A (zh) * 2004-12-22 2005-06-01 东南大学 互补金属氧化物半导体比较器
CN101232286A (zh) * 2007-01-25 2008-07-30 夏普株式会社 A/d转换器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
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