KR20110093769A - 비교기 및 아날로그 디지털 변환기 - Google Patents

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Abstract

본 발명은, 비교기 및 이것을 구비하는 A/D 변환기에 있어서, 종래의 비교기에서 존재하는 극성이 상이한 2개의 클록 신호 사이의 타이밍 어긋남의 문제를 해소하고, 보다 저전력 동작을 가능하게 한다. 제1 및 제2 입력 전압 신호, 및 클록 신호가 입력되고, 클록 신호에 기초하여 동작하고, 제1 및 제2 입력 전압 신호의 값에 각각 대응하고 또한 증폭된 제1 및 제2 출력 전압 신호를 출력하는 차동(差動) 증폭 회로부와, 제1 및 제2 출력 전압 신호에 기초하여 동작하고, 제1 및 제2 입력 전압 신호의 비교 결과를 유지하고 또한 출력하는 차동 래치 회로부를 구비하는 비교기, 및 이것을 복수 개 구비하는 A/D 변환기를 제공한다.

Description

비교기 및 아날로그 디지털 변환기{COMPARATOR AND ANALOG/DIGITAL CONVERTER}
본 발명은, 비교기 및 이것을 구비하는 A/D 변환기에 관한 것이며, 보다 상세하게는, 복수 개의 MOS 트랜지스터를 사용하여 구성한 비교기 및 이것을 구비하는 A/D 변환기에 관한 것이다.
종래, 아날로그 디지털(A/D: Analog to Digital) 변환기 등에 사용하기 위한 각종 비교기[콤퍼레이터(comparator)]가 제안되어 있다(예를 들면, 특허 문헌 1 및 비특허 문헌 1 참조). 여기서, 비특허 문헌 1에 제안되어 있는 것과 같은 구성의 비교기에 대하여, 도 18, 도 19 및 도 20의 (A)~(C)를 참조하면서 설명한다. 도 18은 비교기의 동작 전(준비 단계)의 상태를 나타낸 도면이며, 도 19는 동작 시의 상태를 나타낸 도면이다. 또한, 도 20의 (A)~(C)는, 각각 비교기의 출력 전압, 비교기 내의 차동(差動) 프리앰프 회로부의 출력 전압 및 비교기를 제어하는 클록 신호의 시간 변화를 나타낸 도면이다.
종래의 비교기(400)는, 도 18에 나타낸 바와 같이, 입력측[전단(前段)]에 배치된 다이나믹한 차동 프리앰프 회로부(200)와, 출력측[후단(後段)]에 배치된 차동 래치 회로부(300)로 구성된다. 그리고, 도 18 중의 부호 G, S 및 D는, 각각 MOS 트랜지스터의 게이트 단자, 소스 단자 및 드레인 단자를 나타내고 있다.
차동 프리앰프 회로부(200)는, 3개의 NMOS(Negative channel Metal Oxide Semiconductor) 트랜지스터(201~203)와, 2개의 PMOS(Positive channel Metal Oxide Semiconductor) 트랜지스터(204) 및 (205)로 구성된다. 그리고, PMOS 트랜지스터는, 채널[전류로(電流路)]의 극성(極性)이 p형이며, 그 게이트 단자에 「L」상태의 전압 신호가 입력되면 ON 상태로 되어, 소스 단자로부터 드레인 단자에 전류가 흐르는 MOS 트랜지스터이다. 한편, NMOS 트랜지스터는, 채널의 극성이 n형이며, 그 게이트 단자에 「H」상태의 전압 신호가 입력되면 ON 상태로 되어, 드레인 단자로부터 소스 단자에 전류가 흐르는 MOS 트랜지스터이다.
차동 프리앰프 회로부(200)를 구성하는 이들 MOS 트랜지스터는, 각각의 트랜지스터가 소정의 동작을 행하도록, 도 18에 나타낸 바와 같은 구성으로 서로 접속된다. 또한, NMOS 트랜지스터(201) 및 (202)의 게이트 단자는, 각각 입력 단자(206) 및 (207)와 접속된다. NMOS 트랜지스터(203), 및 2개의 PMOS 트랜지스터(204) 및 (205)의 게이트 단자는, 클록 신호 CLK가 입력되는 클록 단자(208)와 접속된다. 또한, PMOS 트랜지스터(204) 및 (205)의 소스 단자는, 전원 전압 Vs의 전원 단자(310)와 접속된다. 즉, 차동 프리앰프 회로부(200)의 동작은, NMOS 트랜지스터(203), 및 PMOS 트랜지스터(204) 및 (205)의 게이트 단자에 입력되는 클록 신호에 의해 제어된다.
차동 래치 회로부(300)는, 4개의 NMOS 트랜지스터(301~304)와, 3개의 PMOS 트랜지스터(305~307)로 구성된다. 차동 래치 회로부(300) 내에서는, 이들 MOS 트랜지스터는, 각각의 트랜지스터가 소정의 동작을 행하도록, 도 18에 나타낸 바와 같은 구성으로 서로 접속된다.
또한, 차동 래치 회로부(300) 내의 PMOS 트랜지스터(307)의 게이트 단자는, 클록 단자(311)와 접속되고, 이 클록 단자(311)에는 차동 프리앰프 회로부(200)[클록 단자(208)]에 입력되는 클록 신호 CLK과는 역상(逆相)의 클록 신호가 입력된다. PMOS 트랜지스터(307)의 동작은, 이 역상의 클록 신호에 의해 제어된다. 즉, 2개의 NMOS 트랜지스터(301) 및 (302), 및 2개의 PMOS 트랜지스터(305) 및 (306)로 이루어지는 래치 회로의 동작의 제어는, 역상의 클록 신호에 의해 PMOS 트랜지스터(307)를 ON/OFF 제어하여 행해진다. 또한, PMOS 트랜지스터(307)의 소스 단자는 전원 전압 Vs의 전원 단자(310)와 접속된다.
또한, 차동 래치 회로부(300) 내의 NMOS 트랜지스터(303) 및 (304)의 게이트 단자는, 각각 차동 프리앰프 회로부(200)의 출력 단자(노드)(N1) 및 (N2)와 접속된다. NMOS 트랜지스터(303) 및 (304)는 차동 프리앰프 회로부(200)로부터의 출력 신호에 의해 ON/OFF 제어되어, 래치 회로에 흐르는 전류를 제어한다. 즉, 차동 래치 회로부(300)의 동작은, PMOS 트랜지스터(307)의 게이트 단자에 입력되는 클록 신호, 및 NMOS 트랜지스터(303) 및 (304)에 입력되는 차동 프리앰프 회로부(200)로부터의 출력 전압 신호에 의해 제어된다.
다음에, 종래의 비교기(400)의 동작을, 도 18, 도 19 및 도 20의 (A)~(C)를 참조하면서 보다 구체적으로 설명한다.
동작의 준비 단계(이하, 상태 1이라고 함)에서는, 도 18에 나타낸 바와 같이, 비교기(400)의 클록 단자(208) 및 (311)에는, 각각 「L(Low)」상태 및 「H(High)」상태의 클록 전압이 입력된다. 이 경우, 차동 프리앰프 회로부(200) 내의 2개의 PMOS 트랜지스터(204) 및 (205)가 ON 상태로 되고, NMOS 트랜지스터(203)는 OFF 상태로 된다. 이 때, NMOS 트랜지스터(203)는 OFF 상태이므로, 차동 프리앰프 회로부(200) 내에 관통 전류는 흐르지 않지만, PMOS 트랜지스터(204) 및 (205)가 ON 상태이므로, 전원 전압 Vs에 의해 차동 프리앰프 회로부(200) 내의 노드(N1) 및 (N2)의 전압이 상승한다. 이 결과, 차동 프리앰프 회로부(200) 내의 노드(N1) 및 (N2)로부터 각각 출력되는 전압 Vg1 및 Vg2는 모두 「H」상태로 된다.
한편, 상태 1에서는, 차동 래치 회로부(300) 내의 PMOS 트랜지스터(307)의 게이트 단자에는 [H] 상태의 클록 전압이 입력되므로, PMOS 트랜지스터(307)는 OFF 상태로 된다. 이 경우, 전원 전압 Vs 측으로부터 2개의 NMOS 트랜지스터(301) 및 (302), 및 2개의 PMOS 트랜지스터(305) 및 PMOS 트랜지스터(306)로 이루어지는 래치 회로에 전류는 흐르지 않는다. 또한, 상태 1에서는, 차동 래치 회로부(300) 내의 NMOS 트랜지스터(303) 및 (304)의 게이트 전압(Vg1 및 Vg2)은 「H」상태이므로, 이들 트랜지스터는 모두 ON 상태로 된다. 이로써, 차동 래치 회로부(300) 내의 노드 (N3) 및 (N4)의 전위는, 어스와 같은 전위, 즉 제로 전위로 된다. 이 결과, 비교기(400)의 출력 단자(312) 및 (313)로부터 각각 출력되는 전압 Vo1 및 전압 Vo2는 모두 「L」상태로 된다.
그리고, 도 20의 (A)~(C)에 나타낸 특성 중에서는 시각 t1 이전의 특성이, 상태 1에서의 비교기(400)의 출력 전압 Vo1 및 전압 Vo2, 차동 프리앰프 회로부(200)의 출력 전압 Vg1 및 Vg2, 및 클록 단자(208) 및 (311)에 입력되는 클록 전압의 변화의 상태를 나타내고 있다. 단, 도 20의 (A)~(C)의 특성에서는, 「H」상태가 1[V]에 대응하고, 「L」상태가 0[V]에 대응하고 있다.
다음에, 비교기(400)의 동작 시의 상태(이하, 상태 2라고 함)를, 도 19를 참조하면서 설명한다. 단, 도 19의 예에서는, 비교기(400)의 한쪽의 입력 단자(206)에 입력되는 전압 Vi1이, 다른 쪽의 입력 단자(207)에 입력되는 전압 Vi2보다 클 (Vi1>Vi2)의 경우를 고려한다.
상태 2에서는, 클록 단자(208)에 입력되는 클록 전압이 [H] 상태로 변화한다. 이로써, 차동 프리앰프 회로부(200) 내의 2개의 PMOS 트랜지스터(204) 및 (205)는 OFF 상태로 되고, NMOS 트랜지스터(203)는 ON 상태로 된다. 상태 1(준비 단계)에서는, 차동 프리앰프 회로부(200) 내의 노드(N1) 및 (N2)의 전압값은 「H」상태였으므로, 상태 2에 있어서 NMOS 트랜지스터(203)가 ON 상태로 되면, NMOS 트랜지스터(201~203)를 통하여, 어스에 전류가 흐른다. 이로써, 노드(N1) 및 (N2)의 전압값은 시간의 경과와 함께 저하되어, 「L」상태로 천이(遷移)한다.
단, 이 때, 2개의 NMOS 트랜지스터(201) 및 (202)에는, 이들 트랜지스터의 게이트 단자에 인가되어 있는 입력 전압 Vi1 및 Vi2에 대응한 전류가 흐른다. 도 19의 예에서는, Vi1>Vi2이므로, NMOS 트랜지스터(201)에 흐르는 전류는 NMOS 트랜지스터(202)에 흐르는 전류보다 커지게 된다. 그 결과, 노드(N1)에서의 출력 전압 Vg1의 시간에 대한 전압 강하 비율은, 노드(N2)에서의 출력 전압 Vg2의 시간에 대한 전압 강하 비율보다 커지게 된다.
이 상태를 도 20의 (B)에 나타낸다. 비교기(400)의 상태를 상태 2로 전환한 후(시각 t1 이후)는, 노드(N1)에서의 출력 전압 Vg1 쪽이, 노드(N2)에서의 출력 전압 Vg2보다 신속하게 「L」상태로 천이한다. 그러므로, 비교기 상태를 상태 2로 전환하고 나서 노드(N2)에서의 출력 전압 Vg2가 「L」상태로 천이할 때까지의 기간은, 출력 전압 Vg2는 노드(N1)에서의 출력 전압 Vg1보다 높아진다. 즉, 노드(N2)에서의 출력 전압 Vg2의 천이 기간 중에는, 차동 래치 회로부(300) 내의 NMOS 트랜지스터(304)의 게이트 전압은, NMOS 트랜지스터(303)의 게이트 전압보다 높아진다.
또한, 상태 2로 되면, 클록 단자(311)에 입력되는 클록 전압이 [L] 상태로 변화되고, 차동 래치 회로부(300) 내의 PMOS 트랜지스터(307)가 ON 상태로 된다. 이로써, 2개의 NMOS 트랜지스터(301) 및 (302), 및 2개의 PMOS 트랜지스터(305) 및 (306)로 이루어지는 래치 회로에 전류가 흐르기 시작한다. 그러나, 전술한 바와 같이 노드(N2)에서의 출력 전압 Vg2의 천이 기간 중에는, NMOS 트랜지스터(304)의 게이트 전압은, NMOS 트랜지스터(303)의 게이트 전압보다 높아지므로, 노드(N3)에서의 전위(Vo1)가 노드(N4)에서의 전위(Vo2)보다 약간 높아진다.
이 상태를 도 20의 (A)에 나타낸다. 상태 2로 전환한 후(시각 t1 이후), 시간이 경과함에 따라 함께 노드(N3)의 출력 전압 Vo1(실선) 및 노드(N4)의 출력 전압 Vo2[파선(破線)]는 모두 상승하지만, 시각 t2 부근에서 출력 전압 Vo1이 출력 전압 Vo2보다 높아지기 시작한다. 이로써, 2개의 NMOS 트랜지스터(301) 및 (302), 및 2개의 PMOS 트랜지스터(305) 및 (306)로 이루어지는 래치 회로 내에 정귀환(正歸還)이 작용한다(이 동작에 대해서는, 후술하는 본 발명의 설명에서 상세하게 설명한다). 이 결과, 도 20의 (A)에 나타낸 바와 같이, 시각 t2 이후는, 노드(N3)의 출력 전압 Vo1은 계속 상승하여, 최종적으로 [H] 상태로 고정된다. 한편, 노드(N4)에서의 출력 전압 Vo2는 계속 저하되어, 최종적으로는 [L] 상태로 고정된다. 이로써, 입력 전압 Vi1 및 Vi2의 비교 상태(비교 결과)가 차동 래치 회로부(300) 내에서 유지되고, 또한 출력 단자(312) 및 (313)로부터 출력된다.
또한, 이 때, 노드(N4)에 게이트 단자가 접속되어 있는 래치 회로 내의 PMOS 트랜지스터(305)는 ON 상태로 되고, NMOS 트랜지스터(301)는 OFF 상태로 된다(도 19 참조). 한편, 노드(N3)에 게이트 단자가 접속되어 있는 래치 회로 내의 PMOS 트랜지스터(306)는 OFF 상태로 되고, NMOS 트랜지스터(302)는 ON 상태로 된다(도 19 참조). 또한, 2개의 NMOS 트랜지스터(303) 및 (304)에 인가되는 게이트 전압(Vg1 및 Vg2)은 모두 「L」상태로 되므로, NMOS 트랜지스터(303) 및 (304)는 OFF 상태로 된다. 그러므로, 차동 래치 회로부(300) 내에 정상(定常) 전류(관통 전류)는 흐르지 않는다. 종래의 비교기(400)는, 전술한 바와 같이 하여 동작한다.
미국 특허 제6,084,538호
D. Schinkel, E. Mensink, E. Klumperink, E. Van Tuiji, B. Nauta: "A Double-Tail Latch-Type Voltage Sense Amplifier with 18ps Setup＋Hold Time", IEEE, ISSCC 2007, Dig. of Tech. Paper, pp. 314-315, Feb. 2007
전술한 종래의 비교기의 회로 구성에서는, 전단의 차동 프리앰프 회로부 및 후단의 차동 래치 회로부의 동작을 서로 극성이 상이한 2개의 클록 신호로 각각 제어한다. 그러므로, 클록 회로의 소비 전력이 크다는 문제가 있다.
또한, 종래의 비교기에서는, 극성이 상이한 2개의 클록 신호 사이의 타이밍·스큐[timing skew(어긋남)]가 발생하면, 비교기의 성능에 큰 영향을 준다. 예를 들면 도 18 및 도 19에 나타낸 비교기(400)에 있어서, 클록 단자(208)에 입력되는 클록 신호의 상승의 타이밍이, 클록 단자(311)에 입력되는 클록 신호의 하강의 타이밍보다 빠를 경우, 2개의 NMOS 트랜지스터(301) 및 (302), 및 2개의 PMOS 트랜지스터(305) 및 (306)로 이루어지는 래치 회로가 동작하기 전에, 차동 래치 회로부(300) 내의 NMOS 트랜지스터(303) 및 (304)의 게이트 전압이 「L」상태로 된다. 이 경우, 래치 회로가 동작해도 노드 (N3) 및 (N4) 사이에 전위차가 생기지 않아, 입력 전압값의 비교가 곤란해져, 비교기(400)가 오동작한다.
또한, 반대로, 클록 단자(208)에 입력되는 클록 신호의 상승의 타이밍이, 클록 단자(311)에 입력되는 클록 신호의 하강의 타이밍보다 늦을 경우, 래치 회로가 동작한 시점(時点)에서도, NMOS 트랜지스터(303) 및 (304)의 게이트 전압이 「H」상태인 채이다. 이 경우, NMOS 트랜지스터(303) 및 (304)의 게이트 전압이 모두 ON 상태로 되어, 래치 회로에 큰 관통 전류가 흐른다.
상기 문제를 발생시키지 않고 비교기를 정상 동작시키기 위해서는, 극성이 상이한 2개의 클록 신호의 상승/하강의 타이밍을 매우 양호한 정밀도로 맞출 필요가 있다. 종래의 비교기는, 전술한 바와 같이, 상태를 전환한 직후에 발생하는 차동 프리앰프 회로부로부터의 2개의 출력 전압의 차를 이용하여 동작한다. 상태를 전환하고 나서 차동 프리앰프 회로부로부터의 2개의 출력 전압에 차가 생기기 시작할 때까지의 시간 td는, 도 20의 (A)에 나타낸 바와 같이, 약 50~100 psec이다. 그러므로, 상기한 문제점을 해결하기 위해서는, 극성이 상이한 2개의 클록 신호 사이의 타이밍 어긋남을 수 psec 정도 이내로 할 필요가 있다. 그러나, 이 방법에서는, 극성이 상이한 2개의 클록 신호 사이의 타이밍을 고정밀도로 제어할 필요가 있으므로, 매우 사용하기 어렵다는 문제가 있었다.
본 발명은, 상기 문제점을 해결하기 위해 이루어진 것이며, 본 발명의 목적은, 전술한 극성이 상이한 2개의 클록 신호 사이의 타이밍 어긋남에 의해 생기는 문제를 해소하고, 보다 저전력 동작이 가능한 비교기 및 이것을 구비하는 A/D 변환기를 제공하는 것이다.
상기 문제점을 해결하기 위해, 본 발명의 비교기에서는, 제1 및 제2 입력 전압 신호, 및 클록 신호가 입력되고, 클록 신호에 기초하여 동작하고, 제1 및 제2 입력 전압 신호의 값에 각각 대응하고 또한 증폭된 제1 및 제2 출력 전압 신호를 출력하는 차동 증폭 회로부를 구비하는 구성으로 하였다. 또한, 본 발명의 비교기에서는, 제1 및 제2 출력 전압 신호에 기초하여 동작하고, 제1 및 제2 입력 전압 신호의 비교 결과를 유지하고 또한 출력하는 차동 래치 회로부를 구비하는 구성으로 하였다. 즉, 본 발명에서는, 차동 증폭 회로부로부터 출력된 제1 및 제2 출력 전압 신호를 사용하여, 차동 래치 회로부의 동작을 제어한다.
또한, 본 발명의 아날로그 디지털 변환기에서는, 입력 전압 신호, 상기 입력 전압 신호와 비교하는 참조 전압 신호 및 클록 신호가 입력되고, 입력 전압 신호와 참조 전압 신호와의 비교 결과를 출력하는 상기 본 발명의 복수 개의 비교기와 복수 개의 비교기로부터 출력되는 비교 결과에 기초하여, 입력 전압 신호에 대응하는 디지털 신호를 출력하는 인코더를 구비하는 구성으로 하였다.
본 발명에서는, 차동 증폭 회로부의 동작은 클록 신호로 제어하지만, 차동 래치 회로부의 동작은, 차동 증폭 회로부로부터 출력된 제1 및 제2 출력 전압 신호에 의해 제어한다. 그러므로, 차동 래치 회로부를 제어하는 신호(제1 및 제2 출력 전압 신호)의 상승/하강의 타이밍은 차동 증폭 회로부에 입력되는 클록 신호의 타이밍에 의존하지 않는다. 따라서, 본 발명에 의하면, 전술한 극성이 상이한 2개의 클록 신호 사이의 타이밍 어긋남에 의해 생기는 문제를 해소할 수 있다.
또한, 본 발명에 의하면, 비교기에 입력하는 클록 신호는, 차동 증폭 회로부에 입력하는 클록 신호뿐이므로, 종래에 비해 저전력이며, 비교기 및 이것을 구비한 A/D 변환기의 구동이 가능하게 된다.
도 1은 제1 실시예의 비교기의 개략 회로 구성도이다.
도 2는 제1 실시예의 비교기의 동작 전의 상태를 나타낸 도면이다.
도 3은 제1 실시예의 비교기의 동작 시의 상태를 나타낸 도면이다.
도 4의 (A)는, 제1 실시예의 비교기의 출력 신호의 변화를 나타낸 도면이며, 도 4의 (B)는, 차동 프리앰프 회로부로부터의 출력 전압의 변화를 나타낸 도면이며, 도 4의 (C)는, 비교기의 동작을 제어하는 클록 신호의 변화를 나타낸 도면이다.
도 5는 비교기의 감도 특성을 나타낸 도면이다.
도 6은 제1 실시예의 A/D 변환기의 개략적인 구성도이다.
도 7은 제1 실시예에서 사용한 NAND 회로의 입력 신호와 출력 신호와의 관계를 나타낸 진리값표이다.
도 8은 제2 실시예의 비교기의 개략 회로 구성도이다.
도 9는 제2 실시예의 비교기의 보다 상세한 개략적인 구성도이다.
도 10은 제2 실시예의 비교기에 있어서의 보상 동작을 설명하기 위한 도면이다.
도 11은 보상 동작의 타이밍과, 비교 동작의 타이밍의 관계를 나타낸 도면이다.
도 12의 (A)는, 비교기의 오프셋 전압의 분포를 나타낸 도면이며, 도 12의 (B)는, 오프셋 전압의 통계 분포를 나타낸 도면이다.
도 13은 제3 실시예의 비교기의 개략 회로 구성도이다.
도 14는 제4 실시예에서 사용하는 보간(補間) 원리의 개요를 나타낸 도면이다.
도 15는 제4 실시예의 A/D 변환기의 개략적인 구성도이다.
도 16은 제4 실시예의 비교기의 개략 회로 구성도이다.
도 17은 제4 실시예의 비교기에서 사용하는 NMOS 트랜지스터의 개략 상면도이다.
도 18은 종래의 비교기의 동작 전의 상태를 나타낸 도면이다.
도 19는 종래의 비교기의 동작 시의 상태를 나타낸 도면이다.
도 20의 (A)는, 종래의 비교기의 출력 신호의 변화를 나타낸 도면이며, 도 20의 (B)는, 차동 프리앰프 회로부로부터의 출력 전압의 변화를 나타낸 도면이며, 도 20의 (C)는, 비교기의 동작을 제어하는 클록 신호의 변화를 나타낸 도면이다.
이하, 본 발명의 실시예에 관한 비교기 및 A/D 변환기의 예를, 도면을 참조하면서, 이하의 순서로 설명한다. 그리고, 본 발명은 이하의 예에 한정되는 것은 아니다.
1. 제1 실시예: 기본 구성예
2. 제2 실시예: 오프셋 전압 보상 회로부를 구비하는 제1 구성예
3. 제3 실시예: 오프셋 전압 보상 회로부를 구비하는 제2 구성예
4. 제4 실시예: 보간 기능을 구비하는 구성예
< 1. 제1 실시예>
[비교기의 구성]
도 1에, 본 실시예의 비교기의 회로 구성을 나타낸다. 비교기(10)는, 주로, 입력측(전단)에 배치된 다이나믹한 차동 프리앰프 회로부(20)와, 출력측(후단)에 배치된 차동 래치 회로부(30)로 구성된다. 그리고, 도 1 중의 부호 G, S 및 D는 각각 트랜지스터의 게이트 단자, 소스 단자 및 드레인 단자를 나타내고 있다.
차동 프리앰프 회로부(20)(차동 증폭 회로부)는, 3개의 NMOS 트랜지스터(21~23)와, 2개의 PMOS 트랜지스터(24) 및 (25)로 구성된다. 도 1에 나타낸 본 실시예의 비교기(10)의 구성과, 도 18에 나타낸 종래의 비교기(400)의 구성과의 비교로부터 명백한 바와 같이, 본 실시예의 차동 프리앰프 회로부(20)는, 종래의 차동 프리앰프 회로부(200)와 동일한 구성이다. 이하, 차동 프리앰프 회로부(20)를 구성하는 각각의 트랜지스터 사이의 접속 관계를 설명한다.
정전(正轉)측의 NMOS 트랜지스터(21)(이하, 제1 MOS 트랜지스터라고 함)의 게이트 단자는, 한쪽의 입력 전압 Vi1의 신호(제1 입력 전압 신호)가 입력되는 입력 단자(26)와 접속된다.
반전(反轉)측의 NMOS 트랜지스터(22)(이하, 제2 MOS 트랜지스터라고 함)의 게이트 단자는, 다른 쪽의 입력 전압 Vi2의 신호(제2 입력 전압 신호)가 입력되는 입력 단자(27)와 접속된다.
NMOS 트랜지스터(23)(이하, 제3 MOS 트랜지스터라고 함)의 게이트 단자는, 차동 프리앰프 회로부(20)의 동작을 제어하는 클록 신호 CLK가 입력되는 클록 단자(28)와 접속된다. 제3 MOS 트랜지스터(23)의 드레인 단자(입력측 단자)는, 제1 MOS 트랜지스터(21) 및 제2 MOS 트랜지스터(22)의 소스 단자(출력측 단자)와 접속된다. 또한, 제3 MOS 트랜지스터(23)의 소스 단자(출력측 단자)는 접지된다.
PMOS 트랜지스터(24)(이하, 제4 MOS 트랜지스터라고 함)의 게이트 단자는, 클록 단자(28)와 접속된다. 제4 MOS 트랜지스터(24)의 소스 단자(입력측 단자)는 전원 전압 Vs의 입력 단자(41)와 접속된다. 또한, 제4 MOS 트랜지스터(24)의 드레인 단자(출력측 단자)는 제1 MOS 트랜지스터(21)의 드레인 단자(입력측 단자)와 접속된다.
PMOS 트랜지스터(25)(이하, 제5 MOS 트랜지스터라고 함)의 게이트 단자는, 클록 단자(28)와 접속된다. 제5 MOS 트랜지스터(25)의 소스 단자(입력측 단자)는 전원 전압 Vs에 입력 단자(41)와 접속된다. 또한, 제5 MOS 트랜지스터(25)의 드레인 단자(출력측 단자)는 제2 MOS 트랜지스터(22)의 드레인 단자(입력측 단자)와 접속된다.
본 실시예에서는, 클록 단자(28)에 입력되는 클록 신호 CLK에 의해 제4 MOS 트랜지스터(24) 및 제5 MOS 트랜지스터(25)를 ON/OFF 제어하여, 제1 MOS 트랜지스터(21) 및 제2 MOS 트랜지스터의 활성(活性)/불활성(不活性)(동작)을 제어한다.
또한, 차동 프리앰프 회로부(20)의 한쪽의 출력 전압 Vg1은, 차동 프리앰프 회로부(20) 내의 제1 MOS 트랜지스터(21)와 제4 MOS 트랜지스터(24)와의 접속점(N1)[제1 접속점: 이하, 노드(N1)라고 함]로부터 출력된다. 노드(N1)는, 차동 래치 회로부(30) 내의 후술하는 2개의 NMOS 트랜지스터(33) 및 (39), 및 PMOS 트랜지스터(37)의 게이트 단자와 접속된다. 그리고, 본 실시예에서는, 입력 단자(26)에 입력된 전압 Vi1의 신호에 대응하고 또한 증폭된 출력 전압 Vg1이 노드(N1)로부터 출력되고, 그 출력 전압 Vg1의 신호(제1 출력 전압 신호)를 차동 래치 회로부(30)의 동작을 제어하기 위한 1개의 클록 신호 CLK1로서 사용한다.
차동 프리앰프 회로부(20)의 다른 쪽의 출력 전압 Vg2는, 차동 프리앰프 회로부(20) 내의 제2 MOS 트랜지스터(22)와 제5 MOS 트랜지스터(25)와의 접속점 (N2)[제2 접속점: 이하, 노드(N2)라고 함]로부터 출력된다. 노드(N2)는, 차동 래치 회로부(30) 내의 후술하는 2개의 NMOS 트랜지스터(34) 및 (40), 및 PMOS 트랜지스터(38)의 게이트 단자와 접속된다. 그리고, 본 실시예에서는, 입력 단자(27)에 입력된 전압 Vi2의 신호에 대응하고 또한 증폭된 출력 전압 Vg2가 노드(N2)로부터 출력되고, 그 출력 전압 Vg2의 신호(제2 출력 전압 신호)를 차동 래치 회로부(30)의 동작을 제어하기 위한 다른 하나의 클록 신호 CLK2로서 사용한다.
한편, 차동 래치 회로부(30)는, 6개의 NMOS 트랜지스터(31~34, 39) 및 (40)과 4개 PMOS 트랜지스터(35~38)로 구성된다. 이하, 차동 래치 회로부(30)를 구성하는 각각의 트랜지스터 사이의 접속 관계를 설명한다.
NMOS 트랜지스터(31)(이하, 제6 MOS 트랜지스터라고 함)의 게이트 단자는, PMOS 트랜지스터(35)(이하, 제10 MOS 트랜지스터라고 함)의 게이트 단자와 접속된다. 제6 MOS 트랜지스터(31)의 드레인 단자(입력측 단자)는, 제10 MOS 트랜지스터(35)의 드레인 단자(출력측 단자)와 접속된다. 또한, 제6 MOS 트랜지스터(31)의 소스 단자(출력측 단자)는 접지된다.
NMOS 트랜지스터(32)(이하, 제7 MOS 트랜지스터라고 함)의 게이트 단자는, PMOS 트랜지스터(36)(이하, 제11 MOS 트랜지스터라고 함)의 게이트 단자와 접속된다. 제7 MOS 트랜지스터(32)의 드레인 단자(입력측 단자)는, 제11 MOS 트랜지스터(36)의 드레인 단자(출력측 단자)와 접속된다. 또한, 제7 MOS 트랜지스터(32)의 소스 단자(출력측 단자)는, 접지된다.
제6 MOS 트랜지스터(31)의 드레인 단자와 제10 MOS 트랜지스터(35)의 드레인 단자와의 접속점(N3)[제3 접속점: 이하, 노드(N3)라고 함]은, 제7 MOS 트랜지스터(32)의 게이트 단자와 제11 MOS 트랜지스터(36)의 게이트 단자와의 접속점(제5 접속점), 및 한쪽의 출력 전압 Vo1이 출력되는 출력 단자(42)와 접속된다.
또한, 제7 MOS 트랜지스터(32)의 드레인 단자와 제11 MOS 트랜지스터(36)의 드레인 단자와의 접속점 N4(제4 접속점: 이하, 노드(N4)라고 함)는, 제6 MOS 트랜지스터(31)의 게이트 단자와 제10 MOS 트랜지스터(35)의 게이트 단자와의 접속점(제6 접속점), 및 다른 쪽의 출력 전압 Vo2가 출력되는 출력 단자(43)와 접속된다. 즉, 제6 MOS 트랜지스터(31), 제7 MOS 트랜지스터(32), 제10 MOS 트랜지스터(35) 및 제11 MOS 트랜지스터(36)에 의해 래치 회로가 구성된다.
NMOS 트랜지스터(33)(이하, 제8 MOS 트랜지스터라고 함)의 게이트 단자는, 차동 프리앰프 회로부(20) 내의 노드(N1)와 접속된다. 제8 MOS 트랜지스터(33)의 드레인 단자(입력측 단자)는, 제6 MOS 트랜지스터(31)의 드레인 단자(입력측 단자)와 접속된다. 또한, 제8 MOS 트랜지스터(33)의 소스 단자(출력측 단자)는 접지된다.
NMOS 트랜지스터(34)(이하, 제9 MOS 트랜지스터라고 함)의 게이트 단자는, 차동 프리앰프 회로부(20) 내의 노드(N2)와 접속된다. 제9 MOS 트랜지스터(34)의 드레인 단자(입력측 단자)는, 제7 MOS 트랜지스터(32)의 드레인 단자(입력측 단자)와 접속된다. 또한, 제9 MOS 트랜지스터(34)의 소스 단자(출력측 단자)는 접지된다.
PMOS 트랜지스터(37)(이하, 제12 MOS 트랜지스터라고 함)는, 제6 MOS 트랜지스터(31) 및 제10 MOS 트랜지스터(35)로 이루어지는 인버터의 동작을 제어하는 트랜지스터이다. 제12 MOS 트랜지스터(37)의 게이트 단자는, 차동 프리앰프 회로부(20) 내의 노드(N1)와 접속되고, 제12 MOS 트랜지스터(37)는, 노드(N1)로부터 출력되는 전압 Vg1의 신호(CLK1)에 의해 ON/OFF 제어된다. 또한, 제12 MOS 트랜지스터(37)의 소스 단자(입력측 단자)는, 전원 전압 Vs의 입력 단자(41)와 접속된다. 또한, 제12 MOS 트랜지스터(37)의 드레인 단자(출력측 단자)는, 제10 MOS 트랜지스터(35)의 소스 단자(입력측 단자)와 접속된다.
PMOS 트랜지스터(38)(이하, 제13 MOS 트랜지스터라고 함)는, 제7 MOS 트랜지스터(32) 및 제11 MOS 트랜지스터(36)로 이루어지는 인버터의 동작을 제어하는 트랜지스터이다. 제13 MOS 트랜지스터(38)의 게이트 단자는, 차동 프리앰프 회로부(20) 내의 노드(N2)와 접속되고, 제13 MOS 트랜지스터(38)는, 노드(N2)로부터 출력되는 전압 Vg2의 신호(CLK2)에 의해 ON/OFF 제어된다. 또한, 제13 MOS 트랜지스터(38)의 소스 단자(입력측 단자)는, 전원 전압 Vs의 입력 단자(41)와 접속된다. 또한, 제13 MOS 트랜지스터(38)의 드레인 단자(출력측 단자)는 제11 MOS 트랜지스터(36)의 소스 단자(입력측 단자)와 접속된다.
또한, NMOS 트랜지스터(39)(이하, 제14 MOS 트랜지스터라고 함)의 게이트 단자는, 차동 프리앰프 회로부(20) 내의 노드(N1)와 접속된다. 제14 MOS 트랜지스터(39)의 드레인 단자(입력측 단자)는, 제10 MOS 트랜지스터(35)의 소스 단자(입력측 단자)와 접속된다. 또한, 제14 MOS 트랜지스터(39)의 소스 단자(출력측 단자)는 접지된다.
NMOS 트랜지스터(40)(이하, 제15 MOS 트랜지스터라고 함)의 게이트 단자는, 차동 프리앰프 회로부(20) 내의 노드(N2)와 접속된다. 제15 MOS 트랜지스터(40)의 드레인 단자(입력측 단자)는, 제11 MOS 트랜지스터(36)의 소스 단자(입력측 단자)와 접속된다. 또한, 제15 MOS 트랜지스터(40)의 소스 단자(출력측 단자)는 접지된다.
본 실시예에 있어서, 제14 MOS 트랜지스터(39)를 설치하는 이유 및 효과는 다음과 같다. 제10 MOS 트랜지스터(35)와 제12 MOS 트랜지스터(37)와의 접속점에 전하가 남아 있으면, 노이즈의 영향에 의해 비교기(10)가 오동작할 가능성이 있다. 그러나, 도 1에 나타낸 바와 같이, 제14 MOS 트랜지스터(39)를 설치하면, 제10 MOS 트랜지스터(35)와 제12 MOS 트랜지스터(37)와의 접속점에 남은 전하를 제14 MOS 트랜지스터(39)에 의해 방전할 수 있어, 오동작을 확실하게 방지할 수 있다. 또한, 제15 MOS 트랜지스터(40)를 설치하는 이유 및 효과도, 전술한 이유 및 효과와 같다. 그리고, 노이즈의 영향이 작은 경우에는, 제14 MOS 트랜지스터(39) 및 제15 MOS 트랜지스터(40)를 설치하지 않아도 된다.
그리고, 본 발명의 비교기의 구성은 도 1의 예에 한정되지 않고, 전원 전압 Vs와 접지점을 반전하여, 도 1 중의 NMOS 트랜지스터를 PMOS 트랜지스터로 치환하고, 또한 도 1 중의 PMOS 트랜지스터를 NMOS 트랜지스터로 치환해도 된다.
[비교기의 동작]
다음에, 본 실시예의 비교기(10)의 동작을, 도 2, 도 3 및 도 4의 (A)~(C)를 참조하면서 설명한다. 도 2는 비교기(10)의 동작의 전단층(前段層)(준비 단계) 상태(이하, 이 상태를 상태 1이라고 함)를 나타낸 도면이다. 도 3은 비교기(10)의 동작 시 상태(이하, 이 상태를 상태 2라고 함)를 나타낸 도면이다. 또한, 도 4의 (A)~(C)는, 각각 비교기(10)의 출력 전압, 차동 프리앰프 회로부(20)의 출력 전압 및 비교기(10)를 제어하는 클록 신호의 시간 변화를 나타낸 도면이다.
상태 1에서는, 클록 단자(28)에 [L] 상태의 클록 전압이 입력된다. 이로써, 차동 프리앰프 회로부(20) 내의 제4 MOS 트랜지스터(24) 및 제5 MOS 트랜지스터(25)가 ON 상태로 되어, 제3 MOS 트랜지스터(23)는 OFF 상태로 된다(도 2 참조).
이 경우, 제3 MOS 트랜지스터(23)는 OFF 상태이므로, 차동 프리앰프 회로부(20) 내를 관통하는 전류는 흐르지 않지만, 제4 MOS 트랜지스터(24) 및 제5 MOS 트랜지스터(25)가 ON 상태이므로, 전원 전압 Vs에 의해, 차동 프리앰프 회로부(20) 내의 노드(N1) 및 (N2)의 전압이 상승한다. 이 결과, 차동 프리앰프 회로부(20) 내의 노드(N1) 및 (N2)로부터 각각 출력되는 전압 Vg1 및 Vg2는 모두 「H」상태로 된다.
그리고, 노드(N1)로부터 출력되는 「H」상태의 전압 Vg1의 신호(CLK1)는, 차동 래치 회로부(30) 내의 제8 MOS 트랜지스터(33), 제12 MOS 트랜지스터(37) 및 제14 MOS 트랜지스터(39)의 게이트 단자에 입력된다. 이로써, 제12 MOS 트랜지스터(37)는 OFF 상태로 되고, 제8 MOS 트랜지스터(33) 및 제14 MOS 트랜지스터(39)는 ON 상태로 된다.
한편, 노드(N2)로부터 출력되는 「H」상태의 전압 Vg2의 신호(CLK2)는, 차동 래치 회로부(30) 내의 제9 MOS 트랜지스터(34), 제13 MOS 트랜지스터(38) 및 제15 MOS 트랜지스터(40)의 게이트 단자에 입력된다. 이로써, 제13 MOS 트랜지스터(38)는 OFF 상태로 되고, 제9 MOS 트랜지스터(34) 및 제15 MOS 트랜지스터(40)는 ON 상태로 된다.
전술한 바와 같이, 상태 1에서는, 제12 MOS 트랜지스터(37) 및 제13 MOS 트랜지스터(38)는 모두 OFF 상태이므로, 제6 MOS 트랜지스터(31), 제7 MOS 트랜지스터(32), 제10 MOS 트랜지스터(35) 및 제11 MOS 트랜지스터(36)로 이루어지는 래치 회로에 전원 전압 Vs 측으로부터 전류는 흐르지 않는다. 또한, 제8 MOS 트랜지스터(33) 및 제9 MOS 트랜지스터(34)는 ON 상태이므로, 차동 래치 회로부(30) 내의 노드(N3) 및 (N4)의 전위는, 어스와 같은 전위, 즉 제로 전위로 된다. 이 결과, 비교기(10)의 출력 단자(42) 및 (43)로부터 각각 출력되는 전압 Vo1 및 전압 Vo2는 모두 「L」상태로 된다(도 2 참조). 그리고, 이 상태 1에서는, 차동 프리앰프 회로부(20) 및 차동 래치 회로부(30)를 관통하는 전류는 흐르지 않는다.
또한, 상태 1에서는, 제14 MOS 트랜지스터(39)는 ON 상태로 되므로, 제10 MOS 트랜지스터(35)와 제12 MOS 트랜지스터(37)와의 접속점에 남아 있는 전하를 완전히 방전할 수 있다. 또한, 마찬가지로, 상태 1에서는, 제15 MOS 트랜지스터(40)이 ON 상태로 되므로, 제11 MOS 트랜지스터(36)와 제13 MOS 트랜지스터(38)와의 접속점에 남아 있는 전하를 완전히 방전할 수 있다.
그리고, 도 4의 (A)~(C)에 나타낸 특성 중에서는 시각 t1 이전의 특성이, 상태 1에서의 비교기(10)의 출력 전압 Vo1 및 전압 Vo2, 차동 프리앰프 회로부(20)의 출력 전압 Vg1 및 Vg2, 및 클록 전압의 변화의 상태를 나타내고 있다. 단, 도 4의 (A)~(C)의 특성에서는, 「H」상태가 1[V]에 대응하고, 「L」상태가 0[V]에 대응하고 있다.
다음에, 비교기(10)의 동작 시의 상태(상태 2)를, 도 3을 참조하면서 설명한다. 단, 도 3의 예에서는, 비교기(10)의 한쪽의 입력 단자(26)에 입력되는 전압 Vi1이, 다른 쪽의 입력 단자(27)에 입력되는 전압 Vi2보다 큰(Vi1>Vi2) 경우를 고려한다.
상태 2에서는, 클록 단자(28)에 입력되는 클록 전압이 [H] 상태로 변화한다. 이로써, 차동 프리앰프 회로부(20) 내의 제4 MOS 트랜지스터(24) 및 제5 MOS 트랜지스터(25)는 OFF 상태로 되고, 제3 MOS 트랜지스터(23)는 ON 상태로 된다. 상태 1(준비 단계)에서는, 차동 프리앰프 회로부(20) 내의 노드(N1) 및 (N2)의 전압값은 「H」상태였으므로, 상태 2에 있어서 제3 MOS 트랜지스터(23)가 ON 상태로 되면, 제1 MOS 트랜지스터(21), 제2 MOS 트랜지스터(22) 및 제3 MOS 트랜지스터(23)를 통하여, 노드(N1) 및 (N2)로부터 어스에 전류가 흐른다. 이 결과, 노드(N1) 및 (N2)의 전압값은 시간의 경과와 함께 저하되어, 「L」상태로 천이한다.
단, 이 때, 제1 MOS 트랜지스터(21) 및 제2 MOS 트랜지스터(22)에는, 이들 트랜지스터의 게이트 단자에 인가되어 있는 전압 Vi1 및 Vi2에 대응한 전류가 흐른다. 도 3의 예에서는, Vi1>Vi2이므로, 제1 MOS 트랜지스터(21)에 흐르는 전류는 제2 MOS 트랜지스터(22)에 흐르는 전류보다 커지게 된다. 그 결과, 노드(N1)에서의 출력 전압 Vg1의 시간에 대한 전압 강하 비율은, 노드(N2)에서의 출력 전압 Vg2의 시간에 대한 전압 강하 비율보다 커지게 된다.
이 상태를 도 4의 (B)에 나타낸다. 비교기(10) 상태를 상태 2로 전환한 후(시각 t1 이후)에는, 노드(N1)에서의 출력 전압 Vg1 쪽이, 노드(N2)에서의 출력 전압 Vg2보다 신속하게 「L」상태로 천이한다. 그러므로, 동작 개시로부터 출력 전압 Vg2가 「L」상태로 천이할 때까지의 기간은, 출력 전압 Vg2(CLK2)는 출력 전압 Vg1(CLK1)보다 높아진다. 즉, 출력 전압 Vg2의 천이 기간 중에는, 차동 래치 회로부(30) 내의 제9 MOS 트랜지스터(34)의 게이트 전압은, 제8 MOS 트랜지스터(33)의 게이트 전압보다 높아진다. 또한, 상태 2에서는, 출력 전압 Vg1 쪽이, 출력 전압 Vg2보다 신속하게 「L」상태로 천이하므로, 제8 MOS 트랜지스터(33)가, 제9 MOS 트랜지스터(34)보다 먼저 OFF 상태로 된다.
또한, 노드(N2)에서의 출력 전압 Vg2의 천이 기간 중에는, 차동 래치 회로부(30) 내의 제12 MOS 트랜지스터(37) 및 제13 MOS 트랜지스터(38)의 게이트 전압(Vg1 및 Vg2)이 저하되기 시작한다. 이로써, 제12 MOS 트랜지스터(37) 및 제13 MOS 트랜지스터(38)는 모두 ON 상태에 가까워지므로, 제6 MOS 트랜지스터(31), 제7 MOS 트랜지스터(32), 제10 MOS 트랜지스터(35) 및 제11 MOS 트랜지스터(36)로 이루어지는 래치 회로에 전류가 흐르기 시작한다. 그러나, 이 때, 차동 래치 회로부(30) 내의 제8 MOS 트랜지스터(33)는, 제9 MOS 트랜지스터(34)보다 먼저 OFF 상태에 가까워지므로, 노드(N3)에서의 출력 전압 Vo1이 노드(N4)에서의 출력 전압 Vo2보다 약간 높아진다.
노드(N2)에서의 출력 전압 Vg2의 천이 기간 중의 비교기(10)의 출력 전압 Vo1 및 전압 Vo2, 차동 프리앰프 회로부(20)의 출력 전압 Vg1 및 Vg2, 및 클록 전압의 변화의 상태를, 도 4의 (A)~(C)를 참조하면서 구체적으로 설명한다. 비교기(10)의 상태를 상태 2로 전환하면(시각 t1 이후), 상기 래치 회로에 전류가 흐르기 시작하므로, 노드 (N3) 및 (N4)의 출력 전압 Vo1 및 전압 Vo2는 모두 「L」상태로부터 상승하기 시작한다[도 4의 (A) 참조]. 그러나, 노드(N2)의 출력 전압 Vg2의 천이 기간 중에는, 제9 MOS 트랜지스터(34)의 게이트 전압(Vg2)과 제8 MOS 트랜지스터(33)의 게이트 전압 Vg1과의 사이에 전위차 Vg2>Vg1가 생기므로[도 4의 (B) 참조], 도 4의 (A) 중의 시각 t2 부근에서, 노드(N3)에서의 출력 전압 Vo1이 노드(N4)에서의 출력 전압 Vo2보다 높아지기 시작한다. 그리고, 상태를 전환하고 나서, 노드(N3)의 출력 전압 Vo1이 노드(N4)의 출력 전압 Vo2보다 높아지기 시작할 때까지의 기간 td는 약 50~100 psec 정도이다.
이로써, 노드(N3)에 게이트 단자가 접속되어 있는 제7 MOS 트랜지스터(32) 상태는, 보다 ON 상태에 가까워진다. 또한, 노드(N3)에 게이트 단자가 접속되어 있는 다른 한쪽의 제11 MOS 트랜지스터(36)의 상태는, 보다 OFF 상태에 가까워진다. 이 결과, 제7 MOS 트랜지스터(32)에 전류가 흐르기 쉬워져, 노드(N4)의 전압이 저하되기 시작한다.
또한, 이 때, 노드(N3)의 출력 전압 Vo1이 노드(N4)의 출력 전압 Vo2에 비해 높아지는 것에 의해, 노드(N4)에 게이트 단자가 접속되어 있는 제6 MOS 트랜지스터(31) 상태는, 보다 OFF 상태에 가까워진다. 또한, 노드(N4)에 게이트 단자가 접속되어 있는 다른 한쪽의 제10 MOS 트랜지스터(35) 상태는, 보다 ON 상태에 가까워진다. 이 결과, 제6 MOS 트랜지스터(31)에 전류가 흐르기 어려워져, 노드(N3)의 전압이 상승하기 시작한다.
차동 래치 회로부(30) 내에서는, 노드(N2)의 출력 전압 Vg2의 천이 기간 중에 전술한 바와 같은 작용이 시간의 경과에 따라 반복되어, 노드(N3)의 출력 전압 Vo1은 계속 상승하고, 노드(N4)의 출력 전압 Vo2는 계속 저하한다[도 4의 (A) 참조]. 즉, 노드(N2)의 출력 전압 Vg2의 천이 기간 중에는, 제6 MOS 트랜지스터(31), 제7 MOS 트랜지스터(32), 제10 MOS 트랜지스터(35) 및 제11 MOS 트랜지스터(36)로 이루어지는 래치 회로 내에 정귀환이 작용하고, 최종적으로는 노드(N3)에서의 출력 전압 Vo1이 [H] 상태로 고정되고, 노드(N4)에서의 출력 전압 Vo2는 [L] 상태로 고정된다. 이로써, 입력 전압 Vi1 및 Vi2의 비교 상태(비교 결과)는, 차동 래치 회로부(30) 내에서 유지되고, 또한 출력 단자(42) 및 (43)로부터 출력된다.
그리고, 노드 (N3) 및 (N4)의 전압값(출력 전압)이 고정된 후, 제8 MOS 트랜지스터(33) 및 제9 MOS 트랜지스터(34)에 인가되는 게이트 전압[Vg1(CLK1) 및 Vg2(CLK2)]은 모두 「L」상태로 되어, 양 트랜지스터는 OFF 상태로 되므로, 차동 래치 회로부(30) 내에 정상 전류는 흐르지 않는다.
본 실시예의 비교기(10)는, 전술한 바와 같이 하여 동작한다. 그리고, 본 실시예의 비교기(10)에 있어서, 동작 시의 출력 전압 Vo1 및 전압 Vo2 상태(「L」상태 또는 「H」상태)의 조합은, 입력 전압 Vi1 및 Vi2의 대소 관계에 따라 변화한다. 또한, 비교기(10)의 출력 신호로서는, 출력 전압 Vo1 및 전압 Vo2의 신호 중 어느 한쪽을 사용해도 되고, 양자의 차신호를 사용해도 된다.
전술한 동작 설명으로부터 명백한 바와 같이, 본 실시예의 비교기(10)는, 도 18, 도 19 및 도 20의 (A)~(C)에서 설명한 종래의 비교기(400)와 동일한 동작을 하는 것을 알 수 있다. 단, 본 실시예에서는, 차동 프리앰프 회로부(20)로부터의 출력 신호 Vg1 및 Vg2를 사용하여 차동 래치 회로부(30)의 동작을 제어하고 있으므로, 차동 래치 회로부(30)의 동작을 제어하는 전압 신호 Vg1 및 Vg2의 상승/하강의 타이밍은, 차동 프리앰프 회로부(20)에 입력되는 클록 신호 CLK의 타이밍에 의존하지 않는다. 그러므로, 본 실시예에서는, 종래의 비교기(400)에 있어서 극성이 상이한 2개의 클록 신호 사이의 타이밍 어긋남에 의해 생기는 문제를 해소할 수 있다. 따라서, 본 실시예의 비교기(10)에서는, 종래에 비해 보다 안정된 동작이 가능하게 된다.
또한, 본 실시예에서는, 비교기(10)에 입력하는 클록 신호는 1개이므로, 클록 회로를 종래보다 감소할 수 있으므로, 종래에 비해 저전력으로 비교기를 구동할 수 있다.
또한, 본 실시예의 비교기(10)에서는, 제6 MOS 트랜지스터(31) 및 제10 MOS 트랜지스터(35)로 이루어지는 인버터 내에 흐르는 전류는, 제12 MOS 트랜지스터(37) 및 제8 MOS 트랜지스터(33)에 의해 제어된다. 본 실시예에서는, 제12 MOS 트랜지스터(37) 및 제8 MOS 트랜지스터(33)의 게이트 단자에 입력되는 제어 신호 Vg1가 공통이므로, 제12 MOS 트랜지스터(37)에 의해 인버터 내에 전류를 압입(壓入)하는 동작과, 제8 MOS 트랜지스터(33)에 의해 인버터 내에 전류를 끌어 들이는 동작이 동기하여 행해진다. 즉, 이들 트랜지스터로 이루어지는 회로는, 푸시풀형(push-pull type)의 전류 제어 회로로 되어 있다. 또한, 제13 MOS 트랜지스터(38), 제11 MOS 트랜지스터(36), 제7 MOS 트랜지스터(32) 및 제9 MOS 트랜지스터(34)로 구성되어 있는 회로도 마찬가지로 푸시풀형의 전류 제어 회로로 되어 있다. 그러므로, 본 실시예에서는, 이 전류의 푸시풀 작용에 의해, 제6 MOS 트랜지스터(31), 제7 MOS 트랜지스터(32), 제10 MOS 트랜지스터(35) 및 제11 MOS 트랜지스터(36)로 이루어지는 래치 회로의 동작 속도, 즉 비교기(10)의 동작 속도를 빨리할 수 있어, 감도를 높일 수 있다.
여기서, 도 5에, 본 실시예의 비교기(10) 및 종래의 비교기(400)의 감도 특성을 나타낸다. 도 5의 특성의 가로축은, 천이 전압 ΔVin(참조 전압과 입력 전압의 차)로부터 비교기의 오프셋 전압 Voffset을 뺀 값이다. 도 5 중의 가로축의 0[V]의 위치가 비교기로부터 출력되는 신호가 「H」상태 또는 「L」상태의 어느 것인가를 구별하는 임계값 전압으로 된다. 또한, 도 5의 세로축은, 비교기가 「H」상태의 신호를 출력하는 확률 P이며, 가로축의 전압값이 플러스측을 향할수록 비교기가 「H」상태의 신호를 출력할 확률 P가 높아진다. 그리고, 도 5 중의 다이아몬드형으로 나타낸 특성(45)이 본 실시예의 비교기(10)의 감도 특성이며, 사각으로 나타낸 특성(46)이 종래의 비교기(400)의 감도 특성이다.
그리고, 이상적(理想的)인 비교기에서는, 가로축의 전압값 0[V]를 기준으로 하여, 그보다 플러스측이면 100%의 확률로 「H」상태의 신호가 비교기로부터 출력되고, 그보다 마이너스측이면 100%의 확률로 「L」상태의 신호가 비교기로부터 출력된다. 그러나, 실제의 비교기에서는, 회로의 열잡음(thermal noise) 등의 영향에 의해, 도 5에 나타낸 바와 같이, 전압값 0[V] 근방에서 경사를 가진 감도 특성으로 되어, 전압값 0[V] 근방에서 「H」상태의 신호가 출력될 확률 P는 약 50%로 된다. 감도가 높고 또한 고정밀도의 비교기를 얻기 위해서는, 도 5에 나타낸 바와 같은 감도 특성에 있어서, 전압값 0[V] 근방에서의 감도 특성의 경사를 보다 크게 할 필요가 있다.
도 5로부터 명백한 바와 같이, 본 실시예의 비교기(10)의 감도 특성(45)의 전압값 0[V] 근방에서의 경사는, 종래의 비교기(400)의 경사보다 커진다. 또한, 도 5에 나타낸 감도 특성의 표준 편차 ΔVm(σ)를 구하면, 본 실시예의 표준 편차는 ΔVin(σ)=0.66[mV]인데 대하여, 종래의 비교기(400)의 표준 편차는 ΔVin(σ)=2.1[mV]로 된다. 이 결과로부터, 본 실시예의 비교기(10)의 감도는, 종래의 비교기(10)의 감도에 비해 약 3배 향상되어 있는 것을 알 수 있다.
이상으로부터, 본 실시예에서는, 종래의 비교기와 비교하여, 저전력으로 또한 보다 안정된 동작이 가능한 동시에, 고감도(고정밀도)로 동작하는 비교기를 제공할 수 있다.
[A/D 변환기의 구성]
다음에, 전술한 본 실시예의 비교기(10)를 적용한 A/D 변환기의 일례를 설명한다. 도 6에, 그 A/D 변환기의 구성예를 나타낸다. 도 6에 나타낸 A/D 변환기(13)는, 병렬형의 A/D 변환기이며, 주로, 병렬 배치된 복수 개의 비교기(10a~10h)와, 병렬 배치된 복수 개의 NAND 회로(11a~11g)와, 인코더(12)와, 직렬 접속된 복수 개의 저항(R0~R8)으로 구성된다.
비교기(10a~10h)의 플러스극 측의 각각의 입력 단자는, 각각의 저항 사이의 접속점과 접속되고, 전원 전압 VDD를 각각의 저항(R0~R8)으로 저항 분할한 참조 전압 Vr , 1~Vr , 8 중 어느 하나가 입력된다. 한편, 비교기(10a~10h)의 마이너스극 측의 각각의 입력 단자에는, 기준 전압과 비교해야 할 입력 전압 Vin이 입력된다. 즉, 저항(R0~R8)으로 저항 분할된 참조 전압 Vr , 1~Vr , 8 중 어느 하나가 도 1 중의 입력 전압 Vi1 및 Vi2의 한쪽으로 되고, 비교할 입력 전압 Vin이 다른 쪽으로 된다.
또한, NAND 회로(11a~11g)의 각각에 있어서, 2개의 입력 단자 중 한쪽은 반전하고 있다. 이하에서는, 반전하고 있는 입력 단자를 반전 입력 단자라고 하고, 반전하고 있지 않은 쪽의 입력 단자를 통상 입력 단자라고 한다. 그리고, NAND 회로(11a~11g)의 각각의 반전 입력 단자는, 각각의 비교기(10a~10h)의 출력 단자와 접속된다. 또한, NAND 회로(11a~11g)의 각각의 통상 입력 단자는, 자체보다 고전위 측에 배치된 인접한 NAND 회로의 반전 입력 단자 및 비교기의 출력 단자와 접속된다. 또한, NAND 회로(11a~11g)의 각각의 출력 단자는 인코더(12)와 접속된다.
도 7에, 한쪽의 입력 단자가 반전하고 있는 NAND 회로에서의 입력 신호와 출력 신호와의 관계를 나타낸 진리값표를 나타낸다. 도 7에 나타낸 바와 같이, 본 실시예에서 사용하는 NAND 회로에서는, 입력 신호의 조합 [A, B]=[1, 0]의 경우에만 신호 「0」(「L」상태의 신호)을 출력하고, 그 이외의 경우에는 신호 「1」(「H」상태의 신호)을 출력한다.
또한, 인코더(12)는, 복수 개의 NAND 회로(11a~11g)로부터 출력된 신호에 기초하여, 입력 신호에 대응하는 부호화(코드화)된 디지털 신호를 출력한다.
[A/D 변환기의 동작]
다음에, 본 실시예의 A/D 변환기(13)의 동작을, 도 6을 참조하면서 간단하게 설명한다. 그리고, 도 6에 나타낸 비교기(10a~10h)는, Vin이 저항 분할된 참조 전압보다 클 경우에 신호 「0」을 출력하고, 작을 경우에 신호 「1」을 출력하는 것으로 한다. 또한, 도 6의 예에서는, 신호 「1」이 1[V]에 대응하고, 신호 「0」이 0[V]에 대응하는 것으로 한다. 또한, 도 6에는, Vin이 Vr , 3보다 작고 또한 Vr , 4보다 클 경우 Vr , 3>Vin>Vr , 4의 예를 나타낸다.
입력 전압 Vin(아날로그 신호)가 A/D 변환기(13)에 입력되면, Vin은 Vr , 3보다 작고 또한 Vr , 4보다 크므로, 비교기(10a~10c)의 출력 신호는, 「1」로 되고, 비교기(10d~10h)의 출력 신호는 「0」으로 된다. 이 결과, NAND 회로(11a) 및 (11b)에 입력되는 신호의 조합은 [1, 1]로 되고, NAND 회로(11a) 및 (11b)의 출력 신호는 「1」로 된다. 또한, NAND 회로(11c)에 입력되는 신호의 조합은 [1, 0]으로 되고, NAND 회로(11c)의 출력 신호는 「0」으로 된다. 그리고, NAND 회로(11d~11g)에 입력되는 신호의 조합은 [0, 0]으로 되고, NAND 회로(11d~11g)의 출력 신호는 「1」로 된다. 즉, NAND 회로(11c)만, 출력 신호가 「0」으로 되어, Vin의 범위가 확정된다.
이어서, 인코더(12)는, NAND 회로(11a~11g)의 출력 신호에 기초하여, 입력 전압 Vin에 대응하는 부호화된 디지털 신호를 출력한다. 도 6의 예의 A/D 변환기(13)는, 전술한 바와 같이 하여 동작한다. 도 6에 나타낸 A/D 변환기(13)의 구성예에서는, 본 실시예의 비교기(10)를 이용하고 있으므로, 안정적으로 동작시키는 것이 가능하고, 또한 고감도(고정밀도)로 보다 저전력으로 동작시키는 것이 가능하다.
<제2 실시예>
통상, 전술한 비교기를 구성하는 NMOS 및 PMOS 트랜지스터는 미소한 사이즈로 제작되므로, 이들 트랜지스터의 역 전압값에는 불균일이 존재한다. 이 경우, 비교기에 입력되는 2개의 전압 사이의 차에 기초하여 출력 신호를 구별하기 위한 기준 전압에 오프셋이 발생한다. 또한, 이 오프셋 전압은 비교기마다 상이하다. 그리고, 비교기의 오프셋 전압이 크면 오동작할 확률이 높아지므로, 이 오프셋 전압을 가능한 한 작게 하는 것이 바람직하다.
최근의 미세한 CMOS 트랜지스터를 사용한 비교기의 오프셋 전압은, 약 30[mV]로 된다. 그러나, 분해능(分解能) N비트의 A/D 변환기의 양자화 전압 Vqn은 Vqn=Vpp/2N로 표현되므로, 신호 진폭 Vpp=2[V]로 하고, N=10bit로 하면, 양자화 전압 Vqn은 2[mV] 정도로 된다. 이 경우, 기준을 1/4 LSB로 하면, 0.5[mV] 이하의 오프셋 전압이 필요로 한다. 그래서, 본 실시예에서는, 제1 실시예의 비교기에 있어서, 또한 오프셋 전압을, 예를 들면, 수 mV 정도 이하로 억제하기 위한 구성예를 설명한다.
[비교기의 구성]
도 8에, 본 실시예의 비교기의 회로 구성을 나타낸다. 비교기(50)는, 주로, 입력측(전단)에 배치된 다이나믹한 차동 프리앰프 회로부(20)와, 출력측(후단)에 배치된 차동 래치 회로부(30)와, 차동 프리앰프 회로부(20)와 접속된 오프셋 전압 보상 회로부(60)로 구성된다. 그리고, 도 8에 나타낸 본 실시예의 비교기(50)에 있어서, 도 1에 나타낸 제1 실시예의 비교기(10)와 동일한 구성 부분에는, 동일 부호를 부여하여 설명한다.
본 실시예의 비교기(50)의 차동 프리앰프 회로부(20) 및 차동 래치 회로부(30)는, 제1 실시예와 동일한 구성으로 한다. 그러므로, 여기서는, 차동 프리앰프 회로부(20) 및 차동 래치 회로부(30)의 설명은 생략한다. 그리고, 도 8 중의 부호 G, S 및 D는 각각 트랜지스터의 게이트 단자, 소스 단자 및 드레인 단자를 나타내고 있다.
오프셋 전압 보상 회로부(60)는, 주로, 2개의 NMOS 트랜지스터(61) 및 (62)(이하, 각각 제1 및 제2 보상용 MOS 트랜지스터라고 함)와, 이들 트랜지스터의 게이트 전압을 조정하는 전압 조정부(63)를 구비한다. 그리고, 제1 및 제2 보상용 MOS 트랜지스터(61) 및 (62)를 PMOS 트랜지스터로 구성해도 된다.
또한, 도 8에서는 도시하지 않지만, 오프셋 전압 보상 회로부(60)는, 전압 조정부(63) 내의 스위치(67) 및 (68)의 개폐를 제어하는 제어 회로부와, 비교기(50)의 오프셋 전압 보상 동작과 통상의 비교 동작을 전환하는 전환부를 구비한다.
전압 조정부(63)는, 바이어스 전원(64)과, 컨덴서(65)와, 2개의 챠지 펌프(66) 및 (69)(이하, 각각 제1 및 제2 챠지 펌프라고 함)와, 2개의 스위치(67) 및 (68)를 구비한다.
제1 챠지 펌프(66)의 출력 단자는 스위치(67)의 한쪽의 단자와 접속되고, 스위치(67)의 다른 쪽의 단자는 스위치(68)의 한쪽의 단자와 접속된다. 스위치(68)의 다른 쪽의 단자는 제2 챠지 펌프(69)의 입력 단자에 접속되고, 제2 챠지 펌프(69)의 출력 단자는 접지된다. 2개의 스위치(67) 및 (68) 사이의 접속점은 컨덴서(65)의 접지되어 있지 않은 쪽의 단자와 접속된다.
제1 보상용 MOS 트랜지스터(61)의 게이트 단자는, 컨덴서(65)의 접지되어 있지 않은 쪽의 단자와 접속된다. 제1 보상용 MOS 트랜지스터(61)의 드레인 단자(입력측 단자)는, 차동 프리앰프 회로부(20) 내의 제1 MOS 트랜지스터(21) 및 제4 MOS 트랜지스터(24) 사이의 접속점과 접속된다. 또한, 제1 보상용 MOS 트랜지스터(61)의 소스 단자(출력측 단자)는, 제1 MOS 트랜지스터(21) 및 제2 MOS 트랜지스터(22)의 소스 단자(출력측 단자)와 접속된다.
제2 보상용 MOS 트랜지스터(62)의 게이트 단자는, 바이어스 전원(64)과 접속된다. 제2 보상용 MOS 트랜지스터(62)의 드레인 단자(입력측 단자)는, 차동 프리앰프 회로부(20) 내의 제2 MOS 트랜지스터(22) 및 제5 MOS 트랜지스터(25) 사이의 접속점과 접속된다. 또한, 제2 보상용 MOS 트랜지스터(62)의 소스 단자(출력측 단자)는, 제1 MOS 트랜지스터(21) 및 제2 MOS 트랜지스터(22)의 소스 단자(출력측 단자)와 접속된다.
도 9에, 스위치(67) 및 (68)의 개폐를 제어하는 제어 회로부 및 오프셋 전압 보상 동작과 통상의 비교 동작을 전환하는 전환부를 포함하는 비교기(50)의 보다 상세한 구성예를 나타낸다. 도 9 중의 파선(破線)으로 에워싸인 영역(72) 및 (78)이 각각 제어 회로부 및 전환부이다. 그리고, 도 9에서는, 차동 프리앰프 회로부(20) 및 차동 래치 회로부(30)는, 함께 1개의 회로 소자(51)로 표시하여 간략화하고 있다.
제어 회로부(72)는, 제1 AND 회로(70)와, 제2 AND 회로(71)로 구성된다. 제1 AND 회로(70)에는, 비교기(50)의 한쪽의 출력 전압 Vo1의 신호와 캘리브레이션(calibration) 신호 CAL이 입력된다. 제1 AND 회로(70)는, 이들 입력 신호에 기초하여, 스위치(68)의 개폐를 제어한다. 한편, 제2 AND 회로(71)에는, 비교기(50)의 다른 쪽의 출력 전압 Vo2의 신호와 캘리브레이션 신호 CAL이 입력된다. 그리고, 제2 AND 회로(71)는, 이들 입력 신호에 기초하여, 스위치(67)의 개폐를 제어한다.
전환부(78)는, 비교기(50)의 오프셋 전압의 보상 동작과 통상의 비교 동작을 전환하기 위한 5개의 스위치(73~77)로 구성된다.
스위치(74)는 비교기(50)의 입력 단자 사이에 형성되어 있고, 또한 그 한쪽의 단자가 스위치(73)와 접속되고, 다른 쪽의 단자가 스위치(75)와 접속된다. 그리고, 스위치(73) 및 스위치(75) 주에서 스위치(74)와 접속되어 있지 않은 쪽의 단자는, 오프셋 전압의 보상 동작 시에 비교기(50)를 동작시키기 위한 구동 바이어스 전원 Vcm의 입력 단자에 접속된다. 이들 스위치(73~75)의 개폐 제어는, 제1 및 제2 AND 회로(70) 및 (71)에 입력되는 캘리브레이션 신호 CAL에 의해 행해진다.
한편, 스위치(76)는, 입력 단자(26)와 회로 소자(51)와의 사이에 설치되고, 스위치(77)는, 입력 단자(27)와 회로 소자(51)와의 사이에 설치된다. 이들 스위치의 개폐 제어는, 캘리브레이션 신호 CAL과는 역위상의 신호에 의해 제어된다.
또한, 본 실시예에서는, 비교기(50)가 오프셋 전압의 보상 동작하고 있을 때는, 스위치(73~75)를 닫고, 또한 스위치(76) 및 스위치(77)를 열도록 제어한다. 또한, 비교기(50)가 통상의 비교 동작을 행하고 있을 때는, 스위치(73~75)를 열고, 또한 스위치(76) 및 스위치(77)를 닫도록 제어한다.
[오프셋 전압의 보상 동작]
다음에, 오프셋 전압의 보상 동작에 대하여 설명하지만, 구체적인 동작을 설명하기 전에, 본 실시예에서의 오프셋 전압의 보상 동작의 원리를 설명한다.
먼저, 비교기(50)의 입력 단자(26) 및 (27) 사이를 쇼트시켜 차동 프리앰프 회로부(20) 내의 제1 MOS 트랜지스터(21) 및 제2 MOS 트랜지스터(22)의 게이트 전압을 같은 전위로 한다. 이 상태에서 비교기(50)를 동작시키면, 제1 MOS 트랜지스터(21)(정전측의 트랜지스터) 및 제2 MOS 트랜지스터(22)(반전측의 트랜지스터)에 전류가 흘러든다. 이 때, 비교기(50)에 오프셋 전압이 있는 경우에는, 제1 MOS 트랜지스터(21) 및 제2 MOS 트랜지스터(22)에 흘러드는 전류의 값이 상이하게 된다(언밸런스하게 된다). 한편, 비교기(50)에 오프셋 전압이 없는 경우에는, 제1 MOS 트랜지스터(21) 및 제2 MOS 트랜지스터(22)에 흘러드는 전류의 값이 같아지게 된다(밸런스룰 유지하게 된다).
본 실시예의 비교기(50)의 보상 동작에서는, 입력 단자(26) 및 (27) 사이를 쇼트시킨 상태에서, 제1 MOS 트랜지스터(21) 및 제2 MOS 트랜지스터(22)에 흘러드는 전류의 값이 같아지도록, 제1 및 제2 보상용 MOS 트랜지스터(61) 및 (62)의 게이트 전압을 상대적으로 조정한다. 단, 본 실시예에서는, 제1 MOS 트랜지스터(21) 및 제2 MOS 트랜지스터(22)에 흘러드는 전류가 밸런스를 유지하고 있는지 여부의 판정은, 보상 동작 시에 비교기(50)로부터 출력되는 전압 신호(Vo1 및/ 또는 Vo2)의 변화를 모니터링하여 판정한다.
도 5에 나타낸 비교기의 감도 특성에서 설명한 바와 같이, 천이 전압 ΔVin(참조 전압과 입력 전압의 차)으로부터 비교기의 오프셋 전압 Voffset을 뺀 값이 0[V] 근방에 있는 경우에는, 비교기로부터 「H」상태의 신호가 출력될 확률과 「L」상태의 신호가 출력될 확률은 모두 대략 50%로 된다. 즉, 입력 전압차가 0[V]이며, 제1 MOS 트랜지스터(21) 및 제2 MOS 트랜지스터(22)에 흘러드는 전류가 밸런스하게 되어 있는 경우(오프셋 전압=0[V])에는, 비교기(50)로부터 「H」상태의 신호가 출력될 확률과 「L」상태의 신호가 출력될 확률은, 대략 같아지게 된다.
그래서, 본 실시예에서는, 보상 동작 시에, 비교기(50)로부터 「H」상태의 신호가 출력될 확률과 「L」상태의 신호가 출력될 확률이 동일하게 되도록, 제1 및 제2 보상용 MOS 트랜지스터(61) 및 (62)의 게이트 전압을 상대적으로 조정한다.
다음에, 본 실시예에서의 오프셋 전압의 보상 동작을, 도 8~ 도10을 참조하면서 구체적으로 설명한다. 그리고, 도 10은 보상 동작 중인 컨덴서(65)의 전위 Vc, 비교기(50)의 출력 전압 Vo 및 보상 동작 시의 클록 신호의 변화를 나타낸 도면이다.
도 10의 예에서는, 제2 보상용 MOS 트랜지스터(62)의 게이트 단자에 인가하는 바이어스 전압 Vb는 소정값으로 하고, 제1 보상용 MOS 트랜지스터(61)의 게이트 전압[컨덴서(65)의 전위 Vc]을 조정함으로써, 오프셋 전압을 보상하는 경우를 설명한다. 또한, 도 10의 예에서는, 보상 동작 개시 시에는, 비교기(50)로부터는 「H」상태의 신호(Vo=1[V])가 연속하여 출력되는 경우를 고려한다(도 10 중의 Vo 참조). 또한, 컨덴서(65)의 전위 Vc를 내림으로써, 비교기(50)로부터의 출력을 「L」상태의 신호(Vo=0[V])로 변경시킬 수 있는 것으로 한다.
먼저, 캘리브레이션 신호 CAL에 의해 스위치(73~75)를 닫아서, 비교기(50)를 동작시켜, 오프셋 전압의 보상 동작을 개시한다. 보상 동작 개시 시에는, 비교기(50)로부터는 「H」상태의 신호(도 10 중의 Vo=1[V])가 연속하여 출력되므로, 컨덴서(65)의 전위 Vc를 낮춘다. 이 때, 제어 회로부(72)에 의해 스위치(68)를 닫아서 제2 챠지 펌프(69)와 컨덴서(65)를 방전함으로써 컨덴서(65)의 전위 Vc를 낮춘다.
그리고, 비교기(50)로부터 「L」상태의 신호(Vo=0[V])가 출력될 때까지, 클록 단위로 단계적으로 컨덴서(65)의 전위 Vc를 내린다(도 10 중의 단계 81). 이로써, 클록수가 증가하면 모두, 오프셋 전압이 감소한다. 그리고, 오프셋 전압이 충분히 작아지면, 비교기(50)로부터 「L」상태의 신호가 출력된다.
비교기(50)로부터 「L」상태의 신호가 출력된 후에는, 제어 회로부(72)에 의해 스위치(68)를 개방하고, 대신에 스위치(67)를 닫는다. 이로써, 제1 챠지 펌프(66)에 의해 컨덴서(65)가 충전되어 컨덴서(65)의 전위 Vc가 올라간다(도 10 중의 단계 82). 이 결과, 비교기(50)로부터 「H」상태의 신호(Vo=1[V])가 출력된다.
이어서, 재차, 제어 회로부(72)에 의해 스위치(67)를 개방하고, 대신에 스위치(68)를 닫는다. 이로써, 제2 챠지 펌프(69)에 의해 컨덴서(65)가 방전되어 컨덴서(65)의 전위 Vc가 낮아진다(도 10 중의 단계 83). 이 결과, 비교기(50)로부터 「L」상태의 신호가 출력된다. 이와 같은 동작을 반복하면, 도 10에 나타낸 바와 같이, 비교기(50)로부터는, 「H」상태의 신호와 「L」상태의 신호가 교호적(交互的)으로 출력되도록 한 상태로 된다. 이 상태에서는, 비교기(50)로부터 「H」상태의 신호가 출력될 확률과 「L」상태의 신호가 출력될 확률이 대략 동일하게 되어 있고, 오프셋 전압이 보상되어 있다.
본 실시예의 비교기(50)에서는, 전술한 바와 같이 하여, 오프셋 전압을 보상한다. 그리고, 보상 동작의 기간은, 도 10에 나타낸 바와 같이, 동작 개시로부터, 「H」상태의 신호와 「L」상태의 신호가 비교기(50)로부터 교호적으로 출력될 때까지의 시간이 필요하며, 예를 들면, 약 1μsec로 할 수 있다.
그리고, 비교기(50)의 오프셋 전압의 보상 동작은, 예를 들면, 통상의 비교 동작의 사이에 행한다. 그 방법의 일례를 도 11에 나타낸다. 도 11의 예에서는, 비교기(50)의 마스터 블록[도 11 중의 상단의 파형(波形)]을 사용하여, 비교 동작의 타이밍을 제어하는 클록 신호[중단(中段)의 파형]와 보상 동작의 타이밍을 제어하는 클록 신호(하단의 파형)를 생성한다. 구체적으로는, 양 클록 신호의 주기를 마스터 클록의 주기의 2배로 하고, 또한 양 클록 신호에 있어서, 클록 신호가 「H」상태로 되는 타이밍이 서로 중첩되지 않도록 위상을 어긋나게 한다. 이와 같은 비교 동작의 타이밍을 제어하는 클록 신호 및 보상 동작의 타이밍을 제어하는 클록 신호를 사용하면, 오프셋 전압의 보상 동작과, 통상의 비교 동작을 교호적으로 행할 수 있다.
도 12의 (A) 및 (B)에, 본 실시예의 오프셋 전압 보상 회로부(60)를 포함하는 비교기(50)의 오프셋 전압과, 종래의 비교기(400)(오프셋 전압 보상 회로 없음)의 오프셋 전압을 비교한 도면을 나타낸다. 도 12의 (A)는, 비교기(50)를 64개 배열하여 각각의 비교기(50)의 오프셋 전압의 분포를 측정한 결과이며, 가로축은, 비교기의 수(및 번호)이며, 세로축은 각각의 비교기의 오프셋 전압 Voffset이다. 그리고, 도 12의 (A) 중의 실선의 분포가, 본 실시예의 비교기(50)의 오프셋 전압의 분포이며, 파선의 분포는 종래의 비교기(400)의 오프셋 전압의 분포이다. 또한, 도 12의 (B)는, 오프셋 전압의 통계 분포를 나타낸 도면이다.
도 12의 (A)로부터 명백한 바와 같이, 본 실시예의 비교기(50)에서는, 종래에 비해 오프셋 전압의 크기가 충분히 억제되어 있다. 또한, 도 12의 (B)에 나타낸 오프셋 전압의 통계 분포로부터 오프셋 전압의 표준 편차를 구하면, 종래의 비교기(400)의 오프셋 전압의 표준 편차 ΔVoffset(σ)=13.7[mV]였는 데 대하여, 본 실시예에서는, 표준 편차 ΔVoffset(σ)=1.69[mV] 였다. 즉, 본 실시예의 비교기(50)에서는, 오프셋 전압의 표준 편차를, 종래의 표준 편차와 비교하여 약 1/8로 감소시킬 수 있었다.
그리고, 본 실시예에서는, 컨덴서(65)의 전위 Vc[제1 보상용 MOS 트랜지스터(61)의 게이트 전압]를 조정하는 예를 설명하였으나, 본 발명은 이에 한정되지 않는다. 컨덴서(65)의 전위 Vc뿐아니고, 바이어스 전원(64)의 전압 Vb[제2 보상용 MOS 트랜지스터(62)의 게이트 전압]도 조정하고, 컨덴서(65)의 전위 Vc와 바이어스 전압 Vb와의 전압차를 상대적으로 조정해도 된다.
<3. 제3 실시예>
제3 실시예에서는, 오프셋 전압을 억제하는 기능을 가지는 비교기의 다른 구성예를 설명한다.
[비교기의 구성]
도 13에, 본 실시예의 비교기의 회로 구성을 나타낸다. 비교기(80)는, 주로, 입력측(전단)에 배치된 다이나믹한 차동 프리앰프 회로부(20)와, 출력측(후단)에 배치된 차동 래치 회로부(30)와, 그 사이에 설치된 오프셋 전압 보상 회로부(90)로 구성된다. 그리고, 도 13에 나타낸 본 실시예의 비교기(80)에 있어서, 도 1에 나타낸 제1 실시예의 비교기(10)와 동일한 구성 부분에는, 동일 부호를 부여하여 설명한다.
본 실시예의 비교기(80)의 차동 프리앰프 회로부(20) 및 차동 래치 회로부(30)는, 제1 실시예와 동일한 구성으로 한다. 그러므로, 여기서는, 차동 프리앰프 회로부(20) 및 차동 래치 회로부(30)의 설명은 생략한다.
오프셋 전압 보상 회로부(90)는, 주로, 2개의 가변 용량 소자(91) 및 (92)와, 2개의 가변 용량 소자(91) 및 (92)의 용량 제어를 행하는 제어 회로부(도시하지 않음)와, 비교기(80)의 오프셋 전압 보상 동작과 통상의 비교 동작을 전환하는 전환부(도시하지 않음)를 구비한다. 그리고, 제어 회로부 및 전환부로서는, 예를 들면, 제2 실시예와 동일한 구성(도 9 참조)의 것을 사용할 수 있다.
가변 용량 소자(91)의 한쪽의 단자는, 차동 프리앰프 회로부(20) 내의 노드(N1)와 접속되고, 다른 쪽의 단자는 접지된다. 또한, 가변 용량 소자(92)의 한쪽의 단자는, 차동 프리앰프 회로부(20) 내의 노드(N2)와 접속되고, 다른 쪽의 단자는 접지된다. 그리고, 각각의 가변 용량 소자의 용량의 조정은, 예를 들면, 용량이 상이한 복수 개의 용량 소자를 복수 개 배치해 두고, 보상 동작 시에 그들 중 적어도 1개를 선택하도록 스위치 회로를 사용함으로써 제어할 수 있다.
[오프셋 전압의 보상 동작]
본 실시예에서는, 제2 실시예와 마찬가지로, 입력 단자(26) 및 (27) 사이를 쇼트시킨 상태에서, 노드(N1) 및 (N2)의 전압 강하 비율이 같아지도록, 2개의 가변 용량 소자(91) 및 (92)의 용량을 조정한다.
노드(N1) 및 (N2)의 전압 강하 비율은, 노드(N1) 및 (N2)와 접속되는 용량의 크기에 따라서도 조정할 수 있다. 예를 들면, 노드와 접속하는 용량 소자의 용량을 크게 하면 전압이 쉽게 하강하지 않고, 반대로 용량이 작으면 전압이 쉽게 하강한다. 즉, 노드와 접속하는 용량 소자의 용량의 크기를 변경함으로써, 노드에서의 전압 강하 비율을 제어할 수 있다.
그러므로, 본 실시예의 오프셋 전압 보상 회로부(90)에 있어서도, 보상 동작 시에 가변 용량 소자(91) 및 (92)의 용량을 상대적으로 조정함으로써, 제2 실시예와 마찬가지로 하여(도 10 참조), 오프셋 전압을 보상할 수 있다.
또한, 본 실시예의 오프셋 전압 보상 회로부(90)의 가변 용량 소자(91) 및 (92)의 용량의 절대값을 크게 하면 차동 프리앰프 회로부(20)의 출력선 상에 노이즈가 가해져도, 가변 용량 소자(91) 및 (92)의 필터 작용에 의해 그 노이즈가 흡수되어 비교기(80)의 감도를 더욱 향상시킬 수 있다. 그러므로, 이 경우에는, 보다 고정밀도의 A/D 변환기를 제공할 수 있다.
< 4. 제4 실시예>
제1 실시예에서 설명한 A/D 변환기(도 6 참조)와 같은 병렬형의 A/D 변환기에서는, 참조 전압과 동등한 수의 비교기를 설치한다. 이와 같은 구성에서는, A/D 변환기의 분해능을 N으로 하면, 약 2N개의 참조 전압을 필요로 한다. 예를 들면, 분해능 N=10bit로 하면, 1024개의 참조 신호가 필요해 지므로, 동등한 수 (1000개 정도)의 비교기를 설치할 필요가 있다. A/D 변환기의 입력 단자에 접속되는 비교기의 수가 많아지면, A/D 변환기의 입력측으로부터 본 용량이 커져, A/D 변환기의 주파수 특성이 열화된다.
상기한 바와 같은 문제점을 해결하기 위해, 참조 전압의 수를 감소시킬 필요가 있지만, 그 경우에는 분해능이 열화된다. 그래서, 분해능을 유지하면서 참조 전압의 수를 감소시키는 방법으로서, 저항 분할 등에 의해 실제로 얻어지는 2개의 참조 전압 사이(1보간 전압 구간)의 참조 전압을 보간 기술에 의해 의사적(疑似的)으로 생성하여 분해능을 유지하는 방법이 사용된다.
도 14에, 실제로 얻어지는 2개의 참조 전압 Vr , n-1 및 Vr , n, 및 그 참조 전압 사이의 보상 참조 전압과, 비교할 입력 전압을 비교했을 때, 비교기 내의 차동 프리앰프 회로부로부터 출력되는 전압의 변화를 나타낸다. 도 14 중의 가로축은 비교기에 대한 입력 전압이며, 세로축은 차동 프리앰프 회로부로부터의 출력 전압이다. 도 14 중의 실선의 특성은, 차동 프리앰프 회로부 내의 정전측의 트랜지스터로부터 출력되는 전압의 변화를 나타내고, 파선(破線)의 특성의 반전측의 트랜지스터로부터 출력되는 전압의 변화를 나타내고 있다.
여기서, 예를 들면, 참조 전압 Vr , n-1 및 Vr , n 간(1보간 전압 구간)을 k: m―k로 분할하는 보간 참조 전압 Vr , k와 입력 전압을 비교기로 비교했을 때의 출력 전압을 고려한다. 이 경우, 차동 프리앰프 회로부 내의 정전측의 트랜지스터로부터 출력되는 전압 Vk는, 도 14에 나타낸 바와 같이, Vk={(m－k)·Vn －1＋k·Vn}/m으로 된다. 또한, 차동 프리앰프 회로부 내의 반전측의 트랜지스터로부터 출력되는 전압 Vk _c는, Vk _c={(m―k)·Vn ―1_c＋k·Vn _c}/m으로 된다.
그리고, 상기 식 중의 Vn ―1 및 Vn ―1_c는, 참조 전압 Vr , n―1과 입력 전압을 비교기로 비교했을 때, 차동 프리앰프 회로부 내의 정전측 및 반전측의 트랜지스터로부터 각각 출력되는 전압이다. 또한, Vn 및 Vn _c는, 참조 전압 Vr , n과 입력 전압을 비교기로 비교했을 때, 차동 프리앰프 회로부 내의 정전측 및 반전측의 트랜지스터로부터 각각 출력되는 전압이다.
즉, 보간 참조 전압 Vr , k와 입력 전압을 비교 가능한 보간형의 비교기에, 전압 Vn, Vn _c, Vn ―1 및 Vn ―1_c의 4개의 신호를 입력하면, 그 보간형의 비교기 내의 차동 프리앰프 회로부로부터는 상기 식에서 표현되는 전압 Vk 및 Vk_c의 신호가 출력된다. 본 실시예에서는, 이와 같은 보간 기능을 가지는 비교기 및 이것을 사용한 A/D 변환기의 구성예를 설명한다.
[A/D 변환기의 구성]
본 실시예의 비교기의 구성을 설명하기 전에, 전술한 바와 같은 보간 기능을 가지는 비교기를 구비하는 A/D 변환기의 구성예를 설명한다. 도 15에, 본 실시예의 A/D 변환기의 개략적인 구성을 나타낸다. 그리고, 도 15는 2개의 참조 전압 Vr , 1 및 Vr , 2를 생성하는 분할 저항 R1 및 R2와 접속되는 부분만을 나타낸다. 즉, 1보간 전압 구간과 관련된 구성 부분만을 나타낸다. 또한, 본 실시예에서는, 2개의 참조 전압 Vr , 1 및 Vr , 2 간을 m등분하는 경우를 고려한다. 그러므로, 1보간 전압 구간에는, 보간 기능을 가지는 비교기(100)는, m―1개 필요로 한다.
본 실시예의 A/D 변환기(150)에서는, 보간 기능을 가지는 복수 개의 비교기(100)와 분할 저항(R1, R2 …) 사이에 복수 개의 차동 증폭기(151, 152 … )가 설치된다. 또한, 본 실시예에서는, 참조 전압 Vr , 1 및 Vr , 2 간(1보간 전압 구간)을 m등분하므로, 2개의 차동 증폭기(151) 및 (152)의 차동 출력 단자에 m―1개의 비교기(100)를 병렬 접속한다.
또한, 각각의 비교기(100)에는, 한쪽의 차동 증폭기(151)의 2개의 출력 전압 V1 및 V1 _c, 및 다른 쪽의 차동 증폭기(152)의 2개의 출력 전압 V2 및 V2 _c가 입력된다. 이 때, 출력 전압 V1 및 V2는, 비교기(100) 내의 차동 프리앰프 회로부의 정전측의 MOS 트랜지스터에 입력되고, 출력 전압 V1 _c 및 V2 _c는, 반전측의 MOS 트랜지스터에 입력된다. 그리고, 2개의 차동 증폭기(151) 및 (152)의 출력 전압 V1, V1 _c, V2 및 V2 _c는, 예를 들면, 각각 도 14 중의 Vn ―1, Vn ―1_c, Vn 및 Vn _c에 대응한다.
이와 같은 구성으로 함으로써, 참조 전압을 적게 할 수 있다. 이 결과, A/D 변환기의 입력측으로부터 보았을 때의 용량을 작게 할 수 있어, 주파수 특성의 열화를 방지할 수 있다. 또한, 참조 전압을 생성하기 위해 필요한 저항 및 그 주변 회로의 수를 감소시키는 것이 가능하다.
[비교기의 구성]
도 16에, 본 실시예의 비교기(100)의 회로 구성을 나타낸다. 비교기(100)는, 주로, 입력측(전단)에 배치된 다이나믹한 차동 프리앰프 회로부(120)와, 출력측(후단)에 배치된 차동 래치 회로부(30)로 구성된다. 그리고, 도 16에 나타낸 본 실시예의 비교기(100)에 있어서, 도 1에 나타낸 제1 실시예의 비교기(10)와 동일한 구성 부분에는, 동일 부호를 부여하여 설명한다.
본 실시예의 비교기(100)의 차동 래치 회로부(30)는, 제1 실시예와 동일한 구성으로 한다. 그러므로, 여기서는, 차동 래치 회로부(30)의 설명은 생략한다.
차동 프리앰프 회로부(120)(차동 증폭 회로부)는, 5개의 NMOS 트랜지스터(101~104) 및 (23)과, 2개의 PMOS 트랜지스터(24) 및 (25)로 구성된다. 본 실시예에서는, 차동 프리앰프 회로부(120) 내의 입력 차동 트랜지스터쌍의 정전측의 트랜지스터를 2개의 NMOS 트랜지스터(101) 및 (102)로 구성한다. 또한, 반전측의 트랜지스터를 2개의 NMOS 트랜지스터(103) 및 (104)로 구성한다. 이외의 구성은, 제1 실시예와 마찬가지로 한다.
정전측의 한쪽의 NMOS 트랜지스터(101)(제1 MOS 트랜지스터)의 게이트 단자는, 입력 단자(111)와 접속되고, 입력 단자(111)에는 차동 증폭기(151)의 정전측의 출력 전압 V1의 신호(제1 입력 전압 신호)가 입력된다. 즉, 차동 증폭기(151)의 정전측의 출력 전압 V1이, NMOS 트랜지스터(101)의 게이트 전압으로 된다. 또한, NMOS 트랜지스터(101)의 드레인 단자(입력측 단자)는, 제4 MOS 트랜지스터(24)의 드레인 단자(출력측 단자)와 접속된다. 또한, NMOS 트랜지스터(101)의 소스 단자(출력측 단자)는, 제3 MOS 트랜지스터(23)의 드레인 단자(입력측 단자)와 접속된다.
정전측의 다른 쪽의 NMOS 트랜지스터(102)(제16 MOS 트랜지스터)의 게이트 단자는, 입력 단자(112)와 접속되고, 입력 단자(112)에는 차동 증폭기(152)의 정전측의 출력 전압 V2의 신호(제3 입력 전압 신호)가 입력된다. 즉, 차동 증폭기(152)의 정전측의 출력 전압 V2가, NMOS 트랜지스터(102)의 게이트 전압으로 된다. 또한, NMOS 트랜지스터(102)의 드레인 단자(입력측 단자)는, NMOS 트랜지스터(101)의 드레인 단자(입력측 단자)와 접속된다. 또한, NMOS 트랜지스터(102)의 소스 단자(출력측 단자)는, NMOS 트랜지스터(101)의 소스 단자(출력측 단자)와 접속된다.
또한, 반전측의 한쪽의 NMOS 트랜지스터(103)(제2 MOS 트랜지스터)의 게이트 단자는, 입력 단자(113)와 접속되고, 입력 단자(113)에는 차동 증폭기(151)의 반전측의 출력 전압 V1 _c의 신호(제2 입력 전압 신호)가 입력된다. 즉, 차동 증폭기(151)의 반전측의 출력 전압 V1 _c가, NMOS 트랜지스터(103)의 게이트 전압으로 된다. 또한, NMOS 트랜지스터(103)의 드레인 단자(입력측 단자)는, 제5 MOS 트랜지스터(25)의 드레인 단자(출력측 단자)와 접속된다. 또한, NMOS 트랜지스터(102)의 소스 단자(출력측 단자)는, 제3 MOS 트랜지스터(23)의 드레인 단자(입력측 단자)와 접속된다.
반전측의 다른 쪽의 NMOS 트랜지스터(104)(제17 MOS 트랜지스터)의 게이트 단자는, 입력 단자(114)와 접속되고, 입력 단자(114)에는 차동 증폭기(152)의 반전측의 출력 전압 V2 _c의 신호(제4 입력 전압 신호)가 입력된다. 즉, 차동 증폭기(152)의 반전측의 출력 전압 V2 _c가, NMOS 트랜지스터(104)의 게이트 전압으로 된다. 또한, NMOS 트랜지스터(104)의 드레인 단자(입력측 단자)는, NMOS 트랜지스터(103)의 드레인 단자(입력측 단자)와 접속된다. 또한, NMOS 트랜지스터(104)의 소스 단자(출력측 단자)는, NMOS 트랜지스터(103)의 소스 단자(출력측 단자)와 접속된다.
그리고, 본 실시예의 비교기(100)에서는, 차동 프리앰프 회로부(120) 내의 입력 차동 트랜지스터쌍을 구성하는 NMOS 트랜지스터(101~104)의 각각의 채널폭 W(트랜지스터의 폭)와 채널 길이 L(트랜지스터의 길이)과의 비(이하, W/L비라고 함)를 변경함으로써, 입력 전압과, 소정의 보간 참조 전압과의 비교를 가능하게 하고 있다.
[비교기의 동작 원리]
다음에, 본 실시예의 비교기(100)의 동작 원리를 설명한다. 여기서는, 입력 차동 트랜지스터쌍을 구성하는 NMOS 트랜지스터(101~104)의 각 채널폭 W를 변경함으로써, W/L비를 변화시키는 경우를 고려한다. 또한, NMOS 트랜지스터(101~104)의 채널 길이 L, 캐리어의 이동량 μ, 단위 게이트 용량 Cox 및 임계값 전압 VT는 모든 트랜지스터에 있어서 같은 것으로 한다.
Ids_104는, 각각, 하기 수식 1로 표현된다. 그리고, 하기 수식 1 중의 W101~W104는, 각각의 NMOS 트랜지스터(101~104)의 채널폭이다.
Figure pct00001
비교기(100)의 비교 동작에서는, 차동 프리앰프 회로부(120) 내의 정전측의 2개의 NMOS 트랜지스터(101) 및 (102)에 각각 흐르는 전류를 합산한 전류와, 반전측의 2개의 NMOS 트랜지스터(103) 및 (104)에 각각 흐르는 전류를 합산한 전류를 비교한다. 각 합산 전류는 다음 식으로 표현된다.
Figure pct00002
여기서, W101=W103=W1, W102=W104=W2로 하고, W1: W2=(m―k): k로 하고, 상기 수식 2의 양 합산 전류가 같아지는 경계 조건을 하기 수식 3에 의해 구한다.
Figure pct00003
상기 수식 3을 다시 고쳐 쓰면, 하기 수식 4가 얻어진다.
Figure pct00004
상기 수식 4의 양 변의 식과 도 14에서 설명한 보간 참조 전압 Vr , k에 대하여 차동 프리앰프 회로부로부터 출력되는 정전측의 출력 전압 Vk 및 반전측의 출력 전압 Vk _c의 식을 비교하면 알 수 있는 바와 같이, 상기 수식 4의 좌측변이 차동 프리앰프 회로부(120)의 정전측의 출력 전압을 나타내고, 우측변이 반전측의 출력 전압을 나타내고 있다.
즉, 본 실시예의 비교기(100)에서는, 전압 V1, V1 _c, V2 및 V2 _c의 4개의 신호가 비교기(100)에 입력되었을 때는, 차동 프리앰프 회로부(120) 내의 트랜지스터대의 정전측으로부터는 상기 수식 4의 좌측변에서 표현된 전압이 출력되고, 반전측으로부터는 상기 수식 4의 우측변에서 표현된 전압이 출력된다. 이것은, 비교기(100)에 있어서, 도 15 중의 참조 전압 Vr , 1 및 Vr , 2 간을 (m－k):k로 분할하는 보간 참조 전압 Vr , k에 의해, 의사적으로 비교 동작이 행해지고 있는 것을 의미한다. 그러므로, 본 실시예의 비교기(100)에서는, NMOS 트랜지스터(101) 및 (103)의 채널폭 W1과 NMOS 트랜지스터(102)의 채널폭 W2와의 비를 W1:W2=(m―k): k로 설정함으로써, 소정의 보간 참조 전압 Vr , k로 비교 동작을 행할 수 있다. 예를 들면, W1:W2=1:1로 하면, 참조 전압 Vr , 1 및 Vr , 2 간의 중간의 보간 참조 전압으로 비교 동작을 행할 수 있다.
본 실시예에서는, 상기 보상 원리에 기초하여, 각각의 비교기(100)가 원하는 보간 참조 전압으로 비교 동작이 가능하게 되도록, 차동 프리앰프 회로부 내의 NMOS 트랜지스터(101~104)의 W/L비를 적절하게 조정한다.
그리고, 도 15에 나타낸 A/D 변환기(150)에 있어서는, 2개의 차동 증폭기(151) 및 (152)의 차동 출력 단자와 접속된 m―1개의 비교기(100)마다, 차동 프리앰프 회로부(120) 내의 NMOS 트랜지스터(101) 및 (103)의 채널폭 W1과 NMOS 트랜지스터(102)의 채널폭 W2와의 비가 상이하도록 설정된다. 그리고, 상기 설명에서는, 각각의 트랜지스터의 채널폭 W를 변경하여 W/L비를 조정하는 예를 설명하였으나, 본 발명은 이에 한정되지 않고, 채널 길이 L을 변경하여 W/L비를 조정해도 되고, 채널폭 W 및 채널 길이 L의 양쪽을 변화시켜 W/L비를 조정해도 된다.
또한, NMOS 트랜지스터의 W/L비를 조정할 때, 조정의 용이함으로부터 전술한 바와 같이 채널폭 W를 조정하는 것이 바람직하다. 그 조정 방법으로서는, 채널폭 W를 단지 넓혀도 되지만, 채널폭 W의 최소 패턴의 MOS 트랜지스터를 LSI 칩 상에서 복수 개 형성하고, 이들을 병렬 접속해도 된다. 그 일례를 도 17에 나타낸다.
도 17은 NMOS 트랜지스터의 개략 상면도(上面圖)이다. 도 17의 예에서는, 전류가 흐르는 방향을 따라 채널폭 W의 드레인 영역(D) 및 소스 영역(S)을 복수 개 교호적(交互的)으로 형성하고, 각 드레인 영역(D) 및 소스 영역(S) 사이에 게이트 영역(G)을 형성한다. 이로써, 채널폭 W의 최소 패턴의 MOS 트랜지스터를 복수 개 형성한다. 그리고, 드레인 영역끼리, 소스 영역끼리 및 게이트 영역끼리를 접속하여, 채널폭 W의 복수 개의 최소 패턴의 MOS 트랜지스터를 병렬 접속한다. 이 결과, NMOS 트랜지스터 전체에서는, 등가적(等價的)으로 채널폭 W가 넓어지게 된다. 이와 같은 방법으로 채널폭 W를 조정한 경우, 칩 상의 패턴의 레이아웃이 보다 컴팩트하게 되어, 조밀성(稠密性)도 향상된다.
10, 10a~10h, 50, 80, 100: 비교기, 11a~11g: NAND 회로, 12: 인코더, 13, 150: A/D 변환기, 20, 120: 차동 프리앰프 회로부(차동 증폭 회로부), 21, 101: 제1 MOS 트랜지스터, 22, 103: 제2 MOS 트랜지스터, 23: 제3 MOS 트랜지스터, 24: 제4 MOS 트랜지스터, 25: 제5 MOS 트랜지스터, 26, 27: 입력 단자, 28: 클록 단자, 30: 차동 래치 회로부, 31: 제6 MOS 트랜지스터, 32: 제7 MOS 트랜지스터, 33: 제8 MOS 트랜지스터, 34: 제9 MOS 트랜지스터, 35: 제10 MOS 트랜지스터, 36: 제11 MOS 트랜지스터, 37: 제12 MOS 트랜지스터, 38: 제13 MOS 트랜지스터, 39: 제14 MOS 트랜지스터, 40: 제15 MOS 트랜지스터, 42, 43: 출력 단자, 60, 90: 오프셋 전압 보상 회로부, 61: 제1 보상용 MOS 트랜지스터, 62: 제2 보상용 MOS 트랜지스터, 63: 전압 조정부, 72: 제어 회로부, 78: 전환부, 91, 92: 가변 용량 소자, 102: 제16 MOS 트랜지스터, 104: 제17 MOS 트랜지스터, 151, 152: 차동 증폭기

Claims (8)

  1. 제1 및 제2 입력 전압 신호, 및 클록 신호가 입력되고, 상기 클록 신호에 기초하여 동작하고, 상기 제1 및 제2 입력 전압 신호의 값에 각각 대응하고 또한 증폭된 제1 및 제2 출력 전압 신호를 출력하는 차동(差動) 증폭 회로부;
    상기 제1 및 제2 출력 전압 신호에 기초하여 동작하고, 상기 제1 및 제2 입력 전압 신호의 비교 결과를 유지하고 또한 출력하는 차동 래치 회로부
    를 포함하는, 비교기.
  2. 제1항에 있어서,
    상기 차동 증폭 회로부는, 채널의 극성(極性)이 제1 극성인 제1 내지 제3 MOS 트랜지스터와, 상기 채널의 극성이 상기 제1 극성과 상이한 제2 극성인 제4 및 제5 MOS 트랜지스터를 가지고,
    상기 제1 MOS 트랜지스터의 게이트 단자는 상기 제1 입력 전압 신호의 입력 단자에 접속되어 있고,
    상기 제2 MOS 트랜지스터의 게이트 단자는 상기 제2 입력 전압 신호의 입력 단자에 접속되어 있고,
    상기 제3 MOS 트랜지스터의 게이트 단자는 상기 클록 신호의 입력 단자에 접속되고, 상기 제3 MOS 트랜지스터의 입력측 단자는 상기 제1 및 제2 MOS 트랜지스터의 출력측 단자와 접속되고, 또한 상기 제3 MOS 트랜지스터의 출력측 단자는 접지되어 있고,
    상기 제4 MOS 트랜지스터의 게이트 단자는 상기 클록 신호의 입력 단자에 접속되고, 상기 제4 MOS 트랜지스터의 입력측 단자는 전원 전압의 입력 단자에 접속되고, 또한 상기 제4 MOS 트랜지스터의 출력측 단자는 상기 제1 MOS 트랜지스터의 입력측 단자와 접속되어 있고,
    상기 제5 MOS 트랜지스터의 게이트 단자는 상기 클록 신호의 입력 단자에 접속되고, 상기 제5 MOS 트랜지스터의 입력측 단자는 상기 전원 전압의 입력 단자에 접속되고, 또한 상기 제5 MOS 트랜지스터의 출력측 단자는 상기 제2 MOS 트랜지스터의 입력측 단자와 접속되어 있고,
    상기 제1 MOS 트랜지스터의 입력측 단자와 상기 제4 MOS 트랜지스터의 출력측 단자와의 제1 접속점으로부터 상기 제1 출력 전압 신호가 출력되고, 또한 상기 제2 MOS 트랜지스터의 입력측 단자와 상기 제5 MOS 트랜지스터의 출력측 단자와의 제2 접속점으로부터 상기 제2 출력 전압 신호가 출력되는, 비교기.
  3. 제1항 또는 제2항에 있어서,
    상기 차동 래치 회로부는, 채널의 극성이 제1 극성인 제6 내지 제9 MOS 트랜지스터와, 채널의 극성이 상기 제1 극성과 상이한 제2 극성인 제10 내지 제13 MOS 트랜지스터를 가지고,
    상기 제6 MOS 트랜지스터의 게이트 단자는 상기 제10 MOS 트랜지스터의 게이트 단자와 접속되고, 상기 제6 MOS 트랜지스터의 입력측 단자는 상기 제10 MOS 트랜지스터의 출력측 단자와 접속되고, 또한 상기 제6 MOS 트랜지스터의 출력측 단자는 접지되어 있고,
    상기 제7 MOS 트랜지스터의 게이트 단자는 상기 제11 MOS 트랜지스터의 게이트 단자와 접속되고, 상기 제7 MOS 트랜지스터의 입력측 단자는 상기 제11 MOS 트랜지스터의 출력측 단자와 접속되고, 또한 상기 제7 MOS 트랜지스터의 출력측 단자는 접지되어 있고,
    상기 제6 MOS 트랜지스터의 입력측 단자와 상기 제10 MOS 트랜지스터의 출력측 단자와의 제3 접속점, 및 상기 제7 MOS 트랜지스터의 입력측 단자와 상기 제11 MOS 트랜지스터의 출력측 단자와의 제4 접속점은, 각각, 상기 제7 MOS 트랜지스터의 게이트 단자와 상기 제11 MOS 트랜지스터의 게이트 단자와의 제5 접속점, 및 상기 제6 MOS 트랜지스터의 게이트 단자와 상기 제10 MOS 트랜지스터의 게이트 단자와의 제6 접속점과 접속되어 있고,
    상기 제8 MOS 트랜지스터의 게이트 단자는 상기 차동 증폭 회로부 내의 상기 제1 출력 전압 신호의 출력 단자와 접속되고, 상기 제8 MOS 트랜지스터의 입력측 단자는 상기 제6 MOS 트랜지스터의 입력측 단자와 접속되고, 또한 상기 제8 MOS 트랜지스터의 출력측 단자는 접지되어 있고,
    상기 제9 MOS 트랜지스터의 게이트 단자는 상기 차동 증폭 회로부 내의 상기 제2 출력 전압 신호의 출력 단자와 접속되고, 제9 MOS 트랜지스터의 입력측 단자는 상기 제7 MOS 트랜지스터의 입력측 단자와 접속되고, 또한 제9 MOS 트랜지스터의 출력측 단자는 접지되어 있고,
    상기 제12 MOS 트랜지스터의 게이트 단자는 상기 차동 증폭 회로부 내의 상기 제1 출력 전압 신호의 출력 단자와 접속되고, 상기 제12 MOS 트랜지스터의 입력측 단자는 전원 전압의 입력 단자에 접속되고, 또한 상기 제12 MOS 트랜지스터의 출력측 단자는 상기 제10 MOS 트랜지스터의 입력측 단자와 접속되어 있고,
    상기 제13 MOS 트랜지스터의 게이트 단자는 상기 차동 증폭 회로부 내의 상기 제2 출력 전압 신호의 출력 단자와 접속되고, 상기 제13 MOS 트랜지스터의 입력측 단자는 상기 전원 전압의 입력 단자에 접속되고, 또한 상기 제13 MOS 트랜지스터의 출력측 단자는 상기 제11 MOS 트랜지스터의 입력측 단자와 접속되어 있고,
    상기 제3 및 제4 접속점으로부터 상기 비교 결과가 출력되는, 비교기.
  4. 제3항에 있어서,
    상기 차동 래치 회로부는, 채널의 극성이 상기 제1 극성인 제14 및 제15 MOS 트랜지스터를 추가로 가지고,
    상기 제14 MOS 트랜지스터의 게이트 단자는 상기 차동 증폭 회로부 내의 상기 제1 출력 전압 신호의 출력 단자와 접속되고, 상기 제14 MOS 트랜지스터의 입력측 단자는 상기 제10 MOS 트랜지스터의 입력측 단자와 접속되고, 또한 상기 제14 MOS 트랜지스터의 출력측 단자는 접지되어 있고,
    상기 제15 MOS 트랜지스터의 게이트 단자는 상기 차동 증폭 회로부 내의 상기 제2 출력 전압 신호의 출력 단자와 접속되고, 상기 제15 MOS 트랜지스터의 입력측 단자는 상기 제11 MOS 트랜지스터의 입력측 단자와 접속되고, 또한 상기 제15 MOS 트랜지스터의 출력측 단자는 접지되어 있는, 비교기.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    오프셋 전압을 보상하는 오프셋 전압 보상 회로를 추가로 포함하고,
    상기 오프셋 전압 보상 회로는,
    입력측 및 출력측 단자가, 상기 제1 MOS 트랜지스터의 입력측 및 출력측 단자에 각각 접속된 제1 보상용 MOS 트랜지스터;
    입력측 및 출력측 단자가, 상기 제2 MOS 트랜지스터의 입력측 및 출력측 단자에 각각 접속된 제2 보상용 MOS 트랜지스터;
    상기 제1 및 제2 보상용 트랜지스터의 각각의 게이트 단자와 접속되고, 각 게이트 전압을 조정하는 전압 조정부;
    상기 전압 조정부에서의 상기 제1 및 제2 보상용 트랜지스터의 상기 게이트 전압의 조정 동작을 제어하는 제어 회로부;
    상기 제1 및 제2 입력 전압 신호의 비교를 행하는 동작과, 상기 오프셋 전압을 보상하는 동작을 전환하는 전환부를 가지는, 비교기.
  6. 제2항 내지 제4항 중 어느 한 항에 있어서,
    오프셋 전압을 보상하는 오프셋 전압 보상 회로를 추가로 포함하고,
    상기 오프셋 전압 보상 회로는,
    상기 차동 증폭 회로부 내의 상기 제1 출력 전압 신호의 출력 단자와 접속된 제1 가변 용량 소자;
    상기 차동 증폭 회로부 내의 상기 제2 출력 전압 신호의 출력 단자와 접속된 제2 가변 용량 소자;
    상기 제1 및 제2 가변 용량 소자의 용량의 조정 제어를 행하는 제어 회로부;
    상기 제1 및 제2 입력 전압 신호의 비교를 행하는 동작과, 상기 오프셋 전압을 보상하는 동작을 전환하는 전환부를 가지는, 비교기.
  7. 제2항 내지 제6항 중 어느 한 항에 있어서,
    상기 차동 증폭 회로부는, 채널의 극성이 상기 제1 극성인 제16 및 제17 MOS 트랜지스터를 추가로 포함하고,
    상기 제16 MOS 트랜지스터의 입력측 및 출력측 단자는 상기 제1 MOS 트랜지스터의 입력측 및 출력측 단자에 각각 접속되고, 또한 상기 제16 MOS 트랜지스터의 게이트 단자는 제3 입력 전압 신호의 입력 단자에 접속되어 있고,
    상기 제17 MOS 트랜지스터의 입력측 및 출력측 단자는 상기 제2 MOS 트랜지스터의 입력측 및 출력측 단자에 각각 접속되고, 또한 상기 제17 MOS 트랜지스터의 게이트 단자는 제4 입력 전압 신호의 입력 단자에 접속되어 있고,
    상기 제1, 제2, 제16 및 제17 MOS 트랜지스터의 각각의 채널폭 W와 채널 길이 L와의 비 W/L는, 소정의 보간 전압으로 비교 동작이 행해지도록 조정되어 있는, 비교기.
  8. 입력 전압 신호, 상기 입력 전압 신호와 비교하는 참조 전압 신호 및 클록 신호가 입력되고, 상기 입력 전압 신호와 상기 참조 전압 신호와의 비교 결과를 출력하는 복수 개의 비교기;
    복수 개의 상기 비교기로부터 출력되는 상기 비교 결과에 기초하여, 상기 입력 전압 신호에 대응하는 디지털 신호를 출력하는 인코더
    를 포함하고,
    상기 비교기는, 상기 클록 신호에 기초하여 동작하고, 상기 입력 전압 신호 및 상기 참조 전압 신호의 값에 각각 대응하고 또한 증폭된 제1 및 제2 출력 전압 신호를 출력하는 차동 증폭 회로부와, 상기 제1 및 제2 출력 전압 신호에 기초하여 동작하고, 상기 입력 전압 신호 및 상기 참조 전압 신호와의 상기 비교 결과를 유지하고 또한 출력하는 차동 래치 회로부를 가지는, 아날로그 디지털 변환기.
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