CN1285172C

CN1285172C - 互补金属氧化物半导体比较器

Info

Publication number: CN1285172C
Application number: CN 200410065841
Authority: CN
Inventors: 吴建辉; 吴光林; 茆邦琴; 饶进; 时龙兴
Original assignee: Southeast University
Current assignee: Southeast University
Priority date: 2004-12-22
Filing date: 2004-12-22
Publication date: 2006-11-15
Anticipated expiration: 2024-12-22
Also published as: CN1622459A

Abstract

本发明公开了一种互补金属氧化物半导体比较器，反馈失调调整电路(5)由开关电容滤波器(6)和电压调节电路(7)组成，输出锁存器(4)的输出端WA1与开关电容滤波器(6)的输入端连接，开关电容滤波器(6)的输出端与电压调节电路的输入端连接，电压调节电路的输出端与比较器失调校准电容C3一端连接，比较器失调校准电容C3的另一端接第一级放大器(1)的输入端IN，比较器失调校准电容C3的对称电容C4一端接第一级放大器(1)的反输入端INR，另一端接地，开关电容滤波器(6)由第一支路(61)和第二支路(62)组成，第一支路(61)由第一传输门TF1和第二传输门TF2组成，第二支路(62)由反相器INV4、第三传输门TF3和第四传输门TF4组成，反相器INV4的输入端与输出锁存器的输出端WA1连接。

Description

互补金属氧化物半导体比较器

技术领域

本发明涉及一种适用于逐次逼近型模数转换器、流水线结构模拟转换器和其它需要高精度比较器电路，尤其涉及一种互补金属氧化物半导体比较器。

背景技术

速度和精度是模拟电路最重要的两个特征，尤其在高速高精度模数转换器(ADC)中。然而ADC电路的速度和精度通常是由其中的比较器的精度和速度决定的，因为比较器输入失调和延迟直接影响模数转换器电路的精度和速度。由于工艺的漂移，比较器中电路元件的失配使得比较器输入失调电压通常大约为50mv。因此，为了满足高精度的模数转换器(ADC)设计，必须对比较器进行失调消除。通常的失调消除技术有输入失调存储、输出失调存储、电阻激光修正。虽然输入失调存储和输出失调存储能大大降低比较器输入失调电压，但是，这两种失调消除技术需要在信号传输路径上加上失调存储电容，降低了比较器的速度，它也无法消除晶体管开关引起的沟道电荷注入和时钟馈通对输入失调电压的影响。对于片上电阻激光修调，校准过程只在芯片制造时进行一次，要求电路具有时间和温度的稳定性，并且需要额外的校准工序，增加成本。

发明内容

本发明提供一种精度高且速度高的互补金属氧化物半导体比较器。

本发明采用如下技术方案：

一种互补金属氧化物半导体比较器电路，由第一、第二、第三级差分输入预放大器1、2和3，输出锁存器4和反馈失调调整电路5组成，第一级差分放大器1由偏置电流管P1、偏置电流管P2、差分输入管P3和P4、级联PMOS管P5和P6、钳位PMOS管P7、开关管N1、N2和N8、偏置电流管N3、负载管N4、N5、N6和N7和电容C0组成，开关管N1和N2的栅端接时钟信号W0、源端接偏置电压Vref、漏端接差分输入管P3和P4的栅端，偏置电流管P1的源端接电源VDD、栅端和漏端连接并与偏置电流管P2的栅端、NMOS管N3的漏端、滤波电容C0一端相连，NMOS管N3的栅端接偏置电压VB1，偏置电流管P2的源端接电源VDD，漏端与差分输入管P3和P4的源端相接，差分输入管P3和P4的源端分别接级联PMOS管P5和P6的源端，PMOS管P5和P6的栅端接偏置电压VB2，PMOS管P5的漏端接负载管NMOS管N4和N5的漏端、开关管NMOS管N8的源端和钳位PMOS管P7的源端，PMOS管P6的漏端接负载管NMOS管N6和N7的漏端、开关管NMOS管N8的漏端和钳位管PMOS管P7的漏端，NMOS管N4、N5、N6和N7栅端接偏置电压VB1、源端接地，钳位管PMOS管P7的栅端接地，开关管NMOS管N8的栅端接反相器INV1的输出端，反相器INV1输入端接时钟信号W2，第二级差分放大器2由偏置电流管P8、差分输入管P9和P10、钳位管P11、负载管P12、P13、N9和N10、开关管N11、折叠NMOS管N12和N13和反相器INV1组成，偏置电流管P8的源端接电源VDD，漏端与差分输入管P9和P10的源端相接，差分输入管P9的漏端接负载管N9的漏端、钳位管P11的源端、折叠NMOS管N12的源端，差分输入管P10的漏端接负载管N10的漏端、钳位管PMOS管P11的漏端、折叠NMOS管N13的源端，负载管N9和N10栅端接偏置电压VB3、源端接地，钳位管P11的栅端接地，折叠NMOS管N12和N13的栅端接偏置电压VB4、漏端分别接开关管N11的源端和漏端，开关管N11的栅端接反相器INV1的输出端、源端接负载管P12的栅端和漏端、漏端接负载管P13的栅端和漏端，负载管P12和P13的源端接电源电压VDD，第三级差分放大器3由偏置电流管P14和差分输入管P15和P16组成，偏置电流管P14的源端接电源VDD，漏端与差分输入管P15和P16的源端相接，差分输入管P15和P16的源端分别接开关管PMOS管P17和P18的源端，反馈失调调整电路5由开关电容滤波器6和电压调节电路7组成，输出锁存器4的输出端WA1与开关电容滤波器6的输入端连接，开关电容滤波器6的输出端与电压调节电路的输入端连接，电压调节电路的输出端与比较器失调校准电容C3一端连接，比较器失调校准电容C3的另一端接第一级放大器1的输入端IN，比较器失调校准电容C3的对称电容C4一端接第一级放大器1的反输入端INR，另一端接地，开关电容滤波器6由第一支路61和第二支路62组成，第一支路61由第一传输门TF1和第二传输门TF2组成，第一传输门TF1由NMOS管N19和PMOS管P19组成，NMOS管N19的漏端和PMOS管P19的源端连接且与输出锁存器4的输出端WA1连接，NMOS管N19的源端和PMOS管P19的漏连接并形成节点L1，NMOS管N19的栅极和PMOS管P19的栅极分别接时钟信号I1和时钟信号 I1，第二传输门TF2由NMOS管N20和PMOS管P20组成，NMOS管N20的源端和PMOS管P20的漏端连接且作为开关电容滤波器6的一个输出端TA1与电压调节电路的一个输入端连接，NMOS管N20的漏端和PMOS管P20的漏端连接并与节点L连接，NMOS管N20的栅极和PMOS管P20的栅极分别接时钟信号I2和时钟信号 I2，第二支路62由反相器INV4、第三传输门TF3和第四传输门TF4组成，反相器INV4的输入端与输出锁存器的输出端WA1连接，第三传输门TF3由NMOS管N21和PMOS管P21组成，NMOS管N21的漏端和PMOS管P21的源端连接且与反相器INV4的输出端连接，NMOS管N21的源端和PMOS管P21的漏端连接并形成节点M，NMOS管N21的栅极和PMOS管P21的栅极也分别接时钟信号I1和时钟信号 I1，第四传输门TF4由NMOS管N22和PMOS管P22组成，NMOS管N22的源端和PMOS管P22的漏端连接且作为开关电容滤波器6的另一个输出端TA2与电压调节电路的另一个输入端连接，NMOS管N22的漏端和PMOS管P22的源端连接并与节点M连接，NMOS管N22的栅极和PMOS管P22的栅极也分别接时钟信号I2和时钟信号 I2，电压调节电路7由PMOS管P23、P24和P25和NMOS管N25、N26、N27和N28组成，偏置电流管PMOS管P23的源端接电源VDD，栅端与偏置电压VB5连接，漏端与差分输入管P24和P25的源端相接，差分输入管P24的栅端接参考电压Vrefh，差分输入管P24的源端分别接分压管N25的源端、负载管N27的漏端，差分输入管P25的栅端接参考电压Vrefl，差分输入管P25的源端分别接分压管N26的源端、负载管N28的漏端，分压管N25的漏端与分压管N26的源端相连并与节点T连接，分压管N25的栅端接开关电容滤波电路6一个输出端TA1，分压管N26的栅端接开关电容滤波电路6另一个输出端TA2，负载管N27和N28的栅端接偏置电压VB6、源端接地。

与现有技术相比，本发明具有如下优点：

为了提高比较器的速度，本发明由三级差分输入预放大器和输出锁存器构成。第一级放大器为输入小信号放大器，具有高的单位增益带宽积，较低的放大倍数。第二级放大器应具有较高的单位增益带宽积，较高的放大倍数和输出共模箝位。第三级放大器应具有驱动大的负载电容。输出锁存器应具有快速的再生能力。为了减少比较器的输入失调电压，本发明通过输出反馈调整第一级放大器的输出负载，使得输入为零时，比较器输出为零，另外第二级放大器采用折叠结构，隔离比较器噪声回踢。本发明的互补金属氧化物半导体比较器采用输出反馈补偿比较器输入失调电压，在输入信号传输路径上没有附加任何元件，提高了比较器的速度，消除了时钟馈通和沟道电荷注入对输入失调电压的影响。实验结果表明，在电源电压3.3V，0.25μm工艺条件下，调整后的比较器失调误差为56.8μv，比较器的精度为0.1mv且比较速率为100MHz。

附图说明

图1是本发明互补金属氧化物半导体比较器设计原理框图。

图2是本发明反馈失调调整电路原理框图。

图3是本发明互补金属氧化物半导体比较器电路图。

图4是本发明互补金属氧化物半导体比较器时序图。

具体实施方式

一种互补金属氧化物半导体比较器电路，由第一、第二、第三级差分输入预放大器1、2和3、输出锁存器4和反馈失调调整电路5组成。第一级差分放大器1由偏置电流管P1、偏置电流管P2、差分输入管P3和P4、级联PMOS管P5和P6、钳位PMOS管P7、开关管N1、N2和N8、偏置电流管N3、负载管N4、N5、N6和N7和电容C0组成，开关管N1和N2的栅端接时钟信号W0、源端接偏置电压Vref、漏端接差分输入管P3和P4的栅端，偏置电流管P1的源端接电源VDD、栅端和漏端连接并与偏置电流管P2的栅端、NMOS管N3的漏端、滤波电容C0一端相连，NMOS管N3的栅端接偏置电压VB1，偏置电流管P2的源端接电源VDD，漏端与差分输入管P3和P4的源端相接，差分输入管P3和P4的源端分别接级联PMOS管P5和P6的源端，PMOS管P5和P6的栅端接偏置电压VB2，PMOS管P5的漏端接负载管NMOS管N4和N5的漏端、开关管NMOS管N8的源端和钳位PMOS管P7的源端，PMOS管P6的漏端接负载管NMOS管N6和N7的漏端、开关管NMOS管N8的漏端和钳位管PMOS管P7的漏端，NMOS管N4、N5、N6和N7栅端接偏置电压VB1、源端接地，钳位管PMOS管P7的栅端接地，开关管NMOS管N8的栅端接反相器INV1的输出端，反相器INV1输入端接时钟信号W2。第二级差分放大器2由偏置电流管P8、差分输入管P9和P10、钳位管P11、负载管P12、P13、N9和N10、开关管N11、折叠NMOS管N12、N13和反相器INV1组成，偏置电流管P8的源端接电源VDD，漏端与差分输入管P9和P10的源端相接，差分输入管P9的漏端接负载管N9的漏端、钳位管P11的源端、折叠NMOS管N12的源端，差分输入管P10的漏端接负载管N10的漏端、钳位管PMOS管P11的漏端、折叠NMOS管N13的源端，负载管N9和N10栅端接偏置电压VB3、源端接地，钳位管P11的栅端接地，折叠NMOS管N12和N13的栅端接偏置电压VB4、漏端分别接开关管N11的源端和漏端，开关管N11的栅端接反相器INV1的输出端、源端接负载管P12的栅端和漏端、漏端接负载管P13的栅端和漏端，负载管P12和P13的源端接电源电压VDD。第三级差分放大器3由偏置电流管P14和差分输入管P15和P16组成，偏置电流管P14的源端接电源VDD，漏端与差分输入管P15和P16的源端相接，差分输入管P15和P16的源端分别接开关管PMOS管P17和P18的源端。反馈失调调整电路5由开关电容滤波器6和电压调节电路7组成，输出锁存器4的输出端WA1与开关电容滤波器6的输入端连接，开关电容滤波器6的输出端与电压调节电路的输入端连接，电压调节电路的输出端与比较器失调校准电容C3一端连接，比较器失调校准电容C3的另一端接第一级放大器1的输入端IN，比较器失调校准电容C3的对称电容C4一端接第一级放大器1的反输入端INR，另一端接地，开关电容滤波器6由第一支路61和第二支路62组成，第一支路61由第一传输门TF1和第二传输门TF2组成，第一传输门TF1由NMOS管N19和PMOS管P19组成，NMOS管N19的漏端和PMOS管P19的源端连接且与输出锁存器4的输出端WA1连接，NMOS管N19的源端和PMOS管P19的漏连接并形成节点L1，NMOS管N19的栅极和PMOS管P19的栅极分别接时钟信号I1和时钟信号 I1，第二传输门TF2由NMOS管N20和PMOS管P20组成，NMOS管N20的源端和PMOS管P20的漏端连接且作为开关电容滤波器6的一个输出端TA1与电压调节电路的一个输入端连接，NMOS管N20的漏端和PMOS管P20的漏端连接并与节点L连接，NMOS管N20的栅极和PMOS管P20的栅极分别接时钟信号I2和时钟信号 I2，第二支路62由反相器INV4、第三传输门TF3和第四传输门TF4组成，反相器INV4的输入端与输出锁存器的输出端WA1连接，第三传输门TF3由NMOS管N21和PMOS管P21组成，NMOS管N21的漏端和PMOS管P21的源端连接且与反相器INV4的输出端连接，NMOS管N21的源端和PMOS管P21的漏端连接并形成节点M，NMOS管N21的栅极和PMOS管P21的栅极也分别接时钟信号I1和时钟信号 I1，第四传输门TF4由NMOS管N22和PMOS管P22组成，NMOS管N22的源端和PMOS管P22的漏端连接且作为开关电容滤波器6的另一个输出端TA2与电压调节电路的另一个输入端连接，NMOS管N22的漏端和PMOS管P22的源端连接并与节点M连接，NMOS管N22的栅极和PMOS管P22的栅极也分别接时钟信号I2和时钟信号 I2。电压调节电路7由PMOS管P23、P24和P25和NMOS管N25、N26、N27和N28组成，偏置电流管PMOS管P23的源端接电源VDD，栅端与偏置电压VB5连接，漏端与差分输入管P24和P25的源端相接，差分输入管P24的栅端接参考电压Vrefh，差分输入管P24的源端分别接分压管N25的源端、负载管N27的漏端，差分输入管P25的栅端接参考电压Vrefl，差分输入管P25的源端分别接分压管N26的源端、负载管N28的漏端，分压管N25的漏端与分压管N26的源端相连并与节点T连接，分压管N25的栅端接开关电容滤波电路6一个输出端TA1，分压管N26的栅端接开关电容滤波电路6另一个输出端TA2，负载管N27和N28的栅端接偏置电压VB6、源端接地。

本发明的工作原理和工作过程如下：

图1为本发明的原理框图。第一级放大器为输入小信号放大器，具有高的单位增益带宽积，较低的放大倍数。第二级放大器应具有较高的单位增益带宽积，较高的放大倍数和输出共模箝位。第三级放大器应具有驱动大的负载电容。输出锁存器应具有快速的再生能力。反馈失调调整电路通过补偿比较器的输入端，使得输入为零时，比较器输出为零。

图2为反馈失调调整电路原理框图，比较器输出信号WA1分别输入到传输门TF1的输入端和反相器INV4的输入端。两路信号经过开关电容滤波后输入到电压调节电路。电压调节电路输出ADT反馈到比较器输入端。

图3为本发明的电路图。Vrefl电压为0.5v，Vrefh为1.5v。其中Vref在时序信号W0高电平时为第一级差分输入级提高直流偏置，W0的下降沿进行失调校零。在第一级中P2管作为电流源，输入差分对管是PMOS管P3和P4，级联管PMOS管P5和P6，负载管NMOS管N4、N5、N6和N7。第一级放大级的输出信号是A1和A2。NMOS管N8在W2为高电平时将A1和A2导通，这样在下一次进行比较时可以提高速度，并且避免受前一次比较结果影响而产生错误。PMOS管P7的栅极接地，功能是被动箝位，目的是限制A1和A2的摆幅，提高速度。当A1或A2中任一个信号超过P7管的阈值电压时，P7管导通，使A1和A2回复到较低的电位，从而使摆幅减小。第二级放大器采用折叠结构，P9和P10为输入差分管，N12和N13为折叠管，P12和P13为二极管连接的负载，N11为第二级放大器的输出复位管。P15和P16为第三级放大器的差分输入管。P17、P18、N15和N16为输出锁存器复位管，W1为输出锁存器复位控制信号。N14和N17构成输出锁存器。当W0信号下降沿时，比较器输入端IN和INR相等，比较器将等概率地输出高电平和低电平。如果比较器电路元件失配，比较器将输出固定的高电平或者低电平。假如比较器固定的输出高电平WA1，在时序控制信号I1和I2作用下，由NMOS管N23电容充电，NMOS管N24电容放电，即TA1点电压升高，TA2电压降低。NMOS管N25的源漏电阻降低，NMOS管N26的源漏电阻增加，T点电压减少，比较器输入端IN电压减少。IN电压减少，第一级比较器输出A1点电压升高，第二级比较器输出B1点电压降低，经过几个周期后，第三级比较器输出由低电平变为高电平，通过反相器INV2后使得WA1为低电平，从而实现了负反馈，最终使得比较器输出WA1等概率的输出高电平和低电平。

图4为本发明的互补金属氧化物半导体比较器时序关系，W0下降沿比较器进行失调调整，W2信号为低电平时，第一级比较器和第二级比较器清零，W1信号为低电平时输出锁存器清零，I1为高电平时比较器输出对图3所示的L、M点C1和C2电容充放电，I2为高电平时电容C1和C2对图3所示的N23和N24的栅充放电。

Claims

1、一种互补金属氧化物半导体比较器，由第一、第二、第三级差分输入预放大器(1、2和3)、输出锁存器(4)和反馈失调调整电路(5)组成，其特征在于第一级差分放大器(1)由偏置电流管P1、偏置电流管P2、差分输入管P3、P4、级联PMOS管P5、P6、钳位PMOS管P7、开关管N1、N2、N8、偏置电流管N3、负载管N4、N5、N6、N7和电容C0组成，开关管N1、N2的栅端接时钟信号W0、源端接偏置电压Vref、漏端接差分输入管P3、P4的栅端，偏置电流管P1的源端接电源VDD、栅端和漏端连接并与偏置电流管P2的栅端、NMOS管N3的漏端、滤波电容C0一端相连，NMOS管N3的栅端接偏置电压VB1，偏置电流管P2的源端接电源VDD，漏端与差分输入管P3、P4的源端相接，差分输入管P3、P4的源端分别接级联PMOS管P5、P6的源端，PMOS管P5、P6的栅端接偏置电压VB2，PMOS管P5的漏端接负载管NMOS管N4、N5的漏端、开关管NMOS管N8的源端和钳位PMOS管P7的源端，PMOS管P6的漏端接负载管NMOS管N6、N7的漏端、开关管NMOS管N8的漏端和钳位管PMOS管P7的漏端，NMOS管N4、N5、N6、N7栅端接偏置电压VB1、源端接地，钳位管PMOS管P7的栅端接地，开关管NMOS管N8的栅端接反相器INV1的输出端，反相器INV1输入端接时钟信号W2，第二级差分放大器(2)由偏置电流管P8、差分输入管P9、P10、钳位管P11、负载管P12、P13、N9、N10、开关管N11、折叠NMOS管N12、N13和反相器INV1组成，偏置电流管P8的源端接电源VDD，漏端与差分输入管P9、P10的源端相接，差分输入管P9的漏端接负载管N9的漏端、钳位管P11的源端、折叠NMOS管N12的源端，差分输入管P10的漏端接负载管N10的漏端、钳位管PMOS管P11的漏端、折叠NMOS管N13的源端，负载管N9、N10栅端接偏置电压VB3、源端接地，钳位管P11的栅端接地，折叠NMOS管N12、N13的栅端接偏置电压VB4、漏端分别接开关管N11的源端和漏端，开关管N11的栅端接反相器INV1的输出端、源端接负载管P12的栅端和漏端、漏端接负载管P13的栅端和漏端，负载管P12、P13的源端接电源电压VDD，第三级差分放大器(3)由偏置电流管P14和差分输入管P15、P16组成，偏置电流管P14的源端接电源VDD，漏端与差分输入管P15、P16的源端相接，差分输入管P15、P16的源端分别接开关管PMOS管P17、P18的源端，反馈失调调整电路(5)由开关电容滤波器(6)和电压调节电路(7)组成，输出锁存器(4)的输出端WA1与开关电容滤波器(6)的输入端连接，开关电容滤波器(6)的输出端与电压调节电路(7)的输入端连接，电压调节电路(7)的输出端与比较器失调校准电容C3一端连接，比较器失调校准电容C3的另一端接第一级放大器1的输入端IN，比较器失调校准电容C3的对称电容C4一端接第一级放大器1的反输入端INR，另一端接地，开关电容滤波器(6)由第一支路(61)和第一支路(62)组成，第一支路(61)由第一传输门TF1和第二传输门TF2组成，第一传输门TF1由NMOS管N19和PMOS管P19组成，NMOS管N19的漏端和PMOS管P19的源端连接且与输出锁存器(4)的输出端WA1连接，NMOS管N19的源端和PMOS管P19的漏连接并形成节点L1，NMOS管N19的栅极和PMOS管P19的栅极分别接时钟信号I1和时钟信号I1，第二传输门TF2由NMOS管N20和PMOS管P20组成，NMOS管N20的源端和PMOS管P20的漏端连接且作为开关电容滤波器(6)的一个输出端TA1与电压调节电路(7)的一个输入端连接，NMOS管N20的漏端和PMOS管P20的漏端连接并与节点L连接，NMOS管N20的栅极和PMOS管P20的栅极分别接时钟信号I2和时钟信号I2，第二支路(62)由反相器INV4、第三传输门TF3和第四传输门TF4组成，反相器INV4的输入端与输出锁存器(4)的输出端WA1连接，第三传输门TF3由NMOS管N21和PMOS管P21组成，NMOS管N21的漏端和PMOS管P21的源端连接且与反相器INV4的输出端连接，NMOS管N21的源端和PMOS管P21的漏端连接并形成节点M，NMOS管N21的栅极和PMOS管P21的栅极也分别接时钟信号I1和时钟信号I1，第四传输门TF4由NMOS管N22和PMOS管P22组成，NMOS管N22的源端和PMOS管P22的漏端连接且作为开关电容滤波器(6)的另一个输出端TA2与电压调节电路(7)的另一个输入端连接，NMOS管N22的漏端和PMOS管P22的源端连接并与节点M连接，NMOS管N22的栅极和PMOS管P22的栅极也分别接时钟信号I2和时钟信号I2，电压调节电路(7)由PMOS管P23、P24、P25和NMOS管N25、N26、N27、N28组成，偏置电流管PMOS管P23的源端接电源VDD，栅端与偏置电压VB5连接，漏端与差分输入管P24、P25的源端相接，差分输入管P24的栅端接参考电压Vrefh，差分输入管P24的源端分别接分压管N25的源端、负载管N27的漏端，差分输入管P25的栅端接参考电压Vrefl，差分输入管P25的源端分别接分压管N26的源端、负载管N28的漏端，分压管N25的漏端与分压管N26的源端相连并与节点T连接，分压管N25的栅端接开关电容滤波电路(6)一个输出端TA1，分压管N26的栅端接开关电容滤波电路(6)另一个输出端TA2，负载管N27、N28的栅端接偏置电压VB6、源端接地。

2、根据权利要求1所述的互补金属氧化物半导体比较器，其特征在于差分输入管P9的漏端接NMOS管N9的漏端、钳位管PMOS管P11的源端、折叠NMOS管N12的源端，差分输入管P10的漏端接NMOS管N10的漏端、钳位管PMOS管P11的漏端、折叠NMOS管N13的源端，NMOS管N9、N10栅端接偏置电压VB3、源端接地，钳位管PMOS管P11的栅端接地，折叠NMOS管N12、N13的栅端接偏置电压VB4、漏端分别接开关管N11的源端和漏端，开关管N11的栅端接反相器INV1的输出端、源端接负载管P12的栅端和漏端、漏端接负载管P13的栅端和漏端，负载管P12、P13的源端接电源电压VDD。

3、根据权利要求1或2所述的互补金属氧化物半导体比较器，其特征在于输出锁存器(4)由开关管P17、P18、N15、N16、锁存管N14、N17、反相器INV2、INV3组成，开关管P17的漏端接锁存管N14的漏端、开关管N15的漏端和反相器INV2的输入端，开关管P18的漏端接锁存管N17的漏端、开关管NMOS管N16的漏端，开关管PMOS管P17、P18、开关管NMOS管N15、N16的栅端接反相器INV3的输出端，反相器INV3的输入端接时钟信号W1。

4、根据权利要求3所述的互补金属氧化物半导体比较器，其特征在于在节点L和M与地之间分别跨接电容C1和C2，在开关电容滤波器(6)的两个输出端TA1和TA2上分别与NMOS管N25和N26的栅极连接，NMOS管N23的漏和源连接且接地形成电容，NMOS管N24的漏和源连接且接地形成电容。