CN101443996B - 用于驱动放大器输入晶体管的体电容的电路和方法 - Google Patents

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Abstract

一种放大器电路，其包括的输入级具有跨导级，该跨导级包括第一和第二输入晶体管(60A)和第一尾电流源，第一和第二输入晶体管的栅极分别耦合到第一和第二输入信号。一种体电极电容驱动器(15)包括第三和第四输入晶体管、第一和第二关联的级联晶体管(111A)和第二尾电流源，该第二尾电流源耦合到所述第三和第四输入晶体管的源极和体电极并且耦合到所述第一和第二输入晶体管的体电极。所述第三和第四输入晶体管的栅极分别耦合到所述第一和第二输入电压信号，并且所述第一和第二级联晶体管的栅极分别耦合到所述第二和第一输入电压信号。

Description

用于驱动放大器输入晶体管的体电容的电路和方法
本发明一般涉及放大器电路，且更具体地涉及通过克服由与输入场效应晶体管的体电极相关联的电容带来的缺点，来改善放大器性能。
背景技术
与高速运算放大器的输入级相关的体电极电容降低了放大器的转换速率/压摆率，并且也造成运算放大器对大幅值的输入阶跃信号的正沿和负沿的不对称响应。现有技术图1图示说明包括差分输入跨导级2的运算放大器，该差分输入跨导级2包括输入晶体管6A和6B，二者的源极通过导体8连接到尾电流源7。输入晶体管6A和6B的体电极通过导体10连接到电源电压VDD的正极。输入晶体管6A和6B的漏极连接到现有技术折叠式级联级3的输入，折叠式级联级3的输出连接到传统AB类的级4的输入。
在现有技术图1的电路中，输入晶体管的体电极的体电极电容Cb不会显著影响通过运算放大器的输入信号(Vin＝Vin+-Vin-)的信号路径。但是，运算放大器的CMRR(共模抑制比)会由于输入晶体管6A和6B的不匹配被降低，因为CMRR是输入晶体管6A和6B的源-漏极电压的函数。
现有技术图2示出了类似的跨导输入级2A的另一配置，其中其输入晶体管6A和6B的体电极通过导体10A连接到共源导体8，而不是连接到图1中的VDD。级联晶体管11A耦合在输入晶体管6A的漏极与输出导体9A之间，其栅极也连接到Vin-，而级联晶体管11B耦合在输入晶体管6B的漏极和输出导体9B之间，其栅极连接到Vin+。级联晶体管11A和11B通过提供输入晶体管6A和6B两端的相对恒定的漏-源电压使运算放大器的CMRR得到改善。但是，现有技术图2的电路配置使体电极电容Cb被耦合，以直接加载放大器信号路径，从而通过引起更低的建立时间和不对称的转换速率来降低放大器的大信号响应。
具体地，如果这些输入晶体管的体电极被直接连接到它们的源极，如图2所示，则总的体电极电容Cb可被视为被直接添加到信号路径电容。这会导致上述的不对称转换操作(slewing operation)，其中Vout的上升沿比下降沿更加缓慢。对于大多数运算放大器来说，转换速率由总的输入级尾电流确定，该电流由密勒(Miller)补偿电容CM分流。如果所有输入级尾电流流到Miller补偿电容CM，则响应运算放大器阶跃输入脉冲的上升沿或下降沿时上述现象是否出现就不重要了。但是，如果输入晶体管6A和6B的体电极电容Cb被直接连接到其源极，则与输入晶体管6A和6B的体电极关联的总的增加的电容必须在转换操作的过程中被充电或放电，从而导致更低的转换速率。
在放大器输入电压的上升沿期间，有些尾电流将流到输入晶体管6A和6B的源极电容，所以可用于对运算放大器输出级4的Miller补偿电容CM进行充电的尾电流是较少的，从而导致转换速率降低。
在输入阶跃脉冲的下降沿期间，输入晶体管6A和6B的共源导体8的电压将减小。共源导体8上的总电容——包括输入晶体管6A和6B的源极电容和总的体电极电容Cb——将通过输入晶体管6A和6B以及导体9A和9B，并且通过折叠式级联级3的信号路径被放电至Miller补偿电容CM，并将产生幅值基本大于输入级2A的尾电流I1的电流。这将导致转换速率基本上比输入阶跃电压脉冲的上升沿时的转换速率快。因此，对阶跃电压输入脉冲的上升沿和下降沿进行响应的转换速率是不对称的。
以前，传统的缓冲电路已经被用于驱动运算放大器输入级场效应晶体管的体电极，但是如果是这样，则应当发现该方法具有明显的争议，因为传统的缓冲电路的一些尾电流会泄漏到集成电路衬底或地线，即被浪费，并因此导致可用于驱动体电极电容Cb的尾电流较少。如果充分地增加尾电流以驱动体电极电容从而提高输出转换速率，则将导致过多的功率消耗。
因此，存在对可提供对称的转换速率的放大器输入级的尚未被满足的需求。
还存在对可提供对称的转换速率和快速的信号建立时间的放大器输入级的尚未被满足的需求。
还存在对可提供对称的转换速率和快速的信号建立时间且不会带来不可接受的增加的功率消耗的放大器输入级的尚未被满足的需求。
发明内容
本发明的一个目标是提供一种可提供对称的转换速率的放大器输入级。
本发明的另一目标是提供一种运算放大器，其包括的跨导输入级提供对称的放大器转换速率和快速的信号建立时间。
本发明的另一目标是提供一种运算放大器，其包括的输入级提供对称的放大器转换速率和快速的信号建立时间且不会带来不可接受的增加的功率消耗。
简单描述并根据一个实施例，本发明提供具有输入级(2B)的放大器电路(100)，该输入级(2B)包括跨导级(2C)，该跨导级(2C)包括第一(6A)和第二(6B)输入晶体管以及第一尾电流源(I1)，每个输入晶体管具有源极、漏极、栅极和体电极，该第一尾电流源(I1)被耦合到第一(6A)和第二(6B)输入晶体管的源极，第一(6A)和第二(6B)输入晶体管的栅极分别被耦合到第一(Vin-)和第二(Vin+)输入电压信号。输入级(2B)还包括体电极电容驱动器电路(15)，该体电极电容驱动器电路(15)包括第三(60A)和第四(60B)输入晶体管以及第一(111A)和第二(111B)级联晶体管和第二尾电流源(I2)，每个晶体管具有源极、漏极、栅极和体电极，该第二尾电流源(I2)被耦合到第三(60A)和第四(60B)输入晶体管的源极和体电极，并且还被耦合到第一(6A)和第二(6B)输入晶体管的体电极。第三(60A)和第四(60B)输入晶体管的栅极分别被耦合到第一(Vin-)和第二(Vin+)输入电压信号。第一(111A)和第二(111B)级联晶体管的栅极分别被交叉耦合到第二(Vin+)和第一(Vin-)输入电压信号。第一级联晶体管(111A)的源极和漏极分别被耦合到第三输入晶体管(60A)的漏极和基准电压导体(GND)，并且第二级联晶体管(111B)的源极和漏极分别被耦合到第四输入晶体管(60B)的漏极和基准电压导体(GND)。第一输出导体(9A)被耦合到第一输入晶体管(6A)的漏极，而第二输出导体(9B)被耦合到第二输入晶体管(6B)的漏极。
在所述实施例中，跨导级(2C)包括第三(11A)和第四(11B)级联晶体管，其中第三级联晶体管(11A)的源极和漏极分别被耦合到第一输入晶体管(6A)的漏极和第一输出导体(9A)。第四级联晶体管(11B)的源极和漏极分别被耦合到第二输入晶体管(6B)的漏极和第二输出导体(9B)。第三(11A)和第四(11B)级联晶体管的栅极分别耦合到第一(Vin-)和第二(Vin+)输入电压信号。第一(9A)和第二(9B)输出导体被耦合到折叠式级联级(3)的输入，折叠式级联级(3)的输出被耦合到的AB类输出级(4)的输入。
在一个实施例中，本发明提供一种操作放大电路以改善转换操作的速度和对称性的方法，该方法包括：提供一跨导级(2C)，该跨导级(2C)包括第一(6A)和第二(6B)输入晶体管和耦合到该第一(6A)与第二(6B)输入晶体管的源极的第一尾电流源(I1)，该第一(6A)和第二(6B)输入晶体管的漏极分别耦合到跨导级的第一(9A)和第二(9B)输出导体；以及提供一体电极电容驱动器电路(15)，该体电极电容驱动器电路(15)包括第三(60A)和第四(60B)输入晶体管、第一(111A)和第二(111B)级联晶体管和第二尾电流源(I2)，该第二尾电流源(I2)被耦合到第三(60A)和第四(60B)输入晶体管的源极和体电极，并且还被耦合到第一(6A)和第二(6B)输入晶体管的体电极，第一(111A)和第二(111B)级联晶体管的漏极被耦合到基准电压导体(GND)，第一(111A)和第二(111B)级联晶体管的源极分别被耦合到第三(60A)和第四(60B)输入晶体管的漏极。本发明的该实施例还包括施加第一(Vin-)和第二(Vin+)信号，所述第一和第二信号构成第一(6A)和第二(6B)输入晶体管、第三(60A)和第四(60B)输入晶体管以及第一(111A)和第二(111B)级联晶体管的各栅极之间的具有至少预定幅值的差分输入信号(Vin)，以便：(1)同时开启第一(6A)和第三(60A)输入晶体管及第二(111B)级联晶体管，并且关闭第二(6B)和第四(60B)输入晶体管及第一(111A)级联晶体管；或者(2)根据差分输入信号(Vin)的极性同时关闭第一(6A)和第三(60A)输入晶体管及第二(111B)级联晶体管，并且开启第二(6B)和第四(60B)输入晶体管及第一(111A)级联晶体管，从而避免当输入信号(Vin)的幅值超过预定幅值时来自第二尾电流源(I2)的尾电流流入基准电压导体(GND)而被浪费。
在一实施例中，本发明提供电路(100)，该电路(100)包括跨导级(2C)，该跨导级(2C)包括第一(6A)和第二(6B)输入晶体管和耦合到该第一(6A)和第二(6B)输入晶体管的源极的第一尾电流源(I1)，该第一(6A)和第二(6B)输入晶体管的漏极分别被耦合到跨导级的第一(9A)和第二(9B)输出导体。体电极电容驱动器电路(15)包括第三(60A)和第四(60B)输入晶体管、第一(111A)和第二(111B)级联晶体管和第二尾电流源(I2)，该第二尾电流源(I2)被耦合到第三(60A)和第四(60B)输入晶体管的源极和体电极，而且还被耦合到第一(6A)和第二(6B)输入晶体管的体电极，第一(111A)和第二(111B)级联晶体管的漏极被耦合到基准电压导体(GND)，第一(111A)和第二(111B)级联晶体管的源极分别被耦合到第三(60A)和第四(60B)输入晶体管的漏极。本发明的该实施例还包括用于施加第一(Vin-)和第二(Vin+)信号的装置，该第一和第二信号构成第一(6A)、第二(6B)、第三(60A)和第四(60B)输入晶体管与第一(111A)和第二(111B)级联晶体管的各栅极之间的具有至少预定幅值的差分输入信号(Vin)，以便：(1)同时开启第一(6A)和第三(60A)输入晶体管及第二(111B)级联晶体管，并且关闭第二(6B)和第四(60B)输入晶体管及第一(111A)级联晶体管；或者(2)根据差分输入信号(Vin)的极性同时关闭第一(6A)和第三(60A)输入晶体管及第二(111B)级联晶体管，并且开启第二(6B)和第四(60B)输入晶体管及第一(111A)级联晶体管，从而避免当输入信号(Vin)的幅值超过预定幅值时来自第二尾电流源(I2)的尾电流流入基准电压导体(GND)而被浪费。
附图说明
图1是现有技术运算放大器的示意图，其中输入级晶体管的体电极被连接到电源电压的正极。
图2是现有技术运算放大器的示意图，其中输入级晶体管的体电极被连接到其源极电极。
图3根据本发明的包括体电极驱动器电路的运算放大器的示意图。
图4是图3所示的输入级与体驱动器电路的放大的示意图。
具体实施方式
本发明提供一种用于驱动放大器电路的输入晶体管的体电极的低功率体电极驱动器电路。当与体电极相关的电容Cb被体电极驱动器电路驱动时，体电极电容对通过放大器的主信号路径产生的影响最小。这导致放大器的转换速率和建立时间的大大改善，并且还导致更为对称的放大器电路的转换速率。
图3示出了包括输入级2B的放大器100，该输入级2B驱动公知的现有技术折叠式级联级3，该折叠式级联级3后面连接有传统的AB类输出级4。输入级2B包括跨导输入级2C，其接收输入信号Vin+和Vin-，并且响应该输入信号而在导体9A和9B中产生输出电流。根据本发明，输入级2B还包括体电容驱动器电路15，其同样接收输入信号Vin+和Vin-，并且响应该输入信号而在连接到体电极的导体16上产生信号并且驱动与跨导输入级2C和体电容驱动器电路15两者的输入晶体管的体电极相关联的体电容Cb。跨导输入级2C和体电容驱动器15的细节如图4所示。
参见图4，跨导输入级2C包括耦合在VDD和共源导体8之间的尾电流源7，导体8连接到P沟道输入晶体管6A和6B的源极电极。尾电流源7向输入晶体管6A和6B的源极提供恒定的尾电流I1。输入晶体管6A和6B的栅极分别被连接到Vin-和Vin+。具有关联的体电容Cb1的输入晶体管6A和6B的体电极被连接到体电容驱动器输出导体16。输入晶体管6A的漏极被连接到P沟道级联晶体管11A的源极和体电极。级联晶体管11A的栅极被连接到Vin-，而其漏极被连接到导体9A。输入晶体管6B的漏极被连接到P沟道级联晶体管11B的源极和体电极，级联晶体管11B的栅极被连接到Vin+，其漏极被连接到导体9B。(注意：级联晶体管11A和11B的使用显著提高了运算放大器100的CMRR，但如果没有级联晶体管时的CMRR是可以接受的，则这些级联晶体管可以被省去。)
体电容驱动器电路15包括尾电流源7A，该尾电流源7A被耦合在VDD和体驱动器电路输出导体16之间，导体16也连接到体电容驱动器电路15的P沟道输入晶体管60A和60B的源极和体电极。尾电流源7A产生的恒定尾电流I2，该恒定尾电流I2相对于跨导输入级2C的尾电流I1被按比例确定(scaled)。寄生体电容Cb2与输入晶体管60A和60B的体电极相关。输入晶体管60A的栅极电极被连接到Vin-，而输入晶体管60B的栅极电极被连接到Vin+，其中被运算放大器100放大的差分输入信号Vin通过表达式Vin＝Vin+-Vin-来得出。P沟道级联晶体管111A的源级和体电极被连接到输入晶体管60A的漏极，而级联晶体管111A的栅极被连接到Vin+。P沟道级联晶体管111B的源级和体电极被连接到输入晶体管60B的漏极，而级联晶体管111B的栅极被连接到Vin-。级联晶体管111A和111B的漏极接地。
因此，相对于输入晶体管60A和60B的栅极耦合到Vin-和Vin+的方式，可以认为级联晶体管111A和111B的栅极“交叉耦合”到Vin+和Vin-。
各种晶体管几何尺寸被选择，以便体电极驱动器电路15的输入晶体管60A和60B中的电流密度基本上等于对应的跨导输入级2C的输入晶体管6A和6B中的电流密度。因此，跨导输入级2C的输入晶体管6A和6B的VGS(栅源)电压和体电极-源极间(bulk-to-source)的电压非常接近于体电容驱动器15的输入晶体管60A和60B的对应的VGS电压。因此，跨导输入级2C中的共源极导体8上的电压很接近于体电容驱动器输出导体16上产生的电压。但是，应当注意本发明的主要优势包括即使6A、6B和60B中的电流密度与VGS电压有些不同，但是却达到了更为快速、更为对称的转换，并且基本上不增加功率损耗。
在“大信号瞬态”的条件下，其中Vin+和Vin-的差以及级联晶体管111A和111B与Vin+和Vin-的“交叉耦合”连接分别避免了体电容驱动器电路15的任何尾电流I2流入地线。(参见之前对利用传统的缓冲来驱动场效应输入晶体管的体电极的问题进行的讨论。)例如，如果Vin+和Vin-间的瞬态差导致输入晶体管60B被关闭，则级联晶体管111A也将被关闭。因此，即使输入晶体管60A被硬性开启，级联晶体管111A也将被关闭。结果，即使输入晶体管60A被硬性开启，级联晶体管111A也将阻止任何尾电流I2通过输入晶体管60A流入地线。由于输入晶体管60B和级联晶体管111A在瞬态期间都是关闭的，因此所有尾电流I2流入寄生体电容Cb1和Cb2，这是由于没有尾电流I2流入地下而被废损的理想情形。体电容驱动器15的功率损耗因而被最小化，因为只有最少量尾电流I2用于驱动体电容Cb1和Cb2。
以上操作与将普通缓冲用于驱动跨导输入级2C的体电容Cb1来完成的操作形成直接的对比。例如，当不采用如图4的体驱动器电路15所示的级联晶体管111A和111B的栅极交叉耦合的情况下(也就是说，如果将级联晶体管111A和111B的栅极连接到Vin-和Vin+来代替图4所示的连接)，Vin+相对于Vin-的大的正瞬态波动将关闭输入晶体管60B和级联晶体管111B，并将导致输入晶体管60A和级联晶体管111A被开启。最初，所有尾电流7A都将流过导体16流向晶体管60A，造成瞬态期间导体16的电压升高。在不采用本发明的交叉耦合的情况下，在瞬态期间，一些恒定的尾电流I2将流过输入晶体管60A和级联晶体管111A(两个晶体管均被开启)而流入地下，而其它尾电流I2将流入体电极电容Cb1和Cb2，同时导体16上的源极电压将继续升高直到瞬态结束，之后所有尾电流7A都将流过输入晶体管60A和级联晶体管111A而流入地下。更具体地，由于晶体管60B和111B被关闭，大小为尾电流I2一半的电流立即开始对体电极电容Cb1和Cb2充电。之后，导体16上的电压开始升高，其速度比晶体管60A的栅极上的电压升高的速度快，从而更硬性地将晶体管60A开启。这将导致更多尾电流I2流过晶体管60A流入地下而被废损，还会造成更少的尾电流I2可用于继续对体电极电容Cb1和Cb2充电。
因此，可用于对输入晶体管的体电极充电的最大电流为尾电流I2的一半，并且该电流将随着导体16上的电压的变化而减少。在此过程结束时，将没有对体电极电容Cb1和Cb2充电的电流，因为所有尾电流I2将流过晶体管60A。在瞬态期间流入地下的所有电流都将被废损，这导致对体电极电容充电的速度明显变慢。
与此相反，在图4的体电极驱动器电路15所示的交叉耦合配置中，输入晶体管6A、6B、60A和60B的所有寄生体电容Cb1和Cb2均由恒定尾电流I2驱动，因此体电极电容Cb1和Cb2对图3和4的运算放大器100的大信号瞬态响应的影响相对较小。因此实现了运算放大器100的对称转换和快速设置时间，并且其使用相对少量的额外集成电路芯片面积，并且电流附加量相比于为了不使连接交叉耦合而使输入晶体管60A、60B与Vin+、Vin-之间的连接反向所需的电流附加量相对较低。
应当注意如果使用传统的缓冲器来代替体电容驱动器15，则可能比图4的四晶体管体电容驱动器电路15更为复杂，并且可能必须由更大的尾电流进行偏置(并因此具有更大的功率损耗)从而补偿晶体管111A和111B不交叉耦合时将被废损的电流，以便运算放大器具有与图3的运算放大器100相同的转换性能。
与本领域技术人员可能考虑用以驱动输入晶体管6A和6B的体电极的传统缓冲电路相比，体电容驱动器15的电路配置很简单，并且使用的电流基本比传统缓冲电路所需的电流更小。而且，体电极驱动器电路15具有轨至轨(rail-to-rail)的压摆能力。
再参见图3，公知的折叠式级联电路3包括N沟道电流镜，该N沟道电流镜包括二极管连接的电流镜控制晶体管32，该晶体管32的漏极和栅极被连接到电流源33，级联电路3还包括N沟道电流镜输出晶体管20和24，晶体管20和24的源极接地。晶体管20的漏极由导体9A连接到N沟道级联晶体管21的源极，晶体管21的漏极被连接到P沟道级联晶体管22的漏极和P沟道电流镜晶体管23、30和31的栅极，晶体管23、30和31的源极连接到VDD。晶体管24的漏极由导体9B连接到N沟道级联晶体管25和26的源极，晶体管25和26将流过晶体管24的电流分开。电流镜输出晶体管20和24可被认为是跨导输入级2C的有效负载装置，跨导输入级2C将导体9A和9B中的信号电流转换成级联晶体管21的漏极上与N沟道级联晶体管25和26的漏极上对应的电压。
级联晶体管25的漏极由导体27A连接到的P沟道级联晶体管28的漏极，晶体管28的源极被连接到电流镜输出晶体管30的漏极。级联晶体管26的漏极由导体27B连接到P沟道级联晶体管29的漏极，晶体管29的源极被连接到电流镜晶体管31的漏极。级联晶体管21和25的栅极由基准电压电路在导体43上产生的基准电压进行偏置，所述基准电压电路包括电流源37，该电流源37由导体43耦合到N沟道晶体管35的栅极和漏极，该晶体管35的源极接地。级联晶体管26的栅极由基准电压电路在导体44上产生的基准电压进行偏置，所述基准电压电路包括电流源36，该电流源36也由导体44耦合到N沟道晶体管34的漏极和栅极，该晶体管34的源极接地。P沟道级联晶体管22、28和29的栅极由基准电压电路在导体42上产生的基准电压进行偏置，所述基准电压电路包括电流源39，该电流源39由导体42耦合到P沟道晶体管38的漏极和栅极，该晶体管38的源极连接到VDD。
AB类级4包括P沟道输出晶体管45，其源极被连接到VDD，其栅极被连接到导体27A，其漏极被连接到Vout。Miller补偿电容器CM与低值电阻器40串行耦合在输出晶体管45的栅极和漏极之间。N沟道晶体管46的源极接地，其漏极被连接到Vout，其栅极被连接到导体27B。Miller补偿电容器CM与低值电阻器41串行耦合在输出晶体管46的栅极和漏极之间。低值电阻器40、41和与AB类输出晶体管45、46相关的Miller栅-漏电容CM串联以确保放大器的稳定性。晶体管24、25、26、28、29、30和31能够将通过电流镜输出晶体管24的电流分解，从而导致导体27A上的信号驱动P沟道输出晶体管45并且使导体27B上的信号驱动N沟道输出晶体管46。通过电流镜输出晶体管20和24的电流可被认为是DC电流，导体9A中的AC信号电流可被认为流过级联晶体管21，而导体9B中的AC信号电流可认为被分流为分别流过级联晶体管25和26。电流源36和37的电流被选择以便晶体管25和26的栅极上的电压导致P沟道输出晶体管45的栅极电压高于N沟道输出晶体管46的栅极电压，从而避免极大电流流过输出晶体管45和46，以提供普通AB类输出级控制。
应当理解图3和4的输入级2B可与各种其它类型的输出级结合使用。
优选地，体电容驱动器15的尾电流源7A、输入晶体管60A和60B、级联晶体管111A和111B基本上分别小于跨导输入电路2C的尾电流源7、输入晶体管6A和6B、级联晶体管11A和11B，并且与其成适当比例。具体地，尾电流源7A、输入晶体管60A和60B、级联晶体管111A和111B优选地分别相对电流源7、输入晶体管6A和6B、级联晶体管11A和11B按比例确定大小，以便跨导输入级2A的输入晶体管6A和6B的VGS电压分别等于体驱动器电路15的输入晶体管60A和60B的对应VGS电压，以便输入晶体管6A和6B在导体16上的体电压基本等于公共源导体8上的源电压。
在大电压瞬态过后，输入晶体管60A、60B和输入晶体管6A、6B被同等地开启，而级联晶体管111A和111B也被同等地开启。在这种状态下，级联晶体管111A和111B的“交叉耦合”是不起作用的。因此，在瞬态期间交叉耦合是很有优势的，并且在稳定(即无瞬态)状态下没有不利条件。
因此，本发明的体电极驱动器具有如下优势：不会导致放大器的信号路径的加载，允许使用小值尾电流I2实现对放大器的输入晶体管的体终端的驱动，从而减少功率损耗，并且提供运算放大器的更快速的信号建立时间和更对称的转换运行。
尽管本发明已经对各种具体实施例进行了描述，但是本领域技术人员应该能够对本发明描述的实施例作出各种更改而不偏离其真实宽度和范围。本发明意指分别与权利要求中叙述的元件或步骤无实质不同同但执行基本相同的功能、以基本相同的方式达到与要求保护的技术方案相同的效果的所有元件或步骤均在本发明的范围之内。

Claims (9)

1.一种放大器电路，其包括一输入级，其特征在于，所述输入级包括：
(a)一跨导级，其包括第一和第二输入晶体管和第一尾电流源，所述第一和第二输入晶体管中的每一个都具有源极、漏极、栅极和体电极，所述第一尾电流源被耦合到所述第一和第二输入晶体管的源极，所述第一和第二输入晶体管的栅极分别被耦合到第一和第二输入电压信号；
(b)体电极电容驱动器电路，其包括第三和第四输入晶体管、第一和第二级联晶体管和第二尾电流源，每个晶体管具有源极、漏极、栅极和体电极，所述第二尾电流源被耦合到所述第三和第四输入晶体管的源极和体电极，并且还被耦合到所述第一和第二输入晶体管的所述体电极，所述第三和第四输入晶体管的栅极分别被耦合到所述第一和第二输入电压信号，所述第一和第二级联晶体管的栅极分别被交叉耦合到所述第二和第一输入电压信号，所述第一级联晶体管的源极和漏极分别被耦合到所述第三输入晶体管的漏极和一基准电压导体，所述第二级联晶体管的源极和漏极分别被耦合到所述第四输入晶体管的漏极和所述基准电压导体；和
(c)耦合到所述第一输入晶体管的漏极的第一输出导体和耦合到所述第二输入晶体管的漏极的第二输出导体。
2.根据权利要求1所述的放大器电路，其中所述跨导级包括第三和第四级联晶体管，所述第三级联晶体管的源极和漏极分别被耦合到所述第一输入晶体管的漏极和所述第一输出导体，所述第四级联晶体管的源极和漏极分别被耦合到所述第四输入晶体管的漏极和所述第二输出导体，所述第三和第四级联晶体管的栅极分别被耦合到所述第一和第二输入电压信号。
3.根据权利要求1或2所述的放大器电路，其中所述第一和第二输出导体被耦合到折叠式级联级的输入。
4.根据权利要求3所述的放大器电路，其中所述折叠式级联级的输出被耦合到AB类输出级的一个输入。
5.根据权利要求2所述的放大器电路，其中所述第一和第二尾电流源被按预定比例确定，以便所述第二尾电流源产生的电流基本小于所述第一尾电流源产生的电流；
其中所述第一和第二输入晶体管的几何比例与所述第三和第四输入晶体管的几何比例一起根据预定比例确定大小；并且
其中所述预定比例被选择，以便所述第一、第二、第三和第四输入晶体管中的电流密度或栅-源电压中的至少一个基本相同。
6.根据权利要求5所述的放大器电路，其中所述第一和第二输入晶体管的源极的工作电压基本等于所述第一和第二输入晶体管的所述体电极上由所述体电极电容驱动器电路产生的工作电压。
7.一种操作放大器电路以改善其转换操作的速度和对称性的方法，其特征在于，所述方法包括：
(a)提供包括第一和第二输入晶体管和第一尾电流源的跨导级，所述第一尾电流源被耦合到所述第一和第二输入晶体管的源极，所述第一和第二输入晶体管的漏极分别被耦合到所述跨导级的第一和第二输出导体；
(b)提供包括第三和第四输入晶体管、第一和第二级联晶体管和第二尾电流源的体电极电容驱动器电路，所述第二尾电流源被耦合到所述第三和第四输入晶体管的源极和体电极，并且还被耦合到所述第一和第二输入晶体管的体电极，所述第一和第二级联晶体管的漏极被耦合到一基准电压导体，所述第一和第二级联晶体管的源极分别被耦合到所述第三和第四输入晶体管的漏极；以及
(c)施加第一和第二信号，所述第一和第二信号构成所述第一、第二、第三和第四输入晶体管以及所述第一和第二级联晶体管的各栅极之间的具有至少预定幅值的一差分输入信号以
i.同时开启所述第一和第三输入晶体管及所述第二级联晶体管，并且关闭所述第二和第四输入晶体管及所述第一级联晶体管，或
ii.根据所述差分输入信号的极性同时关闭所述第一和第三输入晶体管及所述第二级联晶体管，并且开启所述第二和第四输入晶体管及所述第一级联晶体管，从而避免当所述输入信号的幅值超过所述预定幅值时来自所述第二尾电流源的尾电流流入所述基准电压导体而被废损。
8.根据权利要求7所述的方法，其包括利用第三级联晶体管将所述第一输入晶体管的漏极耦合到所述第一输出导体以及利用第四级联晶体管将所述第二输入晶体管的漏极耦合到所述第二输出导体，其中所述第三级联晶体管的源极和漏极分别耦合到所述第一输入晶体管的漏极和所述第一输出导体，所述第四级联晶体管的源极和漏极分别耦合到所述第二输入晶体管的漏极和所述第二输出导体，所述第三和第四级联晶体管的栅极分别耦合到所述第一和第二信号。
9.一种放大器电路，其特征在于，所述放大器电路包括：
(a)一跨导级，其包括第一和第二输入晶体管和第一尾电流源，所述第一尾电流源被耦合到所述第一和第二输入晶体管的源极，所述第一和第二输入晶体管的漏极分别被耦合到所述跨导级的第一和第二输出导体；
(b)体电极电容驱动器电路，其包括第三和第四输入晶体管、第一和第二级联晶体管和第二尾电流源，所述第二尾电流源被耦合到所述第三和第四输入晶体管的源极和体电极，并且还被耦合到所述第一和第二输入晶体管的体电极，所述第一和第二级联晶体管的漏极被耦合到一基准电压导体，所述第一和第二级联晶体管的源极分别被耦合到所述第三和第四输入晶体管的漏极；和
(c)用于施加第一和第二信号的装置，所述第一和第二信号构成所述第一、第二、第三和第四输入晶体管与所述第一和第二级联晶体管的各栅极之间的具有至少预定幅值的一差分输入信号，以
i.同时开启所述第一和第三输入晶体管及所述第二级联晶体管，且关闭所述第二和第四输入晶体管及所述第一级联晶体管，或
ii.根据所述差分输入信号的极性同时关闭所述第一和第三输入晶体管及所述第二级联晶体管，且开启所述第二和第四输入晶体管及所述第一级联晶体管，从而避免当所述输入信号的幅值超过所述预定幅值时来自所述第二尾电流源的尾电流流入所述基准电压导体而被废损。
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