CN1467913A - 微分高速cmos到ecl逻辑转换器 - Google Patents

Abstract

一种用于将微分CMOS电平信号转换为微分逻辑信号对(如与ECL电平关联的微分逻辑信号对)的逻辑电平转换器。这种转换器包括包括两个组件。第一个组件包括耦合到可转换的CMOS电平输入的两个分支，并提供第一个可转换的转换的输出。第二个组件是ECL电流开关。与转换器关联的电流通过分支反映以将制造、温度、和/或电源变化以及非常快速和容差独立的信号电平的影响减少到最低限度。

Description

微分高速CMOS到ECL逻辑转换器

发明领域

本发明涉及用于将电信号从一个位置传输到另一个位置的电路。具体来说，本发明涉及用于将与互补金属氧化物硅(CMOS)晶体管的操作关联的逻辑电平变为与射极耦合逻辑(ECL)晶体管的操作关联的逻辑电平的转换器。本发明基于优先申请No.EP 02 360 180.0，该申请在此加以引用。

背景技术

电压电平转换器用于将与传入到转换器的单个输入信号或一对输入信号关联的逻辑高和逻辑低电压电平调整为与下游电路兼容的高电压电平和低电压电平。转换器必须以期望的振幅和速率传输这些电信号。在有源设备之间的同一基于半导体的芯片上或不同的芯片上进行信号传输。设备可以彼此邻近，或者它们之间可以有一定的距离。需要一个或多个总线连接的邻近的设备接口的一个示例是一个计算系统内的一个印刷电路板与另一个印刷电路板的耦合，如通过底板总线。需要一个或多个总线连接的远程设备接口的一个示例是一个计算系统与另一个计算系统的耦合。所有计算和通信系统中的一个连续的目标是能准确而尽可能快地传输电信号。为了实现该目标，以相对均匀的速率、振幅和强度传输这些信号是重要的。这种情况在单个计算系统内发生的可能性较大，当涉及许多不均匀的计算系统的连接时发生的可能性比较小。

已知在数字系统中在设备之间移动的信号分为逻辑电平高(或“1”或“ON”)和逻辑电平低(或“0”或“OFF”)。定义是传输逻辑高还是逻辑低的特定信号电势依赖于构成与该传输关联的电路的半导体组件。用于产生数字信号的最常见的电路配置包括，互补金属氧化物硅(CMOS)、晶体管-晶体管逻辑(TTL)和ECL--特别是微分ECL。这些逻辑配置中的每个配置作为构成逻辑高信号的配置和构成逻辑低信号的配置之间的“摇摆”的功能的操作方式都不同。对于主要基于较慢、耗电量较低的金属-氧化物-硅(MOS)晶体管的CMOS逻辑，逻辑低信号通常在高于低电势功率栏杆GND(可能是0.0V)的0.6伏特(V)范围内产生的。逻辑高信号通常是在Vcc到Vcc-0.6V范围内产生的，其中Vcc可以在4.5V和5.5V之间(对于额定5伏特电源)，或在3.0V和3.6V之间(对于额定3.3伏特电源)变化。对于3.3伏特的电源，低电平和高电平之间的微分摇摆必须至少为2.4伏特以便确保在逻辑低和逻辑高之间发生期望的移动。

另一方面，TTL和ECL逻辑配置主要基于较快、高耗电的双极晶体管。逻辑低和逻辑高之间的移动的微分摇摆比CMOS操作的小得多，可以低到0.4伏特。在ECL电路中，逻辑高相当于大约Vcc-0.8V的电势，逻辑低相当于大约Vcc-1.9V的电势。如此，在匹配CMOS和非CMOS传输时，可以看出，电势摇摆中的变化不会自动确保将期望的摇摆从一个逻辑电平触发到另一个逻辑电平。此外，CMOS信号中的小电势摇摆可能不会影响任何逻辑电平变化，然而，它们可能会足够严重，从而导致在传输到基于ECL的系统时ECL逻辑值产生意外变化。

显而易见，逻辑值的意外变化是人们所不希望的。它们可能会导致严重的操作错误。因此，重要的是提供一种不会产生过度的信号电势摇摆的逻辑电平转换器--专门用于实现逻辑电平移动的除外。这种问题在传输速率增大时发生的可能性比较大。增大传输速率可以在较短的时段内传输比较多的数据，因此在许多方面是合乎需要的。然而，增大传输速率所获得的好处常常被信号噪声的增大所抵消。即，信号电平的急剧变化在稳态值附近产生对应于突然打开或关闭晶体管的振动。振动的程度取决于所使用的特定晶体管系统以及下游耦合电路的负载。

随着晶体管变得越来越小以便取得更快的传输速率，与它们的逻辑输出关联的对应的微分摇摆减少。当摇摆较宽的CMOS逻辑系统与基于摇摆较小的双极晶体管的逻辑系统连接时，与CMOS操作关联的噪声可能产生足够的摇摆，从而导致不希望的晶体管切换。随着迅速切换发生的信号反跳常常会在传输介质中形成反射。因此将与信号开关关联的失真降低到最小限度非常重要。然而，将失真降低到最小的努力可能导致信号传播延迟增大--在较小、较快的系统中是人们所不希望的。还需要注意的是，随着设备越来越小，制造变化对信号失真的影响也会变大。因此，既可以平衡这样的变化，同时又可以进行逻辑电平转换而不会牺牲传输速率。

CMOS到ECL的转换器已为大家所熟知。早先的转换器的示例包括颁发给Tran的美国专利No.5,343,093、美国专利No.5,311,082、颁发给Aso的美国专利No.5,117,134以及颁发给Goodell的美国专利No.6,175,249中说明的电路。所提及的早先的设备中的每一种设备都提供了涉及转换器关联的与两个互补信号关联的逻辑电平的移动。

为此，它们都会使两个信号产生人们所不希望的失真，这些失真可能会在信号跃迁期间发生。此外，Tran转换器引用了高电势功率栏杆，更容易受到影响信号振幅和传输速率的温度、制造和Vcc变化的影响。Aso电路需要额外的切换分支以便调整与MOS电平电势关联的常见模式的影响。当较小的设备比较重要时产生额外和不希望的前景。

因此，所需要的是可以将MOS电平信号转换为ECL电平信号的逻辑电平转换器，并且使传播延迟和失真最大限度地减少。Goodell电路是不对称的，没有微分输出。还需要一种相对独立于温度、制造和Vcc变化的逻辑电平转换器。此外，还需要一种制造起来相对简单且不占用过度的芯片空间的逻辑电平转换器。

发明内容

本发明的一个目标是提供一种可以将微分MOS电平信号转换为微分ECL电平信号的逻辑电平转换器，并且使传播延迟和失真最大限度地减少。本发明的另一个目标是提供一种相对独立于温度、制造和Vcc变化的逻辑电平转换器。

本发明的另一个目标是提供对称的、制造起来相对简单且不占用过度的芯片空间的逻辑电平转换器。

通过微分触发ECL电流开关，本发明还可以实现这些及其他目标，从而导致更快和容差独立的电平转换。

ECL电流开关由两对P型半导体(P型沟道)场效应晶体管(PFET)触发，这些晶体管只切换ECL晶体管的基极电流。四个PFET对称地而微分地排列成两个分支。每个分支都由两个串联的PFET组成，构成分压器，并触发ECL电流开关的晶体管的一个基极。因此，PFET的尺寸可以比较小，切换的时间可以减少。

通过PFET开关在ECL晶体管之间的转换由电阻器R1上的电压产生的电平定义，即，两个PFET分支的基极电势。为了确保摇摆输出依据转换器的输入的信号电平在相应的电势之间切换，R1的电流和ECL电流开关来自电流源并可以由参考电压Vref定义。

优选情况下，本发明的转换器是这样的设计的，以便通过第一个分支的电流反映通过第二个分支的电流。那样，由温度、制造和/或Vcc变化所引起的电流变化在两个分支中匹配。如此，当在耦合到参考输出的分支中的电流变化可能导致该输出的电势发生变化时，相同类型的电流变化将导致在开关电路的变化的电势中发生类似改变。因此，电势微分在适当的ECL范围内保持相同。当然，此方法也可以应用于具有其他需要的电势摇摆的其他转换器。

CMOS到ECL的信号转换通过微分逻辑电平转换器来实现，该转换器具有用于接收要转换的微分输入信号的一对输入节点，服务微分输出信号的一对输出节点，所说的逻辑电平转换器包括：

-第一个转换器组件，包括带有场效应晶体管的两个相同的分支，实现电势开关，具有交叉耦合到场效应晶体管的门的输入，

-第二个转换器组件，包括射极耦合逻辑电流开关，该开关由两个相同的分支组成，其中两个晶体管的基极与第一个转换器组件分支输出连接，集电极是输出节点，以及

-其特征在于，恒定电压电平与第一个组件关联，恒定电流源与第二个组件关联。

所说的第一个转换器组件的输出随着输入节点的电势变化而切换，所说的第二个转换器组件的输出随着所说的第一个转换器组件的输出电势的变化而切换输出节点的电势。

第一个转换器组件包括可以由两个串联的FET组成的两个相同的分支，其中每个分支都连接到Vcc或GND和可定义的基极电势，并且输入反对称地连接到门，输出是中间漏极电势。FET可以由PMOS晶体管实现。

恒定电压电平可以由连接的电流源实现，在电阻器上形成恒定电压，例如，通过两个电阻器耦合到电源的晶体管，其中基极与参考电势连接，集电极具有恒定电压电势。电流源可以由通过电阻器耦合到GND的晶体管实现，其中基极与参考电势连接，集电极为ECL电流开关的发射极提供恒定电流。

第二个转换器组件可以包括两个相同的分支，每个分支都包括串联的晶体管和电阻器，其中晶体管的发射极连接在一起，电阻器与Vcc连接，其中基极是输入，集电极是输出节点。晶体管可以是NPN型晶体管。

CMOS到ECL的信号转换由将一对互补输入信号转换成一对互补输出信号的过程来实现，该过程包括下面的步骤：

-将CMOS输入信号定向到具有两个第一输出电势的第一个转换器组件，该组件随着输入信号的电势变化而切换，以及

-使用产生ECL输出电势的第二组件中的两个第一输出电势，

其中，还可以可选地添加调节所说的第一输出电势的电势的步骤和调节所说的ECL输出信号的电势的步骤。

这些电路的一个中心应用可以是用于通信网络的传输(网络)设备，例如，add drop多路复用器、中继器或交叉连接，这样的用于通信网络的传输(网络)设备包括微分逻辑电平转换器，具有用于接收要转换的输入信号的一对输入节点，以及一对输出节点，所说的逻辑电平转换器包括：

-第一个转换器组件，包括带有场效应晶体管的两个相同的分支，实现电势开关，具有交叉耦合到场效应晶体管的门的输入，

-第二个转换器组件，包括射极耦合逻辑电流开关，该开关由两个相同的分支组成，其中两个晶体管的基极与第一个转换器组件的分支输出连接，集电极是输出节点，

其特征在于，恒定电压电平与第一个组件关联，恒定电流源与第二个组件关联。

本发明的目标和优点

两个电势分支的对称设计以及ECL电流开关能使传播延迟达到最小，在低到高和高到低的转换时时滞非常低，并且能使脉冲宽度失真达到最小。这些分支平均地分摊可能由制造、温度和/或Vcc变化所引起的任何电势偏差，以使期望的电势微分基本上保持恒定。

相应地，本发明的目标和优点是具有非常小的滞留期(小于100ps)，适应CMOS的输入接口，适应ECL的输出接口，只有很少的组件(晶体管)、不受温度、工作电压，和技术参数变化影响的电平转换。

本发明的另一个优点是工作电压可以比较低，例如2.5V。

通过阅读下面详细说明、附图和所附的权利要求，本发明的这些优点及其他优点将变得显而易见。

附图说明

图1是本发明的逻辑电平转换器的优选设计的简图。

图2是说明图1显示的本发明的逻辑电平转换器的切换特征的波形。

具体实施方式

那些精通本技术的人员将认识到下面的对本发明的描述只是说明性的，而不以任何方式作出限制。通过阅读本说明书，这些精通本技术的人员很容易了解本发明的其他实施例。

图1以简化的形式显示了本发明的高速、低滞留逻辑电平转换器。该转换器用于将输入节点INP和INPI(输入和反相输入)的输入信号的微分互补对从与CMOS逻辑电平关联的电势转换成处于与ECL逻辑电平关联的电势的输出节点OUT和OUTI的输出信号的微分互补对。可以设想与OUT和OUTI关联的电势可以由转换器在与ECL相关的电平之外的电平产生，包括但不仅限于射击收发器逻辑(GTL)。

本发明的转换器包括两个切换组件，第一个电势开关和第二个电流开关。

第一个电势开关由PFET P1、P2、P3和P4构成。PFET排列成两个分支，第一个分支包括与PFET P3串联的PFET P1，其中PFET P1的源与Vcc连接，PFET P3的漏极与基极电势连接。PFETP1的门与输入INPI连接，PFET P3的门与输入INP连接。对称地，第二个分支包括与PFET P4串联的PFET P2，其中PFET P2的源与Vcc连接，FET P3的漏极与基极电势连接。PFET P2的门与输入INP连接，PFET P4的门与输入INPI连接。

两个分支的基极电势由通过电阻器R1的恒定电流定义。电阻器R1与Vcc、晶体管Q3的集电极进行连接，晶体管Q3的发射极通过电阻器R4与GND连接，因此形成了恒定电流源。晶体管Q3的基极上的参考电压允许调整基极电势。

ECL电流开关包括两个晶体管Q1和Q2，其中耦合的发射极与电流源连接。每个集电极通过电阻器与Vcc连接，Q1连接到R2，Q2连接到R3。晶体管Q1的集电极是输出OUT，对称地，Q2的集电极是输出OUTI。

与晶体管Q1和Q2的两个发射极相连接的电流源类似于电阻器R1的电流源。它包括晶体管Q4，其中发射极通过电阻器R5连接到GND。晶体管Q4的集电极与晶体管Q1和Q2的两个发射极连接。Q4的基极上的参考电压允许调整电流。

第一个切换组件、电势开关的输出电势与ECL电流开关的输入连接。PFET P1的漏极与晶体管Q2的基极连接，PFET P2的漏极与Q1的基极连接。

假设节点INP具有低电势，因此INPI具有高电势。因此两个PFET P2和P3导电，其他PFET P1和P4关闭。晶体管Q1的基极现在与Vcc相连接，晶体管Q2的基极现在具有电势开关的基极电势。这具有Q1打开而Q2关闭的效果。OUT电势为低，由电阻器R2上的电压定义。由于晶体管Q2关闭，OUTI通过R3连接到Vcc，并且是高电位。

当INP转变为高电势而使INPI具有低电势时，PFET P2和P3关闭，PFET P1和P4导电。PFET P1将晶体管Q2的基极与Vcc连接，PFET P4将晶体管Q1的基极与由R1定义的电势连接。由于PFET只需切换晶体管Q1和Q2的基极电流，因此改变过程非常快。由于晶体管Q1和Q2的基极上的电势改变，ECL电流开关会改变输出电势。输出负载(后续的ECL电路)由两个双极晶体管移动。这具有信号改变非常快的效果。这由图2的图表说明。

图2提供了使用图2的转换器的优点的说明。具体地说，在显示的波形中，

-标有□的线是在输入INP提供的CMOS电平信号以及

标有□的线是3.3伏特的供电系统的输入INPI提供的CMOS电平信号。

标有△的线显示了与输出OUT关联的电势

以及

标有▽的线显示了与输出OUTI关联的电势。

可以看出，微分CMOS输入电势的变化强制微分ECL输出信号的变化限制在100微微秒范围内。输入端的逻辑低导致输出端的逻辑低，输入端的逻辑高导致输出端的逻辑高。如此，对于本发明的已经提及的示例，完全摇摆CMOS输入可以被转换为具有大约0.2V的微分的输出信号的微分对。总之，转换器通过改变节点OUT和节点OUTI的电势来完成节点INP和节点INPI的CMOS到微分ECL转换。

其他实施例

虽然这里说明性地显示和描述了本发明的目前优选的实施例和应用，但是属于本发明的概念、范围和精神范围内的许多变化和修改也是可以的，那些精通本技术的人在细读本申请之后将对这些变化有很清楚的了解。例如，ECL电流开关以及基极电势的电流源可以使用多个参考电压或多个晶体管来实现。显然，对偶电路(带有PNP型晶体管的N型半导体(N沟道)FET)也会具有类似的工作效果。

因此，本发明不对所附的权利要求的精神作出任何限制。

Claims (8)

1.一种微分逻辑电平转换器，具有用于接收要转换的微分输入信号的一对输入节点，提供微分输出信号的一对输出节点，所说的逻辑电平转换器包括：

-第一个转换器组件，包括带有两个场效应晶体管的两个相同的分支，实现电势开关，具有交叉耦合到场效应晶体管的门的输入，

-第二个转换器组件，包括射极耦合逻辑电流开关，该开关由两个相同的分支组成，其中两个晶体管的基极与第一个转换器组件的分支输出连接，集电极是输出节点，

其特征在于，恒定电压电平与第一个组件关联，恒定电流源与第二个组件关联。

2.根据权利要求1所述的转换器，其特征在于，所说的第一个转换器组件包括：

-两个相同的分支由两个串联的场效应晶体管组成，

-其中每个分支都连接到Vcc或GND和可定义的基极电势，以及

-其中输入交叉地连接到门，并且输出是中间漏极。

3.根据权利要求2所述的转换器，其特征在于，所说的场效应晶体管是P型半导体(P型沟道)金属氧化物半导体场效应晶体管。

4.根据权利要求1所述的转换器，其特征在于，所说的恒定电压电平是可改变的，并由电阻器和电流源实现。

5.根据权利要求1所述的转换器，其特征在于，所说的电流源是可改变的并可以由通过电阻器耦合到GND的晶体管实现，其中基极与参考电势连接，从而为ECL电流开关的发射极提供恒定电流。

6.根据权利要求1所述的转换器，其特征在于，所说的第二个转换器组件包括

-两个相同的分支，每个分支都包括串联的晶体管和电阻器，以及

-其中晶体管的发射极连接在一起，电阻器与Vcc连接，以及

-其中基极是输入节点，集电极是输出节点。

7.根据权利要求7所述的转换器，其特征在于，所说的晶体管是NPN型晶体管。

8.用于通信网络的传输网络设备，包括微分逻辑电平转换器，具有一对输入节点，用于接收要转换的输入信号，以及一对输出节点，所说的逻辑电平转换器包括：

-第一个转换器组件，包括带有场效应晶体管的两个相同的分支，实现电势开关，具有交叉耦合到场效应晶体管的门的输入，

-第二个转换器组件，包括射极耦合逻辑电流开关，该开关由两个相同的分支组成，其中两个晶体管的基极与第一个转换器组件的分支输出连接，集电极是输出节点，

其特征在于，恒定电压电平与第一个组件关联，恒定电流源与第二个组件关联。

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