JPH06224733A

JPH06224733A - 送受信回路およびそのための方法

Info

Publication number: JPH06224733A
Application number: JP5312839A
Authority: JP
Inventors: John H Quigley; ジョン・エイチ・キグレイ; James S Caravella; ジェームス・エス・カラベラ
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1992-11-25
Filing date: 1993-11-19
Publication date: 1994-08-12
Also published as: EP0599016B1; DE69317360T2; EP0599016A3; SG45231A1; EP0599016A2; DE69317360D1; US5371424A

Abstract

(57)【要約】【目的】異なる電圧範囲の論理レベルを有するデジタ
ル信号のインターフェースとして機能する送受信回路
（１９）を提供する。【構成】上記送受信回路は、送信回路（２１）と、抵
抗性負荷（２３）と、受信回路（２２）とを備えてい
る。送信回路は、第１電圧範囲のデジタル信号を受信す
る第１入力（２４）と、制御信号を受信する第２入力
（２６）と、第１端子（２７）と、第２端子（２８）と
を有する。抵抗性負荷は、前記第１および第２出力を共
に結合する。送信回路は、第２電圧範囲の論理レベルを
有する相補デジタル信号を、第１端子および第２端子に
発生する。送信回路は、前記制御信号によって、動作不
能とすることができる。受信回路は、夫々第１および第
２端子に結合されている第１および第２入力とを有し、
更に出力（２９）を有する。受信回路は、第１および第
２端子間の電圧差を感知し、出力に第１電圧範囲のデジ
タル信号を発生する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的に、送受信回路
に関し、特に、２つの異なる電圧範囲の論理レベルを有
するデジタル回路間のインターフェースを行なうための
送受信回路に関するものである。

【０００２】

【従来の技術】多重に相互接続された集積回路を基にし
たシステム設計が、非常に高いシステム速度を達成しつ
つある。トランジスタの高密度化、１つのチップ上の機
能(functionality)の増加、交互接続レベルの向上、お
よびパッケージ処理の進歩は、しかしながら、システム
性能の向上に寄与した重要な利点が得られた領域の内の
わずかな部分に過ぎない。集積回路の速度は、容量性ま
たは誘導性が高い負荷を駆動しなければならない、特定
の種類の回路または個々の回路によって、制限されるこ
とが多い。システムの速度を制限する回路は、集積回路
上のどこにでもあり得るものである。システム速度を制
限することの多い回路の種類の１つは、入出力回路即ち
Ｉ／Ｏ回路である。入出力回路は、集積回路の外部イン
ターフェースであり、誘導性または容量性が高い負荷を
駆動しなければならないことが多い。Ｉ／Ｏ回路がデー
タを高速で転送する場合、伝送線路効果も信号品質に影
響を与え得る。例えば、多数のＣＭＯＳ集積回路を含む
デジタルシステムは、互いに情報を転送しあう各集積回
路の能力によって、システム速度が制限される可能性が
ある。ＣＭＯＳ集積回路は、通常５ボルトで動作する。
５ボルトシステムでは、１論理レベルは約５ボルトであ
り、０論理レベルは約０ボルトである。ＣＭＯＳインタ
ーフェース回路は、ＣＭＯＳ素子の性能特性と、入出力
サイト（インターフェース回路が配置される所）のサイ
ズ制限によって、その駆動力が制限される。また、イン
ターフェース回路上の大きな容量性および誘導性負荷、
並びに「端から端までの(raii to rail)」（ゼロから５
ボルトまでの）信号振幅(swing)が、情報を転送できる
速度を制限することになる。

【０００３】より高い転送速度を実現するために、業界
全体で例外なく用いられる手法は、信号振幅レベルを減
少させることである。この概念は非常に単純であり、所
与の負荷に対して小さな電圧変化を発生する場合、大き
な電圧変化を発生する場合よりも、短い時間で済むとい
うものである。バイポーラ回路については、エミッタ結
合ロジック（ＥＣＬ）が一般的な手法であり、ＣＭＯＳ
回路については、ガンニング・トランシーバ・ロジック
(Gunning Transceiver Logic)（ＧＴＬ）が広く用いら
れる。小さな信号レベルを用いることによって速度を得
ることはできるが、この場合欠点もある。これら欠点に
は、ノイズ・マージンの減少、回路の複雑化、および
Ｄ．Ｃ．電力消費の増大等が含まれる。また、集積回路
の内部回路は、典型的に、より広い電圧範囲の論理レベ
ルを有するデジタル信号に応答するので、インターフェ
ースにおける小さな信号レベルは、内部論理レベルに変
換しなければならない。

【０００４】特に関心があるのは、ガンニング・トラン
シーバ・ロジック（ＧＴＬ）であり、高性能集積回路シ
ステム用ＣＭＯＳ回路の要求および使用の増大によっ
て、増々関心が高まっている。ＧＴＬは、当業者にはよ
く知られているインターフェース手法である。２つの別
個の回路がＧＴＬでは用いられる。それらは送信回路と
受信回路である。集積回路の入出力セルは、データを受
信および送信する場合、両方のタイプの回路を有してい
なければならない。ＧＴＬで用いられる信号レベルは、
Ｖｏｈ〜１．２ボルト（１論理状態）およびＶｏｌ〜
０．４ボルト（０論理状態）である。負荷抵抗器または
プル・アップ抵抗器が、１．２ボルトの電圧基準および
信号線に結合されている。単一の抵抗器または多数の負
荷抵抗器が、構成に応じて用いられ、負荷抵抗器は反射
を低減するための終端としても作用する。ＧＴＬ送信回
路は、オープン・ドレインのｎ−チャンネルＣＭＯＳト
ランジスタであり、信号線に結合されて、その信号線上
にゼロ論理状態を発生する。負荷抵抗器は、全ての送信
回路が動作不能(disable)の時、１論理状態を発生す
る。ＧＴＬ受信回路は比較器であり、第１入力が０．８
ボルトの電圧基準に結合されており、第２入力が信号線
に結合されている。受信回路は、信号線から１または０
の論理状態を受け取り、内部集積回路の論理レベルで
の、対応する１または０論理状態を出力する。

【０００５】

【発明が解決しようとする課題】信号の振幅を８００ミ
リボルトにまで狭めると、システム内でデータを転送可
能な速度を高めるだけでなく、信号線間のクロストーク
を低減すると共に、電力消費も抑えることができる。Ｇ
ＴＬ回路は、ＣＭＯＳのプロセス・フローに準拠した素
子を用いて、作成することができる。終端抵抗器として
も作用する負荷抵抗器またはプル・アップ抵抗器は、チ
ップ上に作成することも、外部構成物として付け加える
こともできる。ＧＴＬはシステム性能を向上させるため
の多くの問題を解決するものではあるが、負の特性もい
くつか有する。まず、ＧＴＬは、ＥＣＬインターフェー
ス・ロジックとは直接的に互換性がなく、したがって混
合使用（同一システム内のＥＣＬおよびＧＴＯ回路）に
は適用できない。第２に、ＧＴＬは安定した０．８ボル
トの基準を必要とし、そのためにインターフェース・ロ
ジックに回路（そして複雑度も）を付け加えなくてはな
らない。第３に、安定した１．２ボルトの電源を付加し
なければならないので、大きな遷移電流を扱う可能性が
ある。第４に、ＧＴＬは、共通モードの除去(common mo
de rejection)によってノイズを低減するために必須
の、差動結合用に設計するのが困難である。第５に、１
論理レベルを発生する速度が、終端抵抗器の値によって
制限される。第６に、数百もの送受信回路を１つの集積
回路上で用いる時、電力消費が問題になり得る。即ち、
０論理レベルを発生するための回路が、無視できなくな
るのである。最後に、業界はＣＭＯＳ回路用電源電圧を
５ボルトから３ボルトに低下させる傾向にあり、０論理
レベルを発生するためにＧＴＬに用いられるオープン・
ドレインｎ−チャンネル素子は、低い電圧で速度を維持
するには、サイズを大幅に広くしなければならなくな
る。

【０００６】したがって、ＥＣＬ論理レベルと互換性が
あり、二次的電源電圧レベル即ち基準電圧の必要性を除
去し、終端抵抗器の必要性を低減し、シングル・エンド
および差動駆動の双方を有し、５ボルトまたは３ボルト
で機能し、そして多くの技術（ＣＭＯＳ、Ｂｉｐｏｌａ
ｒ等）と互換性のある、デジタル論理送受信回路を開発
することができれば、大きな利益となろう。

【０００７】

【課題を解決するための手段】端的に述べると、デジタ
ル信号を送受信する回路および方法が提供される。この
回路は、第１トランジスタと第２トランジスタとを備え
る。第１トランジスタは第１導電型のものであり、電圧
ホロワ構成となる。第１トランジスタは、第１電圧範囲
のデジタル信号に応答する制御入力と、第１電源の端子
に結合された第１導電端子と、出力に結合された第２導
電端子とを有する。第２トランジスタは第２導電型のも
ので、電圧ホロワ構成となる。第２トランジスタは、前
記第１電圧範囲のデジタル信号に応答する制御入力と、
第２電源の端子に結合される第１導電端子と、出力に結
合される第２導電端子とを有する。前記第１および第２
トランジスタは、制御入力に結合される第１電圧範囲の
デジタル信号に応答して、第２電圧範囲のデジタル信号
を発生する。

【０００８】

【実施例】図１は、本発明による、論理レベルを有する
第１電圧範囲のデジタル信号に応答し、第２電圧範囲の
論理レベルを有するデジタル信号を発生する回路の概略
図である。

【０００９】回路が小さな電圧変化を生じるには、大き
な電圧変化を生じる際に要するより短い時間ですむこと
は、当業者には公知である。この前提は、バイポーラを
基にしたエミッタ結合ロジック（ＥＣＬ）や、ＣＭＯＳ
を基にしたガンニング・トランシーバ・ロジック（ＧＴ
Ｌ）のような回路群に広く用いられている。例えば、
１．０ミクロンのゲート長を有する標準５ボルトの相補
ＭＯＳＦＥＴ（ＣＭＯＳ）プロセス・フローでは、入出
力（Ｉ／Ｏ）回路の制限により、最大システム速度は５
０メガヘルツ（ＭＨｚ）である。Ｉ／Ｏ回路が動作する
最大速度は、素子形状大きさ(geometries)、外部負荷
（容量性、抵抗性、および誘導性）、ならびに生じなけ
ればならない電圧変化などの要因による影響を受ける。
素子形状は、Ｉ／Ｏ配置用に割り当てられる領域によっ
て制限される。外部負荷は回路の用途によって大幅に変
動する。デジタル論理レベル間の電圧差は、用いられる
特定の技術によって異なる。論理レベル間の電圧差また
は電圧範囲を狭めると、速度を大幅に上昇させることが
できる。しかしながら、たとえより高速になっても、信
号レベルを低くすると、ノイズ耐性が低下すると共に、
時として回路の複雑さや電力消費が増加する結果とな
る。二次的な問題には、伝送線路効果（オーバシュー
ト、リンギング(ringing)、反射等）、ラッチ・アッ
プ、外部構成物の追加、基準電圧の追加、および同時ス
イッチング・ノイズ等が含まれる。近い将来起こると思
われる問題は、ＣＭＯＳ集積回路の電源電圧が５．０ボ
ルトから３．０ボルトに移行する時に、信号振幅が小さ
い回路の機能性および性能の双方に影響を及ぼすことで
ある。

【００１０】本発明は、高速データ転送用の、小電圧振
幅のデジタル論理レベルを送信および受信する送受信回
路１１を提供する。送受信回路１１は、先にまとめた問
題を大幅に低減し、しかも非常に簡素、高速で、技術に
左右されない（バイポーラ、ＣＭＯＳ、ガリウムヒ素等
と互換性がある）ものである。この送受信回路は、２つ
の基本回路、すなわち送信回路４０と受信回路１５とに
分割される。送信回路４０は、プロセス技術に共通の
「標準」デジタル論理レベルに応答するものである。例
えば、５ボルトＣＭＯＳプロセスは、約５ボルト（１論
理レベル）と約０ボルト（０論理レベル）の標準論理レ
ベルを有する。送信回路４０は、第１電圧範囲の標準論
理レベルを有するデジタル信号を変換して、第２電圧範
囲の低デジタル論理レベルを有するデジタル信号を出力
する。逆に、受信回路１５は、第２電圧範囲のデジタル
信号を変換して、第１電圧レベルのデジタル信号を出力
する。双方の回路は、たがいに独立して動作する。送受
信回路が、特定の用途に応じて、送信回路４０或は受信
回路１５のみ（または両方）を備える場合もあることは
明白である。

【００１１】送受信回路１１は、高速データ転送のため
に、２つの異なる電圧範囲のデジタル信号を変換するイ
ンターフェース回路である。送信回路４０はトランジス
タ１２とトランジスタ１３とで構成されており、これら
は双方共、電圧ホロワ構成となる。好適実施例では、ト
ランジスタ１２は、第１導電型に対応するｎ−チャンネ
ル・エンハンスメント型ＭＯＳＦＥＴであり、トランジ
スタ１３は、第２導電型に対応するｐ−チャンネル・エ
ンハンスメント型ＭＯＳＦＥである。トランジスタ１
２，１３は、夫々ゲート、ドレインおよびソースに対応
する、制御電極、第１導電電極または端子、および第２
導電電極または端子を有する。

【００１２】トランジスタ１２のゲートは入力１４に結
合され、ドレインは第１電源１６の端子に結合され、ソ
ースは端子１７に結合される。トランジスタ１３のゲー
トは入力１４に結合され、ドレインは第２電源１８の端
子に結合され、ソースは端子１７に結合される。

【００１３】送信回路４０の動作説明が、その一例によ
って最良に示される。この例では、電源１６が３ボルト
を出力し、電源１８が０ボルト（またはグラウンド）を
出力し、そしてトランジスタ１２，１３は１ボルトのし
きい値電圧を有する。しきい値電圧とは、ここでは、動
作バイアス点における有効なトランジスタ・ターン・オ
ン電圧として解釈する。送受信回路１１は、入力１４に
結合される入力デジタル信号に応答する。入力デジタル
信号は、１（または高）論理レベルに対して約３ボル
ト、（または低）０論理レベルに対してほぼグラウンド
の標準論理レベルを有する。入力デジタル信号は入力１
４に結合される。

【００１４】入力１４が０論理レベルから１論理レベル
に遷移する時、トランジスタ１２は端子１７に１論理レ
ベルを発生する。トランジスタ１２は、入力デジタル信
号の電圧強度を「受け継ぐ」が、そのゲート・ソース間
電圧だけ低下した電圧を出力する。トランジスタ１２
は、入力デジタル信号が３ボルトの時、端子１７に最大
電圧を出力する。トランジスタ１２は、ゲート・ソース
電圧がほぼしきい値電圧（１ボルト）の時、オフとな
る。したがって、端子１７における１論理レベルは、３
ボルト（ゲート電圧）からしきい値電圧（１ボルト）を
減じたものにほぼひとしく、２ボルトである。

【００１５】同様に、トランジスタ１３は、入力１４が
１論理レベルから０論理レベルに遷移する時、端子１７
に０論理レベルを発生する。トランジスタ１３は、この
入力デジタル電圧強度を「受け継ぐ」が、そのゲート・
ソース間電圧だけ高い電圧を出力する。トランジスタ１
３は、入力デジタル信号が０ボルトの時、端子１７に最
少電圧を出力する。トランジスタ１３は、ゲート・ソー
ス電圧がほぼしきい値電圧（１ボルト）になった時、オ
フとなる。したがって、端子１７における０論理レベル
は、０ボルト（ゲート電圧）にしきい値電圧（１ボル
ト）を加えたものとなり、１ボルトである。

【００１６】非反転回路１１は１ボルトと２ボルトとの
間で変化する出力デジタル信号を（端子１７に）発生す
ることに注意されたい。強度を低下させた出力デジタル
信号は、トランジスタ１２，１３の自然な特徴を用い
て、生成されるものである。第２電圧範囲の論理レベル
を有する出力デジタル信号を生成するために、電源や基
準電圧を付加する必要はない。この出力デジタル信号
は、電源１６および１８によって出力される電圧の中心
の値をとる。この例では、１．５ボルトである。

【００１７】送信回路４０は、非常に高い速度で動作す
ることができる。実際、回路４０がほかの回路に結合さ
れると、その動作は反射やリンギングのような伝送線路
効果の影響を受ける。トランジスタ１２，１３に電圧ホ
ロワ構成を用いることによって、エミッタ結合ロジック
（ＥＣＬ）またはガンニング・トランシーバ・ロジック
（ＴＧＬ）のような小信号振幅技術において、点対点(p
oint-to-point)接続のために共通して用いられる、終端
抵抗器の必要性をなくすることができる。電圧ホロワ構
成では、トランジスタ１２，１３のいずれかが動作可能
の時端子１７のインピーダンスが低くなる。このインピ
ーダンスは、信号レベルがその最終値に向かって動くに
つれて、増加する。送信端において効果的なインピーダ
ンスは、端子１７に戻ってくる反射を除去または減衰さ
せるので、点対点接続の受信端における信号相殺効果(s
ignal cancellation effects)を低下させることができ
る。

【００１８】送信回路４０の速度について支配的な役割
を果す他の要素は、電圧ホロワ構成の利得が１であるこ
とである。ＧＴＬにおけるような他の送信器の構成は、
利得段を有しており、この利得段が性能に大きく影響す
る「ミラー」容量効果を受ける。送信回路４０は、入力
デジタル信号の遷移エッジ速度を「受け継ぐ」ことによ
って動作するので、入力信号と同様な遷移エッジ速度を
達成している。第２電圧範囲の１および０論理レベルを
変更する二次的な効果は、トランジスタのしきい値電圧
を変化させるバック・バイアス即ちバルク効果(bulk ef
fect)である。この効果は、図２により詳細に記載され
る。

【００１９】受信回路１５は、比較器２０を備える。受
信回路１５は、第２電圧範囲のデジタル信号を有する、
端子１７のデジタル信号に応答して、第１電圧範囲のデ
ジタル信号を出力する。比較器２０は、端子１７に結合
される第１入力（＋）と、電圧基準２５に結合される第
２入力（−）と、出力３５とを有する。電圧基準電圧
は、第２電圧範囲の１論理レベルと０論理レベルとの間
に選択されており、この例では１．５ボルトである。端
子１７の１論理レベル（２ボルト）は、比較器入力間に
１．５ボルトの正方向の差電圧を生成し、これは比較器
によって増幅されて、約３ボルトの１論理レベルを出力
３５に発生する。同様に、端子１７の０論理レベル（１
ボルト）は、比較器入力間に０．５ボルトの負方向の差
電圧を生じ、これが比較器２０によって増幅されて、約
０ボルトの０論理レベルを出力３５に発生する。比較器
２０によって発生した１および０論理レベルは双方と
も、第１電圧範囲のものである。

【００２０】本例では、エンハンスメント型ＭＯＳＦＥ
Ｔを送信回路４０に用いたが、この構成は、バイポーラ
またはガリウム・ヒ素のような他の多くの技術にも用い
ることができることは、当業者には自明であろう。

【００２１】図２は、本発明による送受信回路の概略図
である。

【００２２】送受信回路１９は、第１強度のデジタル信
号を第２強度に、そしてその逆に変換するためのインタ
ーフェース回路である。一般的に、送受信回路１９は、
データが転送される速度を高めることによって、システ
ム速度を向上させるために用いられる。システム速度を
制限している共通の障害は、集積回路用外部インターフ
ェースである、入出力回路（Ｉ／Ｏ回路）である。Ｉ／
Ｏ回路上の負荷は、用途およびＩ／Ｏ回路と共に結合さ
れる集積回路の数によって、変動する可能性がある。ま
た、Ｉ／Ｏ回路は、容量性および誘導性が高い負荷を高
速で駆動しなければならないこともある。大きな電圧遷
移を必要とするデジタル論理レベル（ＣＭＯＳまたはト
ランジスタ・トランジスタ・ロジック（ＴＴＬ））と結
合された過度の出力負荷が、それらの組み合わせによっ
て、データを転送する速度を低下させることになる。デ
ジタル論理レベル間の電圧範囲を狭めると、所与の出力
負荷に対して、データを転送することができる速度を大
幅に上昇させることになる。送受信回路１９は、送信回
路２１、受信回路２２、および抵抗性負荷２３を備え
る。送信回路２１は、第１電圧範囲の論理レベルを有す
るデジタル信号を、第２電圧範囲の論理レベルを有する
デジタル信号に変換する。好適実施例では、第１電圧範
囲は第２電圧範囲より大きな強度を有する。逆に、受信
回路２２は、第２電圧範囲の論理レベルを有するデジタ
ル信号を、第１電圧範囲の論理レベルを有するデジタル
信号に変換する。送信回路２１、受信回路２２および抵
抗性負荷２３は、互いに独立して機能し、各々、特定の
用途に応じて、回路１９から取り除くことができる。

【００２３】送信回路２１は、論理制御信号を発生する
ためのいくつかの論理素子を備える。これらの論理素子
は、２つの信号、即ち入力信号と三状態信号とに応答す
る。入力信号は、変換すべきデジタル信号であり、送信
回路２１によって送信される。入力信号は入力２４に結
合される。三状態信号は送信回路２１を動作不能とし、
他の回路が情報を送信できるようにする。三状態信号は
入力２６に結合される。反転器３６は、入力２４に結合
される入力と、反転入力信号を発生する出力とを有す
る。反転器３７は、入力２６に結合された入力と、反転
三状態信号を発生する出力とを有する。以下に説明する
ように、トランジスタ２９，３９，３１，３２を動作可
能および不能にする論理素子も設けられている。

【００２４】ノア・ゲート３３が、トランジスタ２９に
対するディゼーブル／イネーブル信号を供給する。ノア
・ゲート３３は、入力２４に結合される第１入力と、入
力２６に結合される第２入力と、出力とを有する。トラ
ンジスタ２９は、ノア・ゲート３３の出力に結合される
制御電極と、電源３４の端子に結合される第１導電端子
と、端子２７に結合される第２導電端子とを有する。

【００２５】ナンド・ゲート３８が、トランジスタ３０
に対するディゼーブル／イネーブル信号を供給する。ナ
ンド・ゲート３８は、入力２４に結合される第１入力
と、版天気３７の出力に結合される第２入力と、出力と
を有する。トランジスタ３０は、ナンド・ゲート３８の
出力に結合される制御電極と、電源３９の端子に結合さ
れている第１導電端子と、端子２７に結合される第２導
電端子とを有する。

【００２６】ノア・ゲート４１が、トランジスタ３１に
対するディゼーブル／イネーブル信号を供給する。ノ
ア・ゲート４１は、反転器３６の出力に結合される第１
入力と、入力２６に結合される第２入力と、出力とを有
する。トランジスタ３１は、ノア・ゲート４１の出力に
結合される制御電極と、電源３４の端子に結合される第
１導電端子と、端子２８に結合される第２導電端子とを
有する。

【００２７】ナンド・ゲート４２が、トランジスタ３２
に対するディゼーブル／イネーブル信号を供給する。ナ
ンド・ゲート４２は、反転器３６の出力に結合される第
１入力と、反転器３７の出力に結合される第２入力と、
出力とを有する。トランジスタ３２は、ナンド・ゲート
４２の出力に結合された制御電極と、電源３９の端子に
結合されている第１導電端子と、端子２８に結合されて
いる第２導電端子とを有する。論理素子３３，３６，３
７，３８，４１，４２の素子形状(geometries)は、入力
２４または入力２６にある信号から端子２７，２８に等
しい遅れが現れるような比率が設定されている。

【００２８】好適実施例では、トランジスタ２９，３
０，３１，３２は、電圧ホロワ構成である。トランジス
タ２９，３１は、第１導電型に対応するｎ−チャンネル
・エンハンスメント型ＭＯＳＦＥＴである。また、トラ
ンジスタ３０，３２は、第２導電型に対応するｐ−チャ
ンネル・エンハンスメント型ＭＯＳＦＥＴである。トラ
ンジスタ２９，３０，３１，３２は、制御電極、第２導
電端子、および第２導電端子に夫々対応する、ゲート、
ドレインおよびソースを有する。

【００２９】抵抗性負荷２３が端子２７，２８を共に結
合する。好適実施例では、抵抗性負荷２３は、トランジ
スタ４３とトランジスタ４４とから成る能動負荷であ
る。トランジスタは、制御電極と、端子２７に結合され
る第１導電端子と、端子２８に結合されるソースとを有
する。トランジスタ４４は、制御電極と、端子２８に結
合される第１導電端子と、端子２７に結合されるソース
とを有する。好適実施例では、トランジスタ４３，４４
は、制御電極、第１導電端子、および第２導電端子に対
応する、ゲート、ドレインおよびソースを有する、エン
ハンスメント型ＭＯＳＦＥＴトランジスタである。好適
実施例では、トランジスタ４３，４４は、第１導電型に
対応する、ｎ−チャンネル・エンハンスメント型ＭＯＳ
ＥＦＴである。トランジスタ４３，４４は、ダイオード
状構成となっており、抵抗性負荷２３を通じて双方向に
電流が流れる。これらの非線形抵抗性要素は、素子形状
の関数としての電流制限、しきい値電圧、およびバルク
効果を生じる。トランジスタ２９〜３２が、１論理状態
の三状態信号によって動作不能にされた時、抵抗性負荷
２３は端子２７，２８間にどのような電圧差があっても
これを等価する。抵抗性負荷２３は抵抗器とすることも
できるが、ゲート・アレイまたは標準セルのような多く
のタイプの用途では、抵抗器は容易に使用可能ではな
い。

【００３０】受信回路２２は、第２電圧範囲の論理レベ
ルを有するデジタル信号を感知し、第１電圧範囲の論理
レベルを有するデジタル信号を供給する。受信回路２２
は比較器４６を備える。比較器４６は、端子２７に結合
される第１入力と、端子２８に結合される第２入力と、
出力２９とを有する。比較器４６は、電源３４の端子お
よび電源３９の端子に結合され、第１電圧範囲の出力振
幅を発生する。

【００３１】送受信回路１９の動作は、その機能（送信
および受信）によって最良に説明できよう。本例では、
電源３４が５ボルトを出力し、電源３９が０ボルトを出
力すると仮定する。５ボルト・システムは、ＣＭＯＳデ
ジタル回路では一般的である。第１電圧範囲では、０論
理レベルは約０ボルトであり、１論理レベルは約５ボル
トである。入力信号および三状態信号は、０ボルトまた
は５ボルトの論理レベル（第１電圧範囲）を有する。

【００３２】表１は、送信回路２１の入力および前記論
理素子の出力の可能な論理状態を示す論理表であり、ト
ランジスタを動作可能にする出力情報も含まれている。
表内の信号名は、以下のように省略されている。ＩＳ＝
入力信号、ＴＳ＝三状態信号、Ｏ３３＝ノア・ゲート３
３の出力、Ｏ３８＝ナンド・ゲート３８の出力、Ｏ４１
＝ノア・ゲート４１の出力、Ｏ４２＝ナンド・ゲート４
２の出力、Ｔ２９＝トランジスタ２９、Ｔ３０＝トラン
ジスタ３０、Ｔ３１＝トランジスタ３１、およびＴ３２
＝トランジスタ３２。表内のトランジスタは、論理要素
によって、動作可能にされる（＝Ｅ）か、或は動作不能
にされる（＝Ｄ）。

【００３３】

【表１】表１では、三状態信号が論理１レベルにある時、送信回
路２１は動作不能とされる。これは、入力信号の論理レ
ベルとは独立して、トランジスタ２９〜３２が動作不能
となっているという事実によって、示される。

【００３４】送信回路２１は、ノイズ耐性を高めるため
に、他の回路に差動結合する２つの出力（端子２７およ
び２８）を有する。送信回路２１によって端子２７，２
８に発生された強度を低下した論理レベルは、ノイズに
影響されやすく、エラーを生じる可能性がある。差動結
合すると、共通ノイズを有する２つの出力が得られるこ
とにより、ノイズが低減する。言い替えれば、端子２
７，２８は非常に接近しており、しかも結合が同様であ
るため、端子２７に侵入するノイズは、端子２８にも侵
入する。端子２７および端子２８上の信号に応答する受
信回路は、差動信号を増幅し、共通モード信号（ノイ
ズ）を除去するように結合されるので、ノイズ・マージ
ンが増加することになる。

【００３５】第２電圧範囲の１論理レベルが送信回路２
１によって発生されるのは、入力信号が第１電圧範囲の
１論理レベル（５ボルト）を有し、かつ三状態信号が第
１電圧範囲の０論理レベル（０ボルト）を有する時であ
る。表１は、これらの入力条件の下で、ノア・ゲート４
１の出力が１論理レベルを有するとトランジスタ３１を
動作可能にし、ナンド・ゲート３８の出力が０論理レベ
ルを有するとトランジスタ３０を動作可能にすることを
示している。トランジスタ２９，３２は動作不能とされ
ている。トランジスタ３１、抵抗性負荷２３、およびト
ランジスタ３０から成る導電路が形成される。能動負荷
（トランジスタ４３，４４）を抵抗性負荷２３として用
いることの主要な特徴は、初期に最大駆動（力）が与え
られて端子２７，２８にデジタル信号を発生し、その後
トランジスタ４３，４４が動作可能とされた際に駆動力
が減衰されることであり、高速遷移に起因するリンギン
グのような影響を減少させている。本例では、トランジ
スタ３１のソースは、ゲート・ソース間電圧分だけ低下
しているが、５ボルトのノア・ゲート４１の出力を受け
継ぐ。同様に、トランジスタ３０のソースも、ゲート・
ソース電圧分だけ上昇しているが、グラウンドのナンド
・ゲート３８の出力を受け継ぐ。トランジスタ３１，３
０の双方がオンするのは非常に困難であり、夫々端子２
８および端子２７を駆動する。端子２７，２８間の電圧
差が、トランジスタ４４を動作可能にする程に大きい
時、トランジスタ３１、抵抗性負荷２３、およびトラン
ジスタ３０から成る導電路が形成される。端子２７，２
８が最終電圧レベルに達した時、バイアス電流がこの通
電路を通じて安定化する。このバイアス電流は、トラン
ジスタ３１，４４，３０のトランジスタ形状によって決
定される。相補論理レベルが、端子２７，２８に生成さ
れる。第２電圧範囲の１論理レベルが端子２８に発生さ
れる。第２電圧範囲の１論理レベルは、約５ボルトから
トランジスタ３１のゲート・ソース間電圧（バイアス電
流における）を減じたものである。第２電圧範囲の０論
理レベルは、端子２７に発生される。第２電圧範囲の０
論理レベルは、ほぼトランジスタ３０のソース・ゲート
電圧（バイアス電流における）となる。受信回路は、端
子２８の１論理レベルと、端子２７の０論理レベルとに
応答し、５ボルト範囲の第１電圧範囲の０論理レベルを
出力する。

【００３６】第２電圧範囲の論理レベル強度に影響を与
える二次的要因は、バック・バイアスまたはバルク効果
である。バルク効果は、バルク／ソース接合が逆バイア
スになった時に生じる。逆バイアスは、ＭＯＳＦＥＴト
ランジスタのしきい値電圧の強度を増大させる効果を有
する。バルク効果は送信回路２１内で用いられる。先の
例では、トランジスタ３１，３０が動作可能とされた。
両トランジスタは、バルク効果によってしきい値が増加
したために、第２電圧範囲の１論理レベルが低下し、一
方０論理レベルが上昇した。ここで得られる別の利点
は、端子２９の電圧が上昇し（トランジスタ３１）、そ
して端子２７の電圧が低下した（トランジスタ３０）た
めに、しきい値電圧が上昇したことによって、トランジ
スタ駆動力を低減できることである。駆動力の低減は減
衰効果を生じ、それによって高速遷移に起因するエッジ
問題(edge problem)を最少限に抑える。駆動力の低減に
よって、待機時電力の要求も抑えることになる。

【００３７】第２電圧範囲の０論理レベルが送信回路２
１によって発生されるのは、入力信号と三状態信号の双
方が、第１電圧範囲の０論理レベルを有する時である。
表１は、このような入力条件において、ノア・ゲート３
３の出力が０論理レベルを有する時トランジスタ２９を
動作可能とし、一方ナンド・ゲート４２の出力が０論理
レベルを有する時トランジスタ３２を動作可能とするこ
とを示している。トランジスタ３０，３１は、動作不能
とされる。好適実施例では、トランジスタ２９はトラン
ジスタ３１と同じ素子形状を有しており、一方トランジ
スタ３０はトランジスタ３２と同じ素子形状を有してい
る。トランジスタ２９は、第２電圧範囲の１論理状態に
向けて、端子２７を駆動し始める。トランジスタ３２
は、第２電圧範囲の０論理状態に向けて、端子２８を駆
動し始める。端子２７，２８間の差電圧が抵抗性負荷２
３のトランジスタ４３を動作可能とするのに十分な大き
さになった時、導電路が、トランジスタ２９、抵抗性負
荷２３、およびトランジスタ３２によって形成される。
そして、端子２７が第２電圧範囲の１論理レベルに安定
し、端子２８が第２電圧範囲の０論理レベルに安定した
時、トランジスタ２９、抵抗性負荷２３、およびトラン
ジスタ３２を通じて、バイアス電流が形成される。先に
述べたように、動作可能とされた素子のトランジスタ形
状と、バルク効果のような二次的効果によって、バイア
ス電流および出力電圧レベルが決定される。注意すべき
は、端子２７，２８は、入力信号が１論理レベルだった
場合とは逆の論理レベルを有することである。受信回路
は、端子２７の１論理レベルと、端子２８の０論理レベ
ルに応答し、第１電圧範囲の０論理レベルを出力する。

【００３８】第２電圧範囲の０および１論理レベルに所
与の電圧強度を与えて、上述の例をより一層明確にす
る。約１ミクロンのゲート長を有するＣＭＯＳプロセス
・フローにおけるシミュレーション結果が示すところに
よると、トランジスタ２９〜３２が動作可能となると、
これらのトランジスタに対して、約１．６ボルトのゲー
ト・ソース間電圧降下が予想される。これが、約３．４
ボルトの第２電圧範囲（５ボルト供給）の１論理レベル
に変換する。第２電圧範囲の０論理レベルは、約１．６
ボルトとなる。バイアス電流は、トランジスタ２９〜３
２の形状および抵抗性負荷２３によって決まる。

【００３９】受信回路２２は、第２電圧範囲の論理レベ
ルを有するデジタル信号を、第１電圧範囲の論理レベル
を有するデジタル信号に変換する。比較器４６は、端子
２７と端子２８との間の電圧差を増幅する。好適実施例
では、比較器４６は共通モード信号を除去して、ノイズ
問題を最少限に抑える。比較器４６は、端子２７に結合
されている第１入力に対応する負（−）入力と、端子２
８に結合されている第２入力に対応する正（＋）入力と
を有する。端子２８における３．４ボルトの１論理レベ
ルと、端子２７における１．６ボルトの０論理レベルと
で、比較器４６の入力間に１．８ボルトの正方向の差電
圧が供給され、出力２９に第１電圧範囲の１論理レベル
（約５ボルト）を発生する。端子２７における３．４ボ
ルトの１論理レベルと、端子２８における１．６ボルト
の０論理レベルとで、比較器４６の入力間に１．８ボル
トの負方向の差電圧が供給され、出力２９に第１電圧範
囲の０論理レベル（約０ボルト）を発生する。

【００４０】ノイズ・マージンを増加するため、または
相互接続数を減少させるために差動結合が望ましくない
時には、シングル・エンド結合の受信回路２２を用い
る。シングル・エンド結合は、受信回路２２の一方の入
力を端子２７または２８のいずれかに結合し、そして他
方の入力を基準電圧に結合することによって、構成する
ことができる。ノイズ・マージンを最大にするには、基
準電圧を第２電圧範囲の２つの論理レベルの中心に設定
すべきである。例えば、比較器の正入力（＋）が端子２
８に結合され、負入力（−）が２．５ボルトの基準電圧
（３．４ボルトと１．６ボルトとの中間）に結合される
とする。端子２８における３．４ボルトの１論理レベル
が、比較器の入力間に、０．９ボルトの正方向の差電圧
を発生する。比較器はこの正方向の差電圧を増幅して、
出力に第１電圧範囲の１論理レベル（約５ボルト）を発
生する。１．６ボルトの０論理レベルは、比較器の入力
間に０．９ボルトの負方向の差電圧を発生する。この負
方向の差電圧は比較器によって増幅され、出力に第１電
圧範囲の０論理レベル（約０ボルト）を発生する。

【００４１】送受信回路１９は、デジタル情報を転送可
能な速度を制限していた障害の多くを克服するものであ
る。第１に、デジタル信号の電圧範囲を狭めることによ
って、論理レベルを発生するのに必要な時間を短縮す
る。第２に、電圧ホロワ構成のトランジスタを用いて、
電圧強度を低下したデジタル信号を発生することは簡単
であり、当然強度が低下した電圧を供給することにな
り、容易に異なるプロセス技術に移植することができ、
更により低い電圧で動作するような技術にも応用可能で
ある。第３に、電圧ホロワ構成は、利得が１の利得段で
あり、「ミラー容量」降下による速度低下が起らず、信
号を送信する際反射を減衰させるインピーダンスとな
る。第４に、共通モードのノイズを除去する受信回路に
よって感知される信号強度を２倍にすることにより、差
動出力がノイズ・マージンを増加させる。第５に、能動
性負荷と駆動部との組み合わせにより、初期遷移状態に
おいてピーク電流での駆動を可能とし、更に待機中の電
力消費を最少にしつつ、伝送線路に対するインピーダン
スを整合することができる。最後に、比較器を受信回路
として用いることにより、共通モード信号（ノイズ）を
除去し、出力に発生する差信号を容易に増幅して、強度
を低下したデジタル信号を第１電圧範囲のデジタル信号
に変換することができる。

【００４２】図３は、先に述べた送受信回路の一般的な
用法を例示した図である。

【００４３】集積回路内部の回路は、入出力（Ｉ／Ｏ）
回路の速度によって制限されなければ、大幅に高い速度
で動作可能なことが多い。入出力回路は、集積回路の外
部インターフェースであり、チップとの間で情報の転送
および受信を行なう役目を担っている。図３は、３つの
集積回路４７，４９，５２の図である。各集積回路４
７，４９，５２は、夫々単一の送受信回路４８，５１，
５３を有するものとして示されている。送受信回路４
８，５１，５３は、図２に示した回路と同様なものであ
る。実際には、１つの集積回路が何百もの送受信回路を
有することもあるが、簡略化のために、１つのＩ／Ｏ回
路（送受信回路）のみを示してある。寄生負荷（抵抗、
容量および誘導）は、Ｉ／Ｏ速度を低下させる主要な要
因である。各送受信回路は、差動的に結合され、ノイズ
問題を最少限に抑える。

【００４４】集積回路４７，４９，５２内部の回路は、
標準デジタル信号レベルに応答する。送受信回路４８，
５１，５３は、狭い電圧範囲の論理レベルを有するデジ
タル情報を送ることによって、送信速度を高める。受信
回路は、この狭い電圧範囲のデジタル信号を、内部で用
いられる標準電圧範囲に変換する必要がある。ある場合
には、能動性終端の代わりに抵抗器を用いて、送信され
る信号に影響を及ぼし得る反射を低減させなければなら
ないこともある。ＥＣＬのような他の論理レベルへの変
換は、適切な終端電圧に終端抵抗器を用いることによっ
て、容易に達成できる。送信回路１９（図２）は、その
簡素さおよび少ないトランジスタ数のため、集積回路４
７，４９，５２上の入出力用配置場所に、容易に適応さ
せることができる。

【００４５】

【発明の効果】以上のように、異なる電圧範囲を有する
デジタル信号のインターフェースを行なう、送受信回路
が提供されたことが認められよう。この送受信回路は、
狭い電圧範囲の論理レベルを有するデジタル信号を送信
および受信する。また、この送受信回路は、情報を転送
可能な速度を上昇させることにより、集積回路がより高
い動作速度で動作できるようにするものである。

【図面の簡単な説明】

【図１】第１電圧範囲のデジタル信号に応答して、第２
電圧範囲のデジタル信号を発生する、本発明による回路
を簡略化した図。

【図２】本発明による送受信回路の概略図。

【図３】送受信回路の一般的な用法を例示した図。

【符号の説明】

１９．．．送受信回路２１．．．送信回路２３．．．抵抗性負荷２２．．．受信回路２９，３０，３１，３２，４３，４４．．．トランジス
タ

Claims

【特許請求の範囲】

【請求項１】第１電圧範囲の第１デジタル信号を、第２
電圧範囲のデジタル信号に変換する送受信回路（１１）
であって：電圧ホロワとして構成された第１導電型の第
１トランジスタ（１２）であって、前記送受信回路（１
１）の一方の入力（１４）に結合される制御電極と、第
１電源の端子（１６）に結合される第１導電電極と、第
１端子（１７）に結合される第２導電電極とを有する、
前記第１トランジスタ（１２）；および電圧ホロワとし
て構成された第２導電型の第２トランジスタ（１３）で
あって、前記入力（１４）に結合される制御電極と、第
２電源の端子（１８）に結合される第１導電電極と、端
子（１７）に結合される第２導電電極とを有する、前記
第２トランジスタ（１３）；から成り、前記第１および
第２トランジスタは、前記送受信回路（１１）の前記入
力（１４）に印加された前記第１電圧範囲の第１デジタ
ル信号に応答して、前記第１端子（１７）に前記第２電
圧範囲のデジタル信号を生成することを特徴とする送受
信回路。
【請求項２】送受信回路（１９）であって：第１電圧範
囲のデジタル信号を受信する制御電極と、第１電源の端
子（３４）に結合される第１導電電極と、前記送受信回
路（１９）の第１端子（２７）に結合される第２導電電
極とを有する、第１導電型の第１トランジスタ（２
９）；前記第１電圧範囲のデジタル信号を受信する制御
電極と、第２電源の端子（３９）に結合される第１導電
電極と、前記第１端子（２７）に結合される第２導電電
極とを有する、第２導電型の第２トランジスタ（３
０）；前記第１電圧範囲のデジタル信号を受信する制御
電極と、前記第１電源の前記端子（３４）に結合される
第１導電電極と、前記送受信回路（１９）の第２端子
（２８）に結合される第２導電電極とを有する、前記第
１導電型の第３トランジスタ（３１）；前記第１電圧範
囲のデジタル信号を受信する制御電極と、前記第２電源
の端子（３９）に結合される第１導電電極と、前記第２
出力（２８）に結合される第２導電電極とを有する、前
記第２導電型の第４トランジスタ（３２）；および前記
第１（２７）および第２（２８）端子間に結合される抵
抗性負荷（２３）；から成り、前記送受信回路（１９）
は、前記第１端子（２７）および前記第２端子（２８）
に、第２電圧範囲のデジタル信号を生成することを特徴
とする送受信回路。
【請求項３】請求項２記載の送受信回路（１９）におい
て、前記抵抗性負荷（２３）は：前記第１端子（２７）
に結合される制御電極と、前記第１端子（２７）に結合
される第１導電電極と、前記第２端子に結合される第２
導電電極とを有する、前記第１導電型の第５トランジス
タ（４３）；および前記第２端子（２８）に結合される
制御電極と、前記第２端子（２８）に結合される第１導
電電極と、前記第１端子（２７）に結合される第２導電
電極とを有する、前記第１導電型の第６トランジスタ
（４４）；を含むことを特徴とする送受信回路。