CN114759881A - 一种输入阻抗提升的集成生物信号斩波放大器 - Google Patents

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CN114759881A CN202210320764.3A CN202210320764A CN114759881A CN 114759881 A CN114759881 A CN 114759881A CN 202210320764 A CN202210320764 A CN 202210320764A CN 114759881 A CN114759881 A CN 114759881A
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王祎阳
余莹
张宇翔
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Abstract

本发明提供的一种输入阻抗提升的集成生物信号斩波放大器，通过减小位于斩波开关和输入电容之间的全差分差动放大器的输入对管的尺寸，以降低等效输入电容。与传统的等效输入电容主要由输入电容决定，本发明的等效输入电容由DDA结构的输入对管的栅寄生电容决定，因此等效输入电容可以成倍缩小到fF量级，进而使得放大器的等效输入阻抗大幅提升。

Description

一种输入阻抗提升的集成生物信号斩波放大器
技术领域
本发明属于微电子技术领域，具体涉及一种输入阻抗提升的集成生物信号斩波放大器。
背景技术
生物信号模拟前端放大电路要求具有低噪声、抗干扰两大主要特性，因此往往采用斩波技术降低前置放大器的噪声和失调，但斩波技术的使用带来了输入阻抗下降的问题。
参考图1，图1为现有技术中的生物信号模拟前端放大电路的实现方式。在图1中，差分电压信号先经过斩波开关(12)调制到高频，再以电容耦合的形式通过输入电容(13)进入到两级放大电路(14)内；两级放大电路(14)对输入电容(13)输出的差分电压信号进行低噪声放大，并且其内部的斩波开关把调制后的高频信号解调回基频；负反馈单元(16)保证了负反馈的稳定性，并对从两级放大电路(14)输出端反馈回来的差分电压信号进行斩波调制，与两级放大电路(14)结合形成低噪声放大器的闭环结构，其中C11＝C12，C15＝C16，闭环增益为Av＝C11/C15。
斩波技术引入的开关结构会与输入电容(13)内的电容C11、C12形成开关电容结构，在斩波开关交替导通的过程中，生物电极的差分输入信号会对输入电容(13)内的电容C11、C12充放电，产生小信号电流，降低了低噪声放大器的输入阻抗，因此使用斩波技术的生物信号放大器的交流输入阻抗通常只有几十MΩ的量级。假设斩波频率为fclk，斩波开关引入的寄生电容为Cch，其输入阻抗表达式为Zin＝1/[2(C11+Cch)fclk]。
为了提高输入阻抗，从输入阻抗表达式来看，可以减小时钟频率、使用较小的输入电容或给输入电容预充电，但是在多通道生物信号采集的应用下，斩波频率在每一通道上的等效频率不能过小，最小等效频率需要大于奈奎斯特频率，减小时钟频率效果较差。预充电通常有预充电buffer和正反馈通路，但是预充电buffer带来了额外的噪声、失配、功耗以及复杂度，正反馈通路的正反馈电容与输入电容之间存在匹配性问题，同时正反馈还会影响环路的稳定性。如果直接减小输入电容，又会使得放大电路的放大倍数精确度受到影响。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种输入阻抗提升的集成生物信号斩波放大器。本发明要解决的技术问题通过以下技术方案实现：
本发明提供的一种输入阻抗提升的集成生物信号斩波放大器包括：差分输入端21、输入阻抗提升斩波开关22、输入电容23、两级放大电路24、差分输出端25以及负反馈单元26；差分输入端21、输入阻抗提升斩波开关22、输入电容23、两级放大电路24和差分输出端25依次连接，负反馈单元26跨接在两级放大电路24的输入和输出端之间；
输入阻抗提升斩波开关22通过减小自身的输入对管尺寸，以降低等效输入电容，提高放大器的等效输入阻抗；用于对差分输入端21端输入的差分输入信号进行第一次斩波调制；
输入电容23与负反馈单元26结合形成闭环负反馈结构，用于隔绝差分输入信号的输入直流电压，并传输差分输入信号的差分交流电压；
两级放大电路24用于对输入电容22传输过来的差分交流电压进行低噪声放大，并放大后的差分交流电压进行解调；
差分输出端25用于将的两级放大电路24放大并解调后差分交流电压进行差分输出；
负反馈单元26用于对从两级放大电路24的差分输出端25反馈回来的差分信号进行斩波调制，并与输入电容23结合形成闭环负反馈结构。
可选的，输入阻抗提升斩波开关22包括斩波开关221和全差分差动放大器222；
其中，斩波开关221的第一输入端口1、第二输入端口2与差分输入端21连接，斩波开关221的第三输出端口3、第四输出端口4分别与全差分差动放大器222的第五输入端口5、第六输入端口6连接；
斩波开关221用于对差分输入信号进行斩波调制；
全差分差动放大器222的第九输出端口9、第十输出端口10分别与全差分差动放大器222的第七输入端口7、第八输入端口8连接，全差分差动放大器222的第九输出端口9、第十输出端口10与输入电容23连接；
全差分差动放大器222用作缓冲级以提高集成生物信号斩波放大器的输入阻抗。
可选的，斩波开关221包括第一开关管S1、第二开关管S2、第三开关管S3和第四开关管S4，
其中，第一开关管S1的输入端连接第二开关管S2的输入端、第三开关管S3的输入端连接第四开关管S4的输入端，第一开关管S1的输出端连接第三开关管S3的输出端、第二开关管S2的输出端连接第四开关管S4的输出端，第一开关管S1的低电平有效端连接第一斩波时钟CLKP、第一开关管S1的高电平有效端连接第二斩波时钟CLKN，第二开关管S2的低电平有效端连接第二斩波时钟CLKN、第二开关管S2的高电平有效端连接第一斩波时钟CLKP，第三开关管S3的低电平有效端连接第二斩波时钟CLKN、第三开关管S3的高电平有效端连接第一斩波时钟CLKP，第四开关管S4的低电平有效端连接第一斩波时钟CLKP、第四开关管S4的高电平有效端连接第二斩波时钟CLKN；
斩波开关221的第一输入端口1连接第一开关管S1和第二开关管S2的输入端，斩波开关221的第二输入端口2连接第三开关管S3和第四开关管S4的输入端，斩波开关221的第三输出端口3连接第一开关管S1和第三开关管S3的输出端，斩波开关221的第四输出端口4连接第二开关管S2和第四开关管S4的输出端。
可选的，全差分差动放大器222包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一密勒电容C51和第二密勒电容C52，
其中，第一NMOS管MN1的栅极为全差分差动放大器222的第五输入端口5，第一NMOS管MN1的源极连接第五NMOS管MN5的漏极和第六NMOS管MN6的源极，第一NMOS管MN1的漏极连接第三NMOS管MN3的漏极、第二PMOS管MP2的漏极、第四PMOS管MP4的栅极和第二密勒电容C52的输入端，第二NMOS管MN2的栅极为的全差分差动放大器222的第六输入端口6，第二NMOS管MN2的漏极连接第四NMOS管MN4的漏极、第一PMOS管MP1的漏极、第三PMOS管MP3的栅极和第一密勒电容C51的输入端，第三NMOS管MN3的栅极为全差分差动放大器222的第七输入端口7、第三PMOS管MP3的漏极、第七NMOS管MN7的漏极和第一密勒电容C51的输出端，第三NMOS管MN3的源极连接第六NMOS管MN6的漏极和第四NMOS管MN4的源极，第四NMOS管MN4的栅极为全差分差动放大器222的第八输入端口8、第四PMOS管MP4的漏极、第八NMOS管MN8的漏极和第二密勒电容C52的输出端，第五NMOS管MN5的栅极连接第一偏置电压VBIA1，第五NMOS管MN5的源极连接地电位，第六NMOS管MN6的栅极连接第一偏置电压VBIA1，第六NMOS管MN6的源极连接地电位，第七NMOS管MN7的栅极连接第二偏置电压VBIA2，第七NMOS管MN7的源极连接地电位，第八NMOS管MN8的栅极连接第二偏置电压VBIA2，第八NMOS管MN8的源极连接地电位，第一PMOS管MP1的栅极连接共模反馈电压VCMFB和第二PMOS管MP2的栅极，第一PMOS管MP1的源极连接电源电位VDD，第二PMOS管MP2的源极连接电源电位VDD，第三PMOS管MP3的源极连接电源电位VDD，第四PMOS管MP4的源极连接电源电位VDD。
可选的，两级放大电路24包括第一斩波模块CS61、第二斩波模块CS62，第三密勒电容C23、第四密勒电容C24、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12、第十三PMOS管MP13、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第十三NMOS管MN13和第十四NMOS管MN14；第八PMOS管MP8、第九PMOS管MP9；
其中，第五PMOS管MP5、第六PMOS管MP6以及第七PMOS管MP7的栅极接入第三偏置电压VB1；第五PMOS管MP5的漏极连接第八PMOS管MP8的栅极为输入信号端Vin+，第八PMOS管MP8的漏极以及第九NMOS管MN9的漏极连接第一斩波模块CS61的输入端，第一斩波模块CS61的输出端分别连接第十一NMOS管MN11的源极、第十二NMOS管MN12的源极、第三密勒电容C23的一端以及第四密勒电容C24的一端；第六PMOS管MP6的漏极以及第七PMOS管MP7的漏极连接第二斩波模块CS62的输入端，第二斩波模块CS62的输出端分别连接第十PMOS管MP10以及第十一PMOS管MP11的源极；第十PMOS管MP10的漏极连接第十一NMOS管MN11的漏极以及第十三PMOS管MP13的栅极；第十一PMOS管MP11的漏极连接第十二NMOS管MN12的漏极以及第十二PMOS管MP12的栅极；第三密勒电容C23的另一端连接第十二PMOS管MP12的漏极和第十三NMOS管MN13的漏极作为差分输出端25的差分负输出端；第四密勒电容C24的另一端连接第十三PMOS管MP13的漏极和第十四NMOS管MN14的漏极作为差分输出端25的差分正输出端；第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第十二PMOS管MP12以及第十三PMOS管MP13的源极连接电源电位VDD；第九NMOS管MN9、第十NMOS管MN10、第十三NMOS管MN13和第十四NMOS管MN14的源极连接地电位；第九NMOS管MN9与第十NMOS管MN10的栅极连接第一共模电压VCMF1，第十三NMOS管MN13与第十四NMOS管MN14的栅极连接第二共模电压VCMF2。
可选的，第一斩波模块CS61和第二斩波模块CS62的实现方式与输入阻抗提升斩波开关22中斩波开关221的实现方式相同。
可选的，负反馈单元26包括一个斩波开关和两个电容，该斩波开关的每个输入端连接一个电容，该斩波开关的实现方式与输入阻抗提升斩波开关22中的斩波开关221的实现方式相同。
本发明提供的一种输入阻抗提升的集成生物信号斩波放大器，通过减小位于斩波开关和输入电容之间的全差分差动放大器的输入对管的尺寸，以降低等效输入电容。与传统的等效输入电容主要就由输入电容决定，本发明的等效输入电容由DDA结构的输入对管的栅寄生电容决定，因此等效输入电容可以成倍缩小到fF量级，进而使得放大器的等效输入阻抗大幅提升。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是现有技术中的生物信号模拟前端放大电路的电路结构示意图；
图2是本发明所述的一种输入阻抗提升的集成生物信号斩波放大器的电路结构示意图；
图3是本发明的输入阻抗提升斩波开关的电路结构示意图；
图4是本发明中斩波开关的电路原理图及信号图；
图5是本发明中全差分差动放大器的电路原理图；
图6是本发明的实施例中两级放大电路的电路原理图；
图7是本发明实施例提供的共摸反馈电路的电路原理图；
图8是本发明实施例提供的输入阻抗提升仿真结果图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
如图2所示，本发明提供的一种输入阻抗提升的集成生物信号斩波放大器包括：差分输入端21、输入阻抗提升斩波开关22、输入电容23、两级放大电路24、差分输出端25以及负反馈单元26；差分输入端21、输入阻抗提升斩波开关22、输入电容23、两级放大电路24和差分输出端25依次连接，负反馈单元26跨接在两级放大电路24的输入和输出端之间；
输入阻抗提升斩波开关22通过减小自身的输入对管尺寸，以降低等效输入电容，提高放大器的等效输入阻抗；用于对差分输入端21端输入的差分输入信号进行第一次斩波调制；
值得说明的是：输入阻抗提升斩波开关22通过降低全差分差动放大器222的输入对管尺寸，可以降低等效输入电容，提高放大器的等效输入阻抗，因此具有高输入阻抗的优点，同时用于对差分输入信号进行第一次斩波调制。
输入电容23与负反馈单元26结合形成闭环负反馈结构，用于隔绝差分输入信号的输入直流电压，并传输差分输入信号的差分交流电压；
两级放大电路24用于对输入电容22传输过来的差分交流电压进行低噪声放大，并放大后的差分交流电压进行解调；
差分输出端25用于将的两级放大电路24放大并解调后差分交流电压进行差分输出；
负反馈单元26用于对从两级放大电路24的差分输出端25反馈回来的差分信号进行斩波调制，并与输入电容23结合形成闭环负反馈结构。
本发明提供的一种输入阻抗提升的集成生物信号斩波放大器，通过减小位于斩波开关和输入电容之间的全差分差动放大器的输入对管的尺寸，以降低等效输入电容。与传统的等效输入电容主要由输入电容决定，本发明的等效输入电容由DDA结构的输入对管的栅寄生电容决定，因此等效输入电容可以成倍缩小到fF量级，进而使得放大器的等效输入阻抗大幅提升。
如图3所示，输入阻抗提升斩波开关22包括斩波开关221和全差分差动放大器222；
其中，斩波开关221的第一输入端口1、第二输入端口2与差分输入端21连接，斩波开关221的第三输出端口3、第四输出端口4分别与全差分差动放大器222的第五输入端口5、第六输入端口6连接；
斩波开关221用于对差分输入信号进行斩波调制；
全差分差动放大器222的第九输出端口9、第十输出端口10分别与全差分差动放大器222的第七输入端口7、第八输入端口8连接，全差分差动放大器222的第九输出端口9、第十输出端口10与输入电容23连接；
全差分差动放大器222用作缓冲级以提高集成生物信号斩波放大器的输入阻抗。
值得说明的是：将斩波开关与全差分差动放大器相结合，通过减小位于斩波开关和输入电容之间的全差分差动放大器的输入对管的尺寸，降低了等效输入电容。此时的等效输入阻抗表达式为：Zin＝1/[2(Ceq fclk)]，其中Ceq＝Cg+Cch，Cg为全差分差动放大器的输入对管的栅端寄生电容，Cch为斩波开关引入的寄生电容。由于本发明将全差分差动放大器放在斩波环路以内，其1/f噪声以及失调同样会被斩波调制到高频，因此不会对生物前端信号放大产生影响；对于全差分差动放大器的热噪声，可以适当增大第一级的偏置电流以减小等效输入噪声。因此实现了高的输入阻抗和低的输入参考噪声，从而可以应用于干电极生物前端信号的放大系统中。
参考图4，斩波开关221包括第一开关管S1、第二开关管S2、第三开关管S3和第四开关管S4，
其中，第一开关管S1的输入端连接第二开关管S2的输入端、第三开关管S3的输入端连接第四开关管S4的输入端，第一开关管S1的输出端连接第三开关管S3的输出端、第二开关管S2的输出端连接第四开关管S4的输出端，第一开关管S1的低电平有效端连接第一斩波时钟CLKP、第一开关管S1的高电平有效端连接第二斩波时钟CLKN，第二开关管S2的低电平有效端连接第二斩波时钟CLKN、第二开关管S2的高电平有效端连接第一斩波时钟CLKP，第三开关管S3的低电平有效端连接第二斩波时钟CLKN、第三开关管S3的高电平有效端连接第一斩波时钟CLKP，第四开关管S4的低电平有效端连接第一斩波时钟CLKP、第四开关管S4的高电平有效端连接第二斩波时钟CLKN；
斩波开关221的第一输入端口1连接第一开关管S1和第二开关管S2的输入端，斩波开关221的第二输入端口2连接第三开关管S3和第四开关管S4的输入端，斩波开关221的第三输出端口3连接第一开关管S1和第三开关管S3的输出端，斩波开关221的第四输出端口4连接第二开关管S2和第四开关管S4的输出端。
参考图5，全差分差动放大器222包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一密勒电容C51和第二密勒电容C52，
其中，第一NMOS管MN1的栅极为全差分差动放大器222的第五输入端口5，第一NMOS管MN1的源极连接第五NMOS管MN5的漏极和第六NMOS管MN6的源极，第一NMOS管MN1的漏极连接第三NMOS管MN3的漏极、第二PMOS管MP2的漏极、第四PMOS管MP4的栅极和第二密勒电容C52的输入端，第二NMOS管MN2的栅极为的全差分差动放大器222的第六输入端口6，第二NMOS管MN2的漏极连接第四NMOS管MN4的漏极、第一PMOS管MP1的漏极、第三PMOS管MP3的栅极和第一密勒电容C51的输入端，第三NMOS管MN3的栅极为全差分差动放大器222的第七输入端口7、第三PMOS管MP3的漏极、第七NMOS管MN7的漏极和第一密勒电容C51的输出端，第三NMOS管MN3的源极连接第六NMOS管MN6的漏极和第四NMOS管MN4的源极，第四NMOS管MN4的栅极为全差分差动放大器222的第八输入端口8、第四PMOS管MP4的漏极、第八NMOS管MN8的漏极和第二密勒电容C52的输出端，第五NMOS管MN5的栅极连接第一偏置电压VBIA1，第五NMOS管MN5的源极连接地电位，第六NMOS管MN6的栅极连接第一偏置电压VBIA1，第六NMOS管MN6的源极连接地电位，第七NMOS管MN7的栅极连接第二偏置电压VBIA2，第七NMOS管MN7的源极连接地电位，第八NMOS管MN8的栅极连接第二偏置电压VBIA2，第八NMOS管MN8的源极连接地电位，第一PMOS管MP1的栅极连接共模反馈电压VCMFB和第二PMOS管MP2的栅极，第一PMOS管MP1的源极连接电源电位VDD，第二PMOS管MP2的源极连接电源电位VDD，第三PMOS管MP3的源极连接电源电位VDD，第四PMOS管MP4的源极连接电源电位VDD。
参考图6，两级放大电路24包括第一斩波模块CS61、第二斩波模块CS62，第三密勒电容C23、第四密勒电容C24、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12、第十三PMOS管MP13、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第十三NMOS管MN13和第十四NMOS管MN14；第八PMOS管MP8、第九PMOS管MP9；
其中，第五PMOS管MP5、第六PMOS管MP6以及第七PMOS管MP7的栅极接入第三偏置电压VB1；第五PMOS管MP5的漏极连接第八PMOS管MP8的栅极为输入信号端Vin+，第八PMOS管MP8的漏极以及第九NMOS管MN9的漏极连接第一斩波模块CS61的输入端，第一斩波模块CS61的输出端分别连接第十一NMOS管MN11的源极、第十二NMOS管MN12的源极、第三密勒电容C23的一端以及第四密勒电容C24的一端；第六PMOS管MP6的漏极以及第七PMOS管MP7的漏极连接第二斩波模块CS62的输入端，第二斩波模块CS62的输出端分别连接第十PMOS管MP10以及第十一PMOS管MP11的源极；第十PMOS管MP10的漏极连接第十一NMOS管MN11的漏极以及第十三PMOS管MP13的栅极；第十一PMOS管MP11的漏极连接第十二NMOS管MN12的漏极以及第十二PMOS管MP12的栅极；第三密勒电容C23的另一端连接第十二PMOS管MP12的漏极和第十三NMOS管MN13的漏极作为差分输出端25的差分负输出端；第四密勒电容C24的另一端连接第十三PMOS管MP13的漏极和第十四NMOS管MN14的漏极作为差分输出端25的差分正输出端；第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第十二PMOS管MP12以及第十三PMOS管MP13的源极连接电源电位VDD；第九NMOS管MN9、第十NMOS管MN10、第十三NMOS管MN13和第十四NMOS管MN14的源极连接地电位；第九NMOS管MN9与第十NMOS管MN10的栅极连接第一共模电压VCMF1，第十三NMOS管MN13与第十四NMOS管MN14的栅极连接第二共模电压VCMF2。
参考图7，图7为共模反馈电路的结构示意图。图7为两级放大电路24提供工模电压，其中VCMF1为第一共摸电压，VCMF2为第二共摸电压。
其中，第一斩波模块CS61和第二斩波模块CS62的实现方式与输入阻抗提升斩波开关22中斩波开关221的实现方式相同。
参考图2，负反馈单元26包括一个斩波开关和两个电容，该斩波开关的每个输入端连接一个电容，该斩波开关的实现方式与输入阻抗提升斩波开关22中的斩波开关221的实现方式相同。
基于上述实施方式，在不影响放大电路放大倍数精度的前提下，通过减小全差分差动放大器输入对管的尺寸，减小了放大电路的等效输入电容，进而提高了放大电路的等效输入阻抗。
请参见图8，图8是本发明实例提供的输入阻抗提升仿真结果图。在仿真交流特性的同时，在仿真的信号源上加入200M的内阻，观察交流特性的变化。
通过在仿真信号源上引入内阻，信号源的等效内阻与模拟前端放大器的输入阻抗之间形成了小信号串联分压关系。设信号源内阻为Rs，模拟前端放大器的等效输入阻抗为Rin，则整个模拟前端放大器的总增益Avt可以表示为：
Figure BDA0003571607440000131
其中Av为放大电路的闭环增益。通过引入信号源内阻，并仿真引入内阻前后的交流特性，可以得到引入内阻前后的增益差ΔA，则有：
Figure BDA0003571607440000132
仿真使用的内阻Rs为200MΩ，由图8可得未引入内阻时的增益为33.6099dB，引入内阻后增益为32.7107dB，增益的变化量ΔA为0.8992dB，可以通过计算得到放大电路的输入阻抗约为1.6GΩ，输入阻抗得到了提升，满足了生物信号模拟前端放大电路的高输入阻抗的需要。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (7)

1.一种输入阻抗提升的集成生物信号斩波放大器，其特征在于，包括：差分输入端(21)、输入阻抗提升斩波开关(22)、输入电容(23)、两级放大电路(24)、差分输出端(25)以及负反馈单元(26)；所述差分输入端(21)、输入阻抗提升斩波开关(22)、输入电容(23)、两级放大电路(24)和差分输出端(25)依次连接，负反馈单元(26)跨接在两级放大电路(24)的输入和输出端之间；
所述输入阻抗提升斩波开关(22)通过减小自身的输入对管尺寸，以降低等效输入电容，提高放大器的等效输入阻抗；用于对差分输入端(21)端输入的差分输入信号进行第一次斩波调制；
所述输入电容(23)与所述负反馈单元(26)结合形成闭环负反馈结构，用于隔绝差分输入信号的输入直流电压，并传输所述差分输入信号的差分交流电压；
所述两级放大电路(24)用于对输入电容(22)传输过来的差分交流电压进行低噪声放大，并放大后的差分交流电压进行解调；
所述差分输出端(25)用于将所述的两级放大电路(24)放大并解调后差分交流电压进行差分输出；
所述负反馈单元(26)用于对从两级放大电路(24)的差分输出端(25)反馈回来的差分信号进行斩波调制，并与输入电容(23)结合形成闭环负反馈结构。
2.根据权利要求1所述的输入阻抗提升的集成生物信号斩波放大器，其特征在于，所述输入阻抗提升斩波开关(22)包括斩波开关(221)和全差分差动放大器(222)；
其中，斩波开关(221)的第一输入端口(1)、第二输入端口(2)与差分输入端(21)连接，斩波开关(221)的第三输出端口(3)、第四输出端口(4)分别与全差分差动放大器(222)的第五输入端口(5)、第六输入端口(6)连接；
斩波开关(221)用于对差分输入信号进行斩波调制；
全差分差动放大器(222)的第九输出端口(9)、第十输出端口(10)分别与全差分差动放大器(222)的第七输入端口(7)、第八输入端口(8)连接，全差分差动放大器(222)的第九输出端口(9)、第十输出端口(10)与输入电容(23)连接；
全差分差动放大器(222)用作缓冲级以提高集成生物信号斩波放大器的输入阻抗。
3.根据权利要求2所述的输入阻抗提升的集成生物信号斩波放大器，其特征在于，斩波开关(221)包括第一开关管(S1)、第二开关管(S2)、第三开关管(S3)和第四开关管(S4)，
其中，第一开关管(S1)的输入端连接第二开关管(S2)的输入端、第三开关管(S3)的输入端连接第四开关管(S4)的输入端，第一开关管(S1)的输出端连接第三开关管(S3)的输出端、第二开关管(S2)的输出端连接第四开关管(S4)的输出端，第一开关管(S1)的低电平有效端连接第一斩波时钟(CLKP)、第一开关管(S1)的高电平有效端连接第二斩波时钟(CLKN)，第二开关管(S2)的低电平有效端连接第二斩波时钟(CLKN)、第二开关管(S2)的高电平有效端连接第一斩波时钟(CLKP)，第三开关管(S3)的低电平有效端连接第二斩波时钟(CLKN)、第三开关管(S3)的高电平有效端连接第一斩波时钟(CLKP)，第四开关管(S4)的低电平有效端连接第一斩波时钟(CLKP)、第四开关管(S4)的高电平有效端连接第二斩波时钟(CLKN)；
斩波开关(221)的第一输入端口(1)连接第一开关管(S1)和第二开关管(S2)的输入端，斩波开关(221)的第二输入端口(2)连接第三开关管(S3)和第四开关管(S4)的输入端，斩波开关(221)的第三输出端口(3)连接第一开关管(S1)和第三开关管(S3)的输出端，斩波开关(221)的第四输出端口(4)连接第二开关管(S2)和第四开关管(S4)的输出端。
4.根据权利要求2所述的输入阻抗提升的集成生物信号斩波放大器，其特征在于，全差分差动放大器(222)包括第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN7)、第八NMOS管(MN8)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、第一密勒电容(C51)和第二密勒电容(C52)，
其中，第一NMOS管(MN1)的栅极为全差分差动放大器(222)的第五输入端口(5)，第一NMOS管(MN1)的源极连接第五NMOS管(MN5)的漏极和第六NMOS管(MN6)的源极，第一NMOS管(MN1)的漏极连接第三NMOS管(MN3)的漏极、第二PMOS管(MP2)的漏极、第四PMOS管(MP4)的栅极和第二密勒电容(C52)的输入端，第二NMOS管(MN2)的栅极为所述的全差分差动放大器(222)的第六输入端口(6)，第二NMOS管(MN2)的漏极连接第四NMOS管(MN4)的漏极、第一PMOS管(MP1)的漏极、第三PMOS管(MP3)的栅极和第一密勒电容(C51)的输入端，第三NMOS管(MN3)的栅极为全差分差动放大器(222)的第七输入端口(7)、第三PMOS管(MP3)的漏极、第七NMOS管(MN7)的漏极和第一密勒电容(C51)的输出端，第三NMOS管(MN3)的源极连接第六NMOS管(MN6)的漏极和第四NMOS管(MN4)的源极，第四NMOS管(MN4)的栅极为全差分差动放大器(222)的第八输入端口(8)、第四PMOS管(MP4)的漏极、第八NMOS管(MN8)的漏极和第二密勒电容(C52)的输出端，第五NMOS管(MN5)的栅极连接第一偏置电压(VBIA1)，第五NMOS管(MN5)的源极连接地电位，第六NMOS管(MN6)的栅极连接第一偏置电压(VBIA1)，第六NMOS管(MN6)的源极连接地电位，第七NMOS管(MN7)的栅极连接第二偏置电压(VBIA2)，第七NMOS管(MN7)的源极连接地电位，第八NMOS管(MN8)的栅极连接第二偏置电压(VBIA2)，第八NMOS管(MN8)的源极连接地电位，第一PMOS管(MP1)的栅极连接共模反馈电压(VCMFB)和第二PMOS管(MP2)的栅极，第一PMOS管(MP1)的源极连接电源电位VDD，第二PMOS管(MP2)的源极连接电源电位VDD，第三PMOS管(MP3)的源极连接电源电位VDD，第四PMOS管(MP4)的源极连接电源电位VDD。
5.根据权利要求1所述的输入阻抗提升的集成生物信号斩波放大器，其特征在于，两级放大电路(24)包括第一斩波模块(CS61)、第二斩波模块(CS62)，第三密勒电容(C23)、第四密勒电容(C24)、第五PMOS管(MP5)、第六PMOS管(MP6)、第七PMOS管(MP7)、第八PMOS管(MP8)、第九PMOS管(MP9)、第十PMOS管(MP10)、第十一PMOS管(MP11)、第十二PMOS管(MP12)、第十三PMOS管(MP13)、第九NMOS管(MN9)、第十NMOS管(MN10)、第十一NMOS管(MN11)、第十二NMOS管(MN12)、第十三NMOS管(MN13)和第十四NMOS管(MN14)；第八PMOS管(MP8)、第九PMOS管(MP9)；
其中，第五PMOS管(MP5)、第六PMOS管(MP6)以及第七PMOS管(MP7)的栅极接入第三偏置电压(VB1)；第五PMOS管(MP5)的漏极连接第八PMOS管(MP8)的栅极为输入信号端Vin+，第八PMOS管(MP8)的漏极以及第九NMOS管(MN9)的漏极连接第一斩波模块(CS61)的输入端，第一斩波模块(CS61)的输出端分别连接第十一NMOS管(MN11)的源极、第十二NMOS管(MN12)的源极、第三密勒电容(C23)的一端以及第四密勒电容(C24)的一端；第六PMOS管(MP6)的漏极以及第七PMOS管(MP7)的漏极连接所述第二斩波模块(CS62)的输入端，所述第二斩波模块(CS62)的输出端分别连接第十PMOS管(MP10)以及第十一PMOS管(MP11)的源极；第十PMOS管(MP10)的漏极连接第十一NMOS管(MN11)的漏极以及第十三PMOS管(MP13)的栅极；第十一PMOS管(MP11)的漏极连接第十二NMOS管(MN12)的漏极以及第十二PMOS管(MP12)的栅极；第三密勒电容(C23)的另一端连接第十二PMOS管(MP12)的漏极和第十三NMOS管(MN13)的漏极作为差分输出端(25)的差分负输出端；第四密勒电容(C24)的另一端连接第十三PMOS管(MP13)的漏极和第十四NMOS管(MN14)的漏极作为差分输出端(25)的差分正输出端；第五PMOS管(MP5)、第六PMOS管(MP6)、第七PMOS管(MP7)、第十二PMOS管(MP12)以及第十三PMOS管(MP13)的源极连接电源电位VDD；第九NMOS管(MN9)、第十NMOS管(MN10)、第十三NMOS管(MN13)和第十四NMOS管(MN14)的源极连接地电位；第九NMOS管(MN9)与第十NMOS管(MN10)的栅极连接第一共模电压(VCMF1)，第十三NMOS管(MN13)与第十四NMOS管(MN14)的栅极连接第二共模电压(VCMF2)。
6.根据权利要求5所述的输入阻抗提升的集成生物信号斩波放大器，其特征在于，所述第一斩波模块(CS61)和第二斩波模块(CS62)的实现方式与输入阻抗提升斩波开关(22)中斩波开关(221)的实现方式相同。
7.根据权利要求3所述的输入阻抗提升的集成生物信号斩波放大器，其特征在于，负反馈单元(26)包括一个斩波开关和两个电容，该斩波开关的每个输入端连接一个电容，该斩波开关的实现方式与输入阻抗提升斩波开关(22)中的斩波开关(221)的实现方式相同。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117792296A (zh) * 2022-09-20 2024-03-29 苏州纳芯微电子股份有限公司 运算放大器电路及霍尔传感器电路
CN117955442A (zh) * 2024-03-27 2024-04-30 华南理工大学 一种高输入阻抗的生物信号模拟前端斩波放大器

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