KR102615524B1 - 포지티브 피드백 루프와 네거티브 커패시턴스 방식의 입력 임피던스 증폭 회로 - Google Patents

포지티브 피드백 루프와 네거티브 커패시턴스 방식의 입력 임피던스 증폭 회로 Download PDF

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Abstract

본 기술은 포지티브 피드백 루프와 네거티브 커패시턴스 방식의 입력 임피던스 증폭 회로에 관한 것이다. 본 기술의 입력 임피던스 증폭 회로를 구비하는 생체 신호 센서용 증폭기는 생체 신호를 입력받아 증폭하여 출력 신호로 출력하기 위해 제1 초퍼, 입력부, 바이어스부, 제1 앰프, 제2 초퍼, 및 제2 앰프가 순차적으로 연결되는 증폭부; 상기 입력부와 상기 제1 앰프 사이에 일단이 상기 제2 앰프의 후단에 타단이 연결된 폐루프로 구현되며, 상기 생체 신호와 상기 출력 신호간의 회로 이득을 결정하는 피드백부; 상기 제1 초퍼와 상기 입력부 사이에 일단이 상기 제2 앰프의 후단에 타단이 연결된 폐루프로 구현되며, 상기 피드백부에 의한 제1 전류에 대응하는 제2 전류를 발생시켜서 입력 임피던스를 증가시키는 포지티브 피드백 루프부; 및 상기 제1 초퍼의 후단 및 상기 입력부의 전단에 병렬로 연결되며, 상기 제1 전류와 상기 제2 전류의 차이에 대응하는 제3 전류를 발생시켜서 입력 임피던스를 증가시키는 네거티브 커패시턴스 회로부;를 포함한다. 본 기술은 새로운 NC 방식을 통해 PFL 한계를 해결하고 입력 기생 커패시턴스의 영향을 최소화하며 입력 임피던스를 증폭할 수 있는 입력 임피던스 증폭 회로를 제공할 수 있다.

Description

포지티브 피드백 루프와 네거티브 커패시턴스 방식의 입력 임피던스 증폭 회로{Positive feedback loop and negative capacitance type input impedance amplifier circuit}
본 발명은 포지티브 피드백 루프와 네거티브 커패시턴스 방식의 입력 임피던스 증폭 회로에 관한 것으로, 보다 구체적으로는 센서용 증폭기로 사용될 수 있는 포지티브 피드백 루프와 네거티브 커패시턴스 방식의 입력 임피던스 증폭 회로를 구비하는 생체 신호 센서용 증폭기에 관한 것이다.
생체 신호 센서는 전극(electrode)으로부터 받은 전압 신호를 저압음 증폭기(low-noise amplifier, LNA)에서 증폭하여 ADC(analog-to-digital converter)를 거쳐서 디지털 데이터로 변환하는 과정을 거친다. 이때, 전압 신호의 감쇄를 최소화하며 신호를 전달하기 위해서는 증폭기의 입력 임피던스가 높아야 한다.
도 1은 생체 신호 센서의 구성예를 나타낸다. 생체신호(Vs)가 전극(electrode)을 통해 수집되어 저잡음 증폭기(LNA)로 전달된다. 여기서 Zel은 전극의 임피던스를, Zin은 저잡음 증폭기의 입력 임피던스를 각각 나타낸다. 이때, 저잡음 증폭기에 전달되는 전압은 다음의 수학식 1과 같이 나타낼 수 있다.
따라서, 전극에서 수집된 대부분의 신호가 저잡음 증폭기로 전달되기 위해서는 저잡음 증폭기의 입력 임피던스가 높아야 한다.
뇌파(Electroencephalogram, EEGs), 심전도(electrocardiograms, ECGs) 등의 생체 신호 센서에서는 대역폭 10kHz 이하의 저주파에서 10mV 이하의 작은 신호가 전극을 통해서 수집된다. 주로 사용되는 전극으로 습식 전극(wet electrode)의 경우 100MΩ, 비접촉 전극(non-contact electrode)의 경우 1GΩ 이상의 입력 임피던스가 각각 요구된다.
도 2는 종래의 저잡음 증폭기에서 대표적으로 사용되는 구조인 용량성 피드백 증폭기(capacitive feedback amplifier)를 나타낸다. 이때 입력 임피던스는 다음 수학식 2와 같이 나타낼 수 있다.
그리고 증폭기의 DC 개루프 이득(open-loop gain)이 A0일 때 증폭기의 폐루프 이득(closed-loop gain)은 다음 수학식 3과 같이 나타낼 수 있다.
이때 A0가 매우 크다고 가정하면 G는 다음 수학식 4와 같이 나타낼 수 있다.
입력 임피던스 증폭 기법의 하나로 포지티브 피드백 루프(positive feedback loop, PFL)가 있다. 도 3은 포지티브 피드백 루프(PFL)가 적용된 증폭기 회로도를 나타낸다. 아래 수학식들에서 보는 바와 같이 포지티브 피드백 루프의 전류(Ipf)와 피드백 경로에 의한 전류(Ifb)를 같도록 했을 때, 전류가 서로 상쇄되어 입력전류(Iin)는 0이 된다. 이때 입력 입피던스 Zin = Vin / Iin 이므로 Iin이 0이 됨에 따라 입력 임피던스는 증폭된다.
PFL 커패시터(Cpf)의 커패시턴스의 값을 위 수학식 5의 마지막 항과 같아지도록 했을 때 입력 임피던스는 무한대로 증폭된다.
그러나 IC에서 구현하는 실제 회로에서는 커패시터들의 매칭을 고려해야 한다. 따라서 위 수학식 5와 같이 Cpf를 설계하기가 매우 어렵다. 또한 실제 회로에는 기생 커패시턴스(Cp)가 존재한다. 기생 커패시턴스(Cp)에 의한 전류(Ip)에 의해 포지티브 피드백 루프에 의한 전류(Ipf)는 아래 수학식과 같이 변화하게 된다.
따라서, Cpf가 위 수학식 5에서 유도된 값과 같아도 기생 커패시턴스의 영향으로 인해서 포지티브 피드백 루프의 전류(Ipf)와 피드백 경로에 의한 전류(Ifb)가 완벽히 상쇄되지 않아 입력 임피던스의 증폭기 제한된다.
본 발명의 발명자는 이러한 문제를 해결하기 위하여 오랫동안 연구하고 시행착오를 거친 끝에 본 발명을 완성하기에 이르렀다.
본 발명의 실시예는 새로운 NC 방식을 통해 PFL 한계를 해결하고 입력 기생 커패시턴스의 영향을 최소화하며 입력 임피던스를 증폭할 수 있는 입력 임피던스 증폭 회로를 제공한다.
한편, 본 발명의 명시되지 않은 또 다른 목적들은 하기의 상세한 설명 및 그 효과로부터 용이하게 추론할 수 있는 범위 내에서 추가적으로 고려될 것이다.
본 발명의 실시예에 따른 입력 임피던스 증폭 회로를 구비하는 생체 신호 센서용 증폭기는, 생체 신호를 입력받아 증폭하여 출력 신호로 출력하기 위해 제1 초퍼, 입력부, 바이어스부, 제1 앰프, 제2 초퍼, 및 제2 앰프가 순차적으로 연결되는 증폭부; 상기 입력부와 상기 제1 앰프 사이에 일단이 상기 제2 앰프의 후단에 타단이 연결된 폐루프로 구현되며, 상기 생체 신호와 상기 출력 신호간의 회로 이득을 결정하는 피드백부; 상기 제1 초퍼와 상기 입력부 사이에 일단이 상기 제2 앰프의 후단에 타단이 연결된 폐루프로 구현되며, 상기 피드백부에 의한 제1 전류에 대응하는 제2 전류를 발생시켜서 입력 임피던스를 증가시키는 포지티브 피드백 루프부; 및 상기 제1 초퍼의 후단 및 상기 입력부의 전단에 병렬로 연결되며, 상기 제1 전류와 상기 제2 전류의 차이에 대응하는 제3 전류를 발생시켜서 입력 임피던스를 증가시키는 네거티브 커패시턴스 회로부;를 포함할 수 있다.
상기 제3 전류는 상기 제1 전류와 상기 제2 전류의 차이와 동일한 값을 가질 수 있다.
상기 피드백부는 제3 초퍼 및 피드백 커패시터의 순차적 연결에 의해 구성될 수 있다.
상기 포지티브 피드백 루프부는 제4 초퍼 및 임피던스 부스팅 커패시터의 순차적 연결에 의해 구성될 수 있다.
상기 네거티브 커패시턴스 회로부는 교차-결합 NMOS 트랜지스터 쌍을 포함할 수 있다.
상기 네거티브 커패시턴스 회로부는 상기 생체 신호의 제1 극성에 응답하여 게이팅되는 제1 NMOS 트랜지스터; 및 상기 생체 신호의 제2 극성에 응답하여 게이팅되는 제2 NMOS 트랜지스터;를 포함하되, 상기 제1 NMOS 트랜지스터의 게이트는 상기 제2 NMOS 트랜지스터의 드레인으로 연결되고, 상기 제2 NMOS 트랜지스터의 게이트는 상기 제1 NMOS 트랜지스터의 드레인으로 연결될 수 있다.
상기 네거티브 커패시턴스 회로부는 제1 노드에서 공통 접속되는 게이트를 가지며, 소오스가 각각 제1 전원전압에 연결되는 제1 트랜지스터 및 제2 트랜지스터; 제2 노드와 제3 노드에서 각각 소오스가 상기 제1 트랜지스터의 드레인 및 상기 제2 트랜지스터의 드레인과 접속되며, 서로 교차 결합되는 제3 트랜지스터 및 제4 트랜지스터; 및 상기 생체 신호의 제1 극성에 의한 전압이 형성되는 제4 노드와 상기 생체 신호의 제2 극성에 의한 전압이 형성되는 제5 노드에서 각각 드레인이 상기 제3 트랜지스터의 드레인 및 상기 제4 트랜지스터의 드레인과 접속되며, 제6 노드에서 공통 접속되는 게이트를 가지며, 소오스가 각각 제2 전원전압에 연결되는 제5 트랜지스터 및 제6 트랜지스터;를 포함하되, 상기 제2 노드와 상기 제3 노드 사이에 접속되는 커패시터;를 포함할 수 있다.
상기 제1 노드에는 제2 제어입력에 의한 전압이 형성되고, 상기 제6 노드에는 제1 제어입력에 의한 전압이 형성될 수 있다.
상기 네거티브 커패시턴스 회로부는 교차-결합 인버터 쌍을 포함할 수 있다.
상기 네거티브 커패시턴스 회로부는 상기 생체 신호의 제1 극성에 응답하여 제1 인버팅 출력을 생성하는 제1 인버터; 및 상기 생체 신호의 제2 극성에 응답하여 제2 인버팅 출력을 생성하는 제2 인버터;를 포함하되, 상기 제2 인버팅 출력은 상기 제1 인버터의 게이트로 연결되고, 상기 제1 인버팅 출력은 상기 제2 인버터의 게이트로 연결될 수 있다.
상기 네거티브 커패시턴스 회로부는 서로 직렬로 연결된 제1 저항 및 제2 저항;을 더 포함하되, 상기 제1 저항의 일단은 상기 제2 인버터의 게이트로 연결되고, 상기 제2 저항의 타단은 상기 제1 인버터의 게이트로 연결될 수 있다.
상기 네거티브 커패시턴스 회로부는 제1 노드에서 공통 접속되는 게이트를 가지며, 소오스가 각각 제1 전원전압에 연결되는 제1 트랜지스터 및 제2 트랜지스터; 제2 노드와 제3 노드에서 각각 소오스가 상기 제1 트랜지스터의 드레인 및 상기 제2 트랜지스터의 드레인과 접속되며, 서로 교차 결합되는 제3 트랜지스터 및 제4 트랜지스터; 상기 생체 신호의 제1 극성에 의한 전압이 형성되는 제4 노드와 상기 생체 신호의 제2 극성에 의한 전압이 형성되는 제5 노드에서 각각 게이트가 상기 제3 트랜지스터의 게이트 및 상기 제4 트랜지스터의 게이트와 공통 접속되며, 서로 교차 결합되는 제5 트랜지스터 및 제6 트랜지스터; 및 제6 노드와 제7 노드에서 각각 드레인이 상기 제5 트랜지스터의 소오스 및 상기 제6 트랜지스터의 소오스와 접속되며, 제8 노드에서 공통 접속되는 게이트를 가지며, 소오스가 각각 제2 전원전압에 연결되는 제7 트랜지스터 및 제8 트랜지스터;를 포함하되, 상기 제4 노드와 상기 제5 노드 사이에 접속되며 제9 노드를 통해 서로 직렬로 접속되는 제1 저항 및 제2 저항; 상기 제2 노드와 상기 제3 노드 사이에 접속되는 제1 커패시터; 및 상기 제6 노드와 상기 제7 노드 사이에 접속되는 제2 커패시터;를 포함할 수 있다.
상기 제1 노드에 형성되는 전압, 상기 제8 노드에 형성되는 전압 및 상기 제9 노드에 형성되는 전압은 서로 동등할 수 있다.
상기 제1 저항과 제2 저항의 크기는 동일할 수 있다.
상기 제1 커패시터와 제2 커패시터의 크기는 동일할 수 있다.
본 기술은 새로운 NC 방식을 통해 PFL 한계를 해결하고 입력 기생 커패시턴스의 영향을 최소화하며 입력 임피던스를 증폭할 수 있는 입력 임피던스 증폭 회로를 제공할 수 있다.
또한 본 기술은 아날로그 증폭기의 입력 임피던스를 증폭하여 다양한 어플리케이션에 적용할 수 있는 네거티브 커패시턴스 방식의 입력 임피던스 증폭 회로를 제공할 수 있다.
도 1은 생체 신호 센서의 구성예를 나타낸다.
도 2는 종래의 저잡음 증폭기에서 대표적으로 사용되는 구조인 용량성 피드백 증폭기를 나타낸다.
도 3은 포지티브 피드백 루프가 적용된 증폭기 회로도를 나타낸다.
도 4는 네거티브 커패시턴스 방식의 입력 임피던스 증폭 회로도를 도시한다.
도 5는 본 발명의 실시예에 따른 네거티브 커패시턴스의 특성을 포지티브 피드백 루프와 결합한 입력 임피던스 증폭 회로도를 도시한다.
도 6은 CCIA에 관한 블록도를 도시한다.
도 7a는 도 6에 도시된 CCIA에 대한 초퍼의 클럭 다이어그램을 나타낸다.
도 7b는 도 7a에 도시된 클럭 페이즈에 따른 Cin의 충전 및 방전을 도시한다.
도 8은 PFL이 적용된 CCIA의 일 구현예를 나타낸다.
도 9는 본 발명의 실시예에 따른 NC의 구성 예로서, 교차-결합 NMOS 트랜지스터 쌍을 포함하는 회로도를 도시한다.
도 10은 본 발명의 실시예에 따른 NC 회로도의 다른 구성 예로서, 교차-결합 인버터 쌍을 포함하는 NC 회로도를 도시한다.
도 11은 본 발명의 실시예에 따라, 도 8 내지 도 10에서 상술한 PFL 및 NC가 적용된 CCIA 회로도로서, 생체 신호 센서용 증폭기를 나타낸다.
도 12는 비교예와 발명예에 대해 입력 임피던스 증폭 방식에 따른 입력 임피던스 측정 결과를 나타낸다.
첨부된 도면은 본 발명의 기술사상에 대한 이해를 위하여 참조로서 예시된 것임을 밝히며, 그것에 의해 본 발명의 권리범위가 제한되지는 아니한다.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함될 수 있으며, 네거티브 커패시턴스 타입에서 입력 임피던스 증폭의 일반적 동작 및 그러한 일반적 동작을 수행하기 위한 회로나 소자에 과한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의한다.
도 4는 네거티브 커패시턴스(NC) 방식의 입력 임피던스 증폭 회로도를 도시한다.
NC에 의해서 생성된 전류(INC)에 의해서 피드백 경로에 의한 전류(Ifb)가 상쇄될 수 있음을 확인할 수 있다. 따라서 입력 임피던스가 증가할 수 있게 된다.
상세하게 노드(X)에서의 전압(VX)은 아래 수학식과 같이 표현될 수 있다.
NC가 적용되었을 때 입력 임피던스 Zin,boost는 다음과 같이 표현될 수 있다.
위 수학식 8로부터 입력 임피던스가 증폭됨을 알 수 있다.
이러한 NC 방식을 통한 입력 임피던스 증폭은 기생 커패시턴스의 영향으로 인한 입력 임피던스 증폭의 제한을 완화하여 더 높은 수준의 입력 임피던스 증폭이 가능하도록 한다. 따라서 NC가 적용된 회로에서는 GΩ수준으로 증폭된 입력 임피던스를 갖도록 하는 것이 가능하다.
앞서 도 3에서 상술한 바와 같이, PFL을 활용한 방식의 입력 임피던스 증폭은 입력단의 기생 커패시턴스에 의해 PFL을 통한 전류의 값이 변하여 입력 임피던스 증폭이 제한된다는 한계가 있다. 그러나 상술한 NC를 통한 입력 임피던스는 다른 방식으로 작동한다. 첫 번째로 위 수학식 8에서와 같이 기존 1/sCin이던 입력 임피던스는 아래 수학식과 같이 α에 의해 증폭된다.
상기 수학식 9로부터 입력 임피던스의 증폭도(α)는 증폭기의 개루프 이득(A(s)), 입력 커패시턴스(Cin), 피드백 루프의 임피던스(Zf) 및 주파수(s)에 의해서 결정됨을 알 수 있다. 오로지 포지티브 피드백 루프의 커패시턴스(Cpf)의 크기를 통해 입력 임피던스를 증폭하는 PFL과는 달리 NC방식을 적용하는 경우 설계의 유연성이 크게 향상된다. 그리고 일반적으로 증폭기의 개루프 이득(A(s))은 매우 큰 값이므로 저주파 영역에서 α는 매우 큰 값을 갖는다.
본 발명의 실시예에서는 이러한 NC의 특성을 PFL과 결합하여 입력 임피던스를 증폭하는 회로를 제안한다.
도 5는 본 발명의 실시예에 따른 네거티브 커패시턴스(NC)의 특성을 포지티브 피드백 루프(PFL)와 결합한 입력 임피던스 증폭 회로도를 도시한다.
PFL에 의해 발생되는 전류(Ipf)는 앞서 설명한 공정상의 한계로 인해서 포지티브 피드백 루프의 커패시턴스(Cpf)의 값을 피드백 경로에 의한 커패시턴스(Cfb)와 일치시켜서 입력 임피던스를 폐루프 이득(G)만큼 증폭하게 된다. 그러나 이는 폐루프 이득이 낮은 경우에는 적용하기 힘든 한계가 있다. 폐루프 이득이 낮을수록 증폭 효과가 낮아져 예를 들어 폐루프 이득이 4일 경우 입력 임피던스는 약 4배 증가에 그친다. 또한 입력 커패시턴스(Cin)에 존재하는 기생 커패시턴스의 영향으로 인해서 PFL의 전류(Ipf)를 피드백 경로에 의한 전류(Ifb)와 정확하게 일치시키지 못하여 입력 임피던스 증폭에 한계를 지닌다. 기생 커패시턴스에 의해 변화된 전류를 Ipf_mod라고 하면 Ipf_mod는 Ifb와 일치하지 않는다.
이때 계측 증폭기(IA)의 입력부에 NC를 추가하여 PFL의 전류를 보상해줄 수 있다. NC에 의한 전류(INC)를 Ifb-Ipf_mod와 일치시키면 이론적으로 입력 임피던스는 무한대가 된다. 즉, NC를 추가하는 경우 PFL의 전류를 보상해주어 입력 임피던스의 증폭도가 큰 폭으로 증가하게 된다. 이러한 이점으로 PFL과 결합된 NC 방식은 폐루프 이득이 낮은 경우에도 적용할 수 있다.
이하 NC를 통한 입력 임피던스 증폭 방식의 실시예로서, NC가 적용된 CCIA를 중심으로 살펴본다.
먼저 도 6은 CCIA(capacitively-coupled chpper instrumentation amplifier)에 관한 블록도를 도시한다. 초핑(chopping)은 진폭 변조(AM)의 원리를 이용한 노이즈 저감기법으로서, 입력신호를 초핑 클럭에 상응하여 변조하여 고주파 영역으로 이동함으로써 저주파에 존재하는 노이즈를 피해서 증폭시킨 후 다시 복조하여 원래의 주파수 영역으로 이동시키는 방식이다. CCIA는 도 6에 도시된 바와 같이 커패시터의 비율로 신호를 증폭하는 구조로 동작한다. 즉, 용량성 피드백(Capacitive-feedback) 형태로 Cin과 Cfb의 비율 Cin/Cfb로 이득이 결정된다. 또한 초핑 동작으로 인해서 1/f 노이즈의 영향이 크게 감소한다는 장점을 갖는다. 커패시터로 구성되기 때문에 미스매치(mismatch)에 강하고 DC 전력 소모가 없으므로 저전력 설계에 유리하다. 그러나 초퍼의 스위칭 동작으로 인해서 입력 임피던스 감소가 존재하게 된다.
그리고 도 7a는 도 6에 도시된 CCIA에 대한 초퍼의 클럭 다이어그램을 나타낸다. 도 7b는 도 7a에 도시된 클럭 페이즈에 따른 Cin의 충전 및 방전을 도시한다. 도 7a의 초핑 동작시 도 7b에 도시된 바와 같이 입력 커패시터(Cin)가 Vin+와 Vin-로 스위칭되며 충전 및 방전을 반복한다. 즉, 극성이 초퍼 주파수에 따라 변화하게 되고, 입력 커패시터(Cin)는 극성이 바뀜에 따라 충방전을 반복한다. 이때 Vcin = 2Vin = 1/(fchop*Cin)*Iin의 관계에 있으므로 입력 임피던스는 아래와 같이 나타낼 수 있다. fchop은 초핑 주파수이다.
이어서 도 8은 PFL이 적용된 CCIA의 일 구현예를 나타낸다. CCIA는 2단 밀러 보상 연산증폭기(two-stage Miller-compensated opamp)(Gm1 및 Gm2)로 구성되며, Cm1,2는 밀러 보상 커패시터(Miller-compensation capacitor)이다. 입력신호 Vin은 CCIA에서 증폭되어 출력 Vout으로 나타난다. CCIA의 DC 바이어스는 기준 전압 Vref와 연결된 바이어스 저항 Rb1,2를 통해 확보된다. Cp1,2는 입력 커패시터의 기생 성분을 나타낸다.
도 8에 도시된 바와 같이, 입력 신호(Vin)가 지나는 메인 패스에 네거티브 피드백 루프(NFL)가 포함될 수 있다. 메인 패스(Main Path)는 입력 신호(Vin)가 입력되는 입력단, 제1 OTA(OTA1), 제2 OTA(OTA2) 및 출력 신호(Vout)가 출력되는 출력단으로 연결되는 경로를 의미할 수 있다. 구체적으로, 네거티브 피드백 루프(NFL)는 제1 OTA(OTA1)의 입력부와 제2 OTA(OTA2)의 출력부 사이에 Cfb와 CHfb가 직렬로 연결된 폐루프로 구현된 것일 수 있다. 제1 OTA 및 제2 OTA는 각각 인가된 입력 전압을 트랜스컨덕턴스(각각 Gm1 및 Gm2)에 비례하여 출력전류로 내보내 주는 증폭기일 수 있다. 제1 OTA 및 제2 OTA를 통한 고유 이득을 설정한 후 네거티브 피드백 루프를 통해 전체 회로 이득을 조정할 수 있다. 그리고 입력전류를 PFL의 전류(Ipf1,2)로 공급하여 입력 임피던스를 증폭할 수 있다.
앞서 수학식 6에서 보인 바와 같이 Ipf1,2와 Ifb1,2의 전류가 같도록 설정을 하더라도 기생 커패시턴스에 의해서 Ipf1,2는 변하게 된다. 따라서 도 6에서 상술한 바와 같이 NC에서 생성되는 전류를 -(I'pf1,2-Ifb1,2)와 같도록 전류를 보상하여 입력 임피던스를 더 높은 수준으로 증폭할 수 있다. 즉, Cin과 병렬로 NC를 연결하여 입력 임피던스를 증폭할 수 있다.
도 9는 본 발명의 실시예에 따른 NC의 구성 예로서, 교차-결합 NMOS 트랜지스터 쌍(Cross-coupled NMOS transistor pair)을 포함하는 회로도를 도시한다.
도 9에 도시된 바와 같이, NC 회로(NC)는 입력 신호의 제1 극성에 응답하여 게이팅되는 NMOS 트랜지스터(M3) 및 입력 신호의 제2 극성에 응답하여 게이팅되는 NMOS 트랜지스터(M4)로 이루어지는 교차-결합 NMOS 트랜지스터 쌍을 포함한다. 이때, NMOS 트랜지스터(M3)의 게이트는 NMOS 트랜지스터(M4)의 드레인으로 연결되고, NMOS 트랜지스터(M4)의 게이트는 NMOS 트랜지스터(M3)의 드레인으로 연결된다.
보다 상세하게, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)는 제1 노드(N1)에서 공통 접속되는 게이트를 가지며, 소오스가 각각 제1 전원전압(VSS)에 연결된다. 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)는 제2 노드(N2)와 제3 노드(N3)에서 각각 소오스가 제1 트랜지스터(M1)의 드레인 및 제2 트랜지스터(M2)의 드레인과 접속되며, 서로 교차 결합된다. 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)는 입력 신호의 제1 극성에 의한 전압이 형성되는 제4 노드(N4)와 입력 신호의 제2 극성에 의한 전압이 형성되는 제5 노드(N5)에서 각각 드레인이 제3 트랜지스터(M3)의 드레인 및 제4 트랜지스터(M4)의 드레인과 접속되며, 제6 노드에서 공통 접속되는 게이트를 가지며, 소오스가 각각 제2 전원전압(VDD)에 연결된다. 그리고, 커패시터(Cn)는 제2 노드(N2)와 제3 노드(N3) 사이에 접속된다.
제1 노드(N1)에는 제2 제어입력(VB2)에 의한 전압이 형성되고, 제6 노드(N6)에는 제1 제어입력VB1)에 의한 전압이 형성된다.
제1 내지 제4 트랜지스터들(M1 내지 M4)은 NMOS 트랜지스터일 수 있고, 제5 내지 제6 트랜지스터들(M5 내지 M6)은 PMOS 트랜지스터일 수 있다.
도 9의 NC 회로도를 참조하면, NC의 출력 임피던스(Znc)는 아래와 같이 나타낼 수 있다.
이때 NC에 의해서 생성되는 전류는 다음과 같다.
도 10은 본 발명의 실시예에 따른 NC 회로도의 다른 구성 예로서, 교차-결합 인버터 쌍(Cross-coupled inverter pair)을 포함하는 NC 회로도를 도시한다.
도 10에 도시된 바와 같이, 입력 신호의 제1 극성에 응답하여 제1 인버팅 출력을 생성하는 제1 인버터(INV1) 및 입력 신호의 제2 극성에 응답하여 제2 인버팅 출력을 생성하는 제2 인버터(INV2)를 포함한다. 이때, 제2 인버팅 출력은 제1 인버터(INV1)의 게이트로 연결되고, 제1 인버팅 출력은 제2 인버터(INV2)의 게이트로 연결된다.
그리고 서로 직렬로 연결된 제1 저항(R1) 및 제2 저항(R2)을 더 포함한다. 제1 저항(R1)의 일단은 제2 인버터(INV2)의 게이트로 연결되고, 제2 저항(R2)의 타단은 제1 인버터(INV1)의 게이트로 연결된다. 제1 저항(R1)과 제2 저항(R2)의 저항값은 서로 동일할 수 있다.
보다 상세하게, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)는 제1 노드(N1)에서 공통 접속되는 게이트를 가지며, 소오스가 각각 제1 전원전압(VSS)에 연결된다. 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)는 제2 노드(N2)와 제3 노드(N3)에서 각각 소오스가 제1 트랜지스터(M1)의 드레인 및 제2 트랜지스터(M2)의 드레인과 접속되며, 서로 교차 결합된다. 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)는 입력 신호의 제1 극성에 의한 전압이 형성되는 제4 노드(N4)와 입력 신호의 제2 극성에 의한 전압이 형성되는 제5 노드(N5)에서 각각 게이트가 제3 트랜지스터(M3)의 게이트 및 제4 트랜지스터(M4)의 게이트와 공통 접속되며, 서로 교차 결합된다. 제7 트랜지스터(M7) 및 제8 트랜지스터(M8)는 제6 노드(M6)와 제7 노드(M7)에서 각각 드레인이 제5 트랜지스터(M5)의 소오스 및 제6 트랜지스터(M6)의 소오스와 접속되며, 제8 노드(N8)에서 공통 접속되는 게이트를 가지며, 소오스가 각각 제2 전원전압(VDD)에 연결된다. 그리고, 제1 저항(R1) 및 제2 저항(R2) 제4 노드(N4)와 제5 노드(N5) 사이에 접속되며 제9 노드(N9)를 통해 서로 직렬로 접속된다. 또한 제1 커패시터(C1)가 제2 노드(N2)와 제3 노드(N3) 사이에 접속되고, 제2 커패시터(C2)가 제6 노드(N6)와 제7 노드(N7) 사이에 접속된다. 제1 커패시터(C1)와 제2 커패시터(C2)의 커패시턴스는 서로 동일할 수 있고, 상술한 도 9의 커패시터(Cn)의 커패시턴스의 절반에 해당하는 값을 가질 수 있다.
제1 노드(N1)에 형성되는 전압, 제8 노드(N8)에 형성되는 전압 및 제9 노드(N9)에 형성되는 전압은 서로 동등할 수 있다.
제1 내지 제4 트랜지스터들(M1 내지 M4)은 NMOS 트랜지스터일 수 있고, 제5 내지 제8 트랜지스터들(M5 내지 M8)은 PMOS 트랜지스터일 수 있다.
도 10에 도시된 NC 회로는 상술한 도 9 대비 저항(R1, R2)을 통해 출력 공통모드(output CM) 전압을 센싱하여 별도의 바이어스 회로 없이 구성할 수 있어 저전력 설계에 이점이 있다. 교차-결합 인버터 구조는 교차-결합 NMOS 트랜지스터 쌍(M3, M4)과 교차-결합 PMOS 트랜지스터 쌍(M5, M6)이 병렬 연결된 구조로 생각할 수 있다. NMOS 트랜지스터와 PMOS 트랜지스터의 결합으로 전류효율을 나타내는 Gm/Id 지표가 상술한 도 9 대비 2배가 될 수 있다.
만약 gm5,6와 gm3,4이 동일하다고 가정하면, 도 10의 회로의 출력 임피던스 Zout은 다음과 같이 나타낼 수 있다.
도 11은 본 발명의 실시예에 따라, 도 8 내지 도 10에서 상술한 PFL 및 NC가 적용된 CCIA 회로도로서, 생체 신호 센서용 증폭기(100)를 나타낸다. 생체 신호 센서용 증폭기(100)는 증폭부(110), 피드백부(120), 포지티브 피드백 루프부(130) 및 네거티브 커패시턴스 회로부(140)를 포함한다.
증폭부(110)는 입력신호(Vin)인 생체 신호를 입력받아 증폭하여 출력 신호(Vout)로 출력하기 위해 순차적으로 연결되는 제1 초퍼(CHin), 입력부(Cin1,2), 바이어스부(Vref, Rb1,2), 제1 앰프(OTA1), 제2 초퍼(CHout), 및 제2 앰프(OTA2)를 포함한다. 상술한 CCIA에 대응한다.
피드백부(120)는 입력부(Cin1,2)와 제1 앰프(OTA1) 사이 및 제2 앰프(OTA2)의 후단에 직렬로 연결된 폐루프로 구현되며, 생체 신호와 출력 신호간의 회로 이득을 결정한다. 피드백부(120)는 제3 초퍼(CHfb) 및 피드백 커패시터(Cfb1,2)의 순차적 연결에 의해 구성될 수 있다. 피드백부(120)는 상술한 NFL에 대응한다.
포지티브 피드백 루프부(130)는 제1 초퍼(CHin)와 입력부(Cp1,2) 사이 및 제2 앰프(OTA2)의 후단에 병렬로 연결된 폐루프로 구현되며, 피드백부(120)에 의한 제1 전류(Ifb1,2)에 대응하는 제2 전류(Ipf1,2)를 발생시켜서 입력 임피던스(Zin)를 증가시킨다. 포지티브 피드백 루프부(130)는 제4 초퍼(CHpf) 및 임피던스 부스팅 커패시터(Cpf1,2)의 순차적 연결에 의해 구성될 수 있다. 포지티브 피드백 루프부(130)는 상술한 PFL에 대응한다.
네거티브 커패시턴스 회로부(140)는 제1 초퍼(CHin)의 후단 및 입력부(Cp1,2)의 전단에 병렬로 연결되며, 제1 전류(Ifb1,2)와 제2 전류(Ipf1,2)의 차이에 대응하는 제3 전류(INC)를 발생시켜서 입력 임피던스(Zin)를 증가시킨다. 상술한 NC에 대응한다.
네거티브 커패시턴스 회로부(140)에 의해 발생되는 제3 전류(INC)는 제1 전류(Ifb1,2)와 제2 전류(Ipf1,2)의 차이와 동일한 값을 가질 수 있다. 상술한 바와 같이, 제2 전류(Ipf1,2)는 기생 커패시턴스(Cp1,2, 도 8 참조)의 존재로 인하여 변화된 값(I'pf1,2)을 갖는다. 따라서 도면에 도시된 바와 같이 제3 전류(INC)의 양을 -(I'pf - Ifb)와 같게 하면 입력 임피던스(Zin)는 매우 큰 값으로 증폭될 수 있다.
기존에는 PFL을 통해서 입력 임피던스를 부스팅하는 경우에, 미스매치로 인해 계산 값과 같은 정확한 커패시턴스를 구현하기 힘든 문제가 있었고, 이로 인해 피드백 루프의 커패시터와 유닛 사이즈를 매칭하여 폐루프 이득만큼 임피던스를 부스팅하는 방식이 일반적이었다. 또한 기생 커패시턴스의 영향으로 인해서 Ipf 값이 변하여 임피던스 부스팅의 효과가 감소하는 문제가 있었다. 이에 본 발명의 실시예에 따른 임피던스 증폭 회로는, PFL을 폐루프 이득이 작은 PGA에 적용하는 경우 입력 임피던스 부스팅 효과가 매우 작다는 점을 극복하기 위해, PFL을 보상하기 위한 NC 회로를 추가 적용하였다. 즉, PFL에서 필요한 커패시터 보다 작은 커패시터 사이즈로 인해 부족한 전류 및 기생 커패시턴스에 의한 누설 전류를 NC 회로에서 보상해 주도록 한다.
도 12는 비교예와 발명예에 대해 입력 임피던스 증폭 방식에 따른 입력 임피던스 측정 결과를 나타낸다. 입력 임피던스 증폭을 하지 않은 경우(No Zin Boost)의 입력 임피던스는 150MΩ의 값을 가졌다(비교예 1). 비교예 1 대비, PFL로 입력 임피던스를 증폭하는 경우(PFL Only) 기생 커패시턴스의 영향으로 인해서 증폭된 입력 임피던스는 400MΩ의 값을 가졌다(비교예 2). 비교예 1 및 비교예 2 대비, PFL 및 NC가 적용된 회로의 경우(NC+PFL) 입력 임피던스는 약 3.9GΩ으로 증폭되는 것을 확인할 수 있다(발명예). PFL만을 사용했을 때, 약 2.6배 증폭된 반면, NC를 적용한 경우 약 26배 증폭되어 PFL만 사용한 경우에 비하여 약 10배의 입력 임피던스 증폭량을 보인다.
상술한 본 발명의 실시예에 따르면, 작은 면적으로 저전력 동작이 가능한 NC 회로를 이용하여 입력 임피던스를 증폭시킬 수 있다. 본 발명의 실시예는 입력된 신호를 증폭기로 전달하는 회로에 널리 적용할 수 있으며, 다만 생체 신호 센서용 증폭기에 더욱 적합하게 적용할 수 있다. 또한 배터리로 구동되는 센서용 회로에서 저전력과 면적으로 구동할 수 있다. 증폭기의 입력 임피던스를 증가시켜 신호를 전달받기에 유리하다.
본 문서에서 사용된 용어 "부"는, 예를 들면, 하드웨어, 소프트웨어 또는 펌웨어(firmware) 중 하나 또는 둘 이상의 조합을 포함하는 단위(unit)를 의미할 수 있다. "부"는, 예를 들면, 모듈(module), 유닛(unit), 로직(logic), 논리 블록(logical block), 부품(component), 또는 회로(circuit) 등의 용어와 바꾸어 사용(interchangeably use)될 수 있다. "부"는, 일체로 구성된 부품의 최소 단위 또는 그 일부가 될 수 있다. "부"는 하나 또는 그 이상의 기능을 수행하는 최소 단위 또는 그 일부가 될 수도 있다. "부"는 기계적으로 또는 전자적으로 구현될 수 있다. 예를 들면, "부"는, 알려졌거나 앞으로 개발될, 어떤 동작들을 수행하는 ASIC(application-specific integrated circuit) 칩, FPGAs(field-programmable gate arrays) 또는 프로그램 가능 논리 장치(programmable-logic device) 중 적어도 하나를 포함할 수 있다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
100 : 입력 임피던스 증폭 회로를 구비하는 생체 신호 센서용 증폭기
110 : 증폭부
120 : 피드백부
130 : 포지티브 피드백 루프부
140 : 네거티브 커패시턴스 회로부
PFL : 포지티브 피드백 루프
NFL : 네거티브 피드백 루프
NC : 네거티브 커패시턴스

Claims (15)

  1. 생체 신호를 입력받아 증폭하여 출력 신호로 출력하기 위해 제1 초퍼, 입력부, 바이어스부, 제1 앰프, 제2 초퍼, 및 제2 앰프가 순차적으로 연결되는 증폭부;
    상기 입력부와 상기 제1 앰프 사이에 일단이 상기 제2 앰프의 후단에 타단이 연결된 폐루프로 구현되며, 상기 생체 신호와 상기 출력 신호간의 회로 이득을 결정하는 피드백부;
    상기 제1 초퍼와 상기 입력부 사이에 일단이 상기 제2 앰프의 후단에 타단이 연결된 폐루프로 구현되며, 상기 피드백부에 의한 제1 전류에 대응하는 제2 전류를 발생시켜서 입력 임피던스를 증가시키는 포지티브 피드백 루프부; 및
    상기 제1 초퍼의 후단 및 상기 입력부의 전단에 병렬로 연결되며, 상기 제1 전류와 상기 제2 전류의 차이에 대응하는 제3 전류를 발생시켜서 입력 임피던스를 증가시키는 네거티브 커패시턴스 회로부;를 포함하되,
    상기 제3 전류는 상기 제1 전류와 상기 제2 전류의 차이와 동일한 값을 갖는 것을 특징으로 하는, 입력 임피던스 증폭 회로를 구비하는 생체 신호 센서용 증폭기.
  2. 삭제
  3. 제1항에 있어서,
    상기 피드백부는 제3 초퍼 및 피드백 커패시터의 순차적 연결에 의해 구성되는 것을 특징으로 하는, 입력 임피던스 증폭 회로를 구비하는 생체 신호 센서용 증폭기.
  4. 제1항에 있어서,
    상기 포지티브 피드백 루프부는 제4 초퍼 및 임피던스 부스팅 커패시터의 순차적 연결에 의해 구성되는 것을 특징으로 하는, 입력 임피던스 증폭 회로를 구비하는 생체 신호 센서용 증폭기.
  5. 제1항에 있어서,
    상기 네거티브 커패시턴스 회로부는 교차-결합 NMOS 트랜지스터 쌍을 포함하는 것을 특징으로 하는, 입력 임피던스 증폭 회로를 구비하는 생체 신호 센서용 증폭기.
  6. 제5항에 있어서,
    상기 네거티브 커패시턴스 회로부는
    상기 생체 신호의 제1 극성에 응답하여 게이팅되는 제1 NMOS 트랜지스터; 및
    상기 생체 신호의 제2 극성에 응답하여 게이팅되는 제2 NMOS 트랜지스터;를 포함하되,
    상기 제1 NMOS 트랜지스터의 게이트는 상기 제2 NMOS 트랜지스터의 드레인으로 연결되고, 상기 제2 NMOS 트랜지스터의 게이트는 상기 제1 NMOS 트랜지스터의 드레인으로 연결되는 것을 특징으로 하는, 입력 임피던스 증폭 회로를 구비하는 생체 신호 센서용 증폭기.
  7. 제5항에 있어서,
    상기 네거티브 커패시턴스 회로부는
    제1 노드에서 공통 접속되는 게이트를 가지며, 소오스가 각각 제1 전원전압에 연결되는 제1 트랜지스터 및 제2 트랜지스터;
    제2 노드와 제3 노드에서 각각 소오스가 상기 제1 트랜지스터의 드레인 및 상기 제2 트랜지스터의 드레인과 접속되며, 서로 교차 결합되는 제3 트랜지스터 및 제4 트랜지스터; 및
    상기 생체 신호의 제1 극성에 의한 전압이 형성되는 제4 노드와 상기 생체 신호의 제2 극성에 의한 전압이 형성되는 제5 노드에서 각각 드레인이 상기 제3 트랜지스터의 드레인 및 상기 제4 트랜지스터의 드레인과 접속되며, 제6 노드에서 공통 접속되는 게이트를 가지며, 소오스가 각각 제2 전원전압에 연결되는 제5 트랜지스터 및 제6 트랜지스터;를 포함하되,
    상기 제2 노드와 상기 제3 노드 사이에 접속되는 커패시터;를 포함하는 것을 특징으로 하는, 입력 임피던스 증폭 회로를 구비하는 생체 신호 센서용 증폭기.
  8. 제7항에 있어서,
    상기 제1 노드에는 제2 제어입력에 의한 전압이 형성되고, 상기 제6 노드에는 제1 제어입력에 의한 전압이 형성되는 것을 특징으로 하는, 입력 임피던스 증폭 회로를 구비하는 생체 신호 센서용 증폭기.
  9. 생체 신호를 입력받아 증폭하여 출력 신호로 출력하기 위해 제1 초퍼, 입력부, 바이어스부, 제1 앰프, 제2 초퍼, 및 제2 앰프가 순차적으로 연결되는 증폭부;
    상기 입력부와 상기 제1 앰프 사이에 일단이 상기 제2 앰프의 후단에 타단이 연결된 폐루프로 구현되며, 상기 생체 신호와 상기 출력 신호간의 회로 이득을 결정하는 피드백부;
    상기 제1 초퍼와 상기 입력부 사이에 일단이 상기 제2 앰프의 후단에 타단이 연결된 폐루프로 구현되며, 상기 피드백부에 의한 제1 전류에 대응하는 제2 전류를 발생시켜서 입력 임피던스를 증가시키는 포지티브 피드백 루프부; 및
    상기 제1 초퍼의 후단 및 상기 입력부의 전단에 병렬로 연결되며, 상기 제1 전류와 상기 제2 전류의 차이에 대응하는 제3 전류를 발생시켜서 입력 임피던스를 증가시키는 네거티브 커패시턴스 회로부;를 포함하되,
    상기 네거티브 커패시턴스 회로부는 교차-결합 인버터 쌍을 포함하는 것을 특징으로 하는, 입력 임피던스 증폭 회로를 구비하는 생체 신호 센서용 증폭기.
  10. 제9항에 있어서,
    상기 네거티브 커패시턴스 회로부는
    상기 생체 신호의 제1 극성에 응답하여 제1 인버팅 출력을 생성하는 제1 인버터; 및
    상기 생체 신호의 제2 극성에 응답하여 제2 인버팅 출력을 생성하는 제2 인버터;를 포함하되,
    상기 제2 인버팅 출력은 상기 제1 인버터의 게이트로 연결되고, 상기 제1 인버팅 출력은 상기 제2 인버터의 게이트로 연결되는 것을 특징으로 하는, 입력 임피던스 증폭 회로를 구비하는 생체 신호 센서용 증폭기.
  11. 제10항에 있어서,
    상기 네거티브 커패시턴스 회로부는
    서로 직렬로 연결된 제1 저항 및 제2 저항;을 더 포함하되,
    상기 제1 저항의 일단은 상기 제2 인버터의 게이트로 연결되고, 상기 제2 저항의 타단은 상기 제1 인버터의 게이트로 연결되는 것을 특징으로 하는, 입력 임피던스 증폭 회로를 구비하는 생체 신호 센서용 증폭기.
  12. 제9항에 있어서,
    상기 네거티브 커패시턴스 회로부는
    제1 노드에서 공통 접속되는 게이트를 가지며, 소오스가 각각 제1 전원전압에 연결되는 제1 트랜지스터 및 제2 트랜지스터;
    제2 노드와 제3 노드에서 각각 소오스가 상기 제1 트랜지스터의 드레인 및 상기 제2 트랜지스터의 드레인과 접속되며, 서로 교차 결합되는 제3 트랜지스터 및 제4 트랜지스터;
    상기 생체 신호의 제1 극성에 의한 전압이 형성되는 제4 노드와 상기 생체 신호의 제2 극성에 의한 전압이 형성되는 제5 노드에서 각각 게이트가 상기 제3 트랜지스터의 게이트 및 상기 제4 트랜지스터의 게이트와 공통 접속되며, 서로 교차 결합되는 제5 트랜지스터 및 제6 트랜지스터; 및
    제6 노드와 제7 노드에서 각각 드레인이 상기 제5 트랜지스터의 소오스 및 상기 제6 트랜지스터의 소오스와 접속되며, 제8 노드에서 공통 접속되는 게이트를 가지며, 소오스가 각각 제2 전원전압에 연결되는 제7 트랜지스터 및 제8 트랜지스터;를 포함하되,
    상기 제4 노드와 상기 제5 노드 사이에 접속되며 제9 노드를 통해 서로 직렬로 접속되는 제1 저항 및 제2 저항;
    상기 제2 노드와 상기 제3 노드 사이에 접속되는 제1 커패시터; 및
    상기 제6 노드와 상기 제7 노드 사이에 접속되는 제2 커패시터;를 포함하는 것을 특징으로 하는, 입력 임피던스 증폭 회로를 구비하는 생체 신호 센서용 증폭기.
  13. 제12항에 있어서,
    상기 제1 노드에 형성되는 전압, 상기 제8 노드에 형성되는 전압 및 상기 제9 노드에 형성되는 전압은 서로 동등한 것을 특징으로 하는, 입력 임피던스 증폭 회로를 구비하는 생체 신호 센서용 증폭기.
  14. 제12항에 있어서,
    상기 제1 저항과 제2 저항의 크기는 동일한 것을 특징으로 하는, 입력 임피던스 증폭 회로를 구비하는 생체 신호 센서용 증폭기.
  15. 제12항에 있어서,
    상기 제1 커패시터와 제2 커패시터의 크기는 동일한 것을 특징으로 하는, 입력 임피던스 증폭 회로를 구비하는 생체 신호 센서용 증폭기.
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KR101734297B1 (ko) * 2012-12-27 2017-05-11 인텔 코포레이션 고속 수신기 회로 및 방법
CN110417360A (zh) * 2019-06-12 2019-11-05 西安电子科技大学 一种用于生物电检测的低噪声放大器

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* Cited by examiner, † Cited by third party
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