CN110417360A - 一种用于生物电检测的低噪声放大器 - Google Patents

一种用于生物电检测的低噪声放大器 Download PDF

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CN110417360A CN201910507488.XA CN201910507488A CN110417360A CN 110417360 A CN110417360 A CN 110417360A CN 201910507488 A CN201910507488 A CN 201910507488A CN 110417360 A CN110417360 A CN 110417360A
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Abstract

本发明涉及一种用于生物电检测的低噪声放大器，包括输入斩波电路(1)、输入耦合电容模块(2)、两级运算放大器模块(3)、电容负反馈环路(4)、正反馈输入阻抗提升环路(5)、电极直流失调消除环路(6)。该低噪声放大器通过采用电流复用的两级运算放大器模块使得低噪声放大器的噪声系数得以提升，进一步提高了低噪声放大器的噪声性能，同时通过采用电极直流失调消除环路抑制了模拟前端电路中电极间的直流失调电压，进而保证了模拟前端电路接收信号的质量。

Description

一种用于生物电检测的低噪声放大器
技术领域
本发明属于生物医疗电子技术领域，具体涉及一种用于生物电检测的低噪声放大器。
背景技术
如今便携式医疗设备，无线体域网技术受到了越来越多的关注。生物电检测模拟前端电路是可穿戴医疗设备中的重要部分，其主要功能是对小幅度、低频率的生物电信号进行放大、滤波及数字化处理。而在模拟前端电路中，低噪声放大器直接影响了接收信号的质量，决定着整个电路的噪声性能。
然而目前传统的低噪声放大器由于其结构的限制，难以对电路中的电极直流失调进行抵消，同时传统的低噪声放大器的噪声性能较差，无法保证接收到的信号质量较差。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种用于生物电检测的低噪声放大器。本发明要解决的技术问题通过以下技术方案实现：
本发明实施例提供了一种用于生物电检测的低噪声放大器，包括：输入斩波电路1、输入耦合电容模块2、两级运算放大器模块3、电容负反馈环路4、正反馈输入阻抗提升环路5、电极直流失调消除环路6，其中，
所述输入斩波电路1包括第一斩波开关CH1，所述第一斩波开关CH1的第一输入端和第二输入端对应电连接至第一电极和第二电极，所述第一斩波开关CH1的第一输出端和第二输出端对应电连接至所述输入耦合电容模块2的第一输入端和第二输入端；
所述输入耦合电容模块2的第一输出端和第二输出端对应电连接至所述两级运算放大器模块3的同相输入端和反相输入端；
所述电容负反馈环路4的第一输入端和第二输入端对应电连接至所述两级运算放大器模块3的同相输出端和反相输出端，所述电容负反馈环路4的第一输出端和第二输出端对应电连接至所述两级运算放大器模块3的反相输入端和同相输入端；
所述正反馈输入阻抗提升环路5的第一输入端和第二输入端对应电连接至所述两级运算放大器模块3的同相输出端和反相输出端，所述正反馈输入阻抗提升环路5的第一输出端和第二输出端对应电连接至所述输入斩波电路1的第一输出端和第二输出端；
所述电极直流失调消除环路6的第一输入端和第二输入端对应电连接至所述两级运算放大器模块3的反相输出端和同相输出端，所述电极直流失调消除环路6的第一输出端和第二输出端对应电连接至所述两级运算放大器模块3的反相输入端和同相输入端。
在本发明的一个实施例中，所述两级运算放大器模块3包括：第一运算放大器OP1、第二斩波开关CH2、第二运算放大器OP2、第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第一米勒补偿电容Cc1、第二米勒补偿电容Cc2、第一调零电阻RZ1、第二调零电阻RZ2，其中，
所述第一运算放大器OP1的同相输入端和反相输入端对应电连接所述两级运算放大器模块3的同相输入端和反相输入端，所述第一运算放大器OP1的反相输出端和同相输出端对应电连接所述第二斩波开关CH2的第一输入端和第二输入端，所述第二斩波开关CH2的第一输出端和第二输出端对应电连接所述第二运算放大器OP2的反相输入端和同相输入端，所述第二运算放大器OP2的同相输出端和反相输出端对应电连接所述两级运算放大器模块3的同相输出端和反相输出端；
所述第一PMOS管PM1、所述第二PMOS管PM2、所述第三PMOS管PM3、所述第四PMOS管PM4的栅极均电连接于其相应的漏极，所述第一PMOS管PM1、所述第二PMOS管PM2、所述第三PMOS管PM3、所述第四PMOS管PM4的衬底均电连接于其相应的源极，所述第一PMOS管PM1的漏极电连接至所述第二PMOS管PM2的漏极，所述第三PMOS管PM3的漏极电连接至所述第四PMOS管PM4的漏极；
所述第一PMOS管PM1的源极电连接至所述第一运算放大器OP1的同相输入端，所述第二PMOS管PM2的源极电连接至所述第二运算放大器OP2的反相输出端；
所述第三PMOS管PM3的源极电连接至所述第一运算放大器OP1的反相输入端，所述第四PMOS管PM4的源极电连接至所述第二运算放大器OP2的同相输出端；
所述第一调零电阻RZ1与所述第一米勒补偿电容Cc1串联后跨接于所述第二运算放大器OP2的反相输入端和同相输出端之间；
所述第二调零电阻RZ2与所述第二米勒补偿电容Cc2串联后跨接于所述第二运算放大器OP2的同相输入端和反相输出端之间。
在本发明的一个实施例中，所述第一运算放大器OP1包括：第五PMOS管PM5、第六PMOS管PM6、第七PMOS管PM7、第八PMOS管PM8、第九PMOS管PM9、第十PMOS管PM10、第十一PMOS管PM11、第十二PMOS管PM12、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第一伪电阻R1、第二伪电阻R2，其中，
所述第五PMOS管PM5、所述第六PMOS管PM6、所述第七PMOS管PM7、所述第八PMOS管PM8、所述第九PMOS管PM9、所述第十PMOS管PM10、所述第十一PMOS管PM11、所述第十二PMOS管PM12的衬底均电连接至电压源Vdd；所述第一NMOS管NM1、所述第二NMOS管NM2、所述第三NMOS管NM3、所述第四NMOS管NM4、所述第五NMOS管NM5的衬底均电连接接地端；
所述第五PMOS管PM5、所述第八PMOS管PM8的栅极均输入第一偏置电压Vb1，所述第五PMOS管PM5、所述第八PMOS管PM8的源极电连接于所述电压源Vdd；所述第五PMOS管PM5的漏极电连接所述第六PMOS管PM6的源极和所述第七PMOS管PM7的源极；所述第六PMOS管PM6的漏极电连接至所述第二NMOS管NM2的漏极，所述第六PMOS管PM6的栅极电连接至所述第二NMOS管NM2的栅极；所述第七PMOS管PM7的漏极电连接至所述第三NMOS管NM3的漏极，所述第七PMOS管PM7的栅极电连接至所述第三NMOS管NM3的栅极；所述第二NMOS管NM2的源极电连接所述第三NMOS管NM3的源极和所述第一NMOS管NM1的漏极，所述第一NMOS管NM1的栅极输入第一共模反馈电压VCMFB1，所述第一NMOS管NM1的源极电连接于接地端；
所述第四NMOS管NM4的栅极与所述第五NMOS管NM5的栅极电连接并且均输入第三偏置电压Vb3，所述第四NMOS管NM4的源极电连接至所述第二NMOS管NM2的漏极，所述第四NMOS管NM4的漏极与所述第十一PMOS管PM11的漏极电连接并且共同电连接所述第一运算放大器OP1的反相输出端；所述第五NMOS管NM5的源极电连接至所述第三NMOS管NM3的漏极，所述第五NMOS管NM5的漏极与所述第十二PMOS管PM12的漏极电连接并且共同电连接所述第一运算放大器OP1的同相输出端；
所述第十一PMOS管PM11的栅极与所述第十二PMOS管PM12的栅极电连接并且共同输入第二偏置电压Vb2，所述第十一PMOS管PM11的源极电连接所述第九PMOS管PM9的漏极，所述第九PMOS管PM9的栅极与所述第六PMOS管PM6的栅极、所述第二NMOS管NM2的栅极均电连接并且共同作为所述第一运算放大器OP1的同相输入端，所述第十二PMOS管PM12的源极电连接所述第十PMOS管PM10的漏极，所述第十PMOS管PM10的栅极与所述第七PMOS管PM7的漏极、所述第三NMOS管NM3的栅极均进行电连接并且共同电连接所述第一运算放大器OP1的反相输入端；所述第九PMOS管PM9的源极与所述第十PMOS管PM10的源极电连接并且电连接所述第八PMOS管PM8的漏极；
所述第一伪电阻R1与所述第二伪电阻R2串联并且电连接在所述第一运算放大器OP1的同相输出端和反相输出端之间，所述第一伪电阻R1与所述第二伪电阻R2的连接点输入所述第一共模反馈电压VCMFB1。
在本发明的一个实施例中，所述第一伪电阻R1包括第十三PMOS管PM13和第十四PMOS管PM14，所述第二伪电阻R2包括第十五PMOS管PM15和第十六PMOS管PM16，其中，
所述第十三PMOS管PM13的栅极电连接于其漏极和所述第十四PMOS管PM14的栅极，所述第十三PMOS管PM13的源极电连接于其衬底和所述第一运算放大器OP1的反相输出端；所述第十四PMOS管PM14的栅极电连接于其漏极，所述第十四PMOS管PM14的源极电连接于其衬底和第十五PMOS管PM15的源极，所述第十四PMOS管PM14的源极和所述第十五PMOS管PM15的源极输入第一共模反馈电压VCMFB1；
所述第十五PMOS管PM15的栅极电连接于其漏极和所述第十六PMOS管PM16的栅极，所述第十五PMOS管PM15的源极电连接于其衬底，所述第十六PMOS管PM16的栅极电连接于其漏极，所述第十六PMOS管PM16的源极电连接于其衬底和所述第一运算放大器OP1的同相输出端。
在本发明的一个实施例中，所述第二运算放大器OP2包括：第十七PMOS管PM17、第十八PMOS管PM18、第六NMOS管NM6以及第七NMOS管NM7，其中，
所述第十七PMOS管PM17的衬底和源极均电连接电压源Vdd，所述第十七PMOS管PM17的栅极电连接所述第二运算放大器OP2的反相输入端，所述第十七PMOS管PM17的漏极与所述第六NMOS管NM6的漏极电连接并且共同电连接至所述第二运算放大器OP2的同相输出端；
所述第十八PMOS管PM18的衬底和源极均电连接电压源Vdd，所述第十八PMOS管PM18的栅极电连接所述第二运算放大器OP2的同相输入端，所述第十八PMOS管PM18的漏极与所述第七NMOS管NM7的漏极电连接并且共同电连接至所述第二运算放大器OP2的反相输出端；
所述第六NMOS管NM6的源极和衬底均电连接接地端，所述第七NMOS管NM7的源极和衬底均电连接接地端，所述第六NMOS管NM6的栅极和第七NMOS管NM7的栅极电连接并且输入第二共模反馈电压VCMFB2。
在本发明的一个实施例中，所述电极直流失调消除环路6包括：第三运算放大器OP3、第四运算放大器OP4、第三电阻R3、第四电阻R4、第五电阻R5、积分器INT、第四斩波开关CH4、第一耦合电容Chp1和第二耦合电容Chp2，其中，
所述第三运算放大器OP3的反相输入端电连接其输出端，所述第三运算放大器OP3的同相输入端电连接所述两级运算放大器模块3的同相输出端；
所述第四运算放大器OP4的反相输入端电连接其输出端，所述第四运算放大器OP4的同相输入端电连接所述两级运算放大器模块3的反相输出端；
所述第三电阻R3的一端电连接所述第三运算放大器OP3的输出端，另一端电连接所述积分器INT的同相输入端；
所述第四电阻R4的一端电连接所述第四运算放大器OP4的输出端，另一端电连接所述积分器INT的反相输入端；
所述第五电阻R5跨接于所述积分器INT的反相输入端和同相输入端之间；
所述积分器INT的同相输出端和反相输出端对应电连接于所述第四斩波开关CH4的第一输入端和第二输入端；
所述第一耦合电容Chp1电连接在所述第四斩波开关CH4的第一输出端和所述两级运算放大器模块3的反相输入端之间；
所述第二耦合电容Chp2电连接在所述第四斩波开关CH4的第二输出端和两级运算放大器模块3的同相输入端之间。
在本发明的一个实施例中，所述积分器INT包括：第一跨导器GM1、第二跨导器GM2、第一积分电容Cint1和第二积分电容Cint2，其中，
所述第一跨导器GM1的同相输入端电连接所述积分器INT的同相输入端，所述第一跨导器GM1的反相输入端电连接所述积分器INT的反相输入端，所述第一跨导器GM1的同相输出端电连接所述第二跨导器GM2的同相输入端，所述第一跨导器GM1的反相输出端电连接所述第二跨导器GM2的反相输入端，所述第二跨导器GM2的同相输出端电连接所述积分器INT的同相输出端，所述第二跨导器GM2的反相输出端电连接所述积分器INT的反相输出端；
所述第一积分电容Cint1跨接于所述第二跨导器GM2的反相输入端和同相输出端之间，所述第二积分电容Cint2跨接于所述第二跨导器GM2的同相输入端和反相输出端之间。
在本发明的一个实施例中，所述第一跨导器GM1包括：第十九PMOS管PM19、第二十PMOS管PM20、第二十一PMOS管PM21、第二十二PMOS管PM22、第二十三PMOS管PM23、第二十四PMOS管PM24、第二十五PMOS管PM25、第八NMOS管NM8、第九NMOS管NM9、第十NMOS管NM10和第十一NMOS管NM11，其中，
所述第八NMOS管NM8和第九NMOS管NM9均是由六个相同的NMOS管并联而成，所述第十NMOS管NM10和第十一NMOS管NM11均是由十个相同的NMOS管串联而成；
所述第十九PMOS管PM19的衬底、所述第二十四PMOS管PM24的衬底、所述第二十五PMOS管PM25的衬底均电连接于电压源Vdd，所述第十九PMOS管PM19的栅极输入第五偏置电压Vb5，所述第十九PMOS管PM19的漏极与所述第二十PMOS管PM20的源极、所述第二十一PMOS管PM21的源极、所述第二十二PMOS管PM22的源极和所述第二十三PMOS管PM23的源极均连接，所述第二十PMOS管PM20的栅极、所述第二十一PMOS管PM21的栅极、所述第二十二PMOS管PM22的栅极和所述第二十三PMOS管PM23的栅极均输入第四偏置电压Vb4，所述第二十PMOS管PM20的衬底和所述第二十一PMOS管PM21的衬底电连接所述第一跨导器GM1的同相输入端，所述第二十二PMOS管PM22的衬底和所述第二十三PMOS管PM23的衬底电连接所述第一跨导器GM1的反相输入端，所述第二十一PMOS管PM21的漏极和所述第二十二PMOS管PM22的漏极均接地，所述第二十PMOS管PM20的漏极电连接于所述第八NMOS管NM8的漏极，所述第二十三PMOS管PM23的漏极电连接于所述第九NMOS管NM9的漏极，所述第八NMOS管NM8的漏极电连接于其栅极，所述第九NMOS管NM9的漏极电连接于其栅极，所述第八NMOS管NM8的源极和衬底均电连接于接地端，所述第九NMOS管NM9的源极和衬底均电连接于接地端，所述第十NMOS管NM10的源极和衬底均电连接于接地端，所述第十一NMOS管NM11的源极和衬底均电连接于接地端；
所述第十NMOS管NM10的栅极电连接于所述第八NMOS管NM8的栅极，所述第十一NMOS管NM11的栅极电连接于所述第九NMOS管NM9的栅极，所述第十NMOS管NM10的漏极电连接所述第二十四PMOS管PM24的漏极和所述第一跨导器GM1的同相输出端，所述第十一NMOS管NM11的漏极电连接所述第二十五PMOS管PM25的漏极所述第一跨导器GM1的同相输出端，所述第二十四PMOS管PM24的栅极与所述第二十五PMOS管PM25的栅极电连接并且共同输入第三共模反馈电压VCMFB3。
在本发明的一个实施例中，所述第二跨导器GM2包括：第二十六PMOS管PM26、第二十七PMOS管PM27、第二十八PMOS管PM28、第二十九PMOS管PM29、第三十PMOS管PM30、第十二NMOS管NM12、第十三NMOS管NM13、第十四NMOS管NM14和第十五NMOS管NM15，其中，
所述第二十六PMOS管PM26的衬底、所述第二十七PMOS管PM27的衬底、所述第二十八PMOS管PM28的衬底、所述第二十九PMOS管PM29的衬底和所述第三十PMOS管PM30的衬底均电连接至电压源Vdd，所述第二十六PMOS管PM26的源极、所述第二十九PMOS管PM29的源极和所述第三十PMOS管PM30的源极均电连接电压源Vdd，所述第二十六PMOS管PM26的栅极输入第五偏置电压Vb5，所述第二十七PMOS管PM27的源极电连接至所述第二十八PMOS管PM28的源极和所述第二十六PMOS管PM26的漏极；
所述第二十七PMOS管PM27的栅极电连接所述第二跨导器GM2的同相输入端，所述第二十八PMOS管PM28的栅极连接所述第二跨导器GM2的反相输入端，所述第二十七PMOS管PM27的漏极电连接至所述第十二NMOS管NM12的漏极，所述第十二NMOS管NM12的漏极电连接至其栅极，所述第二十八PMOS管PM28的漏极电连接至所述第十三NMOS管NM13的漏极，所述第十三NMOS管NM13的漏极电连接至其栅极，所述第十四NMOS管NM14的栅极电连接至所述第十二NMOS管NM12的栅极，所述第十五NMOS管NM15的栅极电连接至所述第十三NMOS管NM13的栅极；所述第十二NMOS管NM12的衬底和源极均电连接接地端，所述第十三NMOS管NM13的衬底和源极均电连接接地端，所述第十四NMOS管NM14的衬底和源极均电连接接地端，所述第十五NMOS管NM15的衬底和源极均电连接接地端；所述第十四NMOS管NM14的漏极电连接至所述第二十九PMOS管PM29的漏极和所述第二跨导器GM2的同相输出端，所述第十五NMOS管NM15的漏极电连接至所述第三十PMOS管PM30的漏极和所述第二跨导器GM2的反相输出端；所述第二十九PMOS管PM29的栅极与所述第三十PMOS管PM30的栅极电连接并且共同输入第四共模反馈电压VCMFB4。
在本发明的一个实施例中，所述第三运算放大器OP3包括第三十一PMOS管PM31、第三十二PMOS管PM32、第三十三PMOS管PM33、第三十四PMOS管PM34、第十六NMOS管NM16、第十七NMOS管NM17、第十八NMOS管NM18和第三米勒补偿电容Cc3，其中，
所述第三十一PMOS管PM31的衬底、所述第三十二PMOS管PM32的衬底、所述第三十三PMOS管PM33的衬底和所述第三十四PMOS管PM34的衬底均电连接电压源Vdd；所述第三十一PMOS管PM31的源极和所述第三十四PMOS管PM34的源极均电连接电压源Vdd，所述第三十一PMOS管PM31的栅极和所述第三十四PMOS管PM34的栅极均输入第六偏置电压Vb6；所述第三十二PMOS管PM32的源极电连接至所述第三十三PMOS管PM33的源极和所述第三十一PMOS管PM31的漏极；所述第三十二PMOS管PM32的栅极电连接所述第三运算放大器OP3的反相输入端，所述第三十三PMOS管PM33的栅极电连接所述第三运算放大器OP3的同相输入端；
所述第三十二PMOS管PM32的漏极电连接至所述第十六NMOS管NM16的漏极，所述第三十三PMOS管PM33的漏极电连接至所述第十七NMOS管NM17的漏极，所述第十六NMOS管NM16的栅极电连接至其漏极和所述第十七NMOS管NM17的栅极；所述第十七NMOS管NM17的漏极电连接至所述第十八NMOS管NM18的栅极，所述第十八NMOS管NM18的漏极电连接至所述第三十四PMOS管PM34的漏极和所述第三运算放大器OP3的输出端；所述第十六NMOS管NM16的衬底和源极均电连接接地端，所述第十七NMOS管NM17的衬底和源极均电连接接地端，所述第十八NMOS管NM18的衬底和源极均电连接接地端；所述第三米勒补偿电容Cc3跨接在所述第十八NMOS管NM18的栅极和漏极之间。
与现有技术相比，本发明的有益效果：
本发明通过采用电流复用的两级运算放大器模块使得低噪声放大器的噪声系数得以提升，进一步提高了低噪声放大器的噪声性能，同时通过采用电极直流失调消除环路抑制了模拟前端电路中电极间的直流失调电压，进而保证了模拟前端电路接收信号的质量。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1为本发明实施例提供的一种用于生物电检测的低噪声放大器的电路结构图；
图2为本发明实施例提供的一种用于生物电检测的低噪声放大器中的第一运算放大器OP1的电路结构图；
图3为本发明实施例提供的一种用于生物电检测的低噪声放大器中的第二运算放大器OP2的电路结构图；
图4为本发明实施例提供的一种积分器INT的结构示意图；
图5为本发明实施例提供的一种第一跨导器GM1的结构示意图；
图6为本发明实施例提供的一种第二跨导器GM2的结构示意图；
图7为本发明实施例提供的一种第三运算放大器OP3的结构示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1为本发明实施例提供的一种用于生物电检测的低噪声放大器的电路结构图。该低噪声放大器适用于生物电检测的模拟前端电路中，包括：输入斩波电路1、输入耦合电容模块2、两级运算放大器模块3、电容负反馈环路4、正反馈输入阻抗提升环路5和电极直流失调消除环路6，其中，两级运算放大器模块3为低噪声两级运算放大器模块。
输入斩波电路1包括第一斩波开关CH1，第一斩波开关CH1的第一输入端和第二输入端对应电连接至模拟前端电路的第一电极和第二电极以接收输入低频信号Vin，并且第一斩波开关CH1将输入低频信号调制至第一高频输入信号S1；第一斩波开关CH1的第一输出端和第二输出端对应电连接至输入耦合电容模块2的第一输入端和第二输入端，输入耦合电容模块2的第一输出端和第二输出端对应电连接至两级运算放大器模块3的同相输入端和反相输入端；电容负反馈环路4的第一输入端和第二输入端对应电连接至两级运算放大器模块3的同相输出端和反相输出端，电容负反馈环路4的第一输出端和第二输出端对应电连接至两级运算放大器模块3的反相输入端和同相输入端构成负反馈模式；正反馈输入阻抗提升环路5的第一输入端和第二输入端对应电连接至两级运算放大器模块3的同相输出端和反相输出端，正反馈输入阻抗提升环路5的第一输出端和第二输出端对应电连接至第一斩波开关CH1的第一输出端和第二输出端构成正反馈模式以提高所述用于生物电检测的低噪声放大器的输入阻抗；电极直流失调消除环路6的第一输入端和第二输入端对应电连接至两级运算放大器模块3的反相输出端和同相输出端，电极直流失调消除环路6的第一输出端和第二输出端对应电连接至两级运算放大器模块3的反相输入端和同相输入端。
具体地，输入耦合电容模块2包括第一输入电容Cin1以及第二输入电容Cin2。其中，第一输入电容Cin1串接于第一斩波开关CH1的第一输出端和两级运算放大器模块3的同相输入端之间，第二输入电容Cin2串接于第一斩波开关CH1的第二输出端和两级运算放大器模块3的反相输入端之间。第一高频信号S1输入第一输入电容Cin1和第二输入电容Cin2，经过Cin1和Cin2的耦合对应输出至两级运算放大器模块3的输入端。
具体地，电容负反馈环路4包括第三斩波开关CH3、第一负反馈电容Cfb1、第二负反馈电容Cfb2。其中，第三斩波开关CH3的第一输入端和第二输入端对应电连接至两级运算放大器模块3的同相输出端和反相输出端，第三斩波开关CH3用于检测两级运算放大器模块3输出的低频信号Vout并将其调制为第二高频输入信号S2；第一负反馈电容Cfb1串接于第三斩波开关CH1的第一输出端和两级运算放大器模块3的反相输入端之间，第二负反馈电容Cfb2串接于所述第三斩波开关CH3的第二输出端和两级运算放大器模块3的同相端输入之间；第二高频输入信号S2通过第一负反馈电容Cfb1和第二负反馈电容Cfb2耦合并输出至两级运算放大器模块3的输入端，形成负反馈模式。
本实施例的噪声放大器的闭环增益等于输入耦合电容(Cin1、Cin2)与负反馈电容(Cfb1、Cfb2)的比值；在本实施例中，可以将该比值设置为100，在此条件下该放大器的闭环增益为40dB。
具体地，正反馈输入阻抗提升环路5包括第五斩波开关CH5、第一正反馈电容Cpf1和第二正反馈电容Cpf2。其中，第五斩波开关CH5的第一输入端和第二输入端对应电连接至两级运算放大器模块3的同相输出端和反相输出端，第五斩波开关CH5用于检测两级运算放大器模块3输出的低频信号Vout并将Vout调制为第三高频输入信号S3；第一正反馈电容Cpf1串接于第五斩波开关CH5的第一输出端和第一斩波开关CH1的第一输出端之间，第二正反馈电容Cpf2串接于第五斩波开关CH5的第二输出端和第一斩波开关CH1的第二输出端之间，第三高频信号S3通过第一正反馈电容Cpf1和第二正反馈电容Cpf2耦合输出至第一斩波开关CH1的输入端形成正反馈模式以提高输入阻抗。
本实施例中可以将正反馈电容(Cpf1，cpf2)的电容值与负反馈电容(Cfb1，Cfb2)的电容值设置为相等，在此条件下，该噪声放大器的等效输入阻抗为其中，A是该噪声放大器的闭环增益，fchp为斩波频率，Cin1,2为第一、第二输入电容。
本实施例的输入斩波电路1通过采用斩波调制技术降低了噪声放大器的低频闪烁噪声，同时提高了噪声放大器的共模抑制比(CMRR)和电源抑制比(PSRR)。正反馈输入阻抗提升环路5引入了正反馈输入阻抗，提升了环路大幅提高放大器的输入阻抗，从而减小了由于电极阻抗造成的信号衰减。电极直流失调消除环路6可以抑制模拟前端电路中第一电极与第二电极之间的直流失调电压。电流复用的两级运算放大器模块3使得低噪声放大器的噪声系数得以提升，进一步提高了低噪声放大器的噪声性能。通过以上模块的有机结合，保证了生物电检测的模拟前端电路接收信号的质量。
实施例二
请参见图1，图1中的两级运算放大器模块3包括：第一运算放大器OP1、第二斩波开关CH2、第二运算放大器OP2、第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第一米勒补偿电容Cc1、第二米勒补偿电容Cc2、第一调零电阻RZ1和第二调零电阻RZ2。其中，
第一运算放大器OP1的同相输入端和反相输入端对应电连接两级运算放大器模块3的同相输入端和反相输入端，第一运算放大器OP1的反相输出端和同相输出端对应电连接于第二斩波开管CH2的第一输入端和第二输入端，第二斩波开关CH2的第一输出端和第二输出端对应电连接于第二运算放大器OP2的反相输入端和同相输入端，第二运算放大器OP2的同相输出端和反相输出端对应电连接两级运算放大器模块3的同相输出端和反相输出端，第一PMOS管PM1的栅极、第二PMOS管PM2的栅极、第三POS管PM3的栅极和第四PMOS管PM4的栅极均电连接于其相应的漏极，第一PMOS管PM1的衬底、第二PMOS管PM2的衬底、第三POS管PM3的衬底和第四PMOS管PM4的衬底均电连接于其相应的源极，第一PMOS管PM1的漏极电连接于第二PMOS管PM2的漏极构成伪电阻，第一PMOS管PM1的源极电连接于第一运算放大器OP1的同相输入端，第二PMOS管PM2的源极电连接于第二运算放大器OP2的反相输出端为两级运算放大器模块3的同相输入端提供直流偏置电压；第三PMOS管PM3的源极电连接于第一运算放大器OP1的反相输入端，第四PMOS管PM4的源极电连接于所述第二运算放大器OP2的同相输出端为两级运算放大器模块3的反相输入端提供直流偏置电压；第一调零电阻RZ1和第一米勒补偿电容Cc1串联后跨接于第二运算放大器OP2的反相输入端和同相输出端之间，第二调零电阻RZ2和第二米勒补偿电容Cc2串联后跨接于第二运算放大器OP2的同相输入端和反相输出端之间。
请参见图2，图2为本发明实施例提供的一种用于生物电检测的低噪声放大器中的第一运算放大器OP1的电路结构图，该第一运算放大器OP1包括：第五PMOS管PM5、第六PMOS管PM6、第七PMOS管PM7、第八PMOS管PM8、第九PMOS管PM9、第十PMOS管PM10、第十一PMOS管PM11、第十二PMOS管PM12、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第一伪电阻R1和第二伪电阻R2。其中，
第一运算放大器OP1中所有PMOS晶体管的衬底均电连接于电压源Vdd，所有NMOS管的衬底均电连接于接地端；第五PMOS管PM5的栅极、第八PMOS管PM8的栅极均输入第一偏置电压Vb1，第五PMOS管PM5、第八PMOS管PM8的源极均电连接于电压源Vdd，第六PMOS管PM6的源极电连接第七PMOS管PM7的源极和第PMOS管PM5的漏极；第六PMOS管PM6的漏极电连接于第二NMOS管NM2的漏极，第七PMOS管PM7的漏极电连接于第三NMOS管NM3的漏极，所述第六PMOS管PM6的栅极电连接第二NMOS管NM2的栅极和第一运算放大器OP1的同相输入端VINP，第七PMOS管PM7的栅极电连接第三NMOS管NM3的栅极和第一运算放大器OP1的反相输入端VINN，第二NMOS管NM2的源极电连接于第三NMOS管NM3的源极和第一NMOS管NM1的漏极，第一NMOS管NM1的栅极输入第一共模反馈电压VCMFB1，第一NMOS管NM1的源极电连接于接地端；第四NMOS管NM4的源极电连接于第二NMOS管NM2的漏极，第五NMOS管NM5的源极电连接于第三NMOS管NM3的漏极，第四NMOS管NM4的栅极与第五NMOS管NM5的栅极电连接并且输入第三偏置电压Vb3；第四NMOS管NM4的漏极电连接于第十一PMOS管PM11的漏极，第五NMOS管NM5的漏极电连接于第十二PMOS管PM12的漏极，并且第四NMOS管NM4和第十一PMOS管PM11的漏极均电连接第一运算放大器OP1的反相输出端VOUTN，第五NMOS管NM5的漏极和第十二PMOS管PM12的漏极均电连接第一运算放大器OP1的同相输出端VOUTP；第十一PMOS管PM11的栅极与第十二PMOS管PM12的栅极电连接并且输入第二偏置电压Vb2，第十一PMOS管PM11的源极电连接于第九PMOS管PM9的漏极，第十二PMOS管PM12的源极电连接于第十PMOS管PM10的漏极，第九PMOS管PM9的栅极与第六PMOS管PM6的栅极、第二NMOS管NM2的栅极电连接并且电连接第一运算放大器OP1的同相输入端VINP，第十PMOS管PM10的栅极与第七PMOS管PM7的栅极和第三NMOS管NM3的栅极电连接并且电连接第一运算放大器OP1的反相输入端VINN；第九PMOS管PM9的源极和第十PMOS管PM10的源极电连接并且电连接于第八PMOS管PM8的漏极；第一伪电阻R1与第二伪电阻R2串联并且电连接在第一运算放大器OP1的同相输出端VOUTP和反相输出端VOUTN之间，第一伪电阻R1与第二伪电阻R2的连接点输入第一共模反馈电压VCMFB1。
具体地，第一伪电阻R1包括第十三PMOS管PM13和第十四PMOS管PM14，第二伪电阻R2包括第十五PMOS管PM15和第十六PMOS管PM16。其中，第十三PMOS管PM13的栅极电连接于其漏极和第十四PMOS管PM14的栅极，第十三PMOS管PM13的源极电连接于其衬底和第一运算放大器OP1的反相输出端；第十四PMOS管PM14的栅极电连接于其漏极，第十四PMOS管PM14的源极电连接于其衬底和第十五PMOS管PM15的源极，并且第十四PMOS管PM14的源极和第十五PMOS管PM15的源极输入第一共模反馈电压VCMFB1；第十五PMOS管PM15的栅极电连接于其漏极和第十六PMOS管PM16的栅极，第十五PMOS管PM15的源极电连接于其衬底，第十六PMOS管PM16的栅极电连接于其漏极，第十六PMOS管PM16的源极电连接于其衬底和第一运算放大器OP1的同相输出端。
第一运算放大器OP1中通过加入尾电流源管第八PMOS管PM8，并且将负载电流源管第九PMOS管PM9和第十PMOS管PM10改为差分对连接至输入端，进一步增大了第一运算放大器OP1的等效输入跨导；因此，Gmop1＝gmp6，7+gmn2，3+gmp9，10(2)，其中，Gmop1为OP1的等效输入跨导，gmp6，7、gmn2，3、gmp9，10分别为所述第六PMOS管PM6和所述第七PMOS管PM7的跨导、所述第二NMOS管NM2和所述第三NMOS管NM3的跨导、所述第九PMOS管PM9和第十PMOS管PM10的跨导。
本发明实施例中的第一运算放大器OP1中采用基于反相器输入的折叠式共源共栅放大器结构，并且OP1中采用PM9、PM10的输入差分对以实现OP1内的有源负载，进一步OP1中设置的NM2、NM3、PM9、PM10使得OP1通过电流复用技术来增大第一运算放大器OP1的等效输入跨导，从而减小等效输入噪声，提升第一运算放大器OP1的噪声效率系数，进一步提高了噪声放大器的噪声性能。
请参见图3，图3为本发明实施例提供的一种用于生物电检测的低噪声放大器中的第二运算放大器OP2的电路结构图，该第二运算放大器OP2包括：第十七PMOS管PM17、第十八PMOS管PM18、第六NMOS管NM6和第七NMOS管NM7。其中，
第十七PMOS管PM17的衬底及源极均电连接于电压源Vdd，第十七PMOS管PM17的栅极电连接第二运算放大器OP2的反相输入端VINN，第十七PMOS管PM17的漏极与第六NMOS管NM6的漏极电连接并且共同电连接至第二运算放大器OP2的同相输出端VOUTP；
第十八PMOS管PM18的衬底及源极均电连接于电压源Vdd，第十八PMOS管PM18的栅极电连接第二运算放大器OP2的同相输入端VINP，第十八PMOS管PM18的漏极与所述和所述第七NMOS管NM7的漏极电连接并且共同作为第二运算放大器OP2的反相输出端VOUTN；
第六NMOS管NM6的源极及衬底均电连接接地端，第七NMOS管NM7的源极及衬底均电连接接地端，所述第六NMOS管NM6的栅极与第七NMOS管NM7的栅极电连接并且共同输入第二共模反馈电压VCMFB2。
实施例三
请参见图1，图1中的电极直流失调消除环路6包括：第三运算放大器OP3、第四运算放大器OP4、第三电阻R3、第四电阻R4、第五电阻R5、积分器INT、第四斩波开关CH4、第一耦合电容Chp1和第二耦合电容Chp2。其中，
第三运算放大器OP3的反相输入端电连接其输出端构成单位增益放大器，第三运算放大器OP3的同相输入端电连接两级运算放大器模块3的同相输出端；第四运算放大器OP4的反相输入端电连接于其输出端构成单位增益放大器，第四运算放大器OP4的同相输入端电连接两级运算放大器模块3的反相输出端；第三电阻R3的一端电连接第三运算放大器OP3的输出端，另一端电连接积分器INT的同相输入端；第四电阻R4的一端电连接第四运算放大器OP4的输出端，另一端电连接积分器INT的反相输入端；第五电阻R5跨接于积分器INT的反相输入端和同相输入端之间；积分器INT的同相输出端和反相输出端对应电连接于第四斩波开关CH4的第一输入端和第二输入端；第一耦合电容Chp1串接于第四斩波开关CH4的第一输出端和两级运算放大器模块3的反相输入端之间，第二耦合电容ChD2串接于第四斩波开关CH4的第二输出端和两级运算放大器模块3的同相输入端之间。
本实施例中，模拟前端电路的电极直流失调电压经积分器INT放大后被第四斩波开关CH4调制至斩波频率fchp处，再通过第一、第二耦合电容(Chp1，2)反馈至两级运算放大器模块3的输入端，以补偿从第一电极和第二电极经第一斩波开关CH1调制后再经过输入电容Cin1，2耦合，并传输至放大器模块3输入端的直流失调电压。从电路传输函数的角度分析，直流电极失调环路6在两级运算放大器模块3的传输函数中引入一个高通截止频率fhp，该高通截止频率fhp和积分器INT的单位增益带宽、第一、第二耦合电容Chp1，2和第一、第二负反馈电容的比值均成正比。由于生物电信号的频率较低，因此该高通截止频率fhp一般小于0.5Hz；为了进一步减小高通截止频率fhp，使其达到小于0.5Hz的要求，本发明实施例在积分器INT之前加入电压衰减网络(R3、R4、R5)。由于电压衰减网络(R3、R4、R5)的电阻值较小，为防止该电压衰减网络对两级运算放大器模块3的直流增益造成衰减，本发明实施例在电压衰减网络和两级运算放大器模块3之间加入OP3、OP4形成单位增益放大器(也可称单位增益缓冲器)；此时，低噪声放·大器的高通截止频率为其中，f0INT为积分器INT的单位增益频率，R3、R4、R5为第三电阻R3、第四电阻R4、第五电阻R5的阻值，Chp1，2为第一耦合电容Chp1、第二耦合电容Chp2的电容值，Cin1，2为第一输入电容、第二输入电容Cin2的电容值。
本实施例电极直流失调消除环路6中的积分器为GM-C(跨导-电容)积分器，相比于基于伪电阻的RC积分器结构，GM-C积分器受工艺、电源电压、温度等因素变化的影响更小，即具有更好的PVT特性；通过在积分器输入端接入电压衰减网络进一步降低放大器的高通截止频率；通过在电压衰减网络和两级运算放大器模块3输出端之间插入单位增益缓冲器(OP3、OP4)，使得两级运算放大器3的增益不受电压衰减网络的影响，防止两级运算放大器3的直流增益衰减。
请参见图4，图4为本发明实施例提供的一种积分器INT的结构示意图，该积分器INT包括：第一跨导器GM1、第二跨导器GM2、第一积分电容Cint1、第二积分电容Cint2。
其中，第一跨导器GM1的同相输入端VINP电连接于积分器INT的同相输入端VINP，第一跨导器GM1的反相输入端VINN电连接于积分器INT的反相输入端VINN，第一跨导器GM1的同相输出端电连接于所述第二跨导器GM2的同相输入端，第一跨导器GM1的反相输出端VOUTN电连接于第二跨导器GM2的反相输入端VOUTN，第二跨导GM2的同相输出端VOUTP电连接积分器INT的同相输出端VOUTP，第二跨导器GM2的反相输出端VOUTN电连接积分器INT的反相输出端VOUTN；第一积分电容Cint1跨接于所述跨导器GM2的反相输入端和同相输出端之间，第二积分电容Cint2跨接于所述第二跨导器GM2的同相输入端和反相输出端之间。
图4中的积分器INT的单位增益频率为式中，gm1为所述第一跨导器GM1的等效输入跨导，Cint1，2为第一、第二积分电容。
请参见图5，图5为本发明实施例提供的一种第一跨导器GM1的结构示意图。该第一跨导器GM1包括：第十九PMOS管PM19、第二十PMOS管PM20、第二十一PMOS管PM21、第二十二PMOS管PM22、第二十三PMOS管PM23、第二十四PMOS管PM24、第二十五PMOS管PM25、第八NMOS管NM8、第九NMOS管NM9、第十NMOS管NM10和第十一NMOS管NM11。
其中，第八NMOS管NM8和第九NMOS管NM9均是由六个相同的NMOS管并联而成，第十NMOS管NM10和第十一NMOS管NM11均是由十个相同的NMOS管串联而成(本实施例的NM8、NM9、NM10、NM11在图5仅采用一个NMOS管进行示意表示)。
第十九PMOS管PM19的衬底、第二十四PMOS管PM24的衬底和第二十五PMOS管PM25的衬底均电连接于电压源Vdd，第十九PMOS管PM19的栅极输入第五偏置电压Vb5，第二十PMOS管PM20的源极、第二十一PMOS管PM21的源极、第二十二PMOS管PM22的源极和第二十三PMOS管PM23的源极均电连接于第十九PMOS管PM19的漏极，第二十PMOS管PM20的栅极、第二十一PMOS管PM21的栅极、第二十二PMOS管PM22的栅极和第二十三PMOS管PM23的栅极均输入第四偏置电压Vb4，第二十PMOS管PM20的衬底和第二十一PMOS管PM21的衬底均电连接第一跨导器GM1的同相输入端VINP，第二十二PMOS管PM22的衬底和第二十三PMOS管PM23的衬底均电连接第一跨导器GM1的反相输入端VINN，第二十一PMOS管PM21的漏极和第二十二PMOS管PM22的漏极均电连接接地端，第二十PMOS管PM20的漏极电连接于第八NMOS管NM8的漏极，第二十三PMOS管PM23的漏极电连接于第九NMOS管NM9的漏极，第八NMOS管NM8的漏极电连接于其栅极，第九NMOS管NM9的漏极电连接于其栅极，第八NMOS管NM8的源极和衬底、第九NMOS管NM9的源极和衬底、第十NMOS管NM10的源极和衬底以及第十一NMOS管NM11的源极和衬底均电连接于接地端；第十NMOS管NM10的栅极电连接于第八NMOS管NM8的栅极，第十一NMOS管NM11的栅极电连接于第九NMOS管NM9的栅极，第十NMOS管NM10的漏极电连接于第二十四PMOS管PM24的漏极和第一跨导器GM1的同相输出端，第十一NMOS管NM11的漏极电连接于第二十五PMOS管PM25的漏极和第一跨导器GM1的反相输出端，第二十四PMOS管PM24的栅极与第二十五PMOS管PM25的栅极电连接并且共同输入第三共模反馈电压VCMFB3。
第一跨导器GM1中输入管第二十PMOS管PM20和第二十三PMOS管PM23采用衬底驱动减小其等效输入跨导，因此输入管的等效跨导为第二十PMOS管PM20、第二十三PMOS管PM23的背栅跨导gmb20，23，由于第二十PMOS管PM20、第二十三PMOS管PM23中的一部分电流分别被第二十一PMOS管PM21、第二十二PMOS管PM22分流至接地端，同时第八NMOS管NM8和第九NMOS管NM9均是由六个相同的NMOS管并联而成，第十NMOS管NM10和第十一NMOS管NM11均是由十个相同的NMOS管串联而成，因此第一跨导器GM1的等效输入跨导为：其中，M为第二十一PMOS管PM21、第二十二PMOS管PM22与第二十PMOS管PM20、第二十三PMOS管PM23的宽长比的比值，即在本实施中，M可以设定为16，也可以设定为15或17。
本发明实施例的积分器INT中第一跨导器通过采用衬底驱动技术、电流分割技术以及电流镜中MOS管串并联等技术，减小了第一级跨导器GM1的等效输入跨导，从而减小了积分器INT的单位增益带宽，可以使得放大器的高通截止频率小于0.5Hz，符合生物电检测的要求。
请参见图6，图6为本发明实施例提供的一种第二跨导器GM2的结构示意图。该第二跨导器GM2包括：第二十六PMOS管PM26、第二十七PMOS管PM27、第二十八PMOS管PM28、第二十九PMOS管PM29、第三十PMOS管PM30、第十二NMOS管NM12、第十三NMOS管NM13、第十四NMOS管NM14和第十五NMOS管NM15。
其中，第二十六PMOS管PM26的衬底、第二十七PMOS管PM27的衬底、第二十八PMOS管PM28的衬底、第二十九PMOS管PM29的衬底和第三十PMOS管PM30的衬底均电连接电压源Vdd，第二十六PMOS管PM26的源极、所述第二十九PMOS管PM29的源极和所述第三十PMOS管PM30的源极均接至电压源Vdd，第二十六PMOS管PM26的栅极输入第五偏置电压Vb5，第二十七PMOS管PM27的源极电连接至第二十八PMOS管PM28的源极和第二十六PMOS管PM26的漏极；第二十七PMOS管PM27的栅极电连接至第二跨导器GM2的同相输入端VINP，第二十八PMOS管PM28的栅极电连接至第二跨导器GM2的反相输入端VINN，第二十七PMOS管PM27的漏极电连接至第十二NMOS管NM12的漏极，第十二NMOS管NM12的漏极电连接至其栅极，第二十八PMOS管PM28的漏极电连接至第十三NMOS管NM13的漏极，第十三NMOS管NM13的漏极电连接至其栅极，第十四NMOS管NM14的栅极电连接至第十二NMOS管NM12的栅极，第十五NMOS管NM15的栅极电连接至第十三NMOS管NM13的栅极；第十二NMOS管NM12的源极和衬底、第十三NMOS管NM13的源极和衬底、第十四NMOS管NM14的源极和衬底和第十五NMOS管NM15的源极和衬底均电连接接地端；第十四NMOS管NM14的漏极电连接至第二十九PMOS管PM29的漏极和第二跨导器GM2的同相输出端VOUTP，第十五NMOS管NM15的漏极电连接至第三十PMOS管PM30的漏极和第二跨导器GM2的反相输出端VOUTN；第二十九PMOS管PM29的栅极与第三十PMOS管PM30的栅极电连接并且共同输入第四共模反馈电压VCMFB4。
请参见图7，图7为本发明实施例提供的一种第三运算放大器OP3的结构示意图。本发明实施例中，第三运算放大器OP3和第四运算放大器OP4内部结构相同，具体地，以第三运算放大器OP3的电路结构进行说明。
第三运算放大器OP3包括：第三十一PMOS管PM31、第三十二PMOS管PM32、第三十三PMOS管PM33、第三十四PMOS管PM34、第十六NMOS管NM16、第十七NMOS管NM17、第十八NMOS管NM18和第三米勒补偿电容Cc3。
其中，第三十一PMOS管PM31的衬底、第三十二PMOS管PM32的衬底、第三十三PMOS管PM33的衬底和第三十四PMOS管PM34的衬底均电连接至电压源Vdd；第三十一PMOS管PM31的源极和第三十四PMOS管PM34的源极均电连接至电压源Vdd，第三十一PMOS管PM31的栅极和第三十四PMOS管PM34的栅极均输入第六偏置电压Vb6；第三十二PMOS管PM32的源极电连接至第三十三PMOS管PM33的源极和第三十一PMOS管PM31的漏极；第三十二PMOS管PM32的栅极电连接第三运算放大器OP3的反相输入端VINN，第三十三PMOS管PM33的栅极电连接第三运算放大器OP3的同相输入端VINP；第三十二PMOS管PM32的漏极电连接至第十六NMOS管NM16的漏极，第三十三PMOS管PM33的漏极电连接至第十七NMOS管NM17的漏极，第十六NMOS管NM16的栅极电连接至其漏极同时电连接至第十七NMOS管NM17的栅极；第十七NMOS管NM17的漏极电连接至第十八NMOS管NM18的栅极，第十八NMOS管NM18的漏极电连接至第三十四PMOS管PM34的漏极和第三运算放大器OP3的输出端；第十六NMOS管NM16的衬底和源极、所述第十七NMOS管NM17的衬底和源极和所述第十八NMOS管NM18的衬底和源极均电连接接地端；第三米勒补偿电容Cc3跨接在第十八NMOS管NM18的栅极和漏极之间，以提高所述第三运算放大器OP3的相位裕度。
综上所述，本发明实施例的用于生物电检测的低噪声放大器在输入斩波电路1、输入耦合电容模2、两级运算放大器模块3、电容负反馈环4、正反馈输入阻抗提升环路5、电极直流失调消除环6的共同作用下，不仅具备良好的噪声性能，而且能够抵消一定的电极直流失调，保证了接收信号的质量。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种用于生物电检测的低噪声放大器，其特征在于，包括：输入斩波电路(1)、输入耦合电容模块(2)、两级运算放大器模块(3)、电容负反馈环路(4)、正反馈输入阻抗提升环路(5)、电极直流失调消除环路(6)，其中，
所述输入斩波电路(1)包括第一斩波开关(CH1)，所述第一斩波开关(CH1)的第一输入端和第二输入端对应电连接至第一电极和第二电极，所述第一斩波开关(CH1)的第一输出端和第二输出端对应电连接至所述输入耦合电容模块(2)的第一输入端和第二输入端；
所述输入耦合电容模块(2)的第一输出端和第二输出端对应电连接至所述两级运算放大器模块(3)的同相输入端和反相输入端；
所述电容负反馈环路(4)的第一输入端和第二输入端对应电连接至所述两级运算放大器模块(3)的同相输出端和反相输出端，所述电容负反馈环路(4)的第一输出端和第二输出端对应电连接至所述两级运算放大器模块(3)的反相输入端和同相输入端；
所述正反馈输入阻抗提升环路(5)的第一输入端和第二输入端对应电连接至所述两级运算放大器模块(3)的同相输出端和反相输出端，所述正反馈输入阻抗提升环路(5)的第一输出端和第二输出端对应电连接至所述输入斩波电路(1)的第一输出端和第二输出端；
所述电极直流失调消除环路(6)的第一输入端和第二输入端对应电连接至所述两级运算放大器模块(3)的反相输出端和同相输出端，所述电极直流失调消除环路(6)的第一输出端和第二输出端对应电连接至所述两级运算放大器模块(3)的反相输入端和同相输入端。
2.如权利要求1所述的用于生物电检测的低噪声放大器，其特征在于，所述两级运算放大器模块(3)包括：第一运算放大器(OP1)、第二斩波开关(CH2)、第二运算放大器(OP2)、第一PMOS管(PM1)、第二PMOS管(PM2)、第三PMOS管(PM3)、第四PMOS管(PM4)、第一米勒补偿电容(Cc1)、第二米勒补偿电容(Cc2)、第一调零电阻(RZ1)、第二调零电阻(RZ2)，其中，
所述第一运算放大器(OP1)的同相输入端和反相输入端对应电连接所述两级运算放大器模块(3)的同相输入端和反相输入端，所述第一运算放大器(OP1)的反相输出端和同相输出端对应电连接所述第二斩波开关(CH2)的第一输入端和第二输入端，所述第二斩波开关(CH2)的第一输出端和第二输出端对应电连接所述第二运算放大器(OP2)的反相输入端和同相输入端，所述第二运算放大器(OP2)的同相输出端和反相输出端对应电连接所述两级运算放大器模块(3)的同相输出端和反相输出端；
所述第一PMOS管(PM1)、所述第二PMOS管(PM2)、所述第三PMOS管(PM3)、所述第四PMOS管(PM4)的栅极均电连接于其相应的漏极，所述第一PMOS管(PM1)、所述第二PMOS管(PM2)、所述第三PMOS管(PM3)、所述第四PMOS管(PM4)的衬底均电连接于其相应的源极，所述第一PMOS管(PM1)的漏极电连接至所述第二PMOS管(PM2)的漏极，所述第三PMOS管(PM3)的漏极电连接至所述第四PMOS管(PM4)的漏极；
所述第一PMOS管(PM1)的源极电连接至所述第一运算放大器(OP1)的同相输入端，所述第二PMOS管(PM2)的源极电连接至所述第二运算放大器(OP2)的反相输出端；
所述第三PMOS管(PM3)的源极电连接至所述第一运算放大器(OP1)的反相输入端，所述第四PMOS管(PM4)的源极电连接至所述第二运算放大器(OP2)的同相输出端；
所述第一调零电阻(RZ1)与所述第一米勒补偿电容(Cc1)串联后跨接于所述第二运算放大器(OP2)的反相输入端和同相输出端之间；
所述第二调零电阻(RZ2)与所述第二米勒补偿电容(Cc2)串联后跨接于所述第二运算放大器(OP2)的同相输入端和反相输出端之间。
3.如权利要求2所述的用于生物电检测的低噪声放大器，其特征在于，所述第一运算放大器(OP1)包括：第五PMOS管(PM5)、第六PMOS管(PM6)、第七PMOS管(PM7)、第八PMOS管(PM8)、第九PMOS管(PM9)、第十PMOS管(PM10)、第十一PMOS管(PM11)、第十二PMOS管(PM12)、第一NMOS管(NM1)、第二NMOS管(NM2)、第三NMOS管(NM3)、第四NMOS管(NM4)、第五NMOS管(NM5)、第一伪电阻(R1)、第二伪电阻(R2)，其中，
所述第五PMOS管(PM5)、所述第六PMOS管(PM6)、所述第七PMOS管(PM7)、所述第八PMOS管(PM8)、所述第九PMOS管(PM9)、所述第十PMOS管(PM10)、所述第十一PMOS管(PM11)、所述第十二PMOS管(PM12)的衬底均电连接至电压源(Vdd)；所述第一NMOS管(NM1)、所述第二NMOS管(NM2)、所述第三NMOS管(NM3)、所述第四NMOS管(NM4)、所述第五NMOS管(NM5)的衬底均电连接接地端；
所述第五PMOS管(PM5)、所述第八PMOS管(PM8)的栅极均输入第一偏置电压(Vb1)，所述第五PMOS管(PM5)、所述第八PMOS管(PM8)的源极电连接于所述电压源(Vdd)；所述第五PMOS管(PM5)的漏极电连接所述第六PMOS管(PM6)的源极和所述第七PMOS管(PM7)的源极；所述第六PMOS管(PM6)的漏极电连接至所述第二NMOS管(NM2)的漏极，所述第六PMOS管(PM6)的栅极电连接至所述第二NMOS管(NM2)的栅极；所述第七PMOS管(PM7)的漏极电连接至所述第三NMOS管(NM3)的漏极，所述第七PMOS管(PM7)的栅极电连接至所述第三NMOS管(NM3)的栅极；所述第二NMOS管(NM2)的源极电连接所述第三NMOS管(NM3)的源极和所述第一NMOS管(NM1)的漏极，所述第一NMOS管(NM1)的栅极输入第一共模反馈电压(VCMFB1)，所述第一NMOS管(NM1)的源极电连接于接地端；
所述第四NMOS管(NM4)的栅极与所述第五NMOS管(NM5)的栅极电连接并且均输入第三偏置电压(Vb3)，所述第四NMOS管(NM4)的源极电连接至所述第二NMOS管(NM2)的漏极，所述第四NMOS管(NM4)的漏极与所述第十一PMOS管(PM11)的漏极电连接并且共同电连接所述第一运算放大器(OP1)的反相输出端；所述第五NMOS管(NM5)的源极电连接至所述第三NMOS管(NM3)的漏极，所述第五NMOS管(NM5)的漏极与所述第十二PMOS管(PM12)的漏极电连接并且共同电连接所述第一运算放大器(OP1)的同相输出端；
所述第十一PMOS管(PM11)的栅极与所述第十二PMOS管(PM12)的栅极电连接并且共同输入第二偏置电压(Vb2)，所述第十一PMOS管(PM11)的源极电连接所述第九PMOS管(PM9)的漏极，所述第九PMOS管(PM9)的栅极与所述第六PMOS管(PM6)的栅极、所述第二NMOS管(NM2)的栅极均电连接并且共同作为所述第一运算放大器(OP1)的同相输入端，所述第十二PMOS管(PM12)的源极电连接所述第十PMOS管(PM10)的漏极，所述第十PMOS管(PM10)的栅极与所述第七PMOS管(PM7)的漏极、所述第三NMOS管(NM3)的栅极均进行电连接并且共同电连接所述第一运算放大器(OP1)的反相输入端；所述第九PMOS管(PM9)的源极与所述第十PMOS管(PM10)的源极电连接并且电连接所述第八PMOS管(PM8)的漏极；
所述第一伪电阻(R1)与所述第二伪电阻(R2)串联并且电连接在所述第一运算放大器(OP1)的同相输出端和反相输出端之间，所述第一伪电阻(R1)与所述第二伪电阻(R2)的连接点输入所述第一共模反馈电压(VCMFB1)。
4.如权利要求3所述的用于生物电检测的低噪声放大器，其特征在于，所述第一伪电阻(R1)包括第十三PMOS管(PM13)和第十四PMOS管(PM14)，所述第二伪电阻(R2)包括第十五PMOS管(PM15)和第十六PMOS管(PM16)，其中，
所述第十三PMOS管(PM13)的栅极电连接于其漏极和所述第十四PMOS管(PM14)的栅极，所述第十三PMOS管(PM13)的源极电连接于其衬底和所述第一运算放大器(OP1)的反相输出端；所述第十四PMOS管(PM14)的栅极电连接于其漏极，所述第十四PMOS管(PM14)的源极电连接于其衬底和第十五PMOS管(PM15)的源极，所述第十四PMOS管(PM14)的源极和所述第十五PMOS管(PM15)的源极输入第一共模反馈电压(VCMFB1)；
所述第十五PMOS管(PM15)的栅极电连接于其漏极和所述第十六PMOS管(PM16)的栅极，所述第十五PMOS管(PM15)的源极电连接于其衬底，所述第十六PMOS管(PM16)的栅极电连接于其漏极，所述第十六PMOS管(PM16)的源极电连接于其衬底和所述第一运算放大器(OP1)的同相输出端。
5.如权利要求2所述的用于生物电检测的低噪声放大器，其特征在于，所述第二运算放大器(OP2)包括：第十七PMOS管(PM17)、第十八PMOS管(PM18)、第六NMOS管(NM6)以及第七NMOS管(NM7)，其中，
所述第十七PMOS管(PM17)的衬底和源极均电连接电压源(Vdd)，所述第十七PMOS管(PM17)的栅极电连接所述第二运算放大器(OP2)的反相输入端，所述第十七PMOS管(PM17)的漏极与所述第六NMOS管(NM6)的漏极电连接并且共同电连接至所述第二运算放大器(OP2)的同相输出端；
所述第十八PMOS管(PM18)的衬底和源极均电连接电压源(Vdd)，所述第十八PMOS管(PM18)的栅极电连接所述第二运算放大器(OP2)的同相输入端，所述第十八PMOS管(PM18)的漏极与所述第七NMOS管(NM7)的漏极电连接并且共同电连接至所述第二运算放大器(OP2)的反相输出端；
所述第六NMOS管(NM6)的源极和衬底均电连接接地端，所述第七NMOS管(NM7)的源极和衬底均电连接接地端，所述第六NMOS管(NM6)的栅极和第七NMOS管(NM7)的栅极电连接并且输入第二共模反馈电压(VCMFB2)。
6.如权利要求1所述的用于生物电检测的低噪声放大器，其特征在于，所述电极直流失调消除环路(6)包括：第三运算放大器(OP3)、第四运算放大器(OP4)、第三电阻(R3)、第四电阻(R4)、第五电阻(R5)、积分器(INT)、第四斩波开关(CH4)、第一耦合电容(Chp1)和第二耦合电容(Chp2)，其中，
所述第三运算放大器(OP3)的反相输入端电连接其输出端，所述第三运算放大器(OP3)的同相输入端电连接所述两级运算放大器模块(3)的同相输出端；
所述第四运算放大器(OP4)的反相输入端电连接其输出端，所述第四运算放大器(OP4)的同相输入端电连接所述两级运算放大器模块(3)的反相输出端；
所述第三电阻(R3)的一端电连接所述第三运算放大器(OP3)的输出端，另一端电连接所述积分器(INT)的同相输入端；
所述第四电阻(R4)的一端电连接所述第四运算放大器(OP4)的输出端，另一端电连接所述积分器(INT)的反相输入端；
所述第五电阻(R5)跨接于所述积分器(INT)的反相输入端和同相输入端之间；
所述积分器(INT)的同相输出端和反相输出端对应电连接于所述第四斩波开关(CH4)的第一输入端和第二输入端；
所述第一耦合电容(Chp1)电连接在所述第四斩波开关(CH4)的第一输出端和所述两级运算放大器模块(3)的反相输入端之间；
所述第二耦合电容(Chp2)电连接在所述第四斩波开关(CH4)的第二输出端和两级运算放大器模块(3)的同相输入端之间。
7.如权利要求6所述的用于生物电检测的低噪声放大器，其特征在于，所述积分器(INT)包括：第一跨导器(GM1)、第二跨导器(GM2)、第一积分电容(Cint1)和第二积分电容(Cint2)，其中，
所述第一跨导器(GM1)的同相输入端电连接所述积分器(INT)的同相输入端，所述第一跨导器(GM1)的反相输入端电连接所述积分器(INT)的反相输入端，所述第一跨导器(GM1)的同相输出端电连接所述第二跨导器(GM2)的同相输入端，所述第一跨导器(GM1)的反相输出端电连接所述第二跨导器(GM2)的反相输入端，所述第二跨导器(GM2)的同相输出端电连接所述积分器(INT)的同相输出端，所述第二跨导器(GM2)的反相输出端电连接所述积分器(INT)的反相输出端；
所述第一积分电容(Cint1)跨接于所述第二跨导器(GM2)的反相输入端和同相输出端之间，所述第二积分电容(Cint2)跨接于所述第二跨导器(GM2)的同相输入端和反相输出端之间。
8.如权利要求7所述的用于生物电检测的低噪声放大器，其特征在于，所述第一跨导器(GM1)包括：第十九PMOS管(PM19)、第二十PMOS管(PM20)、第二十一PMOS管(PM21)、第二十二PMOS管(PM22)、第二十三PMOS管(PM23)、第二十四PMOS管(PM24)、第二十五PMOS管(PM25)、第八NMOS管(NM8)、第九NMOS管(NM9)、第十NMOS管(NM10)和第十一NMOS管(NM11)，其中，
所述第八NMOS管(NM8)和第九NMOS管(NM9)均是由六个相同的NMOS管并联而成，所述第十NMOS管(NM10)和第十一NMOS管(NM11)均是由十个相同的NMOS管串联而成；
所述第十九PMOS管(PM19)的衬底、所述第二十四PMOS管(PM24)的衬底、所述第二十五PMOS管(PM25)的衬底均电连接于电压源(Vdd)，所述第十九PMOS管(PM19)的栅极输入第五偏置电压(Vb5)，所述第十九PMOS管(PM19)的漏极与所述第二十PMOS管(PM20)的源极、所述第二十一PMOS管(PM21)的源极、所述第二十二PMOS管(PM22)的源极和所述第二十三PMOS管(PM23)的源极均连接，所述第二十PMOS管(PM20)的栅极、所述第二十一PMOS管(PM21)的栅极、所述第二十二PMOS管(PM22)的栅极和所述第二十三PMOS管(PM23)的栅极均输入第四偏置电压(Vb4)，所述第二十PMOS管(PM20)的衬底和所述第二十一PMOS管(PM21)的衬底电连接所述第一跨导器(GM1)的同相输入端，所述第二十二PMOS管(PM22)的衬底和所述第二十三PMOS管(PM23)的衬底电连接所述第一跨导器(GM1)的反相输入端，所述第二十一PMOS管(PM21)的漏极和所述第二十二PMOS管(PM22)的漏极均接地，所述第二十PMOS管(PM20)的漏极电连接于所述第八NMOS管(NM8)的漏极，所述第二十三PMOS管(PM23)的漏极电连接于所述第九NMOS管(NM9)的漏极，所述第八NMOS管(NM8)的漏极电连接于其栅极，所述第九NMOS管(NM9)的漏极电连接于其栅极，所述第八NMOS管(NM8)的源极和衬底均电连接于接地端，所述第九NMOS管(NM9)的源极和衬底均电连接于接地端，所述第十NMOS管(NM10)的源极和衬底均电连接于接地端，所述第十一NMOS管(NM11)的源极和衬底均电连接于接地端；
所述第十NMOS管(NM10)的栅极电连接于所述第八NMOS管(NM8)的栅极，所述第十一NMOS管(NM11)的栅极电连接于所述第九NMOS管(NM9)的栅极，所述第十NMOS管(NM10)的漏极电连接所述第二十四PMOS管(PM24)的漏极和所述第一跨导器(GM1)的同相输出端，所述第十一NMOS管(NM11)的漏极电连接所述第二十五PMOS管(PM25)的漏极和所述第一跨导器(GM1)的反相输出端，所述第二十四PMOS管(PM24)的栅极与所述第二十五PMOS管(PM25)的栅极电连接并且共同输入第三共模反馈电压(VCMFB3)。
9.如权利要求7所述的用于生物电检测的低噪声放大器，其特征在于，所述第二跨导器(GM2)包括：第二十六PMOS管(PM26)、第二十七PMOS管(PM27)、第二十八PMOS管(PM28)、第二十九PMOS管(PM29)、第三十PMOS管(PM30)、第十二NMOS管(NM12)、第十三NMOS管(NM13)、第十四NMOS管(NM14)和第十五NMOS管(NM15)，其中，
所述第二十六PMOS管(PM26)的衬底、所述第二十七PMOS管(PM27)的衬底、所述第二十八PMOS管(PM28)的衬底、所述第二十九PMOS管(PM29)的衬底和所述第三十PMOS管(PM30)的衬底均电连接至电压源(Vdd)，所述第二十六PMOS管(PM26)的源极、所述第二十九PMOS管(PM29)的源极和所述第三十PMOS管(PM30)的源极均电连接电压源(Vdd)，所述第二十六PMOS管(PM26)的栅极输入第五偏置电压(Vb5)，所述第二十七PMOS管(PM27)的源极电连接至所述第二十八PMOS管(PM28)的源极和所述第二十六PMOS管(PM26)的漏极；
所述第二十七PMOS管(PM27)的栅极电连接所述第二跨导器(GM2)的同相输入端，所述第二十八PMOS管(PM28)的栅极连接所述第二跨导器(GM2)的反相输入端，所述第二十七PMOS管(PM27)的漏极电连接至所述第十二NMOS管(NM12)的漏极，所述第十二NMOS管(NM12)的漏极电连接至其栅极，所述第二十八PMOS管(PM28)的漏极电连接至所述第十三NMOS管(NM13)的漏极，所述第十三NMOS管(NM13)的漏极电连接至其栅极，所述第十四NMOS管(NM14)的栅极电连接至所述第十二NMOS管(NM12)的栅极，所述第十五NMOS管(NM15)的栅极电连接至所述第十三NMOS管(NM13)的栅极；所述第十二NMOS管(NM12)的衬底和源极均电连接接地端，所述第十三NMOS管(NM13)的衬底和源极均电连接接地端，所述第十四NMOS管(NM14)的衬底和源极均电连接接地端，所述第十五NMOS管(NM15)的衬底和源极均电连接接地端；所述第十四NMOS管(NM14)的漏极电连接至所述第二十九PMOS管(PM29)的漏极和所述第二跨导器(GM2)的同相输出端，所述第十五NMOS管(NM15)的漏极电连接至所述第三十PMOS管(PM30)的漏极和所述第二跨导器(GM2)的反相输出端；所述第二十九PMOS管(PM29)的栅极与所述第三十PMOS管(PM30)的栅极电连接并且共同输入第四共模反馈电压(VCMFB4)。
10.如权利要求7所述的用于生物电检测的低噪声放大器，其特征在于，所述第三运算放大器(OP3)包括第三十一PMOS管(PM31)、第三十二PMOS管(PM32)、第三十三PMOS管(PM33)、第三十四PMOS管(PM34)、第十六NMOS管(NM16)、第十七NMOS管(NM17)、第十八NMOS管(NM18)和第三米勒补偿电容(Cc3)，其中，
所述第三十一PMOS管(PM31)的衬底、所述第三十二PMOS管(PM32)的衬底、所述第三十三PMOS管(PM33)的衬底和所述第三十四PMOS管(PM34)的衬底均电连接电压源(Vdd)；所述第三十一PMOS管(PM31)的源极和所述第三十四PMOS管(PM34)的源极均电连接电压源(Vdd)，所述第三十一PMOS管(PM31)的栅极和所述第三十四PMOS管(PM34)的栅极均输入第六偏置电压(Vb6)；所述第三十二PMOS管(PM32)的源极电连接至所述第三十三PMOS管(PM33)的源极和所述第三十一PMOS管(PM31)的漏极；所述第三十二PMOS管(PM32)的栅极电连接所述第三运算放大器(OP3)的反相输入端，所述第三十三PMOS管(PM33)的栅极电连接所述第三运算放大器(OP3)的同相输入端；
所述第三十二PMOS管(PM32)的漏极电连接至所述第十六NMOS管(NM16)的漏极，所述第三十三PMOS管(PM33)的漏极电连接至所述第十七NMOS管(NM17)的漏极，所述第十六NMOS管(NM16)的栅极电连接至其漏极和所述第十七NMOS管(NM17)的栅极；所述第十七NMOS管(NM17)的漏极电连接至所述第十八NMOS管(NM18)的栅极，所述第十八NMOS管(NM18)的漏极电连接至所述第三十四PMOS管(PM34)的漏极和所述第三运算放大器(OP3)的输出端；所述第十六NMOS管(NM16)的衬底和源极均电连接接地端，所述第十七NMOS管(NM17)的衬底和源极均电连接接地端，所述第十八NMOS管(NM18)的衬底和源极均电连接接地端；所述第三米勒补偿电容(Cc3)跨接在所述第十八NMOS管(NM18)的栅极和漏极之间。
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