CN109787583B - 一种应用于ECG信号采集的低频全差分Gm-C滤波器 - Google Patents

Abstract

本发明涉及一种应用于ECG信号采集的低频全差分Gm‑C滤波器，包括跨导单元、电容C1、电容C2、电容C3、电容C4，所述跨导单元包括全差分跨导单元Gm1、全差分跨导单元Gm2、全差分跨导单元Gm3、全差分跨导单元Gm4、全差分跨导单元Gm5。本发明采用了改进的源极负反馈电路，有效地消除了电阻上的共模电压，从而避免了降低输入共模电压的上限，便于实现输出共模电压等于输入共模电压；采用了基于串并联电流镜的伪全差分电路，避免了使用传统全差分电路的共模反馈电路来确定输出共模电压，从而不仅降低了电路设计的复杂度，还降低了功耗。

Description

一种应用于ECG信号采集的低频全差分Gm-C滤波器

技术领域

本发明属于微电子技术领域，特别涉及一种应用于ECG信号采集的低频全差分Gm-C滤波器。

背景技术

近年来，随着微电子技术的迅速发展，已经出现了很多新技术来采集处理心电图(ECG，Electrocardiograph)信号。心电是人体重要生物电信息之一，ECG信号是由心脏肌肉收缩所产生的电生物信号，是一种微弱的模拟信号，电压幅值一般在几个mV量级。

通常采集到的ECG信号会耦合有大量的噪声及干扰信号，因此，现在的ECG信号采集系统需要对通过前置放大器放大的小幅ECG信号进行滤波处理。因为ECG信号频率低，大时间常数无源滤波器、Opamp-RC滤波器中的大电阻、大电容、大电感难以集成的特点，所以这类低频滤波器主要采用有源Gm-C滤波器，而且低频有源Gm-C滤波器相比于低频Opamp-RC滤波器具有更低的功耗。在传统的低频全差分Gm-C滤波器中，具有极低跨导值跨导单元的输入晶体管的偏置电流一般在nA量级，并采用串并联电流镜的方式进一步降低跨导值。

但传统的低频全差分Gm-C滤波器跨导单元的输入电压线性范围很低(一般为几十mV)。源极负反馈电路常被用来拓展跨导单元输入电压线性范围，而在这种传统的源极负反馈电路中，直流电流流过电阻会产生直流电压，从而降低了输入共模电压的上限。因为在全差分Gm-C滤波器整体电路中要求跨导单元的输出共模电压等于输入共模电压，所以减小输入共模电压上限是极不利于输出共模电压的调节的。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种应用于ECG信号采集的低频全差分Gm-C滤波器。

本发明实施例提供了一种应用于ECG信号采集的低频全差分Gm-C滤波器，该滤波器包括：

跨导单元、电容C1、电容C2、电容C3、电容C4，所述跨导单元包括全差分跨导单元Gm1、全差分跨导单元Gm2、全差分跨导单元Gm3、全差分跨导单元Gm4、全差分跨导单元Gm5，其中，

滤波器的正相输入端与所述全差分跨导单元Gm1的正相输入端连接，滤波器的反相输入端与所述全差分跨导单元Gm1的反相输入端连接，所述全差分跨导单元Gm1的正相输出端与所述电容C1的一端、所述全差分跨导单元Gm2的正相输入端、所述全差分跨导单元Gm2的反相输出端、所述全差分跨导单元Gm3的正相输入端、所述全差分跨导单元Gm4的反相输出端连接，所述全差分跨导单元Gm1的反相输出端与所述电容C2的一端、所述全差分跨导单元Gm2的反相输入端、所述全差分跨导单元Gm2的正相输出端、所述全差分跨导单元Gm3的反相输入端、所述全差分跨导单元Gm4的正相输出端连接，所述电容C1的另一端、所述电容C2的另一端均接地，所述全差分跨导单元Gm3的正相输出端与所述电容C3的一端、所述全差分跨导单元Gm4的正相输入端、所述全差分跨导单元Gm5的正相输入端、所述全差分跨导单元Gm5的反相输出端连接，所述全差分跨导单元Gm3的反相输出端与所述电容C4的一端、所述全差分跨导单元Gm4的反相输入端、所述全差分跨导单元Gm5的反相输入端、所述全差分跨导单元Gm5的正相输出端连接，所述电容C3另一端、所述电容C4另一端均接地，所述全差分跨导单元Gm3的正相输出端与滤波器的正相输出端连接，所述全差分跨导单元Gm3的反相输出端与滤波器的反相输出端连接。

在本发明的一个实施例中，所述全差分跨导单元Gm1、所述全差分跨导单元Gm2、所述全差分跨导单元Gm3、所述全差分跨导单元Gm4、所述全差分跨导单元Gm5均分别包括源极负反馈电路、伪全差分电路、晶体管M_nA、晶体管M_nB，其中，所述源极负反馈电路通过所述晶体管M_nA、所述晶体管M_nB与所述伪全差分电路连接。

在本发明的一个实施例中，所述源极负反馈电路包括电流源I_BIAS1、电流源I_BIAS2、电阻R_S、晶体管M_pA、晶体管M_pB，其中，

所述跨导单元的正相输入端与所述晶体管M_pA栅极连接，所述跨导单元的反相输入端与所述晶体管M_pB栅极连接，所述晶体管M_pA的源极与所述电流源I_BIAS1的输出端、所述电阻R_S的一端连接，所述晶体管M_pB的源极与所述电流源I_BIAS2输出端、所述电阻R_S的另一端连接，所述电流源I_BIAS1的输入端、电流源I_BIAS2的输入端均与电源V_DD连接，所述晶体管M_pA的漏极与所述晶体管M_nA栅极、所述晶体管M_nA漏极连接，所述晶体管M_pB的漏极与所述晶体管M_nB栅极、所述晶体管M_nB漏极连接。

在本发明的一个实施例中，所述伪全差分电路包括晶体管组M_n1、晶体管组M_n2、晶体管组M_n3、晶体管组M_n4、晶体管组M_n5、晶体管组M_n6、晶体管M_p1、晶体管M_p2、晶体管M_p3、晶体管M_p4、晶体管M_pX1、晶体管M_pX2、晶体管M_pX3、晶体管M_pX4，其中，

所述晶体管组M_n1与所述晶体管M_nA的源极连接，所述晶体管组M_n1与所述晶体管组M_n3、所述晶体管组M_n5连接，所述晶体管组M_n2与所述晶体管M_nB的源极连接，所述晶体管组M_n2与所述晶体管组M_n4、所述晶体管组M_n6连接，所述晶体管组M_n3与所述晶体管M_pX1栅极、所述晶体管M_pX1漏极连接，所述晶体管组M_n4与所述晶体管M_pX2的漏极连接，所述晶体管组M_n5与所述晶体管M_pX3漏极连接，所述晶体管组M_n6与所述晶体管M_pX4漏极、所述晶体管M_pX4栅极连接，所述晶体管M_pX1的栅极与所述晶体管M_pX1的漏极、所述晶体管M_pX2栅极连接，所述晶体管M_pX1的源极与所述晶体管M_p1栅极、所述晶体管M_p1漏极连接，所述晶体管M_pX2源极与所述晶体管M_p2漏极连接，所述晶体管M_p1栅极与所述晶体管M_p1漏极、所述晶体管M_p2栅极连接，所述晶体管M_p1源极、所述晶体管M_p2源极均与电源V_DD连接，所述晶体管M_pX4栅极与所述晶体管M_pX4漏极、所述晶体管M_pX3栅极连接，所述晶体管M_pX4源极与所述晶体管M_p4栅极、所述晶体管M_p4漏极连接，所述晶体管M_pX3源极与所述晶体管M_p3漏极连接，所述晶体管M_p4栅极与所述晶体管M_p4漏极、所述晶体管M_p3栅极相连接，所述晶体管M_p3源极、所述晶体管M_p4源极均与电源V_DD连接，所述晶体管M_pX3漏极与所述跨导单元的正相输出端连接，所述晶体管M_pX2漏极与所述跨导单元的反相输出端连接。

在本发明的一个实施例中，所述晶体管组M_n1包括N列第一晶体管子组，每列所述第一晶体管子组包括M个NMOS晶体管依次串联，所述晶体管组M_n3、所述晶体管组M_n5分别包括P个NMOS晶体管依次串联，M、N、P均为整数，其中，

所述晶体管组M_n3中P个NMOS晶体管、所述晶体管组M_n5中P个NMOS晶体管、所述晶体管组M_n1中M×N个NMOS晶体管栅极相连接；

所述晶体管组M_n1中每列所述第一晶体管子组的M个NMOS晶体管依次串接于所述晶体管M_nA与接地端之间；

所述晶体管组M_n3中P个NMOS晶体管依次串接于所述晶体管M_pX1与接地端之间；

所述晶体管组M_n5中P个NMOS晶体管依次串接于所述晶体管M_pX3与接地端之间。

在本发明的一个实施例中，所述晶体管组M_n2包括N列第二晶体管子组，每列所述第二晶体管子组为M个NMOS晶体管依次串联，所述晶体管组M_n4、所述晶体管组M_n6分别为P个NMOS晶体管依次串联，M、N、P均为整数，其中，

所述晶体管组M_n4中P个NMOS晶体管、所述晶体管组M_n6中P个NMOS晶体管、所述晶体管组M_n2中M×N个NMOS晶体管栅极相连接；

所述晶体管组M_n2中每列所述第二晶体管子组的M个NMOS晶体管依次串接于所述晶体管M_nB与接地端之间；

所述晶体管组M_n4中P个NMOS晶体管依次串接于所述晶体管M_pX2与接地端之间；

所述晶体管组M_n6中P个NMOS晶体管依次串接于所述晶体管M_pX4与接地端之间。

在本发明的一个实施例中，所述晶体管M_p1、所述晶体管M_p2、所述晶体管M_p3、所述晶体管M_p4均为PMOS晶体管。

在本发明的一个实施例中，所述晶体管M_p1、所述晶体管M_p2、所述晶体管M_p3、所述晶体管M_p4为共源极组态。

在本发明的一个实施例中，所述晶体管M_pX1、所述晶体管M_pX2、所述晶体管M_pX3、所述晶体管M_pX4均为PMOS晶体管。

在本发明的一个实施例中，所述晶体管M_pX1、所述晶体管M_pX2、所述晶体管M_pX3、所述晶体管M_pX4为共栅极组态。

与现有技术相比，本发明的有益效果：

1、本发明采用了改进的源极负反馈电路，有效地消除了电阻上的共模电压，从而避免了降低输入共模电压的上限，便于实现输出共模电压等于输入共模电压。

2、本发明采用了基于串并联电流镜的伪全差分电路，避免了使用传统全差分电路的共模反馈电路来确定输出共模电压，从而不仅降低了电路设计的复杂度，还降低了功耗。

3、本发明采用改进后的全差分跨导单元，减小了跨导单元输出的跨导值，使全差分跨导单元具有极低的跨导值，同时也拓展了全差分跨导单元输入电压的线性范围。

4、本发明采用了SFG变换方法设计低频全差分Gm-C滤波器，不仅极大地简化了低频全差分Gm-C滤波器的电路设计过程，而且所得到的低频全差分Gm-C滤波器对电路单元中局部器件参数的波动不敏感。

附图说明

图1为本发明实施例提供的一种应用于ECG信号采集的低频全差分Gm-C滤波器的电路示意图；

图2为本发明实施例提供的一种低频全差分Gm-C滤波器的积分单元的电路示意图；

图3为本发明实施例提供的一种传统的源极负反馈电路的电路示意图；

图4为本发明实施例提供的一种具有极低跨导值的全差分跨导单元电路示意图；

图5为本发明实施例提供的全差分跨导单元的跨导特性仿真曲线示意图；

图6为本发明实施例提供的一种低频全差分Gm-C滤波器的幅频特性仿真曲线示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

请参见图1、图2、图3、图4，图1为本发明实施例提供的一种应用于ECG信号采集的低频全差分Gm-C滤波器的电路示意图；图2为本发明实施例提供的一种低频全差分Gm-C滤波器的积分单元的电路示意图；图3为本发明实施例提供的一种传统的源极负反馈电路的电路示意图；图4为本发明实施例提供的一种具有极低跨导值的全差分跨导单元电路示意图。本发明实施例提供了一种应用于ECG信号的低频全差分Gm-C滤波器，该低频全差分Gm-C滤波器包括：

跨导单元、电容C1、电容C2、电容C3、电容C4，跨导单元包括全差分跨导单元Gm1、全差分跨导单元Gm2、全差分跨导单元Gm3、全差分跨导单元Gm4、全差分跨导单元Gm5其中，

滤波器的正相输入端Vin⁺与全差分跨导单元Gm1的正相输入端Vin1⁺连接，滤波器的反相输入端Vin^-与全差分跨导单元Gm1的反相输入端Vin1^-连接，全差分跨导单元Gm1的正相输出端Vout1⁺与电容C1的一端、全差分跨导单元Gm2的正相输入端Vin2⁺、全差分跨导单元Gm2的反相输出端Vout2^-、全差分跨导单元Gm3的正相输入端Vin3⁺、全差分跨导单元Gm4的反相输出端Vout4^-连接，全差分跨导单元Gm1的反相输出端Vout1^-与电容C2的一端、全差分跨导单元Gm2的反相输入端Vin2^-、全差分跨导单元Gm2的正相输出端Vout2⁺、全差分跨导单元Gm3的反相输入端Vin3^-、全差分跨导单元Gm4的正相输出端Vout4⁺连接，电容C1的另一端、电容C2的另一端均接地，全差分跨导单元Gm3的正相输出端Vout3⁺与电容C3的一端、全差分跨导单元Gm4的正相输入端Vin4⁺、全差分跨导单元Gm5的正相输入端Vin5⁺、全差分跨导单元Gm5的反相输出端Vout5^-连接，全差分跨导单元Gm3的反相输出端Vout3^-与电容C4的一端、全差分跨导单元Gm4的反相输入端Vin4^-、全差分跨导单元Gm5的反相输入端Vin5^-、全差分跨导单元Gm5的正相输出端Vout5⁺连接，电容C3另一端、电容C4另一端均接地，全差分跨导单元Gm3的正相输出端Vout3⁺与滤波器的正相输出端Vout⁺连接，全差分跨导单元Gm3的正相输出端Vout3^-与滤波器的反相输出端Vout^-连接。

请再参见图2，本实施例低频全差分Gm-C滤波器为二阶巴特沃斯低通滤波器，其基本组成单元为低频全差分Gm-C积分器，低频全差分Gm-C积分器的单位增益频率ω_0dB为：

其中，Gm为低频全差分Gm-C积分器的跨导，C是低频全差分Gm-C积分器中所用的电容值。低频全差分Gm-C滤波器的通带截止频率由低频全差分Gm-C积分器的单位增益频率ω_0dB决定。为了片上实现具有低通带截止频率的全差分Gm-C滤波器，也即实现具有低单位增益频率的全差分Gm-C积分器，考虑到片上所能集成的电容的大小受到限制，则低频全差分Gm-C积分器需要设计具有极低跨导值的跨导单元，一般全差分Gm-C积分器的跨导值在nS量级。

进一步地，全差分跨导单元Gm1、全差分跨导单元Gm2、全差分跨导单元Gm3、全差分跨导单元Gm4、全差分跨导单元Gm5均分别包括源极负反馈电路、伪全差分电路、晶体管M_nA、晶体管M_nB，其中，源极负反馈电路通过晶体管M_nA、晶体管M_nB与伪全差分电路连接。

其中，晶体管M_nA、晶体管M_nB为NMOS晶体管。晶体管M_nA、晶体管M_nB用于调整跨导单元内部共模电压。

进一步地，源极负反馈电路包括电流源I_BIAS1、电流源I_BIAS2、电阻R_S、晶体管M_pA、晶体管M_pB，其中，

跨导单元的正相输入端与晶体管M_pA栅极连接，跨导单元的反相输入端与晶体管M_pB栅极连接，晶体管M_pA的源极与电流源I_BIAS1的输出端、电阻R_S的一端连接，晶体管M_pB的源极与电流源I_BIAS2输出端、电阻R_S的另一端连接，电流源I_BIAS1的输入端、电流源I_BIAS2的输入端分别与电源V_DD连接，晶体管M_pA的漏极与晶体管M_nA栅极、晶体管M_nB漏极连接，晶体管M_nA源极与伪差分电路连接，晶体管M_pB的漏极与晶体管M_nB栅极、晶体管M_nB漏极，晶体管M_nB源极与伪差分电路连接。

具体地，请参再见图3，传统的源极负反馈电路常被用来拓展跨导单元输入电压线性范围，而在这种传统的源极负反馈电路中，直流电流I_BIAS流过电阻R会产生直流电压，从而降低了输入共模电压的上限，而减小输入共模电压上限是极不利于输出共模电压的调节的。

相比于传统的源极负反馈电路，本实施例中改进的源极负反馈电路中，采用了两路相同的电流源I_BIAS1、电流源I_BIAS2，电流源I_BIAS1与电流源I_BIAS2的电流大小均为传统源极负反馈电路中的电流源I_BIAS电流大小的一半；源极负反馈电阻R_S置于电流源I_BIAS1、电流源I_BIAS2之间，负反馈电阻R_S的阻值等于传统源极负反馈电路中使用的两个电阻R的阻值之和。采用改进的源极负反馈电路有效地消除了电阻上的共模电压，从而避免了降低输入共模电压的上限，更便于调节输出共模电压等于输入共模电压以将其置于电源电压VDD和接地端中间的一个电压值附近。

其中，上述跨导单元的正相输入端和反相输入端，具体包括：对于全差分跨导单元Gm1的正相输入端Vin1⁺为滤波器的正相输入端Vin⁺，全差分跨导单元Gm1的反相输入端Vin1^-为滤波器的反相输入端Vin^-；对于全差分跨导单元Gm2的正相输入端Vin2⁺为全差分跨导单元Gm1的正相输出端Vout1⁺、全差分跨导单元Gm2的反相输出端Vout2^-、全差分跨导单元Gm4的反相输出端Vout4^-三者的求和，全差分跨导单元Gm2的反相输入端Vin2^-为全差分跨导单元Gm1的反相输出端Vout1^-、全差分跨导单元Gm2的正相输出端Vout2⁺、全差分跨导单元Gm4的正相输出端Vout4⁺三者的求和；全差分跨导单元Gm3的正相输入端Vin3⁺为全差分跨导单元Gm1的正相输出端Vout1⁺、全差分跨导单元Gm2的反相输出端Vout2^-、全差分跨导单元Gm4的反相输出端Vout4^-三者的求和，全差分跨导单元Gm3的反相输入端Vin3^-为全差分跨导单元Gm1的反相输出端Vout1^-、全差分跨导单元Gm2的正相输出端Vout2⁺、全差分跨导单元Gm4的正相输出端Vout4⁺三者的求和；全差分跨导单元Gm4的正相输入端Vin4⁺为全差分跨导单元Gm3的正相输出端Vout3⁺、全差分跨导单元Gm5的反相输出端Vout5^-二者求和，全差分跨导单元Gm4的反相输入端Vin4^-为全差分跨导单元Gm3的反相输出端Vout3^-、全差分跨导单元Gm5的正相输出端Vout5⁺二者求和；全差分跨导单元Gm5的正相输入端Vin5⁺为全差分跨导单元Gm3的正相输出端Vout3⁺、全差分跨导单元Gm5的反相输出端Vout5^-二者求和，全差分跨导单元Gm5的反相输入端Vin5^-为全差分跨导单元Gm3的反相输出端Vout3^-、全差分跨导单元Gm5的正相输出端Vout5⁺二者求和。

进一步地，伪全差分电路包括晶体管组M_n1、晶体管组M_n2、晶体管组M_n3、晶体管组M_n4、晶体管组M_n5、晶体管组M_n6、晶体管M_p1、晶体管M_p2、晶体管M_p3、晶体管M_p4、晶体管M_pX1、晶体管M_pX2、晶体管M_pX3、晶体管M_pX4，其中，

晶体管组M_n1与晶体管M_nA的源极连接，晶体管组M_n1与晶体管组M_n3、晶体管组M_n5连接，晶体管组M_n2与晶体管M_nB的源极连接，晶体管组M_n2与晶体管组M_n4、晶体管组M_n6连接，晶体管组M_n3与晶体管M_pX1栅极、晶体管M_pX1漏极连接，晶体管组M_n4与晶体管M_pX2的漏极连接，晶体管组M_n5与晶体管M_pX3漏极连接，晶体管组M_n6与晶体管M_pX4漏极、晶体管M_pX4栅极连接，晶体管M_pX1的栅极与晶体管M_pX1的漏极、晶体管M_pX2栅极连接，晶体管M_pX1的源极与晶体管M_p1栅极、晶体管M_p1漏极连接，晶体管M_pX2源极与晶体管M_p2漏极连接，晶体管M_p1栅极与晶体管M_p1漏极、晶体管M_p2栅极连接，晶体管M_p1源极、晶体管M_p2源极均与电源V_DD连接，晶体管M_pX4栅极与晶体管M_pX4漏极、晶体管M_pX3栅极连接，晶体管M_pX4源极与晶体管M_p4栅极、晶体管M_p4漏极连接，晶体管M_pX3源极与晶体管M_p3漏极连接，晶体管M_p4栅极与晶体管M_p4漏极、晶体管M_p3栅极相连接，晶体管M_p3源极、晶体管M_p4源极均与电源V_DD连接，晶体管M_pX3漏极与该跨导单元的正相输出端连接，晶体管M_pX2漏极、晶体管组M_n4与该跨导单元的反相输出端连接。

其中，晶体管组M_n1包括N列第一晶体管子组，每列第一晶体管子组为M个NMOS晶体管依次串联，晶体管组M_n3、晶体管组M_n5分别为P个NMOS晶体管依次串联，M、N、P均为整数，其中，

晶体管组M_n3中P个NMOS晶体管、晶体管组M_n5中P个NMOS晶体管、晶体管组M_n1中M×N个NMOS晶体管栅极相连接且栅极均与晶体管M_nA源极连接；

晶体管组M_n1每列第一晶体管子组的M个NMOS晶体管依次串接于晶体管M_nA与接地端之间；具体连接为：N列第一晶体管子组中，第一列第一晶体管子组的第一个NMOS晶体管漏极与晶体管M_nA源极连接，第一列第一晶体管子组的第一个NMOS晶体管源极与第一列第一晶体管子组的第二个NMOS晶体管漏极连接，第一列第一晶体管子组的第二个NMOS晶体管源极与第一列第一晶体管子组的第三个NMOS晶体管漏极连接，其他第一列第一晶体管子组的NMOS晶体管进行一样的源极、漏极的连接，直至第一列第一晶体管子组的第M个NMOS晶体管源极接地；其他N-1列第一晶体管子组与第一列第一晶体管子组同样的连接方式。

晶体管组M_n3中P个NMOS晶体管依次串接于晶体管M_pX1与地之间；具体连接为：晶体管组M_n3的第一个NMOS晶体管漏极与晶体管M_pX1漏极、晶体管M_pX1栅极连接，晶体管组M_n3的第一个NMOS晶体管源极与晶体管组M_n3的第二个NMOS晶体管漏极连接，晶体管组M_n3的第二个NMOS晶体管源极与晶体管组M_n3的第三个NMOS晶体管漏极连接，其他晶体管组M_n3的NMOS晶体管进行一样的源极、漏极的连接，直至晶体管组M_n3的第P个NMOS晶体管源极接地。

晶体管组M_n5中P个NMOS晶体管依次串接于晶体管M_pX3与接地端之间；具体连接为：晶体管组M_n5的第一个NMOS晶体管漏极与晶体管M_pX3漏极连接，晶体管组M_n5的第一个NMOS晶体管源极与晶体管组M_n5的第二个NMOS晶体管漏极连接，晶体管组M_n5的第二个NMOS晶体管源极与晶体管组M_n5的第三个NMOS晶体管漏极连接，其他晶体管组M_n5的NMOS晶体管进行一样的源极、漏极的连接，直至晶体管组M_n5的第P个NMOS晶体管源极接地。

其中，晶体管组M_n2包括N列第二晶体管子组，每列第二晶体管子组为M个NMOS晶体管依次串联，晶体管组M_n4、晶体管组M_n6分别为P个NMOS晶体管依次串联，M、N、P均为整数，其中，

晶体管组M_n4中P个NMOS晶体管、晶体管组M_n6中P个NMOS晶体管、晶体管组M_n2中M×N个NMOS晶体管栅极相连接且栅极均与晶体管M_nB源极连接；

晶体管组M_n2中每列第二晶体管子组的M个NMOS晶体管依次串接于晶体管M_nB与接地端之间；具体连接为：N列第二晶体管子组中，第一列第二晶体管子组的第一个NMOS晶体管漏极与晶体管M_nB源极连接，第一列第二晶体管子组的第一个NMOS晶体管源极与第一列第二晶体管子组的第二个NMOS晶体管漏极连接，第一列第二晶体管子组的第二个NMOS晶体管源极与第一列第二晶体管子组的第三个NMOS晶体管漏极连接，其他第一列第二晶体管子组的NMOS晶体管进行一样的源极、漏极的连接，直至第一列第二晶体管子组的第M个NMOS晶体管源极接地；其他N-1列第二晶体管子组与第一列第二晶体管子组同样的连接方式。

晶体管组M_n4中P个NMOS晶体管依次串接于晶体管M_pX2与接地端之间；具体连接为：晶体管组M_n4的第一个NMOS晶体管漏极与晶体管M_pX2漏极连接，晶体管组M_n4的第一个NMOS晶体管源极与晶体管组M_n4的第二个NMOS晶体管漏极连接，晶体管组M_n4的第二个NMOS晶体管源极与晶体管组M_n4的第三个NMOS晶体管漏极连接，其他晶体管组M_n4的NMOS晶体管进行一样的源极、漏极的连接，直至晶体管组M_n4的第P个NMOS晶体管源极接地。

晶体管组M_n6中P个NMOS晶体管依次串接于晶体管M_pX4与接地端之间；具体连接为：晶体管组M_n6的第一个NMOS晶体管漏极与晶体管M_pX4漏极、晶体管M_pX4栅极连接，晶体管组M_n6的第一个NMOS晶体管源极与晶体管组M_n6的第二个NMOS晶体管漏极连接，晶体管组M_n6的第二个NMOS晶体管源极与晶体管组M_n6的第三个NMOS晶体管漏极连接，其他晶体管组M_n6的NMOS晶体管进行一样的源极、漏极的连接，直至晶体管组M_n6的第P个NMOS晶体管源极接地。

其中，晶体管M_p1、晶体管M_p2、晶体管M_p3、晶体管M_p4均为PMOS晶体管，且晶体管M_p1、晶体管M_p2、晶体管M_p3、晶体管M_p4为共源极组态。

其中，晶体管M_pX1、晶体管M_pX2、晶体管M_pX3、晶体管M_pX4均为PMOS晶体管，且晶体管M_pX1、晶体管M_pX2、晶体管M_pX3、晶体管M_pX4为共栅极组态。

具体地，晶体管组M_n1、晶体管组M_n2、晶体管组M_n3、晶体管组M_n4、晶体管组M_n5、晶体管组M_n6中，晶体管组M_n1、晶体管组M_n2、晶体管组M_n3、晶体管组M_n4、晶体管组M_n5、晶体管组M_n6形成两组NMOS串并联电流镜，第一组串并联电流镜由晶体管组M_n1、晶体管组M_n3、晶体管组M_n5组成，第二组串并联电流镜由晶体管组M_n2、晶体管组M_n4、晶体管组M_n6组成，每组串并联电流镜均实现了1/(P×M/N)的电流镜像比，使用串并联电流镜对输入晶体管M_pA、晶体管M_pB上产生的电流进行缩小，从而等效地减小了跨导单元的输出跨导。其中，两组串并联电流镜中的NMOS晶体管是统一的，两组串并联电流镜中NMOS晶体管数量可以根据实际需要进行适当的改变。

进一步地，晶体管M_p1、晶体管M_p2、晶体管M_p3、晶体管M_p4、晶体管M_pX1、晶体管M_pX2、晶体管M_pX3、晶体管M_pX4形成两组PMOS共源共栅电流镜，第一组共源共栅电流镜由晶体管M_p1、晶体管M_p3、晶体管M_pX1、晶体管M_pX3组成，第二组共源共栅电流镜由晶体管M_p2、晶体管M_p4、晶体管M_pX2、晶体管M_pX4组成。本实施例采用PMOS共源共栅电流镜而不采用PMOS简单的电流镜的原因是PMOS共源共栅电流镜中的共栅极晶体管M_pX1、晶体管M_pX2、晶体管M_pX3、晶体管M_pX4可以有效地降低输出共模电压，从而便于调节跨导单元的输出共模电压等于输入共模电压。其中，晶体管M_p1、晶体管M_p2、晶体管M_p3、晶体管M_p4为共源极PMOS晶体管，晶体管M_pX1、晶体管M_pX2、晶体管M_pX3、晶体管M_pX4为共栅极PMOS晶体管；两组共源共栅电流镜中的共源极的PMOS晶体管是统一的，共栅极的PMOS晶体管是统一的。

进一步地，两组NMOS串并联电流镜、两组PMOS共源共栅电流镜共同形成了两个相互反相的单端输出，即本实施例的伪全差分电路。在这种伪全差分电路中，由于伪全差分电路的本质还是单端输出电路，所以本实施例中伪全差分电路不需要共模反馈电路来确定共模输出电压。而在传统的全差分电路中需要共模反馈电路来确定输出共模电压，共模反馈电路的增加不仅增加了电路设计的复杂度，还增加了电路的功耗。本实施例采用了基于串并联电流镜的伪全差分电路，避免了使用全差分电路的共模反馈电路来确定输出共模电压，从而不仅降低了电路设计的复杂度，还降低了功耗。

本实施例的低频全差分Gm-C滤波器设计的基本流程如下：

首先设计出相应的无源RLC滤波器电路，其次采用信号流图变换(Signal FlowGraph，简称SFG)法将无源RLC滤波器电路转换为与之对应的有源Gm-C滤波器电路，最后设计低频全差分Gm-C积分器以及其具有极低跨导值的全差分跨导单元Gm1、全差分跨导单元Gm2、全差分跨导单元Gm3、全差分跨导单元Gm4、全差分跨导单元Gm5，完成本实施例低频全差分Gm-C滤波器设计。低频全差分Gm-C滤波器设计中，SFG变换的使用不仅极大地简化了低频全差分Gm-C滤波器电路的设计过程，而且所得到的低频全差分Gm-C滤波器对电路单元中局部器件参数的波动不敏感。

其中，无源RLC滤波器电路通过滤波器设计软件(Filter Solutions)实现，只需要输入设计滤波器类型、滤波器阶数和对应的滤波器截止频率，滤波设计软件就会根据输入的滤波器类型、滤波器阶数和滤波器截止频率给出对应的RLC无源滤波器电路。本实施例因为是对ECG信号采集的滤波应用，ECG信号的频率范围主要集中在几十Hz到100Hz附近，所以本实施例在滤波器设计软件中输入的滤波器截止频率需要大于ECG信号的频率。

优选地，滤波器设计软件中输入的滤波器类型为巴特沃斯低通滤波器，滤波器阶数为2，滤波器截止频率为150Hz。

请参见图5，图5为本发明实施例提供的全差分跨导单元的跨导特性仿真曲线示意图。传统的低频全差分Gm-C滤波器中的极低跨导单元一般采用串并联电流镜的方式降低跨导值，输入晶体管的偏置电流一般在nA量级，这样的晶体管是工作在亚阈区的。因为在栅源电压一定的情况下处于亚阈区的MOS晶体管的跨导与其通过的电流成正比，处于饱和区的MOS晶体管的跨导与通过的电流的平方根成正比，所以相比于饱和区的MOS晶体管，亚阈区的MOS晶体管跨导更容易受通过的电流变化影响，从而导致全差分跨导单元的输入电压线性范围很低(一般为几十mV)。请再参见图5，本实施例提供的全差分跨导单元的跨导值为2.9nS，全差分跨导单元的输入电压线性范围约为±425mV。可见，改进后的全差分跨导单元减小了跨导单元输出的跨导值，使全差分跨导单元具有极低的跨导值，同时也拓展了全差分跨导单元输入电压的线性范围。跨导Gm定义为输出电流的变化量与输入电压的变化量的比值，即图5中对应直线的斜率。

请参见图6，图6为本发明实施例提供的一种低频全差分Gm-C滤波器的幅频特性仿真曲线示意图。可见，本实施例设计的Gm-C滤波器的通带增益为-6dB，-3dB截止频率定义为比通带增益低3dB处所对应的频率，即如图6所示的通带增益为-9dB处，则-3dB截止频率为158Hz，与本实施例最初设计的滤波器输入截止频率150Hz基本一致。

综上所述，本实施例实现了一种在极低跨导值下的全差分Gm-C滤波器设计。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (8)

1.一种应用于ECG信号采集的低频全差分Gm-C滤波器，其特征在于，包括跨导单元、电容C1、电容C2、电容C3、电容C4，所述跨导单元包括全差分跨导单元Gm1、全差分跨导单元Gm2、全差分跨导单元Gm3、全差分跨导单元Gm4、全差分跨导单元Gm5，其中，

滤波器的正相输入端与所述全差分跨导单元Gm1的正相输入端连接，滤波器的反相输入端与所述全差分跨导单元Gm1的反相输入端连接，所述全差分跨导单元Gm1的正相输出端与所述电容C1的一端、所述全差分跨导单元Gm2的正相输入端、所述全差分跨导单元Gm2的反相输出端、所述全差分跨导单元Gm3的正相输入端、所述全差分跨导单元Gm4的反相输出端连接，所述全差分跨导单元Gm1的反相输出端与所述电容C2的一端、所述全差分跨导单元Gm2的反相输入端、所述全差分跨导单元Gm2的正相输出端、所述全差分跨导单元Gm3的反相输入端、所述全差分跨导单元Gm4的正相输出端连接，所述电容C1的另一端、所述电容C2的另一端均接地，所述全差分跨导单元Gm3的正相输出端与所述电容C3的一端、所述全差分跨导单元Gm4的正相输入端、所述全差分跨导单元Gm5的正相输入端、所述全差分跨导单元Gm5的反相输出端连接，所述全差分跨导单元Gm3的反相输出端与所述电容C4的一端、所述全差分跨导单元Gm4的反相输入端、所述全差分跨导单元Gm5的反相输入端、所述全差分跨导单元Gm5的正相输出端连接，所述电容C3另一端、所述电容C4另一端均接地，所述全差分跨导单元Gm3的正相输出端与滤波器的正相输出端连接，所述全差分跨导单元Gm3的反相输出端与滤波器的反相输出端连接；

所述全差分跨导单元Gm1、所述全差分跨导单元Gm2、所述全差分跨导单元Gm3、所述全差分跨导单元Gm4、所述全差分跨导单元Gm5均分别包括源极负反馈电路、伪全差分电路、晶体管M_nA、晶体管M_nB，所述源极负反馈电路通过所述晶体管M_nA、所述晶体管M_nB与所述伪全差分电路连接，所述伪全差分电路包括晶体管组M_n1、晶体管组M_n2、晶体管组M_n3、晶体管组M_n4、晶体管组M_n5、晶体管组M_n6、晶体管M_p1、晶体管M_p2、晶体管M_p3、晶体管M_p4、晶体管M_pX1、晶体管M_pX2、晶体管M_pX3、晶体管M_pX4，其中，

所述晶体管组M_n1与所述晶体管M_nA的源极连接，所述晶体管组M_n1与所述晶体管组M_n3、所述晶体管组M_n5连接，所述晶体管组M_n2与所述晶体管M_nB的源极连接，所述晶体管组M_n2与所述晶体管组M_n4、所述晶体管组M_n6连接，所述晶体管组M_n3与所述晶体管M_pX1栅极、所述晶体管M_pX1漏极连接，所述晶体管组M_n4与所述晶体管M_pX2的漏极连接，所述晶体管组M_n5与所述晶体管M_pX3漏极连接，所述晶体管组M_n6与所述晶体管M_pX4漏极、所述晶体管M_pX4栅极连接，所述晶体管M_pX1的栅极与所述晶体管M_pX1的漏极、所述晶体管M_pX2栅极连接，所述晶体管M_pX1的源极与所述晶体管M_p1栅极、所述晶体管M_p1漏极连接，所述晶体管M_pX2源极与所述晶体管M_p2漏极连接，所述晶体管M_p1栅极与所述晶体管M_p1漏极、所述晶体管M_p2栅极连接，所述晶体管M_p1源极、所述晶体管M_p2源极均与电源V_DD连接，所述晶体管M_pX4栅极与所述晶体管M_pX4漏极、所述晶体管M_pX3栅极连接，所述晶体管M_pX4源极与所述晶体管M_p4栅极、所述晶体管M_p4漏极连接，所述晶体管M_pX3源极与所述晶体管M_p3漏极连接，所述晶体管M_p4栅极与所述晶体管M_p4漏极、所述晶体管M_p3栅极相连接，所述晶体管M_p3源极、所述晶体管M_p4源极均与电源V_DD连接，所述晶体管M_pX3漏极与所述跨导单元的正相输出端连接，所述晶体管M_pX2漏极与所述跨导单元的反相输出端连接。

2.根据权利要求1所述的滤波器，其特征在于，所述源极负反馈电路包括电流源I_BIAS1、电流源I_BIAS2、电阻R_S、晶体管M_pA、晶体管M_pB，其中，

所述跨导单元的正相输入端与所述晶体管M_pA栅极连接，所述跨导单元的反相输入端与所述晶体管M_pB栅极连接，所述晶体管M_pA的源极与所述电流源I_BIAS1的输出端、所述电阻R_S的一端连接，所述晶体管M_pB的源极与所述电流源I_BIAS2输出端、所述电阻R_S的另一端连接，所述电流源I_BIAS1的输入端、电流源I_BIAS2的输入端均与电源V_DD连接，所述晶体管M_pA的漏极与所述晶体管M_nA栅极、所述晶体管M_nA漏极连接，所述晶体管M_pB的漏极与所述晶体管M_nB栅极、所述晶体管M_nB漏极连接。

3.根据权利要求1所述的滤波器，其特征在于，所述晶体管组M_n1包括N列第一晶体管子组，每列所述第一晶体管子组包括M个NMOS晶体管依次串联，所述晶体管组M_n3、所述晶体管组M_n5分别包括P个NMOS晶体管依次串联，M、N、P均为整数，其中，

所述晶体管组M_n3中P个NMOS晶体管、所述晶体管组M_n5中P个NMOS晶体管、所述晶体管组M_n1中M×N个NMOS晶体管栅极相连接；

所述晶体管组M_n1中每列所述第一晶体管子组的M个NMOS晶体管依次串接于所述晶体管M_nA与接地端之间；

所述晶体管组M_n3中P个NMOS晶体管依次串接于所述晶体管M_pX1与接地端之间；

所述晶体管组M_n5中P个NMOS晶体管依次串接于所述晶体管M_pX3与接地端之间。

4.根据权利要求1所述的滤波器，其特征在于，所述晶体管组M_n2包括N列第二晶体管子组，每列所述第二晶体管子组为M个NMOS晶体管依次串联，所述晶体管组M_n4、所述晶体管组M_n6分别为P个NMOS晶体管依次串联，M、N、P均为整数，其中，

所述晶体管组M_n4中P个NMOS晶体管、所述晶体管组M_n6中P个NMOS晶体管、所述晶体管组M_n2中M×N个NMOS晶体管栅极相连接；

所述晶体管组M_n2中每列所述第二晶体管子组的M个NMOS晶体管依次串接于所述晶体管M_nB与接地端之间；

所述晶体管组M_n4中P个NMOS晶体管依次串接于所述晶体管M_pX2与接地端之间；

所述晶体管组M_n6中P个NMOS晶体管依次串接于所述晶体管M_pX4与接地端之间。

5.根据权利要求1所述的滤波器，其特征在于，所述晶体管M_p1、所述晶体管M_p2、所述晶体管M_p3、所述晶体管M_p4均为PMOS晶体管。

6.根据权利要求1所述的滤波器，其特征在于，所述晶体管M_p1、所述晶体管M_p2、所述晶体管M_p3、所述晶体管M_p4为共源极组态。

7.根据权利要求1所述的滤波器，其特征在于，所述晶体管M_pX1、所述晶体管M_pX2、所述晶体管M_pX3、所述晶体管M_pX4均为PMOS晶体管。

8.根据权利要求1所述的滤波器，其特征在于，所述晶体管M_pX1、所述晶体管M_pX2、所述晶体管M_pX3、所述晶体管M_pX4为共栅极组态。

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