JP5083845B2 - 半導体差動増幅器 - Google Patents

Description

本発明は、半導体差動増幅器に関するものである。

半導体増幅器は、アナログ信号の増幅に広く用いられており、特に半導体差動増幅器は、図１のような電流源１０１を伴う差動対１０２で構成されるものを基本とする。
ＣＭＯＳ集積回路の発展により、ディジタル回路とアナログ回路が同一のＣＭＯＳ集積回路基板上に集積されるようになった。同一の基板上で多種類の回路が集積されることは、システムの小型化と製品価格の削減を可能とする。

ところで、集積回路の発展は、素子微細化によって支えられてきた。素子微細化は、特に集積回路の主要部分であるディジタル回路を高性能化する。すなわち、動作速度が向上し、消費電力が低減し、素子面積が減少する。アナログ回路においては、素子微細化によって遮断周波数向上という恩恵がもたらされる。
しかしながら、アナログ回路設計に課せられる制約も、同時に多くなってくる。その一つが、電源電圧のスケーリングによって生ずる同相レンジの減少である。すなわち、素子寸法を縮小するのに伴い、電源電圧も低下させる必要が出てくるが、これを行うとき、閾値電圧の低減を行わなければ、入力レンジが著しく制限される。また、電源電圧をスケールダウンすることにより、出力では縦列接続されたトランジスタが飽和領域で動作しなくなってくる。図１では、電流源１０１をＭＯＳＦＥＴで実装する場合にこの問題が表面化してくる。

この設計条件における矛盾は、特に、低消費電力型のシステムで顕著に現れる。すなわち、低消費電力を指向する集積回路においては、ディジタル回路部での漏れ電流を防ぐために、閾値電圧を高く保つ設計がなされる。このような集積回路上でアナログ部も集積しようとする場合には、何らかの工夫が必要となる。
一つの解決方法としては、ディジタル回路本体とは別に、入出力回路用として準備された、耐圧の高いトランジスタを用いて動作させることである。しかし、高耐圧のトランジスタはゲート酸化膜が厚く、ゲート長を短くできないため、遮断周波数が下がってしまう。

また、アナログ部のみ閾値電圧を低くする方法も考えられるが、プロセスステップが増加する。この問題は、バルクプレーナＭＯＳＦＥＴが素子微細化に対応できなくなった場合に有効性が期待されるフィン型ＦＥＴにおいては、特に問題となる。すなわち、フィン型ＦＥＴにおいては、閾値電圧を変えるためにはゲート仕事関数を変える必要があり、これを同一基板上で行うには相当のプロセスコスト増大が見込まれるからである。

加えて、仮に閾値電圧の問題を解決しても、出力における信号振幅減少の問題は解決できない。この問題の解決のためには、回路構成にも工夫を凝らす必要がある。
この問題を解決する方法として、バルクプレーナＭＯＳＦＥＴにおいて、基板バイアスを利用する方法が非特許文献１に提案されている。すなわち、基板バイアス効果により閾値電圧を低減する方法である。

同非特許文献１には次の２つの方法が開示されている。
第１の方法は、図２のように差動増幅器の差動対入力トランジスタにおいて、順バイアスＶ_ref0を基板端子に印加し、閾値電圧を見かけ上下げる手法である。また、出力電圧振幅を確保するために、縦列接続されたトランジスタを利用しない。しかし、バルクプレーナＭＯＳＦＥＴでは、基板バイアスとして大きな順バイアスを印加することができない。このため入力電圧範囲も制限を受ける。

同非特許文献１に開示されている第２の方法は、図３のように出力の同相成分を検出し、基板バイアスとしてこれを差動対の入力トランジスタのゲートに供給するものである。これも同様に、帰還電圧の範囲が制限される。
ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．４０，Ｎｏ．１２，ｐｐ．２３７３−２３８７，Ｄｅｃｅｍｂｅｒ ２００５.

したがって、本発明が解決しようとする課題は、広範囲にわたり閾値調整用バイアスを利用可能にし、半導体差動増幅器の入力電圧振幅を、電源電位から接地電位までに広げることである。更に、このすべての電圧範囲で同相分を除去しつつ、自動的に差動対の飽和領域での動作を保証する回路を提供することである。

上記課題は次のような手段により解決される。
〔１〕半導体差動増幅器において、差動対本体を構成する同一導電型の第１及び第２の４端子フィン型ＦＥＴと、この第１及び第２の４端子フィン型ＦＥＴと同一特性を有し、この第１及び第２の４端子フィン型ＦＥＴと同一の入力信号が入力される同一導電型の第３及び第４の４端子フィン型ＦＥＴとを含み、この第３及び第４の４端子フィン型ＦＥＴのそれぞれのドレイン端子とそれぞれの第２のゲートは電流源に接続された同一ノードに結合されるとともにこの第１及び第２の４端子フィン型ＦＥＴの両方の第２ゲートに接続されていることを特徴とする。

〔２〕上記〔１〕に記載の半導体差動増幅器において、上記差動対本体の第１の４端子フィン型ＦＥＴに接続される第１の電流源負荷と、第２の４端子フィン型ＦＥＴに接続される第２の電流源負荷は、上記第１ないし第４の４端子フィン型ＦＥＴとは異なる導電型の第５及び第６の３端子フィン型ＦＥＴで構成されており、この第５及び第６の３端子フィン型ＦＥＴのゲートには、差動対の第１及び第２の４端子フィン型ＦＥＴから出力される同相分に比例する電圧が入力されることを特徴とする。

この半導体差動増幅器により、電源電位から接地電位まで全域で差動入力の受付が可能となる。仮に本来デバイスがオフとなる０Ｖに極めて近い入力同相分が入力されたとしても、入力同相分検出回路が適正に働き、差動対入力トランジスタをオン状態とし、そのオン状態を第１のゲートから入力された差動分で変調させることにより、差動対を動作させることが可能となる。

また、差動対の入力トランジスタにおいて、自動的に閾値電圧を調整しつつ、同相成分を除去し、出力同相レベルを保つ効果が得られるため、一般的な差動対として多用されるテール電流源が不要となり、縦列接続されたトランジスタを減らすことができる。そして、結果として出力振幅を最大化することが可能となる。
更に、差動対本体と入力同相分検出回路を、特に本明細書で開示する実施例に準じて設計することにより、差動対の各トランジスタが飽和領域で動作させられる。これにより、常に差動対は高利得を実現するようになる。

更にまた、電流源負荷において行われる同相帰還の効果により、差動対入力トランジスタにおける同相分除去が不可能になった場合にも同相分を除去し、出力同相レベルの変動を抑えることが可能になる。すなわち、差動増幅動作がより確実に行われる。
以上の回路機能により、電源電圧のスケーリングに対して閾値電圧のスケーリングが可能でない場合に必要な、入力同相レンジの確保と出力信号振幅の最大化が同時に可能となる。更に、電源電圧を極限まで低下させようとする場合にも有効性を発揮する。

また、以上の回路機能は、フィン型ＦＥＴの結合された２つのゲートを切り離しただけの素子、４端子フィン型ＦＥＴによって実現可能となるため、本発明の利用により、４端子フィン型ＦＥＴを用いた集積回路での低消費電力ディジタル回路とアナログ回路の同一基板上への集積を低コストで実現可能にすることができる。

本発明の半導体差動増幅器は、前記差動対本体を構成する同一導電型の第１及び第２の４端子フィン型ＦＥＴと、該第１及び第２の４端子フィン型ＦＥＴと同一特性を有し、該第１及び第２の４端子フィン型ＦＥＴと同一の入力信号が入力される同一導電型の第３及び第４の４端子フィン型ＦＥＴとを含み、該第３及び第４の４端子フィン型ＦＥＴのそれぞれのドレイン端子とそれぞれの第２のゲートは電流源に接続された同一ノードに結合されるとともに該第１及び第２の４端子フィン型ＦＥＴの両方の第２ゲートに接続されている。

以下、実施形態を引用して本発明の半導体差動増幅器を詳細に説明する。
（第１の実施形態）
本発明で開示する、最も基本的な回路構成を図４に示す。図４において、４０１は差動対本体を示し、４０２は入力同相分検出回路を示す。入力同相分検出回路の出力Ｖ_CM1 を４０１の端子Ｖ_G2に入力すれば、最も基本的な半導体差動増幅器が構成される。

ここで、ｎ型の４端子フィン型ＦＥＴであるＭ１１、Ｍ１２、Ｍ２１、Ｍ２２は図５の５０１に示すような素子構造を持つ。Ｍ１１、Ｍ１２、Ｍ２１、Ｍ２２の回路図上のシンボルは、５０２になる。同素子は、通常のフィン型ＦＥＴの結合されたゲートを第１のゲート５０３と第２のゲート５０４に分離することによって作製される。
本明細書において第１のゲートには信号が入力し、第２のゲートには閾値制御のための信号が入力される。

なお図５において５０１、５１１は、それぞれｎ型の４端子フィン型ＦＥＴ、ｐ型の４端子フィン型ＦＥＴを示すシンボルである。
また第１及び第２のゲートが互いに接続された４端子フィン型ＦＥＴは、３端子フィン型ＦＥＴと呼ばれている。
入力同相分検出回路４０２は入力信号Ｖ_i+、Ｖ_i-のうちに含まれる同相分Ｖ_CMi [ ＝（Ｖ_i+＋Ｖ_i-）／２] が大きければ出力電位Ｖ_CM1 を低め、逆に同相分が小さければＶ_CM1 を高める。すなわち、Ｖ_CM1 はＶ_CMi に対して単調減少となる。

Ｖ_CM1 がＶ_G2に入力されると、Ｖ_CMi の増加による出力同相成分Ｖ_CMO [ ＝（Ｖ_O+＋Ｖ_O-）／２] の増加を抑える働きとなる。すなわち、Ｖ_CMO を一定に保つ動作は、差動対本体及び入力同相分検出回路の動作で実現されることとなる。
（第２の実施形態）
図６に示すのは、入力同相分検出回路４０２の電流源負荷と、差動対本体４０１の電流源負荷をｐ型の３端子フィン型ＦＥＴであるＭ３１、Ｍ３２、Ｍ４によって実現し、かつ、このｐ型の３端子フィン型ＦＥＴに共通の参照電圧を加えることによって実現される、第１の実施形態をより詳細に記述したものである。ただし、入力同相分Ｖ_CMi が大きくなりすぎるとＶ_CM1 が接地電位に近づき、Ｍ１１、Ｍ１２による同相除去動作が不可能となり、Ｍ１１、Ｍ１２は線形動作を開始する。
（第３の実施形態）
この問題を解決する方法を図７に示す。
すなわち、ｐ型の４端子フィン型ＦＥＴであるＭ３１、Ｍ３２のゲートには、ｎ型の３端子フィン型ＦＥＴであるＭ５１、Ｍ５２、Ｍ５３により生成される同相帰還信号Ｖ_CM3 が入力される。よって、Ｍ１１、Ｍ１２、Ｍ２１、Ｍ２２による同相除去動作ができない場合にも、差動対本体４０１では飽和領域動作が維持され、出力同相電位を保つことが可能となる。
（第４の実施形態）
第２の実施形態の問題を解決する別の手法としては、ｎ型の４端子フィン型ＦＥＴであるＭ６１、Ｍ６２及びｐ型の３端子フィン型ＦＥＴであるＭ７、Ｍ８１、Ｍ８２で構成される回路を付け加える、図８の回路構成である。ｎ型の４端子フィン型ＦＥＴであるＭ２１、Ｍ２２とＭ６１、Ｍ６２は同一寸法で作製され、ｐ型の３端子フィン型ＦＥＴであるＭ４とＭ７は同一寸法で作製される。Ｖ_CM1 の出力が接地電位に近くなると、Ｖ_CM3 が下がり始め、下がりすぎた出力同相電位を保つことができる。

なお、本発明が適用される系において、電源電圧の高さに余裕がある場合には、カスコード構成、折り返しカスコード構成にし、２段目にたて積み構成を使わない増幅器を設置することによって、ゲインと出力振幅を両立させられることはいうまでもない。
第３の実施形態について、実際に設計を行った場合の各電圧の静特性を図９に示す。
Ｍ２１、Ｍ２２は、同図中の曲線Ｖ_G2＝Ｖ_CM1 の区間I乃至IVで第１のゲート
Ｇ１と第２のゲートＧ２は、図中に示すような動作領域に存在する。また直線ＡはＭ１１、Ｍ１２、Ｍ２１、Ｍ２２の第２のゲートにおける閾値電圧Ｖ_TH,G2 の第１のゲートの電圧Ｖ_G1に対する依存性を示し、直線ＢはＭ１１、Ｍ１２、Ｍ２１、Ｍ２２の第１のゲートにおける閾値電圧Ｖ_TH,G2 の第１のゲートの電圧Ｖ_G2に対する依存性を示す。すなわち、図中Δ_OVG2は第２のゲートにおいて飽和領域動作が行われるのに必要な最低のドレイン電圧を示し、Δ_OVG1は第１のゲートにおいて飽和領域動作が行われるのに必要な最低のドレイン電圧を示す。ここで、点ｃはＶ_CM1 ＝Δ_OVG1を与え、これより大きなＶ_CMi が入力されるとＶ_CM1 ＜Δ_OVG1となる。したがって、点ｃよりも大きなＶ_CMi ではＭ２１、Ｍ２２は線形領域動作に入る。

Ｍ１１、Ｍ１２とＭ２１、Ｍ２２はゲート電圧の条件が同じであるから、Ｍ１１、Ｍ１２とＭ３１、Ｍ３２のＷ／Ｌの比がＭ２１、Ｍ２２とＭ４のＷ／Ｌの比の半分に作られていれば、最低でもＭ１１、Ｍ１２は領域I乃至III で飽和領域
動作が保証される。なお、実施例は、この条件のとおりにＷ／Ｌを設定し、Ｖ_th＝０．３５Ｖを考慮して、Ｖ_ref1＝０．５Ｖとしたものである。

更に、領域ＩＶでは、同相帰還が強く働き始め、Ｍ１１、Ｍ１２が飽和領域動作を確保する。よって、すべてのＶ_CMi においてＭ１１、Ｍ１２の飽和領域動作が確保される。この結果、小信号利得を大きくすることが可能となる。

本発明の半導体差動増幅器は、４端子フィン型ＦＥＴを用いた集積回路での低消費電力ディジタル回路とアナログ回路の同一基板上への集積を低コストで実現できる半導体差動増幅器として利用可能である。

従来の半導体差動増幅器の構成図である。 非特許文献１に開示された第１の半導体差動増幅器を示す図である。 非特許文献１に開示された第２の半導体差動増幅器を示す図である。 本発明の参考例を示す最も基本的な半導体差動増幅器を示す図である。 本発明に用いられる４端子フィン型ＦＥＴの模式図とシンボルを示す図である。 図４に示す増幅器を更に具体的化した半導体差動増幅器を示す図である。 本発明の第１実施例を示す図６に示す増幅器に同相帰還を付け加えた半導体差動増幅器を示す図である。 図７に示す増幅器とは異なる方法で改良を加えた半導体差動増幅器を示す図である。 図７に示す半導体差動増幅器の実施例における同相成分についての静特性を示す図である。

１０１ 半導体差動増幅器のテール電流源
１０２ 最も基本的な半導体差動増幅器
４０１ 差動対本体
４０２ 入力同相分検出回路
５０１ ４端子フィン型ＦＥＴの素子模式図
５０２ Ｐチャンネル４端子フィン型ＦＥＴのシンボル
５０３ ４端子フィン型ＦＥＴの第１のゲート
５０４ ４端子フィン型ＦＥＴの第２のゲート
５０５、５０６ ゲート酸化膜
５０７ 半導体フィン構造
５０９ 埋め込み酸化膜
５１０ 半導体基板
５１１ Ｐチャンネル４端子フィン型ＦＥＴのシンボル
Ｖ_i+、Ｖ_i- 入力差動信号
Ｖ_O+、Ｖ_O- 出力差動信号
Ｖ_CMi 入力差動信号に含まれる同相分
Ｖ_CMO 出力差動信号に含まれる同相分
Ｖ_G2 差動対入力トランジスタ対の第２ゲート端子
Ｖ_CM1 、Ｖ_CM2 、Ｖ_CM3 同相分計算に用いられる各ノードの電位
Ｖ_ref0、Ｖ_ref1、Ｖ_ref2 一定の参照電圧
Δ_ovG1、Δ_ovG2 第１ゲートＧ１、第２ゲートＧ２で飽和領域動作にそれぞれ必要なソース・ドレイン間電圧の最低値

Claims (2)

1. 差動対本体を構成する同一導電型の第１及び第２の４端子フィン型ＦＥＴと、該第１及び第２の４端子フィン型ＦＥＴと同一特性を有し、該第１及び第２の４端子フィン型ＦＥＴと同一の入力信号が入力される同一導電型の第３及び第４の４端子フィン型ＦＥＴとを含み、該第３及び第４の４端子フィン型ＦＥＴのそれぞれのドレイン端子とそれぞれの第２のゲートは電流源に接続された同一ノードに結合されるとともに該第１及び第２の４端子フィン型ＦＥＴの両方の第２ゲートに接続されていることを特徴とする半導体差動増幅器。
2. 上記差動対本体の第１の４端子フィン型ＦＥＴに接続される第１の電流源負荷と、第２の４端子フィン型ＦＥＴに接続される第２の電流源負荷は、上記第１ないし第４の４端子フィン型ＦＥＴとは異なる導電型の第５及び第６の３端子フィン型ＦＥＴで構成されており、該第５及び第６の３端子フィン型ＦＥＴのゲートには、差動対の第１及び第２の４端子フィン型ＦＥＴから出力される同相分に比例する電圧が入力されることを特徴とする請求項１に記載の半導体差動増幅器。