JPH09294026A

JPH09294026A - 半導体回路

Info

Publication number: JPH09294026A
Application number: JP10751896A
Authority: JP
Inventors: Junji Ito; 順治伊藤
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1996-04-26
Filing date: 1996-04-26
Publication date: 1997-11-11

Abstract

(57)【要約】【課題】歪み特性を悪化させることなく、電源電圧の
低い増幅器や周波数変換回路を提供する。【解決手段】電源と接地との間に、接地側から順に、
しきい値が相対的に浅いＦＥＴで構成される第１ＦＥＴ
１１と、しきい値が相対的に深いＦＥＴで構成される第
２ＦＥＴ１２とを直列に配設し、増幅器を構成する。ま
た、第１ＦＥＴ１１のゲート−入力端子１６間に入力整
合回路１４を設け、第２ＦＥＴ１２のドレイン−出力端
子１７間に出力整合回路１５を設ける。増幅器の動作電
流がしきい値の浅い第１ＦＥＴの０バイアス点でのドレ
イン電流によって設定されることを利用して、電源電圧
を低電圧化できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高周波信号を受け
る受信回路、特に低電圧動作通信用無線機に適した受信
回路に関するものである。

【０００２】

【従来の技術】近年、携帯電話無線機等の通信機機の小
型，軽量，低価格化が進んでいる。携帯機器の小型化を
進めるためには、部品の消費電力を下げ、搭載する電池
を出来るだけ小さくする方法が効果的であり、これを実
現するために低消費電流で優れた高周波特性を有するガ
リウムひ素（以下ＧａＡｓと呼ぶ）ショトキィーゲート
電界効果型トランジスタ（以下ＭＥＳＦＥＴと呼ぶ）を
用いた半導体回路が広く用いられている。

【０００３】特に、低消費電流で優れた高周波特性を有
するＧａＡｓＭＥＳＦＥＴを利用した回路では、一般に
負のゲートバイアス電圧により電流を制御する方式が採
られており、ソース電圧をゲート電圧よりも高い電圧に
することによって単一電源回路でゲート−ソース間にこ
の負電圧を供給するようにしている。

【０００４】以下、図面を参照しながら、ＧａＡｓＭＥ
ＳＦＥＴを搭載した従来の受信回路の一例について説明
する。

【０００５】図９は、受信回路に内蔵される従来のＧａ
ＡｓＭＥＳＦＥＴを用いた増幅器の構成を示す電気回路
図である。同図において、符号１０１はデプレッション
型ＦＥＴで構成され、かつ２つの第１，第２ゲートＧ
１，Ｇ２を備えたデュアルゲート型のＦＥＴを示す。符
号１０２はバイアス抵抗体を示し、符号１０３は高周波
信号を接地に逃すためのバイパスコンデンサを示し、符
号１０４は入力整合回路を示し、符号１０５は出力整合
回路を示す。また、符号１０６は数キロオームの抵抗値
を有する抵抗体を示し、この抵抗体１０６を介してＦＥ
Ｔ１０１の第１ゲートＧ１が接地されている。また、Ｆ
ＥＴ１０１の第２ゲートＧ２はソースに接続されてお
り、出力側から入力への分離度を向上させている。

【０００６】以下、以上のように構成された増幅回路の
動作について説明する。

【０００７】ＦＥＴ１０１の動作電流はＦＥＴ１０１の
しきい値とバイアス抵抗体１０２によるバイアス抵抗に
よって設定される。図１０は、ＦＥＴ１０１の動作点を
図式的に表したもので、横軸はゲート（第１ゲートＧ
１）−ソース間電圧ＶGSを、縦軸はドレイン電流ＩD を
それぞれ示す。同図において、バイアス負荷直線とＦＥ
Ｔ１０１のＩD −ＶGS特性線との交点における電圧ＶGS
がゲートバイアスであり、この点におけるドレイン電流
ＩD が動作電流となる。実際には第１ゲートＧ１の電位
は接地の電位０Ｖであることから、ＦＥＴ１０１のソー
ス電圧が正の電圧になることによって、負のゲートバイ
アス電圧が印加される。このように構成されたＦＥＴ１
０１により、第１ゲートＧ１に入力整合回路１０４を介
して入力された入力信号（高周波信号）が増幅されてド
レインに出力され、さらに、出力整合回路１０５を経
て、外部に出力される。

【０００８】一方、図１１は、受信回路に内蔵される従
来のＧａＡｓＭＥＳＦＥＴを用いた周波数変換器を示す
電気回路図である。

【０００９】図１１において、符号１１１は、デプレッ
ション型ＦＥＴにより構成され、第１ゲートＧ１及び第
２ゲートＧ２を有するデュアルゲート型のＦＥＴを示
す。符号１１２はバイアス抵抗体を示し、符号１１３は
高周波信号を接地に逃すためのバイパスコンデンサを示
し、符号１１４は被周波数変換信号入力整合回路を示
し、符号１１５は局部発振信号入力整合回路を示し、符
号１１６は出力整合回路を示す。また、符号１１７ａ，
１１７ｂはいずれも数キロオームの抵抗値を有する抵抗
体であり、各抵抗体１１７ａ，１１７ｂを介して第１ゲ
ートＧ１および第２ゲートＧ２がそれぞれ接地されてい
る。

【００１０】以下、以上のように構成された周波数変換
回路の動作について説明する。

【００１１】ＦＥＴ１１１の動作電流は、図９に示す増
幅器で説明した動作と同じ作用によって決定される。被
周波数変換信号は被周波数変換信号入力整合回路１１４
を介して第１ゲートＧ１に入力され、局部発振信号は局
部発振信号入力整合回路１１５を介して第２ゲートＧ２
に入力される。被周波数変換信号は、デュアルゲートＦ
ＥＴ１１１において局部発振信号により周波数変換さ
れ、この周波数変換された出力信号が、出力整合回路１
１６を介してドレインより出力される。

【００１２】

【発明が解決しようとする課題】しかしながら、上記の
ような回路構成では、円滑な動作を確保し得る動作点を
設定する場合、ゲートに負のバイアスを供給する必要が
あり、これを実現するためにゲート電圧を０Ｖにし、Ｆ
ＥＴのソース電圧を正にしている。一方、ＦＥＴの入力
信号−出力信号間の歪みを小さくするには、しきい値は
それほど浅くできない。つまり、ＦＥＴの円滑な動作を
確保するためには、ドレイン電圧はある程度の余裕をも
ってソース電圧よりも高く設定しておく必要がある。し
たがって、ソース電圧が正となる分だけＦＥＴのドレイ
ン電圧も高くしないと、ＦＥＴが円滑に動作しない虞れ
がある。

【００１３】すなわち、上記従来のような構造を有する
デュアルゲート型のＦＥＴを配置した高周波増幅回路
や、周波数変換回路では、電源電圧の低電圧化を図る上
で、一定の限界があった。

【００１４】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、ＦＥＴの良好な歪み特性を維持しな
がら、かつ電源電圧を低電圧化し得る増幅器や周波数変
換回路として機能する半導体回路を提供することにあ
る。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、本発明では請求項１〜８に記載される増幅器として
機能する半導体回路に関する手段と、請求項９〜１６に
記載される周波数変換回路として機能する半導体回路に
関する手段とを講じている。

【００１６】請求項１に係る半導体回路は、接地と電源
との間に第１ＦＥＴ及び第２ＦＥＴを上記接地側から順
に直列に配置して構成される半導体回路であって、上記
第１ＦＥＴは、入力信号を受けるゲートと上記接地に接
続されるソースとドレインとを有し、かつしきい値が相
対的に浅く設定され、上記第２ＦＥＴは、上記第２ＦＥ
Ｔのソースに接続されるゲートとソースと上記電源に接
続され信号出力部となるドレインとを有し、かつ上記第
１ＦＥＴよりもしきい値が深く設定されていて、上記第
１ＦＥＴのゲートから入力された信号を増幅して上記第
２ＦＥＴのドレインから出力する増幅器として機能す
る。

【００１７】請求項２に記載されるように、請求項１に
おいて、上記第１ＦＥＴと第２ＦＥＴとが半導体基板内
に不純物を導入して形成された共通のソース及びドレイ
ンを有し、かつ上記半導体基板上で上記共通のソースと
ドレインとの間に上記第１ＦＥＴのゲートと上記第２Ｆ
ＥＴのゲートとが上記ソース側から順に設けられてデュ
アルゲート型ＦＥＴを構成していて、該デュアルゲート
型ＦＥＴの上記共通のソースが上記接地に接続され、上
記共通のドレインが上記電源に接続されている構成を採
ることができる。

【００１８】請求項３に記載されるように、請求項１に
おいて、上記第１ＦＥＴと第２ＦＥＴとが半導体基板内
に不純物を導入して形成されたソース及びドレインを個
別に有し、上記第１ＦＥＴのドレインと上記第２ＦＥＴ
のソースとが互いに接続されている構成を採ることがで
きる。

【００１９】請求項１，２又は３の構成により、第２Ｆ
ＥＴがしきい値が相対的に深い型ＦＥＴで構成されてい
るので、その抵抗値は極めて小さい。したがって、第２
ＦＥＴのドレインと第１ＦＥＴのソースとの間に電源電
圧が印加された場合、第２ＦＥＴを経た後の電圧降下は
小さく、電源電圧はほとんどそのまましきい値の浅い第
１ＦＥＴにかかる。したがって、第１ＦＥＴを動作させ
るのに必要な電源電圧を低くすることが可能になり、か
つ入力信号に対する出力信号の増幅率を高く維持するこ
とができる。

【００２０】請求項４に記載されるように、請求項１，
２又は３において、上記第１ＦＥＴのソースが上記接地
に直接接続されている構成を採ることができる。

【００２１】この構成により、第１ＦＥＴのソース電位
が「０」になるので、電源電圧を極めて小さくしても、
第１ＦＥＴを円滑に作動させるのに必要な電圧が確保で
きる。また、第１ＦＥＴのソースが直接接地に接続され
ているので、出力側から第２ＦＥＴのドレインを介して
不要な信号が第１ＦＥＴのゲートに流れようとしても、
このような不要な信号は第２ＦＥＴのゲートから接地側
に逃される。したがって、出力から入力への分離度特性
が良好に維持される。

【００２２】請求項５に記載されるように、請求項４に
おいて、上記第１ＦＥＴのしきい値がほぼ「０」であ
り、上記第２ＦＥＴがしきい値が相対的に深いデプレッ
ション型ＦＥＴである構成を採ることができる。

【００２３】この構成により、第１ＦＥＴのしきい値が
ほぼ「０」であり、かつ第１ＦＥＴのソースが直接接地
に接続されているので、第１ＦＥＴの動作電流は、この
０バイアス点でのドレイン電流によって設定される。し
たがって、電源電圧がそのまま第２ＦＥＴのドレインと
第１ＦＥＴのソースとの間の電圧になり、電源電圧のい
っそうの低電圧化が可能となる。

【００２４】請求項６に記載されるように、請求項１，
２，３，４又は５において、上記第１ＦＥＴのゲートが
抵抗を介して上記接地に接続されている構成を採ること
ができる。

【００２５】この構成により、第１ＦＥＴのゲートに入
力される高周波信号はほとんど抵抗を介して接地に流れ
ることがないので、第１ＦＥＴのゲート電位はほぼ
「０」に保持される。したがって、電源電圧を低く維持
できる。また、抵抗を介して接続されていることで、高
周波信号が接地側に漏れるのを有効に防止できる。

【００２６】請求項７に記載されるように、請求項１，
２，３，４，５又は６において、上記第１ＦＥＴのゲー
トの前段側に配設され入力信号を整合させるための入力
整合回路と、上記第２ＦＥＴのドレインの後段側に配設
され出力信号を整合させるための出力整合回路とをさら
に備えている構成を採ることができる。

【００２７】この構成により、半導体回路内で高周波信
号が整合されるので、半導体回路の外部に整合回路を設
けることなく、高周波信号の整合が行なわれる。

【００２８】請求項８に記載されるように、請求項１，
２，３，４，５，６又は７において、上記第１，第２Ｆ
ＥＴが化合物半導体基板上に形成されたＭＥＳＦＥＴで
ある構成を採ることができる。

【００２９】この構成により、高周波特性が特に優れた
半導体回路を構成することができる。

【００３０】請求項９に記載されるように、請求項１，
２，３，４，５，６又は７において、上記第１，第２Ｆ
ＥＴがシリコン基板上に形成されたＭＯＳＦＥＴである
構成を採ることができる。

【００３１】この構成により、コストの低減が可能とな
る。

【００３２】請求項１０に係る半導体回路は、接地と電
源との間に第１ＦＥＴ及び第２ＦＥＴを直列に配置して
構成される半導体回路であって、上記第１ＦＥＴは、被
周波数変換信号を受けるゲートとソースとドレインとを
有し、かつしきい値が相対的に浅く設定されており、上
記第２ＦＥＴは、局部発振信号を受けるゲートとソース
とドレインとを有し、かつデプレッション型ＦＥＴによ
り構成され上記第１ＦＥＴよりも深いしきい値を有する
とともに、上記第１ＦＥＴ及び上記第２ＦＥＴのうち少
なくとも上記接地側に配置される一方のＦＥＴのソース
が上記接地に接続され、上記第１ＦＥＴ及び上記第２Ｆ
ＥＴのうち少なくとも上記電源側に配置される他方のＦ
ＥＴのドレインが上記電源に接続されていて、上記第１
ＦＥＴで受けた上記被周波数変換信号を、上記第２ＦＥ
Ｔで受けた局部発振信号により周波数変換して出力する
周波数変換回路として機能する。

【００３３】請求項１１に記載されるように、請求項１
０において、上記第１ＦＥＴと第２ＦＥＴとが半導体基
板内に不純物を導入して形成された共通のソース及びド
レインを有し、かつ上記半導体基板上で上記共通のソー
スとドレインとの間に上記第１ＦＥＴのゲートと上記第
２ＦＥＴのゲートとが上記ソース側から順に設けられて
デュアルゲート型ＦＥＴを構成し、該デュアルゲート型
ＦＥＴの上記共通のソースが上記接地に接続され、上記
共通のドレインが上記電源に接続されている構成を採る
ことができる。

【００３４】請求項１２に記載されるように、請求項１
０において、上記第１ＦＥＴと第２ＦＥＴとが半導体基
板内に不純物を導入して形成されたソース及びドレイン
を個別に有し、上記一方のＦＥＴのドレインと上記他方
のＦＥＴのソースとが互いに接続されている構成を採る
ことができる。

【００３５】請求項１０，１１又は１２の構成により、
しきい値が相対的に深い第２ＦＥＴの作動状態における
抵抗値は、しきい値が相対的に浅い第１ＦＥＴの抵抗値
よりも小さい。したがって、第２ＦＥＴのドレインと第
１ＦＥＴのソースとの間に電圧が印加された場合、直列
に接続された抵抗の異なる２つのＦＥＴに対して電源電
圧が印加されることになるので、両者の配置関係の如何
に拘らず、しきい値の浅い第１ＦＥＴには電源電圧にほ
とんど等しい電圧が加わる。したがって、被周波数変換
信号を受ける第１ＦＥＴを動作させるために必要な電源
電圧を低くすることが可能となる。また、信号の変換利
得や３次相互変調歪み特性も高く維持される。

【００３６】請求項１３に記載されるように、請求項１
０，１１又は１２において、上記一方のＦＥＴのソース
が上記接地に直接接続されている構成を採ることができ
る。

【００３７】この構成により、さらに電源電圧を低電圧
化することができる。

【００３８】請求項１４に記載されるように、請求項１
３において、上記第１ＦＥＴのしきい値がほぼ「０」で
あり、上記第２ＦＥＴがしきい値が相対的に深いデプレ
ッション型ＦＥＴである構成を採ることができる。

【００３９】この構成により、しきい値の深い第２ＦＥ
Ｔの抵抗は小さいので、第１ＦＥＴが電源側に配置され
ていても第１ＦＥＴのソース電位は接地電位にほぼ等し
くなる。そして、しきい値の浅い第１ＦＥＴのしきい値
がほぼ「０」であるので、第１ＦＥＴの動作電流は、こ
の０バイアス点でのドレイン電流によって設定される。
したがって、電源電圧がそのまま電源側のＦＥＴのドレ
インと接地側のＦＥＴのソースとの間の電圧になり、電
源電圧のいっそうの低電圧化が可能となる。

【００４０】請求項１５に記載されるように、請求項１
０，１１，１２，１３又は１４において、上記第１ＦＥ
Ｔのゲートの前段側に配設され、被周波数変換信号を整
合させるための第１の力整合回路と、上記第２ＦＥＴの
ゲートの前段側に配設され、局部発振信号を整合させる
ための第２入力整合回路と、上記第１ＦＥＴ及び第２Ｆ
ＥＴのうち上記電源側に配置されるＦＥＴのドレインの
後段側に配設され、出力信号を整合させるための出力整
合回路とをさらに備えている構成を採ることができる。

【００４１】この構成により、半導体回路内で高周波信
号が整合されるので、半導体回路の外部に整合回路を設
けることなく、高周波信号の整合が行なわれる。

【００４２】請求項１６に記載されるように、請求項１
０，１１，１２，１３，１４又は１５において、上記第
１，第２ＦＥＴが、化合物半導体基板上に形成されたＭ
ＥＳＦＥＴである構成を採ることができる。

【００４３】この構成により、高周波特性の優れた半導
体回路を構成することができる。

【００４４】請求項１７に記載されるように、請求項１
０，１１，１２，１３，１４又は１５において、上記第
１，第２ＦＥＴを、シリコン基板上に形成されたＭＯＳ
ＦＥＴで構成したものである構成を採ることができる。

【００４５】この構成により、半導体回路のコストを低
減することができる。

【００４６】請求項１８に記載されるように、請求項１
０，１１，１２，１３，１４，１５，１６又は１７にお
いて、上記第１ＦＥＴのゲートの前段側に設けられ、上
記被周波数変換信号を増幅するための第１増幅器と、上
記第１増幅器と上記第１ＦＥＴのゲートとの間の信号を
整合させるための第１段間整合回路と、上記第２ＦＥＴ
のゲートの前段側に設けられ、上記局部発振信号を増幅
するための第２増幅器と、上記第２増幅器と上記第２Ｆ
ＥＴのゲートとの間の信号を整合させるための第２段間
整合回路とをさらに備えている。そして、上記第１増幅
器は、上記被周波数変換信号を受けるゲートと接地に接
続されるソースとドレインとを有ししきい値が相対的に
浅く設定された第３ＦＥＴと、上記第３ＦＥＴのソース
に接続されるゲートとソースと上記電源及び上記第１Ｆ
ＥＴのゲートに接続されるドレインとを有ししきい値が
上記第３ＦＥＴよりも深く設定された第４ＦＥＴとによ
り構成されている。また、上記第２増幅器は、上記局部
発振信号を受けるゲートと接地に接続されるソースとド
レインとを有ししきい値が相対的に浅く設定された第５
ＦＥＴと、上記第５ＦＥＴのソースに接続されるゲート
とソースと上記電源及び上記第２ＦＥＴのゲートに接続
されるドレインとを有ししきい値が上記第５ＦＥＴより
も深く設定された第６ＦＥＴとにより構成されている。

【００４７】この構成により、増幅器と周波数変換回路
とが組み合わせられて、フロントエンド回路等の電源電
圧の低電圧化が可能となる。また、この回路内には、従
来のものに比べ、抵抗体の数も少なく、かつ占有面積の
大きいキャパシタが不要となる。したがって、かかる受
動素子が不要な分、チップの小型化が可能となる。

【００４８】

【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。

【００４９】（第１の実施形態）まず、第１の実施形態
について説明する。図１は、第１の実施形態に係る受信
回路内に内蔵される増幅器の電気回路図である。図１に
おいて、符号１１はしきい値が相対的に浅い（本実施形
態では、−０．１Ｖ）デプレッション型ＦＥＴで構成さ
れる第１ＦＥＴを示し、符号１２はしきい値が相対的に
深い（本実施形態では、−０．８Ｖ）デプレッション型
ＦＥＴで構成される第２ＦＥＴを示し、第１ＦＥＴ１１
のドレインと第２ＦＥＴ１２のソースとは互いに接続さ
れ、第１ＦＥＴ１１のゲートは抵抗体１３を介して接地
に接続されている。この抵抗体１３の抵抗値は第１ＦＥ
Ｔ１１の入力インピーダンスより十分に大きいものであ
る（例えば第１ＦＥＴ１１の入力インピーダンスの２倍
程度である）。

【００５０】また、第２ＦＥＴ１２のゲートと第１ＦＥ
Ｔ１１のソースとは互いに接続されている。さらに、符
号１６は高周波信号を入力するための入力端子を示し、
符号１７は高周波信号を出力するための出力端子を示
す。また、符号１４は、入力端子１６と第１ＦＥＴ１１
のゲートとの間における高周波信号を整合させるための
入力整合回路を示し、符号１５は第２ＦＥＴ１２のドレ
インと出力端子１７との間における高周波信号を整合さ
せるための出力整合回路を示す。

【００５１】以上のように構成された増幅器では、第１
ＦＥＴ１１のゲートに入力整合回路１４を介して入力さ
れた入力信号が増幅され、増幅された信号が第２ＦＥＴ
１２のドレインから出力され、さらに出力整合回路１５
を経て出力端子１７から出力される。

【００５２】次に、そのときのＦＥＴの動作点を図２
ａ，図２ｂを参照しながら説明する。図２ａ，図２ｂに
おいて、横軸がソース−ゲート電圧ＶGSを示し、縦軸が
ドレイン電流ＩD を示す。図２ａに示すように、本実施
形態の第１ＦＥＴ１１の動作点は、０バイアス点で設定
される。一方、図２ｂにおいては、図中の曲線Ｌ１が第
１ＦＥＴ１１のＩD −ＶGS特性を示し、曲線Ｌ２が第２
ＦＥＴ１２のＩD −ＶGS特性を示す。本実施形態では、
第２ＦＥＴ１２はしきい値の深いデプレッション型ＦＥ
Ｔにより構成されているので、不純物濃度が濃くゲート
直下の空乏層が浅くなり、ソース・ドレイン間の抵抗値
は極めて小さい。したがって、第２ＦＥＴ１２のドレイ
ンと第１ＦＥＴ１１のソースとの間に電源電圧ＶDDが印
加された場合、第２ＦＥＴ１２を経た後の電圧降下は小
さく、電源電圧ＶDDはほとんどしきい値の浅い第１ＦＥ
Ｔ１１にかかる。したがって、第１ＦＥＴ１１を作動さ
せるのに必要な電源電圧ＶDDを低くすることが可能とな
り、かつ第１ＦＥＴ１１の入力信号の増幅率も高く維持
される。

【００５３】特に、本実施形態では、第１ＦＥＴ１１の
しきい値がほぼ「０」であり、第１ＦＥＴ１１のゲート
及びソースは接地されているので、第１ＦＥＴ１１の動
作電流は、第１ＦＥＴ１１の０バイアス点でのドレイン
電流ＩD によって設定される。したがって、電源電圧が
そのまま第２ＦＥＴ１２のドレインと第１ＦＥＴ１１の
ソースとの間の電圧になることから、従来のデプレッシ
ョン型ＦＥＴを使用した場合よりも低電圧化が図れる。

【００５４】また、第２ＦＥＴ１２のゲートが直接接地
されているので、不要な信号が第２ＦＥＴ１２を介して
第１ＦＥＴ１１のゲートに入力しようとしても、第２Ｆ
ＥＴ１２のゲートから接地側に逃され、出力から入力へ
の分離度特性も従来と同様に良好に維持される。

【００５５】次に、本発明の効果について説明する。図
３は、従来のデプレッション型ＦＥＴで構成したデュア
ルゲート型ＦＥＴを用いた増幅器と、図１に示す構成を
有する本発明の増幅器とについて、増幅率の電源電圧依
存性と３次相互変調歪み特性とを示す図である。ただ
し、３次相互変調歪み特性については、いわゆる３次イ
ンタセプトポイントＩＰ３の値を示し、この値が大きい
ほど歪みが小さく良好な特性を有することを示す。図３
に示されるように、電源電圧が１．５Ｖ付近よりも大き
い範囲では、本発明品よりも従来品の方が増幅率，３次
相互変調歪特性共にやや良好な特性を有する。しかし、
電源電圧が１．５Ｖよりも低くなると、従来品では、増
幅率，３次相互歪み特性共に急激に低下し、特性が悪化
していることがわかる。それに対し、本発明品では、従
来品に比べ、電源電圧を１．０Ｖ程度低くしても高い増
幅率を維持できることがわかる。すなわち、本発明の増
幅器によれば、約１．０Ｖの低電圧化が可能となってい
る。

【００５６】最後に、第１，第２ＦＥＴ１１，１２のし
きい値の設定について説明する。本実施形態では、第１
ＦＥＴ１１のしきい値を「−０．１Ｖ」としているが、
しきい値の深いデプレッション型ＦＥＴである第２ＦＥ
Ｔ１２のしきい値の絶対値は、電源電圧の７０〜９０％
程度が好ましい。例えば、電源電圧が１．０Ｖのときに
は、第２ＦＥＴ１２のしきい値は−０．７〜−０．９Ｖ
程度であることが好ましい。このような観点から、本実
施形態では、第２ＦＥＴ１２のしきい値を−０．８Ｖと
している。また、第１ＦＥＴ１１のしきい値は、この増
幅回路の動作電流と第１ＦＥＴ１１の動作電流とがほぼ
等しくなる点に設定することが好ましい。つまり、増幅
回路の動作電流をＩDDとし、第１ＦＥＴ１１の動作電流
をＩDSS（ＶGS＝０）とすると、ＩDD＝ＩDGS になるよ
うに設定することが好ましい。

【００５７】ただし、本発明は斯かる実施形態に限定さ
れるものではなく、第１，第２ＦＥＴをエンハンスメン
ト型ＦＥＴで構成してもよい。各ＦＥＴをエンハンスメ
ント型ＦＥＴで構成する場合には、しきい値電圧が高い
方のＦＥＴをしきい値が浅いＦＥＴといい、しきい値電
圧が低い方のＦＥＴをしきい値が深いＦＥＴという。し
たがって、第１，第２ＦＥＴ共にエンハンスメント型Ｆ
ＥＴで構成する場合には、例えば第１ＦＥＴのしきい値
を１．０Ｖに、第２ＦＥＴのしきい値を０．１Ｖにすれ
ば、低電圧で駆動可能な高周波用増幅回路を形成するこ
とができる。

【００５８】また、本実施形態の回路中で、第１ＦＥＴ
をしきい値が０．１Ｖ程度のエンハンスメント型ＦＥＴ
で、第２ＦＥＴをしきい値が−０．９Ｖ程度のデプレッ
ション型ＦＥＴでそれぞれ構成してもよい。

【００５９】本実施形態において、本発明の効果を有効
に発揮するためには、第１ＦＥＴ１１のしきい値が−
０．３〜＋０．２Ｖの範囲にあり、第２ＦＥＴ１２のし
きい値が−３．０〜−０．５Ｖの範囲であることが好ま
しい。

【００６０】また、本発明の第１，第２ＦＥＴは必ずし
も個別に形成されている必要はない。図１２は、共通化
されたソース及びドレインを有する第１ＦＥＴ及び第２
ＦＥＴからなるいわゆるデュアルゲート型ＦＥＴの構造
を示す断面図である。図１２に示すように、半導体基板
１の表面領域に、高濃度のｎ型不純物を導入して形成さ
れた各ＦＥＴに共通のソース・ドレイン領域となる２つ
のｎ+ 層２ａ，２ｂが形成されており、各ｎ+ 層２ａ，
２ｂ間には、低濃度のｎ型不純物を導入して形成された
第１ｎ層３ａと第２ｎ層３ｂとが設けられている。そし
て、各ｎ+ ２ａ，２ｂの上には、それぞれソース電極４
ａとドレイン電極４ｂとが設けられ、第１ｎ層３ａの上
には第１ＦＥＴの第１ゲート電極５ａが、第２ｎ層３ｂ
の上には第２ＦＥＴの第２ゲート電極５ｂがそれぞれ設
けられている。ただし、このデュアルゲート型ＦＥＴの
構造を本実施形態に適用した場合には、ソース電極４ａ
と第２ゲート電極５ｂとが互いに接続されている。ここ
で、第１ｎ層３ａ内の不純物濃度は第２ｎ層内の不純物
濃度よりもやや薄い。すなわち、第１ＦＥＴのしきい値
は浅く、第２ＦＥＴのしきい値は深く設定されている。

【００６１】図１２に示すデュアルゲート型ＦＥＴで
も、図１に示すごとく各ＦＥＴが個別のソース・ドレイ
ンを有する第１，第２ＦＥＴを設けた場合でも、両者の
特性はほぼ同じである。したがって、第１，第２ＦＥＴ
によりデュアルゲート型ＦＥＴを構成した場合にも、第
１ＦＥＴのソースが第２ＦＥＴのゲートに接続されてい
るなど回路の構成が同じであり、かつ各ＦＥＴのしきい
値が第１の実施形態に係る各ＦＥＴと同じである限り、
第１の実施形態と同じ効果を発揮することができる。

【００６２】（第２の実施形態）次に、第２の実施形態
について説明する。図４は、第２の実施形態に係る受信
回路内の周波数変換回路の構成を示す電気回路図であ
る。

【００６３】図４において、符号２１はしきい値の浅い
デプレッション型ＦＥＴで構成される第１ＦＥＴを示
し、符号２２はしきい値の深いデプレッション型ＦＥＴ
で構成される第２ＦＥＴを示し、各ＦＥＴ２１、２２の
ゲートはそれぞれ抵抗体２３ａ，２３ｂを介して接地さ
れている。さらに、符号２７，２８は、それぞれ被周波
数変換信号，局部発振信号を入力するための第１，第２
入力端子を示し、符号２９は高周波信号を出力するため
の出力端子を示す。また、符号２４は、第１入力端子２
７と第１ＦＥＴ２１のゲートとの間における被周波数変
換信号を整合させるための被周波数変換信号入力整合回
路を示し、符号２５は、第２入力端子２８と第２ＦＥＴ
２２のゲートとの間における局部発振信号を整合させる
ための局部発振信号入力整合回路を示し、符号２６は第
１ＦＥＴ２１のドレインと出力端子２９との間における
高周波信号を整合させるための出力整合回路を示す。

【００６４】以下、以上のように構成された周波数変換
回路の動作を説明する。第１入力端子２７から入力され
た被周波数変換信号は、被周波数変換信号入力整合回路
２４を経て第１ＦＥＴ２１に入力される。一方、第２入
力端子２８から入力された局部発振信号は、局部発振信
号入力整合回路２５を経て第２ＦＥＴ２２に入力され
る。そして、周波数変換回路において、被周波数変換信
号が局部発振信号によって周波数変換を受け、この周波
数変換された信号が第１ＦＥＴ２１のドレインから出力
され、さらに出力整合回路２６を経て出力端子２９から
出力される。その際、周波数変換の過程を理解するに
は、第２ＦＥＴ２２が第１ＦＥＴ２１のソースと接地と
の間に接続された可変抵抗体と考えればよい。つまり、
局部発振信号により第２ＦＥＴ２２（可変抵抗体）の抵
抗値を可変に制御すると考えるのである。例えば、可変
抵抗体の抵抗値が大きいときには第１ＦＥＴ２１に電流
は流れず出力端子２９まで信号が出力されない。一方、
可変抵抗体の抵抗値が小さければ第１ＦＥＴ２１に電流
が流れて、出力端子２９に信号が出力される。このよう
にして、周波数が変換されると考えると理解が容易にな
る。ここで、周波数変換回路における増幅率は、可変抵
抗体である第２ＦＥＴ２２の抵抗値により制御され、こ
の可変抵抗体の抵抗値は局部発振信号の振幅により制御
される。すなわち、局部発振信号の振幅が大きいほど第
２ＦＥＴのゲート直下の空乏層の拡大・縮小の幅も大き
くなるので、ソース・ドレイン間の電流が流れやすくな
り抵抗値が小さくなる。

【００６５】上記周波数変換回路の動作において、動作
点は、上記第１の実施形態と同様に、しきい値の浅いデ
プレッション型ＦＥＴつまり第１ＦＥＴ２１の０バイア
ス点での電流によって設定される。従って、電源電圧が
そのまま第１ＦＥＴ２１のドレインと第２ＦＥＴ２２の
ソースとの間の電圧になり、電源電圧の低電圧化を図る
ことができるのである。

【００６６】次に、図５は従来のしきい値の深いデプレ
ッション型ＦＥＴで構成したデュアルゲート型ＦＥＴを
用いた周波数変換回路と図４に示す構成を有する本発明
の周波数変換回路の変換利得、３次相互変調歪み特性の
電源電圧依存性を示す。ただし、第１の実施形態におけ
るデータと同様に、３次相互変調歪み特性は、３次イン
タセプト点ＩＰ３の値である。図５に示されるように、
本発明の周波数変換回路では、従来に比べ、約１．０Ｖ
だけ電源電圧を低下させても、変換利得や歪み特性を良
好に維持できることがわかる。すなわち、本発明の周波
数変換回路によると、約１．０Ｖの低電圧化が可能とな
っている。

【００６７】本実施形態において、本発明の効果を有効
に発揮するためには、第１ＦＥＴ２１のしきい値が−
０．３〜＋０．２Ｖの範囲にあり、第２ＦＥＴ２２のし
きい値が−３．０〜−０．５Ｖの範囲であることが好ま
しい。

【００６８】なお、本実施形態においても、各ＦＥＴを
図１２に示すデュアルゲート型ＦＥＴ構造としてもよ
く、さらに、本実施形態における第１ＦＥＴをエンハン
スメント型ＦＥＴで構成してもよい。

【００６９】（第３の実施形態）次に、第３の実施形態
について説明する。図６は、第３の実施形態に係る受信
回路内の周波数変換回路の構成を示す電気回路図であ
る。

【００７０】図６に示す周波数変換回路の構成は、上記
第２の実施形態における各ＦＥＴの配置を置き換えたも
のである。すなわち、しきい値の浅いデプレッション型
ＦＥＴで構成される第１ＦＥＴ３１のドレインと、しき
い値の深いデプレッション型ＦＥＴで構成される第２Ｆ
ＥＴ３２のソースとを互いに接続し、第１ＦＥＴのソー
スを接地に直接接続したものである。そして、第２ＦＥ
Ｔ３２のドレインと出力端子３９との間に出力整合回路
３９が設けられている。その他の構成は、上記第２の実
施例と同様である。

【００７１】以上のように構成された周波数変換回路の
動作は、基本的に上記第２の実施形態で説明した動作と
同じである。すなわち、第１入力端子３７から入力され
た被周波数変換信号が、第２入力端子３８から入力され
た局部発振信号によって周波数変換を受けて、この周波
数変換された信号がドレインから出力され、さらに出力
整合回路３６を経て出力端子３９から外部に出力され
る。

【００７２】本実施形態においても、動作点は、第１の
実施形態と同様にしきい値の浅いデプレッション型ＦＥ
Ｔである第１ＦＥＴ３１の０バイアス点での電流によっ
て設定される。その際、周波数変換の過程を理解するに
は、第２ＦＥＴ３２が第１ＦＥＴ３１のドレインと出力
端子３９との間に接続された可変抵抗体と考えればよ
い。つまり、局部発振信号により第２ＦＥＴ３２（可変
抵抗体）の抵抗値を可変に制御すると考えるのである。
例えば、可変抵抗体の抵抗値が大きいときには第１ＦＥ
Ｔ３１に電流は流れず出力端子３９まで信号が出力され
ず、可変抵抗体の抵抗値が小さければ第１ＦＥＴ３１に
電流が流れて、出力端子３９に信号が出力される。この
ようにして、周波数が変換されると考えると理解が容易
になる。ここで、周波数変換回路における増幅率は、可
変抵抗体である第２ＦＥＴ３２により制御され、この可
変抵抗体の抵抗値は局部発振信号の振幅により制御され
る。

【００７３】したがって、本実施形態でも、上記第２の
実施形態と同様に、変換利得や歪み特性を良好に維持し
ながら、電源電圧の低電圧化を図ることができる。

【００７４】本実施形態において、本発明の効果を有効
に発揮するためには、第１ＦＥＴ３１のしきい値が−
０．３〜＋０．２Ｖの範囲にあり、第２ＦＥＴ３２のし
きい値が−３．０〜−０．５Ｖの範囲であることが好ま
しい。

【００７５】なお、本実施形態でも、各ＦＥＴをデュア
ルゲート型ＦＥＴで構成してもよく、また、本実施形態
における第１ＦＥＴをエンハンスメント型ＦＥＴで構成
してもよい。

【００７６】（第４の実施形態）次に、第４の実施形態
について説明する。図７は、第４の実施形態に係る受信
回路内のフロントエンド回路の構成を示す電気回路図で
ある。

【００７７】図７において、符号４１、４３はそれぞれ
第１の実施形態と同様の構成を有する第１，第２増幅回
路を示し、符号４２は第２の実施形態と同様の構成を有
する周波数変換回路を示す。また、符号４４，４５はそ
れぞれ第１，第２段間整合回路を示し、符号４６は出力
整合回路を示す。

【００７８】上記周波数変換回路４２は、上記第２の実
施形態と同様に、しきい値の浅いデプレッション型の第
１ＦＥＴ５１のソースと、しきい値の深いデプレッショ
ン型の第２ＦＥＴ５２のドレインとを互いに接続して構
成されている。そして、第１ＦＥＴ５１のゲートは第１
増幅回路４１を介して被周波数変換信号入力端子に接続
され、第１ＦＥＴ５１のドレインは出力整合回路４６を
介して出力端子に接続されている。また、第２ＦＥＴ５
２のゲートは第２増幅回路４３を介して局部発振信号入
力端子に接続され、第２ＦＥＴのソースは直接接地に接
続されている。

【００７９】第１増幅回路４１は、上記第１の実施形態
と同様に、しきい値の浅いデプレッション型の第３ＦＥ
Ｔ５３のドレインと、しきい値の深いデプレッション型
の第４ＦＥＴ５４のソースとを互いに接続して構成され
ている。第２増幅回路４２も、上記第１の実施形態と同
様に、しきい値の浅いデプレッション型の第５ＦＥＴ５
５のドレインと、しきい値の深いデプレッション型の第
６ＦＥＴ５６のソースとを互いに接続して構成されてい
る。そして、第１増幅回路４１内の第３ＦＥＴ５３のド
レインは、第１段間整合回路４４を介して周波数変換回
路４２内の第１ＦＥＴ５１のゲート及び電源に接続され
ている。第２増幅回路４２内の第５ＦＥＴのドレイン
は、第２段間整合回路４５を介して周波数変換回路４２
内の第２ＦＥＴ５２のゲート及び電源に接続されてい
る。

【００８０】以下、上記フロントエンド回路の動作につ
いて説明する。被周波数変換信号入力端子から入力され
た信号は、第１増幅回路４１，第１段間整合回路４４を
経て周波数変換回路４２内の第１ＦＥＴ５１のゲートに
入力される、一方、局部発振信号入力端子から入力され
た信号は、第２増幅回路４２，第２段間整合回路４５を
経て周波数変換回路４２内の第２ＦＥＴ５２のゲートに
入力される。そして、周波数変換回路４２において、被
周波数変換信号は局部発振信号によって周波数変換を受
け、この周波数変換された信号が、出力整合回路４６を
経て出力端子から出力される。

【００８１】図８は、従来のしきい値の深いデプレッシ
ョン型ＦＥＴで構成されるデュアルゲート型ＦＥＴを搭
載したフロントエンド回路と図７に示す構成を有する本
発明のフロントエンド回路との変換利得、３次相互変調
歪み特性の電源電圧依存性を示す。第２の実施形態と同
様に、３次相互変調歪み特性については、いわゆる３次
インタセプトポイントＩＰ３の値を示す。本発明のフロ
ントエンド回路では、従来に比べて約１．０Ｖの低電圧
化が可能となっている。

【００８２】また、この回路内には、従来のものに比
べ、抵抗体の数も少なく、かつ占有面積の大きいキャパ
シタが不要となっている。例えば図７に示す第１増幅回
路４１内の第４ＦＥＴ５４のソース，第２増幅回路４３
内の第６ＦＥＴ５６のソース、周波数変換回路４２内の
第２ＦＥＴ５２のソースは、いずれも直接接地に接続さ
れており、図１１に示す従来の回路における抵抗体１１
２やキャパシタ１１３は不要となっている。したがっ
て、かかる受動素子が不要な分、チップの小型化が可能
となる。

【００８３】なお、上記第１〜第４の実施形態におい
て、素子をＧａＡｓＭＥＳＦＥＴで構成したが、シリコ
ンＭＯＳＦＥＴで構成してもよい。その場合にも、ゲー
ト−ソース間に高周波信号を通過させることは可能だか
らである。

【００８４】

【発明の効果】請求項１〜９によれば、電源と接地との
間に接地側から順にしきい値が相対的に浅い第１ＦＥＴ
としきい値が相対的に深い第２ＦＥＴとを直列に配設し
かつ第１ＦＥＴのソースと第２１ＦＥＴのゲートとを互
いに接続して増幅器を構成したので、高い増幅率と歪み
特性とを維持しながら、電源電圧の低電圧化を図ること
ができる。

【００８５】請求項１０〜１６によれば、電源と接地と
の間にしきい値が相対的に浅い第１ＦＥＴとしきい値が
相対的に深いデプレッション型ＦＥＴとを直列に配設し
て周波数変換回路を構成したので、高い変換利得と歪み
特性とを維持しながら、電源電圧の低電圧化を図ること
ができる。

【００８６】請求項１７によれば、上述の増幅器と周波
数変換回路との組み合わせにより、フロントエンド回路
等の電源電圧の低電圧化とチップの小型化とを図ること
ができる。

【図面の簡単な説明】

【図１】第１の実施形態に係る受信回路内の増幅器の構
成を示す電気回路図である。

【図２】第１の実施形態における各ＦＥＴのＩD −ＶGS
特性を示す特性図である。

【図３】従来の増幅器と本発明による増幅器の増幅率の
電源電圧依存性を示す図である。

【図４】第２の実施形態における受信回路内の周波数変
換器回路の電気回路図である。

【図５】従来の周波数変換回路と本発明による周波数変
換回路の変換利得、歪み特性の電源電圧依存性を示す図
である。

【図６】第３の実施形態に係る受信回路内の周波数変換
回路の電気回路図である。

【図７】第３の実施形態に係る受信回路のフロントエン
ド回路の電気回路図である。

【図８】従来のフロントエンド回路と本発明によるフロ
ントエンド回路の変換利得、歪み特性の電源電圧依存性
を示した特性図である。

【図９】従来のＧａＡｓＭＥＳＦＥＴを用いた受信回路
内の周波数変換器の電気回路図である。

【図１０】従来の周波数変換回路における動作点を図式
的に表した特性図である。

【図１１】従来のＧａＡｓＭＥＳＦＥＴを用いた受信回
路の周波数変換器の電気回路図である。

【図１２】各実施形態における第１，第２ＦＥＴをデュ
アルゲート型ＦＥＴで構成した変形例を示す断面図であ
る。

【符号の説明】

１１第１ＦＥＴ１２第２ＦＥＴ１３抵抗体１４入力整合回路１５出力整合回路２１，３１第１ＦＥＴ２２，３２第２ＦＥＴ２３，３３抵抗体２４，３４被周波数変換信号入力整合回路２５，３５局部発振信号入力整合回路２６，３６出力整合回路２７，３７被周波数変換信号入力端子２８，３８局部発振信号入力端子２９、３９出力端子４１第１増幅回路４２周波数変換回路４３第２増幅回路４４第１段間整合回路４５第２段間整合回路４６出力整合回路５１第１ＦＥＴ５２第２ＦＥＴ５３第３ＦＥＴ５４第４ＦＥＴ５５第５ＦＥＴ５６第６ＦＥＴ

Claims

【特許請求の範囲】

【請求項１】接地と電源との間に第１ＦＥＴ及び第２
ＦＥＴを上記接地側から順に直列に配置して構成される
半導体回路において、上記第１ＦＥＴは、入力信号を受けるゲートと，上記接地に接続されるソー
スと，ドレインとを有し、かつしきい値が相対的に浅く
設定されており、上記第２ＦＥＴは、上記第２ＦＥＴのソースに接続されるゲートと，ソース
と，上記電源に接続され信号出力部となるドレインとを
有し、かつ上記第１ＦＥＴよりもしきい値が深く設定さ
れていて、上記第１ＦＥＴのゲートから入力された信号を増幅して
上記第２ＦＥＴのドレインから出力する増幅器として機
能することを特徴とする半導体回路。
【請求項２】請求項１記載の半導体回路において、上記第１ＦＥＴと第２ＦＥＴとは、半導体基板内に不純物を導入して形成された共通のソー
ス及びドレインを有し、かつ上記半導体基板上で上記共
通のソースとドレインとの間に上記第１ＦＥＴのゲート
と上記第２ＦＥＴのゲートとが上記ソース側から順に設
けられてなるデュアルゲート型ＦＥＴを構成していて、該デュアルゲート型ＦＥＴの上記共通のソースが上記接
地に接続され、上記共通のドレインが上記電源に接続さ
れていることを特徴とする半導体回路。
【請求項３】請求項１記載の半導体回路において、上記第１ＦＥＴと第２ＦＥＴとは、半導体基板内に不純
物を導入して形成されたソース及びドレインを個別に有
し、上記第１ＦＥＴのドレインと上記第２ＦＥＴのソースと
が互いに接続されていることを特徴とする半導体回路。
【請求項４】請求項１，２又は３記載の半導体回路に
おいて、上記第１ＦＥＴのソースは上記接地に直接接続されてい
ることを特徴とする半導体回路。
【請求項５】請求項４記載の半導体回路において、上記第１ＦＥＴのしきい値はほぼ「０」であり、上記第２ＦＥＴはしきい値が相対的に深いデプレッショ
ン型ＦＥＴであることを特徴とする半導体回路。
【請求項６】請求項１，２，３，４又は５記載の半導
体回路において、上記第１ＦＥＴのゲートは、抵抗を介して上記接地に接
続されていることを特徴とする半導体回路。
【請求項７】請求項１，２，３，４，５又は６記載の
半導体回路において、上記第１ＦＥＴのゲートの前段側に配設され、入力信号
を整合させるための入力整合回路と、上記第２ＦＥＴのドレインの後段側に配設され、出力信
号を整合させるための出力整合回路とをさらに備えてい
ることを特徴とする半導体回路。
【請求項８】請求項１，２，３，４，５，６又は７記
載の半導体回路において、上記第１，第２ＦＥＴは、化合物半導体基板上に形成さ
れたＭＥＳＦＥＴであることを特徴とする半導体回路。
【請求項９】請求項１，２，３，４，５，６又は７記
載の半導体回路において、上記第１，第２ＦＥＴは、シリコン基板上に形成された
ＭＯＳＦＥＴであることを特徴とする半導体回路。
【請求項１０】接地と電源との間に第１ＦＥＴ及び第
２ＦＥＴを直列に配置して構成される半導体回路におい
て、上記第１ＦＥＴは、被周波数変換信号を受けるゲートと，ソースと，ドレイ
ンとを有し、かつしきい値が相対的に浅く設定されてお
り、上記第２ＦＥＴは、局部発振信号を受けるゲートと，ソースと，ドレインと
を有し、かつデプレッション型ＦＥＴにより構成され上
記第１ＦＥＴよりも深いしきい値を有するとともに、上記第１ＦＥＴ及び上記第２ＦＥＴのうち少なくとも上
記接地側に配置される一方のＦＥＴのソースが上記接地
に接続され、上記第１ＦＥＴ及び上記第２ＦＥＴのうち少なくとも上
記電源側に配置される他方のＦＥＴのドレインが上記電
源に接続されていて、上記第１ＦＥＴで受けた上記被周波数変換信号を、上記
第２ＦＥＴで受けた局部発振信号により周波数変換して
出力する周波数変換回路として機能することを特徴とす
る半導体回路。
【請求項１１】請求項１０記載の半導体回路におい
て、上記第１ＦＥＴと第２ＦＥＴとは、半導体基板内に不純物を導入して形成された共通のソー
ス及びドレインを有し、かつ上記半導体基板上で上記共
通のソースとドレインとの間に上記第１ＦＥＴのゲート
と上記第２ＦＥＴのゲートとが上記ソース側から順に設
けられてなるデュアルゲート型ＦＥＴを構成していて、該デュアルゲート型ＦＥＴの上記共通のソースが上記接
地に接続され、上記共通のドレインが上記電源に接続さ
れていることを特徴とする半導体回路。
【請求項１２】請求項１０記載の半導体回路におい
て、上記第１ＦＥＴと第２ＦＥＴとは、半導体基板内に不純
物を導入して形成されたソース及びドレインを個別に有
し、上記一方のＦＥＴのドレインと上記他方のＦＥＴのソー
スとが互いに接続されていることを特徴とする半導体回
路。
【請求項１３】請求項１０，１１又は１２記載の半導
体回路において、上記一方のＦＥＴのソースは、上記接地に直接接続され
ていることを特徴とする半導体回路。
【請求項１４】請求項１３記載の半導体回路におい
て、上記第１ＦＥＴのしきい値は、ほぼ「０」であり、上記第２ＦＥＴは、しきい値が相対的に深いデプレッシ
ョン型ＦＥＴで構成されていることを特徴とする半導体
回路。
【請求項１５】請求項１０，１１，１２，１３又は１
４記載の半導体回路において、上記第１ＦＥＴのゲートの前段側に配設され、被周波数
変換信号を整合させるための第１の力整合回路と、上記第２ＦＥＴのゲートの前段側に配設され、局部発振
信号を整合させるための第２入力整合回路と、上記第１ＦＥＴ及び第２ＦＥＴのうち上記電源側に配置
されるＦＥＴのドレインの後段側に配設され、出力信号
を整合させるための出力整合回路とをさらに備えている
ことを特徴とする半導体回路。
【請求項１６】請求項１０，１１，１２，１３，１４
又は１５記載の半導体回路において、上記第１，第２ＦＥＴは、化合物半導体基板上に形成さ
れたＭＥＳＦＥＴであることを特徴とする半導体回路。
【請求項１７】請求項１０，１１，１２，１３，１４
又は１５記載の半導体回路において、上記第１，第２ＦＥＴは、シリコン基板上に形成された
ＭＯＳＦＥＴであることを特徴とする半導体回路。
【請求項１８】請求項１０，１１，１２，１３，１
４，１５，１６又は１７記載の半導体回路において、上記第１ＦＥＴのゲートの前段側に設けられ、上記被周
波数変換信号を増幅するための第１増幅器と、上記第１増幅器と上記第１ＦＥＴのゲートとの間の信号
を整合させるための第１段間整合回路と、上記第２ＦＥＴのゲートの前段側に設けられ、上記局部
発振信号を増幅するための第２増幅器と、上記第２増幅器と上記第２ＦＥＴのゲートとの間の信号
を整合させるための第２段間整合回路とをさらに備えて
いて、上記第１増幅器は、上記被周波数変換信号を受けるゲートと，接地に接続さ
れるソースと、ドレインとを有し、しきい値が相対的に
浅く設定された第３ＦＥＴと、上記第３ＦＥＴのソースに接続されるゲートと、ソース
と、上記電源及び上記第１ＦＥＴのゲートに接続される
ドレインとを有し、しきい値が上記第３ＦＥＴよりも深
く設定された第４ＦＥＴとにより構成され、上記第２増幅器は、上記局部発振信号を受けるゲートと、接地に接続される
ソースと、ドレインとを有し、しきい値が相対的に浅く
設定された第５ＦＥＴと、上記第５ＦＥＴのソースに接続されるゲートと，ソース
と，上記電源及び上記第２ＦＥＴのゲートに接続される
ドレインとを有し、しきい値が上記第５ＦＥＴよりも深
く設定された第６ＦＥＴとにより構成されていることを
特徴とする半導体回路。