WO2024090081A1 - 増幅回路、コンパレータおよび固体撮像装置 - Google Patents

増幅回路、コンパレータおよび固体撮像装置 Download PDF

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和生 野本
塁士 饗場
正昭 場色
秀俊 大石
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ソニーセミコンダクタソリューションズ株式会社
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    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • This disclosure relates to an amplifier circuit, a comparator, and a solid-state imaging device.
  • Random vertical streak noise is streak-like noise that occurs in images. Random vertical streak noise is caused by RTS noise (also known as random telegraph signal noise) from input transistors in comparators.
  • This signal processing device is equipped with a short-circuiting section that can short-circuit the gate of the amplifying transistor to a potential that reduces the voltage between the gate and source.
  • the above signal processing device requires a short circuit in the circuit, so it is not suitable for miniaturizing the design area or reducing power consumption.
  • the present disclosure provides an amplifier circuit, a comparator, and a solid-state imaging device that can suppress RTS noise.
  • the amplifier circuit of the first aspect of the present disclosure comprises an active load and a plurality of input transistors electrically connected to the active load, the gates of the plurality of input transistors being electrically connected to each other, and the plurality of input transistors including two or more input transistors connected to each other in series.
  • the input transistor on the active load side operates in the saturation region
  • the input transistor on the ground side operates in the linear region. In the linear region, carriers pass through even to places away from the oxide film interface, reducing the probability of trapping and detrapping, and improving RTS noise.
  • the two or more input transistors may include a first input transistor and a second input transistor having a drain electrically connected to the source of the first input transistor.
  • the input transistor on the active load side operates in the saturation region
  • the input transistor on the ground side operates in the linear region. In the linear region, carriers pass through to locations away from the oxide film interface, reducing the probability of trapping and detrapping, and improving RTS noise.
  • the two or more input transistors may further include a third input transistor having a drain electrically connected to the source of the second input transistor. This allows the input transistor on the active load side to operate in the saturation region, and the input transistor on the ground side to operate in the linear region. In the linear region, carriers pass through to locations away from the oxide film interface, reducing the probability of trapping and detrapping, improving RTS noise.
  • the active region that functions as the source of the first input transistor may be an active region different from the active region that functions as the drain of the second input transistor. This allows the input transistor on the active load side to operate in the saturation region, and the input transistor on the ground side to operate in the linear region. In the linear region, carriers pass through to locations away from the oxide film interface, reducing the probability of trapping and detrapping, and improving RTS noise.
  • the active region that functions as the source of the first input transistor may be the same as the active region that functions as the drain of the second input transistor. This reduces the design area of the amplifier circuit and improves the transconductance characteristics. Furthermore, in a solid-state imaging device or the like that uses this amplifier circuit, it is possible to achieve high resolution through further miniaturization, or to improve the sensor characteristics while maintaining the number of pixels.
  • the multiple input transistors include two or more input transistors of a first group connected in series with each other and two or more input transistors of a second group connected in series with each other, and all or a part of the two or more input transistors of the first group and all or a part of the two or more input transistors of the second group may be connected in parallel with each other.
  • This increases the gate width of the input transistors, improving the transconductance characteristics of the input transistors. This improves the thermal noise characteristics of the transistors and reduces RTS noise.
  • each of the multiple input transistors may have a planar structure or a fin-type structure. This improves the controllability of the gate in the input transistor 3, thereby improving the transconductance characteristics. This improves the thermal noise characteristics of the input transistor, and improves the RTS noise. Furthermore, by using a fin-type structure, the influence of an increase in the voltage threshold due to the substrate bias effect is suppressed, and the RTS noise is improved.
  • the two or more input transistors may include a first input transistor and a second input transistor having a gate length different from the gate length of the first input transistor. This reduces the area of the input transistor in the saturation region connected to the active load, thereby reducing the probability of trapping and detrapping compared to equally dividing the gate lengths of the input transistors connected in series. This improves the RTS noise of the amplifier circuit.
  • the gate length of the first input transistor may be the shortest among the two or more input transistors, the drain of the first input transistor may be electrically connected to the active load and a first power supply, and the source of the second input transistor may be electrically connected to a second power supply.
  • the two or more input transistors may be NMOS and the voltage of the first power supply may be higher than the voltage of the second power supply, or the two or more input transistors may be PMOS and the voltage of the second power supply may be higher than the voltage of the first power supply.
  • the amplifier circuit has a lower probability of trapping and detrapping than when the gate lengths of the input transistors connected in series are equally divided. This improves the RTS noise of the amplifier circuit.
  • At least one of the two or more input transistors may have a voltage threshold different from the other input transistors.
  • the amplifier circuit uses input transistors with different voltage thresholds, thereby improving RTS noise.
  • the comparator of the second aspect of the present disclosure includes a first amplifier circuit to which a reference signal is input, a second amplifier circuit to which a comparison signal is input, and a tail section that controls a tail current and is electrically connected to the first amplifier circuit and the second amplifier circuit, and each of the first amplifier circuit and the second amplifier circuit includes an active load and a plurality of input transistors electrically connected to the active load, the gates of the plurality of input transistors are electrically connected to each other, and the plurality of input transistors may include two or more input transistors connected in series to each other. This improves the signal-to-noise ratio (S/N ratio) of the comparator as the RTS noise is improved. This improves random vertical stripe noise.
  • S/N ratio signal-to-noise ratio
  • the tail section may include a plurality of transistors electrically connected to the first amplifier circuit and the second amplifier circuit, the gates of the plurality of transistors in the tail section may be electrically connected to each other, and the plurality of transistors in the tail section may include two or more transistors connected in series to each other.
  • S/N ratio signal-to-noise ratio
  • the solid-state imaging device of the third aspect of the present disclosure includes a pixel array in which a plurality of pixels each having a photoelectric conversion unit are arranged in a matrix, and an AD conversion unit that converts a pixel signal output from the pixel of the pixel array from an analog signal to a digital signal, the AD conversion unit including a comparator.
  • the comparator includes a first amplifier circuit to which a reference signal is input, a second amplifier circuit to which the analog signal is input as a comparison signal, and a tail section that controls a tail current and is electrically connected to the first amplifier circuit and the second amplifier circuit.
  • Each of the first amplifier circuit and the second amplifier circuit includes an active load and a plurality of input transistors electrically connected to the active load, and the gates of the plurality of input transistors are electrically connected to each other, and the plurality of input transistors may include two or more input transistors connected in series to each other. This improves random vertical stripe noise and improves the S/N ratio in the solid-state imaging device. In addition, it is possible to improve sensor characteristics, such as realizing high resolution (fine processing) without deterioration of characteristics.
  • a first substrate on which the photoelectric conversion unit and pixel transistors are provided, and a second substrate on which the comparator is provided may be provided.
  • a first substrate on which the photoelectric conversion unit is provided and a second substrate on which a pixel transistor and the comparator are provided may be provided, and the first substrate and the second substrate may be stacked with an insulating layer sandwiched therebetween.
  • the first substrate may be disposed on the second substrate. This allows the 3D stacked solid-state imaging device to reduce RTS noise generated from the comparator. The improvement in S/N ratio that accompanies the reduction in RTS noise enables the 3D stacked solid-state imaging device to achieve high image quality.
  • a first substrate on which the photoelectric conversion unit is provided, a second substrate on which pixel transistors are provided, and a third substrate on which the comparator is provided may be provided, and the first substrate and the second substrate may be stacked with an insulating layer sandwiched between them.
  • the first substrate may be disposed on the second substrate, and the second substrate may be disposed on the third substrate.
  • the improvement in S/N ratio that accompanies the reduction in RTS noise enables the 3D stacked solid-state imaging device to achieve high image quality.
  • the solid-state imaging device may be provided in an electronic device that receives data output from the solid-state imaging device. This can improve random vertical stripe noise and achieve high resolution.
  • FIG. 2 is an example of an amplifier circuit according to the first embodiment.
  • 4 is another example of the amplifier circuit in the first embodiment.
  • 4 is yet another example of the amplifier circuit in the first embodiment.
  • 13 is an example of an amplifier circuit according to a second embodiment.
  • FIG. 11 is a cross-sectional view of an amplifier circuit according to a second embodiment.
  • 13 is another example of an amplifier circuit according to the second embodiment.
  • 13 is an example of an amplifier circuit according to a third embodiment.
  • 13 is an example of an amplifier circuit according to a fourth embodiment.
  • 13 is another example of an amplifier circuit according to the fourth embodiment.
  • 13 is an example of a comparator according to the fifth embodiment.
  • 13 is an example of a solid-state imaging device according to a sixth embodiment.
  • 23 is an example of a solid-state imaging device according to a seventh embodiment.
  • FIG. 13 is an example of a solid-state imaging device according to an eighth embodiment.
  • FIG. 13 is a circuit diagram showing a configuration of a solid-state imaging device according to a ninth embodiment.
  • FIG. 23 is a block diagram showing an example of the functional configuration of a solid-state imaging device according to a tenth embodiment.
  • 17 is a schematic plan view illustrating a schematic configuration of the imaging device illustrated in FIG. 16.
  • 18 is a schematic diagram showing a cross-sectional configuration along line III-III' shown in FIG. 17.
  • 17 is an equivalent circuit diagram of the pixel sharing unit shown in FIG. 16 .
  • FIG. 10 is a diagram illustrating an example of a connection mode between a plurality of pixel sharing units and a plurality of vertical signal lines.
  • 19 is a schematic cross-sectional view illustrating an example of a specific configuration of the imaging device illustrated in FIG. 18.
  • 22 is a schematic diagram illustrating an example of a planar configuration of a main part of a first substrate illustrated in FIG. 21.
  • 22B is a schematic diagram showing a planar configuration of a pad portion together with a main portion of the first substrate shown in FIG. 22A.
  • 22 is a schematic diagram illustrating an example of a planar configuration of a second substrate (semiconductor layer) illustrated in FIG. 21.
  • 22 is a schematic diagram showing an example of a planar configuration of a pixel circuit and a main part of a first substrate together with the first wiring layer shown in FIG. 21 .
  • 22 is a schematic diagram illustrating an example of a planar configuration of a first wiring layer and a second wiring layer illustrated in FIG. 21 .
  • 22 is a schematic diagram illustrating an example of a planar configuration of the second wiring layer and the third wiring layer illustrated in FIG. 21 .
  • 22 is a schematic diagram illustrating an example of a planar configuration of a third wiring layer and a fourth wiring layer illustrated in FIG. 21 .
  • 19 is a schematic diagram for explaining a path of an input signal to the imaging device shown in FIG. 18 .
  • 19 is a schematic diagram for explaining a signal path of a pixel signal of the imaging device shown in FIG. 18.
  • 24 is a schematic diagram illustrating a modified example of the planar configuration of the second substrate (semiconductor layer) illustrated in FIG. 23.
  • 31 is a schematic diagram showing the planar configuration of the pixel circuit shown in FIG. 30 as well as the first wiring layer and the main part of the first substrate.
  • 32 is a schematic diagram showing an example of a planar configuration of a second wiring layer together with the first wiring layer shown in FIG. 31 .
  • 33 is a schematic diagram showing an example of a planar configuration of a third wiring layer together with the second wiring layer shown in FIG. 32 .
  • FIG. 34 is a schematic diagram showing an example of a planar configuration of a fourth wiring layer together with the third wiring layer shown in FIG. 33.
  • 22B is a schematic diagram illustrating a modified example of the planar configuration of the first substrate illustrated in FIG. 22A.
  • 36 is a schematic diagram illustrating an example of a planar configuration of a second substrate (semiconductor layer) that is laminated on the first substrate illustrated in FIG. 35.
  • 37 is a schematic diagram illustrating an example of a planar configuration of a first wiring layer together with the pixel circuit illustrated in FIG. 36.
  • 38 is a schematic diagram showing an example of a planar configuration of a second wiring layer together with the first wiring layer shown in FIG. 37.
  • 39 is a schematic diagram showing an example of a planar configuration of a third wiring layer together with the second wiring layer shown in FIG. 38.
  • 40 is a schematic diagram showing an example of a planar configuration of a fourth wiring layer together with the third wiring layer shown in FIG. 39 .
  • 36 is a schematic diagram illustrating another example of the planar configuration of the first substrate illustrated in FIG. 35.
  • 42 is a schematic diagram illustrating an example of a planar configuration of a second substrate (semiconductor layer) that is laminated on the first substrate illustrated in FIG. 41.
  • 43 is a schematic diagram showing an example of a planar configuration of a first wiring layer together with the pixel circuit shown in FIG. 42.
  • FIG. 44 is a schematic diagram showing an example of a planar configuration of a second wiring layer together with the first wiring layer shown in FIG. 43.
  • 45 is a schematic diagram showing an example of a planar configuration of a third wiring layer together with the second wiring layer shown in FIG. 44.
  • 46 is a schematic diagram showing an example of a planar configuration of a fourth wiring layer together with the third wiring layer shown in FIG. 45.
  • 19 is a schematic cross-sectional view illustrating another example of the imaging device illustrated in FIG. 18.
  • 48 is a schematic diagram for explaining the path of an input signal to the imaging device shown in FIG. 47.
  • FIG. 48 is a schematic diagram for explaining a signal path of a pixel signal of the imaging device shown in FIG. 47.
  • FIG. 22 is a schematic cross-sectional view illustrating another example of the imaging device illustrated in FIG. 21.
  • FIG. 20 is a diagram illustrating another example of the equivalent circuit shown in FIG. 19.
  • 22A and 22B are schematic plan views illustrating another example of the pixel separating portion shown in FIG. 22A and the like.
  • FIG. 1 is a diagram illustrating an example of a schematic configuration of an imaging system including an imaging device according to the above embodiment and its modified example.
  • 54 is a diagram showing an example of an imaging procedure of the imaging system shown in FIG. 53.
  • 1 is a block diagram showing an example of a schematic configuration of a vehicle control system; 4 is an explanatory diagram showing an example of the installation positions of an outside-vehicle information detection unit and an imaging unit;
  • FIG. 1 is a diagram illustrating an example of a schematic configuration of an endoscopic surgery system.
  • 2 is a block diagram showing an example of the functional configuration of a camera head and a CCU.
  • FIG. 1 is an example of an amplifier circuit according to the first embodiment.
  • FIG. 1A is a circuit diagram showing the circuit configuration of the amplifier circuit
  • FIG. 1B is a plan view showing the planar structure of the amplifier circuit.
  • FIG. 1B shows the X-axis, Y-axis, and Z-axis, which are perpendicular to each other.
  • the X-axis and Y-axis correspond to the lateral direction (horizontal direction), and the Z-axis corresponds to the longitudinal direction (vertical direction).
  • the +Z-direction corresponds to the upward direction, and the -Z-direction corresponds to the downward direction. Note that the -Z-direction may or may not strictly coincide with the direction of gravity.
  • the amplifier circuit 2 in FIG. 1A is a source-grounded amplifier circuit 2 equipped with an active load 4.
  • the amplifier circuit 2 includes a plurality of NMOS input transistors 3 and a PMOS active load 4.
  • FIG. 1B shows a plan view of a portion corresponding to the input transistors 3 in the circuit diagram of FIG. 1A.
  • the three input transistors 3 are referred to, from top to bottom, as input transistor 3a, input transistor 3b, and input transistor 3c.
  • input transistor 3a is an example of a first input transistor of the present disclosure
  • input transistor 3b is an example of a second input transistor of the present disclosure
  • input transistor 3c is an example of a third input transistor of the present disclosure.
  • the amplifier circuit 2 is used, for example, in a solid-state imaging device to amplify pixel signals read out from a pixel supply unit, and is also used as a comparator in an AD converter (ADC).
  • the comparator includes, for example, a differential pair circuit and a tail current control transistor (tail portion) electrically connected to the differential pair circuit.
  • the amplifier circuit 2 is, for example, a differential pair circuit, and is used to amplify a reference signal and a comparison signal.
  • the amplifier circuit for the reference signal is an example of the first amplifier circuit of the present disclosure
  • the amplifier circuit for the comparison signal is an example of the second amplifier circuit of the present disclosure.
  • the input transistors 3 are provided in different active regions, and the sources and drains are alternately connected in series.
  • the active region that functions as the source 82 of the input transistor 3a is provided in a region different from the active region that functions as the drain 81 of the input transistor 3b, and they are electrically connected by a wiring 86.
  • the active region that functions as the source 82 of the input transistor 3b is provided in a region different from the active region that functions as the drain 81 of the input transistor 3c, and they are electrically connected by a wiring 86.
  • the gates 80 of the input transistors 3 are connected to each other, for example, electrically connected by a wiring 86.
  • the drains 81, gates 80, and sources 82 of the first to third input transistors 3a to 3c are linearly aligned in the Y-axis direction.
  • the number of these input transistors 3 is not limited to three, and any number can be connected in series.
  • the drain 81 of the input transistor 3a and the source of the input transistor 3d may be electrically connected in series, and the gates 80 of the input transistors 3a to 3d may be electrically connected to each other.
  • the amplifier circuit 2 does not need to have all the input transistors 3 arranged alternately in series, as long as it includes a structure in which two or more input transistors 3 are arranged in series with each other.
  • the input transistor 3 on the active load 4 side (in this example, input transistor 3a) operates in the saturation region
  • the input transistors 3 on the ground side (in this example, the second and input transistors 3c) operate in the linear region.
  • carriers pass through to locations far from the oxide film interface, reducing the probability of trapping and detrapping, improving RTS noise.
  • the signal-to-noise ratio (S/N ratio) of the comparator is improved as the RTS noise is improved. This improves random vertical stripe noise.
  • the random vertical streak noise of the solid-state imaging device is similarly improved, and the S/N ratio is improved.
  • FIG. 2 shows another example of the amplifier circuit 2 in the first embodiment.
  • the three input transistors 3 are called input transistor 3a, input transistor 3b, and input transistor 3c, from the left.
  • the three input transistors 3 are provided in different active regions, and their drains 81 and sources 82 are alternately connected in series.
  • the active region that functions as the drain 81 of input transistor 3a is provided in a different region from the active region that functions as the source 82 of input transistor 3b, and they are electrically connected by wiring 86.
  • the active region that functions as the drain 81 of input transistor 3b is provided in a different region from the active region that functions as the source 82 of input transistor 3c, and they are electrically connected by wiring.
  • the drain 81 and source 82 of the input transistor 3 are connected in series in the X-axis direction.
  • the gates 80 of the multiple input transistors 3 are also connected to each other.
  • the gates are electrically connected to each other by wiring 86.
  • the gates 80 of each input transistor 3 are aligned linearly in the X-axis direction, and therefore may be formed from a single polysilicon or metal gate.
  • the number of these input transistors 3 is not limited to three, and any number of input transistors 3 can be connected.
  • the amplifier circuit 2 does not need to have all of the input transistors 3 arranged in series, but only needs to include a structure in which two or more input transistors 3 are arranged in series with each other.
  • FIG. 3 shows yet another example of an amplifier circuit in the first embodiment.
  • FIG. 3A shows a circuit diagram of the comparator 5
  • FIG. 3B shows a plan view of the portion of the reference signal amplifier circuit 8 and the comparison signal amplifier circuit 9 in this circuit diagram that corresponds to the input transistor 3.
  • the three input transistors 3 in the reference signal amplifier circuit 8 in the comparator 5 and the three input transistors 3 in the comparison signal amplifier circuit 9 are arranged in a staggered pattern.
  • the configuration will be explained by taking the reference signal amplifier circuit 8 as an example.
  • the three input transistors 3 are referred to, from top to bottom, as input transistor 3a, input transistor 3b, and input transistor 3c.
  • the active region that functions as the source 82 of input transistor 3a is arranged in a staggered pattern in a region different from the active region that functions as the drain 81 of input transistor 3b, and they are electrically connected by wiring 86.
  • the active region that functions as the source 82 of input transistor 3b is arranged in a staggered pattern in a region different from the active region that functions as the drain 81 of input transistor 3c, and they are electrically connected by wiring 86.
  • the gates 80 of each input transistor 3 are electrically connected to each other by wiring 86.
  • the number of these input transistors 3 is not limited to three, and any number of input transistors 3 can be connected.
  • the amplifier circuit 2 does not need to have the drains 81 and sources 82 of all input transistors 3 arranged alternately, but only needs to include a structure in which the drains 81 and sources 82 of two or more input transistors 3 are arranged alternately.
  • FIG. 3 allows for greater freedom in circuit design layout.
  • the matching characteristics of each input transistor 3 can be improved, improving the S/N ratio of the comparator 5.
  • FIG. 4 is an example of an amplifier circuit according to the second embodiment.
  • FIG. 4 shows a plan view of a portion of an amplifier circuit 2 similar to that shown in FIG. 1 that corresponds to an input transistor 3.
  • the three input transistors 3 are referred to, from top to bottom, as input transistor 3a, input transistor 3b, and input transistor 3c.
  • the multiple input transistors 3 are connected in series with each other in the same active region 87.
  • the active region 87 that functions as the source of input transistor 3a is the same active region 87 as the active region 87 that functions as the drain of input transistor 3b.
  • the active region 87 that functions as the source of input transistor 3b is the same active region 87 as the active region 87 that functions as the drain of input transistor 3c.
  • the gates 80 of the multiple input transistors 3 are connected to each other.
  • the gates are electrically connected to each other by wiring 86.
  • the number of these input transistors 3 is not limited to three, and any number of input transistors 3 can be connected.
  • the amplifier circuit 2 does not need to have all of the input transistors 3 arranged in series, but only needs to include a structure in which two or more input transistors 3 are arranged in series with each other.
  • FIG. 5 is a cross-sectional view of an amplifier circuit in the second embodiment.
  • FIG. 5 shows a cross-sectional view of AA' in FIG. 4.
  • the gate electrode 90 of each input transistor 3 is formed on a substrate 94 via a gate insulating film 91, and the sidewall insulating film 92 of each input transistor 3 is formed on the side of the gate electrode 90.
  • An interlayer insulating film 93 is formed on the substrate 94 so as to cover each input transistor 3.
  • each contact plug 89 is formed in the interlayer insulating film 93, and is formed on one of the gate electrodes 90 or one of the active regions 87.
  • the input transistors 3a to 3c are each connected to the same active region 87.
  • the gate electrodes 90 of the input transistors 3a to 3c are electrically connected to each other by wiring 86 formed on the contact plug 89.
  • FIG. 5 shows three wirings 86 formed in the same wiring layer.
  • the design area of the amplifier circuit 2 is smaller than that of FIG. 1, and the transconductance characteristics can be improved. Furthermore, in a solid-state imaging device using this amplifier circuit 2, it is possible to achieve high resolution through further miniaturization, or to improve the sensor characteristics while maintaining the number of pixels.
  • FIG. 6 shows another example of an amplifier circuit in the second embodiment.
  • the input transistors 3 shown in the plan view of FIG. 6 include a first group of three input transistors 3 connected in series with each other, and a second group of three input transistors 3 connected in series with each other.
  • the input transistors 3 in the left group of FIG. 6 are called the first group of input transistors
  • the input transistors 3 in the right group are called the second group of input transistors.
  • the three input transistors 3 in each of the first and second groups are connected in series in the same active region 87.
  • a part of the two or more input transistors 3 in the first group and a part of the two or more input transistors 3 in the second group are connected in parallel with each other.
  • the three input transistors 3 in the first group are called input transistor 3a, input transistor 3b, and input transistor 3c, from the top. Also, the three input transistors 3 in the second group are called input transistor 3a', input transistor 3b', and input transistor 3c', from the top.
  • the number of input transistors 3 in the first and second groups is not limited to three each, and any number of input transistors 3 can be connected.
  • the amplifier circuit 2 does not need to have all of the input transistors 3 arranged alternately in series, as long as it includes a structure in which two or more input transistors 3 are arranged in series with each other.
  • any number of the input transistors in the first group and the input transistors in the second group can be connected in parallel with each other, in whole or in part.
  • the gate width of the input transistor 3 is increased, improving the transconductance characteristics of the input transistor 3. This improves the thermal noise characteristics of the transistor, and reduces RTS noise.
  • FIG. 7 is an example of an amplifier circuit according to the third embodiment.
  • FIG. 7A shows a perspective view of the portion of the amplifier circuit 2 corresponding to the input transistor 3 in this embodiment
  • FIG. 7B shows a plan view of the portion corresponding to the input transistor 3.
  • the three input transistors 3 are called input transistor 3a, input transistor 3b, and input transistor 3c from the top.
  • the three input transistors 3 are connected in series with each other in the same active region 87.
  • the active region 87 functioning as the source of the input transistor 3a is the same active region 87 as the active region 87 functioning as the drain of the input transistor 3b.
  • the gates (gate electrodes) 80 of the multiple input transistors 3 are electrically connected to each other.
  • the gates are electrically connected to each other by wiring 86. While each amplifier circuit 2 in the first and second embodiments has a planar structure, as shown in FIG. 7A, in the third embodiment, it has a fin-type structure.
  • an insulating film 84 is provided on a silicon substrate 85, and a drain (drain region) 81 and a source (source region) 82 are provided under a gate 80 via a gate insulating film 83.
  • the number of these input transistors 3 is not limited to three, and any number of input transistors 3 can be connected.
  • the amplifier circuit 2 does not need to have all of the input transistors 3 arranged in series, but only needs to include a structure in which two or more input transistors 3 are arranged in series with each other.
  • the configuration of FIG. 7 improves the controllability of the gate 80 in the input transistor 3, improving the transconductance characteristics. This improves the thermal noise characteristics of the input transistor 3, and reduces RTS noise.
  • the fin type configuration suppresses the influence of an increase in the voltage threshold caused by the substrate bias effect, improving RTS noise.
  • FIG. 8 is an example of an amplifier circuit according to the fourth embodiment.
  • FIG. 8A shows a circuit diagram of the amplifier circuit 2
  • FIG. 8B shows a plan view of the portion of this circuit diagram that corresponds to the input transistor 3.
  • the two input transistors 3 are called input transistor 3a and input transistor 3b from the top. As shown in FIG. 8B, these input transistors 3a and input transistor 3b have different gate lengths. In this example, the input transistor 3a connected to the active load 4 has the shortest gate length.
  • the source 82 of the input transistor 3a and the drain 81 of the input transistor 3b are connected in series.
  • the gates 80 of the input transistors 3 are electrically connected to each other. For example, the gates 80 are electrically connected to each other by wiring 86.
  • the drains 81, gates 80, and sources 82 of the input transistors 3a to 3b are linearly arranged in the Y-axis direction.
  • the drain 81 of the input transistor 3a is connected to the first power supply 6a via the active load 4.
  • the source 82 of the input transistor 3b is connected to the second power supply 6b (ground in this example).
  • the source 82 of the input transistor 3b may be connected to the second power supply 6b via another circuit such as a tail current control transistor.
  • the number of these input transistors 3 is not limited to two, and any number of input transistors 3 can be connected. Furthermore, when three or more input transistors 3 are used, they may include three or more gate lengths, and the transistor with the shortest gate length among them may be connected to the active load 4. Furthermore, the amplifier circuit 2 does not need to have all the input transistors 3 arranged alternately in series, but it is sufficient that the amplifier circuit 2 includes a structure in which two or more input transistors 3 are arranged in series with each other.
  • the amplifier circuit 2 may be configured such that the input transistors 3a and 3b are NMOS, and the voltage of the first power supply 6a is higher than the voltage of the second power supply 6b.
  • the amplifier circuit 2 may be configured such that the input transistors 3a and 3b are PMOS, and the voltage of the second power supply 6b is higher than the voltage of the first power supply 6a.
  • the amplifier circuit 2 reduces the area of the input transistors 3 in the saturation region connected to the active load 4, thereby reducing the probability of trapping and detrapping compared to equally dividing the gate lengths of the input transistors 3 connected in series. This improves the RTS noise of the amplifier circuit 2. In addition, the amplifier circuit 2 improves the RTS noise by using input transistors 3 with different voltage thresholds.
  • the smaller the voltage threshold value the smaller the RTS noise tends to be. Therefore, even in this example, if the design can be done with the same gate length, the RTS noise is improved by using a transistor with a small voltage threshold for the input transistor 3. On the other hand, from the viewpoint of transistor element reliability, the lower the voltage threshold value, the longer the shortest gate length that can be designed within the design rules tends to be. In this example, the smaller the gate area of the input transistor 3 in the saturation region connected to the active load 4, the more the RTS noise is improved.
  • each input transistor 3 is the same as when a single input transistor 3 is used in the amplifier circuit 2, the RTS noise may be improved by using a transistor with a high voltage threshold that can be designed with a shorter gate length for the input transistor 3 in the saturation region connected to the active load 4, and using a transistor with a low voltage threshold for the other input transistors in the linear region.
  • FIG. 9 shows another example of an amplifier circuit in the fourth embodiment.
  • FIG. 9A shows a plan view of the portion of amplifier circuit 2 that corresponds to input transistor 3, and FIG. 9B shows a cross-sectional view taken along line AA'.
  • the two input transistors 3 are called input transistor 3a and input transistor 3b from the top. These input transistors 3a and 3b have different gate lengths.
  • the input transistor 3a connected to the active load 4 has the shortest gate length.
  • the source of the input transistor 3a and the drain of the input transistor 3b are connected in series.
  • the gates 80 of the input transistors 3 are connected to each other.
  • a p-type well 95 for each input transistor 3 is formed on an n-type well 96 in a substrate 94.
  • the gate electrode 90, gate insulating film 91, and sidewall insulating film 92 of each input transistor 3 are formed on different p-type wells 95.
  • An element isolation insulator 97 is formed on the p-type well 95 to insulate each element, such as the first power supply 6a and the drain 81, or the second power supply 6b and the source 82, from each other.
  • the element isolation insulator 97 is also called an STI (Shallow Trench Isolation) insulating film.
  • An interlayer insulating film 93 is formed on the p-type well 95 so as to cover each input transistor 3.
  • Each contact plug 89 is formed in the interlayer insulating film 93, and is formed on any one of the gate electrodes 90, the drain 81, the source 82, the first power supply 6a, and the second power supply 6b.
  • the gate electrodes 90 of the input transistors 3a and 3b are electrically connected to each other by wiring 86 formed on a contact plug 89.
  • FIG. 9B shows four wirings 86 formed in the same wiring layer (however, one of these wirings 86 is shown at a higher position than the other three wirings 86 to make the drawing easier to see).
  • the number of these input transistors 3 is not limited to two, and any number of input transistors 3 can be connected.
  • the amplifier circuit 2 does not need to have all of the input transistors 3 arranged in series, but only needs to include a structure in which two or more input transistors 3 are arranged in series with each other.
  • the amplifier circuit 2 may be configured such that the input transistors 3a and 3b are NMOS, and the voltage of the first power supply 6a is higher than the voltage of the second power supply 6b.
  • the amplifier circuit 2 may be configured such that the input transistors 3a and 3b are PMOS, and the voltage of the second power supply 6b is higher than the voltage of the first power supply 6a.
  • the back gates of input transistor 3a and input transistor 3b are connected to the same potential as their respective sources, suppressing the influence of the voltage threshold due to the substrate bias effect and improving RTS noise.
  • FIG. 10 is an example of a comparator according to the fifth embodiment.
  • the circuit diagram in FIG. 10 shows a comparator 5 including a tail current control transistor 10 that controls the tail current.
  • the tail current control transistor 10 connected to the differential pair circuit has three input transistors 3 connected in series, and the gates of the three input transistors 3 are electrically connected to each other.
  • the tail current control transistor 10 may use any of the amplifier circuits 2 in the first to fourth embodiments (including the modified examples) described above.
  • the number of tail current control transistors 10 is not limited to three, and any number of input transistors 3 can be connected.
  • the amplifier circuit 2 does not need to have all of the input transistors 3 arranged in series, but only needs to include a structure in which two or more input transistors 3 are arranged in series with each other.
  • the comparator 5 can reduce the RTS noise generated in the tail current control transistor 10.
  • the improvement in the S/N ratio that accompanies the reduction in RTS noise makes it possible to achieve high image quality in solid-state imaging devices that use the comparator 5.
  • FIG. 11 shows an example of a solid-state imaging device according to the sixth embodiment.
  • FIG. 11A shows a circuit diagram of the solid-state imaging device 1 in this embodiment
  • FIG. 11B shows a schematic diagram of the solid-state imaging device 1.
  • this stacked solid-state imaging device 1 includes a first substrate 100 including a pixel array 73 in which a plurality of pixels 72, each of which includes a photoelectric conversion unit 70 and a pixel transistor 71, are assembled.
  • This stacked solid-state imaging device 1 also includes a second substrate 200 including a logic circuit 74. The first substrate 100 is disposed on the second substrate 200.
  • the first substrate 100 includes a photodiode PD as the photoelectric conversion unit 70, and includes a transfer transistor TR, a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL as pixel transistors 71, and further includes a floating diffusion FD.
  • the second substrate 200 includes a comparator 5, a counter circuit 13, and a ramp generator 14 as components of a logic circuit 74.
  • the solid-state imaging device 1 includes a comparator 5 including an amplification circuit 2 described in the first to fourth embodiments or a comparator 5 described in the fifth embodiment on the second substrate.
  • the photodiode PD performs photoelectric conversion of the incident light.
  • the anode of the photodiode PD is electrically connected to the ground potential, and the cathode of the photodiode PD is electrically connected to the transfer transistor TR. Allowing light to be incident on the photodiode PD is called exposing the photodiode PD.
  • the transfer transistor TR transfers the charge generated by the above photoelectric conversion to the floating diffusion FD.
  • One of the source and drain of the transfer transistor TR is electrically connected to the photodiode PD, and the other of the source and drain of the transfer transistor TR is electrically connected to the floating diffusion FD, the reset transistor RST, and the amplification transistor AMP.
  • the reset transistor RST drains charge from the floating diffusion FD and resets the potential of the floating diffusion FD to the power supply voltage (VDD).
  • VDD power supply voltage
  • One of the source and drain of the reset transistor RST is electrically connected to the power supply voltage
  • the other of the source and drain of the reset transistor RST is electrically connected to the transfer transistor TR, the floating diffusion FD, and the amplification transistor AMP.
  • the floating diffusion FD accumulates the charge transferred by the transfer transistor TR.
  • the floating diffusion FD functions as a capacitor.
  • the floating diffusion FD is electrically connected to the transfer transistor TR, the reset transistor RST, and the amplification transistor AMP.
  • the amplification transistor AMP receives the charge transferred to the floating diffusion FD at its gate and outputs it to the selection transistor SEL via a source follower.
  • the gate of the amplification transistor AMP is electrically connected to the transfer transistor TR, the floating diffusion FD, and the reset transistor RST.
  • One of the source and drain of the amplification transistor AMP is electrically connected to the power supply voltage, and the other of the source and drain of the amplification transistor AMP is electrically connected to the selection transistor SEL.
  • the selection transistor SEL can electrically connect the amplification transistor AMP to the vertical signal line.
  • the amplification transistor AMP is electrically connected to the vertical signal line, and when the selection transistor SEL is turned off, the amplification transistor AMP is electrically isolated from the vertical signal line.
  • One of the source and drain of the selection transistor SEL is electrically connected to the amplification transistor AMP, and the other of the source and drain of the selection transistor SEL is electrically connected or can be connected to the vertical signal line.
  • the stacked solid-state imaging device 1 can reduce the RTS noise generated by the comparator 5.
  • the improvement in the S/N ratio that accompanies the reduction in RTS noise enables the stacked solid-state imaging device 1 to achieve high image quality.
  • FIG. 12 shows an example of a solid-state imaging device according to the seventh embodiment.
  • FIG. 12A shows a circuit diagram of the solid-state imaging device 1 in this embodiment
  • FIG. 12B shows a schematic diagram of the solid-state imaging device 1.
  • this 3D stacked solid-state imaging device 1 includes a first substrate 100 including a photoelectric conversion unit 70, a second substrate 200 including pixel transistors 71, and a third substrate 300 including a logic circuit 74.
  • the first substrate 100 and the second substrate 200 are stacked with an insulating layer sandwiched between them.
  • the first substrate 100 is disposed on the second substrate 200, and the second substrate 200 is disposed on the third substrate 300.
  • Some of the pixel transistors 71 may be included in the first substrate 100 instead of the second substrate 200.
  • the first substrate 100 includes a photodiode PD, a transfer transistor TR, and a floating diffusion FD.
  • the second substrate 200 includes a reset transistor RST, an amplification transistor AMP, a selection transistor SEL, and a comparator 5.
  • the third substrate 300 includes a counter circuit 13 and a ramp generator 14.
  • the solid-state imaging device 1 includes a comparator 5 including the amplification circuit 2 described in the first to fourth embodiments or the comparator 5 described in embodiment 5 on the second substrate.
  • the solid-state imaging device 1 may also include a fourth substrate including a memory circuit below the third substrate 300.
  • the 3D stacked solid-state imaging device 1 can reduce the RTS noise generated by the comparator 5.
  • the improvement in the S/N ratio that accompanies the reduction in RTS noise enables the 3D stacked solid-state imaging device 1 to achieve high image quality.
  • Fig. 13 shows an example of a solid-state imaging device according to the eighth embodiment.
  • Fig. 13A shows a circuit diagram of the solid-state imaging device 1 according to this embodiment
  • Fig. 13B shows a schematic diagram of the solid-state imaging device 1.
  • this 3D stacked solid-state imaging device 1 includes a first substrate 100 including a photoelectric conversion unit 70, a second substrate including pixel transistors 71, and a third substrate including a logic circuit 74.
  • the first substrate 100 and the second substrate 200 are stacked with an insulating layer sandwiched between them.
  • the first substrate 100 is disposed on the second substrate 200, and the second substrate 200 is disposed on the third substrate 300.
  • Some of the pixel transistors 71 may be included in the first substrate 100 instead of the second substrate 200.
  • the first substrate 100 includes a photodiode PD, a transfer transistor TR, and a floating diffusion FD.
  • the second substrate 200 includes a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL.
  • the third substrate 300 includes a comparator 5, a counter circuit 13, and a ramp generator 14.
  • the solid-state imaging device 1 includes a comparator 5 including the amplification circuit 2 described in the first to fourth embodiments or the comparator 5 described in embodiment 5 on the second substrate.
  • the solid-state imaging device 1 may also include a fourth substrate including a memory circuit below the third substrate 300.
  • the 3D stacked solid-state imaging device 1 can reduce the RTS noise generated by the comparator 5.
  • the improvement in the S/N ratio that accompanies the reduction in RTS noise enables the 3D stacked solid-state imaging device 1 to achieve high image quality.
  • FIG. 14 is a cross-sectional view showing the structure of a solid-state imaging device according to the ninth embodiment.
  • FIG. 14 shows a cross section of two pixels 11 (one pixel sharing unit 12) included in a 3D stacked solid-state imaging device 1 having an AD converter function.
  • FIG. 14 shows the X-axis, Y-axis, and Z-axis, which are perpendicular to each other.
  • the X-axis and Y-axis correspond to the lateral direction (horizontal direction), and the Z-axis corresponds to the longitudinal direction (vertical direction).
  • the +Z direction corresponds to the upward direction, and the -Z direction corresponds to the downward direction. Note that the -Z direction may or may not strictly coincide with the direction of gravity.
  • the solid-state imaging device 1 of this embodiment includes a first substrate 100, a second substrate 200, a third substrate 300, a filter layer 24, an on-chip lens layer 25, and a through plug 26.
  • the first substrate 100 is disposed on the second substrate 200, which is disposed on the third substrate 300.
  • the filter layer 24 and the on-chip lens layer 25 are formed in order on the first substrate 100.
  • the through plug 26 is formed in the first substrate 100 and the second substrate 200 so as to penetrate the boundary surface between the first substrate 100 and the second substrate 200.
  • the first substrate 100 includes a semiconductor substrate 31, an element isolation insulating film 32, a gate insulating film 33 and a gate electrode 34 of each transistor Tr1, an electrode portion 35, an interlayer insulating film 36, and a photodiode PD of each pixel 11.
  • the semiconductor substrate 31 includes an n-type region 31a, a p-type region 31b, and a floating diffusion portion 31c for each pixel 11.
  • the second substrate 200 includes a semiconductor substrate 41, a gate insulating film 42 and a gate electrode 43 of each transistor Tr2, an interlayer insulating film 44, an interlayer insulating film 45, a plurality of plugs 46a to 46d, a plurality of wiring layers 47a to 47c, and a plurality of pads 48.
  • the semiconductor substrate 41 includes a plurality of diffusion regions 41a.
  • the third substrate 300 includes a semiconductor substrate 51, a gate insulating film 52 and a gate electrode 53 of each transistor Tr3, an interlayer insulating film 54, an interlayer insulating film 55, a plurality of plugs 56a to 56c, a plurality of wiring layers 57a, 57b, and a plurality of pads 58.
  • the semiconductor substrate 51 includes a plurality of diffusion regions 51a.
  • the semiconductor substrate 31 is, for example, a Si (silicon) substrate.
  • the surface (lower surface) of the semiconductor substrate 31 in the -Z direction is the front surface of the semiconductor substrate 31, and the surface (upper surface) of the semiconductor substrate 31 in the +Z direction is the back surface of the semiconductor substrate 31. Since the solid-state imaging device of this embodiment is a back-illuminated type, the back surface of the semiconductor substrate 31 is the light incident surface (light receiving surface) of the semiconductor substrate 31.
  • the semiconductor substrate 31 includes a photodiode PD for each pixel 11.
  • the photodiode PD of each pixel 11 is mainly formed by a pn junction between an n-type region 31a and a p-type region 31b, and functions as a photoelectric conversion unit.
  • the photodiode PD of each pixel 11 receives light from the back side of the semiconductor substrate 31, generates a signal charge according to the amount of light received, and accumulates the generated signal charge in the floating diffusion region 31c.
  • the element isolation insulating film 32 is provided in the semiconductor substrate 31 and penetrates the semiconductor substrate 31 between the front and back surfaces of the semiconductor substrate 31.
  • the element isolation insulating film 32 is, for example, a SiO2 film (silicon oxide film).
  • the solid-state imaging device of this embodiment may further include a light-shielding layer (for example, a W (tungsten) layer) embedded in the element isolation insulating film 32.
  • the element isolation insulating film 32 has a mesh-like shape that surrounds each of the multiple pixels 11.
  • the first substrate 100 includes a plurality of transistors Tr1. These transistors Tr1 include, for example, pixel transistors such as transfer transistors TR.
  • the gate insulating film 33 and gate electrode 34 of each transistor Tr1 are formed in that order on the surface of the semiconductor substrate 31.
  • the gate insulating film 33 is, for example, a SiO2 film.
  • the gate electrode 34 is, for example, a poly-Si layer.
  • the electrode portion 35 is formed on the surface of the semiconductor substrate 31 and is in contact with the floating diffusion portion 31c.
  • the electrode portion 35 is, for example, a poly-Si layer.
  • the gate electrode 34 and the electrode portion 35 are formed by processing the same material.
  • the interlayer insulating film 36 is formed on the surface of the semiconductor substrate 31 and covers the gate electrode 34 and the electrode portion 35.
  • the interlayer insulating film 36 is, for example, a SiO2 film.
  • the semiconductor substrate 41 is, for example, a Si substrate.
  • the semiconductor substrate 41 is disposed on the lower surface of the interlayer insulating film 36.
  • the surface (lower surface) of the semiconductor substrate 41 in the -Z direction is the front surface of the semiconductor substrate 41
  • the surface (upper surface) of the semiconductor substrate 41 in the +Z direction is the back surface of the semiconductor substrate 41.
  • the second substrate 200 includes a plurality of transistors Tr2. These transistors Tr2 include pixel transistors such as a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL.
  • the gate insulating film 42 and gate electrode 43 of each transistor Tr2 are formed in order on the surface of the semiconductor substrate 41. As shown in FIG. 14, the gate insulating film 42 and gate electrode 43 of at least a part of the transistors Tr2 may be embedded in a trench formed in the semiconductor substrate 41.
  • the gate insulating film 42 is, for example, a SiO2 film.
  • the gate electrode 43 is, for example, a poly-Si layer.
  • Each diffusion region 41a in the semiconductor substrate 41 functions, for example, as a source region or a drain region of one of the transistors Tr2.
  • the interlayer insulating film 44 is formed on the surface of the semiconductor substrate 41 and covers the gate electrode 43.
  • the interlayer insulating film 45 is formed on the lower surface of the interlayer insulating film 44.
  • These interlayer insulating films 44 and 45 are, for example, SiO2 films.
  • the plugs 46a to 46d, the wiring layers 47a to 47c, and the pads 48 are formed in the interlayer insulating films 44 and 45. Specifically, the wiring layers 47a to 47c are formed in order below the semiconductor substrate 41. The pads 48 are formed below the wiring layers 47a to 47c, and are located on the lower surface of the second substrate 200.
  • Each plug 46a is a contact plug that electrically connects the diffusion region 41a or the gate electrode 43 to the wiring layer 47a.
  • Each plug 46b is a via plug that electrically connects the wiring layer 47a to the wiring layer 47b.
  • Each plug 46c is a via plug that electrically connects the wiring layer 47b to the wiring layer 47c.
  • Each plug 46d is a via plug that electrically connects the wiring layer 47c to one of the pads 48.
  • the semiconductor substrate 51 is, for example, a Si substrate.
  • the semiconductor substrate 51 is disposed below the interlayer insulating films 44 and 45 with the interlayer insulating films 54 and 55 interposed between them.
  • the surface (upper surface) of the semiconductor substrate 51 in the +Z direction is the front surface of the semiconductor substrate 51
  • the surface (lower surface) of the semiconductor substrate 51 in the -Z direction is the back surface of the semiconductor substrate 51.
  • the third substrate 300 includes a plurality of transistors Tr3. These transistors Tr3 form, for example, a logic circuit.
  • the gate insulating film 52 and gate electrode 53 of each transistor Tr3 are formed in that order on the surface of the semiconductor substrate 51.
  • the gate insulating film 52 is, for example, a SiO2 film.
  • the gate electrode 53 is, for example, a poly-Si layer.
  • Each diffusion region 51a in the semiconductor substrate 51 functions, for example, as a source region or drain region of one of the transistors Tr3.
  • the interlayer insulating film 54 is formed on the surface of the semiconductor substrate 51 and covers the gate electrode 53.
  • the interlayer insulating film 55 is formed on the upper surface of the interlayer insulating film 54.
  • These interlayer insulating films 54 and 55 are, for example, SiO2 films. As shown in FIG. 14, the interlayer insulating film 55 is bonded to the lower surface of the interlayer insulating film 45.
  • the plugs 56a to 56c, the wiring layers 57a and 57b, and the pad 58 are formed in the interlayer insulating films 54 and 55. Specifically, the wiring layers 57a and 57b are formed in order above the semiconductor substrate 51. The pad 58 is formed above the wiring layers 57a and 57b, and is located on the upper surface of the third substrate 300.
  • Each plug 56a is a contact plug that electrically connects the diffusion region 51a or the gate electrode 53 to the wiring layer 57a.
  • Each plug 56b is a via plug that electrically connects the wiring layer 57a to the wiring layer 57b.
  • Each plug 56c is a via plug that electrically connects the wiring layer 57b to any of the pads 58. As shown in FIG. 14, the pad 58 is attached to the lower surface of the pad 48 and is electrically connected to the pad 48.
  • the solid-state imaging device 1 of this embodiment has a three-layer structure including first, second, and third substrates 100-300.
  • the solid-state imaging device 1 of this embodiment further includes a filter layer 24 and an on-chip lens layer 25 on the first substrate 100, and through plugs 26 in the first and second substrates 100, 200.
  • the filter layer 24 includes a number of filters that transmit light of a specific wavelength. For example, filters for red (R), green (G), and blue (B) are disposed above the photodiodes PD of the red, green, and blue pixels 11, respectively. Furthermore, a filter for infrared light may be disposed above the photodiode PD of the infrared pixel 11.
  • the on-chip lens layer 25 includes a number of on-chip lenses that have the effect of focusing incident light.
  • light incident on each on-chip lens is focused by the on-chip lens, passes through the corresponding filter, and is incident on the corresponding photodiode PD.
  • the photodiode PD converts this light into an electric charge by photoelectric conversion to generate a signal charge.
  • the generated signal charge is accumulated in the floating diffusion portion 31c.
  • the through plug 26 is formed in the interlayer insulating film 36, the semiconductor substrate 41, and the interlayer insulating film 44.
  • the through plug 26 is a contact plug that electrically connects the electrode portion 35 and the wiring layer 47a.
  • the first substrate 100 and the second substrate 200 of this embodiment are electrically connected via the through plug 26.
  • the second substrate 200 and the third substrate 300 of this embodiment are electrically connected via the pads 48, 58.
  • FIG. 15 is a circuit diagram showing the configuration of a solid-state imaging device according to the ninth embodiment.
  • FIG. 15 shows a first substrate 100, a second substrate 200, and a third substrate 300.
  • the first substrate 100 and the second substrate 200 shown in FIG. 15 are electrically connected via the through plug 26, and the second substrate 200 and the third substrate 300 shown in FIG. 15 are electrically connected via the pads 48, 58.
  • the first substrate 100 includes a photodiode PD for each pixel 11, as shown in FIG. 15.
  • FIG. 15 shows the photodiodes PD of the eight pixels 11a to 11d in the two pixel sharing units 12.
  • the cathode of each photodiode PD is electrically connected to the through plug 26 via the corresponding transfer transistor TR, and is electrically connected to the power supply wiring (VDD) via the corresponding overflow gate transistor OFG. Meanwhile, the anode of each photodiode PD is electrically connected to another power supply wiring or a ground wiring.
  • the transfer transistor TR and the overflow gate transistor OFG are included in the above-mentioned transistor Tr1 (FIG. 15).
  • the solid-state imaging device 1 includes a comparator 5 including the amplifier circuit 2 described in the first to third embodiments or the comparator 5 described in the fourth embodiment on the second substrate 200.
  • the comparator 5 is provided in the AD converter of the column signal processing unit, and compares a pixel signal with a reference signal, and outputs the comparison result of these signals.
  • the comparator 5 includes transistors Tp1 and Tp2, which are p-type MOS transistors, and transistors Tn1a to Tn1c, Tn2a to Tn3c, Tn3, and Tn4, which are n-type MOS transistors. These transistors Tp1, Tp2, Tn1a to Tn1c, Tn2a to Tn3c, Tn3, and Tn4 are included in the above-mentioned transistor Tr2 (FIG. 14).
  • Transistors Tp1 and Tp2 form an active load 62.
  • the gate of transistor Tp1 is electrically connected to the gate of transistor Tp2.
  • the sources of transistors Tp1 and Tp2 are electrically connected to the power supply wiring (VDD).
  • the drain of transistor Tp1 is electrically connected to the drain of transistor Tn1a and the gates of transistors Tp1 and Tp2.
  • the drain of transistor Tp2 is electrically connected to the drains of transistors Tn2 and Tn4 and pad 48.
  • the active load 62 is a current mirror circuit that passes a current corresponding to the mirror ratio through transistors Tp1 and Tp2.
  • Transistors Tn1a, Tn1b, Tn1c, Tn2a, Tn2b, and Tn2c form a differential pair circuit 63.
  • the gates of the input transistors Tn1a to Tn1c are electrically connected to each other in common.
  • the gates of the input transistors Tn1a to Tn1c are also electrically connected to the wiring for the reference signal.
  • the gates of the input transistors Tn2a to Tn2c are electrically connected to each other in common.
  • the gates of the input transistors Tn2a to Tn2c are also electrically connected to the wiring for the comparison signal (through plug 26), and are also electrically connected to the source of transistor Tn4.
  • the sources and drains of the three input transistors Tn1a to Tn1c and Tn2a to Tn2c are connected in series.
  • the sources of the transistors Tn1c and Tn2c are also electrically connected to the drain of transistor Tn3.
  • the differential pair circuit 63 outputs the comparison result (voltage difference) between the comparison signal and the reference signal to a node between transistors Tp2 and Tn2a, and outputs it from this node to pad 48.
  • Transistor Tn3 is the tail section and functions as a current source.
  • the gate of transistor Tn3 is electrically connected to a line that applies a predetermined voltage.
  • the source of transistor Tn3 is electrically connected to the ground line (GND). This current source maintains the total current flowing through transistors Tn1a to Tn1c and Tn2a to Tn2c at a predetermined value.
  • Transistor Tn4 is disposed between the through plug 26 and the above node, and functions as an AZ transistor.
  • the gate of transistor Tn4 is electrically connected to the wiring for the reset signal.
  • the source of transistor Tn4 is electrically connected to the through plug 26.
  • the drain of transistor Tn4 is electrically connected to the above node.
  • This AZ transistor performs auto-zero operation by establishing electrical continuity between the through plug 26 (floating diffusion portion 31c) and the above node before detecting the output signal.
  • This structure makes it possible to reduce the RTS noise generated by the comparator 5.
  • the improvement in the S/N ratio that accompanies the reduction in RTS noise makes it possible to improve image quality in the 3D stacked solid-state imaging device 1 that also functions as an AD converter.
  • FIG. 16 is a block diagram showing an example of the functional configuration of a solid-state imaging device according to the tenth embodiment.
  • the solid-state imaging device 1 in FIG. 16 includes, for example, an input section 510A, a row driver section 520, a timing control section 530, a pixel array section 540, a column signal processing section 550, an image signal processing section 560, and an output section 510B.
  • pixels 541 are repeatedly arranged in an array. More specifically, a pixel sharing unit 539 including a plurality of pixels is a repeating unit, and this is repeatedly arranged in an array consisting of a row direction and a column direction. In this specification, for convenience, the row direction may be called the H direction, and the column direction perpendicular to the row direction may be called the V direction.
  • one pixel sharing unit 539 includes four pixels (pixels 541A, 541B, 541C, and 541D). Each of the pixels 541A, 541B, 541C, and 541D has a photodiode PD (illustrated in FIG. 21, etc., described later).
  • the pixel sharing unit 539 is a unit that shares one pixel circuit (pixel circuit 210 in FIG. 18, described later). In other words, one pixel circuit (pixel circuit 210, described later) is included for each of four pixels (pixels 541A, 541B, 541C, and 541D). By operating this pixel circuit in a time-division manner, pixel signals of the pixels 541A, 541B, 541C, and 541D are sequentially read out.
  • the pixels 541A, 541B, 541C, and 541D are arranged in, for example, 2 rows and 2 columns.
  • a plurality of row driving signal lines 542 and a plurality of vertical signal lines (column readout lines) 543 are provided in addition to the pixels 541A, 541B, 541C, and 541D.
  • the row driving signal line 542 drives the pixels 541 included in each of a plurality of pixel sharing units 539 arranged in a row direction in the pixel array section 540.
  • the row driving signal line 542 drives each pixel arranged in a row direction among the pixel sharing units 539.
  • the pixel sharing unit 539 is provided with a plurality of transistors.
  • a plurality of row driving signal lines 542 are connected to one pixel sharing unit 539.
  • the pixel sharing unit 539 is connected to the vertical signal line (column readout line) 543. Pixel signals are read out from each of the pixels 541A, 541B, 541C, and 541D included in the pixel sharing unit 539 via the vertical signal line (column readout line) 543.
  • the row driver 520 includes, for example, a row address control unit that determines the position of the row for driving the pixels, in other words, a row decoder unit, and a row driver circuit unit that generates signals for driving the pixels 541A, 541B, 541C, and 541D.
  • the column signal processing unit 550 includes, for example, a load circuit unit that is connected to the vertical signal line 543 and forms a source follower circuit with the pixels 541A, 541B, 541C, and 541D (pixel sharing unit 539).
  • the column signal processing unit 550 may include an amplifier circuit unit that amplifies the signal read out from the pixel sharing unit 539 via the vertical signal line 543.
  • the column signal processing unit 550 may include a noise processing unit. In the noise processing unit, for example, the system noise level is removed from the signal read out from the pixel sharing unit 539 as a result of photoelectric conversion.
  • the column signal processing unit 550 has, for example, an AD converter.
  • the AD converter the signal read out from the pixel sharing unit 539 or the analog signal that has been subjected to the noise processing is converted into a digital signal.
  • the AD converter includes, for example, a comparator 5 and a counter circuit.
  • the comparator 5 the analog signal to be converted is compared with a reference signal to be compared with the analog signal.
  • the counter circuit the time until the comparison result in the comparator 5 is inverted is measured.
  • the column signal processing unit 550 may include a horizontal scanning circuit unit that controls scanning of the readout column.
  • the comparator 5 may be the comparator 5 including the amplifier circuit 2 described in the first to fourth embodiments or the comparator 5 described in embodiment 5.
  • the timing control unit 530 supplies signals that control timing to the row driving unit 520 and column signal processing unit 550 based on the reference clock signal and timing control signal input to the device.
  • the image signal processing unit 560 is a circuit that performs various signal processing operations on the data obtained as a result of photoelectric conversion, in other words, the data obtained as a result of the imaging operation in the solid-state imaging device 1.
  • the image signal processing unit 560 includes, for example, an image signal processing circuit unit and a data holding unit.
  • the image signal processing unit 560 may also include a processor unit.
  • One example of signal processing executed by the image signal processing unit 560 is a tone curve correction process that gives the AD converted imaging data more gradation when the data is of a dark subject, and less gradation when the data is of a bright subject.
  • the input section 510A is for inputting, for example, the above-mentioned reference clock signal, timing control signal, characteristic data, etc. from outside the device to the solid-state imaging device 1.
  • the timing control signal is, for example, a vertical synchronization signal and a horizontal synchronization signal.
  • the characteristic data is, for example, for storage in the data holding section of the image signal processing section 560.
  • the input section 510A includes, for example, an input terminal 511, an input circuit section 512, an input amplitude changing section 513, an input data conversion circuit section 514, and a power supply section (not shown).
  • the input terminal 511 is an external terminal for inputting data.
  • the input circuit section 512 is for taking in the signal input to the input terminal 511 into the inside of the solid-state imaging device 1.
  • the input amplitude change section 513 changes the amplitude of the signal taken in by the input circuit section 512 to an amplitude that is easily usable inside the solid-state imaging device 1.
  • the input data conversion circuit section 514 changes the arrangement of the data string of the input data.
  • the input data conversion circuit section 514 is composed of, for example, a serial-parallel conversion circuit. In this serial-parallel conversion circuit, a serial signal received as input data is converted into a parallel signal. Note that the input amplitude change section 513 and the input data conversion circuit section 514 may be omitted from the input section 510A.
  • the power supply section supplies power set to various voltages required inside the solid-state imaging device 1 based on power supplied from the outside to the solid-state imaging device 1.
  • the input section 510A may be provided with a memory interface circuit that receives data from the external memory device.
  • the external memory device may be, for example, a flash memory, an SRAM, or a DRAM.
  • the output unit 510B outputs image data to the outside of the device.
  • This image data is, for example, image data captured by the solid-state imaging device 1 and image data that has been signal-processed by the image signal processing unit 560.
  • the output unit 510B includes, for example, an output data conversion circuit unit 515, an output amplitude change unit 516, an output circuit unit 517, and an output terminal 518.
  • the output data conversion circuit section 515 is configured, for example, by a parallel-serial conversion circuit, and the parallel signal used inside the solid-state imaging device 1 is converted into a serial signal in the output data conversion circuit section 515.
  • the output amplitude change section 516 changes the amplitude of the signal used inside the solid-state imaging device 1. The signal with the changed amplitude is easier to use in an external device connected to the outside of the solid-state imaging device 1.
  • the output circuit section 517 is a circuit that outputs data from inside the solid-state imaging device 1 to the outside of the device, and the output circuit section 517 drives wiring outside the solid-state imaging device 1 connected to the output terminal 518.
  • the output terminal 518 outputs data from the solid-state imaging device 1 to the outside of the device.
  • the output data conversion circuit section 515 and the output amplitude change section 516 may be omitted.
  • the output section 510B may be provided with a memory interface circuit that outputs data to the external memory device.
  • the external memory device may be, for example, a flash memory, an SRAM, or a DRAM.
  • FIG. 17 and 18 show an example of a schematic configuration of the solid-state imaging device 1.
  • the solid-state imaging device 1 includes three substrates (a first substrate 100, a second substrate 200, and a third substrate 300).
  • FIG. 17 shows a schematic planar configuration of each of the first substrate 100, the second substrate 200, and the third substrate 300
  • FIG. 18 shows a schematic cross-sectional configuration of the first substrate 100, the second substrate 200, and the third substrate 300 stacked on top of each other.
  • FIG. 18 corresponds to the cross-sectional configuration along the line III-III' shown in FIG. 17.
  • the solid-state imaging device 1 is a three-dimensional solid-state imaging device formed by bonding three substrates (the first substrate 100, the second substrate 200, and the third substrate 300).
  • the first substrate 100 includes a semiconductor layer 100S and a wiring layer 100T.
  • the second substrate 200 includes a semiconductor layer 200S and a wiring layer 200T.
  • the third substrate 300 includes a semiconductor layer 300S and a wiring layer 300T.
  • the wiring included in each of the first substrate 100, the second substrate 200, and the third substrate 300, and the interlayer insulating film around the wiring are called wiring layers (100T, 200T, 300T) provided on each substrate (first substrate 100, second substrate 200, and third substrate 300) for convenience.
  • the first substrate 100, the second substrate 200, and the third substrate 300 are stacked in this order, and the semiconductor layer 100S, the wiring layer 100T, the semiconductor layer 200S, the wiring layer 200T, the wiring layer 300T, and the semiconductor layer 300S are arranged in this order along the stacking direction.
  • the specific configurations of the first substrate 100, the second substrate 200, and the third substrate 300 will be described later.
  • the arrow shown in FIG. 18 indicates the incident direction of light L to the solid-state imaging device 1.
  • the light incident side of the solid-state imaging device 1 may be referred to as "bottom", “lower side", or “downward", and the side opposite the light incident side may be referred to as "top", "upper side", or "upper”.
  • the solid-state imaging device 1 is, for example, a back-illuminated solid-state imaging device in which light is incident from the back side of the first substrate 100 having a photodiode.
  • the pixel array section 540 and the pixel sharing unit 539 included in the pixel array section 540 are both configured using both the first substrate 100 and the second substrate 200.
  • the first substrate 100 is provided with a plurality of pixels 541A, 541B, 541C, and 541D of the pixel sharing unit 539.
  • Each of these pixels 541 has a photodiode (a photodiode PD described later) and a transfer transistor (a transfer transistor TR described later).
  • the second substrate 200 is provided with a pixel circuit (a pixel circuit 210 described later) of the pixel sharing unit 539.
  • the pixel circuit reads out pixel signals transferred from the photodiodes of the pixels 541A, 541B, 541C, and 541D via the transfer transistor, or resets the photodiode.
  • the second substrate 200 has a plurality of row drive signal lines 542 extending in the row direction and a plurality of vertical signal lines 543 extending in the column direction.
  • the second substrate 200 further has a power supply line 544 extending in the row direction.
  • the third substrate 300 has, for example, an input section 510A, a row driver 520, a timing control section 530, a column signal processing section 550, an image signal processing section 560, and an output section 510B.
  • the row driver 520 is provided, for example, in a region that partially overlaps with the pixel array section 540 in the stacking direction (hereinafter simply referred to as the stacking direction) of the first substrate 100, the second substrate 200, and the third substrate 300. More specifically, the row driver 520 is provided in a region that overlaps with the vicinity of the end of the pixel array section 540 in the H direction in the stacking direction (FIG. 17).
  • the column signal processing section 550 is provided, for example, in a region that partially overlaps with the pixel array section 540 in the stacking direction. More specifically, the column signal processing section 550 is provided in a region that overlaps with the vicinity of the end of the pixel array section 540 in the V direction in the stacking direction (FIG. 17).
  • the input section 510A and the output section 510B may be disposed in a portion other than the third substrate 300, for example, in the second substrate 200.
  • the input section 510A and the output section 510B may be provided on the rear surface (light incident surface) of the first substrate 100.
  • the pixel circuits provided on the second substrate 200 may also be called pixel transistor circuits, pixel transistor groups, pixel transistors, pixel readout circuits, or readout circuits. In this specification, the term pixel circuits is used.
  • the first substrate 100 and the second substrate 200 are electrically connected by, for example, through electrodes (through electrodes 120E, 121E in FIG. 21 described below).
  • the second substrate 200 and the third substrate 300 are electrically connected by, for example, contact portions 201, 202, 301, 302.
  • the second substrate 200 is provided with contact portions 201, 202, and the third substrate 300 is provided with contact portions 301, 302.
  • the contact portion 201 of the second substrate 200 contacts the contact portion 301 of the third substrate 300, and the contact portion 202 of the second substrate 200 contacts the contact portion 302 of the third substrate 300.
  • the second substrate 200 has a contact region 201R in which a plurality of contact portions 201 are provided, and a contact region 202R in which a plurality of contact portions 202 are provided.
  • the third substrate 300 has a contact region 301R in which a plurality of contact parts 301 are provided, and a contact region 302R in which a plurality of contact parts 302 are provided.
  • the contact regions 201R and 301R are provided between the pixel array section 540 and the row driver section 520 in the stacking direction (FIG. 18).
  • the contact regions 201R and 301R are provided, for example, in a region where the row driver section 520 (third substrate 300) and the pixel array section 540 (second substrate 200) overlap in the stacking direction, or in a region adjacent thereto.
  • the contact regions 201R and 301R are disposed, for example, at the end in the H direction of such a region (FIG. 17).
  • the contact region 301R is provided at a position that overlaps with a part of the row driver section 520, specifically, the end in the H direction of the row driver section 520 (FIGS. 17 and 18).
  • the contact parts 201 and 301 connect, for example, the row driving part 520 provided on the third substrate 300 and the row driving signal line 542 provided on the second substrate 200.
  • the contact parts 201 and 301 may connect, for example, the input part 510A provided on the third substrate 300 to the power supply line 544 and the reference potential line (reference potential line VSS described later).
  • the contact regions 202R and 302R are provided between the pixel array part 540 and the column signal processing part 550 in the stacking direction (FIG. 18).
  • the contact regions 202R and 302R are provided, for example, in a region where the column signal processing part 550 (third substrate 300) and the pixel array part 540 (second substrate 200) overlap in the stacking direction, or in a region adjacent thereto.
  • the contact regions 202R and 302R are arranged, for example, at the end of such a region in the V direction (FIG. 17).
  • a contact region 301R is provided at a position overlapping a part of the column signal processing section 550, specifically an end of the column signal processing section 550 in the V direction (FIGS. 17 and 18).
  • the contact sections 202 and 302 are for connecting pixel signals (signals corresponding to the amount of charge generated as a result of photoelectric conversion in the photodiode) output from each of the multiple pixel sharing units 539 of the pixel array section 540 to the column signal processing section 550 provided on the third substrate 300.
  • the pixel signals are sent from the second substrate 200 to the third substrate 300.
  • the solid-state imaging device 1 is an example of a cross-sectional view of the solid-state imaging device 1 as described above.
  • the first substrate 100, the second substrate 200, and the third substrate 300 are electrically connected via wiring layers 100T, 200T, and 300T.
  • the solid-state imaging device 1 has an electrical connection portion that electrically connects the second substrate 200 and the third substrate 300.
  • the contact portions 201, 202, 301, and 302 are formed with electrodes formed of a conductive material.
  • the conductive material is formed of a metal material such as copper (Cu), aluminum (Al), and gold (Au).
  • the contact regions 201R, 202R, 301R, and 302R electrically connect the second substrate and the third substrate by directly joining wiring formed as electrodes, for example, to each other, thereby enabling input and/or output of signals between the second substrate 200 and the third substrate 300.
  • the electrical connection portion that electrically connects the second substrate 200 and the third substrate 300 can be provided in a desired location. For example, as described in FIG. 18 as contact regions 201R, 202R, 301R, and 302R, it may be provided in a region that overlaps with the pixel array section 540 in the stacking direction.
  • the electrical connection portion may also be provided in a region that does not overlap with the pixel array section 540 in the stacking direction. Specifically, it may be provided in a region that overlaps with the peripheral portion arranged on the outside of the pixel array section 540 in the stacking direction.
  • connection holes H1 and H2 penetrate the first substrate 100 and the second substrate 200 (FIG. 18).
  • the connection holes H1 and H2 are provided outside the pixel array section 540 (or the portion overlapping the pixel array section 540) (FIG. 17).
  • the connection hole H1 is disposed outside the pixel array section 540 in the H direction
  • the connection hole H2 is disposed outside the pixel array section 540 in the V direction.
  • the connection hole H1 reaches the input section 510A provided on the third substrate 300
  • the connection hole H2 reaches the output section 510B provided on the third substrate 300.
  • connection holes H1 and H2 may be hollow or may contain a conductive material at least in part.
  • a bonding wire is connected to an electrode formed as the input section 510A and/or the output section 510B.
  • the electrodes formed as the input section 510A and/or the output section 510B are connected to the conductive material provided in the connection holes H1 and H2.
  • the conductive material provided in the connection holes H1 and H2 may be embedded in part or all of the connection holes H1 and H2, or the conductive material may be formed on the side walls of the connection holes H1 and H2.
  • FIG. 18 shows a structure in which the input section 510A and the output section 510B are provided on the third substrate 300, this is not limiting.
  • the input section 510A and/or the output section 510B can be provided on the second substrate 200 by sending signals from the third substrate 300 to the second substrate 200 via the wiring layers 200T, 300T.
  • the input section 510A and/or the output section 510B can be provided on the first substrate 100 by sending signals from the second substrate 200 to the first substrate 100 via the wiring layers 100T, 200T.
  • the pixel sharing unit 539 includes a plurality of pixels 541 (four pixels 541A, 541B, 541C, and 541D are shown in FIG. 19), one pixel circuit 210 connected to the plurality of pixels 541, and a vertical signal line 543 connected to the pixel circuit 210.
  • the pixel circuit 210 includes, for example, four transistors, specifically, an amplification transistor AMP, a selection transistor SEL, a reset transistor RST, and an FD conversion gain switching transistor FD.
  • the pixel sharing unit 539 operates one pixel circuit 210 in a time-division manner to sequentially output pixel signals of each of the four pixels 541 (pixels 541A, 541B, 541C, and 541D) included in the pixel sharing unit 539 to the vertical signal line 543.
  • a single pixel circuit 210 is connected to multiple pixels 541, and the pixel signals of the multiple pixels 541 are output in a time-division manner by the single pixel circuit 210. This is referred to as "multiple pixels 541 sharing one pixel circuit 210."
  • Pixels 541A, 541B, 541C, and 541D have components in common.
  • the identification number 1 is added to the end of the reference numeral of the component of pixel 541A
  • the identification number 2 is added to the end of the reference numeral of the component of pixel 541B
  • the identification number 3 is added to the end of the reference numeral of the component of pixel 541C
  • the identification number 4 is added to the end of the reference numeral of the component of pixel 541D.
  • the identification numbers at the end of the reference numerals of the components of pixels 541A, 541B, 541C, and 541D are omitted.
  • the pixels 541A, 541B, 541C, and 541D each have, for example, a photodiode PD, a transfer transistor TR electrically connected to the photodiode PD, and a floating diffusion FD electrically connected to the transfer transistor TR.
  • the photodiodes PD (PD1, PD2, PD3, and PD4), the cathode is electrically connected to the source of the transfer transistor TR, and the anode is electrically connected to a reference potential line (for example, ground).
  • the photodiode PD photoelectrically converts incident light and generates a charge according to the amount of light received.
  • the transfer transistors TR are, for example, n-type CMOS (Complementary Metal Oxide Semiconductor) transistors.
  • the drain is electrically connected to the floating diffusion FD, and the gate is electrically connected to a drive signal line.
  • This drive signal line is a part of a plurality of row drive signal lines 542 (see FIG. 16) connected to one pixel sharing unit 539.
  • the transfer transistor TR transfers the charge generated in the photodiode PD to the floating diffusion FD.
  • the floating diffusion FD (floating diffusions FD1, FD2, FD3, FD4) is an n-type diffusion layer region formed in a p-type semiconductor layer.
  • the floating diffusion FD is a charge holding means that temporarily holds the charge transferred from the photodiode PD, and is also a charge-voltage conversion means that generates a voltage according to the amount of charge.
  • the four floating diffusions FD (floating diffusions FD1, FD2, FD3, FD4) included in one pixel sharing unit 539 are electrically connected to each other and to the gate of the amplification transistor AMP and the source of the FD conversion gain switching transistor FDG.
  • the drain of the FD conversion gain switching transistor FDG is connected to the source of the reset transistor RST, and the gate of the FD conversion gain switching transistor FDG is connected to a drive signal line.
  • This drive signal line is one of the multiple row drive signal lines 542 connected to one pixel sharing unit 539.
  • the drain of the reset transistor RST is connected to a power supply line VDD, and the gate of the reset transistor RST is connected to the drive signal line.
  • This drive signal line is one of the multiple row drive signal lines 542 connected to one pixel sharing unit 539.
  • the gate of the amplification transistor AMP is connected to the floating diffusion FD, the drain of the amplification transistor AMP is connected to the power supply line VDD, and the source of the amplification transistor AMP is connected to the drain of the selection transistor SEL.
  • the source of the selection transistor SEL is connected to a vertical signal line 543, and the gate of the selection transistor SEL is connected to a drive signal line.
  • This drive signal line is part of the multiple row drive signal lines 542 connected to one pixel sharing unit 539.
  • the transfer transistor TR When the transfer transistor TR is turned on, it transfers the charge of the photodiode PD to the floating diffusion FD.
  • the gate (transfer gate TG) of the transfer transistor TR includes, for example, a so-called vertical electrode, and is provided extending from the surface of the semiconductor layer (semiconductor layer 100S in FIG. 21 described later) to a depth reaching the PD, as shown in FIG. 21 described later.
  • the reset transistor RST resets the potential of the floating diffusion FD to a predetermined potential. When the reset transistor RST is turned on, it resets the potential of the floating diffusion FD to the potential of the power supply line VDD.
  • the selection transistor SEL controls the output timing of the pixel signal from the pixel circuit 210.
  • the amplification transistor AMP generates a signal of a voltage corresponding to the level of the charge held in the floating diffusion FD as a pixel signal.
  • the amplification transistor AMP is connected to the vertical signal line 543 via the selection transistor SEL.
  • this amplification transistor AMP configures a source follower together with a load circuit unit (see FIG. 16) connected to the vertical signal line 543.
  • the selection transistor SEL When the selection transistor SEL is turned on, the amplification transistor AMP outputs the voltage of the floating diffusion FD to the column signal processing unit 550 via the vertical signal line 543.
  • the reset transistor RST, the amplification transistor AMP, and the selection transistor SEL are, for example, N-type CMOS transistors.
  • the FD conversion gain switching transistor FDG is used to change the gain of the charge-voltage conversion in the floating diffusion FD.
  • the FD conversion gain switching transistor FDG is, for example, an N-type CMOS transistor.
  • the pixel circuit 210 is composed of three transistors, for example, an amplification transistor AMP, a selection transistor SEL, and a reset transistor RST.
  • the pixel circuit 210 has at least one pixel transistor, for example, an amplification transistor AMP, a selection transistor SEL, a reset transistor RST, and an FD conversion gain switching transistor FDG.
  • the selection transistor SEL may be provided between the power supply line VDD and the amplification transistor AMP.
  • the drain of the reset transistor RST is electrically connected to the power supply line VDD and the drain of the selection transistor SEL.
  • the source of the selection transistor SEL is electrically connected to the drain of the amplification transistor AMP, and the gate of the selection transistor SEL is electrically connected to the row drive signal line 542 (see FIG. 16).
  • the source of the amplification transistor AMP (the output terminal of the pixel circuit 210) is electrically connected to the vertical signal line 543, and the gate of the amplification transistor AMP is electrically connected to the source of the reset transistor RST.
  • the number of pixels 541 sharing one pixel circuit 210 may be other than four. For example, two or eight pixels 541 may share one pixel circuit 210.
  • FIG. 20 shows an example of a connection between a plurality of pixel sharing units 539 and a vertical signal line 543.
  • four pixel sharing units 539 arranged in a column direction are divided into four groups, and a vertical signal line 543 is connected to each of the four groups.
  • FIG. 20 shows an example in which each of the four groups has one pixel sharing unit 539, but each of the four groups may include a plurality of pixel sharing units 539.
  • a plurality of pixel sharing units 539 arranged in a column direction may be divided into groups including one or a plurality of pixel sharing units 539.
  • a vertical signal line 543 and a column signal processing unit 550 are connected to each of the groups, so that pixel signals can be read out simultaneously from each group.
  • one vertical signal line 543 may be connected to a plurality of pixel sharing units 539 arranged in a column direction. In this case, pixel signals are read out sequentially in a time-division manner from the plurality of pixel sharing units 539 connected to one vertical signal line 543.
  • FIG. 21 shows an example of a cross-sectional configuration perpendicular to the main surfaces of the first substrate 100, the second substrate 200, and the third substrate 300 of the solid-state imaging device 1.
  • FIG. 21 is a schematic representation for making the positional relationship of the components easier to understand, and may differ from the actual cross section.
  • the solid-state imaging device 1 further has a light-receiving lens 401 on the back surface side (light incident surface side) of the first substrate 100.
  • a color filter layer (not shown) may be provided between the light-receiving lens 401 and the first substrate 100.
  • the light-receiving lens 401 is provided, for example, in each of the pixels 541A, 541B, 541C, and 541D.
  • the solid-state imaging device 1 is, for example, a back-illuminated solid-state imaging device.
  • the solid-state imaging device 1 has a pixel array section 540 arranged in the center, and a peripheral section 540 B arranged outside the pixel array section 540 .
  • the first substrate 100 has, in order from the light receiving lens 401 side, an insulating film 111, a fixed charge film 112, a semiconductor layer 100S, and a wiring layer 100T.
  • the semiconductor layer 100S is made of, for example, a silicon substrate.
  • the semiconductor layer 100S has, for example, a p-well layer 115 in a part of the surface (the surface on the wiring layer 100T side) and in its vicinity, and has an n-type semiconductor region 114 in the other region (region deeper than the p-well layer 115).
  • a pn junction type photodiode PD is formed by the n-type semiconductor region 114 and the p-well layer 115.
  • the p-well layer 115 is a p-type semiconductor region.
  • FIG. 22A shows an example of the planar configuration of the first substrate 100.
  • FIG. 22A mainly shows the planar configuration of the pixel separation section 117, photodiode PD, floating diffusion FD, VSS contact region 118, and transfer transistor TR of the first substrate 100.
  • the configuration of the first substrate 100 will be explained using FIG. 22A together with FIG. 21.
  • a floating diffusion FD and a VSS contact region 118 are provided near the surface of the semiconductor layer 100S.
  • the floating diffusion FD is composed of an n-type semiconductor region provided in the p-well layer 115.
  • the floating diffusions FD (floating diffusions FD1, FD2, FD3, and FD4) of the pixels 541A, 541B, 541C, and 541D are provided close to each other, for example, in the center of the pixel sharing unit 539 (FIG. 22A).
  • the four floating diffusions included in this pixel sharing unit 539 are electrically connected to each other via electrical connection means (pad portion 120 described later) within the first substrate 100 (more specifically, within the wiring layer 100T).
  • the floating diffusion FD is connected from the first substrate 100 to the second substrate 200 (more specifically, from the wiring layer 100T to the wiring layer 200T) via electrical means (through electrodes 120E, described below).
  • the floating diffusion FD is electrically connected to the gate of the amplification transistor AMP and the source of the FD conversion gain switching transistor FDG by this electrical means.
  • the VSS contact region 118 is an area electrically connected to the reference potential line VSS, and is arranged at a distance from the floating diffusion FD.
  • the floating diffusion FD is arranged at one end of each pixel in the V direction, and the VSS contact region 118 is arranged at the other end ( Figure 22A).
  • the VSS contact region 118 is composed of, for example, a p-type semiconductor region.
  • the VSS contact region 118 is connected to, for example, a ground potential or a fixed potential. This supplies a reference potential to the semiconductor layer 100S.
  • the first substrate 100 is provided with a transfer transistor TR along with a photodiode PD, a floating diffusion FD, and a VSS contact region 118.
  • the photodiode PD, the floating diffusion FD, the VSS contact region 118, and the transfer transistor TR are provided in each of the pixels 541A, 541B, 541C, and 541D.
  • the transfer transistor TR is provided on the surface side of the semiconductor layer 100S (the side opposite to the light incident surface side, the second substrate 200 side).
  • the transfer transistor TR has a transfer gate TG.
  • the transfer gate TG includes, for example, a horizontal portion TGb facing the surface of the semiconductor layer 100S and a vertical portion TGa provided in the semiconductor layer 100S.
  • the vertical portion TGa extends in the thickness direction of the semiconductor layer 100S. One end of the vertical portion TGa is in contact with the horizontal portion TGb, and the other end is provided in the n-type semiconductor region 114.
  • the horizontal portion TGb of the transfer gate TG extends from a position facing the vertical portion TGa toward the center of the pixel sharing unit 539 in the H direction, for example (FIG. 22A). This allows the H direction position of the through electrode (through electrode TGV described below) that reaches the transfer gate TG to be closer to the H direction position of the through electrodes (through electrodes 120E, 121E described below) that are connected to the floating diffusion FD and VSS contact region 118.
  • the multiple pixel sharing units 539 provided on the first substrate 100 have the same configuration (FIG. 22A).
  • the semiconductor layer 100S is provided with a pixel separation section 117 that separates the pixels 541A, 541B, 541C, and 541D from one another.
  • the pixel separation section 117 is formed extending in the normal direction of the semiconductor layer 100S (the direction perpendicular to the surface of the semiconductor layer 100S).
  • the pixel separation section 117 is provided so as to separate the pixels 541A, 541B, 541C, and 541D from one another, and has, for example, a lattice-like planar shape (FIGS. 22A and 22B).
  • the pixel separation section 117 for example, electrically and optically separates the pixels 541A, 541B, 541C, and 541D from one another.
  • the pixel separation section 117 includes, for example, a light-shielding film 117A and an insulating film 117B.
  • the light-shielding film 117A is made of, for example, tungsten (W) or the like.
  • the insulating film 117B is provided between the light-shielding film 117A and the p-well layer 115 or the n-type semiconductor region 114.
  • the insulating film 117B is made of, for example, silicon oxide (SiO).
  • the pixel separation portion 117 has, for example, a full trench isolation (FTI) structure and penetrates the semiconductor layer 100S.
  • FTI full trench isolation
  • the pixel separation portion 117 is not limited to an FTI structure that penetrates the semiconductor layer 100S.
  • DTI deep trench isolation
  • the pixel separation portion 117 extends in the normal direction of the semiconductor layer 100S and is formed in a partial region of the semiconductor layer 100S.
  • the semiconductor layer 100S is provided with, for example, a first pinning region 113 and a second pinning region 116.
  • the first pinning region 113 is provided near the back surface of the semiconductor layer 100S and is disposed between the n-type semiconductor region 114 and the fixed charge film 112.
  • the second pinning region 116 is provided on the side of the pixel isolation section 117, specifically, between the pixel isolation section 117 and the p-well layer 115 or the n-type semiconductor region 114.
  • the first pinning region 113 and the second pinning region 116 are formed of, for example, a p-type semiconductor region.
  • a fixed charge film 112 having a negative fixed charge is provided between the semiconductor layer 100S and the insulating film 111.
  • a first pinning region 113 of the hole accumulation layer is formed at the interface on the light-receiving surface (back surface) side of the semiconductor layer 100S due to an electric field induced by the fixed charge film 112. This suppresses the generation of dark current due to the interface state on the light-receiving surface side of the semiconductor layer 100S.
  • the fixed charge film 112 is formed, for example, from an insulating film having a negative fixed charge. Examples of materials for this insulating film having a negative fixed charge include hafnium oxide, zirconium oxide, aluminum oxide, titanium oxide, and tantalum oxide.
  • a light-shielding film 117A is provided between the fixed charge film 112 and the insulating film 111.
  • This light-shielding film 117A may be provided continuous with the light-shielding film 117A constituting the pixel separation section 117.
  • the light-shielding film 117A between the fixed charge film 112 and the insulating film 111 is selectively provided, for example, at a position facing the pixel separation section 117 in the semiconductor layer 100S.
  • the insulating film 111 is provided so as to cover this light-shielding film 117A.
  • the insulating film 111 is made of, for example, silicon oxide.
  • the wiring layer 100T provided between the semiconductor layer 100S and the second substrate 200 has, from the semiconductor layer 100S side, an interlayer insulating film 119, pad portions 120, 121, a passivation film 122, an interlayer insulating film 123, and a bonding film 124, in this order.
  • the horizontal portion TGb of the transfer gate TG is provided, for example, in this wiring layer 100T.
  • the interlayer insulating film 119 is provided over the entire surface of the semiconductor layer 100S and is in contact with the semiconductor layer 100S.
  • the interlayer insulating film 119 is made of, for example, a silicon oxide film. Note that the configuration of the wiring layer 100T is not limited to the above, and may be any configuration having wiring and an insulating film.
  • the pad section 120 shows the configuration of the pad sections 120 and 121 along with the planar configuration shown in FIG. 22A.
  • the pad sections 120 and 121 are provided in selective regions on the interlayer insulating film 119.
  • the pad section 120 is for connecting the floating diffusions FD (floating diffusions FD1, FD2, FD3, and FD4) of the pixels 541A, 541B, 541C, and 541D to each other.
  • the pad section 120 is disposed, for example, in the center of the pixel sharing unit 539 in plan view for each pixel sharing unit 539 (FIG. 22B).
  • This pad section 120 is disposed so as to straddle the pixel separation section 117, and is disposed so as to overlap at least a portion of each of the floating diffusions FD1, FD2, FD3, and FD4 (FIGS. 21 and 22B). Specifically, the pad section 120 is formed in a region that overlaps at least a portion of each of the plurality of floating diffusions FD (floating diffusions FD1, FD2, FD3, FD4) that share the pixel circuit 210 and at least a portion of the pixel separation section 117 formed between the plurality of photodiodes PD (photodiodes PD1, PD2, PD3, PD4) that share the pixel circuit 210 in a direction perpendicular to the surface of the semiconductor layer 100S.
  • the pad section 120 is formed in a region that overlaps at least a portion of each of the plurality of floating diffusions FD (floating diffusions FD1, FD2, FD3, FD4) that share the pixel circuit 210 and at least a
  • the interlayer insulating film 119 is provided with a connection via 120C for electrically connecting the pad section 120 and the floating diffusions FD1, FD2, FD3, FD4.
  • the connection via 120C is provided in each of the pixels 541A, 541B, 541C, 541D.
  • a portion of the pad section 120 is embedded in the connection via 120C, so that the pad section 120 and the floating diffusions FD1, FD2, FD3, FD4 are electrically connected.
  • the pad portion 121 is for connecting the multiple VSS contact regions 118 to each other.
  • the VSS contact regions 118 provided in the pixels 541C and 541D of one pixel sharing unit 539 adjacent to each other in the V direction and the VSS contact regions 118 provided in the pixels 541A and 541B of the other pixel sharing unit 539 are electrically connected by the pad portion 121.
  • the pad portion 121 is provided, for example, so as to straddle the pixel separation portion 117, and is arranged so as to overlap at least a portion of each of the four VSS contact regions 118.
  • the pad portion 121 is formed in a region that overlaps at least a portion of each of the multiple VSS contact regions 118 and at least a portion of the pixel separation portion 117 formed between the multiple VSS contact regions 118 in a direction perpendicular to the surface of the semiconductor layer 100S.
  • the interlayer insulating film 119 is provided with a connection via 121C for electrically connecting the pad portion 121 and the VSS contact region 118.
  • the connection via 121C is provided in each of the pixels 541A, 541B, 541C, and 541D.
  • a part of the pad portion 121 is embedded in the connection via 121C, thereby electrically connecting the pad portion 121 and the VSS contact region 118.
  • the pad portion 120 and the pad portion 121 of each of the multiple pixel sharing units 539 arranged in the V direction are arranged at approximately the same position in the H direction (FIG. 22B).
  • the pad section 120 By providing the pad section 120, it is possible to reduce the amount of wiring for connecting each floating diffusion FD to the pixel circuit 210 (e.g., the gate electrode of the amplification transistor AMP) throughout the entire chip. Similarly, by providing the pad section 121, it is possible to reduce the amount of wiring for supplying potential to each VSS contact region 118 throughout the entire chip. This makes it possible to reduce the area of the entire chip, suppress electrical interference between wiring in miniaturized pixels, and/or reduce costs by reducing the number of components.
  • the pads 120 and 121 can be provided at desired positions on the first substrate 100 and the second substrate 200. Specifically, the pads 120 and 121 can be provided on either the wiring layer 100T or the insulating region 212 of the semiconductor layer 200S. When provided on the wiring layer 100T, the pads 120 and 121 may be in direct contact with the semiconductor layer 100S. Specifically, the pads 120 and 121 may be directly connected to at least a portion of each of the floating diffusion FD and/or VSS contact region 118.
  • connection vias 120C and 121C may be provided from each of the floating diffusion FD and/or VSS contact region 118 connected to the pads 120 and 121, and the pads 120 and 121 may be provided at desired positions in the insulating region 212 of the wiring layer 100T and the semiconductor layer 200S.
  • the wiring connected to the floating diffusion FD and/or the VSS contact region 118 in the insulating region 212 of the semiconductor layer 200S can be reduced.
  • the pixel transistor can be formed large, which contributes to improving image quality by reducing noise, etc.
  • the pixel separation section 117 when an FTI structure is used for the pixel separation section 117, it is preferable to provide a floating diffusion FD and/or a VSS contact region 118 for each pixel 541, so by using the configuration of the pad sections 120, 121, the wiring connecting the first substrate 100 and the second substrate 200 can be significantly reduced.
  • pad section 120 to which multiple floating diffusions FD are connected and pad section 121 to which multiple VSS contact regions 118 are connected are alternately arranged in a straight line in the V direction.
  • pad sections 120 and 121 are formed in a position surrounded by multiple photodiodes PD, multiple transfer gates TG, and multiple floating diffusions FD. This allows elements other than the floating diffusions FD and VSS contact regions 118 to be freely arranged on the first substrate 100 on which multiple elements are formed, and the layout of the entire chip can be made more efficient. Also, symmetry is ensured in the layout of the elements formed in each pixel sharing unit 539, and variation in the characteristics of each pixel 541 can be suppressed.
  • the pad sections 120 and 121 are made of, for example, polysilicon (Poly Si), more specifically, doped polysilicon to which impurities have been added.
  • the pad sections 120 and 121 are preferably made of a highly heat-resistant conductive material such as polysilicon, tungsten (W), titanium (Ti) and titanium nitride (TiN). This makes it possible to form the pixel circuit 210 after bonding the semiconductor layer 200S of the second substrate 200 to the first substrate 100. The reason for this will be explained below. In the following explanation, the method of forming the pixel circuit 210 after bonding the semiconductor layer 200S of the first substrate 100 and the second substrate 200 is referred to as the first manufacturing method.
  • the second manufacturing method it is also possible to form the pixel circuits 210 on the second substrate 200 and then bond it to the first substrate 100 (hereinafter referred to as the second manufacturing method).
  • electrodes for electrical connection are formed in advance on the surface of the first substrate 100 (surface of the wiring layer 100T) and the surface of the second substrate 200 (surface of the wiring layer 200T).
  • the electrodes for electrical connection formed on the surfaces of the first substrate 100 and the second substrate 200 come into contact with each other at the same time. This forms an electrical connection between the wiring included in the first substrate 100 and the wiring included in the second substrate 200.
  • the solid-state imaging device 1 by configuring the solid-state imaging device 1 using the second manufacturing method, it is possible to manufacture the solid-state imaging device 1 using an appropriate process according to the configuration of each of the first substrate 100 and the second substrate 200, for example, and to manufacture a high-quality, high-performance solid-state imaging device.
  • first substrate 100 and the second substrate 200 when the first substrate 100 and the second substrate 200 are bonded together, an alignment error may occur due to the manufacturing device used for bonding.
  • first substrate 100 and the second substrate 200 have a diameter of, for example, several tens of centimeters, and when the first substrate 100 and the second substrate 200 are bonded together, there is a risk of the substrate expanding and contracting in microscopic regions of each part of the first substrate 100 and the second substrate 200. This expansion and contraction of the substrate is caused by a slight difference in the timing at which the substrates contact each other. Due to such expansion and contraction of the first substrate 100 and the second substrate 200, an error may occur in the position of the electrodes for electrical connection formed on the surface of the first substrate 100 and the surface of the second substrate 200.
  • the second manufacturing method it is preferable to take measures so that the electrodes of the first substrate 100 and the second substrate 200 contact each other even if such an error occurs. Specifically, at least one, and preferably both, of the electrodes of the first substrate 100 and the second substrate 200 are made large in consideration of the above-mentioned error. Therefore, when the second manufacturing method is used, for example, the size (size in the substrate planar direction) of the electrode formed on the surface of the first substrate 100 or the second substrate 200 becomes larger than the size of the internal electrode that extends in the thickness direction from the inside of the first substrate 100 or the second substrate 200 to the surface.
  • the pad parts 120, 121 from a heat-resistant conductive material, it becomes possible to use the first manufacturing method.
  • the first manufacturing method after forming the first substrate 100 including the photodiode PD and the transfer transistor TR, the first substrate 100 and the second substrate 200 (semiconductor layer 200S) are bonded together. At this time, the second substrate 200 is in a state in which the patterns of the active elements and wiring layers that constitute the pixel circuit 210 have not yet been formed.
  • the second substrate 200 Since the second substrate 200 is in a state before the pattern is formed, even if an error occurs in the bonding position when the first substrate 100 and the second substrate 200 are bonded together, this bonding error does not cause an error in the alignment between the pattern of the first substrate 100 and the pattern of the second substrate 200. This is because the pattern of the second substrate 200 is formed after the first substrate 100 and the second substrate 200 are bonded together.
  • an exposure device for pattern formation uses the pattern formed on the first substrate as a target for alignment when forming the pattern. For the above reasons, errors in the bonding position between the first substrate 100 and the second substrate 200 do not pose a problem in manufacturing the solid-state imaging device 1 in the first manufacturing method. For the same reason, errors caused by the expansion and contraction of the substrates in the second manufacturing method do not pose a problem in manufacturing the solid-state imaging device 1 in the first manufacturing method.
  • the through electrodes 120E, 121E and the through electrodes TGV are formed.
  • a pattern of the through electrodes is formed from above the second substrate 200 using reduced projection exposure by an exposure device. Since reduced exposure projection is used, even if an error occurs in the alignment between the second substrate 200 and the exposure device, the magnitude of the error is only a fraction (the reciprocal of the reduced exposure projection magnification) of the error in the second substrate 200 in the second manufacturing method. Therefore, by configuring the solid-state imaging device 1 using the first manufacturing method, it becomes easier to align the elements formed on each of the first substrate 100 and the second substrate 200, and a high-quality, high-performance solid-state imaging device can be manufactured.
  • the solid-state imaging device 1 manufactured using such a first manufacturing method has different characteristics from a solid-state imaging device manufactured by the second manufacturing method.
  • the through electrodes 120E, 121E, and TGV have a substantially constant thickness (size in the substrate planar direction) from the second substrate 200 to the first substrate 100.
  • the through electrodes 120E, 121E, and TGV have a tapered shape, they have a tapered shape with a constant inclination.
  • a solid-state imaging device 1 having such through electrodes 120E, 121E, and TGV makes it easier to miniaturize the pixels 541.
  • the active elements are formed on the second substrate 200 after bonding the first substrate 100 and the second substrate 200 (semiconductor layer 200S), so the first substrate 100 is also affected by the heat treatment required for forming the active elements.
  • a conductive material with high heat resistance for the pad portions 120 and 121 provided on the first substrate 100 it is preferable to use a material with a higher melting point (i.e., higher heat resistance) for the pad portions 120 and 121 than at least a part of the wiring material included in the wiring layer 200T of the second substrate 200.
  • a conductive material with high heat resistance such as doped polysilicon, tungsten, titanium, or titanium nitride is used for the pad portions 120 and 121. This makes it possible to manufacture the solid-state imaging device 1 using the first manufacturing method described above.
  • the passivation film 122 is provided over the entire surface of the semiconductor layer 100S so as to cover the pad portions 120 and 121 (FIG. 21).
  • the passivation film 122 is made of, for example, a silicon nitride (SiN) film.
  • the interlayer insulating film 123 covers the pad portions 120 and 121 with the passivation film 122 in between. This interlayer insulating film 123 is provided over the entire surface of the semiconductor layer 100S.
  • the interlayer insulating film 123 is made of, for example, a silicon oxide (SiO) film.
  • the bonding film 124 is provided on the bonding surface between the first substrate 100 (specifically, the wiring layer 100T) and the second substrate 200. That is, the bonding film 124 is in contact with the second substrate 200. This bonding film 124 is provided over the entire main surface of the first substrate 100.
  • the bonding film 124 is made of, for example, a silicon nitride film.
  • the light receiving lens 401 faces the semiconductor layer 100S, for example, with the fixed charge film 112 and the insulating film 111 between them (FIG. 21).
  • the light receiving lens 401 is provided at a position facing the photodiode PD of each of the pixels 541A, 541B, 541C, and 541D, for example.
  • the second substrate 200 has a semiconductor layer 200S and a wiring layer 200T in this order from the first substrate 100 side.
  • the semiconductor layer 200S is made of a silicon substrate.
  • the semiconductor layer 200S has a well region 211 across the thickness direction.
  • the well region 211 is, for example, a p-type semiconductor region.
  • the second substrate 200 has a pixel circuit 210 arranged for each pixel sharing unit 539.
  • the pixel circuit 210 is, for example, provided on the front surface side (wiring layer 200T side) of the semiconductor layer 200S.
  • the second substrate 200 is bonded to the first substrate 100 so that the back surface side (semiconductor layer 200S side) of the second substrate 200 faces the front surface side (wiring layer 100T side) of the first substrate 100.
  • the second substrate 200 is bonded to the first substrate 100 face-to-back.
  • FIG. 23 to 27 show an example of the planar configuration of the second substrate 200.
  • FIG. 23 shows the configuration of the pixel circuit 210 provided near the surface of the semiconductor layer 200S.
  • FIG. 24 shows the configuration of the wiring layer 200T (specifically, the first wiring layer W1 described later) and the semiconductor layer 200S and each part of the first substrate 100 connected to the wiring layer 200T.
  • FIG. 25 to FIG. 27 show an example of the planar configuration of the wiring layer 200T.
  • the configuration of the second substrate 200 will be described below using FIG. 21 and FIG. 23 to FIG. 27.
  • the outline of the photodiode PD (the boundary between the pixel isolation portion 117 and the photodiode PD) is shown by a dashed line, and the boundary between the semiconductor layer 200S and the element isolation region 213 or the insulating region 212 in the portion overlapping the gate electrode of each transistor constituting the pixel circuit 210 is shown by a dotted line.
  • a boundary between the semiconductor layer 200S and the element isolation region 213, and a boundary between the element isolation region 213 and the insulating region 212 are provided on one side of the channel width direction.
  • the second substrate 200 is provided with an insulating region 212 that divides the semiconductor layer 200S, and an element isolation region 213 that is provided in a portion of the thickness direction of the semiconductor layer 200S (FIG. 21).
  • the through electrodes 120E, 121E and through electrodes TGV (through electrodes TGV1, TGV2, TGV3, TGV4) of two pixel sharing units 539 connected to two pixel circuits 210 adjacent to each other in the H direction are arranged in the insulating region 212 provided between the two pixel circuits 210 (FIG. 24).
  • the insulating region 212 has approximately the same thickness as the semiconductor layer 200S (FIG. 21).
  • the semiconductor layer 200S is divided by this insulating region 212.
  • the through electrodes 120E, 121E and the through electrode TGV are arranged in this insulating region 212.
  • the insulating region 212 is made of, for example, silicon oxide.
  • the through electrodes 120E and 121E are provided penetrating the insulating region 212 in the thickness direction.
  • the upper ends of the through electrodes 120E and 121E are connected to the wiring of the wiring layer 200T (the first wiring W1, the second wiring W2, the third wiring W3, and the fourth wiring W4 described later).
  • the through electrodes 120E and 121E are provided penetrating the insulating region 212, the bonding film 124, the interlayer insulating film 123, and the passivation film 122, and their lower ends are connected to the pad portions 120 and 121 (FIG. 21).
  • the through electrodes 120E are for electrically connecting the pad portion 120 and the pixel circuit 210.
  • the floating diffusion FD of the first substrate 100 is electrically connected to the pixel circuit 210 of the second substrate 200 by the through electrodes 120E.
  • the through electrodes 121E are for electrically connecting the pad portion 121 and the reference potential line VSS of the wiring layer 200T. That is, the through electrode 121E electrically connects the VSS contact region 118 of the first substrate 100 to the reference potential line VSS of the second substrate 200.
  • the through electrode TGV is provided to penetrate the insulating region 212 in the thickness direction.
  • the upper end of the through electrode TGV is connected to the wiring of the wiring layer 200T.
  • This through electrode TGV is provided to penetrate the insulating region 212, the bonding film 124, the interlayer insulating film 123, the passivation film 122, and the interlayer insulating film 119, and its lower end is connected to the transfer gate TG ( Figure 21).
  • Such a through electrode TGV is for electrically connecting the transfer gate TG (transfer gates TG1, TG2, TG3, TG4) of each of the pixels 541A, 541B, 541C, and 541D to the wiring of the wiring layer 200T (a part of the row drive signal line 542, specifically, the wiring TRG1, TRG2, TRG3, TRG4 in Figure 25 described later). That is, the through electrode TGV electrically connects the transfer gate TG of the first substrate 100 to the wiring TRG of the second substrate 200, and a drive signal is sent to each of the transfer transistors TR (transfer transistors TR1, TR2, TR3, and TR4).
  • the insulating region 212 is a region for electrically connecting the first substrate 100 and the second substrate 200 to the through electrodes 120E, 121E and the through electrodes TGV, which are insulated from the semiconductor layer 200S.
  • the insulating region 212 is provided between two pixel circuits 210 (pixel sharing units 539) adjacent to each other in the H direction, and the through electrodes 120E, 121E and the through electrodes TGV (through electrodes TGV1, TGV2, TGV3, TGV4) connected to the two pixel circuits 210 are arranged.
  • the insulating region 212 is provided, for example, extending in the V direction (FIGS. 23 and 24).
  • the position of the horizontal portion TGb of the transfer gate TG is devised so that the position of the through electrode TGV in the H direction is closer to the position of the through electrodes 120E and 121E in the H direction than the position of the vertical portion TGa (FIGS. 22A and 24).
  • the through electrode TGV is disposed at approximately the same position as the through electrodes 120E, 120E in the H direction. This allows the through electrodes 120E, 121E and the through electrode TGV to be provided together in the insulating region 212 extending in the V direction.
  • the through electrode TGV is formed approximately directly above the vertical portion TGa, and the through electrode TGV is disposed, for example, in the approximately center of each pixel 541 in the H direction and the V direction.
  • the position of the through electrode TGV in the H direction and the position of the through electrodes 120E, 121E in the H direction are largely shifted.
  • an insulating region 212 is provided around the through electrodes TGV and the through electrodes 120E, 121E to electrically insulate them from the adjacent semiconductor layer 200S.
  • the pixel sharing unit 539 has a structure in which the floating diffusions FD provided in each of the multiple pixels 541 are electrically connected to each other, and these multiple pixels 541 share one pixel circuit 210.
  • the electrical connection between the floating diffusions FD is made by a pad section 120 provided on the first substrate 100 (FIGS. 21 and 22B).
  • the electrical connection section (pad section 120) provided on the first substrate 100 and the pixel circuit 210 provided on the second substrate 200 are electrically connected via one through electrode 120E.
  • the pixel sharing unit 539 is provided with four through electrodes connected to each of the floating diffusions FD1, FD2, FD3, and FD4. Therefore, in the second substrate 200, the number of through electrodes penetrating the semiconductor layer 200S increases, and the insulating region 212 that insulates the periphery of these through electrodes becomes larger.
  • the structure in which the pad portion 120 is provided on the first substrate 100 can reduce the number of through electrodes and make the insulating region 212 smaller. This makes it possible to secure a large area for the semiconductor element formation region in the semiconductor layer 200S. This makes it possible, for example, to increase the size of the amplification transistor AMP and suppress noise.
  • the element isolation region 213 is provided on the surface side of the semiconductor layer 200S.
  • the element isolation region 213 has an STI (Shallow Trench Isolation) structure.
  • the semiconductor layer 200S is dug in the thickness direction (perpendicular to the main surface of the second substrate 200), and an insulating film is embedded in this dug portion.
  • This insulating film is made of, for example, silicon oxide.
  • the element isolation region 213 separates the multiple transistors that make up the pixel circuit 210 according to the layout of the pixel circuit 210. Below the element isolation region 213 (deep in the semiconductor layer 200S), the semiconductor layer 200S (specifically, the well region 211) extends.
  • pixel-sharing units 539 are provided across both the first substrate 100 and the second substrate 200.
  • the outer shape of the pixel-sharing unit 539 provided on the first substrate 100 and the outer shape of the pixel-sharing unit 539 provided on the second substrate 200 are different from each other.
  • pixel sharing unit 539 of first substrate 100 is composed of two pixels 541 (pixels 541A and 541B) arranged adjacent to each other in the H direction, and two pixels 541 (pixels 541C and 541D) arranged adjacent to these in the V direction.
  • pixel sharing unit 539 of first substrate 100 is composed of four adjacent pixels 541 in 2 rows and 2 columns, and pixel sharing unit 539 of first substrate 100 has a substantially square outline shape.
  • such pixel sharing units 539 are arranged adjacent to each other at a two pixel pitch in the H direction (a pitch equivalent to two pixels 541) and at a two pixel pitch in the V direction (a pitch equivalent to two pixels 541).
  • the outlines of the pixels 541A, 541B, 541C, and 541D are indicated by dashed lines, and the outline shape of the pixel-sharing unit 539 is indicated by a thick line.
  • the outline shape of the pixel-sharing unit 539 of the second substrate 200 is smaller than that of the pixel-sharing unit 539 of the first substrate 100 in the H direction, and is larger than that of the pixel-sharing unit 539 of the first substrate 100 in the V direction.
  • the pixel-sharing unit 539 of the second substrate 200 is formed with a size (area) equivalent to one pixel in the H direction, and is formed with a size equivalent to four pixels in the V direction. That is, the pixel-sharing unit 539 of the second substrate 200 is formed with a size equivalent to adjacent pixels arranged in one row and four columns, and the pixel-sharing unit 539 of the second substrate 200 has a substantially rectangular outline shape.
  • each pixel circuit 210 the selection transistor SEL, the amplification transistor AMP, the reset transistor RST, and the FD conversion gain switching transistor FDG are arranged in this order in the V direction (FIG. 23).
  • the outer shape of each pixel circuit 210 in a substantially rectangular shape as described above, it is possible to arrange four transistors (selection transistor SEL, amplification transistor AMP, reset transistor RST, and FD conversion gain switching transistor FDG) in one direction (V direction in FIG. 23). This allows the drain of the amplification transistor AMP and the drain of the reset transistor RST to be shared in one diffusion region (diffusion region connected to the power supply line VDD).
  • each pixel circuit 210 it is also possible to provide the formation region of each pixel circuit 210 in a substantially square shape (see FIG. 36 described later). In this case, two transistors are arranged along one direction, making it difficult to share the drain of the amplification transistor AMP and the drain of the reset transistor RST in one diffusion region. Therefore, by providing the pixel circuit 210 with a substantially rectangular formation area, it becomes easier to arrange the four transistors close to each other, and the formation area of the pixel circuit 210 can be reduced. In other words, the pixel can be miniaturized. In addition, when it is not necessary to reduce the formation area of the pixel circuit 210, the formation area of the amplification transistor AMP can be increased, making it possible to suppress noise.
  • a VSS contact region 218 connected to the reference potential line VSS is provided near the surface of the semiconductor layer 200S.
  • the VSS contact region 218 is, for example, configured of a p-type semiconductor region.
  • the VSS contact region 218 is electrically connected to the VSS contact region 118 of the first substrate 100 (semiconductor layer 100S) via the wiring of the wiring layer 200T and the through electrode 121E.
  • This VSS contact region 218 is provided, for example, at a position adjacent to the source of the FD conversion gain switching transistor FDG with the element isolation region 213 in between (FIG. 23).
  • one of the two pixel sharing units 539 arranged in the V direction of the first substrate 100 is connected to one of the two pixel sharing units 539 arranged in the H direction of the second substrate 200 (e.g., the left side of the paper in FIG. 23).
  • the other of the two pixel sharing units 539 arranged in the V direction of the first substrate 100 is connected to the other of the two pixel sharing units 539 arranged in the H direction of the second substrate 200 (e.g., the right side of the paper in FIG. 23).
  • the internal layout (arrangement of transistors, etc.) of one pixel sharing unit 539 is substantially equal to a layout obtained by inverting the internal layout of the other pixel sharing unit 539 in the V and H directions. The effects obtained by this layout are described below.
  • each pad section 120 is disposed at the center of the external shape of the pixel-sharing unit 539, i.e., the center of the pixel-sharing unit 539 in the V direction and the H direction (FIG. 22B).
  • the amplification transistor AMP connected to the pad section 120 is disposed at a position shifted upward from the center of the pixel-sharing unit 539 in the V direction on the paper.
  • the distance between the amplification transistor AMP of one pixel-sharing unit 539 and the pad section 120 is relatively short.
  • the distance between the amplification transistor AMP of the other pixel sharing unit 539 and the pad section 120 becomes longer.
  • the distance between the amplifier transistors AMP and the pad section 120 of both pixel sharing units 539 can be shortened. Therefore, compared to a configuration in which the internal layouts of the two pixel sharing units 539 arranged in the H direction of the second substrate 200 are the same, it becomes easier to miniaturize the solid-state imaging device 1.
  • the planar layout of each of the multiple pixel sharing units 539 of the second substrate 200 is symmetrical within the range shown in FIG. 23, but becomes asymmetrical when the layout of the first wiring layer W1 shown in FIG. 24 described later is included.
  • the internal layouts of the two pixel sharing units 539 arranged in the H direction of the second substrate 200 are also inverted with respect to each other in the H direction.
  • the two pixel sharing units 539 arranged in the H direction of the second substrate 200 are connected to the pad sections 120 and 121 of the first substrate 100.
  • the pad sections 120 and 121 are disposed in the center of the two pixel sharing units 539 arranged in the H direction of the second substrate 200 (between the two pixel sharing units 539 arranged in the H direction).
  • the distance between each of the multiple pixel sharing units 539 of the second substrate 200 and the pad sections 120 and 121 can be reduced. That is, it becomes easier to miniaturize the solid-state imaging device 1.
  • the position of the outline of the pixel sharing unit 539 of the second substrate 200 does not have to be aligned with the position of any of the outlines of the pixel sharing unit 539 of the first substrate 100.
  • the outline of one side in the V direction e.g., the upper side of the paper in FIG. 24
  • the outline of one side in the V direction is disposed outside the outline of one side in the V direction of the corresponding pixel sharing unit 539 of the first substrate 100 (e.g., the upper side of the paper in FIG. 22B).
  • the outline of the other side in the V direction is disposed outside the outline of the other side in the V direction of the corresponding pixel sharing unit 539 of the first substrate 100 (e.g., the lower side of the paper in FIG. 22B).
  • the pixel sharing unit 539 of the second substrate 200 and the pixel sharing unit 539 of the first substrate 100 are arranged with each other, it is possible to shorten the distance between the amplification transistor AMP and the pad section 120. Therefore, it becomes easier to miniaturize the solid-state imaging device 1.
  • the positions of the outlines of the multiple pixel sharing units 539 on the second substrate 200 do not have to be aligned with each other.
  • two pixel sharing units 539 aligned in the H direction on the second substrate 200 are arranged with the positions of their outlines in the V direction shifted. This makes it possible to shorten the distance between the amplification transistor AMP and the pad section 120. This makes it easier to miniaturize the solid-state imaging device 1.
  • the pixel sharing unit 539 of the first substrate 100 has a size equivalent to two pixels 541 in the H direction and a size equivalent to two pixels 541 in the V direction (FIG. 22B).
  • pixel sharing units 539 having a size equivalent to four pixels 541 are repeatedly arranged adjacent to each other at a two pixel pitch (a pitch equivalent to two pixels 541) in the H direction and a two pixel pitch (a pitch equivalent to two pixels 541) in the V direction.
  • the pixel array section 540 of the first substrate 100 may be provided with a pair of pixel sharing units 539 in which two pixel sharing units 539 are arranged adjacent to each other in the V direction.
  • a pair of pixel sharing units 539 are repeatedly arranged adjacent to each other at a two pixel pitch (a pitch equivalent to two pixels 541) in the H direction and a four pixel pitch (a pitch equivalent to four pixels 541) in the V direction.
  • the pixel sharing unit 539 of the second substrate 200 has a size of one pixel 541 in the H direction and a size of four pixels 541 in the V direction ( FIG. 24 ).
  • the pixel array section 540 of the second substrate 200 is provided with a pair of pixel sharing units 539 including two pixel sharing units 539 each having a size equivalent to four pixels 541.
  • the pixel sharing units 539 are arranged adjacent to each other in the H direction and offset from each other in the V direction.
  • a pair of pixel sharing units 539 are repeatedly arranged adjacent to each other with no gaps at a two pixel pitch (a pitch equivalent to two pixels 541) in the H direction and a four pixel pitch (a pitch equivalent to four pixels 541) in the V direction.
  • the amplification transistor AMP preferably has a three-dimensional structure, such as a fin type ( Figure 21). This increases the effective gate width, making it possible to suppress noise.
  • the selection transistor SEL, reset transistor RST, and FD conversion gain switching transistor FDG have, for example, a planar structure.
  • the amplification transistor AMP may have a planar structure.
  • the selection transistor SEL, reset transistor RST, or FD conversion gain switching transistor FDG may have a three-dimensional structure.
  • the wiring layer 200T includes, for example, a passivation film 221, an interlayer insulating film 222, and a plurality of wirings (first wiring layer W1, second wiring layer W2, third wiring layer W3, and fourth wiring layer W4).
  • the passivation film 221 is in contact with, for example, the surface of the semiconductor layer 200S, and covers the entire surface of the semiconductor layer 200S. This passivation film 221 covers the gate electrodes of the selection transistor SEL, the amplification transistor AMP, the reset transistor RST, and the FD conversion gain switching transistor FDG.
  • the interlayer insulating film 222 is provided between the passivation film 221 and the third substrate 300. This interlayer insulating film 222 separates the plurality of wirings (first wiring layer W1, second wiring layer W2, third wiring layer W3, and fourth wiring layer W4).
  • the interlayer insulating film 222 is made of, for example, silicon oxide.
  • the first wiring layer W1, the second wiring layer W2, the third wiring layer W3, the fourth wiring layer W4, and the contact parts 201 and 202 are provided in this order, and these are insulated from each other by the interlayer insulating film 222.
  • the interlayer insulating film 222 a plurality of connection parts are provided to connect the first wiring layer W1, the second wiring layer W2, the third wiring layer W3, or the fourth wiring layer W4 to the layers below them.
  • the connection parts are parts in which a conductive material is embedded in a connection hole provided in the interlayer insulating film 222.
  • connection part 218V is provided to connect the first wiring layer W1 and the VSS contact region 218 of the semiconductor layer 200S.
  • the hole diameter of such a connection part that connects elements of the second substrate 200 to each other is different from the hole diameter of the through electrodes 120E, 121E and the through electrode TGV.
  • the diameter of the connection hole connecting the elements of the second substrate 200 is preferably smaller than the diameter of the through electrodes 120E, 121E and the through electrode TGV. The reason for this is explained below.
  • the depth of the connection portion (connection portion 218V, etc.) provided in the wiring layer 200T is smaller than the depth of the through electrodes 120E, 121E and the through electrode TGV.
  • connection portion can be filled with a conductive material more easily than the through electrodes 120E, 121E and the through electrode TGV.
  • the first wiring layer W1 connects the through electrode 120E to the gate of the amplification transistor AMP and the source of the FD conversion gain switching transistor FDG (specifically, a connection hole reaching the source of the FD conversion gain switching transistor FDG).
  • the first wiring layer W1 connects, for example, the through electrode 121E to the connection portion 218V, thereby electrically connecting the VSS contact region 218 of the semiconductor layer 200S to the VSS contact region 118 of the semiconductor layer 100S.
  • Figure 25 shows an example of the planar configuration of the first wiring layer W1 and the second wiring layer W2.
  • Figure 26 shows an example of the planar configuration of the second wiring layer W2 and the third wiring layer W3.
  • Figure 27 shows an example of the planar configuration of the third wiring layer W3 and the fourth wiring layer W4.
  • the third wiring layer W3 includes wirings TRG1, TRG2, TRG3, TRG4, SELL, RSTL, and FDGL extending in the H direction (row direction) (FIG. 26). These wirings correspond to the row drive signal lines 542 described with reference to FIG. 19.
  • the wirings TRG1, TRG2, TRG3, and TRG4 are for sending drive signals to the transfer gates TG1, TG2, TG3, and TG4, respectively.
  • the wirings TRG1, TRG2, TRG3, and TRG4 are connected to the transfer gates TG1, TG2, TG3, and TG4 via the second wiring layer W2, the first wiring layer W1, and the through electrode 120E, respectively.
  • the wiring SELL is for sending drive signals to the gate of the selection transistor SEL
  • the wiring RSTL is for sending drive signals to the gate of the reset transistor RST
  • the wiring FDGL is for sending drive signals to the gate of the FD conversion gain switching transistor FDG, respectively.
  • the wirings SELL, RSTL, and FDGL are each connected to the gates of the selection transistor SEL, the reset transistor RST, and the FD conversion gain switching transistor FDG via the second wiring layer W2, the first wiring layer W1, and a connection portion.
  • the fourth wiring layer W4 includes a power supply line VDD, a reference potential line VSS, and a vertical signal line 543 extending in the V direction (column direction) (FIG. 27).
  • the power supply line VDD is connected to the drain of the amplification transistor AMP and the drain of the reset transistor RST via the third wiring layer W3, the second wiring layer W2, the first wiring layer W1, and the connection portion.
  • the reference potential line VSS is connected to the VSS contact region 218 via the third wiring layer W3, the second wiring layer W2, the first wiring layer W1, and the connection portion 218V.
  • the reference potential line VSS is also connected to the VSS contact region 118 of the first substrate 100 via the third wiring layer W3, the second wiring layer W2, the first wiring layer W1, the through electrode 121E, and the pad portion 121.
  • the vertical signal line 543 is connected to the source (Vout) of the selection transistor SEL via the third wiring layer W3, the second wiring layer W2, the first wiring layer W1, and the connection portion.
  • the contact parts 201 and 202 may be provided at a position overlapping the pixel array part 540 in a plan view (for example, FIG. 18), or may be provided at the outer peripheral part 540B of the pixel array part 540 (for example, FIG. 21).
  • the contact parts 201 and 202 are provided on the surface of the second substrate 200 (the surface on the wiring layer 200T side).
  • the contact parts 201 and 202 are made of metal such as Cu (copper) and Al (aluminum).
  • the contact parts 201 and 202 are exposed on the surface of the wiring layer 200T (the surface on the third substrate 300 side).
  • the contact parts 201 and 202 are used for electrical connection between the second substrate 200 and the third substrate 300 and for bonding the second substrate 200 and the third substrate 300 together.
  • FIG. 21 shows an example in which a peripheral circuit is provided in the peripheral portion 540B of the second substrate 200.
  • This peripheral circuit may include a part of the row driver 520 or a part of the column signal processor 550. Also, as shown in FIG. 18, the peripheral circuit may not be provided in the peripheral portion 540B of the second substrate 200, and the connection holes H1 and H2 may be provided near the pixel array portion 540.
  • the third substrate 300 has, for example, a wiring layer 300T and a semiconductor layer 300S in this order from the second substrate 200 side.
  • the surface of the semiconductor layer 300S is provided on the second substrate 200 side.
  • the semiconductor layer 300S is made of a silicon substrate.
  • a circuit is provided on the surface side of the semiconductor layer 300S.
  • the surface side of the semiconductor layer 300S is provided with, for example, at least some of the input section 510A, row driver section 520, timing control section 530, column signal processing section 550, image signal processing section 560, and output section 510B.
  • the wiring layer 300T provided between the semiconductor layer 300S and the second substrate 200 includes, for example, an interlayer insulating film, a plurality of wiring layers separated by the interlayer insulating film, and contact sections 301 and 302.
  • the contact parts 301 and 302 are exposed on the surface of the wiring layer 300T (the surface on the second substrate 200 side), and the contact part 301 is in contact with the contact part 201 of the second substrate 200, and the contact part 302 is in contact with the contact part 202 of the second substrate 200.
  • the contact parts 301 and 302 are electrically connected to the circuits (for example, at least one of the input part 510A, the row driving part 520, the timing control part 530, the column signal processing part 550, the image signal processing part 560, and the output part 510B) formed in the semiconductor layer 300S.
  • the contact parts 301 and 302 are made of metals such as Cu (copper) and aluminum (Al).
  • the external terminal TA is connected to the input part 510A through the connection hole part H1
  • the external terminal TB is connected to the output part 510B through the connection hole part H2.
  • the main components of a solid-state imaging device 1 are a photodiode PD and a pixel circuit.
  • Increasing the area of the photodiode increases the charge generated as a result of photoelectric conversion, thereby improving the S/N ratio of the pixel signal and allowing the solid-state imaging device to output better image data (image information).
  • increasing the size of the transistors included in the pixel circuit reduces the noise generated in the pixel circuit, thereby improving the S/N ratio of the imaging signal and allowing the solid-state imaging device to output better image data (image information).
  • the photodiode PD and pixel circuit are provided on the same semiconductor substrate, if the area of the photodiode PD is increased within the limited area of the semiconductor substrate, the size of the transistors in the pixel circuit may become smaller. Also, if the size of the transistors in the pixel circuit is increased, the area of the photodiode PD may become smaller.
  • the solid-state imaging device 1 of this embodiment uses a structure in which multiple pixels 541 share one pixel circuit 210, and the shared pixel circuit 210 is arranged to overlap the photodiode PD. This makes it possible to maximize the area of the photodiode PD and maximize the size of the transistor provided in the pixel circuit 210 within the limited area of the semiconductor substrate. This improves the S/N ratio of the pixel signal, and enables the solid-state imaging device 1 to output better image data (image information).
  • multiple wirings extend from the floating diffusion FD of each of the multiple pixels 541 to be connected to the single pixel circuit 210.
  • a connection wiring can be formed that interconnects these multiple extending wirings and combines them into one.
  • a connection wiring can be formed that interconnects the multiple extending wirings and combines them into one.
  • connection wiring that interconnects the multiple wirings extending from the floating diffusion FD of each of the multiple pixels 541 is formed in the semiconductor layer 200S that forms the pixel circuit 210, it is conceivable that the area in which the transistors included in the pixel circuit 210 are formed will be reduced.
  • connection wiring that interconnects the multiple wirings extending from the VSS contact regions 118 of each of the multiple pixels 541 and combines them into one is formed in the semiconductor layer 200S that forms the pixel circuit 210, it is conceivable that the area in which the transistors included in the pixel circuit 210 are formed will be reduced.
  • the solid-state imaging device 1 of this embodiment has a structure in which a plurality of pixels 541 share one pixel circuit 210, and the shared pixel circuit 210 is arranged overlapping the photodiode PD, and the first substrate 100 can be provided with a connection wiring that interconnects and combines the floating diffusions FD of the plurality of pixels 541, and a connection wiring that interconnects and combines the VSS contact regions 118 of each of the plurality of pixels 541.
  • the first substrate 100 and the second substrate 200 can be manufactured using an appropriate process according to the configuration of each substrate, and a high-quality, high-performance solid-state imaging device 1 can be manufactured.
  • the connection wiring of the first substrate 100 and the second substrate 200 can be formed by a simple process.
  • an electrode connected to the floating diffusion FD and an electrode connected to the VSS contact region 118 are provided on the surface of the first substrate 100 and the surface of the second substrate 200, which are the bonding interface between the first substrate 100 and the second substrate 200. Furthermore, it is preferable to make the electrodes formed on the surfaces of the two substrates large so that the electrodes can contact each other even if a misalignment occurs between the electrodes on the surfaces of the first substrate 100 and the second substrate 200 when the two substrates are bonded together. In this case, it may be difficult to arrange the electrodes within the limited area of each pixel in the solid-state imaging device 1.
  • the solid-state imaging device 1 of this embodiment can use the first manufacturing method described above as a manufacturing method in which multiple pixels 541 share one pixel circuit 210 and the shared pixel circuit 210 is arranged to be superimposed on the photodiode PD. This makes it easier to align the elements formed on the first substrate 100 and the second substrate 200, making it possible to manufacture a high-quality, high-performance solid-state imaging device 1. Furthermore, it is possible to have a unique structure that arises by using this manufacturing method.
  • the semiconductor layer 100S and wiring layer 100T of the first substrate 100 and the semiconductor layer 200S and wiring layer 200T of the second substrate 200 are stacked in this order, in other words, the first substrate 100 and the second substrate 200 are stacked face-to-back, and the through electrodes 120E and 121E extend from the surface side of the semiconductor layer 200S of the second substrate 200 through the semiconductor layer 200S and the wiring layer 100T of the first substrate 100 to the surface of the semiconductor layer 100S of the first substrate 100.
  • connection wiring that interconnects and combines the floating diffusions FD of the plurality of pixels 541 and connection wiring that interconnects and combines the VSS contact regions 118 of the plurality of pixels 541
  • this structure and a second substrate 200 are laminated using the first manufacturing method to form a pixel circuit 210 on the second substrate 200, the effect of the heat treatment required to form the active elements in the pixel circuit 210 may extend to the connection wiring formed on the first substrate 100.
  • the solid-state imaging device 1 of this embodiment it is desirable to use a conductive material with high heat resistance for the connection wiring that interconnects and combines the floating diffusions FD of each of the multiple pixels 541 into one, and for the connection wiring that interconnects and combines the VSS contact regions 118 of each of the multiple pixels 541 into one.
  • the conductive material with high heat resistance can be a material with a higher melting point than at least a portion of the wiring material included in the wiring layer 200T of the second substrate 200.
  • the solid-state imaging device 1 of this embodiment has: (1) a structure in which the first substrate 100 and the second substrate 200 are stacked face-to-back (specifically, a structure in which the semiconductor layer 100S and the wiring layer 100T of the first substrate 100 and the semiconductor layer 200S and the wiring layer 200T of the second substrate 200 are stacked in this order); (2) a structure in which through-electrodes 120E, 121E are provided from the front side of the semiconductor layer 200S of the second substrate 200, penetrating the semiconductor layer 200S and the wiring layer 100T of the first substrate 100, and reaching the front side of the semiconductor layer 100S of the first substrate 100; and (3) a structure in which the floating diffusion FD provided in each of the multiple pixels 541 is provided.
  • connection wiring that interconnects and combines the floating diffusions FD of each of the pixels 541 into one and the connection wiring that interconnects and combines the VSS contact regions 118 of each of the pixels 541 into one is formed from a conductive material with high heat resistance, it is possible to provide the first substrate 100 with the connection wiring that interconnects and combines the floating diffusions FD of each of the pixels 541 into one and the connection wiring that interconnects and combines the VSS contact regions 118 of each of the pixels 541 into one without providing a large electrode at the interface between the first substrate 100 and the second substrate 200.
  • FIGs 28 and 29 are diagrams in which arrows representing the paths of each signal have been added to Figure 18.
  • Figure 28 the paths of the input signal input from the outside to the solid-state imaging device 1, the power supply potential, and the reference potential are represented by arrows.
  • Figure 29 the signal paths of the pixel signals output from the solid-state imaging device 1 to the outside are represented by arrows.
  • an input signal (e.g., a pixel clock and a synchronization signal) input to the solid-state imaging device 1 via the input section 510A is transmitted to the row driver 520 of the third substrate 300, and a row drive signal is generated in the row driver 520.
  • This row drive signal is sent to the second substrate 200 via the contact sections 301 and 201.
  • this row drive signal reaches each pixel sharing unit 539 of the pixel array section 540 via a row drive signal line 542 in the wiring layer 200T.
  • the driving signals other than the transfer gate TG are input to the pixel circuit 210, and each transistor included in the pixel circuit 210 is driven.
  • the driving signal of the transfer gate TG is input to the transfer gates TG1, TG2, TG3, and TG4 of the first substrate 100 via the through electrode TGV, and the pixels 541A, 541B, 541C, and 541D are driven (FIG. 28).
  • the power supply potential and the reference potential supplied to the input section 510A (input terminal 511) of the third substrate 300 from the outside of the solid-state imaging device 1 are sent to the second substrate 200 via the contact sections 301 and 201, and are supplied to the pixel circuits 210 of each pixel sharing unit 539 via the wiring in the wiring layer 200T.
  • the reference potential is also supplied to the pixels 541A, 541B, 541C, and 541D of the first substrate 100 via the through electrode 121E.
  • pixel signals photoelectrically converted in the pixels 541A, 541B, 541C, and 541D of the first substrate 100 are sent to the pixel circuit 210 of the second substrate 200 for each pixel sharing unit 539 via the through electrode 120E.
  • a pixel signal based on this pixel signal is sent from the pixel circuit 210 to the third substrate 300 via the vertical signal line 543 and the contact units 202 and 302.
  • This pixel signal is processed by the column signal processing unit 550 and the image signal processing unit 560 of the third substrate 300, and then output to the outside via the output unit 510B.
  • the pixels 541A, 541B, 541C, and 541D (pixel sharing unit 539) and the pixel circuit 210 are provided on different substrates (the first substrate 100 and the second substrate 200).
  • This improves the S/N ratio of the pixel signals, and allows the solid-state imaging device 1 to output better pixel data (image information).
  • the solid-state imaging device 1 can increase the number of pixels per unit area by reducing the pixel size, and output a high-quality image.
  • the first substrate 100 and the second substrate 200 are electrically connected to each other by the through electrodes 120E, 121E provided in the insulating region 212.
  • a method of connecting the first substrate 100 and the second substrate 200 by bonding pad electrodes to each other, or a method of connecting them by through wiring (e.g., TSV (Thorough Si Via)) that penetrates the semiconductor layer can be considered.
  • TSV Thirough Si Via
  • the area required for connecting the first substrate 100 and the second substrate 200 can be reduced. This reduces the pixel size and makes the solid-state imaging device 1 more compact.
  • the resolution can be increased by further miniaturizing the area per pixel.
  • the formation area of the pixels 541A, 541B, 541C, 541D and the pixel circuit 210 can be expanded. As a result, it is possible to increase the amount of pixel signal obtained by photoelectric conversion and reduce noise in the transistors provided in the pixel circuit 210. This improves the S/N ratio of the pixel signal, enabling the solid-state imaging device 1 to output better pixel data (image information).
  • the pixel circuit 210, the column signal processing section 550, and the image signal processing section 560 are provided on different substrates (the second substrate 200 and the third substrate 300). This allows the area of the pixel circuit 210 and the areas of the column signal processing section 550 and the image signal processing section 560 to be increased compared to when the pixel circuit 210, the column signal processing section 550, and the image signal processing section 560 are formed on the same substrate. This makes it possible to reduce noise generated in the column signal processing section 550 and to install a more advanced image processing circuit in the image signal processing section 560. This improves the S/N ratio of the pixel signal, and allows the solid-state imaging device 1 to output better pixel data (image information).
  • the pixel array section 540 is provided on the first substrate 100 and the second substrate 200, and the column signal processing section 550 and the image signal processing section 560 are provided on the third substrate 300.
  • the contact sections 201, 202, 301, and 302 that connect the second substrate 200 and the third substrate 300 are formed above the pixel array section 540. Therefore, the contact sections 201, 202, 301, and 302 can be freely laid out without being interfered with in the layout by various wirings provided in the pixel array. This makes it possible to use the contact sections 201, 202, 301, and 302 for electrical connection between the second substrate 200 and the third substrate 300.
  • the column signal processing section 550 and the image signal processing section 560 have a high degree of freedom in layout. This makes it possible to reduce noise generated in the column signal processing unit 550 and to install a more advanced image processing circuit in the image signal processing unit 560. Therefore, the S/N ratio of the pixel signals is improved, and the solid-state imaging device 1 can output better pixel data (image information).
  • the pixel separation portion 117 penetrates the semiconductor layer 100S. This makes it possible to suppress color mixing between the pixels 541A, 541B, 541C, and 541D even when the distance between adjacent pixels (pixels 541A, 541B, 541C, and 541D) is reduced due to miniaturization of the area per pixel. This improves the S/N ratio of the pixel signal, enabling the solid-state imaging device 1 to output better pixel data (image information).
  • a pixel circuit 210 is provided for each pixel sharing unit 539.
  • amplification transistor AMP it becomes possible to suppress noise. This improves the S/N ratio of the pixel signal, and enables the solid-state imaging device 1 to output better pixel data (image information).
  • the pad section 120 that electrically connects the floating diffusions FD (floating diffusions FD1, FD2, FD3, FD4) of the four pixels (pixels 541A, 541B, 541C, 541D) is provided on the first substrate 100.
  • Modification 1> 30 to 34 show a modified example of the planar configuration of the solid-state imaging device 1 according to the above embodiment.
  • FIG. 30 shows a schematic planar configuration of the semiconductor layer 200S of the second substrate 200 near the surface, and corresponds to FIG. 23 described in the above embodiment.
  • FIG. 31 shows a schematic configuration of the first wiring layer W1 and the semiconductor layer 200S and each part of the first substrate 100 connected to the first wiring layer W1, and corresponds to FIG. 24 described in the above embodiment.
  • FIG. 32 shows an example of the planar configuration of the first wiring layer W1 and the second wiring layer W2, and corresponds to FIG. 25 described in the above embodiment.
  • FIG. 33 shows an example of the planar configuration of the second wiring layer W2 and the third wiring layer W3, and corresponds to FIG. 26 described in the above embodiment.
  • FIG. 34 shows an example of the planar configuration of the third wiring layer W3 and the fourth wiring layer W4, and corresponds to FIG. 27 described in the above embodiment.
  • the internal layout of one pixel sharing unit 539 (e.g., the right side of the paper) is configured to be inverted only in the H direction from the internal layout of the other pixel sharing unit 539 (e.g., the left side of the paper).
  • the deviation in the V direction between the outline of one pixel sharing unit 539 and the outline of the other pixel sharing unit 539 is larger than the deviation described in the above embodiment ( FIG. 24 ).
  • the first modification of the solid-state imaging device 1 shown in FIGS. 30 to 34 can make the area of the two pixel sharing units 539 arranged in the H direction the same as that of the pixel sharing unit 539 of the second substrate 200 described in the above embodiment without inverting the planar layouts of the two pixel sharing units 539 arranged in the H direction in the V direction.
  • the planar layout of the pixel sharing unit 539 of the first substrate 100 is the same as the planar layout (FIGS. 22A and 22B) described in the above embodiment. Therefore, the solid-state imaging device 1 of this modification can obtain the same effect as the solid-state imaging device 1 described in the above embodiment.
  • the arrangement of the pixel sharing units 539 of the second substrate 200 is not limited to the arrangement described in the above embodiment and this modification.
  • Modification 2> 35 to 40 show a modified example of the planar configuration of the solid-state imaging device 1 according to the above embodiment.
  • FIG. 35 shows a schematic planar configuration of the first substrate 100, and corresponds to FIG. 22A described in the above embodiment.
  • FIG. 36 shows a schematic planar configuration of the semiconductor layer 200S of the second substrate 200 near the surface, and corresponds to FIG. 23 described in the above embodiment.
  • FIG. 37 shows a schematic configuration of the first wiring layer W1 and the semiconductor layer 200S and each part of the first substrate 100 connected to the first wiring layer W1, and corresponds to FIG. 24 described in the above embodiment.
  • FIG. 38 shows an example of the planar configuration of the first wiring layer W1 and the second wiring layer W2, and corresponds to FIG. 25 described in the above embodiment.
  • FIG. 35 shows a schematic planar configuration of the first substrate 100, and corresponds to FIG. 22A described in the above embodiment.
  • FIG. 36 shows a schematic planar configuration of the semiconductor layer 200S of the second substrate 200 near the surface,
  • FIG. 39 shows an example of the planar configuration of the second wiring layer W2 and the third wiring layer W3, and corresponds to FIG. 26 described in the above embodiment.
  • FIG. 40 shows an example of a planar configuration of the third wiring layer W3 and the fourth wiring layer W4, and corresponds to FIG. 27 described in the above embodiment.
  • each pixel circuit 210 has a substantially square planar shape (see FIG. 36, etc.).
  • the planar configuration of the solid-state imaging device 1 of this modification differs from the planar configuration of the solid-state imaging device 1 described in the above embodiment.
  • the pixel sharing unit 539 of the first substrate 100 is formed across a pixel area of 2 rows and 2 columns, as described in the above embodiment, and has an approximately square planar shape (Figure 35).
  • the horizontal portions TGb of the transfer gates TG1, TG3 of pixels 541A and 541C in one pixel column extend in the H direction from the position where they overlap with the vertical portion TGa toward the center of the pixel sharing unit 539 (more specifically, in the direction toward the outer edges of pixels 541A and 541C and toward the center of the pixel sharing unit 539), and the horizontal portions TGb of the transfer gates TG2, TG4 of pixels 541B and 541D in the other pixel column extend in the H direction from the position where they overlap with the vertical portion TGa toward the outside of the pixel sharing unit 539 (more specifically, in the direction toward the outer edges of pixels 541B and 541D and toward the outside of the pixel sharing unit 539).
  • the pad section 120 connected to the floating diffusion FD is provided in the center of the pixel sharing unit 539 (the center of the pixel sharing unit 539 in the H and V directions), and the pad section 121 connected to the VSS contact region 118 is provided at the end of the pixel sharing unit 539 at least in the H direction (in the H and V directions in FIG. 35).
  • the horizontal parts TGb of the transfer gates TG1, TG2, TG3, and TG4 are also possible to provide the horizontal parts TGb of the transfer gates TG1, TG2, TG3, and TG4 only in the region facing the vertical part TGa.
  • the semiconductor layer 200S is likely to be divided into small parts. Therefore, it becomes difficult to form the transistors of the pixel circuit 210 in a large size.
  • the horizontal parts TGb of the transfer gates TG1, TG2, TG3, and TG4 are extended in the H direction from the position where they overlap the vertical part TGa as in the above modified example, it is possible to increase the width of the semiconductor layer 200S as described in the above embodiment.
  • the pixel sharing unit 539 of the second substrate 200 is, for example, approximately the same size in the H direction and V direction as the pixel sharing unit 539 of the first substrate 100, and is provided, for example, over an area corresponding to a pixel area of approximately 2 rows x 2 columns.
  • the selection transistor SEL and the amplification transistor AMP are arranged side by side in the V direction in one semiconductor layer 200S extending in the V direction
  • the FD conversion gain switching transistor FDG and the reset transistor RST are arranged side by side in the V direction in one semiconductor layer 200S extending in the V direction.
  • the one semiconductor layer 200S in which the selection transistor SEL and the amplification transistor AMP are provided and the one semiconductor layer 200S in which the FD conversion gain switching transistor FDG and the reset transistor RST are provided are arranged side by side in the H direction via an insulating region 212.
  • This insulating region 212 extends in the V direction (FIG. 36).
  • the pixel-sharing unit 539 of the second substrate 200 is connected to the amplification transistor AMP and selection transistor SEL provided on one side of the H direction of the pad section 120 (the left side of the paper in Fig. 37), and the FD conversion gain switching transistor FDG and reset transistor RST provided on the other side of the H direction of the pad section 120 (the right side of the paper in Fig. 37).
  • the outline of the pixel-sharing unit 539 of the second substrate 200 including the amplification transistor AMP, selection transistor SEL, FD conversion gain switching transistor FDG, and reset transistor RST is determined by the following four outer edges.
  • the first outer edge is the outer edge of one end in the V direction (the upper end in the paper of FIG. 37) of the semiconductor layer 200S including the selection transistor SEL and the amplification transistor AMP. This first outer edge is provided between the amplification transistor AMP included in the pixel sharing unit 539 and the selection transistor SEL included in the pixel sharing unit 539 adjacent to one side in the V direction (the upper side in the paper of FIG. 37) of the pixel sharing unit 539. More specifically, the first outer edge is provided in the center in the V direction of the element isolation region 213 between the amplification transistor AMP and the selection transistor SEL.
  • the second outer edge is the outer edge of the other end in the V direction (the lower end in the paper of FIG.
  • This second outer edge is provided between the selection transistor SEL included in the pixel sharing unit 539 and the amplification transistor AMP included in the pixel sharing unit 539 adjacent to the other side in the V direction (the lower side in the paper of FIG. 37) of the pixel sharing unit 539. More specifically, the second outer edge is provided in the center in the V direction of the element isolation region 213 between the selection transistor SEL and the amplification transistor AMP.
  • the third outer edge is the outer edge of the other end in the V direction (the end on the lower side of the paper in FIG. 37 ) of the semiconductor layer 200S including the reset transistor RST and the FD conversion gain switching transistor FDG.
  • This third outer edge is provided between the FD conversion gain switching transistor FDG included in the pixel sharing unit 539 and the reset transistor RST included in the pixel sharing unit 539 adjacent to the other side in the V direction (the lower side of the paper in FIG. 37 ) of this pixel sharing unit 539. More specifically, the third outer edge is provided in the center in the V direction of the element isolation region 213 between the FD conversion gain switching transistor FDG and the reset transistor RST.
  • the fourth outer edge is the outer edge of one end in the V direction (the end on the upper side of the paper in FIG. 37 ) of the semiconductor layer 200S including the reset transistor RST and the FD conversion gain switching transistor FDG.
  • This fourth outer edge is provided between the reset transistor RST included in the pixel sharing unit 539 and the FD conversion gain switching transistor FDG (not shown) included in the pixel sharing unit 539 adjacent to one side in the V direction of this pixel sharing unit 539 (the upper side of the paper in FIG. 37). More specifically, the fourth outer edge is provided in the center in the V direction of the element isolation region 213 (not shown) between the reset transistor RST and the FD conversion gain switching transistor FDG.
  • the third and fourth outer edges are arranged to be shifted to one side in the V direction with respect to the first and second outer edges (in other words, offset to one side in the V direction).
  • the VSS contact region 218 is provided between the semiconductor layer 200S including the selection transistor SEL and the amplification transistor AMP and the semiconductor layer 200S including the reset transistor RST and the FD conversion gain switching transistor FDG.
  • the multiple pixel circuits 210 have the same arrangement.
  • a solid-state imaging device 1 having such a second substrate 200 can also achieve the same effects as those described in the above embodiment.
  • the arrangement of the pixel sharing units 539 of the second substrate 200 is not limited to the arrangement described in the above embodiment and this modified example.
  • Modification 3> 41 to 46 show a modified example of the planar configuration of the solid-state imaging device 1 according to the above embodiment.
  • FIG. 41 shows a schematic planar configuration of the first substrate 100, and corresponds to FIG. 22B described in the above embodiment.
  • FIG. 42 shows a schematic planar configuration of the semiconductor layer 200S of the second substrate 200 near the surface, and corresponds to FIG. 23 described in the above embodiment.
  • FIG. 43 shows a schematic configuration of the first wiring layer W1 and the semiconductor layer 200S and each part of the first substrate 100 connected to the first wiring layer W1, and corresponds to FIG. 24 described in the above embodiment.
  • FIG. 44 shows an example of the planar configuration of the first wiring layer W1 and the second wiring layer W2, and corresponds to FIG. 25 described in the above embodiment.
  • FIG. 41 to 46 show a modified example of the planar configuration of the solid-state imaging device 1 according to the above embodiment.
  • FIG. 41 shows a schematic planar configuration of the first substrate 100, and corresponds to FIG. 22B described in
  • FIG. 45 shows an example of the planar configuration of the second wiring layer W2 and the third wiring layer W3, and corresponds to FIG. 26 described in the above embodiment.
  • FIG. 46 shows an example of a planar configuration of the third wiring layer W3 and the fourth wiring layer W4, and corresponds to FIG. 27 described in the above embodiment.
  • the semiconductor layer 200S of the second substrate 200 extends in the H direction (FIG. 43). In other words, this roughly corresponds to a configuration in which the planar configuration of the solid-state imaging device 1 shown in FIG. 36 and the like is rotated 90 degrees.
  • the pixel sharing unit 539 of the first substrate 100 is formed over a pixel region of 2 rows x 2 columns as described in the above embodiment, and has a substantially square planar shape ( FIG. 41 ).
  • the transfer gates TG1 and TG2 of the pixels 541A and 541B of one pixel row extend toward the center of the pixel sharing unit 539 in the V direction
  • the transfer gates TG3 and TG4 of the pixels 541C and 541D of the other pixel row extend toward the outside of the pixel sharing unit 539 in the V direction.
  • the pad section 120 connected to the floating diffusion FD is provided in the center of the pixel sharing unit 539, and the pad section 121 connected to the VSS contact region 118 is provided at the end of the pixel sharing unit 539 at least in the V direction (in the V direction and H direction in FIG. 41 ).
  • the V-direction positions of the through electrodes TGV1 and TGV2 of the transfer gates TG1 and TG2 approach the V-direction position of the through electrode 120E
  • the V-direction positions of the through electrodes TGV3 and TGV4 of the transfer gates TG3 and TG4 approach the V-direction position of the through electrode 121E (FIG. 43). Therefore, for the same reason as described in the above embodiment, the width (size in the V direction) of the semiconductor layer 200S extending in the H direction can be increased. This makes it possible to increase the size of the amplification transistor AMP and suppress noise.
  • each pixel circuit 210 the selection transistor SEL and the amplification transistor AMP are arranged side by side in the H direction, and the reset transistor RST is arranged adjacent to the selection transistor SEL in the V direction with the insulating region 212 in between ( Figure 42).
  • the FD conversion gain switching transistor FDG is arranged side by side with the reset transistor RST in the H direction.
  • the VSS contact region 218 is provided in an island shape in the insulating region 212.
  • the third wiring layer W3 extends in the H direction ( Figure 45), and the fourth wiring layer W4 extends in the V direction ( Figure 46).
  • a solid-state imaging device 1 having such a second substrate 200 also provides the same effects as those described in the above embodiment.
  • the arrangement of the pixel sharing units 539 of the second substrate 200 is not limited to the arrangement described in the above embodiment and this modification.
  • the semiconductor layer 200S described in the above embodiment and modification 1 may extend in the H direction.
  • Fig. 47 is a schematic diagram showing a modified cross-sectional configuration of the solid-state imaging device 1 according to the above embodiment.
  • Fig. 47 corresponds to Fig. 18 described in the above embodiment.
  • the solid-state imaging device 1 has contact portions 203, 204, 303, and 304 at positions facing the center of the pixel array section 540, in addition to the contact portions 201, 202, 301, and 302.
  • the solid-state imaging device 1 of this modified example differs from the solid-state imaging device 1 described in the above embodiment.
  • the contact parts 203 and 204 are provided on the second substrate 200 and are exposed on the bonding surface with the third substrate 300.
  • the contact parts 303 and 304 are provided on the third substrate 300 and are exposed on the bonding surface with the second substrate 200.
  • the contact part 203 is in contact with the contact part 303, and the contact part 204 is in contact with the contact part 304. That is, in this solid-state imaging device 1, the second substrate 200 and the third substrate 300 are connected by the contact parts 201, 202, 301, 302 as well as the contact parts 203, 204, 303, 304.
  • the operation of the solid-state imaging device 1 will be described with reference to Figures 48 and 49.
  • Figure 48 the input signal input from the outside to the solid-state imaging device 1 and the paths of the power supply potential and reference potential are shown by arrows.
  • Figure 49 the signal path of the pixel signal output from the solid-state imaging device 1 to the outside is shown by arrows.
  • the input signal input to the solid-state imaging device 1 via the input section 510A is transmitted to the row driver 520 of the third substrate 300, and a row drive signal is generated in the row driver 520.
  • This row drive signal is sent to the second substrate 200 via the contact sections 303 and 203.
  • this row drive signal reaches each pixel sharing unit 539 of the pixel array section 540 via the row drive signal line 542 in the wiring layer 200T.
  • the drive signals other than the transfer gate TG are input to the pixel circuit 210, and each transistor included in the pixel circuit 210 is driven.
  • a drive signal for the transfer gate TG is input to the transfer gates TG1, TG2, TG3, and TG4 of the first substrate 100 via the through electrode TGV, and the pixels 541A, 541B, 541C, and 541D are driven.
  • a power supply potential and a reference potential supplied to an input section 510A (input terminal 511) of the third substrate 300 from the outside of the solid-state imaging device 1 are sent to the second substrate 200 via the contact sections 303 and 203, and are supplied to the pixel circuits 210 of the pixel sharing units 539 via wiring in the wiring layer 200T.
  • the reference potential is also supplied to the pixels 541A, 541B, 541C, and 541D of the first substrate 100 via the through electrode 121E.
  • the pixel signals photoelectrically converted by the pixels 541A, 541B, 541C, and 541D of the first substrate 100 are sent to the pixel circuit 210 of the second substrate 200 for each pixel sharing unit 539.
  • a pixel signal based on this pixel signal is sent from the pixel circuit 210 to the third substrate 300 via the vertical signal line 543 and the contact parts 204 and 304.
  • This pixel signal is processed by the column signal processing part 550 and the image signal processing part 560 of the third substrate 300, and then output to the outside via the output part 510B.
  • the solid-state imaging device 1 having such contact portions 203, 204, 303, and 304 can also achieve the same effects as those described in the above embodiment.
  • the position and number of the contact portions can be changed according to the design of the circuitry of the third substrate 300, which is the destination of the wiring via the contact portions 303 and 304.
  • Fig. 50 shows a modified cross-sectional configuration of the solid-state imaging device 1 according to the above embodiment.
  • Fig. 50 corresponds to Fig. 21 described in the above embodiment.
  • a transfer transistor TR having a planar structure is provided on the first substrate 100.
  • the solid-state imaging device 1 of this modification differs from the solid-state imaging device 1 described in the above embodiment.
  • the transfer gate TG is composed only of the horizontal portion TGb. In other words, the transfer gate TG does not have a vertical portion TGa and is disposed opposite the semiconductor layer 100S.
  • a solid-state imaging device 1 having such a planar-structure transfer transistor TR can achieve the same effects as those described in the above embodiment. Furthermore, by providing a planar-type transfer gate TG on the first substrate 100, the photodiode PD can be formed closer to the surface of the semiconductor layer 100S than when a vertical-type transfer gate TG is provided on the first substrate 100, and this can be considered to increase the saturation signal amount (Qs). Also, the method of forming a planar-type transfer gate TG on the first substrate 100 requires fewer manufacturing steps than the method of forming a vertical-type transfer gate TG on the first substrate 100, and it can be considered that the manufacturing process is less likely to adversely affect the photodiode PD.
  • Fig. 51 shows a modified example of the pixel circuit of the solid-state imaging device 1 according to the above embodiment.
  • Fig. 51 corresponds to Fig. 19 described in the above embodiment.
  • a pixel circuit 210 is provided for each pixel (pixel 541A). That is, the pixel circuit 210 is not shared by multiple pixels.
  • the solid-state imaging device 1 of this modified example differs from the solid-state imaging device 1 described in the above embodiment.
  • the solid-state imaging device 1 of this modified example is the same as the solid-state imaging device 1 described in the above embodiment in that the pixel 541A and the pixel circuit 210 are provided on different substrates (the first substrate 100 and the second substrate 200). Therefore, the solid-state imaging device 1 according to this modified example can also obtain the same effects as those described in the above embodiment.
  • Modification 7> 52 shows a modified example of the planar configuration of pixel separation section 117 described in the above embodiment. Gaps may be provided in pixel separation section 117 surrounding each of pixels 541A, 541B, 541C, and 541D. In other words, pixels 541A, 541B, 541C, and 541D do not have to be entirely surrounded by pixel separation section 117. For example, the gaps in pixel separation section 117 are provided near pad sections 120 and 121 (see FIG. 22B).
  • the pixel separation section 117 has an FTI structure that penetrates the semiconductor layer 100S, but the pixel separation section 117 may have a configuration other than an FTI structure.
  • the pixel separation section 117 does not have to be provided so as to completely penetrate the semiconductor layer 100S, and may have a so-called DTI (Deep Trench Isolation) structure.
  • DTI Deep Trench Isolation
  • FIG. 53 shows an example of a schematic configuration of an imaging system 7 including the solid-state imaging device 1 according to the above embodiment and its modified example.
  • the imaging system 7 is, for example, an electronic device such as an imaging device, such as a digital still camera or a video camera, or a mobile terminal device, such as a smartphone or a tablet terminal.
  • the imaging system 7 includes, for example, the solid-state imaging device 1 according to the above embodiment and its modified example, a DSP circuit 243, a frame memory 244, a display unit 245, a storage unit 246, an operation unit 247, and a power supply unit 248.
  • the solid-state imaging device 1 according to the above embodiment and its modified example, the DSP circuit 243, the frame memory 244, the display unit 245, the storage unit 246, the operation unit 247, and the power supply unit 248 are connected to each other via a bus line 249.
  • the solid-state imaging device 1 outputs image data corresponding to incident light.
  • the DSP circuit 243 is a signal processing circuit that processes the signal (image data) output from the solid-state imaging device 1 according to the above embodiment and its modified example.
  • the frame memory 244 temporarily holds the image data processed by the DSP circuit 243 on a frame-by-frame basis.
  • the display unit 245 is formed of a panel-type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays moving images or still images captured by the solid-state imaging device 1 according to the above embodiment and its modified example.
  • the storage unit 246 records image data of moving images or still images captured by the solid-state imaging device 1 according to the above embodiment and its modified example in a recording medium such as a semiconductor memory or a hard disk.
  • the operation unit 247 issues operation commands for various functions of the imaging system 7 according to operations by the user.
  • the power supply unit 248 appropriately supplies various types of power to these targets as operating power sources for the solid-state imaging device 1 according to the above-described embodiment and its modified examples, the DSP circuit 243, the frame memory 244, the display unit 245, the storage unit 246, and the operation unit 247.
  • FIG. 54 shows an example of a flowchart of the imaging operation in the imaging system 7.
  • the user issues an instruction to start imaging by operating the operation unit 247 (step S101).
  • the operation unit 247 then transmits an imaging command to the solid-state imaging device 1 (step S102).
  • the solid-state imaging device 1 Upon receiving the imaging command, the solid-state imaging device 1 performs imaging using a predetermined imaging method (step S103).
  • the solid-state imaging device 1 outputs image data obtained by imaging to the DSP circuit 243.
  • image data refers to data for all pixels of pixel signals generated based on the charges temporarily stored in the floating diffusion FD.
  • the DSP circuit 243 performs predetermined signal processing (e.g., noise reduction processing) based on the image data input from the solid-state imaging device 1 (step S104).
  • the DSP circuit 243 stores the image data that has been subjected to the predetermined signal processing in the frame memory 244, and the frame memory 244 stores the image data in the storage unit 246 (step S105). In this manner, imaging is performed in the imaging system 7.
  • the solid-state imaging device 1 according to the above embodiment and its modified example is applied to an imaging system 7.
  • This allows the solid-state imaging device 1 to be made smaller or have higher resolution, making it possible to provide a small-sized or high-resolution imaging system 7.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility device, an airplane, a drone, a ship, or a robot.
  • FIG. 55 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology disclosed herein can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • Also shown as functional components of the integrated control unit 12050 are a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (interface) 12053.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 functions as a control device for a drive force generating device for generating the drive force of the vehicle, such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to the wheels, a steering mechanism for adjusting the steering angle of the vehicle, and a braking device for generating a braking force for the vehicle.
  • the body system control unit 12020 controls the operation of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a control device for a keyless entry system, a smart key system, a power window device, or various lamps such as headlamps, tail lamps, brake lamps, turn signals, and fog lamps.
  • radio waves or signals from various switches transmitted from a portable device that replaces a key can be input to the body system control unit 12020.
  • the body system control unit 12020 accepts the input of these radio waves or signals and controls the vehicle's door lock device, power window device, lamps, etc.
  • the outside-vehicle information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image capturing unit 12031 is connected to the outside-vehicle information detection unit 12030.
  • the outside-vehicle information detection unit 12030 causes the image capturing unit 12031 to capture images outside the vehicle and receives the captured images.
  • the outside-vehicle information detection unit 12030 may perform object detection processing or distance detection processing for people, cars, obstacles, signs, or characters on the road surface based on the received images.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output the electrical signal as an image, or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light, or may be invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information inside the vehicle.
  • a driver state detection unit 12041 that detects the state of the driver is connected.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 may calculate the driver's degree of fatigue or concentration based on the detection information input from the driver state detection unit 12041, or may determine whether the driver is dozing off.
  • the microcomputer 12051 can calculate the control target values of the driving force generating device, steering mechanism, or braking device based on the information inside and outside the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, and output a control command to the drive system control unit 12010.
  • the microcomputer 12051 can perform cooperative control aimed at realizing the functions of an ADAS (Advanced Driver Assistance System), including avoiding or mitigating vehicle collisions, following based on the distance between vehicles, maintaining vehicle speed, vehicle collision warning, or vehicle lane departure warning.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 can also control the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, thereby performing cooperative control aimed at automatic driving, which allows the vehicle to travel autonomously without relying on the driver's operation.
  • the microcomputer 12051 can also output control commands to the body system control unit 12020 based on information outside the vehicle acquired by the outside-vehicle information detection unit 12030. For example, the microcomputer 12051 can control the headlamps according to the position of a preceding vehicle or an oncoming vehicle detected by the outside-vehicle information detection unit 12030, and perform cooperative control aimed at preventing glare, such as switching high beams to low beams.
  • the audio/image output unit 12052 transmits at least one output signal of audio and image to an output device capable of visually or audibly notifying information to vehicle occupants or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 56 shows an example of the installation position of the imaging unit 12031.
  • the vehicle 12100 has imaging units 12101, 12102, 12103, 12104, and 12105 as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at the front nose, side mirrors, rear bumper, back door, and the top of the windshield inside the vehicle cabin of the vehicle 12100.
  • the imaging unit 12101 provided at the front nose and the imaging unit 12105 provided at the top of the windshield inside the vehicle cabin mainly acquire images of the front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided at the side mirrors mainly acquire images of the sides of the vehicle 12100.
  • the imaging unit 12104 provided at the rear bumper or back door mainly acquires images of the rear of the vehicle 12100.
  • the images of the front acquired by the imaging units 12101 and 12105 are mainly used to detect preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, etc.
  • FIG. 56 shows an example of the imaging ranges of the imaging units 12101 to 12104.
  • Imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • imaging range 12114 indicates the imaging range of the imaging unit 12104 provided on the rear bumper or back door.
  • an overhead image of the vehicle 12100 viewed from above is obtained by superimposing the image data captured by the imaging units 12101 to 12104.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera consisting of multiple imaging elements, or an imaging element having pixels for detecting phase differences.
  • the microcomputer 12051 can obtain the distance to each solid object within the imaging ranges 12111 to 12114 and the change in this distance over time (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104, and can extract as a preceding vehicle, in particular, the closest solid object on the path of the vehicle 12100 that is traveling in approximately the same direction as the vehicle 12100 at a predetermined speed (e.g., 0 km/h or faster). Furthermore, the microcomputer 12051 can set the inter-vehicle distance that should be maintained in advance in front of the preceding vehicle, and perform automatic braking control (including follow-up stop control) and automatic acceleration control (including follow-up start control). In this way, cooperative control can be performed for the purpose of automatic driving, which runs autonomously without relying on the driver's operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 classifies and extracts three-dimensional object data on three-dimensional objects, such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects, based on the distance information obtained from the imaging units 12101 to 12104, and can use the data to automatically avoid obstacles.
  • the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see.
  • the microcomputer 12051 determines the collision risk, which indicates the risk of collision with each obstacle, and when the collision risk is equal to or exceeds a set value and there is a possibility of a collision, it can provide driving assistance for collision avoidance by outputting an alarm to the driver via the audio speaker 12061 or the display unit 12062, or by forcibly decelerating or steering the vehicle to avoid a collision via the drive system control unit 12010.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104. The recognition of such a pedestrian is performed, for example, by a procedure of extracting feature points in the captured image of the imaging units 12101 to 12104 as infrared cameras, and a procedure of performing pattern matching processing on a series of feature points that indicate the contour of an object to determine whether or not it is a pedestrian.
  • the audio/image output unit 12052 controls the display unit 12062 to superimpose a rectangular contour line for emphasis on the recognized pedestrian.
  • the audio/image output unit 12052 may also control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031.
  • the solid-state imaging device 1 according to the above embodiment and its modified example can be applied to the imaging unit 12031.
  • FIG. 57 is a diagram showing an example of a schematic configuration of an endoscopic surgery system to which the technology according to the present disclosure (the present technology) can be applied.
  • an operator (doctor) 11131 is shown using an endoscopic surgery system 11000 to perform surgery on a patient 11132 on a patient bed 11133.
  • the endoscopic surgery system 11000 is composed of an endoscope 11100, other surgical tools 11110 such as an insufflation tube 11111 and an energy treatment tool 11112, a support arm device 11120 that supports the endoscope 11100, and a cart 11200 on which various devices for endoscopic surgery are mounted.
  • the endoscope 11100 is composed of a lens barrel 11101, the tip of which is inserted into the body cavity of the patient 11132 at a predetermined length, and a camera head 11102 connected to the base end of the lens barrel 11101.
  • the endoscope 11100 is configured as a so-called rigid scope having a rigid lens barrel 11101, but the endoscope 11100 may also be configured as a so-called flexible scope having a flexible lens barrel.
  • the tip of the tube 11101 has an opening into which an objective lens is fitted.
  • a light source device 11203 is connected to the endoscope 11100, and light generated by the light source device 11203 is guided to the tip of the tube by a light guide extending inside the tube 11101, and is irradiated via the objective lens towards an object to be observed inside the body cavity of the patient 11132.
  • the endoscope 11100 may be a direct-viewing endoscope, an oblique-viewing endoscope, or a side-viewing endoscope.
  • An optical system and an image sensor are provided inside the camera head 11102, and the reflected light (observation light) from the object of observation is focused on the image sensor by the optical system.
  • the observation light is photoelectrically converted by the image sensor to generate an electrical signal corresponding to the observation light, i.e., an image signal corresponding to the observed image.
  • the image signal is sent to the camera control unit (CCU: Camera Control Unit) 11201 as RAW data.
  • CCU Camera Control Unit
  • the CCU 11201 is composed of a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), etc., and controls the overall operation of the endoscope 11100 and the display device 11202. Furthermore, the CCU 11201 receives an image signal from the camera head 11102, and performs various image processing on the image signal, such as development processing (demosaic processing), in order to display an image based on the image signal.
  • a CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the display device 11202 under the control of the CCU 11201, displays an image based on the image signal that has been subjected to image processing by the CCU 11201.
  • the light source device 11203 is composed of a light source such as an LED (Light Emitting Diode) and supplies irradiation light to the endoscope 11100 when photographing the surgical site, etc.
  • a light source such as an LED (Light Emitting Diode) and supplies irradiation light to the endoscope 11100 when photographing the surgical site, etc.
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • a user can input various information and instructions to the endoscopic surgery system 11000 via the input device 11204.
  • the user inputs an instruction to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) of the endoscope 11100.
  • the treatment tool control device 11205 controls the operation of the energy treatment tool 11112 for cauterizing tissue, incising, sealing blood vessels, etc.
  • the insufflation device 11206 sends gas into the body cavity of the patient 11132 via the insufflation tube 11111 to inflate the body cavity in order to ensure a clear field of view for the endoscope 11100 and to ensure a working space for the surgeon.
  • the recorder 11207 is a device capable of recording various types of information related to the surgery.
  • the printer 11208 is a device capable of printing various types of information related to the surgery in various formats such as text, images, or graphs.
  • the light source device 11203 that supplies illumination light to the endoscope 11100 when photographing the surgical site can be composed of a white light source composed of, for example, an LED, a laser light source, or a combination of these.
  • a white light source composed of, for example, an LED, a laser light source, or a combination of these.
  • the white light source is composed of a combination of RGB laser light sources, the output intensity and output timing of each color (each wavelength) can be controlled with high precision, so that the white balance of the captured image can be adjusted in the light source device 11203.
  • the light source device 11203 may be controlled to change the intensity of the light it outputs at predetermined time intervals.
  • the image sensor of the camera head 11102 may be controlled to acquire images in a time-division manner in synchronization with the timing of the change in the light intensity, and the images may be synthesized to generate an image with a high dynamic range that is free of so-called blackout and whiteout.
  • the light source device 11203 may be configured to supply light of a predetermined wavelength band corresponding to special light observation.
  • special light observation for example, by utilizing the wavelength dependency of light absorption in body tissue, a narrow band of light is irradiated compared to the light irradiated during normal observation (i.e., white light), and a predetermined tissue such as blood vessels on the surface of the mucosa is photographed with high contrast, so-called narrow band imaging is performed.
  • fluorescent observation may be performed in which an image is obtained by fluorescence generated by irradiating excitation light.
  • excitation light is irradiated to the body tissue and the fluorescence from the body tissue is observed (autofluorescence observation), or a reagent such as indocyanine green (ICG) is locally injected into the body tissue and excitation light corresponding to the fluorescent wavelength of the reagent is irradiated to the body tissue to obtain a fluorescent image.
  • the light source device 11203 may be configured to supply narrow band light and/or excitation light corresponding to such special light observation.
  • FIG. 58 is a block diagram showing an example of the functional configuration of the camera head 11102 and CCU 11201 shown in FIG. 57.
  • the camera head 11102 has a lens unit 11401, an imaging unit 11402, a drive unit 11403, a communication unit 11404, and a camera head control unit 11405.
  • the CCU 11201 has a communication unit 11411, an image processing unit 11412, and a control unit 11413.
  • the camera head 11102 and the CCU 11201 are connected to each other via a transmission cable 11400 so that they can communicate with each other.
  • the lens unit 11401 is an optical system provided at the connection with the lens barrel 11101. Observation light taken in from the tip of the lens barrel 11101 is guided to the camera head 11102 and enters the lens unit 11401.
  • the lens unit 11401 is composed of a combination of multiple lenses including a zoom lens and a focus lens.
  • the imaging unit 11402 is composed of an imaging element.
  • the imaging element constituting the imaging unit 11402 may be one (so-called single-plate type) or multiple (so-called multi-plate type).
  • each imaging element may generate an image signal corresponding to each of RGB, and a color image may be obtained by combining these.
  • the imaging unit 11402 may be configured to have a pair of imaging elements for acquiring image signals for the right eye and the left eye corresponding to 3D (dimensional) display. By performing 3D display, the surgeon 11131 can more accurately grasp the depth of the biological tissue in the surgical site.
  • 3D dimensional
  • the imaging unit 11402 does not necessarily have to be provided in the camera head 11102.
  • the imaging unit 11402 may be provided inside the lens barrel 11101, immediately after the objective lens.
  • the driving unit 11403 is composed of an actuator, and moves the zoom lens and focus lens of the lens unit 11401 a predetermined distance along the optical axis under the control of the camera head control unit 11405. This allows the magnification and focus of the image captured by the imaging unit 11402 to be adjusted appropriately.
  • the communication unit 11404 is configured with a communication device for transmitting and receiving various information to and from the CCU 11201.
  • the communication unit 11404 transmits the image signal obtained from the imaging unit 11402 as RAW data to the CCU 11201 via the transmission cable 11400.
  • the communication unit 11404 also receives control signals for controlling the operation of the camera head 11102 from the CCU 11201, and supplies them to the camera head control unit 11405.
  • the control signals include information on the imaging conditions, such as information specifying the frame rate of the captured image, information specifying the exposure value during imaging, and/or information specifying the magnification and focus of the captured image.
  • the above-mentioned frame rate, exposure value, magnification, focus, and other imaging conditions may be appropriately specified by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal.
  • the endoscope 11100 is equipped with so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function.
  • the camera head control unit 11405 controls the operation of the camera head 11102 based on a control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is configured with a communication device for transmitting and receiving various information to and from the camera head 11102.
  • the communication unit 11411 receives an image signal transmitted from the camera head 11102 via the transmission cable 11400.
  • the communication unit 11411 also transmits to the camera head 11102 a control signal for controlling the operation of the camera head 11102.
  • the image signal and the control signal can be transmitted by electrical communication, optical communication, etc.
  • the image processing unit 11412 performs various image processing operations on the image signal, which is the RAW data transmitted from the camera head 11102.
  • the control unit 11413 performs various controls related to the imaging of the surgical site, etc. by the endoscope 11100, and the display of the captured images obtained by imaging the surgical site, etc. For example, the control unit 11413 generates a control signal for controlling the driving of the camera head 11102.
  • the control unit 11413 also causes the display device 11202 to display the captured image showing the surgical site, etc., based on the image signal that has been image-processed by the image processing unit 11412. At this time, the control unit 11413 may recognize various objects in the captured image using various image recognition techniques. For example, the control unit 11413 can recognize surgical tools such as forceps, specific body parts, bleeding, mist generated when the energy treatment tool 11112 is used, etc., by detecting the shape and color of the edges of objects included in the captured image. When the control unit 11413 causes the display device 11202 to display the captured image, it may use the recognition result to superimpose various types of surgical support information on the image of the surgical site. By superimposing the surgical support information and presenting it to the surgeon 11131, the burden on the surgeon 11131 can be reduced and the surgeon 11131 can proceed with the surgery reliably.
  • various image recognition techniques such as forceps, specific body parts, bleeding, mist generated when the energy treatment tool 11112 is used, etc.
  • the transmission cable 11400 that connects the camera head 11102 and the CCU 11201 is an electrical signal cable that supports electrical signal communication, an optical fiber that supports optical communication, or a composite cable of these.
  • communication is performed wired using a transmission cable 11400, but communication between the camera head 11102 and the CCU 11201 may also be performed wirelessly.
  • the above describes an example of an endoscopic surgery system to which the technology disclosed herein can be applied.
  • the technology disclosed herein can be suitably applied to the imaging unit 11402 provided in the camera head 11102 of the endoscope 11100.
  • the imaging unit 11402 can be made smaller or have higher resolution, making it possible to provide a small or high-resolution endoscope 11100.
  • the present disclosure can be configured as follows:
  • the plurality of input transistors includes two or more input transistors connected in series with each other.
  • the plurality of input transistors includes a first group of two or more input transistors connected in series with each other and a second group of two or more input transistors connected in series with each other;
  • the amplifier circuit according to (1) wherein all or a part of the two or more input transistors in the first group and all or a part of the two or more input transistors in the second group are connected in parallel with each other.
  • each of the plurality of input transistors has a planar structure or a fin-type structure.
  • the gate length of the first input transistor is the shortest among the two or more input transistors; a drain of the first input transistor electrically connected to the active load and a first power supply; The amplifier circuit according to (8), wherein the source of the second input transistor is electrically connected to a second power supply.
  • first amplifier circuit to which a reference signal is input; a second amplifier circuit to which the comparison signal is input; a tail section for controlling a tail current, the tail section being electrically connected to the first amplifier circuit and the second amplifier circuit;
  • Each of the first amplifier circuit and the second amplifier circuit includes: Active load and a plurality of input transistors electrically connected to the active load; the gates of the input transistors are electrically connected to each other;
  • the plurality of input transistors includes two or more input transistors connected in series with each other.
  • the tail section includes a plurality of transistors electrically connected to the first amplifier circuit and the second amplifier circuit; the gates of the transistors in the tail section are electrically connected to each other; 13.
  • a pixel array in which a plurality of pixels each having a photoelectric conversion unit is arranged in a matrix; an AD conversion unit that converts a pixel signal output from the pixel of the pixel array from an analog signal to a digital signal, the AD conversion unit including a comparator;
  • the comparator is a first amplifier circuit to which a reference signal is input; a second amplifier circuit to which the analog signal is input as a comparison signal; a tail section for controlling a tail current, the tail section being electrically connected to the first amplifier circuit and the second amplifier circuit;
  • Each of the first amplifier circuit and the second amplifier circuit includes: Active load and a plurality of input transistors electrically connected to the active load; the gates of the input transistors are electrically connected to each other;
  • the plurality of input transistors include two or more input transistors connected in series with each other.
  • 1 solid-state imaging device
  • 2 amplifier circuit
  • 26 through plug

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Abstract

［課題］ＲＴＳノイズを抑制することができる増幅回路、コンパレータおよび固体撮像装置を提供する。 ［解決手段］本開示の増幅回路は、能動負荷と、前記能動負荷と電気的に接続された複数の入力トランジスタとを備え、前記複数の入力トランジスタのゲートは、互いに電気的に接続されており、前記複数の入力トランジスタは、互いに直列に接続された２つ以上の入力トランジスタを含む。

Description

増幅回路、コンパレータおよび固体撮像装置
　本開示は、増幅回路、コンパレータおよび固体撮像装置に関する。
　従来より、イメージセンサ等で発生するランダム縦筋ノイズに対する対策について検討されてきた。ランダム縦筋ノイズとは、画像で発生する筋状のノイズである。また、ランダム縦筋ノイズは、コンパレータにおける入力トランジスタ等のＲＴＳノイズ（ランダムテレグラフシグナルノイズともいう）が発生原因である。
　コンパレータを有するイメージセンサの回路において、ＲＴＳノイズを抑制する技術が提案されている。この信号処理装置では、増幅トランジスタのゲートを、ゲートとソースとの間の電圧を低減させる電位に短絡させることができる短絡部を備える。
特願２０１６－５４５４４１号公報
　上記の信号処理装置は、回路に短絡部を備える必要があるため、設計面積の微細化や低消費電力化に適していない。
　そこで、本開示は、ＲＴＳノイズを抑制することができる増幅回路、コンパレータおよび固体撮像装置を提供する。
　本開示の第１の側面の増幅回路は、能動負荷と、前記能動負荷と電気的に接続された複数の入力トランジスタとを備え、前記複数の入力トランジスタのゲートは、互いに電気的に接続されており、前記複数の入力トランジスタは、互いに直列に接続された２つ以上の入力トランジスタを含む。これにより、能動負荷側の入力トランジスタは、飽和領域で動作し、接地側の入力トランジスタは、線形領域で動作する。線形領域では、酸化膜界面から離れた場所にもキャリアが通過するため、トラップやデトラップの確率が低くなり、ＲＴＳノイズが改善される。
　また、この第１の側面において、前記２つ以上の入力トランジスタは、第１入力トランジスタと、前記第１入力トランジスタのソースと電気的に接続されたドレインを有する第２入力トランジスタとを含んでもよい。これにより、能動負荷側の入力トランジスタは、飽和領域で動作し、接地側の入力トランジスタは、線形領域で動作する。線形領域では、酸化膜界面から離れた場所にもキャリアが通過するため、トラップやデトラップの確率が低くなり、ＲＴＳノイズが改善される。
　また、この第１の側面において、前記２つ以上の入力トランジスタはさらに、前記第２入力トランジスタのソースと電気的に接続されたドレインを有する第３入力トランジスタを含んでもよい。これにより、能動負荷側の入力トランジスタは、飽和領域で動作し、接地側の入力トランジスタは、線形領域で動作する。線形領域では、酸化膜界面から離れた場所にもキャリアが通過するため、トラップやデトラップの確率が低くなり、ＲＴＳノイズが改善される。
　また、この第１の側面において、前記第１入力トランジスタのソースとして機能するアクティブ領域は、前記第２入力トランジスタのドレインとして機能するアクティブ領域と異なるアクティブ領域であってもよい。これにより、能動負荷側の入力トランジスタは、飽和領域で動作し、接地側の入力トランジスタは、線形領域で動作する。線形領域では、酸化膜界面から離れた場所にもキャリアが通過するため、トラップやデトラップの確率が低くなり、ＲＴＳノイズが改善される。
　また、この第１の側面において、前記第１入力トランジスタのソースとして機能するアクティブ領域は、前記第２入力トランジスタのドレインとして機能するアクティブ領域と同じアクティブ領域であってもよい。これにより、増幅回路の設計面積は小さくなり、トランスコンダクタンス特性を向上させることができる。また、この増幅回路を用いた固体撮像装置等において、さらなる微細化による高解像度を実現でき、または、画素数を維持しながらセンサ特性を改善することができる。
　また、この第１の側面において、前記複数の入力トランジスタは、互いに直列に接続された第１群の２つ以上の入力トランジスタと、互いに直列に接続された第２群の２つ以上の入力トランジスタとを含み、前記第１群の２つ以上の入力トランジスタの全部または一部と、前記第２群の２つ以上の入力トランジスタの全部または一部は、互いに並列に接続されていてもよい。これにより、入力トランジスタのゲート幅が大きくなるため、入力トランジスタにおけるトランスコンダクタンス特性が向上する。これにより、トランジスタの熱雑音特性が改善され、ＲＴＳノイズが改善する。
　また、この第１の側面において、前記複数の入力トランジスタの各々は、プレーナー構造またはフィン型構造を有していてもよい。これにより、入力トランジスタ３におけるゲートの制御性が向上するため、トランスコンダクタンス特性が向上する。これにより、入力トランジスタの熱雑音特性が改善され、ＲＴＳノイズが改善される。また、フィン型とすることにより、基板バイアス効果による電圧閾値増加の影響を抑制し、ＲＴＳノイズが改善される。
　また、この第１の側面において、前記２つ以上の入力トランジスタは、第１入力トランジスタと、前記第１入力トランジスタのゲート長と異なるゲート長を有する第２入力トランジスタとを含んでもよい。これにより、能動負荷に接続された飽和領域の入力トランジスタの面積を小さくすることにより、直列に接続された入力トランジスタのゲート長を均等分割するよりも、トラップやデトラップの確率が低くなる。そのため、増幅回路のＲＴＳノイズが改善される。
　また、この第１の側面において、前記第１入力トランジスタのゲート長は、前記２つ以上の入力トランジスタのうち最も短く、前記第１入力トランジスタのドレインは、前記能動負荷と第１電源とに電気的に接続され、前記第２入力トランジスタのソースは、第２電源と電気的に接続されていてもよい。これにより、能動負荷に接続された飽和領域の入力トランジスタの面積を小さくすることにより、直列に接続された入力トランジスタのゲート長を均等分割するよりも、トラップやデトラップの確率が低くなる。そのため、増幅回路のＲＴＳノイズが改善される。
　また、この第１の側面において、前記２つ以上の入力トランジスタがＮＭＯＳであり、かつ前記第１電源の電圧が前記第２電源の電圧より高く、または、前記２つ以上の入力トランジスタがＰＭＯＳであり、かつ前記第２電源の電圧が前記第１電源の電圧よりも高くてもよい。これにより、増幅回路は、能動負荷に接続された飽和領域の入力トランジスタの面積を小さくすることにより、直列に接続された入力トランジスタのゲート長を均等分割するよりも、トラップやデトラップの確率が低くなる。そのため、増幅回路のＲＴＳノイズが改善される。
　また、この第１の側面において、前記２つ以上の入力トランジスタのうち、少なくとも１つの入力トランジスタは、他の入力トランジスタと異なる電圧閾値を有していてもよい。これにより、増幅回路は、異なる電圧閾値の入力トランジスタを使用することで、ＲＴＳノイズが改善される。
　本開示の第２の側面のコンパレータは、参照信号が入力される第１増幅回路と、比較信号が入力される第２増幅回路と、テール電流を制御するテール部であって、前記第１増幅回路および前記第２増幅回路に電気的に接続されたテール部とを備え、前記第１増幅回路および前記第２増幅回路の各々は、能動負荷と、前記能動負荷と電気的に接続された複数の入力トランジスタとを備え、前記複数の入力トランジスタのゲートは、互いに電気的に接続されており、前記複数の入力トランジスタは、互いに直列に接続された２つ以上の入力トランジスタを含んでもよい。これにより、コンパレータは、ＲＴＳノイズの改善に伴い、シグナル／ノイズ比（Ｓ／Ｎ比）が改善される。これにより、ランダム縦筋ノイズが改善される。
　また、この第２の側面において、前記テール部は、前記第１増幅回路および前記第２増幅回路に電気的に接続された複数のトランジスタを含み、前記テール部の前記複数のトランジスタのゲートは、互いに電気的に接続されており、前記テール部の前記複数のトランジスタは、互いに直列に接続された２つ以上のトランジスタを含んでもよい。これにより、コンパレータは、テール電流制御トランジスタで発生するＲＴＳノイズを低減することができる。ＲＴＳノイズの低減に伴うシグナル／ノイズ比（Ｓ／Ｎ比）の改善により、コンパレータを用いた固体撮像装置等における高画質化が可能となる。
　本開示の第３の側面の固体撮像装置は、光電変換部を備える複数の画素が行列状に配置された画素アレイと、前記画素アレイの前記画素から出力される画素信号をアナログ信号からデジタル信号に変換するＡＤ変換部であって、コンパレータを含むＡＤ変換部とを備え、前記コンパレータは、参照信号が入力される第１増幅回路と、比較信号として前記アナログ信号が入力される第２増幅回路と、テール電流を制御するテール部であって、前記第１増幅回路および前記第２増幅回路に電気的に接続されたテール部とを備え、前記第１増幅回路および前記第２増幅回路の各々は、能動負荷と、前記能動負荷と電気的に接続された複数の入力トランジスタとを備え、前記複数の入力トランジスタのゲートは、互いに電気的に接続されており、前記複数の入力トランジスタは、互いに直列に接続された２つ以上の入力トランジスタを含んでもよい。これにより、固体撮像装置は、ランダム縦筋ノイズが改善され、Ｓ／Ｎ比が改善される。また、特性劣化のない高解像度化（微細化）の実現等、センサ特性を向上させることができる。
　また、この第３の側面において、前記光電変換部と画素トランジスタとが設けられる第１基板と、前記コンパレータが設けられる第２基板とを備えていてもよい。これにより、積層型の固体撮像装置は、コンパレータから発生するＲＴＳノイズを低減することができる。ＲＴＳノイズの低減に伴うＳ／Ｎ比の改善により、積層型の固体撮像装置における高画質化が可能となる。
　また、この第３の側面において、前記光電変換部が設けられる第１基板と、画素トランジスタと前記コンパレータが設けられる第２基板とを備え、前記第１基板と前記第２基板は、絶縁層を挟んで積層されてもよい。これにより、３Ｄ積層型の固体撮像装置は、コンパレータから発生するＲＴＳノイズを低減することができる。ＲＴＳノイズの低減に伴うＳ／Ｎ比の改善により、３Ｄ積層型の固体撮像装置における高画質化が可能となる。
　また、この第３の側面において、前記第１基板は、前記第２基板上に配置されていてもよい。これにより、３Ｄ積層型の固体撮像装置は、コンパレータから発生するＲＴＳノイズを低減することができる。ＲＴＳノイズの低減に伴うＳ／Ｎ比の改善により、３Ｄ積層型の固体撮像装置における高画質化が可能となる。
　また、この第３の側面において、前記光電変換部が設けられる第１基板と、画素トランジスタが設けられる第２基板と、前記コンパレータが設けられる第３基板とを備え、前記第１基板と前記第２基板は、絶縁層を挟んで積層されてもよい。これにより、３Ｄ積層型の固体撮像装置は、コンパレータから発生するＲＴＳノイズを低減することができる。ＲＴＳノイズの低減に伴うＳ／Ｎ比の改善により、３Ｄ積層型の固体撮像装置における高画質化が可能となる。
　また、この第３の側面において、前記第１基板は、前記第２基板上に配置されており、前記第２基板は、前記第３基板上に配置されていてもよい。これにより、３Ｄ積層型の固体撮像装置は、コンパレータから発生するＲＴＳノイズを低減することができる。ＲＴＳノイズの低減に伴うＳ／Ｎ比の改善により、３Ｄ積層型の固体撮像装置における高画質化が可能となる。
　また、この第３の側面において、前記固体撮像装置は、前記固体撮像装置から出力されるデータを受信する電子機器内に設けられていてもよい。これにより、ランダム縦筋ノイズが改善され、高解像度化を実現することができる。
第１実施形態における増幅回路の例である。 第１実施形態における増幅回路の別の例である。 第１実施形態における増幅回路のさらに別の例である。 第２実施形態における増幅回路の例である。 第２実施形態における増幅回路の断面図である。 第２実施形態における増幅回路の別の例である。 第３実施形態における増幅回路の例である。 第４実施形態における増幅回路の例である。 第４実施形態における増幅回路の別の例である。 第５実施形態におけるコンパレータの例である。 第６実施形態における固体撮像装置の例である。 第７実施形態における固体撮像装置の例である。 第８実施形態における固体撮像装置の例である。 第９実施形態の固体撮像装置の構造を示す断面図である。 第９実施形態の固体撮像装置の構成を示す回路図である。 第１０実施形態の固体撮像装置の機能構成の一例を示すブロック図である。 図１６に示した撮像装置の概略構成を表す平面模式図である。 図１７に示したＩＩＩ－ＩＩＩ’線に沿った断面構成を表す模式図である。 図１６に示した画素共有ユニットの等価回路図である。 複数の画素共有ユニットと複数の垂直信号線との接続態様の一例を表す図である。 図１８に示した撮像装置の具体的な構成の一例を表す断面模式図である。 図２１に示した第１基板の要部の平面構成の一例を表す模式図である。 図２２Ａに示した第１基板の要部とともにパッド部の平面構成を表す模式図である。 図２１に示した第２基板（半導体層）の平面構成の一例を表す模式図である。 図２１に示した第１配線層とともに、画素回路および第１基板の要部の平面構成の一例を表す模式図である。 図２１に示した第１配線層および第２配線層の平面構成の一例を表す模式図である。 図２１に示した第２配線層および第３配線層の平面構成の一例を表す模式図である。 図２１に示した第３配線層および第４配線層の平面構成の一例を表す模式図である。 図１８に示した撮像装置への入力信号の経路について説明するための模式図である。 図１８に示した撮像装置の画素信号の信号経路について説明するための模式図である。 図２３に示した第２基板（半導体層）の平面構成の一変形例を表す模式図である。 図３０に示した画素回路とともに、第１配線層および第１基板の要部の平面構成を表す模式図である。 図３１に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。 図３２に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。 図３３に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。 図２２Ａに示した第１基板の平面構成の一変形例を表す模式図である。 図３５に示した第１基板に積層される第２基板（半導体層）の平面構成の一例を表す模式図である。 図３６に示した画素回路とともに、第１配線層の平面構成の一例を表す模式図である。 図３７に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。 図３８に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。 図３９に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。 図３５に示した第１基板の平面構成の他の例を表す模式図である。 図４１に示した第１基板に積層される第２基板（半導体層）の平面構成の一例を表す模式図である。 図４２に示した画素回路とともに、第１配線層の平面構成の一例を表す模式図である。 図４３に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。 図４４に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。 図４５に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。 図１８に示した撮像装置の他の例を表す断面模式図である。 図４７に示した撮像装置への入力信号の経路について説明するための模式図である。 図４７に示した撮像装置の画素信号の信号経路について説明するための模式図である。 図２１に示した撮像装置の他の例を表す断面模式図である。 図１９に示した等価回路の他の例を表す図である。 図２２Ａ等に示した画素分離部の他の例を表す平面模式図である。 上記実施の形態およびその変形例に係る撮像装置を備えた撮像システムの概略構成の一例を表す図である。 図５３に示した撮像システムの撮像手順の一例を表す図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
　以下、本開示の実施形態を、図面を参照して説明する。
　（第１実施形態）
　図１は、第１実施形態における増幅回路の例である。
　図１Ａは、増幅回路の回路構成を表す回路図であり、図１Ｂは、増幅回路の平面構造を表す平面図である。
　図１Ｂは、互いに垂直なＸ軸、Ｙ軸、およびＺ軸を示している。Ｘ方向およびＹ方向は、横方向（水平方向）に相当し、Ｚ方向は、縦方向（垂直方向）に相当している。また、＋Ｚ方向は上方向に相当し、－Ｚ方向は下方向に相当している。なお、－Ｚ方向は、厳密に重力方向に一致していてもよいし、厳密には重力方向に一致していなくてもよい。
　図１Ａの増幅回路２は、能動負荷４を備えるソース設置型の増幅回路２である。増幅回路２は、複数のＮＭＯＳの入力トランジスタ３およびＰＭＯＳの能動負荷４を備える。図１Ｂは、図１Ａの回路図における入力トランジスタ３に対応する部分の平面図を表す。図１Ｂでは、３つの入力トランジスタ３を上から順に、入力トランジスタ３ａ、入力トランジスタ３ｂおよび入力トランジスタ３ｃと呼ぶ。以下、入力トランジスタ３ａは、本開示の第１入力トランジスタの例であり、入力トランジスタ３ｂは、本開示の第２入力トランジスタの例であり、入力トランジスタ３ｃは、本開示の第３入力トランジスタの例である。
　増幅回路２は、例えば、固体撮像装置において、画素供給ユニットから読み出された画素信号を増幅させるために用いられる他、ＡＤ変換器（ＡＤＣ）のコンパレータに用いられる。コンパレータは、例えば、差動対回路と差動対回路に電気的に接続されたテール電流制御トランジスタ（テール部）とを備える。増幅回路２は、例えば、差動対回路で、参照信号の増幅および比較信号の増幅に用いられる。参照信号用の増幅回路は、本開示の第１増幅回路の例であり、比較信号用の増幅回路は、本開示の第２増幅回路の例である。
　図１Ａの増幅回路２は、それぞれの入力トランジスタ３がそれぞれ別のアクティブ領域に設けられ、ソースおよびドレインが交互に直列に接続されている。例えば、図１Ｂに示す通り、入力トランジスタ３ａのソース８２として機能するアクティブ領域は、入力トランジスタ３ｂのドレイン８１として機能するアクティブ領域と異なる領域に設置され、配線８６によって電気的に接続される。入力トランジスタ３ｂのソース８２として機能するアクティブ領域は、入力トランジスタ３ｃのドレイン８１として機能するアクティブ領域と異なる領域に設置され、配線８６によって電気的に接続される。また、それぞれの入力トランジスタ３のゲート８０は、互いに接続され、例えば、配線８６によって電気的に接続される。また、図１Ｂに示す通り、第１～第３入力トランジスタ３ａ～３ｃにおけるドレイン８１、ゲート８０およびソース８２は、Ｙ軸方向に直線的に並ぶ。
　これらの入力トランジスタ３の数は、３つに限定されず、任意の数を直列に接続することができる。例えば、入力トランジスタ３ｄを追加する場合、入力トランジスタ３ｃのソース８２と入力トランジスタ３ｄのドレインを直列に電気的に接続し、入力トランジスタ３ａ～３ｄのゲート８０を互いに電気的に接続することが考えられる。または、入力トランジスタ３ａのドレイン８１と入力トランジスタ３ｄのソースを直列に電気的に接続し、入力トランジスタ３ａ～３ｄのゲート８０を互いに電気的に接続してもよい。また、増幅回路２は、すべての入力トランジスタ３が交互に直列に配置されている必要はなく、２つ以上の入力トランジスタ３が、互いに直列に配置された構造を含んでいればよい。
　図１の構成によれば、能動負荷４側の入力トランジスタ３（この例では、入力トランジスタ３ａ）は、飽和領域で動作し、接地側の入力トランジスタ３（この例では、第２および入力トランジスタ３ｃ）は、線形領域で動作する。線形領域では、酸化膜界面から離れた場所にもキャリアが通過するため、トラップやデトラップの確率が低くなり、ＲＴＳノイズが改善される。
　また、図１の増幅回路２を備えたコンパレータを用いることで、コンパレータは、ＲＴＳノイズの改善に伴い、シグナル／ノイズ比（Ｓ／Ｎ比）が改善される。これにより、ランダム縦筋ノイズが改善される。
　また、上記のコンパレータを備えた固体撮像装置を用いることで、同様に、固体撮像装置は、ランダム縦筋ノイズが改善され、Ｓ／Ｎ比が改善される。また、特性劣化のない高解像度化（微細化）の実現等、センサ特性を向上させることができる。
　また、電子機器に上記の固体撮像装置を用いることで、ランダム縦筋ノイズが改善され、高解像度化を実現することができる。
　図２は、第１実施形態における増幅回路２の別の例である。
　図２の例では、３つの入力トランジスタ３を左から順に、入力トランジスタ３ａ、入力トランジスタ３ｂおよび入力トランジスタ３ｃと呼ぶ。図２の増幅回路２は、図１と同様に、３つの入力トランジスタ３がそれぞれ別のアクティブ領域に設けられており、それぞれのドレイン８１およびソース８２が交互に直列に接続されている。例えば、入力トランジスタ３ａのドレイン８１として機能するアクティブ領域は、入力トランジスタ３ｂのソース８２として機能するアクティブ領域と異なる領域に設置され、配線８６によって電気的に接続される。入力トランジスタ３ｂのドレイン８１として機能するアクティブ領域は、入力トランジスタ３ｃのソース８２として機能するアクティブ領域と異なる領域に設置され、配線によって電気的に接続される。
　また、図１の構成とは異なり、入力トランジスタ３のドレイン８１およびソース８２は、Ｘ軸方向に直列に接続されている。また、複数の入力トランジスタ３のゲート８０は、互いに接続されている。例えば、ゲートは、互いに配線８６により電気的に接続される。この構造では、各入力トランジスタ３におけるゲート８０は、Ｘ軸方向に直線的に並ぶため、１つのポリシリコンまたはメタルゲートによって構成されていてもよい。
　また、これらの入力トランジスタ３は、３つに限定されず、任意の数の入力トランジスタ３を接続することができる。また、増幅回路２は、すべての入力トランジスタ３が交互に直列に配置されている必要はなく、２つ以上の入力トランジスタ３が、互いに直列に配置された構造を含んでいればよい。
　図３は、第１実施形態における増幅回路のさらに別の例である。
　図３Ａは、コンパレータ５の回路図を表し、図３Ｂは、この回路図における参照信号用の増幅回路８と、比較信号用の増幅回路９とにおける入力トランジスタ３に対応する部分の平面図を表す。
　図３Ｂに示す通り、この例では、コンパレータ５における参照信号用の増幅回路８における３つの入力トランジスタ３と、比較信号用の増幅回路９における３つの入力トランジスタ３とが、千鳥状に配置されている。ここでは、参照信号用の増幅回路８を取り上げて構成を説明する。この例では、３つの入力トランジスタ３を上から順に、入力トランジスタ３ａ、入力トランジスタ３ｂおよび入力トランジスタ３ｃと呼ぶ。
　この参照信号用の増幅回路８では、３つのトランジスタがそれぞれ別のアクティブ領域に、千鳥状に配置されており、複数の入力トランジスタ３におけるソース８２およびドレイン８１が交互に接続されている。例えば、図３Ｂに示す通り、入力トランジスタ３ａのソース８２として機能するアクティブ領域は、入力トランジスタ３ｂのドレイン８１として機能するアクティブ領域と異なる領域に、千鳥状に配置され、配線８６によって電気的に接続される。入力トランジスタ３ｂのソース８２として機能するアクティブ領域は、入力トランジスタ３ｃのドレイン８１として機能するアクティブ領域と異なる領域に、千鳥状に配置され、配線８６によって電気的に接続される。また、それぞれの入力トランジスタ３のゲート８０は、互いに配線８６によって電気的に接続される。
　また、これらの入力トランジスタ３は、３つに限定されず、任意の数の入力トランジスタ３を接続することができる。また、増幅回路２は、すべての入力トランジスタ３におけるドレイン８１とソース８２とが交互に配置されている必要はなく、２つ以上の入力トランジスタ３におけるドレイン８１とソース８２とが、交互に配置された構造を含んでいればよい。
　図３の構成によれば、回路の設計レイアウトの自由度を向上させることができる。また、各入力トランジスタ３のマッチング特性を改善することができるため、コンパレータ５は、Ｓ／Ｎ比が改善される。
　（第２実施形態）
　図４は、第２実施形態における増幅回路の例である。
　図４は図１と同様の増幅回路２について、入力トランジスタ３に対応する部分の平面図を表す。この例では、３つの入力トランジスタ３を上から順に、入力トランジスタ３ａ、入力トランジスタ３ｂおよび入力トランジスタ３ｃと呼ぶ。図４の増幅回路２では、複数の入力トランジスタ３が同じアクティブ領域８７で互いに直列に接続される。例えば、入力トランジスタ３ａのソースとして機能するアクティブ領域８７は、入力トランジスタ３ｂのドレインとして機能するアクティブ領域８７と同じアクティブ領域８７である。入力トランジスタ３ｂのソースとして機能するアクティブ領域８７は、入力トランジスタ３ｃのドレインとして機能するアクティブ領域８７と同じアクティブ領域８７である。また、複数の入力トランジスタ３のゲート８０は、互いに接続されている。例えば、ゲートは、互いに配線８６により電気的に接続される。
　また、これらの入力トランジスタ３は、３つに限定されず、任意の数の入力トランジスタ３を接続することができる。また、増幅回路２は、すべての入力トランジスタ３が交互に直列に配置されている必要はなく、２つ以上の入力トランジスタ３が、互いに直列に配置された構造を含んでいればよい。
　図５は、第２実施形態における増幅回路の断面図である。
　図５は、図４のＡＡ’断面図を表している。各入力トランジスタ３のゲート電極９０は、基板９４上にゲート絶縁膜９１を介して形成されており、各入力トランジスタ３の側壁絶縁膜９２は、ゲート電極９０の側面に形成されている。層間絶縁膜９３は、各入力トランジスタ３を覆うように、基板９４上に形成されている。また、各コンタクトプラグ８９は、層間絶縁膜９３内に形成されており、いずれかのゲート電極９０上またはいずれかのアクティブ領域８７上に形成されている。図５の通り、入力トランジスタ３ａ～３ｃはそれぞれ同じアクティブ領域８７で接続されている。また、入力トランジスタ３ａ～３ｃのゲート電極９０は、コンタクトプラグ８９上に形成された配線８６により、互いに電気的に接続されている。図５は、同じ配線層内に形成された３本の配線８６を示している。
　図５の構成によれば、増幅回路２の設計面積は図１と比較して小さくなり、トランスコンダクタンス特性を向上させることができる。また、この増幅回路２を用いた固体撮像装置等において、さらなる微細化による高解像度を実現でき、または、画素数を維持しながらセンサ特性を改善することができる。
　図６は、第２実施形態における増幅回路の別の例である。
　図６の平面図に示す入力トランジスタ３は、互いに直列に接続された第１群の３つの入力トランジスタ３と、互いに直列に接続された第２群の３つの入力トランジスタ３とを含んでいる。この例では、図６の左の群の入力トランジスタ３を第１群の入力トランジスタと呼び、右の群の入力トランジスタ３を第２群の入力トランジスタと呼ぶ。図５と同様に、第１群および第２群のそれぞれの３つの入力トランジスタ３は、同じアクティブ領域８７で直列に接続されている。また、第１群の２つ以上の入力トランジスタ３の一部と、前記第２群の２つ以上の入力トランジスタ３の一部は、互いに並列に接続されている。第１群の３つの入力トランジスタ３を上から順に、入力トランジスタ３ａ、入力トランジスタ３ｂおよび入力トランジスタ３ｃと呼ぶ。また、第２群の３つの入力トランジスタ３を上から順に、入力トランジスタ３ａ’、入力トランジスタ３ｂ’および入力トランジスタ３ｃ’と呼ぶ。
　第１群および第２群の入力トランジスタ３の数は、それぞれ３つに限定されず、任意の数の入力トランジスタ３を接続することができる。また、増幅回路２は、すべての入力トランジスタ３が交互に直列に配置されている必要はなく、２つ以上の入力トランジスタ３が、互いに直列に配置された構造を含んでいればよい。また、第１群の入力トランジスタと第２群の入力トランジスタとは、全部または一部について、任意の数を互いに並列に接続することができる。
　図６の構成によれば、入力トランジスタ３のゲート幅が大きくなるため、入力トランジスタ３におけるトランスコンダクタンス特性が向上する。これにより、トランジスタの熱雑音特性が改善され、ＲＴＳノイズが改善する。
（第３実施形態）
　図７は、第３実施形態における増幅回路の例である。
　図７Ａは、本実施形態における増幅回路２の入力トランジスタ３に対応する部分の斜視図を表し、図７Ｂは、入力トランジスタ３に対応する部分の平面図を表す。
　図７Ｂでは、３つの入力トランジスタ３を上から順に、入力トランジスタ３ａ、入力トランジスタ３ｂおよび入力トランジスタ３ｃと呼ぶ。図７Ｂでは、図４と同様に、３つの入力トランジスタ３は、それぞれ同じアクティブ領域８７で互いに直列に接続される。例えば、入力トランジスタ３ａのソースとして機能するアクティブ領域８７は、入力トランジスタ３ｂのドレインとして機能するアクティブ領域８７と同じアクティブ領域８７である。また、複数の入力トランジスタ３のゲート（ゲート電極）８０は、互いに電気的に接続されている。例えば、ゲートは、互いに配線８６により電気的に接続される。第１および第２実施形態の各増幅回路２は、プレーナー構造であるのに対し、図７Ａに示す通り、第３実施形態では、フィン型構造になっている。図７Ａに示す通り、この例では、シリコン基板８５上に、絶縁膜８４が設けられ、ドレイン（ドレイン領域）８１およびソース（ソース領域）８２がゲート絶縁膜８３を介してゲート８０下に設けられている。
　また、これらの入力トランジスタ３は、３つに限定されず、任意の数の入力トランジスタ３を接続することができる。また、増幅回路２は、すべての入力トランジスタ３が交互に直列に配置されている必要はなく、２つ以上の入力トランジスタ３が、互いに直列に配置された構造を含んでいればよい。
　図７の構成によれば、入力トランジスタ３におけるゲート８０の制御性が向上するため、トランスコンダクタンス特性が向上する。これにより、入力トランジスタ３の熱雑音特性が改善され、ＲＴＳノイズが改善される。また、フィン型とすることにより、基板バイアス効果による電圧閾値増加の影響を抑制し、ＲＴＳノイズが改善される。
（第４実施形態）
　図８は、第４実施形態における増幅回路の例である。
　図８Ａは、増幅回路２の回路図を表し、図８Ｂは、この回路図における入力トランジスタ３に対応する部分の平面図を表す。
　図８Ｂの例では、２つの入力トランジスタ３を上から順に、入力トランジスタ３ａおよび入力トランジスタ３ｂと呼ぶ。図８Ｂに示す通り、これらの入力トランジスタ３ａと入力トランジスタ３ｂは、異なるゲート長を有している。この例では、能動負荷４に接続された入力トランジスタ３ａを最も短いゲート長としている。また、入力トランジスタ３ａのソース８２と入力トランジスタ３ｂのドレイン８１とが直列に接続されている。また、それぞれの入力トランジスタ３のゲート８０は、互いに電気的に接続されている。例えば、ゲート８０は、互いに配線８６により電気的に接続される。また、図８Ｂに示す通り、入力トランジスタ３ａ～３ｂにおけるドレイン８１、ゲート８０およびソース８２は、Ｙ軸方向に直線的に並ぶ。また、入力トランジスタ３ａのドレイン８１は、能動負荷４を介して第１電源６ａに接続されている。入力トランジスタ３ｂのソース８２は、第２電源６ｂ（この例では、接地）に接続されている。また、入力トランジスタ３ｂのソース８２は、テール電流制御トランジスタ等、他の回路を介して第２電源６ｂに接続されていてもよい。
　また、これらの入力トランジスタ３は、２つに限定されず、任意の数の入力トランジスタ３を接続することができる。また、３つ以上の入力トランジスタ３を用いる場合、３つ以上のゲート長を含んでよく、その中で最もゲート長が短いトランジスタを能動負荷４と接続しても良い。また、増幅回路２は、すべての入力トランジスタ３が交互に直列に配置されている必要はなく、２つ以上の入力トランジスタ３が、互いに直列に配置された構造を含んでいればよい。
　各入力トランジスタ３と電源との関係について、増幅回路２は、入力トランジスタ３ａおよび入力トランジスタ３ｂがＮＭＯＳであり、かつ第１電源６ａの電圧が前記第２電源６ｂの電圧より高い構成であってもよい。また、増幅回路２は、入力トランジスタ３ａおよび入力トランジスタ３ｂがＰＭＯＳであり、かつ第２電源６ｂの電圧が第１電源６ａの電圧よりも高い構成であってもよい。
　図８の構成によれば、増幅回路２は、能動負荷４に接続された飽和領域の入力トランジスタ３の面積を小さくすることにより、直列に接続された入力トランジスタ３のゲート長を均等分割するよりも、トラップやデトラップの確率が低くなる。そのため、増幅回路２のＲＴＳノイズが改善される。また、増幅回路２は、異なる電圧閾値の入力トランジスタ３を使用することで、ＲＴＳノイズが改善される。
　一般的に、ＲＴＳノイズは、電圧閾値の値が小さいほど、小さくなる傾向にある。そのため、この例でも、同じゲート長で設計できる場合には、電圧閾値が小さいトランジスタを、入力トランジスタ３に用いたほうが、ＲＴＳノイズが改善される。一方、トランジスタの要素信頼性の観点から、一般的には、電圧閾値の値が低いほど、デザインルール内で設計できる最短のゲート長が長い傾向にある。この例では、能動負荷４に接続された飽和領域の入力トランジスタ３のゲート面積が小さいほどＲＴＳノイズが改善されるため、各入力トランジスタ３の合計のゲート長は、単体の入力トランジスタ３を増幅回路２に用いた場合と変わらないが、より短いゲート長で設計することができる電圧閾値の高いトランジスタを、能動負荷４に接続された飽和領域の入力トランジスタ３に用い、それ以外の線形領域の入力トランジスタ３には、電圧閾値が低いトランジスタを用いる場合の方が、ＲＴＳノイズが改善される場合がある。
　図９は、第４実施形態における増幅回路の別の例である。
　図９Ａは、増幅回路２における入力トランジスタ３に対応する部分の平面図を表し、図９Ｂは、このＡＡ’断面図を表す。
　図９Ａの例では、２つの入力トランジスタ３を上から順に、入力トランジスタ３ａおよび入力トランジスタ３ｂと呼ぶ。これらの入力トランジスタ３ａと入力トランジスタ３ｂは、異なるゲート長を有している。この例では、能動負荷４に接続された入力トランジスタ３ａを最も短いゲート長としている。また、入力トランジスタ３ａのソースと入力トランジスタ３ｂのドレインとが直列に接続されている。また、それぞれの入力トランジスタ３のゲート８０は、互いに接続されている。
　また、図９Ｂに示す通り、入力トランジスタ３ａおよび入力トランジスタ３ｂのバックゲートはそれぞれ分離され、それぞれのソース８２と同電位に接続されている。この例では、基板９４内において、ｎ型ウェル９６上に、各入力トランジスタ３用のｐ型ウェル９５が形成されている。また、各入力トランジスタ３のゲート電極９０、ゲート絶縁膜９１および側壁絶縁膜９２は、それぞれ別のｐ型ウェル９５上に形成されている。また、素子分離絶縁体９７は、第１電源６ａおよびドレイン８１や第２電源６ｂおよびソース８２等、各素子同士を絶縁するために、ｐ型ウェル９５上に形成される。素子分離絶縁体９７は、ＳＴＩ（Shallow Trench Isolation）絶縁膜とも呼ばれる。層間絶縁膜９３は、各入力トランジスタ３を覆うように、ｐ型ウェル９５上に形成されている。また、各コンタクトプラグ８９は、層間絶縁膜９３内に形成されており、いずれかのゲート電極９０、ドレイン８１、ソース８２、第１電源６ａおよび第２電源６ｂ上に形成されている。また、入力トランジスタ３ａ、３ｂのゲート電極９０は、コンタクトプラグ８９上に形成された配線８６により、互いに電気的に接続されている。図９Ｂは、同じ配線層内に形成された４本の配線８６を示している（ただし、これらの配線８６のうちの１本は、図面を見やすくするため、他の３本の配線８６より高い位置に図示されている）。
　また、これらの入力トランジスタ３は、２つに限定されず、任意の数の入力トランジスタ３を接続することができる。また、増幅回路２は、すべての入力トランジスタ３が交互に直列に配置されている必要はなく、２つ以上の入力トランジスタ３が、互いに直列に配置された構造を含んでいればよい。
　各入力トランジスタ３と電源との関係について、増幅回路２は、入力トランジスタ３ａおよび入力トランジスタ３ｂがＮＭＯＳであり、かつ第１電源６ａの電圧が前記第２電源６ｂの電圧より高い構成であってもよい。また、増幅回路２は、入力トランジスタ３ａおよび入力トランジスタ３ｂがＰＭＯＳであり、かつ第２電源６ｂの電圧が第１電源６ａの電圧よりも高い構成であってもよい。
　図９の構成によれば、入力トランジスタ３ａおよび入力トランジスタ３ｂのバックゲートはそれぞれのソースと同電位に接続されているため、基板バイアス効果による電圧閾値の影響を抑制し、ＲＴＳノイズが改善される。
（第５実施形態）
　図１０は、第５実施形態におけるコンパレータの例である。
　図１０の回路図は、テール電流を制御するテール電流制御トランジスタ１０を含むコンパレータ５を表している。この例では、差動対回路に接続されるテール電流制御トランジスタ１０は、３つの入力トランジスタ３が直列に接続されており、３つの入力トランジスタ３のゲートが、互いに電気的に接続されている。テール電流制御トランジスタ１０は、上述した第１～第４実施形態（変形例も含む）のいずれの増幅回路２を用いてもよい。
　また、テール電流制御トランジスタ１０は、３つに限定されず、任意の数の入力トランジスタ３を接続することができる。増幅回路２は、すべての入力トランジスタ３が交互に直列に配置されている必要はなく、２つ以上の入力トランジスタ３が、互いに直列に配置された構造を含んでいればよい。
　この構造によれば、コンパレータ５は、テール電流制御トランジスタ１０で発生するＲＴＳノイズを低減することができる。ＲＴＳノイズの低減に伴うＳ／Ｎ比の改善により、コンパレータ５を用いた固体撮像装置等における高画質化が可能となる。
（第６実施形態）
　図１１は、第６実施形態における固体撮像装置の例である。
　図１１Ａは、本実施形態における固体撮像装置１の回路図を表し、図１１Ｂは、固体撮像装置１の模式図を表す。
　図１１Ｂに示す通り、この積層型の固体撮像装置１は、光電変換部７０と画素トランジスタ７１とを含む画素７２が複数個集まった画素アレイ７３を含む第１基板１００を備える。また、この積層型の固体撮像装置１は、ロジック回路７４を含む第２基板２００を備える。第１基板１００は、第２基板２００上に配置されている。
　図１１Ａに示す通り、第１基板１００は、光電変換部７０としてフォトダイオードＰＤを含み、画素トランジスタ７１として転送トランジスタＴＲ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、および選択トランジスタＳＥＬを含み、さらにフローティングディフュージョンＦＤを含む。また、第２基板２００は、ロジック回路７４の構成要素としてコンパレータ５、カウンタ回路１３およびランプ発生器１４を含む。本実施形態では、固体撮像装置１は、第１～第４実施形態に記載する増幅回路２を含むコンパレータ５または第５実施形態に記載するコンパレータ５を第２基板に含んでいる。
　フォトダイオードＰＤは、入射光の光電変換を行う。フォトダイオードＰＤのアノードは、グランド電位に電気的に接続されており、フォトダイオードＰＤのカソードは、転送トランジスタＴＲに電気的に接続されている。フォトダイオードＰＤへと光を入射させることを、フォトダイオードＰＤの露光という。
　転送トランジスタＴＲは、上記の光電変換により発生した電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＲのソースおよびドレインの一方は、フォトダイオードＰＤに電気的に接続されており、転送トランジスタＴＲのソースおよびドレインの他方は、フローティングディフュージョンＦＤ、リセットトランジスタＲＳＴ、および増幅トランジスタＡＭＰに電気的に接続されている。
　リセットトランジスタＲＳＴは、フォトダイオードＰＤの露光が開始される前に、浮遊拡散部ＦＤから電荷を排出して、浮遊拡散部ＦＤの電位を電源電圧（ＶＤＤ）にリセットする。リセットトランジスタＲＳＴのソースおよびドレインの一方は、電源電圧に電気的に接続されており、リセットトランジスタＲＳＴのソースおよびドレインの他方は、転送トランジスタＴＲ、フローティングディフュージョンＦＤ、および増幅トランジスタＡＭＰに電気的に接続されている。
　フローティングディフュージョンＦＤは、転送トランジスタＴＲにより転送された電荷を蓄積する。フローティングディフュージョンＦＤは、キャパシタとして機能する。フローティングディフュージョンＦＤは、転送トランジスタＴＲ、リセットトランジスタＲＳＴ、および増幅トランジスタＡＭＰに電気的に接続されている。
　増幅トランジスタＡＭＰは、フローティングディフュージョンＦＤに転送された電荷をゲートで受けて、ソースフォロワにより選択トランジスタＳＥＬに出力する。増幅トランジスタＡＭＰのゲートは、転送トランジスタＴＲ、フローティングディフュージョンＦＤ、およびリセットトランジスタＲＳＴに電気的に接続されている。増幅トランジスタＡＭＰのソースおよびドレインの一方は、電源電圧に電気的に接続されており、増幅トランジスタＡＭＰのソースおよびドレインの他方は、選択トランジスタＳＥＬに電気的に接続されている。
　選択トランジスタＳＥＬは、増幅トランジスタＡＭＰと垂直信号線とを電気的に接続することが可能である。選択トランジスタＳＥＬがオンになると、増幅トランジスタＡＭＰと垂直信号線とが電気的に接続され、選択トランジスタＳＥＬがオフになると、増幅トランジスタＡＭＰと垂直信号線とが電気的に絶縁される。選択トランジスタＳＥＬのソースおよびドレインの一方は、増幅トランジスタＡＭＰに電気的に接続されており、選択トランジスタＳＥＬのソースおよびドレインの他方は、垂直信号線に電気的に接続されているまたは接続可能である。
　この構造によれば、積層型の固体撮像装置１は、コンパレータ５から発生するＲＴＳノイズを低減することができる。ＲＴＳノイズの低減に伴うＳ／Ｎ比の改善により、積層型の固体撮像装置１における高画質化が可能となる。
（第７実施形態）
　図１２は、第７実施形態における固体撮像装置の例である。
　図１２Ａは、本実施形態における固体撮像装置１の回路図を表し、図１２Ｂは、固体撮像装置１の模式図を表す。
　図１２Ｂに示す通り、この３Ｄ積層型の固体撮像装置１は、光電変換部７０を含む第１基板１００と、画素トランジスタ７１を含む第２基板２００と、ロジック回路７４を含む第３基板３００とを備える。第１基板１００と第２基板２００は、絶縁層を挟んで積層される。また、第１基板１００は、第２基板２００上に配置され、第２基板２００は、第３基板３００上に配置されている。一部の画素トランジスタ７１は、第２基板２００の代わりに第１基板１００に含まれてもよい。
　図１２Ａに示す通り、第１基板１００は、フォトダイオードＰＤ、転送トランジスタＴＲおよびフローティングディフュージョンＦＤを含む。また、第２基板２００は、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬおよびコンパレータ５を含む。また、第３基板３００は、カウンタ回路１３およびランプ発生器１４を含む。本実施形態では、固体撮像装置１は、第１～第４実施形態に記載する増幅回路２を含むコンパレータ５または実施形態５に記載するコンパレータ５を第２基板に含んでいる。また、また、固体撮像装置１は、第３基板３００の下に、メモリ回路を含む第４基板を備えてもよい。
　この構造によれば、３Ｄ積層型の固体撮像装置１は、コンパレータ５から発生するＲＴＳノイズを低減することができる。ＲＴＳノイズの低減に伴うＳ／Ｎ比の改善により、３Ｄ積層型の固体撮像装置１における高画質化が可能となる。
（第８実施形態）
　図１３は、第８実施形態における固体撮像装置の例である。図１３Ａは、本実施形態における固体撮像装置１の回路図を表し、図１３Ｂは、固体撮像装置１の模式図を表す。
　図１３Ｂに示す通り、この３Ｄ積層型の固体撮像装置１は、光電変換部７０を含む第１基板１００と、画素トランジスタ７１を含む第２基板と、ロジック回路７４を含む第３基板とを備える。第１基板１００と第２基板２００は、絶縁層を挟んで積層される。また、第１基板１００は、第２基板２００上に配置され、第２基板２００は、第３基板３００上に配置されている。一部の画素トランジスタ７１は、第２基板２００の代わりに第１基板１００に含まれてもよい。
　図１３Ａに示す通り、第１基板１００は、フォトダイオードＰＤ、転送トランジスタＴＲおよびフローティングディフュージョンＦＤを含む。また、第２基板２００は、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬを含む。また、第３基板３００は、コンパレータ５、カウンタ回路１３およびランプ発生器１４を備える。本実施形態では、固体撮像装置１は、第１～第４実施形態に記載する増幅回路２を含むコンパレータ５または実施形態５に記載するコンパレータ５を第２基板に含んでいる。また、固体撮像装置１は、第３基板３００の下に、メモリ回路を含む第４基板を備えてもよい。
　この構造によれば、３Ｄ積層型の固体撮像装置１は、コンパレータ５から発生するＲＴＳノイズを低減することができる。ＲＴＳノイズの低減に伴うＳ／Ｎ比の改善により、３Ｄ積層型の固体撮像装置１における高画質化が可能となる。
（第９実施形態）
　図１４は、第９実施形態の固体撮像装置の構造を表す断面図である。
　図１４は、ＡＤ変換器の機能を有する３Ｄ積層型の固体撮像装置１に含まれる２つの画素１１（１つの画素共有ユニット１２）の断面を表している。
　図１４は、互いに垂直なＸ軸、Ｙ軸、およびＺ軸を示している。Ｘ方向およびＹ方向は、横方向（水平方向）に相当し、Ｚ方向は、縦方向（垂直方向）に相当している。また、＋Ｚ方向は上方向に相当し、－Ｚ方向は下方向に相当している。なお、－Ｚ方向は、厳密に重力方向に一致していてもよいし、厳密には重力方向に一致していなくてもよい。
　本実施形態の固体撮像装置１は、図１４に示すように、第１基板１００と、第２基板２００と、第３基板３００と、フィルタ層２４と、オンチップレンズ層２５と、貫通プラグ２６とを備えている。第１基板１００は、第２基板２００上に配置されており、第２基板２００は、第３基板３００上に配置されている。フィルタ層２４およびオンチップレンズ層２５は、第１基板１００上に順に形成されている。貫通プラグ２６は、第１基板１００と第２基板２００との境界面を貫通するように、第１基板１００および第２基板２００内に形成されている。
　第１基板１００は、半導体基板３１と、素子分離絶縁膜３２と、各トランジスタＴｒ１のゲート絶縁膜３３およびゲート電極３４と、電極部３５と、層間絶縁膜３６と、各画素１１のフォトダイオードＰＤとを含んでいる。半導体基板３１は、画素１１ごとにｎ型領域３１ａ、ｐ型領域３１ｂ、および浮遊拡散部３１ｃを含んでいる。
　第２基板２００は、半導体基板４１と、各トランジスタＴｒ２のゲート絶縁膜４２およびゲート電極４３と、層間絶縁膜４４と、層間絶縁膜４５と、複数のプラグ４６ａ～４６ｄと、複数の配線層４７ａ～４７ｃと、複数のパッド４８とを含んでいる。半導体基板４１は、複数の拡散領域４１ａを含んでいる。
　第３基板３００は、半導体基板５１と、各トランジスタＴｒ３のゲート絶縁膜５２およびゲート電極５３と、層間絶縁膜５４と、層間絶縁膜５５と、複数のプラグ５６ａ～５６ｃと、複数の配線層５７ａ、５７ｂと、複数のパッド５８とを含んでいる。半導体基板５１は、複数の拡散領域５１ａを含んでいる。
　半導体基板３１は、例えばＳｉ（シリコン）基板である。図１４では、半導体基板３１の－Ｚ方向の面（下面）が、半導体基板３１の表面となっており、半導体基板３１の＋Ｚ方向の面（上面）が、半導体基板３１の裏面となっている。本実施形態の固体撮像装置は、裏面照射型であるため、半導体基板３１の裏面が、半導体基板３１の光入射面（受光面）となる。
　半導体基板３１は、画素１１ごとにフォトダイオードＰＤを含んでいる。各画素１１のフォトダイオードＰＤは主に、ｎ型領域３１ａとｐ型領域３１ｂとの間のｐｎ接合により形成されており、光電変換部として機能する。各画素１１のフォトダイオードＰＤは、半導体基板３１の裏面側から光を受光し、受光した光の光量に応じた信号電荷を生成し、生成した信号電荷を浮遊拡散部３１ｃ内に蓄積する。
　素子分離絶縁膜３２は、半導体基板３１内に設けられており、半導体基板３１の表面と裏面との間にて半導体基板３１を貫通している。素子分離絶縁膜３２は、例えばＳｉＯ２膜（酸化シリコン膜）である。本実施形態の固体撮像装置はさらに、素子分離絶縁膜３２内に埋め込まれた遮光層（例えばＷ（タングステン）層）を備えていてもよい。素子分離絶縁膜３２は、平面視において、上記複数の画素１１を画素１１ごとに包囲するメッシュ状の形状を有している。
　第１基板１００は、複数のトランジスタＴｒ１を含んでいる。これらのトランジスタＴｒ１は例えば、転送トランジスタＴＲなどの画素トランジスタを含んでいる。各トランジスタＴｒ１のゲート絶縁膜３３およびゲート電極３４は、半導体基板３１の表面に順に形成されている。ゲート絶縁膜３３は、例えばＳｉＯ２膜である。ゲート電極３４は、例えばポリＳｉ層である。
　電極部３５は、半導体基板３１の表面に形成されており、浮遊拡散部３１ｃに接している。電極部３５は、例えばポリＳｉ層である。本実施形態のゲート電極３４と電極部３５は、同じ材料を加工することで形成される。
　層間絶縁膜３６は、半導体基板３１の表面に形成されており、ゲート電極３４や電極部３５を覆っている。層間絶縁膜３６は、例えばＳｉＯ２膜である。
　半導体基板４１は、例えばＳｉ基板である。半導体基板４１は、層間絶縁膜３６の下面に配置されている。図１４では、半導体基板４１の－Ｚ方向の面（下面）が、半導体基板４１の表面となっており、半導体基板４１の＋Ｚ方向の面（上面）が、半導体基板４１の裏面となっている。
　第２基板２００は、複数のトランジスタＴｒ２を含んでいる。これらのトランジスタＴｒ２は例えば、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬなどの画素トランジスタを含んでいる。各トランジスタＴｒ２のゲート絶縁膜４２およびゲート電極４３は、半導体基板４１の表面に順に形成されている。少なくとも一部のトランジスタＴｒ２のゲート絶縁膜４２およびゲート電極４３は、図１４に示すように、半導体基板４１内に形成されたトレンチ内に埋め込まれていてもよい。ゲート絶縁膜４２は、例えばＳｉＯ２膜である。ゲート電極４３は、例えばポリＳｉ層である。半導体基板４１内の各拡散領域４１ａは例えば、いずれかのトランジスタＴｒ２のソース領域またはドレイン領域として機能する。
　層間絶縁膜４４は、半導体基板４１の表面に形成されており、ゲート電極４３を覆っている。層間絶縁膜４５は、層間絶縁膜４４の下面に形成されている。これらの層間絶縁膜４４、４５は、例えばＳｉＯ２膜である。
　プラグ４６ａ～４６ｄと、配線層４７ａ～４７ｃと、パッド４８は、層間絶縁膜４４、４５内に形成されている。具体的には、配線層４７ａ～４７ｃは、半導体基板４１の下方に順に形成されている。パッド４８は、配線層４７ａ～４７ｃの下方に形成されており、第２基板２００の下面に位置している。各プラグ４６ａは、拡散領域４１ａまたはゲート電極４３と配線層４７ａとを電気的に接続しているコンタクトプラグである。各プラグ４６ｂは、配線層４７ａと配線層４７ｂとを電気的に接続しているビアプラグである。各プラグ４６ｃは、配線層４７ｂと配線層４７ｃとを電気的に接続しているビアプラグである。各プラグ４６ｄは、配線層４７ｃといずれかのパッド４８とを電気的に接続しているビアプラグである。
　半導体基板５１は、例えばＳｉ基板である。半導体基板５１は、層間絶縁膜４４、４５の下方に層間絶縁膜５４、５５を介して配置されている。図１４では、半導体基板５１の＋Ｚ方向の面（上面）が、半導体基板５１の表面となっており、半導体基板５１の－Ｚ方向の面（下面）が、半導体基板５１の裏面となっている。
　第３基板３００は、複数のトランジスタＴｒ３を含んでいる。これらのトランジスタＴｒ３は例えば、ロジック回路を形成している。各トランジスタＴｒ３のゲート絶縁膜５２およびゲート電極５３は、半導体基板５１の表面に順に形成されている。ゲート絶縁膜５２は、例えばＳｉＯ２膜である。ゲート電極５３は、例えばポリＳｉ層である。半導体基板５１内の各拡散領域５１ａは例えば、いずれかのトランジスタＴｒ３のソース領域またはドレイン領域として機能する。
　層間絶縁膜５４は、半導体基板５１の表面に形成されており、ゲート電極５３を覆っている。層間絶縁膜５５は、層間絶縁膜５４の上面に形成されている。これらの層間絶縁膜５４、５５は、例えばＳｉＯ２膜である。図１４に示すように、層間絶縁膜５５は、層間絶縁膜４５の下面に貼り合わされている。
　プラグ５６ａ～５６ｃと、配線層５７ａ、５７ｂと、パッド５８は、層間絶縁膜５４、５５内に形成されている。具体的には、配線層５７ａ、５７ｂは、半導体基板５１の上方に順に形成されている。パッド５８は、配線層５７ａ、５７ｂの上方に形成されており、第３基板３００の上面に位置している。各プラグ５６ａは、拡散領域５１ａまたはゲート電極５３と配線層５７ａとを電気的に接続しているコンタクトプラグである。各プラグ５６ｂは、配線層５７ａと配線層５７ｂとを電気的に接続しているビアプラグである。各プラグ５６ｃは、配線層５７ｂといずれかのパッド５８とを電気的に接続しているビアプラグである。図１４に示すように、パッド５８は、パッド４８の下面に貼り合わされており、パッド４８と電気的に接続されている。
　本実施形態の固体撮像装置１は、第１、第２、および第３基板１００～３００を含む３層構造を有している。本実施形態の固体撮像装置１はさらに、第１基板１００上にフィルタ層２４およびオンチップレンズ層２５を備え、第１および第２基板１００、２００内に貫通プラグ２６を備えている。
　フィルタ層２４は、所定の波長の光を透過させる作用を有する複数のフィルタを含んでいる。例えば、赤色（Ｒ）、緑色（Ｇ）、および青色（Ｂ）用のフィルタがそれぞれ、赤色、緑色、および青色の画素１１のフォトダイオードＰＤの上方に配置されている。さらに、赤外光用のフィルタが、赤外光の画素１１のフォトダイオードＰＤの上方に配置されていてもよい。
　オンチップレンズ層２５は、入射した光を集光する作用を有する複数のオンチップレンズを含んでいる。本実施形態では、各オンチップレンズに入射した光が、各オンチップレンズにより集光され、対応するフィルタを透過し、対応するフォトダイオードＰＤに入射する。フォトダイオードＰＤは、この光を光電変換により電荷に変換して、信号電荷を生成する。生成された信号電荷は、浮遊拡散部３１ｃ内に蓄積される。
　貫通プラグ２６は、層間絶縁膜３６、半導体基板４１、および層間絶縁膜４４内に形成されている。貫通プラグ２６は、電極部３５と配線層４７ａとを電気的に接続しているコンタクトプラグである。本実施形態の第１基板１００と第２基板２００は、貫通プラグ２６を介して電気的に接続されている。一方、本実施形態の第２基板２００と第３基板３００は、パッド４８、５８を介して電気的に接続されている。
　図１５は、第９実施形態の固体撮像装置の構成を示す回路図である。
　図１５は、第１基板１００と、第２基板２００と、第３基板３００とを示している。上述のように、図１５に示す第１基板１００と第２基板２００は、貫通プラグ２６を介して電気的に接続されており、図１５に示す第２基板２００と第３基板３００は、パッド４８、５８を介して電気的に接続されている。
　第１基板１００は、図１５に示すように、画素１１ごとにフォトダイオードＰＤを含んでいる。図１５は、２つの画素共有ユニット１２内の８つの画素１１ａ～１１ｄのフォトダイオードＰＤを示している。各フォトダイオードＰＤのカソードは、対応する転送トランジスタＴＲを介して貫通プラグ２６と電気的に接続されており、対応するオーバーフローゲートトランジスタＯＦＧを介して電源配線（ＶＤＤ）と電気的に接続されている。一方、各フォトダイオードＰＤのアノードは、別の電源配線または接地配線と電気的に接続されている。転送トランジスタＴＲとオーバーフローゲートトランジスタＯＦＧは、上述のトランジスタＴｒ１（図１５）に含まれている。
　本実施形態では、固体撮像装置１は、第１～第３実施形態に記載する増幅回路２を含むコンパレータ５または第４実施形態に記載するコンパレータ５を第２基板２００に含んでいる。コンパレータ５は、列信号処理部のＡＤ変換器内に設けられており、画素信号と参照信号とを比較して、これらの信号の比較結果を出力する。コンパレータ５は、ｐ型ＭＯＳトランジスタであるトランジスタＴｐ１、Ｔｐ２と、ｎ型ＭＯＳトランジスタであるトランジスタＴｎ１ａ～Ｔｎ１ｃ、Ｔｎ２ａ～Ｔｎ３ｃ、Ｔｎ３およびＴｎ４とを含んでいる。これらのトランジスタＴｐ１、Ｔｐ２、Ｔｎ１ａ～Ｔｎ１ｃ、Ｔｎ２ａ～Ｔｎ３ｃ、Ｔｎ３およびＴｎ４は、上述のトランジスタＴｒ２（図１４）に含まれている。
　トランジスタＴｐ１、Ｔｐ２は、能動負荷６２を形成している。トランジスタＴｐ１のゲートは、トランジスタＴｐ２のゲートと電気的に接続されている。トランジスタＴｐ１、Ｔｐ２のソースは、電源配線（ＶＤＤ）と電気的に接続されている。トランジスタＴｐ１のドレインは、トランジスタＴｎ１ａのドレインと、トランジスタＴｐ１、Ｔｐ２のゲートとに電気的に接続されている。トランジスタＴｐ２のドレインは、トランジスタＴｎ２、Ｔｎ４のドレインと、パッド４８とに電気的に接続されている。能動負荷６２は、ミラー比に対応する電流をトランジスタＴｐ１、Ｔｐ２に流すカレントミラー回路となっている。
　トランジスタＴｎ１ａ、Ｔｎ１ｂ、Ｔｎ１ｃ、Ｔｎ２ａ、Ｔｎ２ｂおよびＴｎ２ｃは、差動対回路６３を形成している。入力トランジスタＴｎ１ａ～Ｔｎ１ｃのゲートは、互いに電気的に共通に接続されている。また、入力トランジスタＴｎ１ａ～Ｔｎ１ｃのゲートは、参照信号用の配線と電気的に接続されている。入力トランジスタＴｎ２ａ～Ｔｎ２ｃのゲートは、互いに電気的に共通に接続されている。また、入力トランジスタＴｎ２ａ～Ｔｎ２ｃのゲートは、比較信号用の配線（貫通プラグ２６）と電気的に接続されており、かつトランジスタＴｎ４のソースと電気的に接続されている。それぞれの３つの入力トランジスタＴｎ１ａ～Ｔｎ１ｃおよびＴｎ２ａ～Ｔｎ２ｃのソースおよびドレインは直列に接続されている。また、トランジスタＴｎ１ｃ、Ｔｎ２ｃのソースは、トランジスタＴｎ３のドレインと電気的に接続されている。差動対回路６３は、比較信号と参照信号との比較結果（電圧差）を、トランジスタＴｐ２とトランジスタＴｎ２ａとの間のノードに出力し、このノードからパッド４８に出力する。
　トランジスタＴｎ３は、テール部であり、電流源として機能する。トランジスタＴｎ３のゲートは、所定の電圧を印加する配線と電気的に接続されている。トランジスタＴｎ３のソースは、接地配線（ＧＮＤ）と電気的に接続されている。この電流源は、トランジスタＴｎ１ａ～Ｔｎ１ｃやＴｎ２ａ～Ｔｎ２ｃに流れる全体の電流を所定値に維持する。
　トランジスタＴｎ４は、貫通プラグ２６と上記のノードとの間に配置されており、ＡＺトランジスタとして機能する。トランジスタＴｎ４のゲートは、リセット信号用の配線と電気的に接続されている。トランジスタＴｎ４のソースは、貫通プラグ２６と電気的に接続されている。トランジスタＴｎ４のドレインは、上記のノードと電気的に接続されている。このＡＺトランジスタは、出力信号の検出前に貫通プラグ２６（浮遊拡散部３１ｃ）と上記のノードとを導通させて、オートゼロ動作を行う。
　この構造によれば、コンパレータ５から発生するＲＴＳノイズを低減することができる。ＲＴＳノイズの低減に伴うＳ／Ｎ比の改善により、ＡＤ変換器の機能を有する３Ｄ積層型の固体撮像装置１における高画質化が可能となる。
（第１０実施形態）
　図１６は、第１０実施形態の固体撮像装置の機能構成の一例を示すブロック図である。
＜１． 実施の形態＞[固体撮像装置１の機能構成]
　図１６の固体撮像装置１は、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、画素アレイ部５４０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを含んでいる。
　画素アレイ部５４０には、画素５４１がアレイ状に繰り返し配置されている。より具体的には、複数の画素を含んだ画素共有ユニット５３９が繰り返し単位となり、これが、行方向と列方向とからなるアレイ状に繰り返し配置されている。なお、本明細書では、便宜上、行方向をＨ方向、行方向と直交する列方向をＶ方向、と呼ぶ場合がある。図１６の例において、１つの画素共有ユニット５３９が、４つの画素（画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄ）を含んでいる。画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄは各々、フォトダイオードＰＤ（後述の図２１等に図示）を有している。画素共有ユニット５３９は、１つの画素回路（後述の図１８の画素回路２１０）を共有する単位である。換言すれば、４つの画素（画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄ）毎に、１つの画素回路（後述の画素回路２１０）を有している。この画素回路を時分割で動作させることにより、画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄ各々の画素信号が順次読み出されるようになっている。画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄは、例えば２行×２列で配置されている。画素アレイ部５４０には、画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄとともに、複数の行駆動信号線５４２および複数の垂直信号線（列読出し線）５４３が設けられている。行駆動信号線５４２は、画素アレイ部５４０において行方向に並んで配列された、複数の画素共有ユニット５３９各々に含まれる画素５４１を駆動する。画素共有ユニット５３９のうち、行方向に並んで配列された各画素を駆動する。後に図１９を参照して詳しく説明するが、画素共有ユニット５３９には、複数のトランジスタが設けられている。これら複数のトランジスタをそれぞれ駆動するために、１つの画素共有ユニット５３９には複数の行駆動信号線５４２が接続されている。垂直信号線（列読出し線）５４３には、画素共有ユニット５３９が接続されている。画素共有ユニット５３９に含まれる画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄ各々から、垂直信号線（列読出し線）５４３を介して画素信号が読み出される。
　行駆動部５２０は、例えば、画素駆動するための行の位置を決める行アドレス制御部、言い換えれば、行デコーダ部と、画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄを駆動するための信号を発生させる行駆動回路部とを含んでいる。
　列信号処理部５５０は、例えば、垂直信号線５４３に接続され、画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄ（画素共有ユニット５３９）とソースフォロア回路を形成する負荷回路部を備える。列信号処理部５５０は、垂直信号線５４３を介して画素共有ユニット５３９から読み出された信号を増幅する増幅回路部を有していてもよい。列信号処理部５５０は、ノイズ処理部を有していてもよい。ノイズ処理部では、例えば、光電変換の結果として画素共有ユニット５３９から読み出された信号から、系のノイズレベルが取り除かれる。
　列信号処理部５５０は、例えば、ＡＤ変換器を有している。ＡＤ変換器では、画素共有ユニット５３９から読み出された信号もしくは上記ノイズ処理されたアナログ信号がデジタル信号に変換される。ＡＤ変換器は、例えば、コンパレータ５およびカウンタ回路を含んでいる。コンパレータ５では、変換対象となるアナログ信号と、これと比較対象となる参照信号とが比較される。カウンタ回路では、コンパレータ５での比較結果が反転するまでの時間が計測されるようになっている。列信号処理部５５０は、読出し列を走査する制御を行う水平走査回路部を含んでいてもよい。コンパレータ５は、第１～第４実施形態に記載する増幅回路２を含むコンパレータ５または実施形態５に記載するコンパレータ５であってもよい。
　タイミング制御部５３０は、装置へ入力された基準クロック信号やタイミング制御信号を基にして、行駆動部５２０および列信号処理部５５０へ、タイミングを制御する信号を供給する。
　画像信号処理部５６０は、光電変換の結果得られたデータ、言い換えれば、固体撮像装置１における撮像動作の結果得られたデータに対して、各種の信号処理を施す回路である。画像信号処理部５６０は、例えば、画像信号処理回路部およびデータ保持部を含んでいる。画像信号処理部５６０は、プロセッサ部を含んでいてもよい。
　画像信号処理部５６０において実行される信号処理の一例は、ＡＤ変換された撮像データが、暗い被写体を撮影したデータである場合には階調を多く持たせ、明るい被写体を撮影したデータである場合には階調を少なくするトーンカーブ補正処理である。この場合、撮像データの階調をどのようなトーンカーブに基づいて補正するか、トーンカーブの特性データを予め画像信号処理部５６０のデータ保持部に記憶させておくことが望ましい。
　入力部５１０Ａは、例えば、上記基準クロック信号、タイミング制御信号および特性データなどを装置外部から固体撮像装置１へ入力するためのものである。タイミング制御信号は、例えば、垂直同期信号および水平同期信号などである。特性データは、例えば、画像信号処理部５６０のデータ保持部へ記憶させるためのものである。入力部５１０Ａは、例えば、入力端子５１１、入力回路部５１２、入力振幅変更部５１３、入力データ変換回路部５１４および電源供給部（不図示）を含んでいる。
　入力端子５１１は、データを入力するための外部端子である。入力回路部５１２は、入力端子５１１へ入力された信号を固体撮像装置１の内部へと取り込むためのものである。入力振幅変更部５１３では、入力回路部５１２で取り込まれた信号の振幅が、固体撮像装置１の内部で利用しやすい振幅へと変更される。入力データ変換回路部５１４では、入力データのデータ列の並びが変更される。入力データ変換回路部５１４は、例えば、シリアルパラレル変換回路により構成されている。このシリアルパラレル変換回路では、入力データとして受け取ったシリアル信号がパラレル信号へと変換される。なお、入力部５１０Ａでは、入力振幅変更部５１３および入力データ変換回路部５１４が、省略されていてもよい。電源供給部は、外部から固体撮像装置１へ供給された電源をもとにして、固体撮像装置１の内部で必要となる各種の電圧に設定された電源を供給する。
　固体撮像装置１が外部のメモリデバイスと接続されるとき、入力部５１０Ａには、外部のメモリデバイスからのデータを受け取るメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
　出力部５１０Ｂは、画像データを装置外部へと出力する。この画像データは、例えば、固体撮像装置１で撮影された画像データ、および、画像信号処理部５６０で信号処理された画像データ等である。出力部５１０Ｂは、例えば、出力データ変換回路部５１５、出力振幅変更部５１６、出力回路部５１７および出力端子５１８を含んでいる。
　出力データ変換回路部５１５は、例えば、パラレルシリアル変換回路により構成されており、出力データ変換回路部５１５では、固体撮像装置１内部で使用したパラレル信号がシリアル信号へと変換される。出力振幅変更部５１６は、固体撮像装置１の内部で用いた信号の振幅を変更する。変更された振幅の信号は、固体撮像装置１の外部に接続される外部デバイスで利用しやすくなる。出力回路部５１７は、固体撮像装置１の内部から装置外部へとデータを出力する回路であり、出力回路部５１７により、出力端子５１８に接続された固体撮像装置１外部の配線が駆動される。出力端子５１８では、固体撮像装置１から装置外部へとデータが出力される。出力部５１０Ｂでは、出力データ変換回路部５１５および出力振幅変更部５１６が、省略されていてもよい。
　固体撮像装置１が外部のメモリデバイスと接続されるとき、出力部５１０Ｂには、外部のメモリデバイスへとデータを出力するメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
[固体撮像装置１の概略構成]
　図１７および図１８は、固体撮像装置１の概略構成の一例を表したものである。固体撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を備えている。図１７は、第１基板１００、第２基板２００、第３基板３００各々の平面構成を模式的に表したものであり、図１８は、互いに積層された第１基板１００、第２基板２００および第３基板３００の断面構成を模式的に表している。図１８は、図１７に示したＩＩＩ－ＩＩＩ’線に沿った断面構成に対応する。固体撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を貼り合わせて構成された３次元構造の固体撮像装置である。第１基板１００は、半導体層１００Ｓおよび配線層１００Ｔを含む。第２基板２００は、半導体層２００Ｓおよび配線層２００Ｔを含む。第３基板３００は、半導体層３００Ｓおよび配線層３００Ｔを含む。ここで、第１基板１００、第２基板２００および第３基板３００の各基板に含まれる配線とその周囲の層間絶縁膜を合せたものを、便宜上、それぞれの基板（第１基板１００、第２基板２００および第３基板３００）に設けられた配線層（１００Ｔ、２００Ｔ、３００Ｔ）と呼ぶ。第１基板１００、第２基板２００および第３基板３００は、この順に積層されており、積層方向に沿って、半導体層１００Ｓ、配線層１００Ｔ、半導体層２００Ｓ、配線層２００Ｔ、配線層３００Ｔおよび半導体層３００Ｓの順に配置されている。第１基板１００、第２基板２００および第３基板３００の具体的な構成については後述する。図１８に示した矢印は、固体撮像装置１への光Ｌの入射方向を表す。本明細書では、便宜上、以降の断面図で、固体撮像装置１における光入射側を「下」「下側」「下方」、光入射側と反対側を「上」「上側」「上方」と呼ぶ場合がある。また、本明細書では、便宜上、半導体層と配線層を備えた基板に関して、配線層の側を表面、半導体層の側を裏面と呼ぶ場合がある。なお、明細書の記載は、上記の呼び方に限定されない。固体撮像装置１は、例えば、フォトダイオードを有する第１基板１００の裏面側から光が入射する、裏面照射型固体撮像装置となっている。
　画素アレイ部５４０および画素アレイ部５４０に含まれる画素共有ユニット５３９は、ともに、第１基板１００および第２基板２００の双方を用いて構成されている。第１基板１００には、画素共有ユニット５３９が有する複数の画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄが設けられている。これらの画素５４１のそれぞれが、フォトダイオード（後述のフォトダイオードＰＤ）および転送トランジスタ（後述の転送トランジスタＴＲ）を有している。第２基板２００には、画素共有ユニット５３９が有する画素回路（後述の画素回路２１０）が設けられている。画素回路は、画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄ各々のフォトダイオードから転送トランジスタを介して転送された画素信号を読み出し、あるいは、フォトダイオードをリセットする。この第２基板２００は、このような画素回路に加えて、行方向に延在する複数の行駆動信号線５４２および列方向に延在する複数の垂直信号線５４３を有している。第２基板２００は、更に、行方向に延在する電源線５４４を有している。第３基板３００は、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを有している。行駆動部５２０は、例えば、第１基板１００、第２基板２００および第３基板３００の積層方向（以下、単に積層方向という）において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、行駆動部５２０は、積層方向において、画素アレイ部５４０のＨ方向の端部近傍に重なる領域に設けられている（図１７）。列信号処理部５５０は、例えば、積層方向において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、列信号処理部５５０は、積層方向において、画素アレイ部５４０のＶ方向の端部近傍に重なる領域に設けられている（図１７）。図示は省略するが、入力部５１０Ａおよび出力部５１０Ｂは、第３基板３００以外の部分に配置されていてもよく、例えば、第２基板２００に配置されていてもよい。あるいは、第１基板１００の裏面（光入射面）側に入力部５１０Ａおよび出力部５１０Ｂを設けるようにしてもよい。なお、上記第２基板２００に設けられた画素回路は、別の呼称として、画素トランジスタ回路、画素トランジスタ群、画素トランジスタ、画素読み出し回路または読出回路と呼ばれることもある。本明細書では、画素回路との呼称を用いる。
　第１基板１００と第２基板２００とは、例えば、貫通電極（後述の図２１の貫通電極１２０Ｅ、１２１Ｅ）により電気的に接続されている。第２基板２００と第３基板３００とは、例えば、コンタクト部２０１、２０２、３０１、３０２を介して電気的に接続されている。第２基板２００にコンタクト部２０１、２０２が設けられ、第３基板３００にコンタクト部３０１、３０２が設けられている。第２基板２００のコンタクト部２０１が第３基板３００のコンタクト部３０１に接し、第２基板２００のコンタクト部２０２が第３基板３００のコンタクト部３０２に接している。第２基板２００は、複数のコンタクト部２０１が設けられたコンタクト領域２０１Ｒと、複数のコンタクト部２０２が設けられたコンタクト領域２０２Ｒとを有している。第３基板３００は、複数のコンタクト部３０１が設けられたコンタクト領域３０１Ｒと、複数のコンタクト部３０２が設けられたコンタクト領域３０２Ｒとを有している。コンタクト領域２０１Ｒ、３０１Ｒは、積層方向において、画素アレイ部５４０と行駆動部５２０との間に設けられている（図１８）。換言すれば、コンタクト領域２０１Ｒ、３０１Ｒは、例えば、行駆動部５２０（第３基板３００）と、画素アレイ部５４０（第２基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０１Ｒ、３０１Ｒは、例えば、このような領域のうち、Ｈ方向の端部に配置されている（図１７）。第３基板３００では、例えば、行駆動部５２０の一部、具体的には行駆動部５２０のＨ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている（図１７、図１８）。コンタクト部２０１、３０１は、例えば、第３基板３００に設けられた行駆動部５２０と、第２基板２００に設けられた行駆動信号線５４２とを接続するものである。コンタクト部２０１、３０１は、例えば、第３基板３００に設けられた入力部５１０Ａと電源線５４４および基準電位線（後述の基準電位線ＶＳＳ）とを接続していてもよい。コンタクト領域２０２Ｒ、３０２Ｒは、積層方向において、画素アレイ部５４０と列信号処理部５５０との間に設けられている（図１８）。換言すれば、コンタクト領域２０２Ｒ、３０２Ｒは、例えば、列信号処理部５５０（第３基板３００）と画素アレイ部５４０（第２基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０２Ｒ、３０２Ｒは、例えば、このような領域のうち、Ｖ方向の端部に配置されている（図１７）。第３基板３００では、例えば、列信号処理部５５０の一部、具体的には列信号処理部５５０のＶ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている（図１７、図１８）。コンタクト部２０２、３０２は、例えば、画素アレイ部５４０が有する複数の画素共有ユニット５３９各々から出力された画素信号（フォトダイオードでの光電変換の結果発生した電荷の量に対応した信号）を、第３基板３００に設けられた列信号処理部５５０へと接続するためのものである。画素信号は、第２基板２００から第３基板３００に送られるようになっている。
　図１８は、上記のように、固体撮像装置１の断面図の一例である。第１基板１００、第２基板２００、第３基板３００は、配線層１００Ｔ、２００Ｔ、３００Ｔを介して電気的に接続される。例えば、固体撮像装置１は、第２基板２００と第３基板３００とを電気的に接続する電気的接続部を有する。具体的には、導電材料で形成された電極でコンタクト部２０１、２０２、３０１、３０２を形成する。導電材料は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、などの金属材料で形成される。コンタクト領域２０１Ｒ、２０２Ｒ、３０１Ｒ、３０２Ｒは、例えば電極として形成された配線同士を直接接合することで、第２基板と第３基板とを電気的に接続し、第２基板２００と第３基板３００との信号の入力及び／又は出力を可能にする。
　第２基板２００と第３基板３００とを電気的に接続する電気的接続部は、所望の箇所に設けることができる。例えば、図１８においてコンタクト領域２０１Ｒ、２０２Ｒ、３０１Ｒ、３０２Ｒとして述べたように、画素アレイ部５４０と積層方向に重なる領域に設けても良い。また、電気的接続部を画素アレイ部５４０と積層方向に重ならない領域に設けても良い。具体的には、画素アレイ部５４０の外側に配置された周辺部と、積層方向に重なる領域に設けても良い。
　第１基板１００および第２基板２００には、例えば、接続孔部Ｈ１、Ｈ２が設けられている。接続孔部Ｈ１、Ｈ２は、第１基板１００および第２基板２００を貫通している（図１８）。接続孔部Ｈ１、Ｈ２は、画素アレイ部５４０（または画素アレイ部５４０に重なる部分）の外側に設けられている（図１７）。例えば、接続孔部Ｈ１は、Ｈ方向において画素アレイ部５４０より外側に配置されており、接続孔部Ｈ２は、Ｖ方向において画素アレイ部５４０よりも外側に配置されている。例えば、接続孔部Ｈ１は、第３基板３００に設けられた入力部５１０Ａに達しており、接続孔部Ｈ２は、第３基板３００に設けられた出力部５１０Ｂに達している。接続孔部Ｈ１、Ｈ２は、空洞でもよく、少なくとも一部に導電材料を含んでいても良い。例えば、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極に、ボンディングワイヤを接続する構成がある。または、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極と、接続孔部Ｈ１、Ｈ２に設けられた導電材料とを接続する構成がある。接続孔部Ｈ１、Ｈ２に設けられた導電材料は、接続孔部Ｈ１、Ｈ２の一部または全部に埋め込まれていても良く、導電材料が接続孔部Ｈ１、Ｈ２の側壁に形成されていても良い。
　なお、図１８では第３基板３００に入力部５１０Ａ、出力部５１０Ｂを設ける構造としたが、これに限定されない。例えば、配線層２００Ｔ、３００Ｔを介して第３基板３００の信号を第２基板２００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第２基板２００に設けることもできる。同様に、配線層１００Ｔ、２００Ｔを介して、第２基板２００の信号を第１基板１００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第１基板１００に設けることもできる。
　図１９は、画素共有ユニット５３９の構成の一例を表す等価回路図である。画素共有ユニット５３９は、複数の画素５４１（図１９では、画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄの４つの画素５４１を表す）と、この複数の画素５４１に接続された１の画素回路２１０と、画素回路２１０に接続された垂直信号線５４３とを含んでいる。画素回路２１０は、例えば、４つのトランジスタ、具体的には、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤを含んでいる。上述のように、画素共有ユニット５３９は、１の画素回路２１０を時分割で動作させることにより、画素共有ユニット５３９に含まれる４つの画素５４１（画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄ）それぞれの画素信号を順次垂直信号線５４３へ出力するようになっている。複数の画素５４１に１の画素回路２１０が接続されており、この複数の画素５４１の画素信号が、１の画素回路２１０により時分割で出力される態様を、「複数の画素５４１が１の画素回路２１０を共有する」という。
　画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄは、互いに共通の構成要素を有している。以降、画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄの構成要素を互いに区別するために、画素５４１Ａの構成要素の符号の末尾には識別番号１、画素５４１Ｂの構成要素の符号の末尾には識別番号２、画素５４１Ｃの構成要素の符号の末尾には識別番号３、画素５４１Ｄの構成要素の符号の末尾には識別番号４を付与する。画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄの構成要素を互いに区別する必要のない場合には、画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄの構成要素の符号の末尾の識別番号を省略する。
　画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄは、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲに電気的に接続されたフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤ（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４）では、カソードが転送トランジスタＴＲのソースに電気的に接続されており、アノードが基準電位線（例えばグラウンド）に電気的に接続されている。フォトダイオードＰＤは、入射した光を光電変換し、その受光量に応じた電荷を発生する。転送トランジスタＴＲ（転送トランジスタＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４）は、例えば、ｎ型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタである。転送トランジスタＴＲでは、ドレインがフローティングディフュージョンＦＤに電気的に接続され、ゲートが駆動信号線に電気的に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２（図１６参照）のうちの一部である。転送トランジスタＴＲは、フォトダイオードＰＤで発生した電荷をフローティングディフュージョンＦＤへと転送する。フローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１、ＦＤ２、ＦＤ３、ＦＤ４）は、ｐ型半導体層中に形成されたｎ型拡散層領域である。フローティングディフュージョンＦＤは、フォトダイオードＰＤから転送された電荷を一時的に保持する電荷保持手段であり、かつ、その電荷量に応じた電圧を発生させる、電荷―電圧変換手段である。
　１の画素共有ユニット５３９に含まれる４つのフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１、ＦＤ２、ＦＤ３、ＦＤ４）は、互いに電気的に接続されるとともに、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。ＦＤ変換ゲイン切替トランジスタＦＤＧのドレインはリセットトランジスタＲＳＴのソースに接続され、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。リセットトランジスタＲＳＴのドレインは電源線ＶＤＤに接続され、リセットトランジスタＲＳＴのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。増幅トランジスタＡＭＰのゲートはフローティングディフュージョンＦＤに接続され、増幅トランジスタＡＭＰのドレインは電源線ＶＤＤに接続され、増幅トランジスタＡＭＰのソースは選択トランジスタＳＥＬのドレインに接続されている。選択トランジスタＳＥＬのソースは垂直信号線５４３に接続され、選択トランジスタＳＥＬのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。
　転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、例えば、いわゆる縦型電極を含んでおり、後述の図２１に示すように、半導体層（後述の図２１の半導体層１００Ｓ）の表面からＰＤに達する深さまで延在して設けられている。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、画素回路２１０からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬを介して垂直信号線５４３に接続されている。この増幅トランジスタＡＭＰは、列信号処理部５５０において、垂直信号線５４３に接続された負荷回路部（図１６参照）とともにソースフォロアを構成している。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電圧を、垂直信号線５４３を介して列信号処理部５５０に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬは、例えば、Ｎ型のＣＭＯＳトランジスタである。
　ＦＤ変換ゲイン切替トランジスタＦＤＧは、フローティングディフュージョンＦＤでの電荷―電圧変換のゲインを変更する際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤの容量（ＦＤ容量Ｃ）が大きければ、増幅トランジスタＡＭＰで電圧に変換した際のＶが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョンＦＤで、フォトダイオードＰＤの電荷を受けきれない。さらに、増幅トランジスタＡＭＰで電圧に変換した際のＶが大きくなりすぎないように（言い換えると、小さくなるように）、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンにしたときには、ＦＤ変換ゲイン切替トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ変換ゲイン切替トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンオフ切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。ＦＤ変換ゲイン切替トランジスタＦＤＧは、例えば、Ｎ型のＣＭＯＳトランジスタである。
　なお、ＦＤ変換ゲイン切替トランジスタＦＤＧを設けない構成も可能である。このとき、例えば、画素回路２１０は、例えば増幅トランジスタＡＭＰ、選択トランジスタＳＥＬおよびリセットトランジスタＲＳＴの３つのトランジスタで構成される。画素回路２１０は、例えば、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧなどの画素トランジスタの少なくとも１つを有する。
　選択トランジスタＳＥＬは、電源線ＶＤＤと増幅トランジスタＡＭＰとの間に設けられていてもよい。この場合、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび選択トランジスタＳＥＬのドレインに電気的に接続されている。選択トランジスタＳＥＬのソースが増幅トランジスタＡＭＰのドレインに電気的に接続されており、選択トランジスタＳＥＬのゲートが行駆動信号線５４２（図１６参照）に電気的に接続されている。増幅トランジスタＡＭＰのソース（画素回路２１０の出力端）が垂直信号線５４３に電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。なお、図示は省略するが、１の画素回路２１０を共有する画素５４１の数は、４以外であってもよい。例えば、２つまたは８つの画素５４１が１の画素回路２１０を共有してもよい。
　図２０は、複数の画素共有ユニット５３９と、垂直信号線５４３との接続態様の一例を表したものである。例えば、列方向に並ぶ４つの画素共有ユニット５３９が４つのグループに分けられており、この４つのグループ各々に垂直信号線５４３が接続されている。図２０には、説明を簡単にするため、４つのグループが各々、１つの画素共有ユニット５３９を有する例を示したが、４つのグループが各々、複数の画素共有ユニット５３９を含んでいてもよい。このように、固体撮像装置１では、列方向に並ぶ複数の画素共有ユニット５３９が、１つまたは複数の画素共有ユニット５３９を含むグループに分けられていてもよい。例えば、このグループそれぞれに、垂直信号線５４３および列信号処理部５５０が接続されており、それぞれのグループから画素信号を同時に読み出すことができるようになっている。あるいは、固体撮像装置１では、列方向に並ぶ複数の画素共有ユニット５３９に１つの垂直信号線５４３が接続されていてもよい。このとき、１つの垂直信号線５４３に接続された複数の画素共有ユニット５３９から、時分割で順次画素信号が読み出されるようになっている。
[固体撮像装置１の具体的構成]
　図２１は、固体撮像装置１の第１基板１００、第２基板２００および第３基板３００の主面に対して垂直方向の断面構成の一例を表したものである。図２１は、構成要素の位置関係を分かりやすくするため、模式的に表したものであり、実際の断面と異なっていてもよい。固体撮像装置１では、第１基板１００、第２基板２００および第３基板３００がこの順に積層されている。固体撮像装置１は、さらに、第１基板１００の裏面側（光入射面側）に受光レンズ４０１を有している。受光レンズ４０１と第１基板１００との間に、カラーフィルタ層（図示せず）が設けられていてもよい。受光レンズ４０１は、例えば、画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄ各々に設けられている。固体撮像装置１は、例えば、裏面照射型の固体撮像装置である。固体撮像装置１は、中央部に配置された画素アレイ部５４０と、画素アレイ部５４０の外側に配置された周辺部５４０Ｂとを有している。
　第１基板１００は、受光レンズ４０１側から順に、絶縁膜１１１、固定電荷膜１１２、半導体層１００Ｓおよび配線層１００Ｔを有している。半導体層１００Ｓは、例えばシリコン基板により構成されている。半導体層１００Ｓは、例えば、表面（配線層１００Ｔ側の面）の一部およびその近傍に、ｐウェル層１１５を有しており、それ以外の領域（ｐウェル層１１５よりも深い領域）に、ｎ型半導体領域１１４を有している。例えば、このｎ型半導体領域１１４およびｐウェル層１１５によりｐｎ接合型のフォトダイオードＰＤが構成されている。ｐウェル層１１５は、ｐ型半導体領域である。
　図２２Ａは、第１基板１００の平面構成の一例を表したものである。図２２Ａは、主に、第１基板１００の画素分離部１１７、フォトダイオードＰＤ、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８および転送トランジスタＴＲの平面構成を表している。図２１とともに、図２２Ａを用いて第１基板１００の構成について説明する。
　半導体層１００Ｓの表面近傍には、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８が設けられている。フローティングディフュージョンＦＤは、ｐウェル層１１５内に設けられたｎ型半導体領域により構成されている。画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１、ＦＤ２、ＦＤ３、ＦＤ４）は、例えば、画素共有ユニット５３９の中央部に互いに近接して設けられている（図２２Ａ）。詳細は後述するが、この画素共有ユニット５３９に含まれる４つのフローティングディフュージョン（フローティングディフュージョンＦＤ１、ＦＤ２、ＦＤ３、ＦＤ４）は、第１基板１００内（より具体的には配線層１００Ｔの内）で、電気的接続手段（後述のパッド部１２０）を介して互いに電気的に接続されている。更に、フローティングディフュージョンＦＤは、第１基板１００から第２基板２００へ（より具体的には、配線層１００Ｔから配線層２００Ｔへ）と電気的手段（後述の貫通電極１２０Ｅ）を介して接続されている。第２基板２００（より具体的には配線層２００Ｔの内部）では、この電気的手段により、フローティングディフュージョンＦＤが、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。
　ＶＳＳコンタクト領域１１８は、基準電位線ＶＳＳに電気的に接続される領域であり、フローティングディフュージョンＦＤと離間して配置されている。例えば、画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄでは、各画素のＶ方向の一端にフローティングディフュージョンＦＤが配置され、他端にＶＳＳコンタクト領域１１８が配置されている（図２２Ａ）。ＶＳＳコンタクト領域１１８は、例えば、ｐ型半導体領域により構成されている。ＶＳＳコンタクト領域１１８は、例えば接地電位や固定電位に接続されている。これにより、半導体層１００Ｓに基準電位が供給される。
　第１基板１００には、フォトダイオードＰＤ、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８とともに、転送トランジスタＴＲが設けられている。このフォトダイオードＰＤ、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８および転送トランジスタＴＲは、画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄ各々に設けられている。転送トランジスタＴＲは、半導体層１００Ｓの表面側（光入射面側とは反対側、第２基板２００側）に設けられている。転送トランジスタＴＲは、転送ゲートＴＧを有している。転送ゲートＴＧは、例えば、半導体層１００Ｓの表面に対向する水平部分ＴＧｂと、半導体層１００Ｓ内に設けられた垂直部分ＴＧａとを含んでいる。垂直部分ＴＧａは、半導体層１００Ｓの厚み方向に延在している。垂直部分ＴＧａの一端は水平部分ＴＧｂに接し、他端はｎ型半導体領域１１４内に設けられている。転送トランジスタＴＲを、このような縦型トランジスタにより構成することにより、画素信号の転送不良が生じにくくなり、画素信号の読み出し効率を向上させることができる。
　転送ゲートＴＧの水平部分ＴＧｂは、垂直部分ＴＧａに対向する位置から例えば、Ｈ方向において画素共有ユニット５３９の中央部に向かって延在している（図２２Ａ）。これにより、転送ゲートＴＧに達する貫通電極（後述の貫通電極ＴＧＶ）のＨ方向の位置を、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８に接続される貫通電極（後述の貫通電極１２０Ｅ、１２１Ｅ）のＨ方向の位置に近づけることができる。例えば、第１基板１００に設けられた複数の画素共有ユニット５３９は、互いに同じ構成を有している（図２２Ａ）。
　半導体層１００Ｓには、画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄを互いに分離する画素分離部１１７が設けられている。画素分離部１１７は、半導体層１００Ｓの法線方向（半導体層１００Ｓの表面に対して垂直な方向）に延在して形成されている。画素分離部１１７は、画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄを互いに仕切るように設けられており、例えば格子状の平面形状を有している（図２２Ａ、図２２Ｂ）。画素分離部１１７は、例えば、画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄを互いに電気的および光学的に分離する。画素分離部１１７は、例えば、遮光膜１１７Ａおよび絶縁膜１１７Ｂを含んでいる。遮光膜１１７Ａには、例えば、タングステン（Ｗ）等が用いられる。絶縁膜１１７Ｂは、遮光膜１１７Ａとｐウェル層１１５またはｎ型半導体領域１１４との間に設けられている。絶縁膜１１７Ｂは、例えば、酸化シリコン（ＳｉＯ）によって構成されている。画素分離部１１７は、例えば、ＦＴＩ（Full Trench Isolation）構造を有しており、半導体層１００Ｓを貫通している。図示しないが、画素分離部１１７は半導体層１００Ｓを貫通するＦＴＩ構造に限定されない。例えば、半導体層１００Ｓを貫通しないＤＴＩ（Deep Trench Isolation）構造であっても良い。画素分離部１１７は、半導体層１００Ｓの法線方向に延在して、半導体層１００Ｓの一部の領域に形成される。
　半導体層１００Ｓには、例えば、第１ピニング領域１１３および第２ピニング領域１１６が設けられている。第１ピニング領域１１３は、半導体層１００Ｓの裏面近傍に設けられており、ｎ型半導体領域１１４と固定電荷膜１１２との間に配置されている。第２ピニング領域１１６は、画素分離部１１７の側面、具体的には、画素分離部１１７とｐウェル層１１５またはｎ型半導体領域１１４との間に設けられている。第１ピニング領域１１３および第２ピニング領域１１６は、例えば、ｐ型半導体領域により構成されている。
　半導体層１００Ｓと絶縁膜１１１との間には、負の固定電荷を有する固定電荷膜１１２が設けられている。固定電荷膜１１２が誘起する電界により、半導体層１００Ｓの受光面（裏面）側の界面に、ホール蓄積層の第１ピニング領域１１３が形成される。これにより、半導体層１００Ｓの受光面側の界面準位に起因した暗電流の発生が抑えられる。固定電荷膜１１２は、例えば、負の固定電荷を有する絶縁膜によって形成されている。この負の固定電荷を有する絶縁膜の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタンまたは酸化タンタルが挙げられる。
　固定電荷膜１１２と絶縁膜１１１との間には、遮光膜１１７Ａが設けられている。この遮光膜１１７Ａは、画素分離部１１７を構成する遮光膜１１７Ａと連続して設けられていてもよい。この固定電荷膜１１２と絶縁膜１１１との間の遮光膜１１７Ａは、例えば、半導体層１００Ｓ内の画素分離部１１７に対向する位置に選択的に設けられている。絶縁膜１１１は、この遮光膜１１７Ａを覆うように設けられている。絶縁膜１１１は、例えば、酸化シリコンにより構成されている。
　半導体層１００Ｓと第２基板２００との間に設けられた配線層１００Ｔは、半導体層１００Ｓ側から、層間絶縁膜１１９、パッド部１２０、１２１、パッシベーション膜１２２、層間絶縁膜１２３および接合膜１２４をこの順に有している。転送ゲートＴＧの水平部分ＴＧｂは、例えば、この配線層１００Ｔに設けられている。層間絶縁膜１１９は、半導体層１００Ｓの表面全面にわたって設けられており、半導体層１００Ｓに接している。層間絶縁膜１１９は、例えば酸化シリコン膜により構成されている。なお、配線層１００Ｔの構成は上述の限りでなく、配線と絶縁膜とを有する構成であれば良い。
　図２２Ｂは、図２２Ａに示した平面構成とともに、パッド部１２０、１２１の構成を表している。パッド部１２０、１２１は、層間絶縁膜１１９上の選択的な領域に設けられている。パッド部１２０は、画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１、ＦＤ２、ＦＤ３、ＦＤ４）を互いに接続するためのものである。パッド部１２０は、例えば、画素共有ユニット５３９毎に、平面視で画素共有ユニット５３９の中央部に配置されている（図２２Ｂ）。このパッド部１２０は、画素分離部１１７を跨ぐように設けられており、フローティングディフュージョンＦＤ１、ＦＤ２、ＦＤ３、ＦＤ４各々の少なくとも一部に重畳して配置されている（図２１、図２２Ｂ）。具体的には、パッド部１２０は、画素回路２１０を共有する複数のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１、ＦＤ２、ＦＤ３、ＦＤ４）各々の少なくとも一部と、その画素回路２１０を共有する複数のフォトダイオードＰＤ（フォトダイオードＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４）の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。層間絶縁膜１１９には、パッド部１２０とフローティングディフュージョンＦＤ１、ＦＤ２、ＦＤ３、ＦＤ４とを電気的に接続するための接続ビア１２０Ｃが設けられている。接続ビア１２０Ｃは、画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄ各々に設けられている。例えば、接続ビア１２０Ｃにパッド部１２０の一部が埋め込まれることにより、パッド部１２０とフローティングディフュージョンＦＤ１、ＦＤ２、ＦＤ３、ＦＤ４とが電気的に接続されている。
　パッド部１２１は、複数のＶＳＳコンタクト領域１１８を互いに接続するためのものである。例えば、Ｖ方向に隣り合う一方の画素共有ユニット５３９の画素５４１Ｃ、５４１Ｄに設けられたＶＳＳコンタクト領域１１８と、他方の画素共有ユニット５３９の画素５４１Ａ、５４１Ｂに設けられたＶＳＳコンタクト領域１１８とがパッド部１２１により電気的に接続されている。パッド部１２１は、例えば、画素分離部１１７を跨ぐように設けられており、これら４つのＶＳＳコンタクト領域１１８各々の少なくとも一部に重畳して配置されている。具体的には、パッド部１２１は、複数のＶＳＳコンタクト領域１１８各々の少なくとも一部と、その複数のＶＳＳコンタクト領域１１８の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。層間絶縁膜１１９には、パッド部１２１とＶＳＳコンタクト領域１１８とを電気的に接続するための接続ビア１２１Ｃが設けられている。接続ビア１２１Ｃは、画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄ各々に設けられている。例えば、接続ビア１２１Ｃにパッド部１２１の一部が埋め込まれることにより、パッド部１２１とＶＳＳコンタクト領域１１８とが電気的に接続されている。例えば、Ｖ方向に並ぶ複数の画素共有ユニット５３９各々のパッド部１２０およびパッド部１２１は、Ｈ方向において略同じ位置に配置されている（図２２Ｂ）。
　パッド部１２０を設けることで、チップ全体において、各フローティングディフュージョンＦＤから画素回路２１０（例えば増幅トランジスタＡＭＰのゲート電極）へ接続するための配線を減らすことができる。同様に、パッド部１２１を設けることで、チップ全体において、各ＶＳＳコンタクト領域１１８への電位を供給する配線を減らすことができる。これにより、チップ全体の面積の縮小、微細化された画素における配線間の電気的干渉の抑制、及び／又は部品点数の削減によるコスト削減などが可能になる。
　パッド部１２０、１２１は、第１基板１００、第２基板２００の所望の位置に設けることができる。具体的には、パッド部１２０、１２１を配線層１００Ｔ、半導体層２００Ｓの絶縁領域２１２のいずれかに設けることができる。配線層１００Ｔに設ける場合には、パッド部１２０、１２１を半導体層１００Ｓに直接接触させても良い。具体的には、パッド部１２０、１２１が、フローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８の各々の少なくとも一部と直接接続される構成でも良い。また、パッド部１２０、１２１に接続するフローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８の各々から接続ビア１２０Ｃ、１２１Ｃを設け、配線層１００Ｔ、半導体層２００Ｓの絶縁領域２１２の所望の位置にパッド部１２０、１２１を設ける構成でも良い。
　特に、パッド部１２０、１２１を配線層１００Ｔに設ける場合には、半導体層２００Ｓの絶縁領域２１２におけるフローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８に接続される配線を減らすことができる。これにより、画素回路２１０を形成する第２基板２００のうち、フローティングディフュージョンＦＤから画素回路２１０に接続するための貫通配線を形成するための絶縁領域２１２の面積を削減することができる。よって、画素回路２１０を形成する第２基板２００の面積を大きく確保することができる。画素回路２１０の面積を確保することで、画素トランジスタを大きく形成することができ、ノイズ低減などによる画質向上に寄与することができる。
　特に、画素分離部１１７にＦＴＩ構造を用いた場合、フローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８は、各画素５４１に設けることが好ましいため、パッド部１２０、１２１の構成を用いることで、第１基板１００と第２基板２００とを接続する配線を大幅に削減することができる。
　また、図２２Ｂのように、例えば複数のフローティングディフュージョンＦＤが接続されるパッド部１２０と、複数のＶＳＳコンタクト領域１１８が接続されるパッド部１２１とは、Ｖ方向において直線状に交互に配置される。また、パッド部１２０、１２１は、複数のフォトダイオードＰＤや、複数の転送ゲートＴＧや、複数のフローティングディフュージョンＦＤに囲まれる位置に形成される。これにより、複数の素子を形成する第１基板１００において、フローティングディフュージョンＦＤとＶＳＳコンタクト領域１１８以外の素子を自由に配置することができ、チップ全体のレイアウトの効率化を図ることができる。また、各画素共有ユニット５３９に形成される素子のレイアウトにおける対称性が確保され、各画素５４１の特性のばらつきを抑えることができる。
　パッド部１２０、１２１は、例えば、ポリシリコン（Poly Si）、より具体的には、不純物が添加されたドープドポリシリコンにより構成されている。パッド部１２０、１２１はポリシリコン、タングステン（Ｗ）、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）等の耐熱性の高い導電性材料により構成されていることが好ましい。これにより、第１基板１００に第２基板２００の半導体層２００Ｓを貼り合わせた後に、画素回路２１０を形成することが可能となる。以下、この理由について説明する。なお、以下の説明において、第１基板１００と第２基板２００の半導体層２００Ｓを貼り合わせた後に、画素回路２１０を形成する方法を、第１の製造方法と呼ぶ。
　ここで、第２基板２００に画素回路２１０を形成した後に、これを第１基板１００に貼り合わせることも考え得る（以下第２の製造方法という）。この第２の製造方法では、第１基板１００の表面（配線層１００Ｔの表面）および第２基板２００の表面（配線層２００Ｔの表面）それぞれに、電気的接続用の電極を予め形成しておく。第１基板１００と第２基板２００を貼り合わせると、これと同時に、第１基板１００の表面と第２基板２００の表面のそれぞれに形成された電気的接続用の電極同士が接触する。これにより、第１基板１００に含まれる配線と第２基板２００に含まれる配線との間で電気的接続が形成される。よって、第２の製造方法を用いた固体撮像装置１の構成とすることで、例えば第１基板１００と第２基板２００の各々の構成に応じて適切なプロセスを用いて製造することができ、高品質、高性能な固体撮像装置を製造することができる。
　このような第２の製造方法では、第１基板１００と第２基板２００とを貼り合わせる際に、貼り合せ用の製造装置に起因して、位置合わせの誤差が生じることがある。また、第１基板１００および第２基板２００は、例えば、直径数十ｃｍ程度の大きさを有するが、第１基板１００と第２基板２００とを貼り合わせる際に、この第１基板１００、第２基板２００各部の微視的領域で、基板の伸び縮みが発生するおそれがある。この基板の伸び縮みは、基板同士が接触するタイミングが多少ずれることに起因する。このような第１基板１００および第２基板２００の伸び縮みに起因して、第１基板１００の表面および第２基板２００の表面それぞれに形成された電気的接続用の電極の位置に、誤差が生じることがある。第２の製造方法では、このような誤差が生じても、第１基板１００および第２基板２００それぞれの電極同士が接触するように対処しておくことが好ましい。具体的には、第１基板１００および第２基板２００の電極の少なくとも一方、好ましくは両方を、上記誤差を考慮して大きくしておく。このため、第２の製造方法を用いると、例えば、第１基板１００または第２基板２００の表面に形成された電極の大きさ（基板平面方向の大きさ）が、第１基板１００または第２基板２００の内部から表面に厚み方向へ延在する内部電極の大きさよりも大きくなる。
　一方、パッド部１２０、１２１を耐熱性の導電材料により構成することで、上記第１の製造方法を用いることが可能となる。第１の製造方法では、フォトダイオードＰＤおよび転送トランジスタＴＲなどを含む第１基板１００を形成した後、この第１基板１００と第２基板２００（半導体層２００Ｓ）とを貼り合わせる。このとき、第２基板２００は、画素回路２１０を構成する能動素子および配線層などのパターンは未形成の状態である。第２基板２００はパターンを形成する前の状態であるため、仮に、第１基板１００と第２基板２００を貼り合わせる際、その貼り合せ位置に誤差が生じたとしても、この貼り合せ誤差によって、第１基板１００のパターンと第２基板２００のパターンとの間の位置合わせに誤差が生じることはない。なぜならば、第２基板２００のパターンは、第１基板１００と第２基板２００を貼り合わせた後に、形成するからである。なお、第２基板にパターンを形成する際には、例えば、パターン形成のための露光装置において、第１基板に形成されたパターンを位置合わせの対象としながらパターン形成する。上記理由により、第１基板１００と第２基板２００との貼り合せ位置の誤差は、第１の製造方法においては、固体撮像装置１を製造する上で問題とならない。同様の理由で、第２の製造方法で生じる基板の伸び縮みに起因した誤差も、第１の製造方法においては、固体撮像装置１を製造する上で問題とならない。
　第１の製造方法では、このようにして第１基板１００と第２基板２００（半導体層２００Ｓ）とを貼り合せた後、第２基板２００上に能動素子を形成する。この後、貫通電極１２０Ｅ、１２１Ｅおよび貫通電極ＴＧＶ（図２１）を形成する。この貫通電極１２０Ｅ、１２１Ｅ、ＴＧＶの形成では、例えば、第２基板２００の上方から、露光装置による縮小投影露光を用いて貫通電極のパターンを形成する。縮小露光投影を用いるため、仮に、第２基板２００と露光装置との位置合わせに誤差が生じても、その誤差の大きさは、第２基板２００においては、上記第２の製造方法の誤差の数分の一（縮小露光投影倍率の逆数）にしかならない。よって、第１の製造方法を用いた固体撮像装置１の構成とすることで、第１基板１００と第２基板２００の各々に形成される素子同士の位置合わせが容易になり、高品質、高性能な固体撮像装置を製造することができる。
　このような第１の製造方法を用いて製造された固体撮像装置１は、第２の製造方法で製造された固体撮像装置と異なる特徴を有する。具体的には、第１の製造方法により製造された固体撮像装置１では、例えば、貫通電極１２０Ｅ、１２１Ｅ、ＴＧＶが、第２基板２００から第１基板１００に至るまで、略一定の太さ（基板平面方向の大きさ）となっている。あるいは、貫通電極１２０Ｅ、１２１Ｅ、ＴＧＶがテーパー形状を有するときには、一定の傾きのテーパー形状を有している。このような貫通電極１２０Ｅ、１２１Ｅ、ＴＧＶを有する固体撮像装置１は、画素５４１を微細化しやすい。
　ここで、第１の製造方法により固体撮像装置１を製造すると、第１基板１００と第２基板２００（半導体層２００Ｓ）とを貼り合わせた後に、第２基板２００に能動素子を形成するので、第１基板１００にも、能動素子の形成の際に必要な加熱処理の影響が及ぶことになる。このため、上記のように、第１基板１００に設けられたパッド部１２０、１２１には、耐熱性の高い導電材料を用いることが好ましい。例えば、パッド部１２０、１２１には、第２基板２００の配線層２００Ｔに含まれる配線材の少なくとも一部よりも、融点の高い（すなわち耐熱性の高い）材料を用いていることが好ましい。例えば、パッド部１２０、１２１にドープトポリシリコン、タングステン、チタンあるいは窒化チタン等の耐熱性の高い導電材を用いる。これにより、上記第１の製造方法を用いて固体撮像装置１を製造することが可能となる。
　パッシベーション膜１２２は、例えば、パッド部１２０、１２１を覆うように、半導体層１００Ｓの表面全面にわたって設けられている（図２１）。パッシベーション膜１２２は、例えば、窒化シリコン（ＳｉＮ）膜により構成されている。層間絶縁膜１２３は、パッシベーション膜１２２を間にしてパッド部１２０、１２１を覆っている。この層間絶縁膜１２３は、例えば、半導体層１００Ｓの表面全面にわたって設けられている。層間絶縁膜１２３は、例えば酸化シリコン（ＳｉＯ）膜により構成されている。接合膜１２４は、第１基板１００（具体的には配線層１００Ｔ）と第２基板２００との接合面に設けられている。即ち、接合膜１２４は、第２基板２００に接している。この接合膜１２４は、第１基板１００の主面全面にわたって設けられている。接合膜１２４は、例えば、窒化シリコン膜により構成されている。
　受光レンズ４０１は、例えば、固定電荷膜１１２および絶縁膜１１１を間にして半導体層１００Ｓに対向している（図２１）。受光レンズ４０１は、例えば画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄ各々のフォトダイオードＰＤに対向する位置に設けられている。
　第２基板２００は、第１基板１００側から、半導体層２００Ｓおよび配線層２００Ｔをこの順に有している。半導体層２００Ｓは、シリコン基板で構成されている。半導体層２００Ｓでは、厚み方向にわたって、ウェル領域２１１が設けられている。ウェル領域２１１は、例えば、ｐ型半導体領域である。第２基板２００には、画素共有ユニット５３９毎に配置された画素回路２１０が設けられている。この画素回路２１０は、例えば、半導体層２００Ｓの表面側（配線層２００Ｔ側）に設けられている。固体撮像装置１では、第１基板１００の表面側（配線層１００Ｔ側）に第２基板２００の裏面側（半導体層２００Ｓ側）が向かうようにして、第２基板２００が第１基板１００に貼り合わされている。つまり、第２基板２００は、第１基板１００に、フェイストゥーバックで貼り合わされている。
　図２３～図２７は、第２基板２００の平面構成の一例を模式的に表している。図２３には、半導体層２００Ｓの表面近傍に設けられた画素回路２１０の構成を表す。図２４は、配線層２００Ｔ（具体的には後述の第１配線層Ｗ１）と、配線層２００Ｔに接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表している。図２５～図２７は、配線層２００Ｔの平面構成の一例を表している。以下、図２１とともに、図２３～図２７を用いて第２基板２００の構成について説明する。図２３および図２４ではフォトダイオードＰＤの外形（画素分離部１１７とフォトダイオードＰＤとの境界）を破線で表し、画素回路２１０を構成する各トランジスタのゲート電極に重なる部分の半導体層２００Ｓと素子分離領域２１３または絶縁領域２１２との境界を点線で表す。増幅トランジスタＡＭＰのゲート電極に重なる部分では、チャネル幅方向の一方に、半導体層２００Ｓと素子分離領域２１３との境界、および素子分離領域２１３と絶縁領域２１２との境界が設けられている。
　第２基板２００には、半導体層２００Ｓを分断する絶縁領域２１２と、半導体層２００Ｓの厚み方向の一部に設けられた素子分離領域２１３とが設けられている(図２１)。例えば、Ｈ方向に隣り合う２つの画素回路２１０の間に設けられた絶縁領域２１２に、この２つの画素回路２１０に接続された２つの画素共有ユニット５３９の貫通電極１２０Ｅ、１２１Ｅおよび貫通電極ＴＧＶ（貫通電極ＴＧＶ１、ＴＧＶ２、ＴＧＶ３、ＴＧＶ４）が配置されている（図２４）。
　絶縁領域２１２は、半導体層２００Ｓの厚みと略同じ厚みを有している（図２１）。半導体層２００Ｓは、この絶縁領域２１２により分断されている。この絶縁領域２１２に、貫通電極１２０Ｅ、１２１Ｅおよび貫通電極ＴＧＶが配置されている。絶縁領域２１２は、例えば酸化シリコンにより構成されている。
　貫通電極１２０Ｅ、１２１Ｅは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極１２０Ｅ、１２１Ｅの上端は、配線層２００Ｔの配線（後述の第１配線Ｗ１、第２配線Ｗ２、第３配線Ｗ３、第４配線Ｗ４）に接続されている。この貫通電極１２０Ｅ、１２１Ｅは、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３およびパッシベーション膜１２２を貫通して設けられ、その下端はパッド部１２０、１２１に接続されている（図２１）。貫通電極１２０Ｅは、パッド部１２０と画素回路２１０とを電気的に接続するためのものである。即ち、貫通電極１２０Ｅにより、第１基板１００のフローティングディフュージョンＦＤが第２基板２００の画素回路２１０に電気的に接続される。貫通電極１２１Ｅは、パッド部１２１と配線層２００Ｔの基準電位線ＶＳＳとを電気的に接続するためのものである。即ち、貫通電極１２１Ｅにより、第１基板１００のＶＳＳコンタクト領域１１８が第２基板２００の基準電位線ＶＳＳに電気的に接続される。
　貫通電極ＴＧＶは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極ＴＧＶの上端は、配線層２００Ｔの配線に接続されている。この貫通電極ＴＧＶは、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３、パッシベーション膜１２２および層間絶縁膜１１９を貫通して設けられ、その下端は転送ゲートＴＧに接続されている（図２１）。このような貫通電極ＴＧＶは、画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄ各々の転送ゲートＴＧ（転送ゲートＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４）と、配線層２００Ｔの配線（行駆動信号線５４２の一部、具体的には、後述の図２５の配線ＴＲＧ１、ＴＲＧ２、ＴＲＧ３、ＴＲＧ４）とを電気的に接続するためのものである。即ち、貫通電極ＴＧＶにより、第１基板１００の転送ゲートＴＧが第２基板２００の配線ＴＲＧに電気的に接続され、転送トランジスタＴＲ（転送トランジスタＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４）各々に駆動信号が送られるようになっている。
　絶縁領域２１２は、第１基板１００と第２基板２００とを電気的に接続するための前記貫通電極１２０Ｅ、１２１Ｅおよび貫通電極ＴＧＶを、半導体層２００Ｓと絶縁して設けるための領域である。例えば、Ｈ方向に隣り合う２つの画素回路２１０（画素共有ユニット５３９）の間に設けられた絶縁領域２１２に、この２つの画素回路２１０に接続された貫通電極１２０Ｅ、１２１Ｅおよび貫通電極ＴＧＶ（貫通電極ＴＧＶ１、ＴＧＶ２、ＴＧＶ３、ＴＧＶ４）が配置されている。絶縁領域２１２は、例えば、Ｖ方向に延在して設けられている（図２３、図２４）。ここでは、転送ゲートＴＧの水平部分ＴＧｂの配置を工夫することにより、垂直部分ＴＧａの位置に比べて、貫通電極ＴＧＶのＨ方向の位置が貫通電極１２０Ｅ、１２１ＥのＨ方向の位置に近づくように配置されている（図２２Ａ、図２４）。例えば、貫通電極ＴＧＶは、Ｈ方向において、貫通電極１２０Ｅ、１２０Ｅと略同じ位置に配置されている。これにより、Ｖ方向に延在する絶縁領域２１２に、貫通電極１２０Ｅ、１２１Ｅおよび貫通電極ＴＧＶをまとめて設けることができる。別の配置例として、垂直部分ＴＧａに重畳する領域のみに水平部分ＴＧｂを設けることも考え得る。この場合には、垂直部分ＴＧａの略直上に貫通電極ＴＧＶが形成され、例えば、各画素５４１のＨ方向およびＶ方向の略中央部に貫通電極ＴＧＶが配置される。このとき、貫通電極ＴＧＶのＨ方向の位置と貫通電極１２０Ｅ、１２１ＥのＨ方向の位置とが大きくずれる。貫通電極ＴＧＶおよび貫通電極１２０Ｅ、１２１Ｅの周囲には、近接する半導体層２００Ｓから電気的に絶縁するため、例えば、絶縁領域２１２を設ける。貫通電極ＴＧＶのＨ方向の位置と貫通電極１２０Ｅ、１２１ＥのＨ方向の位置とが大きく離れる場合には、貫通電極１２０Ｅ、１２１Ｅ、ＴＧＶ各々の周囲に絶縁領域２１２を独立して設けることが必要となる。これにより、半導体層２００Ｓが細かく分断されることになる。これに比べ、Ｖ方向に延在する絶縁領域２１２に、貫通電極１２０Ｅ、１２１Ｅおよび貫通電極ＴＧＶをまとめて配置するレイアウトは、半導体層２００ＳのＨ方向の大きさを大きくすることができる。よって、半導体層２００Ｓにおける半導体素子形成領域の面積を大きく確保することができる。これにより、例えば、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
　画素共有ユニット５３９は、図１９を参照して説明したように、複数の画素５４１のそれぞれに設けられたフローティングディフュージョンＦＤの間を電気的に接続し、これら複数の画素５４１が１つの画素回路２１０を共有する構造を有している。そして、前記フローティングディフュージョンＦＤ間の電気的接続は、第１基板１００に設けられたパッド部１２０によってなされている（図２１、図２２Ｂ）。第１基板１００に設けられた電気的接続部（パッド部１２０）と第２基板２００に設けられた画素回路２１０は、１つの貫通電極１２０Ｅを介して電気的に接続されている。別の構造例として、フローティングディフュージョンＦＤ間の電気的接続部を第２基板２００に設けることも考え得る。この場合、画素共有ユニット５３９には、フローティングディフュージョンＦＤ１、ＦＤ２、ＦＤ３、ＦＤ４各々に接続される４つの貫通電極が設けられる。したがって、第２基板２００において、半導体層２００Ｓを貫通する貫通電極の数が増え、これら貫通電極の周囲を絶縁する絶縁領域２１２が大きくなる。これに比べ、第１基板１００にパッド部１２０を設ける構造（図２１、図２２Ｂ）は、貫通電極の数を減らし、絶縁領域２１２を小さくすることができる。よって、半導体層２００Ｓにおける半導体素子形成領域の面積を大きく確保することができる。これにより、例えば、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
　素子分離領域２１３は、半導体層２００Ｓの表面側に設けられている。素子分離領域２１３は、ＳＴＩ（Shallow Trench Isolation）構造を有している。この素子分離領域２１３では、半導体層２００Ｓが厚み方向（第２基板２００の主面に対して垂直方向）に掘り込まれており、この掘り込みに絶縁膜が埋め込まれている。この絶縁膜は、例えば、酸化シリコンにより構成されている。素子分離領域２１３は、画素回路２１０を構成する複数のトランジスタ間を、画素回路２１０のレイアウトに応じて素子分離するものである。素子分離領域２１３の下方（半導体層２００Ｓの深部）には、半導体層２００Ｓ（具体的には、ウェル領域２１１）が延在している。
　ここで、図２２Ａ、図２２Ｂおよび図２３を参照して、第１基板１００での画素共有ユニット５３９の外形形状（基板平面方向の外形形状）と、第２基板２００での画素共有ユニット５３９の外形形状との違いを説明する。
　固体撮像装置１では、第１基板１００および第２基板２００の両方にわたり、画素共有ユニット５３９が設けられている。例えば、第１基板１００に設けられた画素共有ユニット５３９の外形形状と、第２基板２００に設けられた画素共有ユニット５３９の外形形状とは互いに異なっている。
　図２２Ａ、図２２Ｂでは、画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄの外形線を一点鎖線で表し、画素共有ユニット５３９の外形形状を太線で表している。例えば、第１基板１００の画素共有ユニット５３９は、Ｈ方向に隣接して配置された２つの画素５４１（画素５４１Ａ、５４１Ｂ）と、これにＶ方向に隣接して配置された２つの画素５４１（画素５４１Ｃ、５４１Ｄ）により構成されている。即ち、第１基板１００の画素共有ユニット５３９は、隣接する２行×２列の４つの画素５４１により構成されており、第１基板１００の画素共有ユニット５３９は、略正方形の外形形状を有している。画素アレイ部５４０では、このような画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、かつ、Ｖ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、で隣接して配列されている。
　図２３および図２４では、画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄの外形線を一点鎖線で表し、画素共有ユニット５３９の外形形状を太線で表している。例えば、第２基板２００の画素共有ユニット５３９の外形形状は、Ｈ方向において第１基板１００の画素共有ユニット５３９よりも小さく、Ｖ方向において第１基板１００の画素共有ユニット５３９よりも大きくなっている。例えば、第２基板２００の画素共有ユニット５３９は、Ｈ方向には画素１個分に相当する大きさ（領域）で形成され、Ｖ方向には、画素４個分に相当する大きさで形成されている。即ち、第２基板２００の画素共有ユニット５３９は、隣接する１行×４列に配列された画素に相当する大きさで形成されており、第２基板２００の画素共有ユニット５３９は、略長方形の外形形状を有している。
　例えば、各画素回路２１０では、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧがこの順にＶ方向に並んで配置されている（図２３）。各画素回路２１０の外形形状を、上記のように、略長方形状に設けることにより、一方向（図２３ではＶ方向）に４つのトランジスタ（選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ）を並べて配置することができる。これにより、増幅トランジスタＡＭＰのドレインと、リセットトランジスタＲＳＴのドレインとを一の拡散領域（電源線ＶＤＤに接続される拡散領域）で共有することができる。例えば、各画素回路２１０の形成領域を略正方形状に設けることも可能である（後述の図３６参照）。この場合には、一方向に沿って２つのトランジスタが配置され、増幅トランジスタＡＭＰのドレインと、リセットトランジスタＲＳＴのドレインとを一の拡散領域で共有することが困難となる。よって、画素回路２１０の形成領域を略長方形状に設けることにより、４つのトランジスタを近接して配置しやすくなり、画素回路２１０の形成領域を小さくすることができる。即ち、画素の微細化を行うことができる。また、画素回路２１０の形成領域を小さくすることが不要であるときには、増幅トランジスタＡＭＰの形成領域を大きくし、ノイズを抑えることが可能となる。
　例えば、半導体層２００Ｓの表面近傍には、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧに加えて、基準電位線ＶＳＳに接続されるＶＳＳコンタクト領域２１８が設けられている。ＶＳＳコンタクト領域２１８は、例えば、ｐ型半導体領域により構成されている。ＶＳＳコンタクト領域２１８は、配線層２００Ｔの配線および貫通電極１２１Ｅを介して第１基板１００（半導体層１００Ｓ）のＶＳＳコンタクト領域１１８に電気的に接続されている。このＶＳＳコンタクト領域２１８は、例えば、素子分離領域２１３を間にして、ＦＤ変換ゲイン切替トランジスタＦＤＧのソースと隣り合う位置に設けられている（図２３）。
　次に、図２２Ｂおよび図２３を参照して、第1基板１００に設けられた画素共有ユニット５３９と第２基板２００に設けられた画素共有ユニット５３９との位置関係を説明する。例えば、第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば図２２Ｂの紙面上側）の画素共有ユニット５３９は、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうちの一方（例えば、図２３の紙面左側）の画素共有ユニット５３９に接続されている。例えば、第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９のうち、他方（例えば図２２Ｂの紙面下側）の画素共有ユニット５３９は、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうちの他方（例えば、図２３の紙面右側）の画素共有ユニット５３９に接続されている。
　例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９では、一方の画素共有ユニット５３９の内部レイアウト（トランジスタ等の配置）が、他方の画素共有ユニット５３９の内部レイアウトをＶ方向およびＨ方向に反転させたレイアウトに略等しくなっている。以下、このレイアウトによって得られる効果を説明する。
　第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９では、各々のパッド部１２０が、画素共有ユニット５３９の外形形状の中央部、即ち、画素共有ユニット５３９のＶ方向およびＨ方向の中央部に配置される（図２２Ｂ）。一方、第２基板２００の画素共有ユニット５３９は、上記のように、Ｖ方向に長い略長方形の外形形状を有しているので、例えば、パッド部１２０に接続される増幅トランジスタＡＭＰは、画素共有ユニット５３９のＶ方向の中央から紙面上方にずれた位置に配置されている。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトが同じであるとき、一方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、パッド部１２０（例えば、図２２の紙面上側の画素共有ユニット５３９のパッド部１２０）との距離は比較的短くなる。しかし、他方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、パッド部１２０（例えば、図２２の紙面下側の画素共有ユニット５３９のパッド部１２０）との距離が長くなる。このため、この増幅トランジスタＡＭＰとパッド部１２０との接続に要する配線の面積が大きくなり、画素共有ユニット５３９の配線レイアウトが複雑になるおそれがある。このことは、固体撮像装置１の微細化に影響を及ぼす可能性がある。
　これに対して、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９で、互いの内部レイアウトを少なくともＶ方向に反転させることにより、これら２つの画素共有ユニット５３９の両方の増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることができる。したがって、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトを同じにした構成と比べて、固体撮像装置１の微細化を行いやすくなる。なお、第２基板２００の複数の画素共有ユニット５３９各々の平面レイアウトは、図２３に記載の範囲では左右対称であるが、後述する図２４に記載の第１配線層Ｗ１のレイアウトまで含めると、左右非対称のものとなる。
　また、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトは、互いに、Ｈ方向にも反転されていることが好ましい。以下、この理由について説明する。図２４に示したように、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９はそれぞれ、第１基板１００のパッド部１２０、１２１に接続されている。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のＨ方向の中央部（Ｈ方向に並ぶ２つの画素共有ユニット５３９の間）にパッド部１２０、１２１が配置されている。したがって、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトを、互いに、Ｈ方向にも反転させることにより、第２基板２００の複数の画素共有ユニット５３９それぞれとパッド部１２０、１２１との距離を小さくすることができる。即ち、固体撮像装置１の微細化を更に行いやすくなる。
　また、第２基板２００の画素共有ユニット５３９の外形線の位置は、第１基板１００の画素共有ユニット５３９のいずれかの外形線の位置に揃っていなくてもよい。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば図２４の紙面左側）の画素共有ユニット５３９では、Ｖ方向の一方（例えば図２４の紙面上側）の外形線が、対応する第１基板１００の画素共有ユニット５３９（例えば図２２Ｂの紙面上側）のＶ方向の一方の外形線の外側に配置されている。また、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、他方（例えば図２４の紙面右側）の画素共有ユニット５３９では、Ｖ方向の他方（例えば図２４の紙面下側）の外形線が、対応する第１基板１００の画素共有ユニット５３９（例えば図２２Ｂの紙面下側）のＶ方向の他方の外形線の外側に配置されている。このように、第２基板２００の画素共有ユニット５３９と、第１基板１００の画素共有ユニット５３９とを互いに配置することにより、増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることが可能となる。したがって、固体撮像装置１の微細化を行いやすくなる。
　また、第２基板２００の複数の画素共有ユニット５３９の間で、互いの外形線の位置は揃っていなくてもよい。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９は、Ｖ方向の外形線の位置がずれて配置されている。これにより、増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることが可能となる。したがって、固体撮像装置１の微細化を行いやすくなる。
　図２２Ｂおよび図２４を参照して、画素アレイ部５４０での画素共有ユニット５３９の繰り返し配置について説明する。第１基板１００の画素共有ユニット５３９は、Ｈ方向に２つ分の画素５４１の大きさ、およびＶ方向に２つ分の画素５４１の大きさを有している（図２２Ｂ）。例えば、第１基板１００の画素アレイ部５４０では、この４つの画素５４１に相当する大きさの画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、かつ、Ｖ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、で隣接して繰り返し配列されている。あるいは、第１基板１００の画素アレイ部５４０に、画素共有ユニット５３９がＶ方向に２つ隣接して配置された一対の画素共有ユニット５３９が設けられていてもよい。第１基板１００の画素アレイ部５４０では、例えば、この一対の画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、かつ、Ｖ方向へ４画素ピッチ（画素５４１の４つ分に相当するピッチ）、で隣接して繰り返し配列している。第２基板２００の画素共有ユニット５３９は、Ｈ方向に１つ分の画素５４１の大きさ、およびＶ方向に４つ分の画素５４１の大きさを有している（図２４）。例えば、第２基板２００の画素アレイ部５４０には、この４つの画素５４１に相当する大きさの画素共有ユニット５３９を２つ含む、一対の画素共有ユニット５３９が設けられている。この画素共有ユニット５３９は、Ｈ方向に隣接して配置され、かつ、Ｖ方向にはずらして配置されている。第２基板２００の画素アレイ部５４０では、例えば、この一対の画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、かつ、Ｖ方向へ４画素ピッチ（画素５４１の４個分に相当するピッチ）、で隙間なく隣接して繰り返し配列されている。このような画素共有ユニット５３９の繰り返し配置により、画素共有ユニット５３９を隙間なく配置することが可能となる。したがって、固体撮像装置１の微細化を行いやすくなる。
　増幅トランジスタＡＭＰは、例えば、フィン型等の三次元構造を有していることが好ましい（図２１）。これにより、実効のゲート幅の大きさが大きくなり、ノイズを抑えることが可能となる。選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧは、例えば、プレーナー構造を有している。増幅トランジスタＡＭＰがプレーナー構造を有していてもよい。あるいは、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴまたはＦＤ変換ゲイン切替トランジスタＦＤＧが、三次元構造を有していてもよい。
　配線層２００Ｔは、例えば、パッシベーション膜２２１、層間絶縁膜２２２および複数の配線（第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３、第４配線層Ｗ４）を含んでいる。パッシベーション膜２２１は、例えば、半導体層２００Ｓの表面に接しており、半導体層２００Ｓの表面全面を覆っている。このパッシベーション膜２２１は、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ各々のゲート電極を覆っている。層間絶縁膜２２２は、パッシベーション膜２２１と第３基板３００との間に設けられている。この層間絶縁膜２２２により、複数の配線（第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３、第４配線層Ｗ４）が分離されている。層間絶縁膜２２２は、例えば、酸化シリコンにより構成されている。
　配線層２００Ｔには、例えば、半導体層２００Ｓ側から、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３、第４配線層Ｗ４およびコンタクト部２０１、２０２がこの順に設けられ、これらが互いに層間絶縁膜２２２により絶縁されている。層間絶縁膜２２２には、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３または第４配線層Ｗ４と、これらの下層とを接続する接続部が複数設けられている。接続部は、層間絶縁膜２２２に設けた接続孔に、導電材料を埋設した部分である。例えば、層間絶縁膜２２２には、第１配線層Ｗ１と半導体層２００ＳのＶＳＳコンタクト領域２１８とを接続する接続部２１８Ｖが設けられている。例えば、このような第２基板２００の素子同士を接続する接続部の孔径は、貫通電極１２０Ｅ、１２１Ｅおよび貫通電極ＴＧＶの孔径と異なっている。具体的には、第２基板２００の素子同士を接続する接続孔の孔径は、貫通電極１２０Ｅ、１２１Ｅおよび貫通電極ＴＧＶの孔径よりも小さくなっていることが好ましい。以下、この理由について説明する。配線層２００Ｔ内に設けられた接続部（接続部２１８Ｖ等）の深さは、貫通電極１２０Ｅ、１２１Ｅおよび貫通電極ＴＧＶの深さよりも小さい。このため接続部は、貫通電極１２０Ｅ、１２１Ｅおよび貫通電極ＴＧＶに比べて、容易に接続孔へ導電材を埋めることができる。この接続部の孔径を、貫通電極１２０Ｅ、１２１Ｅおよび貫通電極ＴＧＶの孔径よりも小さくすることにより、固体撮像装置１の微細化を行いやすくなる。
　例えば、第１配線層Ｗ１により、貫通電極１２０Ｅと増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソース（具体的にはＦＤ変換ゲイン切替トランジスタＦＤＧのソースに達する接続孔）とが接続されている。第１配線層Ｗ１は、例えば、貫通電極１２１Ｅと接続部２１８Ｖとを接続しており、これにより、半導体層２００ＳのＶＳＳコンタクト領域２１８と半導体層１００ＳのＶＳＳコンタクト領域１１８とが電気的に接続される。
　次に、図２５～図２７を用いて、配線層２００Ｔの平面構成について説明する。図２５は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表したものである。図２６は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表したものである。図２７は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表したものである。
　例えば、第３配線層Ｗ３は、Ｈ方向（行方向）に延在する配線ＴＲＧ１、ＴＲＧ２、ＴＲＧ３、ＴＲＧ４、ＳＥＬＬ、ＲＳＴＬ、ＦＤＧＬを含んでいる（図２６）。これらの配線は、図１９を参照して説明した複数の行駆動信号線５４２に該当する。配線ＴＲＧ１、ＴＲＧ２、ＴＲＧ３、ＴＲＧ４は各々、転送ゲートＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４に駆動信号を送るためのものである。配線ＴＲＧ１、ＴＲＧ２、ＴＲＧ３、ＴＲＧ４は各々、第２配線層Ｗ２、第１配線層Ｗ１および貫通電極１２０Ｅを介して転送ゲートＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４に接続されている。配線ＳＥＬＬは選択トランジスタＳＥＬのゲートに、配線ＲＳＴＬはリセットトランジスタＲＳＴのゲートに、配線ＦＤＧＬは、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲートに各々駆動信号を送るためのものである。配線ＳＥＬＬ、ＲＳＴＬ、ＦＤＧＬは各々、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ、ＦＤ変換ゲイン切替トランジスタＦＤＧ各々のゲートに接続されている。
　例えば、第４配線層Ｗ４は、Ｖ方向（列方向）に延在する電源線ＶＤＤ、基準電位線ＶＳＳおよび垂直信号線５４３を含んでいる（図２７）。電源線ＶＤＤは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して増幅トランジスタＡＭＰのドレインおよびリセットトランジスタＲＳＴのドレインに接続されている。基準電位線ＶＳＳは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部２１８Ｖを介してＶＳＳコンタクト領域２１８に接続されている。また、基準電位線ＶＳＳは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１、貫通電極１２１Ｅおよびパッド部１２１を介して第１基板１００のＶＳＳコンタクト領域１１８に接続されている。垂直信号線５４３は、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して選択トランジスタＳＥＬのソース（Ｖｏｕｔ）に接続されている。
　コンタクト部２０１、２０２は、平面視で画素アレイ部５４０に重なる位置に設けられていてもよく（例えば、図１８）、あるいは、画素アレイ部５４０の外側の周辺部５４０Ｂに設けられていてもよい（例えば、図２１）。コンタクト部２０１、２０２は、第２基板２００の表面（配線層２００Ｔ側の面）に設けられている。コンタクト部２０１、２０２は、例えば、Ｃｕ（銅）およびＡｌ（アルミニウム）などの金属により構成されている。コンタクト部２０１、２０２は、配線層２００Ｔの表面（第３基板３００側の面）に露出している。コンタクト部２０１、２０２は、第２基板２００と第３基板３００との電気的な接続および、第２基板２００と第３基板３００との貼り合わせに用いられる。
　図２１には、第２基板２００の周辺部５４０Ｂに周辺回路を設けた例を図示した。この周辺回路は、行駆動部５２０の一部または列信号処理部５５０の一部等を含んでいてもよい。また、図１８に記載のように、第２基板２００の周辺部５４０Ｂには周辺回路を配置せず、接続孔部Ｈ１、Ｈ２を画素アレイ部５４０の近傍に配置するようにしてもよい。
　第３基板３００は、例えば、第２基板２００側から配線層３００Ｔおよび半導体層３００Ｓをこの順に有している。例えば、半導体層３００Ｓの表面は、第２基板２００側に設けられている。半導体層３００Ｓは、シリコン基板で構成されている。この半導体層３００Ｓの表面側の部分には、回路が設けられている。具体的には、半導体層３００Ｓの表面側の部分には、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂのうちの少なくとも一部が設けられている。半導体層３００Ｓと第２基板２００との間に設けられた配線層３００Ｔは、例えば、層間絶縁膜と、この層間絶縁膜により分離された複数の配線層と、コンタクト部３０１、３０２とを含んでいる。コンタクト部３０１、３０２は、配線層３００Ｔの表面（第２基板２００側の面）に露出されており、コンタクト部３０１は第２基板２００のコンタクト部２０１に、コンタクト部３０２は第２基板２００のコンタクト部２０２に各々接している。コンタクト部３０１、３０２は、半導体層３００Ｓに形成された回路（例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂの少なくともいずれか）に電気的に接続されている。コンタクト部３０１、３０２は、例えば、Ｃｕ（銅）およびアルミニウム（Ａｌ）等の金属により構成されている。例えば、接続孔部Ｈ１を介して外部端子ＴＡが入力部５１０Ａに接続されており、接続孔部Ｈ２を介して外部端子ＴＢが出力部５１０Ｂに接続されている。
　ここで、固体撮像装置１の特徴について説明する。
　一般に、固体撮像装置１は、主な構成として、フォトダイオードＰＤと画素回路とからなる。ここで、フォトダイオードの面積を大きくすると光電変換の結果発生する電荷が増加し、その結果画素信号のＳ／Ｎ比が改善し、固体撮像装置はよりよい画像データ（画像情報）を出力することができる。一方、画素回路に含まれるトランジスタのサイズ（特に増幅トランジスタのサイズ）を大きくすると、画素回路で発生するノイズが減少し、その結果撮像信号のＳ／Ｎ比が改善し、固体撮像装置はよりよい画像データ（画像情報）を出力することができる。
　しかし、フォトダイオードＰＤと画素回路とを同一の半導体基板に設けた撮像装置において、半導体基板の限られた面積の中でフォトダイオードＰＤの面積を大きくすると、画素回路に備わるトランジスタのサイズが小さくなってしまうことが考えられる。また、画素回路に備わるトランジスタのサイズを大きくすると、フォトダイオードＰＤの面積が小さくなってしまうことが考えられる。
　これらの課題を解決するために、例えば、本実施の形態の固体撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する構造を用いる。これにより、半導体基板の限られた面積の中で、フォトダイオードＰＤの面積をできるだけ大きくすることと、画素回路２１０に備わるトランジスタのサイズをできるだけ大きくすることとを実現することができる。これにより、画素信号のＳ／Ｎ比を改善し、固体撮像装置１がよりよい画像データ（画像情報）を出力することができる。
　複数の画素５４１が１つの画素回路２１０を共有し、これをフォトダイオードＰＤに重畳して配置する構造を実現する際、複数の画素５４１各々のフローティングディフュージョンＦＤから１つの画素回路２１０に接続される複数の配線が延在する。画素回路２１０を形成する半導体層２００Ｓの面積を大きく確保するためには、例えばこれらの延在する複数の配線の間を相互に接続し、１つにまとめる接続配線を形成することができる。ＶＳＳコンタクト領域１１８から延在する複数の配線についても同様に、延在する複数の配線の間を相互に接続し、１つにまとめる接続配線を形成することができる。
　例えば、複数の画素５４１各々のフローティングディフュージョンＦＤから延在する複数の配線の間を相互に接続する接続配線を、画素回路２１０を形成する半導体層２００Ｓにおいて形成すると、画素回路２１０に含まれるトランジスタを形成する面積が小さくなってしまうことが考えられる。同様に、複数の画素５４１各々のＶＳＳコンタクト領域１１８から延在する複数の配線の間を相互接続して１つにまとめる接続配線を、画素回路２１０を形成する半導体層２００Ｓに形成すると、これにより画素回路２１０に含まれるトランジスタを形成する面積が小さくなってしまうことが考えられる。
　これらの課題を解決するために、例えば本実施の形態の固体撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する構造であって、前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を第１基板１００に設けた構造を備えることができる。
　ここで、前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線とを、第１基板１００に設けるための製造方法として、先に述べた第２の製造方法を用いると、例えば、第１基板１００および第２基板２００各々の構成に応じて適切なプロセスを用いて製造することができ、高品質、高性能な固体撮像装置１を製造することができる。また、容易なプロセスで第１基板１００および第２基板２００の接続配線を形成することができる。具体的には、上記第２の製造方法を用いる場合、第１基板１００と第２基板２００の貼り合せ境界面となる第１基板１００の表面と第２基板２００の表面とに、フローティングディフュージョンＦＤに接続する電極とＶＳＳコンタクト領域１１８に接続する電極とをそれぞれ設ける。さらに、第１基板１００と第２基板２００を貼り合せた際にこれら２つの基板表面に設けた電極間で位置ずれが発生してもこれら２つの基板表面に形成した電極同士が接触するように、これら２つの基板表面に形成する電極を大きくすることが好ましい。この場合、固体撮像装置１に備わる各画素の限られた面積の中に上記電極を配置することが難しくなってしまうことが考えられる。
　第１基板１００と第２基板２００の貼り合せ境界面に大きな電極が必要となる課題を解決するために、例えば本実施の形態の固体撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する製造方法として、先に述べた第１の製造方法を用いることができる。これにより、第１基板１００および第２基板２００各々に形成される素子同士の位置合わせが容易になり、高品質、高性能な固体撮像装置１を製造することができる。さらに、この製造方法を用いることによって生じる固有の構造を備えることができる。すなわち、第１基板１００の半導体層１００Ｓと配線層１００Ｔと第２基板２００の半導体層２００Ｓと配線層２００Ｔをこの順で積層した構造、言い換えれば、第１基板１００と第２基板２００をフェイストゥーバックで積層した構造を備え、かつ、第２基板２００の半導体層２００Ｓの表面側から、半導体層２００Ｓと第１基板１００の配線層１００Ｔを貫通して、第１基板１００の半導体層１００Ｓの表面へと至る、貫通電極１２０Ｅ、１２１Ｅを備える。
　前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を第１基板１００に設けた構造において、この構造と第２基板２００とを前記第１の製造方法を用いて積層し第２基板２００に画素回路２１０を形成すると、画素回路２１０に備わる能動素子を形成する際に必要となる加熱処理の影響が、第１基板１００に形成した上記接続配線に及んでしまう可能性がある。
　そこで、上記接続配線に対して、上記能動素子を形成する際の加熱処理の影響が及んでしまう課題を解決するために、本実施の形態の固体撮像装置１は、前記複数の画素５４１各々のフローティングディフュージョンＦＤ同士を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、に耐熱性の高い導電材料を用いることが望ましい。具体的には、耐熱性の高い導電材料は、第２基板２００の配線層２００Ｔに含まれる配線材の少なくとも一部よりも、融点の高い材料を用いることができる。
　このように、例えば本実施の形態の固体撮像装置１は、（１）第１基板１００と第２基板２００をフェイストゥーバックで積層した構造（具体的には、第１基板１００の半導体層１００Ｓと配線層１００Ｔと第２基板２００の半導体層２００Ｓと配線層２００Ｔをこの順で積層する構造）と、（２）第２基板２００の半導体層２００Ｓの表面側から、半導体層２００Ｓと第１基板１００の配線層１００Ｔを貫通して、第１基板１００の半導体層１００Ｓの表面へと至る、貫通電極１２０Ｅ、１２１Ｅを設けた構造と、（３）複数の画素５４１のそれぞれに備わるフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を耐熱性の高い導電材料で形成した構造と、を備えることで、第１基板１００と第２基板２００との界面に大きな電極を備えることなく、第１基板１００に、複数の画素５４１のそれぞれに備わるフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を設けることを可能としている。
[固体撮像装置１の動作]
　次に、図２８および図２９を用いて固体撮像装置１の動作について説明する。図２８および図２９は、図１８に各信号の経路を表す矢印を追記したものである。図２８は、外部から固体撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表したものである。図２９は、固体撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して固体撮像装置１に入力された入力信号（例えば、画素クロックおよび同期信号）は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０１、２０１を介して第２基板２００に送られる。更に、この行駆動信号は、配線層２００Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２００の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２１０に入力されて、画素回路２１０に含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４に入力され、画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄが駆動される（図２８）。また、固体撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０１、２０１を介して第２基板２００に送られ、配線層２００Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２１０に供給される。基準電位は、さらに貫通電極１２１Ｅを介して、第１基板１００の画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄで光電変換された画素信号は、貫通電極１２０Ｅを介して画素共有ユニット５３９毎に第２基板２００の画素回路２１０に送られる。この画素信号に基づく画素信号は、画素回路２１０から垂直信号線５４３およびコンタクト部２０２、３０２を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。
[効果]
　本実施の形態では、画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄ（画素共有ユニット５３９）と画素回路２１０とが互いに異なる基板（第１基板１００および第２基板２００）に設けられている。これにより、画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄおよび画素回路２１０を同一基板に形成した場合と比べて、画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄおよび画素回路２１０の面積を拡大することができる。その結果、光電変換により得られる画素信号の量を増大させ、かつ、画素回路２１０のトランジスタノイズを低減することが可能となる。これらにより、画素信号のＳ／Ｎ比を改善して、固体撮像装置１は、よりよい画素データ（画像情報）を出力することが可能となる。また、固体撮像装置１の微細化（言い換えれば、画素サイズの縮小および固体撮像装置１の小型化）が可能となる。固体撮像装置１は、画素サイズの縮小により、単位面積当たりの画素数を増加させることができ、高画質の画像を出力することができる。
　また、固体撮像装置１では、第１基板１００および第２基板２００が、絶縁領域２１２に設けられた貫通電極１２０Ｅ、１２１Ｅによって互いに電気的に接続されている。例えば、第１基板１００と第２基板２００とをパッド電極同士の接合により接続する方法や、半導体層を貫通する貫通配線（例えばＴＳＶ（Thorough Si Via））により接続する方法も考え得る。このような方法に比べて、絶縁領域２１２に貫通電極１２０Ｅ、１２１Ｅを設けることにより、第１基板１００および第２基板２００の接続に要する面積を小さくすることができる。これにより、画素サイズを縮小し、固体撮像装置１をより小型化することができる。また、１画素あたりの面積の更なる微細化により、解像度をより高くすることができる。チップサイズの小型化が不要なときには、画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄおよび画素回路２１０の形成領域を拡大することができる。その結果、光電変換により得られる画素信号の量を増大させ、かつ、画素回路２１０に備わるトランジスタのノイズを低減することが可能となる。これにより、画素信号のＳ／Ｎ比を改善して、固体撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
　また、固体撮像装置１では、画素回路２１０と列信号処理部５５０および画像信号処理部５６０とが互いに異なる基板（第２基板２００および第３基板３００）に設けられている。これにより、画素回路２１０と列信号処理部５５０および画像信号処理部５６０とを同一基板に形成した場合と比べて、画素回路２１０の面積と、列信号処理部５５０および画像信号処理部５６０の面積とを拡大することができる。これにより、列信号処理部５５０で生じるノイズを低減したり、画像信号処理部５６０により高度な画像処理回路を搭載することが可能となる。よって、画素信号のＳ／Ｎ比を改善して、固体撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
　また、固体撮像装置１では、画素アレイ部５４０が、第１基板１００および第２基板２００に設けられ、かつ、列信号処理部５５０および画像信号処理部５６０が第３基板３００に設けられている。また、第２基板２００と第３基板３００とを接続するコンタクト部２０１、２０２、３０１、３０２は、画素アレイ部５４０の上方に形成されている。このため、コンタクト部２０１、２０２、３０１、３０２は、画素アレイに備わる各種配線からレイアウト上の干渉を受けずに自由にレイアウトにすることが可能となる。これにより、第２基板２００と第３基板３００との電気的な接続に、コンタクト部２０１、２０２、３０１、３０２を用いることが可能となる。コンタクト部２０１、２０２、３０１、３０２を用いることにより、例えば、列信号処理部５５０および画像信号処理部５６０はレイアウトの自由度が高くなる。これにより、列信号処理部５５０で生じるノイズを低減したり、画像信号処理部５６０により高度な画像処理回路を搭載することが可能となる。したがって、画素信号のＳ／Ｎ比を改善して、固体撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
　また、固体撮像装置１では、画素分離部１１７が半導体層１００Ｓを貫通している。これにより、１画素あたりの面積の微細化によって隣り合う画素（画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄ）の距離が近づいた場合であっても、画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄの間での混色を抑制できる。これにより、画素信号のＳ／Ｎ比を改善して、固体撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
　また、固体撮像装置１では、画素共有ユニット５３９毎に画素回路２１０が設けられている。これにより、画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄ各々に画素回路２１０を設けた場合に比べて、画素回路２１０を構成するトランジスタ（増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、ＦＤ変換ゲイン切替トランジスタＦＤＧ）の形成領域を大きくすることが可能となる。例えば、増幅トランジスタＡＭＰの形成領域を大きくすることにより、ノイズを抑えることが可能となる。これにより、画素信号のＳ／Ｎ比を改善して、固体撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
　更に、固体撮像装置１では、４つの画素（画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄ）のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１、ＦＤ２、ＦＤ３、ＦＤ４）を電気的に接続するパッド部１２０が、第１基板１００に設けられている。これにより、このようなパッド部１２０を第２基板２００に設ける場合に比べて、第１基板１００と第２基板２００とを接続する貫通電極（貫通電極１２０Ｅ）の数を減らすことができる。したがって、絶縁領域２１２を小さくし、画素回路２１０を構成するトランジスタの形成領域（半導体層２００Ｓ）を十分な大きさで確保することができる。これにより、画素回路２１０に備わるトランジスタのノイズを低減することが可能となり、画素信号のＳ／Ｎ比を改善して、固体撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
　以下、上記実施の形態に係る固体撮像装置１の変形例について説明する。以下の変形例では、上記実施の形態と共通の構成に同一の符号を付して説明する。
＜２． 変形例１＞
　図３０～図３４は、上記実施の形態に係る固体撮像装置１の平面構成の一変形例を表したものである。図３０は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図２３に対応する。図３１は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図２４に対応する。図３２は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図２５に対応する。図３３は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図２６に対応する。図３４は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図２７に対応する。
　本変形例では、図３１に示したように、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば紙面右側）の画素共有ユニット５３９の内部レイアウトが、他方（例えば紙面左側）の画素共有ユニット５３９の内部レイアウトをＨ方向にのみ反転させた構成となっている。また、一方の画素共有ユニット５３９の外形線と他方の画素共有ユニット５３９の外形線との間のＶ方向のずれが、上記実施の形態で説明したずれ（図２４）よりも大きくなっている。このように、Ｖ方向のずれを大きくすることにより、他方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、これに接続されたパッド部１２０（図２２に記載のＶ方向に並ぶ２つの画素共有ユニット５３９のうちの他方（紙面下側）のパッド部１２０）との間の距離を小さくすることができる。このようなレイアウトにより、図３０～図３４に記載の固体撮像装置１の変形例１は、Ｈ方向に並ぶ２つの画素共有ユニット５３９の平面レイアウトを互いにＶ方向に反転させることなく、その面積を、上記実施の形態で説明した第２基板２００の画素共有ユニット５３９の面積と同じにすることができる。なお、第１基板１００の画素共有ユニット５３９の平面レイアウトは、上記実施の形態で説明した平面レイアウト（図２２Ａ、図２２Ｂ）と同じである。したがって、本変形例の固体撮像装置１は、上記実施の形態で説明した固体撮像装置１と同様の効果を得ることができる。第２基板２００の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。
＜３．変形例２＞
　図３５～図４０は、上記実施の形態に係る固体撮像装置１の平面構成の一変形例を表したものである。図３５は、第１基板１００の平面構成を模式的に表しており、上記実施の形態で説明した図２２Ａに対応する。図３６は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図２３に対応する。図３７は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図２４に対応する。図３８は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図２５に対応する。図３９は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図２６に対応する。図４０は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図２７に対応する。
　本変形例では、各画素回路２１０の外形が、略正方形の平面形状を有している（図３６等）。この点において、本変形例の固体撮像装置１の平面構成は、上記実施の形態で説明した固体撮像装置１の平面構成と異なっている。
　例えば、第１基板１００の画素共有ユニット５３９は、上記実施の形態で説明したのと同様に、２行×２列の画素領域にわたって形成されており、略正方形の平面形状を有している（図３５）。例えば、各々の画素共有ユニット５３９では、一方の画素列の画素５４１Ａおよび画素５４１Ｃの転送ゲートＴＧ１、ＴＧ３の水平部分ＴＧｂが、垂直部分ＴＧａに重畳する位置からＨ方向において画素共有ユニット５３９の中央部に向かう方向（より具体的には、画素５４１Ａ、５４１Ｃの外縁に向かう方向、かつ画素共有ユニット５３９の中央部に向かう方向）に延在し、他方の画素列の画素５４１Ｂおよび画素５４１Ｄの転送ゲートＴＧ２、ＴＧ４の水平部分ＴＧｂが、垂直部分ＴＧａに重畳する位置からＨ方向において画素共有ユニット５３９の外側に向かう方向（より具体的には、画素５４１Ｂ、５４１Ｄの外縁に向かう方向、かつ画素共有ユニット５３９の外側に向かう方向）に延在している。フローティングディフュージョンＦＤに接続されたパッド部１２０は、画素共有ユニット５３９の中央部（画素共有ユニット５３９のＨ方向およびＶ方向の中央部）に設けられ、ＶＳＳコンタクト領域１１８に接続されたパッド部１２１は、少なくともＨ方向において（図３５ではＨ方向およびＶ方向において）画素共有ユニット５３９の端部に設けられている。
　別の配置例として、転送ゲートＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４の水平部分ＴＧｂを垂直部分ＴＧａに対向する領域のみに設けることも考え得る。このときには、上記実施の形態で説明したのと同様に、半導体層２００Ｓが細かく分断されやすい。したがって、画素回路２１０のトランジスタを大きく形成することが困難となる。一方、転送ゲートＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４の水平部分ＴＧｂを、上記変形例のように、垂直部分ＴＧａに重畳する位置からＨ方向に延在させると、上記実施の形態で説明したのと同様に、半導体層２００Ｓの幅を大きくすることが可能となる。具体的には、転送ゲートＴＧ１、ＴＧ３に接続された貫通電極ＴＧＶ１、ＴＧＶ３のＨ方向の位置を、貫通電極１２０ＥのＨ方向の位置に近接させて配置し、転送ゲートＴＧ２、ＴＧ４に接続された貫通電極ＴＧＶ２、ＴＧＶ４のＨ方向の位置を、貫通電極１２１ＥのＨ方向の位置に近接して配置することが可能となる（図３７）。これにより、上記実施の形態で説明したのと同様に、Ｖ方向に延在する半導体層２００Ｓの幅（Ｈ方向の大きさ）を大きくすることができる。よって、画素回路２１０のトランジスタのサイズ、特に増幅トランジスタＡＭＰのサイズを大きくすることが可能となる。その結果、画素信号のＳ／Ｎ比を改善して、固体撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
　第２基板２００の画素共有ユニット５３９は、例えば、第１基板１００の画素共有ユニット５３９のＨ方向およびＶ方向の大きさと略同じであり、例えば、略２行×２列の画素領域に対応する領域にわたって設けられている。例えば、各画素回路２１０では、Ｖ方向に延在する１の半導体層２００Ｓに選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰがＶ方向に並んで配置され、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴがＶ方向に延在する１の半導体層２００Ｓに、Ｖ方向に並んで配置されている。この選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰが設けられた１の半導体層２００Ｓと、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴが設けられた１の半導体層２００Ｓとは、絶縁領域２１２を介してＨ方向に並んでいる。この絶縁領域２１２はＶ方向に延在している（図３６）。
　ここで、第２基板２００の画素共有ユニット５３９の外形について、図３６および図３７を参照して説明する。例えば、図３５に示した第１基板１００の画素共有ユニット５３９は、パッド部１２０のＨ方向の一方（図３７の紙面左側）に設けられた増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬと、パッド部１２０のＨ方向の他方（図３７の紙面右側）に設けられたＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴとに接続されている。この増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴを含む第２基板２００の画素共有ユニット５３９の外形は、次の４つの外縁により決まる。
　第１の外縁は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００ＳのＶ方向の一端（図３７の紙面上側の端）の外縁である。この第１の外縁は、当該画素共有ユニット５３９に含まれる増幅トランジスタＡＭＰと、この画素共有ユニット５３９のＶ方向の一方（図３７の紙面上側）に隣り合う画素共有ユニット５３９に含まれる選択トランジスタＳＥＬとの間に設けられている。より具体的には、第１の外縁は、これら増幅トランジスタＡＭＰと選択トランジスタＳＥＬとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第２の外縁は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００ＳのＶ方向の他端（図３７の紙面下側の端）の外縁である。この第２の外縁は、当該画素共有ユニット５３９に含まれる選択トランジスタＳＥＬと、この画素共有ユニット５３９のＶ方向の他方（図３７の紙面下側）に隣り合う画素共有ユニット５３９に含まれる増幅トランジスタＡＭＰとの間に設けられている。より具体的には、第２の外縁は、これら選択トランジスタＳＥＬと増幅トランジスタＡＭＰとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第３の外縁は、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００ＳのＶ方向の他端（図３７の紙面下側の端）の外縁である。この第３の外縁は、当該画素共有ユニット５３９に含まれるＦＤ変換ゲイン切替トランジスタＦＤＧと、この画素共有ユニット５３９のＶ方向の他方（図３７の紙面下側）に隣り合う画素共有ユニット５３９に含まれるリセットトランジスタＲＳＴとの間に設けられている。より具体的には、第３の外縁は、これらＦＤ変換ゲイン切替トランジスタＦＤＧとリセットトランジスタＲＳＴとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第４の外縁は、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００ＳのＶ方向の一端（図３７の紙面上側の端）の外縁である。この第４の外縁は、当該画素共有ユニット５３９に含まれるリセットトランジスタＲＳＴと、この画素共有ユニット５３９のＶ方向の一方（図３７の紙面上側）に隣り合う画素共有ユニット５３９に含まれるＦＤ変換ゲイン切替トランジスタＦＤＧ（不図示）との間に設けられている。より具体的には、第４の外縁は、これらリセットトランジスタＲＳＴとＦＤ変換ゲイン切替トランジスタＦＤＧとの間の素子分離領域２１３（不図示）のＶ方向の中央部に設けられている。
　このような第１、第２、第３、第４の外縁を含む第２基板２００の画素共有ユニット５３９の外形では、第１、第２の外縁に対して、第３、第４の外縁がＶ方向の一方側にずれて配置されている（言い換えればＶ方向の一方側にオフセットされている）。このようなレイアウトを用いることにより、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースをともに、パッド部１２０にできるだけ近接して配置することが可能となる。したがって、これらを接続する配線の面積を小さくし、固体撮像装置１の微細化を行いやすくなる。なおＶＳＳコンタクト領域２１８は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００Ｓと、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００Ｓとの間に設けられている。例えば、複数の画素回路２１０は、互いに同じ配置を有している。
　このような第２基板２００を有する固体撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。第２基板２００の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。
＜４．変形例３＞
　図４１～図４６は、上記実施の形態に係る固体撮像装置１の平面構成の一変形例を表したものである。図４１は、第１基板１００の平面構成を模式的に表しており、上記実施の形態で説明した図２２Ｂに対応する。図４２は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図２３に対応する。図４３は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図２４に対応する。図４４は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図２５に対応する。図４５は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図２６に対応する。図４６は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図２７に対応する。
　本変形例では、第２基板２００の半導体層２００Ｓが、Ｈ方向に延在している（図４３）。即ち、上記図３６等に示した固体撮像装置１の平面構成を９０度回転させた構成に略対応している。
　例えば、第１基板１００の画素共有ユニット５３９は、上記実施の形態で説明したのと同様に、２行×２列の画素領域にわたって形成されており、略正方形の平面形状を有している（図４１）。例えば、各々の画素共有ユニット５３９では、一方の画素行の画素５４１Ａおよび画素５４１Ｂの転送ゲートＴＧ１、ＴＧ２が、Ｖ方向において画素共有ユニット５３９の中央部に向かって延在し、他方の画素行の画素５４１Ｃおよび画素５４１Ｄの転送ゲートＴＧ３、ＴＧ４が、Ｖ方向において画素共有ユニット５３９の外側方向に延在している。フローティングディフュージョンＦＤに接続されたパッド部１２０は、画素共有ユニット５３９の中央部に設けられ、ＶＳＳコンタクト領域１１８に接続されたパッド部１２１は、少なくともＶ方向において（図４１ではＶ方向およびＨ方向において）画素共有ユニット５３９の端部に設けられている。このとき、転送ゲートＴＧ１、ＴＧ２の貫通電極ＴＧＶ１、ＴＧＶ２のＶ方向の位置が貫通電極１２０ＥのＶ方向の位置に近づき、転送ゲートＴＧ３、ＴＧ４の貫通電極ＴＧＶ３、ＴＧＶ４のＶ方向の位置が貫通電極１２１ＥのＶ方向の位置に近づく（図４３）。したがって、上記実施の形態で説明したのと同様の理由により、Ｈ方向に延在する半導体層２００Ｓの幅（Ｖ方向の大きさ）を大きくすることができる。よって、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
　各々の画素回路２１０では、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰがＨ方向に並んで配置され、選択トランジスタＳＥＬと絶縁領域２１２を間にしてＶ方向に隣り合う位置にリセットトランジスタＲＳＴが配置されている（図４２）。ＦＤ変換ゲイン切替トランジスタＦＤＧは、リセットトランジスタＲＳＴとＨ方向に並んで配置されている。ＶＳＳコンタクト領域２１８は、絶縁領域２１２に島状に設けられている。例えば、第３配線層Ｗ３はＨ方向に延在し（図４５）、第４配線層Ｗ４はＶ方向に延在している（図４６）。
　このような第２基板２００を有する固体撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。第２基板２００の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。例えば、上記実施の形態および変形例１で説明した半導体層２００Ｓが、Ｈ方向に延在していてもよい。
＜５．変形例４＞
　図４７は、上記実施の形態に係る固体撮像装置１の断面構成の一変形例を模式的に表したものである。図４７は、上記実施の形態で説明した図１８に対応する。本変形例では、固体撮像装置１が、コンタクト部２０１、２０２、３０１、３０２に加えて、画素アレイ部５４０の中央部に対向する位置にコンタクト部２０３、２０４、３０３、３０４を有している。この点において、本変形例の固体撮像装置１は、上記実施の形態で説明した固体撮像装置１と異なっている。
　コンタクト部２０３、２０４は、第２基板２００に設けられており、第３基板３００との接合面の露出されている。コンタクト部３０３、３０４は、第３基板３００に設けられており、第２基板２００との接合面に露出されている。コンタクト部２０３は、コンタクト部３０３と接しており、コンタクト部２０４は、コンタクト部３０４と接している。即ち、この固体撮像装置１では、第２基板２００と第３基板３００とが、コンタクト部２０１、２０２、３０１、３０２に加えてコンタクト部２０３、２０４、３０３、３０４により接続されている。
　次に、図４８および図４９を用いてこの固体撮像装置１の動作について説明する。図４８には、外部から固体撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表す。図４９には、固体撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して固体撮像装置１に入力された入力信号は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０３、２０３を介して第２基板２００に送られる。更に、この行駆動信号は、配線層２００Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２００の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２１０に入力されて、画素回路２１０に含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４に入力され、画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄが駆動される。また、固体撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０３、２０３を介して第２基板２００に送られ、配線層２００Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２１０に供給される。基準電位は、さらに貫通電極１２１Ｅを介して、第１基板１００の画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄで光電変換された画素信号は、画素共有ユニット５３９毎に第２基板２００の画素回路２１０に送られる。この画素信号に基づく画素信号は、画素回路２１０から垂直信号線５４３およびコンタクト部２０４、３０４を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。
　このようなコンタクト部２０３、２０４、３０３、３０４を有する固体撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。コンタクト部３０３、３０４を介した配線の接続先である、第３基板３００の回路等の設計に応じてコンタクト部の位置および数等を変えることができる。
＜６．変形例５＞
　図５０は、上記実施の形態に係る固体撮像装置１の断面構成の一変形例を表したものである。図５０は、上記実施の形態で説明した図２１に対応する。本変形例では、第１基板１００にプレーナー構造を有する転送トランジスタＴＲが設けられている。この点において、本変形例の固体撮像装置１は、上記実施の形態で説明した固体撮像装置１と異なっている。
　この転送トランジスタＴＲは、水平部分ＴＧｂのみにより転送ゲートＴＧが構成されている。換言すれば、転送ゲートＴＧは、垂直部分ＴＧａを有しておらず、半導体層１００Ｓに対向して設けられている。
　このようなプレーナー構造の転送トランジスタＴＲを有する固体撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。更に、第１基板１００にプレーナー型の転送ゲートＴＧを設けることにより、縦型の転送ゲートＴＧを第１基板１００に設ける場合に比べて、より半導体層１００Ｓの表面近くまでフォトダイオードＰＤを形成し、これにより、飽和信号量（Ｑｓ）を増加させることも考え得る。また、第１基板１００にプレーナー型の転送ゲートＴＧを形成する方法は、第１基板１００に縦型の転送ゲートＴＧを形成する方法に比べて、製造工程数が少なく、製造工程に起因したフォトダイオードＰＤへの悪影響が生じにくい、とも考え得る。
＜７．変形例６＞
　図５１は、上記実施の形態に係る固体撮像装置１の画素回路の一変形例を表したものである。図５１は、上記実施の形態で説明した図１９に対応する。本変形例では、１つの画素（画素５４１Ａ）毎に画素回路２１０が設けられている。即ち、画素回路２１０は、複数の画素で共有されていない。この点において、本変形例の固体撮像装置１は、上記実施の形態で説明した固体撮像装置１と異なっている。
　本変形例の固体撮像装置１は、画素５４１Ａと画素回路２１０とを互いに異なる基板（第１基板１００および第２基板２００）に設ける点では、上記実施の形態で説明した固体撮像装置１と同じである。このため、本変形例に係る固体撮像装置１も、上記実施の形態で説明したのと同様の効果を得ることができる。
＜８．変形例７＞
　図５２は、上記実施の形態で説明した画素分離部１１７の平面構成の一変形例を表したものである。画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄ各々を囲む画素分離部１１７に、隙間が設けられていてもよい。即ち、画素５４１Ａ、５４１Ｂ、５４１Ｃ、５４１Ｄの全周が画素分離部１１７に囲まれていなくてもよい。例えば、画素分離部１１７の隙間は、パッド部１２０、１２１近傍に設けられている（図２２Ｂ参照）。
　上記実施の形態では、画素分離部１１７が半導体層１００Ｓを貫通するＦＴＩ構造を有する例（図２１参照）を説明したが、画素分離部１１７はＦＴＩ構造以外の構成を有していてもよい。例えば、画素分離部１１７は、半導体層１００Ｓを完全に貫通するように設けられていなくてもよく、いわゆる、ＤＴＩ（Deep Trench Isolation）構造を有していてもよい。
　＜９．適用例＞
　図５３は、上記実施の形態およびその変形例に係る固体撮像装置１を備えた撮像システム７の概略構成の一例を表したものである。
　撮像システム７は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。撮像システム７は、例えば、上記実施の形態およびその変形例に係る固体撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６、操作部２４７および電源部２４８を備えている。撮像システム７において、上記実施の形態およびその変形例に係る固体撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６、操作部２４７および電源部２４８は、バスライン２４９を介して相互に接続されている。
　上記実施の形態およびその変形例に係る固体撮像装置１は、入射光に応じた画像データを出力する。ＤＳＰ回路２４３は、上記実施の形態およびその変形例に係る固体撮像装置１から出力される信号（画像データ）を処理する信号処理回路である。フレームメモリ２４４は、ＤＳＰ回路２４３により処理された画像データを、フレーム単位で一時的に保持する。表示部２４５は、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネル等のパネル型表示装置からなり、上記実施の形態およびその変形例に係る固体撮像装置１で撮像された動画又は静止画を表示する。記憶部２４６は、上記実施の形態およびその変形例に係る固体撮像装置１で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部２４７は、ユーザによる操作に従い、撮像システム７が有する各種の機能についての操作指令を発する。電源部２４８は、上記実施の形態およびその変形例に係る固体撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６および操作部２４７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　次に、撮像システム７における撮像手順について説明する。
　図５４は、撮像システム７における撮像動作のフローチャートの一例を表す。ユーザは、操作部２４７を操作することにより撮像開始を指示する（ステップＳ１０１）。すると、操作部２４７は、撮像指令を固体撮像装置１に送信する（ステップＳ１０２）。固体撮像装置１は、撮像指令を受けると、所定の撮像方式での撮像を実行する（ステップＳ１０３）。
　固体撮像装置１は、撮像により得られた画像データをＤＳＰ回路２４３に出力する。ここで、画像データとは、フローティングディフュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路２４３は、固体撮像装置１から入力された画像データに基づいて所定の信号処理（例えばノイズ低減処理など）を行う（ステップＳ１０４）。ＤＳＰ回路２４３は、所定の信号処理がなされた画像データをフレームメモリ２４４に保持させ、フレームメモリ２４４は、画像データを記憶部２４６に記憶させる（ステップＳ１０５）。このようにして、撮像システム７における撮像が行われる。
　本適用例では、上記実施の形態およびその変形例に係る固体撮像装置１が撮像システム７に適用される。これにより、固体撮像装置１を小型化もしくは高精細化することができるので、小型もしくは高精細な撮像システム７を提供することができる。
　＜１０．応用例＞
[応用例１]
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図５５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図５５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図５５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図５６は、撮像部１２０３１の設置位置の例を示す図である。
　図５６では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図５６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２、１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２、１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る移動体制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、上記実施の形態およびその変形例に係る固体撮像装置１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ノイズの少ない高精細な撮影画像を得ることができるので、移動体制御システムにおいて撮影画像を利用した高精度な制御を行うことができる。
[応用例２]
　図５７は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図５７では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：　Ｃａｍｅｒａ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ　Ｂａｎｄ　Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図５８は、図５７に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ　Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ　Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ　Ｗｈｉｔｅ　Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００のカメラヘッド１１１０２に設けられた撮像部１１４０２に好適に適用され得る。撮像部１１４０２に本開示に係る技術を適用することにより、撮像部１１４０２を小型化もしくは高精細化することができるので、小型もしくは高精細な内視鏡１１１００を提供することができる。
　以上、実施の形態およびその変形例、適用例ならびに応用例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
　また、例えば、本開示は以下のような構成を取ることができる。
（１）
　能動負荷と、
　前記能動負荷と電気的に接続された複数の入力トランジスタとを備え、
　前記複数の入力トランジスタのゲートは、互いに電気的に接続されており、
　前記複数の入力トランジスタは、互いに直列に接続された２つ以上の入力トランジスタを含む、増幅回路。
（２）
　前記２つ以上の入力トランジスタは、第１入力トランジスタと、前記第１入力トランジスタのソースと電気的に接続されたドレインを有する第２入力トランジスタとを含む、（１）に記載の増幅回路。
（３）
　前記２つ以上の入力トランジスタはさらに、前記第２入力トランジスタのソースと電気的に接続されたドレインを有する第３入力トランジスタを含む、（２）に記載の増幅回路。
（４）
　前記第１入力トランジスタのソースとして機能するアクティブ領域は、前記第２入力トランジスタのドレインとして機能するアクティブ領域と異なるアクティブ領域である、（２）に記載の増幅回路。
（５）
　前記第１入力トランジスタのソースとして機能するアクティブ領域は、前記第２入力トランジスタのドレインとして機能するアクティブ領域と同じアクティブ領域である、（２）に記載の増幅回路。
（６）
　前記複数の入力トランジスタは、互いに直列に接続された第１群の２つ以上の入力トランジスタと、互いに直列に接続された第２群の２つ以上の入力トランジスタとを含み、
　前記第１群の２つ以上の入力トランジスタの全部または一部と、前記第２群の２つ以上の入力トランジスタの全部または一部は、互いに並列に接続されている、（１）に記載の増幅回路。
（７）
　前記複数の入力トランジスタの各々は、プレーナー構造またはフィン型構造を有する、（１）に記載の増幅回路。
（８）
　前記２つ以上の入力トランジスタは、第１入力トランジスタと、前記第１入力トランジスタのゲート長と異なるゲート長を有する第２入力トランジスタとを含む、（１）に記載の増幅回路。
（９）
　前記第１入力トランジスタのゲート長は、前記２つ以上の入力トランジスタのうち最も短く、
　前記第１入力トランジスタのドレインは、前記能動負荷と第１電源とに電気的に接続され、
　前記第２入力トランジスタのソースは、第２電源と電気的に接続されている、（８）に記載の増幅回路。
（１０）
　前記２つ以上の入力トランジスタがＮＭＯＳであり、かつ前記第１電源の電圧が前記第２電源の電圧より高く、または、前記２つ以上の入力トランジスタがＰＭＯＳであり、かつ前記第２電源の電圧が前記第１電源の電圧よりも高い、（９）に記載の増幅回路。
（１１）
　前記２つ以上の入力トランジスタのうち、少なくとも１つの入力トランジスタは、他の入力トランジスタと異なる電圧閾値を有する、（８）に記載の増幅回路。
（１２）
　参照信号が入力される第１増幅回路と、
　比較信号が入力される第２増幅回路と、
　テール電流を制御するテール部であって、前記第１増幅回路および前記第２増幅回路に電気的に接続されたテール部とを備え、
　前記第１増幅回路および前記第２増幅回路の各々は、
　能動負荷と、
　前記能動負荷と電気的に接続された複数の入力トランジスタとを備え、
　前記複数の入力トランジスタのゲートは、互いに電気的に接続されており、
　前記複数の入力トランジスタは、互いに直列に接続された２つ以上の入力トランジスタを含む、コンパレータ。
（１３）
　前記テール部は、前記第１増幅回路および前記第２増幅回路に電気的に接続された複数のトランジスタを含み、
　前記テール部の前記複数のトランジスタのゲートは、互いに電気的に接続されており、
　前記テール部の前記複数のトランジスタは、互いに直列に接続された２つ以上のトランジスタを含む、（１２）に記載のコンパレータ。
（１４）
　光電変換部を備える複数の画素が行列状に配置された画素アレイと、
　前記画素アレイの前記画素から出力される画素信号をアナログ信号からデジタル信号に変換するＡＤ変換部であって、コンパレータを含むＡＤ変換部とを備え、
　前記コンパレータは、
　参照信号が入力される第１増幅回路と、
　比較信号として前記アナログ信号が入力される第２増幅回路と、
　テール電流を制御するテール部であって、前記第１増幅回路および前記第２増幅回路に電気的に接続されたテール部とを備え、
　前記第１増幅回路および前記第２増幅回路の各々は、
　能動負荷と、
　前記能動負荷と電気的に接続された複数の入力トランジスタとを備え、
　前記複数の入力トランジスタのゲートは、互いに電気的に接続されており、
　前記複数の入力トランジスタは、互いに直列に接続された２つ以上の入力トランジスタを含む、固体撮像装置。
（１５）
　前記光電変換部と画素トランジスタとが設けられる第１基板と、
　前記コンパレータが設けられる第２基板とを備える、（１４）に記載の固体撮像装置。
（１６）
　前記光電変換部が設けられる第１基板と、
　画素トランジスタと前記コンパレータが設けられる第２基板とを備え、
　前記第１基板と前記第２基板は、絶縁層を挟んで積層される、（１４）に記載の固体撮像装置。
（１７）
　前記第１基板は、前記第２基板上に配置されている、（１６）に記載の固体撮像装置。
（１８）
　前記光電変換部が設けられる第１基板と、
　画素トランジスタが設けられる第２基板と、
　前記コンパレータが設けられる第３基板とを備え、
　前記第１基板と前記第２基板は、絶縁層を挟んで積層される、（１４）に記載の固体撮像装置。
（１９）
　前記第１基板は、前記第２基板上に配置されており、前記第２基板は、前記第３基板上に配置されている、（１８）に記載の固体撮像装置。
（２０）
　前記固体撮像装置は、前記固体撮像装置から出力されるデータを受信する電子機器内に設けられている、（１４）に記載の固体撮像装置。
　１：固体撮像装置、２：増幅回路、３：入力トランジスタ、
　３ａ：入力トランジスタ、３ｂ：入力トランジスタ、３ｃ：入力トランジスタ、
　３ａ’：入力トランジスタ、３ｂ’：入力トランジスタ、３ｃ’：入力トランジスタ、
　４：能動負荷、５：コンパレータ、６ａ：第１電源、６ｂ：第２電源、
　７：撮像システム、８：参照信号用の増幅回路、
　９：比較信号用の増幅回路、１０：テール電流制御トランジスタ、
　１１：画素、１１ａ：画素、１１ｂ：画素、１１ｃ：画素、１１ｄ：画素、
　１２：画素共有ユニット、１３：カウンタ回路、１４：ランプ発生器、
　２４：フィルタ層、２５：オンチップレンズ層、２６：貫通プラグ、
　３１：半導体基板、３１ａ：ｎ型領域、３１ｂ：ｐ型領域、
　３１ｃ：浮遊拡散部、３２：素子分離絶縁膜、３３：ゲート絶縁膜、
　３４：ゲート電極、３５：電極部、３６：層間絶縁膜、
　４１：半導体基板、４１ａ：拡散領域、４２：ゲート絶縁膜、
　４３：ゲート電極、４４：層間絶縁膜、４５：層間絶縁膜、
　４６ａ：プラグ、４６ｂ：プラグ、４６ｃ：プラグ、４６ｄ：プラグ、
　４７ａ：配線層、４７ｂ：配線層、４７ｃ：配線層、４８：パッド、
　５１：半導体基板、５１ａ：拡散領域、５２：ゲート絶縁膜、５３：ゲート電極、
　５４：層間絶縁膜、５５：層間絶縁膜、５６ａ：プラグ、５６ｂ：プラグ、
　５６ｃ：プラグ、５７ａ：配線層、５７ｂ：配線層、５８：パッド、
　６２：能動負荷、６３：差動対回路、７０：光電変換部、
　７１：画素トランジスタ、７２：画素、７３：画素アレイ、７４：ロジック回路、
　８０：ゲート、８１：ドレイン、８２：ソース、８３：ゲート絶縁膜、
　８４：絶縁膜、８５：シリコン基板、８６：配線、８７：アクティブ領域、
　８９：コンタクトプラグ、９０：ゲート電極、９１：ゲート絶縁膜、
　９２：側壁絶縁膜、９３：層間絶縁膜、９４：基板、１００：第１基板、
　１００Ｓ：半導体層、１００Ｔ：配線層、１１１：絶縁膜、１１２：固定電荷膜、
　１１３：第１ピニング領域、１１４：ｎ型半導体領域、１１５：ｐウェル層、
　１１６：第２ピニング領域、１１７：画素分離部、１１７Ａ：遮光膜、
　１１７Ｂ：絶縁膜、１１８：ＶＳＳコンタクト領域、１１９：層間絶縁膜、
　１２０：パッド部、１２１：パッド部、１２０Ｃ：接続ビア、
　１２０Ｅ：貫通電極、１２１Ｃ：接続ビア、１２１Ｅ：貫通電極、
　１２２：パッシベーション膜、１２３：層間絶縁膜、
　１２４：接合膜、２００：第２基板、２００Ｓ：半導体層、
　２００Ｔ：配線層、２０１：コンタクト部、２０１Ｒ：コンタクト領域、
　２０２Ｒ：コンタクト領域、２０２：コンタクト部、
　２０３：コンタクト部、２０４：コンタクト部、２１０：画素回路、
　２１１：ウェル領域、２１２：絶縁領域、２１３：素子分離領域、
　２１８：ＶＳＳコンタクト領域、２１８Ｖ：接続部、
　２２１：パッシベーション膜、２２２：層間絶縁膜、２４３：ＤＳＰ回路、
　２４４：フレームメモリ、２４５：表示部、２４６：記憶部、２４７：操作部、
　２４８：電源部、２４９：バスライン、３００：第３基板、３００Ｓ：半導体層、
　３００Ｔ：配線層、３０１：コンタクト部、３０１Ｒ：コンタクト領域、
　３０２：コンタクト部、３０２Ｒ：コンタクト領域、３０３：コンタクト部、
　３０４：コンタクト部、４０１：受光レンズ、５１０Ａ：入力部、
　５１０Ｂ：出力部、５１１：入力端子、５１２：入力回路部、
　５１３：入力振幅変更部、５１４：入力データ変換回路部、
　５１５：出力データ変換回路部、５１６：出力振幅変更部、５１７：出力回路部、
　５１８：出力端子、５２０：行駆動部、５３０：タイミング制御部、
　５３９：画素共有ユニット、５４０：画素アレイ部、５４０Ｂ：周辺部、
　５４１Ａ：画素、５４１Ｂ：画素、５４１Ｃ：画素、５４１Ｄ：画素、
　５４２：行駆動信号線、５４３：垂直信号線、５５０：列信号処理部、
　５６０：画像信号処理部、ＴＲ：転送トランジスタ、ＴＧ：転送ゲート、
　ＲＳＴ：リセットトランジスタ、ＡＭＰ：増幅トランジスタ、
　ＳＥＬ：選択トランジスタ、ＦＤＧ：ＦＤ変換ゲイン切替トランジスタ、
　ＦＤ：フローティングディフュージョン、ＰＤ：フォトダイオード、ＴＧＶ：貫通電極、
　Ｗ１：第１配線層、Ｗ２：第２配線層、Ｗ３：第３配線層、Ｗ４：第４配線層、
　ＳＥＬＬ：配線、ＲＳＴＬ：配線、ＦＤＧＬ：配線、Ｈ１：接続孔部、Ｈ２：接続孔部、
　ＴＡ：外部端子、ＴＢ：外部端子

Claims (20)

  1. 　能動負荷と、
    　前記能動負荷と電気的に接続された複数の入力トランジスタとを備え、
    　前記複数の入力トランジスタのゲートは、互いに電気的に接続されており、
    　前記複数の入力トランジスタは、互いに直列に接続された２つ以上の入力トランジスタを含む、
    　増幅回路。
  2. 　前記２つ以上の入力トランジスタは、第１入力トランジスタと、前記第１入力トランジスタのソースと電気的に接続されたドレインを有する第２入力トランジスタとを含む、請求項１に記載の増幅回路。
  3. 　前記２つ以上の入力トランジスタはさらに、前記第２入力トランジスタのソースと電気的に接続されたドレインを有する第３入力トランジスタを含む、請求項２に記載の増幅回路。
  4. 　前記第１入力トランジスタのソースとして機能するアクティブ領域は、前記第２入力トランジスタのドレインとして機能するアクティブ領域と異なるアクティブ領域である、請求項２に記載の増幅回路。
  5. 　前記第１入力トランジスタのソースとして機能するアクティブ領域は、前記第２入力トランジスタのドレインとして機能するアクティブ領域と同じアクティブ領域である、請求項２に記載の増幅回路。
  6. 　前記複数の入力トランジスタは、互いに直列に接続された第１群の２つ以上の入力トランジスタと、互いに直列に接続された第２群の２つ以上の入力トランジスタとを含み、
    　前記第１群の２つ以上の入力トランジスタの全部または一部と、前記第２群の２つ以上の入力トランジスタの全部または一部は、互いに並列に接続されている、請求項１に記載の増幅回路。
  7. 　前記複数の入力トランジスタの各々は、プレーナー構造またはフィン型構造を有する、請求項１に記載の増幅回路。
  8. 　前記２つ以上の入力トランジスタは、第１入力トランジスタと、前記第１入力トランジスタのゲート長と異なるゲート長を有する第２入力トランジスタとを含む、請求項１に記載の増幅回路。
  9. 　前記第１入力トランジスタのゲート長は、前記２つ以上の入力トランジスタのうち最も短く、
    　前記第１入力トランジスタのドレインは、前記能動負荷と第１電源とに電気的に接続され、
    　前記第２入力トランジスタのソースは、第２電源と電気的に接続されている、請求項８に記載の増幅回路。
  10. 　前記２つ以上の入力トランジスタがＮＭＯＳであり、かつ前記第１電源の電圧が前記第２電源の電圧より高く、または、前記２つ以上の入力トランジスタがＰＭＯＳであり、かつ前記第２電源の電圧が前記第１電源の電圧よりも高い、請求項９に記載の増幅回路。
  11. 　前記２つ以上の入力トランジスタのうち、少なくとも１つの入力トランジスタは、他の入力トランジスタと異なる電圧閾値を有する、請求項８に記載の増幅回路。
  12. 　参照信号が入力される第１増幅回路と、
    　比較信号が入力される第２増幅回路と、
    　テール電流を制御するテール部であって、前記第１増幅回路および前記第２増幅回路に電気的に接続されたテール部とを備え、
    　前記第１増幅回路および前記第２増幅回路の各々は、
    　能動負荷と、
    　前記能動負荷と電気的に接続された複数の入力トランジスタとを備え、
    　前記複数の入力トランジスタのゲートは、互いに電気的に接続されており、
    　前記複数の入力トランジスタは、互いに直列に接続された２つ以上の入力トランジスタを含む、
    　コンパレータ。
  13. 　前記テール部は、前記第１増幅回路および前記第２増幅回路に電気的に接続された複数のトランジスタを含み、
    　前記テール部の前記複数のトランジスタのゲートは、互いに電気的に接続されており、
    　前記テール部の前記複数のトランジスタは、互いに直列に接続された２つ以上のトランジスタを含む、
    請求項１２に記載のコンパレータ。
  14. 　光電変換部を備える複数の画素が行列状に配置された画素アレイと、
    　前記画素アレイの前記画素から出力される画素信号をアナログ信号からデジタル信号に変換するＡＤ変換部であって、コンパレータを含むＡＤ変換部とを備え、
    　前記コンパレータは、
    　参照信号が入力される第１増幅回路と、
    　比較信号として前記アナログ信号が入力される第２増幅回路と、
    　テール電流を制御するテール部であって、前記第１増幅回路および前記第２増幅回路に電気的に接続されたテール部とを備え、
    　前記第１増幅回路および前記第２増幅回路の各々は、
    　能動負荷と、
    　前記能動負荷と電気的に接続された複数の入力トランジスタとを備え、
    　前記複数の入力トランジスタのゲートは、互いに電気的に接続されており、
    　前記複数の入力トランジスタは、互いに直列に接続された２つ以上の入力トランジスタを含む、
    　固体撮像装置。
  15. 　前記光電変換部と画素トランジスタとが設けられる第１基板と、
    　前記コンパレータが設けられる第２基板とを備える、請求項１４に記載の固体撮像装置。
  16. 　前記光電変換部が設けられる第１基板と、
    　画素トランジスタと前記コンパレータが設けられる第２基板とを備え、
    　前記第１基板と前記第２基板は、絶縁層を挟んで積層される、請求項１４に記載の固体撮像装置。
  17. 　前記第１基板は、前記第２基板上に配置されている、請求項１６に記載の固体撮像装置。
  18. 　前記光電変換部が設けられる第１基板と、
    　画素トランジスタが設けられる第２基板と、
    　前記コンパレータが設けられる第３基板とを備え、
    　前記第１基板と前記第２基板は、絶縁層を挟んで積層される、請求項１４に記載の固体撮像装置。
  19. 　前記第１基板は、前記第２基板上に配置されており、前記第２基板は、前記第３基板上に配置されている、請求項１８に記載の固体撮像装置。
  20. 　前記固体撮像装置は、前記固体撮像装置から出力される画像データを受信する電子機器内に設けられている、請求項１４に記載の固体撮像装置。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01106607A (ja) * 1987-09-14 1989-04-24 Philips Gloeilampenfab:Nv 増幅回路配置
JPH05199046A (ja) * 1991-09-12 1993-08-06 Toshiba Corp 増幅回路
JP2007142698A (ja) * 2005-11-17 2007-06-07 Toshiba Corp スタートアップ回路
WO2009110455A1 (ja) * 2008-03-06 2009-09-11 独立行政法人産業技術総合研究所 半導体差動増幅器
US20120112251A1 (en) * 2010-11-08 2012-05-10 Leonard Forbes Reduction of random telegraph signal (RTS) and 1/f noise in silicon MOS devices, circuits, and sensors
JP2018037924A (ja) * 2016-09-01 2018-03-08 セイコーエプソン株式会社 半導体装置及びそれを用いた電子機器
WO2020085116A1 (ja) * 2018-10-26 2020-04-30 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、固体撮像素子パッケージ、及び、電子機器
JP2022147587A (ja) * 2021-03-23 2022-10-06 ソニーセミコンダクタソリューションズ株式会社 撮像素子及び撮像装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01106607A (ja) * 1987-09-14 1989-04-24 Philips Gloeilampenfab:Nv 増幅回路配置
JPH05199046A (ja) * 1991-09-12 1993-08-06 Toshiba Corp 増幅回路
JP2007142698A (ja) * 2005-11-17 2007-06-07 Toshiba Corp スタートアップ回路
WO2009110455A1 (ja) * 2008-03-06 2009-09-11 独立行政法人産業技術総合研究所 半導体差動増幅器
US20120112251A1 (en) * 2010-11-08 2012-05-10 Leonard Forbes Reduction of random telegraph signal (RTS) and 1/f noise in silicon MOS devices, circuits, and sensors
JP2018037924A (ja) * 2016-09-01 2018-03-08 セイコーエプソン株式会社 半導体装置及びそれを用いた電子機器
WO2020085116A1 (ja) * 2018-10-26 2020-04-30 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、固体撮像素子パッケージ、及び、電子機器
JP2022147587A (ja) * 2021-03-23 2022-10-06 ソニーセミコンダクタソリューションズ株式会社 撮像素子及び撮像装置

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