WO2022085722A1 - 撮像装置および受光素子 - Google Patents

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substrate
image pickup
pixel
pickup apparatus
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圭一 中澤
尚 小島
愼一 今井
時久 金口
幸一郎 嵯峨
快 徳弘
嵩明 平野
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present disclosure relates to an image pickup device and a light receiving element having a three-dimensional structure.
  • Patent Document 1 a first substrate having a sensor pixel for photoelectric conversion and a second substrate having a readout circuit are laminated, and the first substrate and the second substrate are provided in an interlayer insulating film. Image sensors that are electrically connected to each other by through wiring are disclosed.
  • the image pickup apparatus of one embodiment of the present disclosure is laminated on a first semiconductor layer having a photoelectric conversion unit and a charge storage unit in which signal charges generated in the photoelectric conversion unit are stored, and a first semiconductor layer for each pixel.
  • a second semiconductor layer having a three-dimensional structure and a first surface provided with a pixel transistor for reading signal charges from the charge storage unit, and a penetrating wiring for directly connecting the charge storage unit and the gate electrode of the pixel transistor. It is equipped with.
  • the light receiving element of one embodiment of the present disclosure has a three-dimensional structure laminated with a first semiconductor layer having a photoelectric conversion unit and a charge storage unit for accumulating signal charges generated in the photoelectric conversion unit, and the first semiconductor layer. It is provided with a second semiconductor layer having a first surface provided with a transistor for reading signal charge from the charge storage unit, and a penetrating wiring for directly connecting the charge storage unit and the gate electrode of the transistor. ..
  • a charge storage unit provided in the first semiconductor layer and a pixel transistor having a three-dimensional structure provided in the second semiconductor layer are connected through wiring. Made to connect directly with. As a result, the formation area other than the pixel transistor in the plane of the second semiconductor layer is reduced.
  • FIG. 3 is a schematic cross-sectional view showing an example of a specific configuration of the image pickup apparatus shown in FIG. It is a schematic diagram which shows an example of the plane structure of the main part of the 1st substrate shown in FIG.
  • FIG. 7A It is a schematic diagram which shows the plane structure of the pad part together with the main part of the 1st substrate shown in FIG. 7A. It is a schematic diagram which shows an example of the plane structure of the 2nd substrate (semiconductor layer) shown in FIG. It is a schematic diagram which shows an example of the planar structure of the pixel circuit and the main part of the 1st substrate together with the 1st wiring layer shown in FIG. It is a schematic diagram which shows an example of the plane structure of the 1st wiring layer and the 2nd wiring layer shown in FIG. It is a schematic diagram which shows an example of the plane structure of the 2nd wiring layer and the 3rd wiring layer shown in FIG.
  • FIG. 17A It is a schematic diagram which shows an example of the plane structure of the 3rd wiring layer and the 4th wiring layer shown in FIG. It is a schematic diagram which shows the cross-sectional structure of the main part of the image pickup apparatus shown in FIG. It is a schematic diagram which shows an example of the plane structure of the 2nd substrate shown in FIG. It is a schematic diagram which shows the cross-sectional structure as a comparative example of the main part of the image pickup apparatus shown in FIG. It is a schematic diagram which shows an example of the plane structure of the 2nd substrate shown in FIG. It is a flow chart which shows the manufacturing process of the main part of the image pickup apparatus shown in FIG. It is sectional drawing which shows the process following FIG. 17A. It is sectional drawing which shows the process following FIG. 17B.
  • FIG. 17C It is sectional drawing which shows the process following FIG. 17C. It is a schematic diagram for demonstrating the path of the input signal to the image pickup apparatus shown in FIG. It is a schematic diagram for demonstrating the signal path of the pixel signal of the image pickup apparatus shown in FIG. It is a schematic diagram which shows the cross-sectional structure of the main part of the image pickup apparatus which concerns on the modification 1 of this disclosure. It is a schematic diagram which shows the cross-sectional structure of the main part of the image pickup apparatus which concerns on the modification 2 of this disclosure. It is a schematic diagram which shows the cross-sectional structure of the main part of the image pickup apparatus which concerns on the modification 3 of this disclosure.
  • FIG. 28A It is sectional drawing which shows the process following FIG. 28A. It is sectional drawing which shows the process following FIG. 28B. It is sectional drawing which shows the process following FIG. 28C. It is sectional drawing which shows the process following FIG. 28D. It is sectional drawing which shows the process following FIG. 28E. It is a flow chart which shows the other example of the manufacturing process which concerns on the modification 8 of this disclosure. It is sectional drawing which shows the process following FIG. 29A. It is sectional drawing which shows the process following FIG. 29B. It is sectional drawing which shows the process following FIG. 29C. It is a flow chart which shows the other example of the manufacturing process which concerns on the modification 8 of this disclosure. It is sectional drawing which shows the process following FIG. 30A.
  • FIG. 30B It is sectional drawing which shows the process following FIG. 30B. It is sectional drawing which shows the process following FIG. 30C. It is a flow chart which shows an example of the manufacturing process which concerns on the modification 8 of this disclosure. It is sectional drawing which shows the process following FIG. 31A. It is sectional drawing which shows the process following FIG. 31B. It is sectional drawing which shows the process following FIG. 31C. It is a schematic diagram which shows the cross-sectional structure of the main part of the image pickup apparatus which concerns on 2nd Embodiment of this disclosure. It is a schematic diagram which shows an example of the plane structure of the image pickup apparatus shown in FIG. 32. It is an enlarged view explaining the structure of the main part of the image pickup apparatus shown in FIG. 32.
  • FIG. 35A It is sectional drawing which shows the process following FIG. 35A. It is sectional drawing which shows the process following FIG. 35B. It is sectional drawing which shows the process following FIG. 35C. It is sectional drawing which shows the process following FIG. 35D. It is sectional drawing which shows the process following FIG. 35E. It is sectional drawing which shows the process following FIG. 35F. It is sectional drawing which shows the process following FIG. 35G. It is sectional drawing which shows the process following FIG. 35H. It is a schematic diagram which shows the cross-sectional structure as a comparative example of the main part of the image pickup apparatus shown in FIG. 33.
  • FIG. 39 It is a schematic diagram which shows the cross-sectional structure of the main part of the image pickup apparatus which concerns on the modification 9 of this disclosure. It is a flow chart which shows an example of the manufacturing process of the main part of the image pickup apparatus shown in FIG. 37. It is sectional drawing which shows the process following FIG. 38A. It is sectional drawing which shows the process following FIG. 38B. It is sectional drawing which shows the process following FIG. 38C. It is sectional drawing which shows the process following FIG. 38D. It is a schematic diagram which shows an example of the cross-sectional structure of the main part of the image pickup apparatus which concerns on the modification 10 of this disclosure. It is an enlarged view explaining the structure of the main part of the image pickup apparatus shown in FIG. 39.
  • FIG. 39 It is a flow chart which shows an example of the manufacturing process of the main part of the image pickup apparatus shown in FIG. 39. It is sectional drawing which shows the process following FIG. 41A. It is sectional drawing which shows the process following FIG. 41B. It is sectional drawing which shows the process following FIG. 41C. It is sectional drawing which shows the process following FIG. 41D. It is a schematic diagram which shows the other example of the cross-sectional structure of the main part of the image pickup apparatus which concerns on the modification 10 of this disclosure. It is a schematic diagram which shows the other example of the cross-sectional structure of the main part of the image pickup apparatus which concerns on the modification 10 of this disclosure. It is a schematic diagram which shows an example of the plane structure of the image pickup apparatus which concerns on the modification 11 of this disclosure.
  • FIG. 45A It is sectional drawing which shows the process following FIG. 45B. It is sectional drawing which shows the process following FIG. 45C. It is sectional drawing which shows the process following FIG. 45D. It is sectional drawing which shows the process following FIG. 45E. It is sectional drawing which shows the process following FIG. 45F. It is sectional drawing which shows the process following FIG. 45G. It is sectional drawing which shows the process following FIG. 45H. It is sectional drawing which shows the process following FIG. 45I.
  • FIG. 49 It is a schematic diagram which shows the planar structure of the 1st wiring layer and the main part of the 1st substrate together with the pixel circuit shown in FIG. 49. It is a schematic diagram which shows an example of the plane structure of the 2nd wiring layer together with the 1st wiring layer shown in FIG. It is a schematic diagram which shows an example of the plane structure of the 3rd wiring layer together with the 2nd wiring layer shown in FIG. 51. It is a schematic diagram which shows an example of the plane structure of the 4th wiring layer together with the 3rd wiring layer shown in FIG. 52. It is a schematic diagram which shows one modification of the plane structure of the 1st substrate shown in FIG. 7A.
  • FIG. 7A It is a schematic diagram which shows the planar structure of the 1st wiring layer and the main part of the 1st substrate together with the pixel circuit shown in FIG. 49. It is a schematic diagram which shows an example of the plane structure of the 2nd wiring layer together with the 1st wiring layer shown in FIG. It is a
  • FIG. 5 is a schematic diagram showing an example of a planar configuration of a second substrate (semiconductor layer) laminated on the first substrate shown in FIG. 54. It is a schematic diagram which shows an example of the plane structure of the 1st wiring layer together with the pixel circuit shown in FIG. 55. It is a schematic diagram which shows an example of the plane structure of the 2nd wiring layer together with the 1st wiring layer shown in FIG. 56. It is a schematic diagram which shows an example of the plane structure of the 3rd wiring layer together with the 2nd wiring layer shown in FIG. 57. It is a schematic diagram which shows an example of the plane structure of the 4th wiring layer together with the 3rd wiring layer shown in FIG. 58.
  • FIG. 54 It is a schematic diagram which shows the other example of the planar composition of the 1st substrate shown in FIG. 54. It is a schematic diagram which shows an example of the plane structure of the 2nd substrate (semiconductor layer) laminated on the 1st substrate shown in FIG. 60. It is a schematic diagram which shows an example of the plane structure of the 1st wiring layer together with the pixel circuit shown in FIG. 61. It is a schematic diagram which shows an example of the plane structure of the 2nd wiring layer together with the 1st wiring layer shown in FIG. 62. It is a schematic diagram which shows an example of the plane structure of the 3rd wiring layer together with the 2nd wiring layer shown in FIG. 63.
  • FIG. 64 It is a schematic diagram which shows an example of the plane structure of the 4th wiring layer together with the 3rd wiring layer shown in FIG. 64. It is sectional drawing which shows the other example of the image pickup apparatus shown in FIG. It is a schematic diagram for demonstrating the path of the input signal to the image pickup apparatus shown in FIG. It is a schematic diagram for demonstrating the signal path of the pixel signal of the image pickup apparatus shown in FIG. It is sectional drawing which shows the other example of the image pickup apparatus shown in FIG. It is a figure which shows the other example of the equivalent circuit shown in FIG. It is a plane schematic diagram which shows the other example of the pixel separation part shown in FIG. 7A and the like.
  • FIG. 72 It is a schematic diagram which shows an example of the cross-sectional structure of the main part of the image pickup apparatus which concerns on the modification 19 of this disclosure. It is a schematic diagram which shows an example of the plane structure of the image pickup apparatus shown in FIG. 72. It is a flow chart which shows an example of the manufacturing process of the main part of the image pickup apparatus shown in FIG. 72. It is sectional drawing which shows the process following FIG. 74A. It is sectional drawing which shows the process following FIG. 74B. It is sectional drawing which shows the process following FIG. 74C. It is sectional drawing which shows the process following FIG. 74D. It is sectional drawing which shows the process following FIG. 74E.
  • FIG. 72 It is a flow chart which shows the other example of the manufacturing process of the main part of the image pickup apparatus shown in FIG. 72. It is sectional drawing which shows the process following FIG. 75A. It is sectional drawing which shows the process following FIG. 75B. It is sectional drawing which shows the process following FIG. 75C. It is sectional drawing which shows the process following FIG. 75D. It is sectional drawing which shows the process following FIG. 75E. It is a schematic diagram which shows an example of the cross-sectional structure of the main part of the image pickup apparatus which concerns on the modification 20 of this disclosure. It is a figure which shows an example of the equivalent circuit of the image pickup apparatus shown in FIG. It is a flow chart which shows an example of the manufacturing process of the main part of the image pickup apparatus shown in FIG.
  • FIG. 78A It is sectional drawing which shows the process following FIG. 78A. It is sectional drawing which shows the process following FIG. 78B. It is sectional drawing which shows the process following FIG. 78C.
  • FIG. 78A It is sectional drawing which shows the other example of the cross-sectional structure of the main part of the image pickup apparatus which concerns on the modification 20 of this disclosure. It is a schematic diagram which shows the other example of the cross-sectional structure of the main part of the image pickup apparatus which concerns on the modification 20 of this disclosure. It is a schematic diagram which shows an example of the cross-sectional structure of the main part of the image pickup apparatus which concerns on the modification 21 of this disclosure. It is a schematic diagram which shows an example of the plane structure of the image pickup apparatus shown in FIG. 81.
  • FIG. 81 It is a flow chart which shows an example of the manufacturing process of the main part of the image pickup apparatus shown in FIG. 81. It is sectional drawing which shows the process following FIG. 83A. It is sectional drawing which shows the process following FIG. 83B. It is sectional drawing which shows the process following FIG. 83C. It is sectional drawing which shows the process following FIG. 83D. It is a schematic diagram which shows the other example of the cross-sectional structure of the main part of the image pickup apparatus which concerns on the modification 21 of this disclosure. It is a schematic diagram which shows the other example of the cross-sectional structure of the main part of the image pickup apparatus which concerns on the modification 21 of this disclosure.
  • FIG. 81 It is a schematic diagram which shows the other example of the planar composition of the image pickup apparatus shown in FIG. 81. It is a schematic diagram which shows the other example of the cross-sectional structure of the main part of the image pickup apparatus which concerns on the modification 21 of this disclosure. It is a schematic diagram which shows an example of the cross-sectional structure of the main part of the image pickup apparatus which concerns on the modification 22 of this disclosure. It is a figure which shows an example of the equivalent circuit of the image pickup apparatus shown in FIG. It is a flow chart which shows an example of the manufacturing process of the main part of the image pickup apparatus shown in FIG. It is sectional drawing which shows the process following FIG. 90A. It is sectional drawing which shows the process following FIG. 90B. It is sectional drawing which shows the process following FIG.
  • FIG. 90C It is sectional drawing which shows the process following FIG. 90D. It is sectional drawing which shows the process following FIG. 90E. It is sectional drawing which shows the process following FIG. 90F.
  • FIG. 90D It is sectional drawing which shows the process following FIG. 90D. It is sectional drawing which shows the process following FIG. 90E. It is sectional drawing which shows the process following FIG. 90F.
  • FIG. 90C It is sectional drawing which shows the process following FIG. 90D.
  • FIG. 90E It is sectional drawing which shows the process following FIG. 90F.
  • FIG. 90F It is a schematic diagram which shows the other example of the cross-sectional structure of the main part of the image pickup apparatus which concerns on the modification 22 of this disclosure.
  • FIG. 93 It is a figure which shows an example of the equivalent circuit of the image pickup apparatus shown in FIG. 93.
  • FIG. 95A It is sectional drawing which shows the process following FIG. 95B. It is sectional drawing which shows the process following FIG. 95C. It is sectional drawing which shows the process following FIG. 95D. It is sectional drawing which shows the process following FIG. 95E. It is sectional drawing which shows the process following FIG. 95F. It is a schematic diagram which shows the other example of the cross-sectional structure of the main part of the image pickup apparatus which concerns on the modification 22 of this disclosure.
  • FIG. 88 It is a schematic diagram which shows the other example of the cross-sectional structure of the main part of the image pickup apparatus which concerns on the modification 22 of this disclosure. It is a schematic diagram which shows the other example of the cross-sectional structure of the main part of the image pickup apparatus which concerns on the modification 22 of this disclosure. It is a figure which shows an example of the schematic structure of the image pickup system provided with the image pickup apparatus which concerns on the said Embodiment and the modified example. It is a figure which shows an example of the image pickup procedure of the image pickup system shown in FIG. 88. It is a block diagram which shows an example of the schematic structure of a vehicle control system. It is explanatory drawing which shows an example of the installation position of the vehicle exterior information detection unit and the image pickup unit. It is a figure which shows an example of the schematic structure of an endoscopic surgery system. It is a block diagram which shows an example of the functional structure of a camera head and a CCU.
  • Modification 3 (Other example 2 of the structure of the pixel transistor) 2-4.
  • Modification 4 (Other examples of connection method between floating diffusion and amplification transistor) 2-5.
  • Modification 5 (Other examples of connection method between floating diffusion and amplification transistor) 2-6.
  • Modification 6 (Other example of the structure of the through wiring connecting the floating diffusion and the amplification transistor) 2-7.
  • Modification 7 (Other examples of connection methods between transistors in a pixel circuit) 2-8.
  • Modification 8 (Example of manufacturing method of transistor having Fin structure) 3.
  • 2nd Embodiment Example 2 of an image pickup apparatus having a laminated structure of three substrates and directly connecting a floating diffusion and an amplification transistor by a through wiring). 4.
  • Modification example 4-1 (Example 2 of an image pickup apparatus having a laminated structure of three substrates and directly connecting a floating diffusion and an amplification transistor by a through wiring).
  • Modification 9 (Other example 1 of the structure of the amplification transistor) 4-2.
  • Modification 10 (Other example 2 of the structure of the amplification transistor) 4-3.
  • Modification 11 (Other example 3 of the structure of the amplification transistor) 5.
  • Deformation example 12 (Example 1 of plane configuration) 6.
  • Deformation example 13 (Example 2 of plane configuration) 7.
  • Deformation example 14 (Example 3 of plane configuration) 8.
  • Modification 15 (Example of having a contact portion between substrates in the central portion of the pixel array portion) 9.
  • Modification 16 (Example having a planar type transfer transistor) 10.
  • Modification 17 (Example in which one pixel is connected to one pixel circuit) 11.
  • Modification 18 (configuration example of pixel separation section) 12.
  • Modification 19 (Other examples of connection method between floating diffusion and amplification transistor) 13.
  • Modification 20 (Example of directly connecting the floating diffusion and the reset transistor with through wiring) 14.
  • Modification 21 (Example of electrically connecting transistors of the same potential using polysilicon wiring) 15.
  • Modification 22 (Example in which a plurality of transistors constituting a pixel circuit are formed into two laminated semiconductor layers) 16.
  • Application example (imaging system) 17.
  • FIG. 1 is a block diagram showing an example of a functional configuration of an image pickup device (imaging device 1) according to the first embodiment of the present disclosure.
  • the image pickup apparatus 1 of FIG. 1 includes, for example, an input unit 510A, a row drive unit 520, a timing control unit 530, a pixel array unit 540, a column signal processing unit 550, an image signal processing unit 560, and an output unit 510B.
  • Pixels 541 are repeatedly arranged in an array in the pixel array unit 540. More specifically, a pixel sharing unit 539 including a plurality of pixels is a repeating unit, which is repeatedly arranged in an array consisting of a row direction and a column direction. In the present specification, for convenience, the row direction may be referred to as an H direction, and the column direction orthogonal to the row direction may be referred to as a V direction. In the example of FIG. 1, one pixel sharing unit 539 includes four pixels (pixels 541A, 541B, 541C, 541D). Pixels 541A, 541B, 541C, and 541D each have a photodiode PD (shown in FIG. 6 and the like described later).
  • PD photodiode
  • the pixel sharing unit 539 is a unit that shares one pixel circuit (pixel circuit 210 in FIG. 4 described later). In other words, it has one pixel circuit (pixel circuit 210 described later) for every four pixels (pixels 541A, 541B, 541C, 541D). By operating this pixel circuit in time division, the pixel signals of the pixels 541A, 541B, 541C, and 541D are sequentially read out. Pixels 541A, 541B, 541C, and 541D are arranged in, for example, 2 rows ⁇ 2 columns.
  • the pixel array unit 540 is provided with pixels 541A, 541B, 541C, and 541D, as well as a plurality of row drive signal lines 542 and a plurality of vertical signal lines (column readout lines) 543.
  • the row drive signal line 542 drives the pixels 541 included in each of the plurality of pixel sharing units 539 arranged side by side in the row direction in the pixel array unit 540.
  • each pixel arranged side by side in the row direction is driven.
  • the pixel sharing unit 539 is provided with a plurality of transistors.
  • a plurality of row drive signal lines 542 are connected to one pixel sharing unit 539.
  • a pixel sharing unit 539 is connected to the vertical signal line (column readout line) 543. Pixel signals are read from each of the pixels 541A, 541B, 541C, and 541D included in the pixel sharing unit 539 via the vertical signal line (column read line) 543.
  • the row drive unit 520 is, for example, a row address control unit that determines the position of a row for driving a pixel, in other words, a row decoder unit and a row drive that generates a signal for driving the pixels 541A, 541B, 541C, 541D. Includes circuit section.
  • the column signal processing unit 550 includes, for example, a load circuit unit connected to a vertical signal line 543 and forming a source follower circuit with pixels 541A, 541B, 541C, 541D (pixel sharing unit 539).
  • the column signal processing unit 550 may have an amplifier circuit unit that amplifies the signal read from the pixel sharing unit 539 via the vertical signal line 543.
  • the column signal processing unit 550 may have a noise processing unit. In the noise processing unit, for example, the noise level of the system is removed from the signal read from the pixel sharing unit 539 as a result of photoelectric conversion.
  • the column signal processing unit 550 has, for example, an analog-to-digital converter (ADC).
  • ADC analog-to-digital converter
  • the ADC includes, for example, a comparator section and a counter section.
  • the comparator section the analog signal to be converted and the reference signal to be compared with this are compared.
  • the counter section the time until the comparison result in the comparator section is inverted is measured.
  • the column signal processing unit 550 may include a horizontal scanning circuit unit that controls scanning the read sequence.
  • the timing control unit 530 supplies a signal for controlling the timing to the row drive unit 520 and the column signal processing unit 550 based on the reference clock signal and the timing control signal input to the device.
  • the image signal processing unit 560 is a circuit that performs various signal processing on the data obtained as a result of photoelectric conversion, in other words, the data obtained as a result of the image pickup operation in the image pickup apparatus 1.
  • the image signal processing unit 560 includes, for example, an image signal processing circuit unit and a data holding unit.
  • the image signal processing unit 560 may include a processor unit.
  • An example of signal processing executed by the image signal processing unit 560 is that when the AD-converted imaging data is data obtained by photographing a dark subject, it has many gradations and is data obtained by photographing a bright subject. Is a tone curve correction process that reduces gradation. In this case, it is desirable to store the characteristic data of the tone curve in the data holding unit of the image signal processing unit 560 in advance as to what kind of tone curve the gradation of the imaging data is corrected based on.
  • the input unit 510A is for inputting, for example, the reference clock signal, timing control signal, characteristic data, and the like from outside the device to the image pickup device 1.
  • the timing control signal is, for example, a vertical synchronization signal, a horizontal synchronization signal, or the like.
  • the characteristic data is to be stored in the data holding unit of the image signal processing unit 560, for example.
  • the input unit 510A includes, for example, an input terminal 511, an input circuit unit 512, an input amplitude changing unit 513, an input data conversion circuit unit 514, and a power supply unit (not shown).
  • the input terminal 511 is an external terminal for inputting data.
  • the input circuit unit 512 is for taking the signal input to the input terminal 511 into the image pickup apparatus 1.
  • the input amplitude changing unit 513 the amplitude of the signal captured by the input circuit unit 512 is changed to an amplitude that can be easily used inside the image pickup apparatus 1.
  • the input data conversion circuit unit 514 the arrangement of the data string of the input data is changed.
  • the input data conversion circuit unit 514 is composed of, for example, a serial-parallel conversion circuit. In this serial-parallel conversion circuit, the serial signal received as input data is converted into a parallel signal.
  • the input amplitude changing unit 513 and the input data conversion circuit unit 514 may be omitted.
  • the power supply unit supplies power supplies set to various voltages required inside the image pickup apparatus 1 based on the power supply supplied from the outside to the image pickup apparatus 1.
  • the input unit 510A may be provided with a memory interface circuit that receives data from the external memory device.
  • External memory devices are, for example, flash memory, SRAM, DRAM, and the like.
  • the output unit 510B outputs the image data to the outside of the device.
  • the image data is, for example, image data taken by the image pickup apparatus 1, image data processed by the image signal processing unit 560, or the like.
  • the output unit 510B includes, for example, an output data conversion circuit unit 515, an output amplitude changing unit 516, an output circuit unit 517, and an output terminal 518.
  • the output data conversion circuit unit 515 is composed of, for example, a parallel serial conversion circuit, and in the output data conversion circuit unit 515, the parallel signal used inside the image pickup apparatus 1 is converted into a serial signal.
  • the output amplitude changing unit 516 changes the amplitude of the signal used inside the image pickup apparatus 1. The signal of the changed amplitude becomes easy to use in an external device connected to the outside of the image pickup apparatus 1.
  • the output circuit unit 517 is a circuit that outputs data from the inside of the image pickup device 1 to the outside of the device, and the output circuit section 517 drives the wiring outside the image pickup device 1 connected to the output terminal 518. At the output terminal 518, data is output from the image pickup apparatus 1 to the outside of the apparatus.
  • the output data conversion circuit unit 515 and the output amplitude changing unit 516 may be omitted.
  • the output unit 510B may be provided with a memory interface circuit that outputs data to the external memory device.
  • External memory devices are, for example, flash memory, SRAM, DRAM, and the like.
  • FIG. 2 schematically shows a planar configuration of each of the first substrate 100, the second substrate 200, and the third substrate 300
  • FIG. 3 shows the first substrate 100, the second substrate 200, and the second substrate 200 laminated with each other.
  • the cross-sectional structure of the third substrate 300 is schematically shown.
  • FIG. 3 corresponds to the cross-sectional configuration along line III-III'shown in FIG.
  • the image pickup apparatus 1 is an image pickup apparatus having a three-dimensional structure formed by laminating three substrates (first substrate 100, second substrate 200, and third substrate 300).
  • the first substrate 100 includes a semiconductor layer 100S and a wiring layer 100T.
  • the second substrate 200 includes a semiconductor layer 200S and a wiring layer 200T.
  • the third substrate 300 includes a semiconductor layer 300S and a wiring layer 300T.
  • the wiring included in each of the first substrate 100, the second substrate 200, and the third substrate 300 and the interlayer insulating film around the wiring are combined, and the respective substrates (first substrate 100, second substrate) are used. It is called a wiring layer (100T, 200T, 300T) provided on the substrate 200 and the third substrate 300).
  • the first substrate 100, the second substrate 200, and the third substrate 300 are laminated in this order, and the semiconductor layer 100S, the wiring layer 100T, the semiconductor layer 200S, the wiring layer 200T, the wiring layer 300T, and the semiconductor are laminated in this order.
  • the layers are arranged in the order of 300S.
  • the specific configurations of the first substrate 100, the second substrate 200, and the third substrate 300 will be described later.
  • the arrow shown in FIG. 3 indicates the direction of light L incident on the image pickup apparatus 1.
  • the light incident side in the image pickup apparatus 1 is referred to as “lower”, “lower side”, and “lower”, and the side opposite to the light incident side is referred to as “upper”, “upper side”, and “upper side”.
  • the side of the wiring layer may be referred to as the front surface and the side of the semiconductor layer may be referred to as the back surface of the substrate provided with the semiconductor layer and the wiring layer.
  • the description of the specification is not limited to the above-mentioned name.
  • the image pickup apparatus 1 is, for example, a back-illuminated image pickup apparatus in which light is incident from the back surface side of the first substrate 100 having a photodiode.
  • Both the pixel array unit 540 and the pixel sharing unit 539 included in the pixel array unit 540 are configured by using both the first substrate 100 and the second substrate 200.
  • the first substrate 100 is provided with a plurality of pixels 541A, 541B, 541C, 541D included in the pixel sharing unit 539.
  • Each of these pixels 541 has a photodiode (a photodiode PD described later) and a transfer transistor (transfer transistor TR described later).
  • the second substrate 200 is provided with a pixel circuit (pixel circuit 210 described later) included in the pixel sharing unit 539.
  • the pixel circuit reads out the pixel signal transferred from each of the photodiodes of the pixels 541A, 541B, 541C, and 541D via the transfer transistor, or resets the photodiode.
  • the second substrate 200 has a plurality of row drive signal lines 542 extending in the row direction and a plurality of vertical signal lines 543 extending in the column direction.
  • the second substrate 200 further has a power supply line 544 (such as a power supply line VDD described later) extending in the row direction.
  • the third substrate 300 has, for example, an input unit 510A, a row drive unit 520, a timing control unit 530, a column signal processing unit 550, an image signal processing unit 560, and an output unit 510B.
  • the row drive unit 520 is provided, for example, in a region partially overlapping the pixel array unit 540 in the stacking direction of the first substrate 100, the second substrate 200, and the third substrate 300 (hereinafter, simply referred to as the stacking direction). .. More specifically, the row drive unit 520 is provided in a region overlapping the vicinity of the end portion of the pixel array unit 540 in the H direction in the stacking direction (FIG. 2).
  • the column signal processing unit 550 is provided, for example, in a region partially overlapping the pixel array unit 540 in the stacking direction. More specifically, the column signal processing unit 550 is provided in a region overlapping the vicinity of the end portion of the pixel array unit 540 in the V direction in the stacking direction (FIG. 2).
  • the input unit 510A and the output unit 510B may be arranged in a portion other than the third substrate 300, or may be arranged in, for example, the second substrate 200. Alternatively, the input unit 510A and the output unit 510B may be provided on the back surface (light incident surface) side of the first substrate 100.
  • the pixel circuit provided on the second substrate 200 may be referred to as a pixel transistor circuit, a pixel transistor group, a pixel transistor, a pixel readout circuit, or a readout circuit, as another name.
  • the term “pixel circuit” is used.
  • the first substrate 100 and the second substrate 200 are electrically connected by, for example, through electrodes (through electrodes 120E and 121E in FIG. 6 described later).
  • the second substrate 200 and the third substrate 300 are electrically connected to each other via, for example, contact portions 201, 202, 301, 302.
  • the second substrate 200 is provided with contact portions 201 and 202
  • the third substrate 300 is provided with contact portions 301 and 302.
  • the contact portion 201 of the second substrate 200 is in contact with the contact portion 301 of the third substrate 300
  • the contact portion 202 of the second substrate 200 is in contact with the contact portion 302 of the third substrate 300.
  • the second substrate 200 has a contact region 201R provided with a plurality of contact portions 201 and a contact region 202R provided with a plurality of contact portions 202.
  • the third substrate 300 has a contact region 301R provided with a plurality of contact portions 301 and a contact region 302R provided with a plurality of contact portions 302.
  • the contact regions 201R and 301R are provided between the pixel array unit 540 and the row drive unit 520 in the stacking direction (FIG. 3). In other words, the contact regions 201R and 301R are provided, for example, in a region where the row drive unit 520 (third substrate 300) and the pixel array unit 540 (second substrate 200) overlap in the stacking direction, or in a region near the same. ing.
  • the contact regions 201R and 301R are arranged, for example, at the ends of such regions in the H direction (FIG. 2).
  • the contact region 301R is provided at a position overlapping a part of the row drive unit 520, specifically, the end portion of the row drive unit 520 in the H direction (FIGS. 2 and 3).
  • the contact units 201 and 301 connect, for example, the row drive unit 520 provided on the third substrate 300 and the row drive signal line 542 provided on the second substrate 200.
  • the contact units 201 and 301 may, for example, connect the input unit 510A provided on the third substrate 300 to the power supply line 544 and the reference potential line (reference potential line VSS described later).
  • the contact regions 202R and 302R are provided between the pixel array unit 540 and the column signal processing unit 550 in the stacking direction (FIG. 3).
  • the contact regions 202R and 302R are provided, for example, in a region where the column signal processing unit 550 (third substrate 300) and the pixel array unit 540 (second substrate 200) overlap in the stacking direction, or in a region near the same. ing.
  • the contact regions 202R and 302R are arranged, for example, at the ends of such regions in the V direction (FIG. 2).
  • the contact region 302R is provided at a position overlapping a part of the column signal processing unit 550, specifically, the end of the column signal processing unit 550 in the V direction (FIGS. 2 and 3). ).
  • the contact units 202 and 302 use, for example, a pixel signal (a signal corresponding to the amount of electric charge generated as a result of photoelectric conversion by the photodiode) output from each of the plurality of pixel sharing units 539 of the pixel array unit 540. 3 It is for connecting to the row signal processing unit 550 provided on the substrate 300.
  • the pixel signal is sent from the second substrate 200 to the third substrate 300.
  • FIG. 3 is an example of a cross-sectional view of the image pickup apparatus 1 as described above.
  • the first substrate 100, the second substrate 200, and the third substrate 300 are electrically connected via the wiring layers 100T, 200T, and 300T.
  • the image pickup apparatus 1 has an electrical connection portion that electrically connects the second substrate 200 and the third substrate 300.
  • the contact portions 201, 202, 301, 302 are formed by electrodes made of a conductive material.
  • the conductive material is formed of, for example, a metal material such as copper (Cu), aluminum (Al), gold (Au), and the like.
  • the second substrate and the third substrate are electrically connected by directly joining the wirings formed as electrodes, for example, and the second substrate 200 and the third substrate 300 are connected. Allows input and / or output of signals with.
  • An electrical connection portion for electrically connecting the second substrate 200 and the third substrate 300 can be provided at a desired location.
  • the contact regions may be provided in regions that overlap with the pixel array portion 540 in the stacking direction.
  • the electrical connection portion may be provided in a region that does not overlap with the pixel array portion 540 in the stacking direction. Specifically, it may be provided in a region that overlaps with the peripheral portion arranged outside the pixel array portion 540 in the stacking direction.
  • connection holes H1 and H2 are provided with connection holes H1 and H2, for example.
  • the connection holes H1 and H2 penetrate the first substrate 100 and the second substrate 200 (FIG. 3).
  • the connection holes H1 and H2 are provided outside the pixel array portion 540 (or a portion overlapping the pixel array portion 540) (FIG. 2).
  • the connection hole portion H1 is arranged outside the pixel array portion 540 in the H direction
  • the connection hole portion H2 is arranged outside the pixel array portion 540 in the V direction.
  • the connection hole portion H1 reaches the input portion 510A provided on the third substrate 300
  • the connection hole portion H2 reaches the output portion 510B provided on the third substrate 300.
  • connection holes H1 and H2 may be hollow, or at least a part thereof may contain a conductive material.
  • a bonding wire is connected to an electrode formed as an input unit 510A and / or an output unit 510B.
  • the electrodes formed as the input unit 510A and / or the output unit 510B are connected to the conductive materials provided in the connection holes H1 and H2.
  • the conductive material provided in the connection holes H1 and H2 may be embedded in a part or all of the connection holes H1 and H2, or the conductive material may be formed on the side wall of the connection holes H1 and H2. good.
  • the structure is such that the input unit 510A and the output unit 510B are provided on the third substrate 300, but the structure is not limited to this.
  • the input unit 510A and / or the output unit 510B can be provided on the second board 200 by sending the signal of the third board 300 to the second board 200 via the wiring layers 200T and 300T.
  • the input unit 510A and / or the output unit 510B can be provided on the first substrate 100 by sending the signal of the second substrate 200 to the first substrate 100 via the wiring layers 100T and 200T.
  • FIG. 4 is an equivalent circuit diagram showing an example of the configuration of the pixel sharing unit 539.
  • the pixel sharing unit 539 includes a plurality of pixels 541 (representing four pixels 541 of pixels 541A, 541B, 541C, and 541D in FIG. 4), one pixel circuit 210 connected to the plurality of pixels 541, and pixels. It includes a vertical signal line 543 connected to the circuit 210.
  • the pixel circuit 210 includes, for example, four transistors, specifically, an amplification transistor AMP, a selection transistor SEL, a reset transistor RST, and an FD conversion gain switching transistor FDG.
  • the pixel sharing unit 539 operates the pixel circuit 210 of 1 in a time division manner, so that the pixel signals of the four pixels 541 (pixels 541A, 541B, 541C, 541D) included in the pixel sharing unit 539 are respectively. Are sequentially output to the vertical signal line 543.
  • One pixel circuit 210 is connected to a plurality of pixels 541, and the pixel signal of the plurality of pixels 541 is output in a time division by the one pixel circuit 210. Share the circuit 210.
  • Pixels 541A, 541B, 541C, 541D have components common to each other.
  • the identification number 1 is at the end of the code of the component of the pixel 541A
  • the identification number 2 is at the end of the code of the component of the pixel 541B.
  • An identification number 3 is given to the end of the code of the component of the pixel 541C
  • an identification number 4 is given to the end of the code of the component of the pixel 541D.
  • the identification number at the end of the code of the components of the pixels 541A, 541B, 541C, 541D is omitted.
  • Pixels 541A, 541B, 541C, 541D have, for example, a photodiode PD, a transfer transistor TR electrically connected to the photodiode PD, and a floating diffusion FD electrically connected to the transfer transistor TR.
  • the cathode is electrically connected to the source of the transfer transistor TR
  • the anode is electrically connected to the reference potential line (for example, ground).
  • the photodiode PD photoelectrically converts the incident light and generates an electric charge according to the amount of received light.
  • the transfer transistor TR (transfer transistor TR1, TR2, TR3, TR4) is, for example, an n-type CMOS (Complementary Metal Oxide Semiconductor) transistor.
  • the drain is electrically connected to the floating diffusion FD and the gate is electrically connected to the drive signal line.
  • This drive signal line is a part of a plurality of line drive signal lines 542 (see FIG. 1) connected to one pixel sharing unit 539.
  • the transfer transistor TR transfers the electric charge generated by the photodiode PD to the floating diffusion FD.
  • the floating diffusion FD (floating diffusion FD1, FD2, FD3, FD4) is an n-type diffusion layer region formed in the p-type semiconductor layer.
  • the floating diffusion FD is a charge holding means that temporarily holds the charge transferred from the photodiode PD and is a charge-voltage conversion means that generates a voltage corresponding to the amount of the charge.
  • the four floating diffusion FDs (floating diffusion FD1, FD2, FD3, FD4) included in the pixel sharing unit 539 of 1 are electrically connected to each other, and are the gate of the amplification transistor AMP and the source of the FD conversion gain switching transistor FDG. Is electrically connected to.
  • the drain of the FD conversion gain switching transistor FDG is connected to the source of the reset transistor RST, and the gate of the FD conversion gain switching transistor FDG is connected to the drive signal line.
  • This drive signal line is a part of a plurality of line drive signal lines 542 connected to one pixel sharing unit 539.
  • the drain of the reset transistor RST is connected to the power supply line VDD, and the gate of the reset transistor RST is connected to the drive signal line.
  • This drive signal line is a part of a plurality of line drive signal lines 542 connected to one pixel sharing unit 539.
  • the gate of the amplification transistor AMP is connected to the floating diffusion FD, the drain of the amplification transistor AMP is connected to the power line VDD, and the source of the amplification transistor AMP is connected to the drain of the selection transistor SEL.
  • the source of the selection transistor SEL is connected to the vertical signal line 543, and the gate of the selection transistor SEL is connected to the drive signal line.
  • This drive signal line is a part of a plurality of line drive signal lines 542 connected to one pixel sharing unit 539.
  • the transfer transistor TR transfers the charge of the photodiode PD to the floating diffusion FD when the transfer transistor TR is turned on.
  • the gate of the transfer transistor TR includes, for example, a so-called vertical electrode, and reaches PD from the surface of the semiconductor layer (semiconductor layer 100S in FIG. 6 described later) as shown in FIG. 6 described later. It extends to the depth.
  • the reset transistor RST resets the potential of the floating diffusion FD to a predetermined potential. When the reset transistor RST is turned on, the potential of the floating diffusion FD is reset to the potential of the power supply line VDD.
  • the selection transistor SEL controls the output timing of the pixel signal from the pixel circuit 210.
  • the amplification transistor AMP generates a signal having a voltage corresponding to the level of the electric charge held in the floating diffusion FD as a pixel signal.
  • the amplification transistor AMP is connected to the vertical signal line 543 via the selection transistor SEL.
  • This amplification transistor AMP constitutes a source follower together with a load circuit unit (see FIG. 1) connected to the vertical signal line 543 in the column signal processing unit 550.
  • the selection transistor SEL When the selection transistor SEL is turned on, the amplification transistor AMP outputs the voltage of the floating diffusion FD to the column signal processing unit 550 via the vertical signal line 543.
  • the reset transistor RST, the amplification transistor AMP and the selection transistor SEL are, for example, N-type CMOS transistors.
  • the FD conversion gain switching transistor FDG is used when changing the gain of charge-voltage conversion in the floating diffusion FD.
  • the FD conversion gain switching transistor FDG when the FD conversion gain switching transistor FDG is turned on, the gate capacitance for the FD conversion gain switching transistor FDG increases, so that the overall FD capacitance C increases. On the other hand, when the FD conversion gain switching transistor FDG is turned off, the overall FD capacitance C becomes smaller. In this way, by switching the FD conversion gain switching transistor FDG on and off, the FD capacitance C can be made variable and the conversion efficiency can be switched.
  • the FD conversion gain switching transistor FDG is, for example, an N-type CMOS transistor.
  • the pixel circuit 210 is composed of three transistors, for example, an amplification transistor AMP, a selection transistor SEL, and a reset transistor RST.
  • the pixel circuit 210 has, for example, at least one of pixel transistors such as an amplification transistor AMP, a selection transistor SEL, a reset transistor RST, and an FD conversion gain switching transistor FDG.
  • the selection transistor SEL may be provided between the power supply line VDD and the amplification transistor AMP.
  • the drain of the reset transistor RST is electrically connected to the drain of the power supply line VDD and the selection transistor SEL.
  • the source of the selection transistor SEL is electrically connected to the drain of the amplification transistor AMP, and the gate of the selection transistor SEL is electrically connected to the row drive signal line 542 (see FIG. 1).
  • the source of the amplification transistor AMP (the output end of the pixel circuit 210) is electrically connected to the vertical signal line 543, and the gate of the amplification transistor AMP is electrically connected to the source of the reset transistor RST.
  • the number of pixels 541 sharing one pixel circuit 210 may be other than four. For example, two or eight pixels 541 may share one pixel circuit 210.
  • FIG. 5 shows an example of a connection mode between a plurality of pixel sharing units 539 and a vertical signal line 543.
  • four pixel sharing units 539 arranged in a column direction are divided into four groups, and a vertical signal line 543 is connected to each of the four groups.
  • FIG. 5 shows an example in which each of the four groups has one pixel sharing unit 539 for the sake of brevity, but each of the four groups may include a plurality of pixel sharing units 539. ..
  • the plurality of pixel sharing units 539 arranged in the column direction may be divided into groups including one or a plurality of pixel sharing units 539.
  • a vertical signal line 543 and a column signal processing unit 550 are connected to each of these groups, and pixel signals can be simultaneously read from each group.
  • one vertical signal line 543 may be connected to a plurality of pixel sharing units 539 arranged in the column direction. At this time, pixel signals are sequentially read out in a time division manner from a plurality of pixel sharing units 539 connected to one vertical signal line 543.
  • FIG. 6 shows an example of a cross-sectional configuration in the direction perpendicular to the main surfaces of the first substrate 100, the second substrate 200, and the third substrate 300 of the image pickup apparatus 1.
  • FIG. 6 is schematically shown in order to make it easy to understand the positional relationship of the components, and may differ from the actual cross section.
  • the image pickup apparatus 1 further has a light receiving lens 401 on the back surface side (light incident surface side) of the first substrate 100.
  • a color filter layer (not shown) may be provided between the light receiving lens 401 and the first substrate 100.
  • the light receiving lens 401 is provided for each of the pixels 541A, 541B, 541C, and 541D, for example.
  • the image pickup device 1 is, for example, a back-illuminated image pickup device.
  • the image pickup apparatus 1 has a pixel array unit 540 arranged in the central portion and a peripheral portion 540B arranged outside the pixel array unit 540.
  • the first substrate 100 has an insulating film 111, a fixed charge film 112, a semiconductor layer 100S, and a wiring layer 100T in this order from the light receiving lens 401 side.
  • the semiconductor layer 100S is composed of, for example, a silicon substrate.
  • the semiconductor layer 100S has, for example, a p-well layer 115 in a part of a surface (a surface on the wiring layer 100T side) and its vicinity, and in other regions (a region deeper than the p-well layer 115), It has an n-type semiconductor region 114.
  • the n-type semiconductor region 114 and the p-well layer 115 constitute a pn junction type photodiode PD.
  • the p-well layer 115 is a p-type semiconductor region.
  • FIG. 7A shows an example of the planar configuration of the first substrate 100.
  • FIG. 7A mainly shows the planar configuration of the pixel separation unit 117 of the first substrate 100, the photodiode PD, the floating diffusion FD, the VSS contact region 118, and the transfer transistor TR.
  • the configuration of the first substrate 100 will be described with reference to FIG. 7A.
  • a floating diffusion FD and a VSS contact region 118 are provided near the surface of the semiconductor layer 100S.
  • the floating diffusion FD is composed of an n-type semiconductor region provided in the p-well layer 115.
  • the floating diffusion FDs (floating diffusion FD1, FD2, FD3, FD4) of the pixels 541A, 541B, 541C, and 541D are provided close to each other, for example, in the central portion of the pixel sharing unit 539 (FIG. 7A). Although the details will be described later, the four floating diffusions (floating diffusion FD1, FD2, FD3, FD4) included in the pixel sharing unit 539 are in the first substrate 100 (more specifically, in the wiring layer 100T).
  • the floating diffusion FD is connected from the first substrate 100 to the second substrate 200 (more specifically, from the wiring layer 100T to the wiring layer 200T) via electrical means (through electrode 120E described later). There is.
  • the floating diffusion FD is electrically connected to the gate of the amplification transistor AMP and the source of the FD conversion gain switching transistor FDG by this electric means. There is.
  • the VSS contact region 118 is a region electrically connected to the reference potential line VSS, and is arranged apart from the floating diffusion FD.
  • a floating diffusion FD is arranged at one end in the V direction of each pixel, and a VSS contact region 118 is arranged at the other end (FIG. 7A).
  • the VSS contact region 118 is composed of, for example, a p-type semiconductor region.
  • the VSS contact region 118 is connected to, for example, a ground potential or a fixed potential. As a result, the reference potential is supplied to the semiconductor layer 100S.
  • the first substrate 100 is provided with a transfer transistor TR together with a photodiode PD, a floating diffusion FD, and a VSS contact region 118.
  • the photodiode PD, the floating diffusion FD, the VSS contact region 118, and the transfer transistor TR are provided in each of the pixels 541A, 541B, 541C, and 541D.
  • the transfer transistor TR is provided on the surface side of the semiconductor layer 100S (the side opposite to the light incident surface side, the second substrate 200 side).
  • the transfer transistor TR has a transfer gate TG.
  • the transfer gate TG includes, for example, a horizontal portion TGb facing the surface of the semiconductor layer 100S and a vertical portion TGa provided in the semiconductor layer 100S.
  • the vertical portion TGa extends in the thickness direction of the semiconductor layer 100S. One end of the vertical portion TGa is in contact with the horizontal portion TGb, and the other end is provided in the n-type semiconductor region 114.
  • the horizontal portion TGb of the transfer gate TG extends from a position facing the vertical portion TGa, for example, toward the central portion of the pixel sharing unit 539 in the H direction (FIG. 7A).
  • the position of the through electrode (through electrode TGV described later) reaching the transfer gate TG in the H direction of the through electrode (through electrodes 120E, 121E described later) connected to the floating diffusion FD and VSS contact region 118 Can be brought closer to the position of.
  • the plurality of pixel sharing units 539 provided on the first substrate 100 have the same configuration as each other (FIG. 7A).
  • the semiconductor layer 100S is provided with a pixel separation unit 117 that separates pixels 541A, 541B, 541C, and 541D from each other.
  • the pixel separation portion 117 is formed so as to extend in the normal direction of the semiconductor layer 100S (direction perpendicular to the surface of the semiconductor layer 100S).
  • the pixel separation unit 117 is provided so as to partition the pixels 541A, 541B, 541C, and 541D from each other, and has, for example, a grid-like planar shape (FIGS. 7A and 7B).
  • the pixel separation unit 117 electrically and optically separates the pixels 541A, 541B, 541C, and 541D from each other, for example.
  • the pixel separation unit 117 includes, for example, a light-shielding film 117A and an insulating film 117B.
  • a light-shielding film 117A for example, tungsten (W) or the like is used.
  • the insulating film 117B is provided between the light-shielding film 117A and the p-well layer 115 or the n-type semiconductor region 114.
  • the insulating film 117B is made of, for example, silicon oxide (SiO).
  • the pixel separation unit 117 has, for example, an FTI (Full Trench Isolation) structure and penetrates the semiconductor layer 100S. Although not shown, the pixel separation unit 117 is not limited to the FTI structure penetrating the semiconductor layer 100S.
  • the pixel separation unit 117 extends in the normal direction of the semiconductor layer 100S and is formed in a part of the semiconductor layer 100S.
  • the semiconductor layer 100S is provided with, for example, a first pinning region 113 and a second pinning region 116.
  • the first pinning region 113 is provided near the back surface of the semiconductor layer 100S, and is arranged between the n-type semiconductor region 114 and the fixed charge film 112.
  • the second pinning region 116 is provided on the side surface of the pixel separation unit 117, specifically, between the pixel separation unit 117 and the p-well layer 115 or the n-type semiconductor region 114.
  • the first pinning region 113 and the second pinning region 116 are composed of, for example, a p-type semiconductor region.
  • a fixed charge film 112 having a negative fixed charge is provided between the semiconductor layer 100S and the insulating film 111.
  • the electric field induced by the fixed charge film 112 forms the first pinning region 113 of the hole storage layer at the interface on the light receiving surface (back surface) side of the semiconductor layer 100S.
  • the fixed charge film 112 is formed, for example, by an insulating film having a negative fixed charge.
  • Examples of the material of the insulating film having a negative fixed charge include hafnium oxide, zircon oxide, aluminum oxide, titanium oxide or tantalum oxide.
  • a light-shielding film 117A is provided between the fixed charge film 112 and the insulating film 111.
  • the light-shielding film 117A may be provided continuously with the light-shielding film 117A constituting the pixel separation unit 117.
  • the light-shielding film 117A between the fixed charge film 112 and the insulating film 111 is selectively provided at a position facing the pixel separation portion 117 in the semiconductor layer 100S, for example.
  • the insulating film 111 is provided so as to cover the light-shielding film 117A.
  • the insulating film 111 is made of, for example, silicon oxide.
  • the wiring layer 100T provided between the semiconductor layer 100S and the second substrate 200 has an interlayer insulating film 119, pad portions 120, 121, a passivation film 122, an interlayer insulating film 123, and a bonding film 124 from the semiconductor layer 100S side. It has in this order.
  • the horizontal portion TGb of the transfer gate TG is provided in the wiring layer 100T, for example.
  • the interlayer insulating film 119 is provided over the entire surface of the semiconductor layer 100S and is in contact with the semiconductor layer 100S.
  • the interlayer insulating film 119 is made of, for example, a silicon oxide film.
  • the configuration of the wiring layer 100T is not limited to the above, and may be any configuration having a wiring and an insulating film.
  • FIG. 7B shows the configurations of the pad portions 120 and 121 together with the planar configuration shown in FIG. 7A.
  • the pad portions 120 and 121 are provided in a selective region on the interlayer insulating film 119.
  • the pad portion 120 is for connecting the floating diffusion FDs (floating diffusion FD1, FD2, FD3, FD4) of the pixels 541A, 541B, 541C, and 541D to each other.
  • the pad unit 120 is arranged, for example, for each pixel sharing unit 539 in the central portion of the pixel sharing unit 539 in a plan view (FIG. 7B).
  • the pad portion 120 is provided so as to straddle the pixel separation portion 117, and is arranged so as to be superimposed on at least a part of each of the floating diffusion FD1, FD2, FD3, and FD4 (FIGS. 6 and 7B).
  • the pad unit 120 includes at least a part of each of a plurality of floating diffusion FDs (floating diffusion FD1, FD2, FD3, FD4) sharing the pixel circuit 210, and a plurality of photodiodes sharing the pixel circuit 210.
  • the interlayer insulating film 119 is provided with a connection via 120C for electrically connecting the pad portion 120 and the floating diffusion FD1, FD2, FD3, and FD4.
  • the connection via 120C is provided in each of the pixels 541A, 541B, 541C, and 541D. For example, by embedding a part of the pad portion 120 in the connecting via 120C, the pad portion 120 and the floating diffusion FD1, FD2, FD3, and FD4 are electrically connected.
  • the pad portion 121 is for connecting a plurality of VSS contact regions 118 to each other.
  • the VSS contact area 118 provided in the pixels 541C and 541D of one of the pixel sharing units 539 adjacent to each other in the V direction and the VSS contact area 118 provided in the pixels 541A and 541B of the other pixel sharing unit 539 are pads. It is electrically connected by the unit 121.
  • the pad portion 121 is provided so as to straddle the pixel separation portion 117, for example, and is arranged so as to be superimposed on at least a part of each of these four VSS contact regions 118.
  • the pad portion 121 is a semiconductor with respect to at least a part of each of the plurality of VSS contact regions 118 and at least a part of the pixel separation portion 117 formed between the plurality of VSS contact regions 118. It is formed in a region overlapping in a direction perpendicular to the surface of the layer 100S.
  • the interlayer insulating film 119 is provided with a connection via 121C for electrically connecting the pad portion 121 and the VSS contact region 118.
  • the connection via 121C is provided in each of the pixels 541A, 541B, 541C, and 541D.
  • the pad portion 121 and the VSS contact region 118 are electrically connected by embedding a part of the pad portion 121 in the connection via 121C.
  • the pad portions 120 and the pad portions 121 of each of the plurality of pixel sharing units 539 arranged in the V direction are arranged at substantially the same position in the H direction (FIG. 7B).
  • the pad portion 120 By providing the pad portion 120, it is possible to reduce the wiring for connecting each floating diffusion FD to the pixel circuit 210 (for example, the gate electrode of the amplification transistor AMP) in the entire chip. Similarly, by providing the pad portion 121, it is possible to reduce the wiring that supplies the potential to each VSS contact region 118 in the entire chip. This makes it possible to reduce the area of the entire chip, suppress electrical interference between wirings in miniaturized pixels, and / or reduce costs by reducing the number of parts.
  • the pad portions 120 and 121 can be provided at desired positions on the first substrate 100 and the second substrate 200. Specifically, the pad portions 120 and 121 can be provided in either the wiring layer 100T or the insulating region 212 of the semiconductor layer 200S. When the wiring layer 100T is provided, the pad portions 120 and 121 may be brought into direct contact with the semiconductor layer 100S. Specifically, the pad portions 120 and 121 may be directly connected to at least a part of each of the floating diffusion FD and / or the VSS contact region 118.
  • connection vias 120C and 121C are provided from each of the floating diffusion FD and / or VSS contact region 118 connected to the pad portions 120 and 121, and the pad portion 120 is provided at a desired position in the insulating region 212 of the wiring layer 100T and the semiconductor layer 200S. , 121 may be provided.
  • the wiring connected to the floating diffusion FD and / or the VSS contact region 118 in the insulating region 212 of the semiconductor layer 200S can be reduced.
  • the area of the insulating region 212 for forming the through wiring for connecting the floating diffusion FD to the pixel circuit 210 in the second substrate 200 forming the pixel circuit 210 can be reduced. Therefore, a large area of the second substrate 200 forming the pixel circuit 210 can be secured. By securing the area of the pixel circuit 210, the pixel transistor can be formed large, and it is possible to contribute to the improvement of image quality by reducing noise and the like.
  • the floating diffusion FD and / or the VSS contact region 118 is preferably provided in each pixel 541. Therefore, by using the configuration of the pad units 120 and 121, the first The wiring connecting the board 100 and the second board 200 can be significantly reduced.
  • the pad portion 120 to which a plurality of floating diffusion FDs are connected and the pad portion 121 to which a plurality of VSS contact regions 118 are connected are alternately arranged linearly in the V direction. .. Further, the pad portions 120 and 121 are formed at positions surrounded by a plurality of photodiode PDs, a plurality of transfer gates TGs, and a plurality of floating diffusion FDs.
  • the pad portions 120 and 121 are formed at positions surrounded by a plurality of photodiode PDs, a plurality of transfer gates TGs, and a plurality of floating diffusion FDs.
  • the pad portions 120 and 121 are made of, for example, polyvinyl (PolySi), more specifically, doped polyvinyl silicon to which impurities are added.
  • the pad portions 120 and 121 are preferably made of a conductive material having high heat resistance such as polysilicon, tungsten (W), titanium (Ti) and titanium nitride (TiN). This makes it possible to form the pixel circuit 210 after the semiconductor layer 200S of the second substrate 200 is bonded to the first substrate 100. The reason for this will be described below.
  • a method of forming the pixel circuit 210 after bonding the semiconductor layers 200S of the first substrate 100 and the second substrate 200 is referred to as a first manufacturing method.
  • the pixel circuit 210 is formed on the second substrate 200 and then bonded to the first substrate 100 (hereinafter referred to as the second manufacturing method).
  • the second manufacturing method electrodes for electrical connection are previously formed on the surface of the first substrate 100 (the surface of the wiring layer 100T) and the surface of the second substrate 200 (the surface of the wiring layer 200T). ..
  • the electrodes for electrical connection formed on the surface of the first substrate 100 and the surface of the second substrate 200 come into contact with each other. As a result, an electrical connection is formed between the wiring included in the first substrate 100 and the wiring included in the second substrate 200.
  • the image pickup apparatus 1 using the second manufacturing method, for example, it is possible to manufacture the image pickup device 1 by using an appropriate process according to the respective configurations of the first substrate 100 and the second substrate 200. It is possible to manufacture high-quality, high-performance imaging devices.
  • the first substrate 100 and the second substrate 200 when the first substrate 100 and the second substrate 200 are bonded, an alignment error may occur due to the manufacturing device for bonding.
  • the first substrate 100 and the second substrate 200 have a diameter of, for example, about several tens of centimeters, and when the first substrate 100 and the second substrate 200 are bonded together, the first substrate 100 and the first substrate 200 are bonded together. 2
  • expansion and contraction of the substrate may occur in the microscopic region of each part of the substrate 200. The expansion and contraction of the substrates is caused by a slight shift in the timing at which the substrates come into contact with each other.
  • the second manufacturing method it is preferable to take measures so that the electrodes of the first substrate 100 and the second substrate 200 are in contact with each other even if such an error occurs. Specifically, at least one of the electrodes of the first substrate 100 and the second substrate 200, preferably both, is increased in consideration of the above error. Therefore, when the second manufacturing method is used, for example, the size of the electrode formed on the surface of the first substrate 100 or the second substrate 200 (the size in the plane direction of the substrate) is the size of the first substrate 100 or the second substrate 200. It is larger than the size of the internal electrode extending from the inside of the substrate 200 to the surface in the thickness direction.
  • the pad portions 120 and 121 with a heat-resistant conductive material, the above-mentioned first manufacturing method can be used.
  • the first manufacturing method after forming the first substrate 100 including the photodiode PD, the transfer transistor TR, and the like, the first substrate 100 and the second substrate 200 (semiconductor layer 2000S) are bonded together. At this time, the pattern of the active element, the wiring layer, and the like constituting the pixel circuit 210 is not formed in the second substrate 200. Since the second substrate 200 is in a state before forming a pattern, even if an error occurs in the bonding position when the first substrate 100 and the second substrate 200 are bonded, the bonding error causes the bonding error.
  • the pattern of the second substrate 200 is formed after the first substrate 100 and the second substrate 200 are bonded together.
  • the pattern formed on the first substrate is formed as a target for alignment.
  • the error in the bonding position between the first substrate 100 and the second substrate 200 does not pose a problem in manufacturing the image pickup apparatus 1 in the first manufacturing method.
  • the error caused by the expansion and contraction of the substrate caused by the second manufacturing method does not pose a problem in manufacturing the image pickup apparatus 1 in the first manufacturing method.
  • the first manufacturing method after the first substrate 100 and the second substrate 200 (semiconductor layer 200S) are bonded together in this way, an active element is formed on the second substrate 200.
  • through electrodes 120E and 121E and through electrodes TGV are formed.
  • a through electrode pattern is formed from above the second substrate 200 by using reduced projection exposure by an exposure apparatus. Since the reduced exposure projection is used, even if an error occurs in the alignment between the second substrate 200 and the exposure apparatus, the magnitude of the error is the error of the second manufacturing method in the second substrate 200. It is only a fraction (the reciprocal of the reduced exposure projection magnification). Therefore, by configuring the image pickup apparatus 1 using the first manufacturing method, it becomes easy to align the elements formed on the first substrate 100 and the second substrate 200, and the quality and performance are high. It is possible to manufacture various image pickup devices.
  • the image pickup apparatus 1 manufactured by using the first manufacturing method has different characteristics from the image pickup apparatus manufactured by the second manufacturing method.
  • the through electrodes 120E, 121E, and TGV have a substantially constant thickness (board) from the second board 200 to the first board 100. The size in the plane direction).
  • the through electrodes 120E, 121E, and TGV have a tapered shape, they have a tapered shape having a constant inclination.
  • the image pickup apparatus 1 having such through electrodes 120E, 121E, and TGV tends to make the pixel 541 finer.
  • an active element is formed on the second substrate 200 after the first substrate 100 and the second substrate 200 (semiconductor layer 200S) are bonded to each other.
  • One substrate 100 is also affected by the heat treatment required for forming the active element. Therefore, as described above, it is preferable to use a conductive material having high heat resistance for the pad portions 120 and 121 provided on the first substrate 100.
  • a material having a higher melting point that is, higher heat resistance
  • a conductive material having high heat resistance such as doped polysilicon, tungsten, titanium or titanium nitride is used for the pad portions 120 and 121. This makes it possible to manufacture the image pickup apparatus 1 by using the first manufacturing method.
  • the passivation film 122 is provided over the entire surface of the semiconductor layer 100S so as to cover the pad portions 120 and 121, for example (FIG. 6).
  • the passivation film 122 is composed of, for example, a silicon nitride (SiN) film.
  • the interlayer insulating film 123 covers the pad portions 120 and 121 with the passivation film 122 in between.
  • the interlayer insulating film 123 is provided over the entire surface of the semiconductor layer 100S, for example.
  • the interlayer insulating film 123 is made of, for example, a silicon oxide (SiO) film.
  • the bonding film 124 is provided on the bonding surface between the first substrate 100 (specifically, the wiring layer 100T) and the second substrate 200.
  • the bonding film 124 is in contact with the second substrate 200.
  • the bonding film 124 is provided over the entire main surface of the first substrate 100.
  • the bonding film 124 is composed of, for example, a silicon nitride film or a silicon oxide film.
  • the light receiving lens 401 faces the semiconductor layer 100S with the fixed charge film 112 and the insulating film 111 in between (FIG. 6).
  • the light receiving lens 401 is provided, for example, at a position facing the photodiode PD of each of the pixels 541A, 541B, 541C, and 541D.
  • the second substrate 200 has a semiconductor layer 200S and a wiring layer 200T in this order from the first substrate 100 side.
  • the semiconductor layer 200S is configured to include, for example, a silicon substrate.
  • the well region 211 is provided in the thickness direction.
  • the well region 211 is, for example, a p-type semiconductor region.
  • the second substrate 200 is provided with a pixel circuit 210 arranged for each pixel sharing unit 539.
  • the pixel circuit 210 is provided, for example, on the surface side (wiring layer 200T side) of the semiconductor layer 200S.
  • the second substrate 200 is bonded to the first substrate 100 so that the back surface side (semiconductor layer 200S side) of the second substrate 200 faces the front surface side (wiring layer 100T side) of the first substrate 100. ing. That is, the second substrate 200 is attached to the first substrate 100 by face-to-back.
  • FIGS. 8 and 9 to 12 schematically show an example of the planar configuration of the second substrate 200.
  • FIG. 8 shows the configuration of the pixel circuit 210 provided near the surface of the semiconductor layer 200S.
  • FIG. 9 schematically shows the configuration of each part of the wiring layer 200T (specifically, the first wiring layer W1 described later), the semiconductor layer 200S connected to the wiring layer 200T, and the first substrate 100.
  • 10 to 12 show an example of the planar configuration of the wiring layer 200T.
  • the configuration of the second substrate 200 will be described with reference to FIGS. 8 and 9 to 12. In FIGS.
  • the outer shape of the photodiode PD (the boundary between the pixel separation unit 117 and the photodiode PD) is represented by a broken line, and the semiconductor layer 200S and the element separation of the portion overlapping the gate electrode of each transistor constituting the pixel circuit 210 are separated.
  • the boundary with the region 213 or the insulating region 212 is represented by a dotted line.
  • a boundary between the semiconductor layer 200S and the element separation region 213 and a boundary between the element separation region 213 and the insulation region 212 are provided on one side in the channel width direction.
  • the second substrate 200 is provided with an insulating region 212 for dividing the semiconductor layer 200S and an element separation region 213 provided in a part of the semiconductor layer 200S in the thickness direction (FIG. 6).
  • an insulating region 212 for dividing the semiconductor layer 200S and an element separation region 213 provided in a part of the semiconductor layer 200S in the thickness direction (FIG. 6).
  • through electrodes 120E, 121E and through electrodes TGV of two pixel sharing units 539 connected to the two pixel circuits 210 in an insulating region 212 provided between two pixel circuits 210 adjacent to each other in the H direction Through electrodes TGV1, TGV2, TGV3, TGV4 are arranged (FIG. 9).
  • the insulating region 212 has substantially the same thickness as the thickness of the semiconductor layer 200S (FIG. 6).
  • the semiconductor layer 200S is divided by the insulating region 212.
  • Through electrodes 120E and 121E and through electrodes TGV are arranged in this insulating region 212.
  • the insulating region 212 is made of, for example, silicon oxide.
  • Through silicon vias 120E and 121E are provided so as to penetrate the insulating region 212 in the thickness direction.
  • the upper ends of the through electrodes 120E and 121E are connected to the wiring of the wiring layer 200T (first wiring layer W1, second wiring layer W2, third wiring layer W3, and fourth wiring layer W4, which will be described later).
  • the through electrodes 120E and 121E are provided so as to penetrate the insulating region 212, the bonding film 124, the interlayer insulating film 123 and the passivation film 122, and their lower ends are connected to the pad portions 120 and 121 (FIG. 6).
  • the through electrode 120E is for electrically connecting the pad portion 120 and the pixel circuit 210.
  • the floating diffusion FD of the first substrate 100 is electrically connected to the pixel circuit 210 of the second substrate 200 by the through electrode 120E.
  • the through electrode 121E is for electrically connecting the pad portion 121 and the reference potential line VSS of the wiring layer 200T. That is, the VSS contact region 118 of the first substrate 100 is electrically connected to the reference potential line VSS of the second substrate 200 by the through electrode 121E.
  • the through silicon via TGV is provided so as to penetrate the insulating region 212 in the thickness direction.
  • the upper end of the through silicon via TGV is connected to the wiring of the wiring layer 200T.
  • the through electrode TGV is provided so as to penetrate the insulating region 212, the bonding film 124, the interlayer insulating film 123, the passivation film 122, and the interlayer insulating film 119, and the lower end thereof is connected to the transfer gate TG (FIG. 6).
  • Such a through electrode TGV includes the transfer gate TG (transfer gate TG1, TG2, TG3, TG4) of each of the pixels 541A, 541B, 541C, and 541D, and the wiring of the wiring layer 200T (a part of the row drive signal line 542, specifically.
  • the purpose is to electrically connect the wiring TRG1, TRG2, TRG3, TRG4) of FIG. 11 to be described later. That is, the transfer gate TG of the first substrate 100 is electrically connected to the wiring TRG of the second substrate 200 by the through electrode TGV, and a drive signal is sent to each of the transfer transistors TR (transfer transistors TR1, TR2, TR3, TR4). It is designed to be used.
  • the insulating region 212 is an region for insulating the through electrodes 120E and 121E and the through electrodes TGV for electrically connecting the first substrate 100 and the second substrate 200 from the semiconductor layer 200S.
  • through electrodes 120E and 121E and through electrodes TGV (through electrodes TGV) connected to the two pixel circuits 210 in an insulating region 212 provided between two pixel circuits 210 (pixel sharing unit 539) adjacent to each other in the H direction.
  • Electrodes TGV1, TGV2, TGV3, TGV4 are arranged.
  • the insulating region 212 is provided, for example, extending in the V direction (FIGS. 8 and 9).
  • the position of the through electrode TGV in the H direction is closer to the position of the through electrodes 120E and 121E in the H direction than the position of the vertical portion TGa. They are arranged (FIGS. 7A, 9).
  • the through electrodes TGV are arranged at substantially the same positions as the through electrodes 120E and 120E in the H direction.
  • the through electrodes 120E and 121E and the through electrodes TGV can be collectively provided in the insulating region 212 extending in the V direction.
  • the through electrode TGV is formed substantially directly above the vertical portion TGa, and for example, the through electrode TGV is arranged substantially at the center of each pixel 541 in the H direction and the V direction. At this time, the positions of the through electrodes TGV in the H direction and the positions of the through electrodes 120E and 121E in the H direction are significantly deviated from each other.
  • An insulating region 212 is provided around the through electrodes TGV and the through electrodes 120E and 121E in order to electrically insulate them from the adjacent semiconductor layer 200S.
  • the layout in which the through electrodes 120E and 121E and the through electrodes TGV are collectively arranged in the insulating region 212 extending in the V direction can increase the size of the semiconductor layer 200S in the H direction. Therefore, it is possible to secure a large area of the semiconductor element forming region in the semiconductor layer 200S. This makes it possible, for example, to increase the size of the amplification transistor AMP and suppress noise.
  • the pixel sharing unit 539 electrically connects between the floating diffusion FDs provided in each of the plurality of pixels 541, and the plurality of pixels 541 are one pixel circuit 210.
  • the electrical connection between the floating diffusion FDs is made by a pad portion 120 provided on the first substrate 100 (FIGS. 6 and 7B).
  • the electrical connection portion (pad portion 120) provided on the first substrate 100 and the pixel circuit 210 provided on the second substrate 200 are electrically connected via one through electrode 120E.
  • the pixel sharing unit 539 is provided with four through electrodes connected to each of the floating diffusion FD1, FD2, FD3, and FD4. Therefore, in the second substrate 200, the number of through electrodes penetrating the semiconductor layer 200S increases, and the insulating region 212 that insulates the periphery of these through electrodes becomes large.
  • the structure in which the pad portion 120 is provided on the first substrate 100 can reduce the number of through electrodes and reduce the insulating region 212. Therefore, it is possible to secure a large area of the semiconductor element forming region in the semiconductor layer 200S. This makes it possible, for example, to increase the size of the amplification transistor AMP and suppress noise.
  • the element separation region 213 is provided on the surface side of the semiconductor layer 200S.
  • the element separation region 213 has an STI (Shallow Trench Isolation) structure.
  • the semiconductor layer 200S is dug in the thickness direction (perpendicular to the main surface of the second substrate 200), and an insulating film is embedded in the dug.
  • This insulating film is made of, for example, silicon oxide.
  • the element separation region 213 separates the elements of the plurality of transistors constituting the pixel circuit 210 according to the layout of the pixel circuit 210. Below the element separation region 213 (deep part of the semiconductor layer 200S), the semiconductor layer 200S (specifically, the well region 211) extends.
  • a pixel sharing unit 539 is provided across both the first substrate 100 and the second substrate 200.
  • the outer shape of the pixel sharing unit 539 provided on the first substrate 100 and the outer shape of the pixel sharing unit 539 provided on the second board 200 are different from each other.
  • the outlines of the pixels 541A, 541B, 541C, and 541D are represented by alternate long and short dash lines, and the outline shape of the pixel sharing unit 539 is represented by a thick line.
  • the pixel sharing unit 539 of the first substrate 100 has two pixels 541 (pixels 541A and 541B) arranged adjacent to each other in the H direction and two pixels 541 (pixels 541A and 541B) arranged adjacent to the two pixels 541 (pixels 541A and 541B) adjacent to each other in the H direction. It is composed of pixels 541C, 541D).
  • the pixel sharing unit 539 of the first substrate 100 is composed of four pixels 541 of two adjacent rows ⁇ 2 columns, and the pixel sharing unit 539 of the first substrate 100 has a substantially square outer shape. ing.
  • a pixel sharing unit 539 has a 2-pixel pitch in the H direction (pitch corresponding to two pixels 541) and a two-pixel pitch in the V direction (for two pixels 541). Corresponding pitch), are arranged adjacent to each other.
  • the outlines of the pixels 541A, 541B, 541C, and 541D are represented by alternate long and short dash lines, and the outline shape of the pixel sharing unit 539 is represented by a thick line.
  • the external shape of the pixel sharing unit 539 of the second substrate 200 is smaller than the pixel sharing unit 539 of the first substrate 100 in the H direction and larger than the pixel sharing unit 539 of the first substrate 100 in the V direction. ..
  • the pixel sharing unit 539 of the second substrate 200 is formed with a size (region) corresponding to one pixel in the H direction and a size corresponding to four pixels in the V direction. ing. That is, the pixel sharing unit 539 of the second substrate 200 is formed in a size corresponding to the pixels arranged in adjacent 1 row ⁇ 4 columns, and the pixel sharing unit 539 of the second substrate 200 is substantially rectangular. It has an outer shape.
  • each pixel circuit 210 the selection transistor SEL, the amplification transistor AMP, the reset transistor RST, and the FD conversion gain switching transistor FDG are arranged side by side in the V direction in this order (FIG. 8).
  • the outer shape of each pixel circuit 210 in a substantially rectangular shape as described above, four transistors (selection transistor SEL, amplification transistor AMP, reset transistor RST and FD conversion) are provided in one direction (V direction in FIG. 8).
  • Gain switching transistors FDG) can be arranged side by side.
  • the drain of the amplification transistor AMP and the drain of the reset transistor RST can be shared in one diffusion region (diffusion region connected to the power supply line VDD).
  • each pixel circuit 210 it is possible to provide the formation region of each pixel circuit 210 in a substantially square shape. In this case, two transistors are arranged along one direction, and it becomes difficult to share the drain of the amplification transistor AMP and the drain of the reset transistor RST in one diffusion region. Therefore, by providing the formation region of the pixel circuit 210 in a substantially rectangular shape, it becomes easy to arrange the four transistors in close proximity to each other, and the formation region of the pixel circuit 210 can be reduced. That is, the pixels can be miniaturized. Further, when it is not necessary to reduce the formation region of the pixel circuit 210, it is possible to increase the formation region of the amplification transistor AMP and suppress noise.
  • a VSS contact region 218 connected to the reference potential line VSS is provided. ..
  • the VSS contact region 218 is composed of, for example, a p-type semiconductor region.
  • the VSS contact region 218 is electrically connected to the VSS contact region 118 of the first substrate 100 (semiconductor layer 100S) via the wiring of the wiring layer 200T and the through silicon via 121E.
  • the VSS contact region 218 is provided at a position adjacent to the source of the FD conversion gain switching transistor FDG, for example, with the element separation region 213 in between (FIG. 8).
  • one of the pixel sharing units 539 (for example, the upper side of the paper in FIG. 7B) is the two pixel sharing units arranged in the H direction of the second substrate 200. It is connected to the pixel sharing unit 539 of one of the 539s (for example, the left side of the paper in FIG. 8).
  • the other pixel sharing unit 539 for example, the lower side of the paper in FIG. 7B
  • the internal layout of one pixel sharing unit 539 changes the internal layout of the other pixel sharing unit 539 in the V direction and H. It is almost equal to the layout flipped in the direction. The effects obtained by this layout will be described below.
  • each pad portion 120 is a central portion of the external shape of the pixel sharing unit 539, that is, a central portion in the V direction and the H direction of the pixel sharing unit 539. (Fig. 7B).
  • the pixel sharing unit 539 of the second substrate 200 has a substantially rectangular outer shape that is long in the V direction as described above, for example, the amplification transistor AMP connected to the pad portion 120 has pixel sharing.
  • the unit 539 is arranged at a position shifted above the paper surface from the center in the V direction.
  • the amplification transistor AMP of one pixel sharing unit 539 and the pad portion 120 (for example, on the upper side of the paper in FIG. 7B).
  • the distance from the pad portion 120) of the pixel sharing unit 539 is relatively short.
  • the distance between the amplification transistor AMP of the other pixel sharing unit 539 and the pad portion 120 (for example, the pad portion 120 of the pixel sharing unit 539 on the lower side of the paper in FIG. 7B) becomes long. Therefore, the area of wiring required for connecting the amplification transistor AMP and the pad portion 120 becomes large, and the wiring layout of the pixel sharing unit 539 may be complicated. This may affect the miniaturization of the image pickup apparatus 1.
  • the internal layouts of the two pixel sharing units 539 are inverted at least in the V direction, so that the amplification transistors AMP of both of these two pixel sharing units 539 can be used.
  • the distance from the pad portion 120 can be shortened. Therefore, the image pickup device 1 can be easily miniaturized as compared with the configuration in which the internal layouts of the two pixel sharing units 539 arranged in the H direction of the second substrate 200 are the same.
  • the plane layout of each of the plurality of pixel sharing units 539 of the second substrate 200 is symmetrical in the range shown in FIG. 8, but if the layout of the first wiring layer W1 shown in FIG. 9 to be described later is included, It becomes asymmetrical.
  • the internal layouts of the two pixel sharing units 539 arranged in the H direction of the second substrate 200 are reversed in the H direction as well.
  • the two pixel sharing units 539 arranged in the H direction of the second substrate 200 are connected to the pad portions 120 and 121 of the first substrate 100, respectively.
  • the pad portions 120 and 121 are arranged at the center of the two pixel sharing units 539 arranged in the H direction of the second substrate 200 in the H direction (between the two pixel sharing units 539 arranged in the H direction).
  • the positions of the outlines of the pixel sharing unit 539 of the second substrate 200 do not have to be aligned with the positions of any of the outlines of the pixel sharing unit 539 of the first substrate 100.
  • the outer shape of one side in the V direction for example, the upper side of the paper surface in FIG. 9.
  • the line is arranged outside one outline in the V direction of the pixel sharing unit 539 (for example, the upper side of the paper surface of FIG. 7B) of the corresponding first substrate 100.
  • the other pixel sharing unit 539 in the V direction (for example, the lower side of the paper surface in FIG. 9).
  • the outline is arranged outside the other outline in the V direction of the pixel sharing unit 539 (for example, the lower side of the paper surface of FIG. 7B) of the corresponding first substrate 100.
  • the positions of the outlines of the plurality of pixel sharing units 539 of the second substrate 200 do not have to be aligned with each other.
  • the two pixel sharing units 539 arranged in the H direction of the second substrate 200 are arranged so that the positions of the outer lines in the V direction are displaced. This makes it possible to shorten the distance between the amplification transistor AMP and the pad unit 120. Therefore, it becomes easy to miniaturize the image pickup apparatus 1.
  • the pixel sharing unit 539 of the first substrate 100 has the size of two pixels 541 in the H direction and the size of two pixels 541 in the V direction (FIG. 7B).
  • the pixel sharing unit 539 having a size corresponding to these four pixels 541 has a two-pixel pitch in the H direction (a pitch corresponding to two pixels 541) and , 2 pixel pitches (pitches corresponding to two pixels 541) in the V direction, are arranged adjacently and repeatedly.
  • the pixel array unit 540 of the first substrate 100 may be provided with a pair of pixel sharing units 539 in which two pixel sharing units 539 are arranged adjacent to each other in the V direction.
  • the pair of pixel sharing units 539 has a 2-pixel pitch in the H direction (a pitch corresponding to two pixels 541) and a 4-pixel pitch in the V direction (pitch corresponding to two pixels 541). (Pitch corresponding to four pixels 541), and they are repeatedly arranged adjacent to each other.
  • the pixel sharing unit 539 of the second substrate 200 has the size of one pixel 541 in the H direction and the size of four pixels 541 in the V direction (FIG. 9).
  • the pixel array unit 540 of the second substrate 200 is provided with a pair of pixel sharing units 539 including two pixel sharing units 539 having a size corresponding to the four pixels 541.
  • the pixel sharing unit 539 is arranged adjacent to each other in the H direction and is arranged so as to be offset in the V direction.
  • the pair of pixel sharing units 539 has a 2-pixel pitch in the H direction (a pitch corresponding to two pixels 541) and a 4-pixel pitch in the V direction (pitch corresponding to two pixels 541). Pixels corresponding to four pixels 541), which are repeatedly arranged adjacent to each other without gaps.
  • the wiring layer 200T includes, for example, a passivation film 221, an interlayer insulating film 222, and a plurality of wirings (first wiring layer W1, second wiring layer W2, third wiring layer W3, and fourth wiring layer W4).
  • the passivation film 221 is in contact with the surface of the semiconductor layer 200S, for example, and covers the entire surface of the semiconductor layer 200S.
  • the passivation film 221 covers the gate electrodes of the selection transistor SEL, the amplification transistor AMP, the reset transistor RST, and the FD conversion gain switching transistor FDG.
  • the interlayer insulating film 222 is provided between the passivation film 221 and the third substrate 300.
  • a plurality of wirings (first wiring layer W1, second wiring layer W2, third wiring layer W3, fourth wiring layer W4) are separated by the interlayer insulating film 222.
  • the interlayer insulating film 222 is made of, for example, silicon oxide.
  • the wiring layer 200T is provided with a first wiring layer W1, a second wiring layer W2, a third wiring layer W3, a fourth wiring layer W4, and contact portions 201 and 202 in this order from the semiconductor layer 200S side.
  • the interlayer insulating film 222 is provided with a plurality of connecting portions for connecting the first wiring layer W1, the second wiring layer W2, the third wiring layer W3, or the fourth wiring layer W4, and their lower layers.
  • the connecting portion is a portion in which a conductive material is embedded in a connection hole provided in the interlayer insulating film 222.
  • the interlayer insulating film 222 is provided with a connection portion 218V for connecting the first wiring layer W1 and the VSS contact region 218 of the semiconductor layer 200S.
  • the hole diameter of the connecting portion connecting the elements of the second substrate 200 is different from the hole diameters of the through silicon vias 120E and 121E and the through silicon via TGV.
  • the hole diameters of the connection holes connecting the elements of the second substrate 200 are smaller than the hole diameters of the through electrodes 120E and 121E and the through electrodes TGV. The reason for this will be described below.
  • the depth of the connecting portion (connecting portion 218V or the like) provided in the wiring layer 200T is smaller than the depth of the through electrodes 120E and 121E and the through electrodes TGV. Therefore, the connecting portion can easily fill the connecting hole with the conductive material as compared with the through electrodes 120E and 121E and the through electrode TGV.
  • the hole diameter of the connection portion smaller than the hole diameters of the through electrodes 120E and 121E and the through electrode TGV, the image pickup device 1 can be easily miniaturized.
  • the through electrode 120E, the gate of the amplification transistor AMP, and the source of the FD conversion gain switching transistor FDG are connected by the first wiring layer W1.
  • the first wiring layer W1 connects, for example, the through electrode 121E and the connection portion 218V, whereby the VSS contact region 218 of the semiconductor layer 200S and the VSS contact region 118 of the semiconductor layer 100S are electrically connected.
  • FIG. 10 shows an example of the planar configuration of the first wiring layer W1 and the second wiring layer W2.
  • FIG. 11 shows an example of the planar configuration of the second wiring layer W2 and the third wiring layer W3.
  • FIG. 12 shows an example of the planar configuration of the third wiring layer W3 and the fourth wiring layer W4.
  • the third wiring layer W3 includes wirings TRG1, TRG2, TRG3, TRG4, SELL, RSTL, and FDGL extending in the H direction (row direction) (FIG. 11). These wirings correspond to the plurality of line drive signal lines 542 described with reference to FIG.
  • the wirings TRG1, TRG2, TRG3, and TRG4 are for sending drive signals to the transfer gates TG1, TG2, TG3, and TG4, respectively.
  • the wirings TRG1, TRG2, TRG3, and TRG4 are connected to the transfer gates TG1, TG2, TG3, and TG4 via the second wiring layer W2, the first wiring layer W1, and the through electrode 120E, respectively.
  • the wiring SEL is for sending a drive signal to the gate of the selection transistor SEL
  • the wiring RSTL is for sending a drive signal to the gate of the reset transistor RST
  • the wiring FDGL is for sending a drive signal to the gate of the FD conversion gain switching transistor FDG.
  • the wiring SEL, RSTL, and FDGL are connected to the gates of the selection transistor SEL, the reset transistor RST, and the FD conversion gain switching transistor FDG, respectively, via the second wiring layer W2, the first wiring layer W1, and the connection portion.
  • the fourth wiring layer W4 includes a power line VDD extending in the V direction (column direction), a reference potential line VSS, and a vertical signal line 543 (FIG. 12).
  • the power line VDD is connected to the drain of the amplification transistor AMP and the drain of the reset transistor RST via the third wiring layer W3, the second wiring layer W2, the first wiring layer W1, and the connection portion.
  • the reference potential line VSS is connected to the VSS contact region 218 via the third wiring layer W3, the second wiring layer W2, the first wiring layer W1 and the connection portion 218V.
  • the reference potential line VSS is connected to the VSS contact region 118 of the first substrate 100 via the third wiring layer W3, the second wiring layer W2, the first wiring layer W1, the through electrode 121E and the pad portion 121. ..
  • the vertical signal line 543 is connected to the source (Vout) of the selection transistor SEL via the third wiring layer W3, the second wiring layer W2, the first wiring layer W1, and the connection portion.
  • the contact portions 201 and 202 may be provided at positions overlapping the pixel array portion 540 in a plan view (for example, FIG. 3), or may be provided on the outer peripheral portion 540B of the pixel array portion 540. (For example, FIG. 6).
  • the contact portions 201 and 202 are provided on the surface of the second substrate 200 (the surface on the wiring layer 200T side).
  • the contact portions 201 and 202 are made of metals such as Cu (copper) and Al (aluminum), for example.
  • the contact portions 201 and 202 are exposed on the surface of the wiring layer 200T (the surface on the third substrate 300 side).
  • the contact portions 201 and 202 are used for electrical connection between the second substrate 200 and the third substrate 300 and for bonding the second substrate 200 and the third substrate 300.
  • FIG. 6 illustrates an example in which a peripheral circuit is provided on the peripheral portion 540B of the second substrate 200.
  • This peripheral circuit may include a part of the row drive unit 520, a part of the column signal processing unit 550, and the like. Further, as shown in FIG. 3, the peripheral circuit may not be arranged in the peripheral portion 540B of the second substrate 200, but the connection holes H1 and H2 may be arranged in the vicinity of the pixel array portion 540.
  • the pixel transistor (amplification transistor AMP, selection transistor SEL, reset transistor RST, and FD conversion gain switching transistor FDG) constituting the pixel circuit 210 has, for example, a Fin-type or other three-dimensional structure (for example, a Fin type or the like) having a concave-convex structure in a channel region. It is preferable to have a Fin-FET (Field-Effect Transistor), a Tri-Gate FET or a double gate FET). In particular, by making the amplification transistor AMP a three-dimensional structure, the effective gate width becomes large and noise can be suppressed.
  • a Fin-FET Field-Effect Transistor
  • FIG. 13 schematically shows an example of the cross-sectional configuration of the first substrate 100 and the second substrate 200 when the pixel transistor constituting the pixel circuit 210 is a Fin type FD-SOI (Fully Depletion SOI).
  • FIG. 14 shows an example of the layout of the pixel circuit 210 in the second substrate 200 when the pixel transistor has a three-dimensional structure.
  • FIG. 13 is a simplified representation of the cross sections of the AA'line and the BB'line shown in FIG.
  • the through electrode 120E penetrates the insulating region 212 and electrically connects the pad portion 120 and the gate AG of the amplification transistor AMP via other wiring such as the first wiring layer W1.
  • the mode of connection to the above is shown in correspondence with the cross-sectional view shown in FIG.
  • FIG. 16 shows the layout of the pixel circuit in the second substrate 200 when it has the cross-sectional structure shown in FIG.
  • the gate of the pixel transistor penetrates from the front surface (surface 200S1) of the semiconductor layer 200S to the back surface (surface 200S2).
  • the pad portion 120 and the amplification transistor AMP can be directly connected by the through electrode 120E as shown in FIGS. 13 and 14.
  • the amplification transistor AMP is centered in the V direction and the H direction of the pixel sharing unit 539 as shown in FIG.
  • the through electrode 120E penetrates the gate AG of the amplification transistor AMP.
  • the floating diffusion FD and the amplification transistor AMP are directly connected by the through electrode 120E. Therefore, as shown in FIG. 15, the floating diffusion FD and the amplification transistor AMP are amplified with the floating diffusion FD as compared with the case where the floating diffusion FD and the amplification transistor AMP are electrically connected via the first wiring layer W1 or the like in addition to the through electrode 120E.
  • the wiring length between the transistor and the AMP can be shortened. Therefore, since the wiring capacity can be reduced as compared with the wiring structure shown in FIG. 15, the conversion efficiency can be improved. In addition, noise can be reduced.
  • the wiring structure shown in FIGS. 13 and 14 can be manufactured, for example, as follows. 17A to 17D show an example of a manufacturing process.
  • the wiring layer 100T is formed on the semiconductor layer 100S, and the bonding film 124 is formed on the back surface (surface 200SA2) of the silicon substrate 200SA.
  • the silicon substrate 200SA is bonded to the wiring layer 100T via the bonding film 124, and then the silicon substrate 200SA is thinned to form a semiconductor layer 200S having a predetermined film thickness.
  • the predetermined film thickness is a film thickness required for forming the pixel circuit 210.
  • the film thickness of the semiconductor layer 200S is the height of the Fin type pixel transistor (for example, several tens of nm to several hundreds of nm).
  • the semiconductor layer 200S is appropriately separated to form a pixel circuit 210 including an amplification transistor AMP and the like.
  • a passivation film 221 (not shown) and an interlayer insulating film 222 are formed, and through silicon vias 120E and 121E and a connecting portion 218V are formed, and then the surface is surfaced by, for example, CMP. Flatten.
  • the first wiring layer W1, the second wiring layer W2, the third wiring layer W3, the fourth wiring layer W4, and the like are formed to form the wiring layer 200T. In this way, the image pickup apparatus shown in FIG. 13 is manufactured.
  • the third substrate 300 has, for example, the wiring layer 300T and the semiconductor layer 300S in this order from the second substrate 200 side.
  • the surface of the semiconductor layer 300S is provided on the second substrate 200 side.
  • the semiconductor layer 300S is made of a silicon substrate.
  • a circuit is provided on the surface side portion of the semiconductor layer 300S. Specifically, on the surface side portion of the semiconductor layer 300S, for example, among the input unit 510A, the row drive unit 520, the timing control unit 530, the column signal processing unit 550, the image signal processing unit 560, and the output unit 510B. At least part of it is provided.
  • the wiring layer 300T provided between the semiconductor layer 300S and the second substrate 200 includes, for example, an interlayer insulating film, a plurality of wiring layers separated by the interlayer insulating film, and contact portions 301 and 302. There is.
  • the contact portions 301 and 302 are exposed on the surface of the wiring layer 300T (the surface on the second substrate 200 side), the contact portion 301 is the contact portion 201 of the second substrate 200, and the contact portion 302 is the second substrate 200. Each is in contact with the contact portion 202.
  • the contact units 301 and 302 are at least one of a circuit formed in the semiconductor layer 300S (for example, an input unit 510A, a row drive unit 520, a timing control unit 530, a column signal processing unit 550, an image signal processing unit 560, and an output unit 510B). Is electrically connected to).
  • the contact portions 301 and 302 are made of a metal such as Cu (copper) and aluminum (Al), for example.
  • the external terminal TA is connected to the input unit 510A via the connection hole portion H1
  • the external terminal TB is connected to the output unit 510B via the connection hole portion H2.
  • the image pickup device mainly consists of a photodiode and a pixel circuit.
  • the image pickup device if the area of the photodiode is increased, the charge generated as a result of photoelectric conversion increases, and as a result, the signal / noise ratio (S / N ratio) of the pixel signal is improved, and the image pickup device has better image data (image information). ) Can be output.
  • the size of the transistor included in the pixel circuit is increased, the noise generated in the pixel circuit is reduced, and as a result, the S / N ratio of the image pickup signal is improved, and the image pickup device has a better image. Data (image information) can be output.
  • a plurality of pixels 541 share one pixel circuit 210, and the shared pixel circuit 210 is superimposed on the photodiode PD.
  • the S / N ratio of the pixel signal can be improved, and the image pickup apparatus 1 can output better image data (image information).
  • the floating diffusion FD of each of the plurality of pixels 541 is connected to one pixel circuit 210.
  • Multiple wires are extended.
  • the plurality of wirings extending from the VSS contact region 118 it is possible to connect the plurality of wirings extending to each other to each other to form a connection wiring to be integrated into one.
  • connection wiring for interconnecting the plurality of wiring extending from the floating diffusion FD of each of the plurality of pixels 541 is formed in the semiconductor layer 200S forming the pixel circuit 210
  • the transistor included in the pixel circuit 210 is formed. It is conceivable that the area to be formed will be small.
  • connection wiring for interconnecting the plurality of wirings extending from the VSS contact region 118 of each of the plurality of pixels 541 to be combined into one is formed on the semiconductor layer 200S forming the pixel circuit 210, this causes the semiconductor layer 200S. It is conceivable that the area for forming the transistor included in the pixel circuit 210 will be small.
  • a plurality of pixels 541 share one pixel circuit 210, and the shared pixel circuit 210 is superimposed on the photodiode PD and arranged.
  • the connection wiring that connects the floating diffusion FDs of each of the plurality of pixels 541 to one and the VSS contact area 118 provided in each of the plurality of pixels 541 are mutually connected. It is possible to provide a structure in which the first board 100 is provided with a connection wiring that is connected and integrated into one.
  • connection wiring in which the floating diffusion FDs of the plurality of pixels 541 are connected to each other and integrated into one is connected to each other.
  • the second manufacturing method described above is used as the manufacturing method for providing the connection wiring summarized in the above on the first board 100, for example, it is appropriate according to the configuration of each of the first board 100 and the second board 200. It is possible to manufacture a high-quality, high-performance image pickup device by using various processes.
  • the connection wiring of the first substrate 100 and the second substrate 200 can be formed by a simple process.
  • a floating diffusion FD is formed on the surface of the first substrate 100 and the surface of the second substrate 200, which are the bonding interface between the first substrate 100 and the second substrate 200.
  • An electrode connected to the VSS contact region 118 and an electrode connected to the VSS contact region 118 are provided respectively. Further, even if a positional deviation occurs between the electrodes provided on the surfaces of the two substrates when the first substrate 100 and the second substrate 200 are bonded together, the electrodes formed on the surfaces of the two substrates come into contact with each other. It is preferable to increase the size of the electrodes formed on the surfaces of these two substrates. In this case, it may be difficult to arrange the electrodes in the limited area of each pixel provided in the image pickup apparatus 1.
  • a pixel circuit 210 in which a plurality of pixels 541 are one is used.
  • the first manufacturing method described above can be used as a manufacturing method in which the shared pixel circuit 210 is superimposed on the photodiode PD and arranged.
  • the elements formed on the first substrate 100 and the second substrate 200 can be easily aligned with each other, and a high-quality, high-performance image pickup apparatus can be manufactured. Further, it can be provided with a unique structure generated by using this manufacturing method.
  • the semiconductor layer 100S of the first substrate 100, the wiring layer 100T, the semiconductor layer 200S of the second substrate 200, and the wiring layer 200T are laminated in this order, in other words, the first substrate 100 and the second substrate 200 are face-to-face. It has a structure laminated on the back, and penetrates the semiconductor layer 200S and the wiring layer 100T of the first substrate 100 from the surface side of the semiconductor layer 200S of the second substrate 200, and the surface of the semiconductor layer 100S of the first substrate 100.
  • the through electrodes 120E and 121E are provided.
  • the pixel circuit 210 is formed. There is a possibility that the influence of the heat treatment required for forming the provided active element will affect the connection wiring formed on the first substrate 100.
  • the image pickup apparatus 1 of the present embodiment has the floating of each of the plurality of pixels 541.
  • the connection wiring that connects the diffusion FDs to each other and integrates them into one, and the connection wiring that connects the VSS contact regions 118 of each of the plurality of pixels 541 to each other and integrates them into one, are highly heat resistant. It is desirable to use the material.
  • the conductive material having high heat resistance a material having a melting point higher than that of at least a part of the wiring material contained in the wiring layer 200T of the second substrate 200 can be used.
  • the image pickup apparatus 1 of the present embodiment has a structure (1) in which the first substrate 100 and the second substrate 200 are laminated face-to-back (specifically, the semiconductor layer 100S of the first substrate 100). (Structure in which the wiring layer 100T, the semiconductor layer 200S of the second substrate 200, and the wiring layer 200T are laminated in this order), and (2) the semiconductor layer 200S and the first substrate 100 from the surface side of the semiconductor layer 200S of the second substrate 200. Between the structure provided with the through electrodes 120E and 121E that penetrate the wiring layer 100T of the first substrate 100 and reach the surface of the semiconductor layer 100S of the first substrate 100, and (3) the floating diffusion FD provided in each of the plurality of pixels 541.
  • connection wiring that connects the two to each other and combines them into one and the connection wiring that connects the VSS contact regions 118 provided in each of the plurality of pixels 541 to each other and combines them into one, using a highly heat-resistant conductive material.
  • the first substrate 100 is provided with the floating diffusion FD provided in each of the plurality of pixels 541 without providing a large electrode at the interface between the first substrate 100 and the second substrate 200. It is possible to provide a connection wiring that is connected to each other and integrated into one, and a connection wiring that is connected to each other between the VSS contact regions 118 provided in each of the plurality of pixels 541 and integrated into one.
  • FIG. 18 shows an input signal input to the image pickup apparatus 1 from the outside and a path of a power supply potential and a reference potential indicated by arrows.
  • FIG. 19 the signal path of the pixel signal output from the image pickup apparatus 1 to the outside is represented by an arrow.
  • an input signal for example, a pixel clock and a synchronization signal
  • the row drive signal is transmitted by the row drive unit 520. Be created.
  • This row drive signal is sent to the second substrate 200 via the contact portions 301 and 201. Further, the row drive signal reaches each of the pixel sharing units 539 of the pixel array unit 540 via the row drive signal line 542 in the wiring layer 200T. Of the row drive signals that have reached the pixel sharing unit 539 of the second substrate 200, drive signals other than the transfer gate TG are input to the pixel circuit 210, and each transistor included in the pixel circuit 210 is driven. The drive signal of the transfer gate TG is input to the transfer gates TG1, TG2, TG3, TG4 of the first substrate 100 via the through electrode TGV, and the pixels 541A, 541B, 541C, 541D are driven (FIG. 18).
  • the power supply potential and the reference potential supplied from the outside of the image pickup apparatus 1 to the input portion 510A (input terminal 511) of the third substrate 300 are sent to the second substrate 200 via the contact portions 301 and 201, and are wired. It is supplied to the pixel circuit 210 of each of the pixel sharing units 539 via the wiring in the layer 200T.
  • the reference potential is further supplied to the pixels 541A, 541B, 541C, 541D of the first substrate 100 via the through electrode 121E.
  • the pixel signal photoelectrically converted by the pixels 541A, 541B, 541C, 541D of the first substrate 100 is sent to the pixel circuit 210 of the second substrate 200 for each pixel sharing unit 539 via the through electrode 120E.
  • the pixel signal based on this pixel signal is sent from the pixel circuit 210 to the third substrate 300 via the vertical signal line 543 and the contact portions 202 and 302.
  • This pixel signal is processed by the column signal processing unit 550 and the image signal processing unit 560 of the third substrate 300, and then output to the outside via the output unit 510B.
  • the pixel transistors constituting the pixel circuit 210 have a three-dimensional structure, and the floating diffusion FD provided on the first substrate 100 and the pixel circuit 210 provided on the second substrate 200 (specifically, amplification).
  • the gate AG of the transistor AMP) is directly connected by the through electrode 120E.
  • the forming area of the insulating region 212 formed in the plane of the semiconductor layer 200S is reduced, and the area of the second substrate 200 forming the pixel circuit 210 is secured.
  • the CMOS image sensor includes a light receiving sensor unit and a pixel circuit unit including a source follower circuit.
  • the cell size is being reduced year by year due to technological advances, but on the other hand, it is difficult to miniaturize because a certain area for forming a pixel circuit portion is required. Therefore, as described above, the development of an image pickup device having a three-dimensional structure in which a light receiving sensor unit and a source follower circuit are formed on different substrates and laminated thereof is being promoted.
  • each substrate on which the light receiving sensor unit and the source follower circuit are formed (corresponding to the first substrate 100 and the second substrate 200 in the present embodiment) has a through wiring and a source follower. It is electrically connected to the main surface of the substrate on which the circuit is formed via wiring or the like formed in the horizontal direction.
  • the periphery of the through wiring needs to be electrically insulated, an insulating region is required on the substrate on which the source follower circuit is formed, and the region in which the element can be actually arranged is limited.
  • the pixel transistor constituting the pixel circuit 210 is a Fin type FD-SOI, and the floating diffusion FD provided on the first substrate 100 (specifically, the pixel circuit 210 is shared).
  • a pad portion 120) formed in a region overlapping at least a part of each of a plurality of floating diffusion FD1, FD2, FD3, FD4) and a pixel circuit 210 (specifically, a gate AG of an amplification transistor AMP) are passed through electrodes. It was made to connect directly by 120E.
  • the area of the insulating region 212 formed in the plane of the semiconductor layer 200S is reduced, and the area of the semiconductor layer 200S forming the pixel circuit 210 is secured. That is, it is possible to improve the area efficiency of the pixel transistors constituting the pixel circuit 210 on the second substrate 200.
  • the floating diffusion FD and the amplification transistor AMP are directly connected by the through electrode 120E, for example, as shown in FIG. 15, in addition to the through electrode 120E, the first wiring layer W1 and the connection portion 218V
  • the wiring length can be shortened as compared with the case of connecting via. Therefore, the wiring capacity can be reduced and the conversion efficiency can be improved. In addition, noise can be reduced.
  • FIG. 20 schematically shows another example of the cross-sectional configuration of the main part of the image pickup apparatus 1 in the first embodiment, that is, the cross-sectional configuration of the first substrate 100 and the second substrate 200.
  • a plurality of pixels 541 for example, pixels 541A, 541B, 541C, 541D
  • the present technique is as shown in FIG.
  • it can be applied to a structure in which one pixel circuit 210 is formed in one pixel 541, and the same effect as that of the first embodiment can be obtained.
  • FIG. 21 schematically shows another example of the cross-sectional configuration of the main part of the image pickup apparatus 1 in the first embodiment, that is, the cross-sectional configuration of the first substrate 100 and the second substrate 200.
  • the amplification transistor AMP, the selection transistor SEL, the reset transistor RST, and the FD conversion gain switching transistor FDG constituting the pixel circuit 210 are shown as an example as a Fin type FD-SOI (Fully Depletion SOI).
  • the pixel transistor other than the amplification transistor AMP may have, for example, a planar structure.
  • FIG. 22 schematically shows another example of the cross-sectional configuration of the main part of the image pickup apparatus 1 in the first embodiment, that is, the cross-sectional configuration of the first substrate 100 and the second substrate 200.
  • the first embodiment an example is shown in which all the gates of the amplification transistor AMP, the selection transistor SEL, the reset transistor RST, and the FD conversion gain switching transistor FDG constituting the pixel circuit 210 penetrate the semiconductor layer 200S.
  • the gate of the pixel transistor other than the amplification transistor AMP does not have to penetrate the semiconductor layer 200S.
  • FIG. 23 schematically shows another example of the cross-sectional configuration of the main part of the image pickup apparatus 1 in the first embodiment, that is, the cross-sectional configuration of the first substrate 100 and the second substrate 200.
  • the gate AG of the amplification transistor AMP is connected to, for example, the source of the reset transistor RST, the pad unit 120 and the gate AG of the amplification transistor AMP are connected, and the gate AG is further penetrated.
  • An example using the through electrode 120E in contact with the first wiring layer W1 is shown, but the present invention is not limited to this.
  • connection between the pad unit 120 and the gate AG of the amplification transistor AMP and the connection between the gate AG of the amplification transistor AMP and the first wiring layer W1 may be separately connected.
  • through electrodes 120E1 and 120E2 are located between the pad portion 120 and the gate AG of the amplification transistor AMP, and between the gate AG of the amplification transistor AMP and the first wiring layer W1, respectively. Connected by. This makes it possible to more reliably connect the pad portion 120 and the gate AG of the amplification transistor AMP as compared with the structure shown in FIG.
  • FIG. 24 schematically shows another example of the cross-sectional configuration of the main part of the image pickup apparatus 1 in the first embodiment, that is, the cross-sectional configuration of the first substrate 100 and the second substrate 200.
  • FIG. 25 schematically shows the planar configuration of the second substrate 200 of the image pickup apparatus 1 shown in FIG. 24.
  • the through electrode 120E connects the pad portion 120 and the amplification transistor AMP by the through electrode 120E penetrating the gate AG of the amplification transistor AMP.
  • the electrode 120E does not necessarily have to penetrate the gate AG of the amplification transistor AMP.
  • the through electrode 120E may be in contact with the side surface of the gate AG of the amplification transistor AMP to connect the pad portion 120 and the amplification transistor AMP. This facilitates the machining process of the through silicon via 120E as compared to the structure shown in FIG.
  • the through electrode 120E portion connecting the gate AG of the amplification transistor AMP and the first wiring layer W1 has a part of the through electrode 120E on the upper surface of the gate AG of the amplification transistor AMP. It is preferable to form it so as to hang on. This makes it possible to reliably connect the through electrode 120E and the gate AG of the amplification transistor AMP.
  • FIG. 26 schematically shows another example of the cross-sectional configuration of the main part of the image pickup apparatus 1 in the first embodiment, that is, the cross-sectional configuration of the first substrate 100 and the second substrate 200.
  • the through electrode 120E has a single width (single diameter) is shown, but as shown in FIG. 26, the first wiring layer W1 and the amplification transistor AMP are shown.
  • the through silicon via 120E portion formed between the gate AG and the gate AG may be formed to have a larger width, specifically, larger than the distance between Fins of the amplification transistor AMP. This makes it possible to reliably connect the through electrode 120E and the gate AG of the amplification transistor AMP.
  • FIG. 27 schematically shows another example of the cross-sectional configuration of the main part of the image pickup apparatus 1 in the first embodiment, that is, the cross-sectional configuration of the first substrate 100 and the second substrate 200.
  • the gate AG of the amplification transistor AMP and the source of the reset transistor RST are connected via the through electrode 120E, the first wiring layer W1 and the connection portion 218V is shown, but the present invention is limited to this. not.
  • the gate AG of the amplification transistor AMP may be extended in the horizontal direction, and the gate AG of the amplification transistor AMP and the source of the reset transistor RST may be directly connected.
  • the wiring length between the amplification transistor AMP and the reset transistor RST can be shortened. Therefore, as compared with the structure shown in FIG. 13, the wiring capacity can be further reduced, and the conversion efficiency can be further improved. In addition, noise can be further reduced.
  • FIG. 13 shows an example in which a gate (for example, gate AG) of a pixel transistor including an amplification transistor AMP penetrates the semiconductor layer 200S, but noise is reduced in such an amplification transistor AMP. In order to do so, it is desirable to make the height of the fins substantially uniform.
  • a gate for example, gate AG
  • the semiconductor layer 100S constituting the first substrate 100 is used.
  • the surface of the interlayer insulating film 123 is uneven due to the influence of the horizontal portion TGb of the transfer gate TG formed above, the pad portions 120, 121, etc. (see, for example, FIG. 28A), and the surface of the semiconductor layer 200S after thinning (for example, see FIG. 28A). Unevenness may be formed on the surface 200S1) (for example, FIG. 28B).
  • the semiconductor layer 200S is separated by dry etching to form fins 223, and then backfilled with, for example, an oxide film 231 as shown in FIG. 28D.
  • the surface heights of the oxide film 231 and the fin 223 are flattened by, for example, CMP, and then the oxide film 231 is etched to a predetermined depth by dry etching again as shown in FIG. 28F. do.
  • CMP chemical vapor deposition
  • the fin 223 is first backfilled with, for example, a film having absorption of ultraviolet (UV) light (light absorption film 232).
  • a film having absorption of ultraviolet (UV) light examples of the material of the light absorption film 232 include silicon oxide (SiN).
  • SiN silicon oxide
  • the fin 223 is embedded by the light absorption film 232.
  • the surface heights of the light absorption film 232 and the fin 223 are flattened by, for example, CMP.
  • FIG. 29C for example, UV light is irradiated to break the bond of the light absorption film 232 to form a layer 232A having a high etching rate in the light absorption film 232, and then etching is performed.
  • FIG. 29D an etching surface having a flat surface (surface 232S) is formed on the light absorption film 232. Therefore, as compared with the above manufacturing method, the variation in height of the fin 223 exposed from the light absorption film 232 by etching can be further reduced.
  • the penetration depth of the UV light that penetrates the light absorption film 232 can be changed by the intensity of the irradiated UV light. Therefore, by changing the intensity of UV light according to the surface shape of the light absorption film 232 so as to eliminate the variation in flattening due to CMP, the variation in the height of the fins 223 exposed from the light absorption film 232 is further increased. It is possible to reduce it.
  • the light absorption film 232 is not limited to UV light and may be any as long as it has absorption at a predetermined wavelength.
  • Examples of the other material of the light absorption film 232 include silicon oxynitride, aluminum oxide, hafnium oxide, and gymconium oxide.
  • the light irradiating the light absorption film 232 may be light other than UV light, but it is preferable to use light having a short wavelength in consideration of the influence of light energy and diffraction.
  • the present technique can also be applied to the manufacture of pixel transistors in which fins 223 are not independent of each other, such as the selection transistor SEL and the reset transistor RST shown in FIG. 22.
  • FIGS. 30A to 30D show an example of a manufacturing method of a pixel transistor in which fins 223 are not independent of each other.
  • a light absorption film 232 is formed on the semiconductor layer 200S to form fins.
  • the 223 is embedded to flatten the surface heights of the light absorbing film 232 and the fins 223.
  • FIG. 30C for example, UV light is irradiated to form a layer 232A having a high etching rate in the light absorption film 232, and then etching is performed.
  • FIG. 30D shows the variation in height of the fins 223 exposed from the light absorption film 232 is reduced.
  • a light absorption film 232 having an absorption coefficient higher than that of the light absorption film 232 may be formed in advance on the surface of the fin 223.
  • a light absorption film 232 is formed on the surface of the fin 223 and on the first substrate 100.
  • the light absorption film 232 is formed and the fins 223 are embedded in the same manner as described above, and then the surfaces of the light absorption film 232 and the fins 223 are flattened.
  • UV light is irradiated to form a layer 232A having a high etching rate in the light absorption film 232.
  • etching is performed as shown in FIG. 31D.
  • FIG. 32 schematically shows an example of the cross-sectional configuration of the first substrate 100 and the second substrate 200 as the main part of the image pickup apparatus 1 according to the second embodiment of the present disclosure.
  • FIG. 33 schematically shows the planar configuration of the second substrate 200 in the image pickup apparatus 1 shown in FIG. 32.
  • FIG. 32 is a simplified cross section of the CC'line shown in FIG. 33.
  • an example see, for example, FIG. 13
  • the amplification transistor AMP directly connected to the pad portion 120 and the through electrode 120E is a Fin type FD-SOI (Fully Depletion SOI).
  • the amplification transistor AMP may have other three-dimensional structure.
  • GAA Gate All Around
  • FIG. 34 is an enlarged view of the amplification transistor AMP in the one-dot broken line shown in FIG. 32.
  • the amplification transistor AMP has a GAA structure in which a gate AG is continuously provided around the channel 224.
  • a part of the gate insulating film 225 that electrically insulates between the gate AG and the channel 224 is formed wider than the width of the channel 224.
  • the gate insulating film 225 provided around the channel 224 extending in the V direction the gate insulating film 225 provided on the surface (lower surface) facing the pad portion 120 of the channel 224 is the channel 224.
  • the gate insulating film 225 extending outward from the lower surface of the channel 224 extends closer to the first substrate 100 to a position one step lower than the gate insulating film 225 provided on the lower surface of the channel 224. are doing.
  • the through electrode 120E is connected to the gate AG as in the first embodiment, and in the present embodiment, the through electrode 120E is the gate AG of the amplification transistor AMP formed below the channel 224. Also serves as.
  • the semiconductor layer 200S is bonded to the first substrate 100 to form the insulating region 212 and the element separation region 213 at predetermined positions.
  • an opening H3 reaching to the pad portion 120 is formed in the insulating region 212 formed above the pad portion 120.
  • a semiconductor including, for example, a polysilicon is embedded in the opening H3, and then the polysilicon provided on the semiconductor layer 200S is removed by, for example, CMP, and the insulating region 212 and the element separation region 213 are included.
  • the through electrode 120E that also serves as the gate AG of the amplification transistor AMP is formed.
  • a silicon oxide film 225X and a polysilicon film 224X are sequentially formed on the semiconductor layer 200S including the insulating region 212, the element separation region 213 and the through electrode 120E.
  • the polysilicon film 224X and the silicon oxide film 225X are subsequently processed by, for example, photolithography and etching.
  • a gate insulating film 225A covering the lower surfaces of the channel 224 and the channel 224 of the amplification transistor AMP is formed.
  • a thermal oxide film is formed on the surfaces of the through electrode 120E and the channel 224 by annealing treatment. This thermal oxide film becomes a gate insulating film 225B extending outward from the upper surface and the side surface of the channel 224 and the lower surface of the channel 224.
  • a resist film 234 having an opening at a predetermined position is formed by, for example, photolithography.
  • the resist film 234 is removed, and the insulating region 212, the element separation region 213 and the penetration are removed.
  • a polysilicon film 226X is formed on the semiconductor layer 200S including the channel 224 and the like provided on the electrode 120E and the through electrode 120E.
  • the polysilicon film 226X is processed, for example, by photolithography and etching.
  • the gate AG of the amplification transistor AMP covering the side surface and the upper surface of the channel 224 and the gate of the other pixel transistor (not shown) are formed.
  • the gate insulating film 225B extending wider than the width of the channel 224 in the H direction and extending wider than the width of the channel 224 in the H direction is provided on the lower surface of the channel 224.
  • An amplification transistor AMP having a gate insulating film 225 formed at a position one step lower than 225A is completed.
  • a passivation film 221 covering the gate AG of the amplification transistor AMP and the gate (not shown) of the other pixel transistors is formed.
  • the first wiring layer W1 is formed.
  • the second substrate 200 of the image pickup apparatus 1 shown in FIG. 32 is formed.
  • the amplification transistor AMP has a GAA structure, and the floating diffusion FD (specifically, the pad portion 120) and the amplification transistor AMP are directly connected by the through electrode 120E. Therefore, for example, a large area for forming the pixel circuit 210 in the second substrate 200 can be secured as compared with the layout of the general pixel circuit 210 as shown in FIG. 36 (see FIG. 33). That is, similarly to the first embodiment, it is possible to improve the area efficiency of the pixel transistors constituting the pixel circuit 210 in the second substrate 200.
  • the wiring length between the pad portion 120 and the amplification transistor AMP can be shortened as in the first embodiment, so that the wiring capacity can be reduced and the conversion efficiency can be reduced. Can be improved. In addition, noise can be reduced.
  • the contact portion (for example, the pad portion) with the floating diffusion FD is formed when the gate insulating film is formed around the channel.
  • An oxide film is also formed on the surface of the 120), and there is a risk that continuity with the floating diffusion FD cannot be achieved.
  • the opening H3 reaching to the pad portion 120 is formed in advance, and polyvinyl silicon is embedded in the opening H3 to form the through electrode 120E, and then the channel 224 is formed, and the gate insulating film is annealed. 225 was formed. This prevents an oxide film from being formed on the surface of the pad portion 120, and makes it possible to achieve conduction between the pad portion 120 and the amplification transistor AMP. Therefore, it is possible to improve the manufacturing yield and reliability.
  • FIG. 37 schematically shows another example of the cross-sectional configuration of the main part of the image pickup apparatus 1 in the second embodiment, that is, the cross-sectional configuration of the first substrate 100 and the second substrate 200.
  • the point that the widening portion 120EA is provided on the upper portion of the through electrode 120E which is embedded in the insulating region 212 and also serves as the gate AG on the lower surface side of the channel 224 of the amplification transistor AMP is different from the second embodiment. different.
  • 38A to 38E show an example of the manufacturing process of the amplification transistor AMP shown in FIG. 37.
  • the semiconductor layer 200S is bonded to the first substrate 100 to form the insulating region 212 and the element separation region 213 at predetermined positions, and then the insulating region formed above the pad portion 120.
  • An opening H3 that reaches the pad portion 120 and an opening H4 that is wider than the opening H3 are formed in the 212.
  • a silicon oxide film 225X and a polysilicon film 224X are formed on the 200S.
  • the polysilicon film 224X and the silicon oxide film 225X are processed to form the channel 224 and the gate insulating film 225A, and then gate insulation is performed on the surfaces of the through electrode 120E and the channel 224 by annealing.
  • a thermal oxide film to be the film 225B is formed.
  • a resist film 234 having an opening at a predetermined position is formed by, for example, photolithography.
  • the resist film 234 is removed, and the insulating region 212 and the element are separated.
  • a polysilicon film 226X is formed on the semiconductor layer 200S including the region 213, the through electrode 120E, and the channel 224 provided on the through electrode 120E.
  • the polysilicon film 226X is processed, for example, by photolithography and etching to form a gate AG.
  • the passivation film 221, the interlayer insulating film 222, and the first wiring layer W1 are sequentially formed in the same manner as in the second embodiment.
  • the second substrate 200 of the image pickup apparatus 1 shown in FIG. 37 is formed.
  • the widening portion 120EA is provided above the through electrode 120E which is embedded in the insulating region 212 and also serves as the gate AG on the lower surface side of the channel 224 of the amplification transistor AMP.
  • a convex portion having a diameter larger than the wiring diameter of the through electrode 120E is provided in the portion of the gate AG provided around the channel 224, which is embedded in the insulating region 212.
  • the distance between the end portion of the gate insulating film 225B and the contact portion between the through electrode 120E and the gate AG is increased as compared with the second embodiment.
  • the margin of conduction failure between the pad portion 120 and the amplification transistor AMP is expanded, and the manufacturing yield and reliability can be further improved.
  • FIG. 39 schematically shows another example of the cross-sectional configuration of the main part of the image pickup apparatus 1 in the second embodiment, that is, the cross-sectional configuration of the first substrate 100 and the second substrate 200.
  • FIG. 40 is an enlarged view of the amplification transistor AMP in the one-dot broken line shown in FIG. 39.
  • a thermal oxide film 227 wider than the width in the H direction of the channel 224 provided apart from the channel 224 and the gate insulating film 225 is formed below the channel 224 in the gate AG. The point is different from the second embodiment.
  • 41A to 41E show an example of the manufacturing process of the amplification transistor AMP shown in FIGS. 39 and 40.
  • a sacrificial layer 235 made of, for example, silicon germanium (SiGe) and a polysilicon film 224X are sequentially formed on the semiconductor layer 200S including the insulating region 212, the element separation region 213, and the through electrode 120E. do.
  • the polysilicon film 224X is machined to form the channel 224 and the sacrificial layer 235 is removed, for example by photolithography and wet etching.
  • a annealing treatment is performed to form a gate insulating film 225 and a thermal oxide film 227 on the surfaces of the through electrode 120E and the channel 224, respectively, as shown in FIG. 41C.
  • a resist film 234 having an opening at a predetermined position is formed in the same manner as in the second embodiment.
  • the resist film 234 is removed, and the insulating region 212, the element separation region 213, the through electrode 120E, and the through electrode 120E are removed.
  • a polysilicon film 226X is formed on the semiconductor layer 200S including the channel 224 and the like provided in the above.
  • the passivation film 221 and the interlayer insulating film are formed in the same manner as in the second embodiment. 222 and the first wiring layer W1 are sequentially formed.
  • the second substrate 200 of the image pickup apparatus 1 shown in FIG. 39 is formed.
  • the sacrificial layer 235 and the polysilicon film 224X are sequentially formed on the semiconductor layer 200S including the insulating region 212, the element separation region 213, and the through electrode 120E, and then the polysilicon film 224X is formed. It was processed to form a channel 224 and thermally oxidized to form a gate insulating film 225.
  • the manufacturing yield is compared with the case where the manufacturing method of the amplification transistor AMP having a general GAA structure is used as in the second embodiment. And it becomes possible to improve the reliability.
  • this modification can be combined with the modification 9.
  • the thermal oxide film 227 can be formed narrower than the width of the channel 224 in the H direction by controlling the formation range, etching time, conditions, etc. of the resist film 234. ..
  • the distance between the end of the thermal oxide film 227 and the contact portion between the through electrode 120E and the gate AG is widened, so that the margin of conduction failure between the pad portion 120 and the amplification transistor AMP is further expanded, and the manufacturing yield and manufacturing yield are increased. It is possible to further improve the reliability.
  • the sacrificial layer 235 formed below the polysilicon film 224X constituting the channel 224 is wet-etched or the like during processing of the polysilicon film 224X. Is removed by.
  • the sacrificial layer 235 below the polysilicon film 224X forming the source 224S and the drain 224D formed at both ends of the channel 224 remains so that the polysilicon film 224X does not peel off. Therefore, in general, the polysilicon film 224X of the source 224S and the drain 224D portion is processed to be larger than the channel 224 portion, as shown in FIG. 44, for example.
  • FIGS. 45A to 45J show an example of the manufacturing process of the amplification transistor AMP in this modification.
  • FIGS. 45B to 45J the cross section of the CC'line shown in FIG. 44 (channel 224 portion) is shown in (A), and the cross section of the DD' line (drain 224D portion) is shown in (B). Shows.
  • the sacrificial layer 235 and the polysilicon film 224X formed on the semiconductor layer 200S including the insulating region 212, the element separation region 213 and the through electrode 120E are processed into a predetermined shape.
  • a resist film 236 is formed at both ends of the polysilicon film 224X serving as the source 224S and the drain 224D.
  • the sacrificial layer 235 directly below the polysilicon film 224X, which serves as the source 224S and the drain 224D is covered with the resist film 236 and is not removed.
  • the resist film 236 is removed.
  • a thermal oxide film is formed on the surface of the polysilicon film 224X and the surface of the through silicon via 120E by annealing treatment. This thermal oxide film becomes the gate insulating film 225 and the thermal oxide film 227 shown in FIGS. 39 and 40.
  • a resist film 237 covering the polysilicon film 224X is formed, and then, as shown in FIG. 45F, it is formed on the upper surface of the through electrode 120E exposed from the resist film 237 by etching.
  • the thermal oxide film 227 is removed.
  • the polysilicon film 226X is formed on the semiconductor layer 200S including the insulating region 212, the element separation region 213, the through electrode 120E, and the polysilicon film 224X serving as the channel 224, the source 224S, and the drain 224D. Form a film.
  • a resist film 238 is formed at a predetermined position of the polysilicon film 226X. Specifically, the resist film 238 is formed on the polysilicon film 224X that becomes the channel 224.
  • the polysilicon film 226X is processed by etching to form a gate AG, and then the passivation film 221 is formed.
  • the interlayer insulating film 222, the connecting portion 218B, and the first wiring layer W1 are formed in this order.
  • the sacrificial layer 235 directly under the polysilicon film 224X serving as the source 224S and the drain 224D can be left. Therefore, for example, as shown in FIG. 46, the source 224S, the drain 224D, and the channel 224 can be formed to have substantially the same width. Therefore, since the chip size of the entire pixel circuit 210 can be reduced, it is possible to improve the yield in one silicon wafer, for example.
  • Both ends of the polysilicon film 224X serving as the source 224S and the drain 224D may have a curved shape with corners removed, for example, as shown in FIG. 47.
  • SiGe is mentioned as the material of the sacrificial layer 235, but the sacrificial layer 235 is not limited to this, and may be formed by using, for example, a conductive film or an insulating film.
  • the gate length may be insufficient.
  • the polysilicon film 224X constituting the channel 224 is, for example, as shown in FIG. 48A, a multilayer in which a Si film 228X1 made of polyvinyl and a sacrificial layer 228X2 made of, for example SiGe are alternately laminated. It may be formed instead of the film 228. This makes it possible to secure the gate length.
  • the processing of the channel 224 portion, the source 224S, and the drain 224D portion can be performed as follows. ..
  • the multilayer film 228 is formed into a reverse-tapered resist film 239 except for the sacrificial layer 228X2 of the lowermost layer of the multilayer film 228 serving as a channel 224. Cover with.
  • the reverse tapered resist film 239 can be formed by using, for example, a negative resist or the like.
  • the sacrificial layer 228X2 of the lowermost layer of the channel 224 portion exposed from the resist film 239 is selectively removed. After that, the resist film 239 is removed.
  • FIG. 48A shows that the resist film 239 is removed.
  • the gate insulating film 225, the thermal oxide film 227, the gate AG, the passivation film 221, the interlayer insulating film 222, the connecting portion 218B, and the first wiring layer W are sequentially formed in the same manner as described above. do.
  • the semiconductor layer 200S can be a multilayer film 228 in which the Si film 228X1 and the sacrificial layer 228X2 as described above are alternately laminated.
  • the film thickness of the multilayer film 228 is thinner than the film thickness of the semiconductor layer 200S, it is possible to reduce the film thickness of the second substrate 200. Therefore, since the aspect ratios of the through electrodes 120E and 121E are reduced, the ease of processing and stability are improved, and the yield can be improved.
  • Modification 12> 49 to 53 show a modification of the planar configuration of the image pickup apparatus 1 according to the above embodiment.
  • FIG. 49 schematically shows a planar configuration in the vicinity of the surface of the semiconductor layer 200S of the second substrate 200, and corresponds to FIG. 8 described in the first embodiment.
  • FIG. 50 schematically shows the configuration of each part of the first wiring layer W1, the semiconductor layer 200S connected to the first wiring layer W1, and the first substrate 100, and has been described in the first embodiment.
  • FIG. 51 shows an example of the planar configuration of the first wiring layer W1 and the second wiring layer W2, and corresponds to FIG. 10 described in the first embodiment.
  • FIG. 49 schematically shows a planar configuration in the vicinity of the surface of the semiconductor layer 200S of the second substrate 200, and corresponds to FIG. 8 described in the first embodiment.
  • FIG. 50 schematically shows the configuration of each part of the first wiring layer W1, the semiconductor layer 200S connected to the first wiring layer W1, and the first substrate 100, and has been described in the first embodiment.
  • FIG. 52 shows an example of the planar configuration of the second wiring layer W2 and the third wiring layer W3, and corresponds to FIG. 11 described in the first embodiment.
  • FIG. 53 shows an example of the planar configuration of the third wiring layer W3 and the fourth wiring layer W4, and corresponds to FIG. 12 described in the first embodiment.
  • the internal layout of one (for example, the right side of the paper) of the pixel sharing unit 539 is the other (for example).
  • the internal layout of the pixel sharing unit 539 (on the left side of the paper) is inverted only in the H direction.
  • the deviation in the V direction between the outline of one pixel sharing unit 539 and the outline of the other pixel sharing unit 539 is larger than the deviation described in the first embodiment (FIG. 9). ing.
  • the amplification transistor AMP of the other pixel sharing unit 539 and the pad portion 120 connected to the amplification transistor AMP (two pixel sharing units 539 arranged in the V direction shown in FIG. 7B).
  • the distance between the pad portion 120) on the other side (lower side of the paper surface) can be reduced.
  • the plane layouts of the two pixel sharing units 539 arranged in the H direction are not inverted in the V direction, and the area thereof is increased.
  • the area can be the same as the area of the pixel sharing unit 539 of the second substrate 200 described in the first embodiment.
  • the plane layout of the pixel sharing unit 539 of the first substrate 100 is the same as the plane layout (FIGS. 7A and 7B) described in the first embodiment. Therefore, the image pickup apparatus 1 of this modification can obtain the same effect as the image pickup apparatus 1 described in the first embodiment.
  • the arrangement of the pixel sharing unit 539 of the second substrate 200 is not limited to the arrangement described in the first and second embodiments and the present modification.
  • FIG. 54 schematically shows the planar configuration of the first substrate 100, and corresponds to FIG. 7A described in the first embodiment.
  • FIG. 55 schematically shows a planar configuration in the vicinity of the surface of the semiconductor layer 200S of the second substrate 200, and corresponds to FIG. 8 described in the first embodiment.
  • FIG. 56 schematically shows the configuration of each part of the first wiring layer W1, the semiconductor layer 200S connected to the first wiring layer W1, and the first substrate 100, and has been described in the first embodiment.
  • FIG. 57 shows an example of the planar configuration of the first wiring layer W1 and the second wiring layer W2, and corresponds to FIG.
  • FIG. 58 shows an example of the planar configuration of the second wiring layer W2 and the third wiring layer W3, and corresponds to FIG. 11 described in the first embodiment.
  • FIG. 59 shows an example of the planar configuration of the third wiring layer W3 and the fourth wiring layer W4, and corresponds to FIG. 12 described in the first embodiment.
  • each pixel circuit 210 has a substantially square planar shape (Fig. 55, etc.).
  • the planar configuration of the image pickup apparatus 1 of the present modification is different from the planar configuration of the image pickup apparatus 1 described in the first embodiment.
  • the pixel sharing unit 539 of the first substrate 100 is formed over a pixel region of 2 rows ⁇ 2 columns, and has a substantially square planar shape, as described in the first embodiment. (Fig. 54).
  • the direction in which the horizontal portion TGb of the TG2 and TG4 is directed toward the outside of the pixel sharing unit 539 in the H direction from the position where the horizontal portion TGb is superimposed on the vertical portion TGa (more specifically, the direction toward the outer edge of the pixels 541B and 541D, and the pixel sharing unit). It extends in the direction toward the outside of 539).
  • the pad portion 120 connected to the floating diffusion FD is provided in the central portion of the pixel sharing unit 539 (the central portion in the H direction and the V direction of the pixel sharing unit 539), and the pad portion 121 connected to the VSS contact region 118 is provided. At least in the H direction (in the H and V directions in FIG. 54), it is provided at the end of the pixel sharing unit 539.
  • the horizontal portion TGb of the transfer gates TG1, TG2, TG3, TG4 is easily divided into small pieces, as described in the first embodiment. Therefore, it becomes difficult to form a large transistor in the pixel circuit 210.
  • the horizontal portion TGb of the transfer gates TG1, TG2, TG3, and TG4 is extended in the H direction from the position superposed on the vertical portion TGa as in the above modification, it has been described in the first embodiment. Similarly, the width of the semiconductor layer 200S can be increased.
  • the positions of the through electrodes TGV1 and TGV3 connected to the transfer gates TG1 and TG3 in the H direction were arranged close to the positions of the through electrodes 120E in the H direction and connected to the transfer gates TG2 and TG4.
  • the positions of the through electrodes TGV2 and TGV4 in the H direction can be arranged close to the positions of the through electrodes 121E in the H direction (FIG. 56).
  • the width (the size in the H direction) of the semiconductor layer 200S extending in the V direction can be increased as described in the first embodiment. Therefore, it is possible to increase the size of the transistor of the pixel circuit 210, particularly the size of the amplification transistor AMP. As a result, the signal / noise ratio of the pixel signal is improved, and the image pickup apparatus 1 can output better pixel data (image information).
  • the pixel sharing unit 539 of the second substrate 200 is, for example, substantially the same as the size of the pixel sharing unit 539 of the first substrate 100 in the H direction and the V direction, and corresponds to, for example, a pixel region of approximately 2 rows ⁇ 2 columns. It is provided over the area.
  • the selection transistor SEL and the amplification transistor AMP are arranged side by side in the V direction on one semiconductor layer 200S extending in the V direction, and the FD conversion gain switching transistor FDG and the reset transistor RST are arranged in the V direction. It is arranged side by side in the V direction on one extending semiconductor layer 200S.
  • the semiconductor layer 200S of 1 provided with the selection transistor SEL and the amplification transistor AMP and the semiconductor layer 200S of 1 provided with the FD conversion gain switching transistor FDG and the reset transistor RST are connected to each other in the H direction via the insulation region 212. They are lined up.
  • the insulating region 212 extends in the V direction (FIG. 55).
  • the outer shape of the pixel sharing unit 539 of the second substrate 200 will be described with reference to FIGS. 55 and 56.
  • the pixel sharing unit 539 of the first substrate 100 shown in FIG. 54 includes an amplification transistor AMP and a selection transistor SEL provided on one side of the pad unit 120 in the H direction (left side of the paper in FIG. 56), and the pad unit 120. It is connected to the FD conversion gain switching transistor FDG and the reset transistor RST provided on the other side in the H direction (on the right side of the paper in FIG. 56).
  • the outer shape of the pixel sharing unit 539 of the second substrate 200 including the amplification transistor AMP, the selection transistor SEL, the FD conversion gain switching transistor FDG, and the reset transistor RST is determined by the following four outer edges.
  • the first outer edge is the outer edge of the semiconductor layer 200S including the selection transistor SEL and the amplification transistor AMP at one end in the V direction (the upper end of the paper in FIG. 56).
  • the first outer edge includes the amplification transistor AMP included in the pixel sharing unit 539 and the selection transistor SEL included in the pixel sharing unit 539 adjacent to one of the pixel sharing units 539 in the V direction (upper side of the paper in FIG. 56). It is provided between and. More specifically, the first outer edge is provided at the center of the element separation region 213 between the amplification transistor AMP and the selection transistor SEL in the V direction.
  • the second outer edge is the outer edge of the other end (lower end of the paper in FIG.
  • the second outer edge is a selection transistor SEL included in the pixel sharing unit 539 and an amplification transistor included in the pixel sharing unit 539 adjacent to the other side of the pixel sharing unit 539 in the V direction (lower side of the paper in FIG. 56). It is provided between the AMP and the AMP. More specifically, the second outer edge is provided at the center of the element separation region 213 between the selection transistor SEL and the amplification transistor AMP in the V direction.
  • the third outer edge is the outer edge of the other end (lower end of the paper in FIG. 56) in the V direction of the semiconductor layer 200S including the reset transistor RST and the FD conversion gain switching transistor FDG.
  • the third outer edge is included in the FD conversion gain switching transistor FDG included in the pixel sharing unit 539 and the pixel sharing unit 539 adjacent to the other side of the pixel sharing unit 539 in the V direction (lower side of the paper in FIG. 56). It is provided between the reset transistor RST and the reset transistor RST. More specifically, the third outer edge is provided at the center of the element separation region 213 between the FD conversion gain switching transistor FDG and the reset transistor RST in the V direction.
  • the fourth outer edge is the outer edge of one end in the V direction (the upper end of the paper in FIG. 56) of the semiconductor layer 200S including the reset transistor RST and the FD conversion gain switching transistor FDG.
  • the fourth outer edge is the reset transistor RST included in the pixel sharing unit 539 and the FD conversion gain included in the pixel sharing unit 539 adjacent to one of the pixel sharing units 539 in the V direction (upper side of the paper in FIG. 56). It is provided between the switching transistor FDG (not shown). More specifically, the fourth outer edge is provided at the center of the element separation region 213 (not shown) between the reset transistor RST and the FD conversion gain switching transistor FDG in the V direction.
  • the third and fourth outer edges are relative to the first and second outer edges. It is arranged so as to be offset to one side in the V direction (in other words, it is offset to one side in the V direction).
  • both the gate of the amplification transistor AMP and the source of the FD conversion gain switching transistor FDG can be arranged as close as possible to the pad portion 120. Therefore, the area of the wiring connecting these can be reduced, and the image pickup device 1 can be easily miniaturized.
  • the VSS contact region 218 is provided between the semiconductor layer 200S including the selection transistor SEL and the amplification transistor AMP and the semiconductor layer 200S including the reset transistor RST and the FD conversion gain switching transistor FDG.
  • the plurality of pixel circuits 210 have the same arrangement as each other.
  • the image pickup apparatus 1 having such a second substrate 200 also has the same effect as described in the first embodiment.
  • the arrangement of the pixel sharing unit 539 of the second substrate 200 is not limited to the arrangement described in the first and second embodiments and the present modification.
  • FIG. 60 schematically shows the planar configuration of the first substrate 100, and corresponds to FIG. 7B described in the first embodiment.
  • FIG. 61 schematically shows a planar configuration in the vicinity of the surface of the semiconductor layer 200S of the second substrate 200, and corresponds to FIG. 8 described in the first embodiment.
  • FIG. 62 schematically shows the configuration of each part of the first wiring layer W1, the semiconductor layer 200S connected to the first wiring layer W1, and the first substrate 100, and has been described in the first embodiment.
  • FIG. 63 shows an example of the planar configuration of the first wiring layer W1 and the second wiring layer W2, and corresponds to FIG.
  • FIG. 64 shows an example of the planar configuration of the second wiring layer W2 and the third wiring layer W3, and corresponds to FIG. 11 described in the first embodiment.
  • FIG. 65 shows an example of the planar configuration of the third wiring layer W3 and the fourth wiring layer W4, and corresponds to FIG. 12 described in the first embodiment.
  • the semiconductor layer 200S of the second substrate 200 extends in the H direction (FIG. 62). That is, it substantially corresponds to the configuration in which the planar configuration of the image pickup apparatus 1 shown in FIG. 55 and the like is rotated by 90 degrees.
  • the pixel sharing unit 539 of the first substrate 100 is formed over a pixel region of 2 rows ⁇ 2 columns, and has a substantially square planar shape, as described in the first embodiment. (Fig. 60).
  • the transfer gates TG1 and TG2 of the pixel 541A and the pixel 541B in one pixel row extend toward the center of the pixel sharing unit 539 in the V direction, and the other pixel row
  • the transfer gates TG3 and TG4 of the pixels 541C and the pixels 541D extend in the V direction toward the outside of the pixel sharing unit 539.
  • the pad portion 120 connected to the floating diffusion FD is provided in the central portion of the pixel sharing unit 539, and the pad portion 121 connected to the VSS contact region 118 is at least in the V direction (in the V direction and the H direction in FIG. 60). ) It is provided at the end of the pixel sharing unit 539.
  • the positions of the through electrodes TGV1 and TGV2 of the transfer gates TG1 and TG2 in the V direction approach the positions of the through electrodes 120E in the V direction, and the positions of the through electrodes TGV3 and TGV4 of the transfer gates TG3 and TG4 in the V direction are the through electrodes. It approaches the position of 121E in the V direction (FIG. 62). Therefore, for the same reason as described in the first embodiment, the width (magnitude in the V direction) of the semiconductor layer 200S extending in the H direction can be increased. Therefore, it is possible to increase the size of the amplification transistor AMP and suppress noise.
  • each pixel circuit 210 the selection transistor SEL and the amplification transistor AMP are arranged side by side in the H direction, and the reset transistor RST is arranged at a position adjacent to each other in the V direction with the selection transistor SEL and the insulation region 212 in between. FIG. 61).
  • the FD conversion gain switching transistor FDG is arranged side by side with the reset transistor RST in the H direction.
  • the VSS contact region 218 is provided in an island shape in the insulating region 212.
  • the third wiring layer W3 extends in the H direction (FIG. 64)
  • the fourth wiring layer W4 extends in the V direction (FIG. 65).
  • the image pickup apparatus 1 having such a second substrate 200 also has the same effect as described in the first embodiment.
  • the arrangement of the pixel sharing unit 539 of the second substrate 200 is not limited to the arrangement described in the first and second embodiments and the present modification.
  • the semiconductor layer 200S described in the first and second embodiments and the modification 12 may extend in the H direction.
  • FIG. 66 schematically shows a modified example of the cross-sectional structure of the image pickup apparatus 1 according to the above embodiment.
  • FIG. 66 corresponds to FIG. 3 described in the first embodiment.
  • the image pickup apparatus 1 has contact portions 203, 204, 303, 304 at positions facing the central portion of the pixel array portion 540 in addition to the contact portions 201, 202, 301, 302.
  • the image pickup apparatus 1 of the present modification is different from the image pickup apparatus 1 described in the first embodiment.
  • the contact portions 203 and 204 are provided on the second substrate 200, and the joint surface with the third substrate 300 is exposed.
  • the contact portions 303 and 304 are provided on the third substrate 300 and are exposed on the joint surface with the second substrate 200.
  • the contact portion 203 is in contact with the contact portion 303, and the contact portion 204 is in contact with the contact portion 304. That is, in this image pickup apparatus 1, the second substrate 200 and the third substrate 300 are connected by contact portions 203, 204, 303, 304 in addition to the contact portions 201, 202, 301, 302.
  • FIG. 67 an input signal input to the image pickup apparatus 1 from the outside and a path of a power supply potential and a reference potential are represented by arrows.
  • FIG. 68 the signal path of the pixel signal output from the image pickup apparatus 1 to the outside is represented by an arrow.
  • the input signal input to the image pickup apparatus 1 via the input unit 510A is transmitted to the row drive unit 520 of the third substrate 300, and the row drive signal is generated by the row drive unit 520.
  • This row drive signal is sent to the second substrate 200 via the contact portions 303 and 203.
  • the row drive signal reaches each of the pixel sharing units 539 of the pixel array unit 540 via the row drive signal line 542 in the wiring layer 200T.
  • drive signals other than the transfer gate TG are input to the pixel circuit 210, and each transistor included in the pixel circuit 210 is driven.
  • the drive signal of the transfer gate TG is input to the transfer gates TG1, TG2, TG3, TG4 of the first substrate 100 via the through electrode TGV, and the pixels 541A, 541B, 541C, 541D are driven.
  • the power supply potential and the reference potential supplied from the outside of the image pickup apparatus 1 to the input portion 510A (input terminal 511) of the third substrate 300 are sent to the second substrate 200 via the contact portions 303 and 203, and are wired. It is supplied to the pixel circuit 210 of each of the pixel sharing units 539 via the wiring in the layer 200T.
  • the reference potential is further supplied to the pixels 541A, 541B, 541C, 541D of the first substrate 100 via the through electrode 121E.
  • the pixel signal photoelectrically converted by the pixels 541A, 541B, 541C, 541D of the first substrate 100 is sent to the pixel circuit 210 of the second substrate 200 for each pixel sharing unit 539.
  • the pixel signal based on this pixel signal is sent from the pixel circuit 210 to the third substrate 300 via the vertical signal line 543 and the contact portions 204 and 304.
  • This pixel signal is processed by the column signal processing unit 550 and the image signal processing unit 560 of the third substrate 300, and then output to the outside via the output unit 510B.
  • the image pickup apparatus 1 having such contact portions 203, 204, 303, 304 also has the same effect as described in the first embodiment.
  • the position and number of contact portions can be changed according to the design of the circuit or the like of the third substrate 300, which is the connection destination of the wiring via the contact portions 303, 304.
  • FIG. 69 shows a modified example of the cross-sectional configuration of the image pickup apparatus 1 according to the above embodiment.
  • FIG. 69 corresponds to FIG. 6 described in the first embodiment.
  • the transfer transistor TR having a planar structure is provided on the first substrate 100.
  • the image pickup apparatus 1 of the present modification is different from the image pickup apparatus 1 described in the first embodiment.
  • the transfer gate TG is configured only by the horizontal portion TGb. In other words, the transfer gate TG does not have a vertical portion TGa and is provided so as to face the semiconductor layer 100S.
  • the image pickup apparatus 1 having such a transfer transistor TR having a planar structure also has the same effect as described in the first embodiment. Further, by providing the planar type transfer gate TG on the first substrate 100, the photodiode PD is formed closer to the surface of the semiconductor layer 100S as compared with the case where the vertical transfer gate TG is provided on the first substrate 100. As a result, it is possible to increase the saturation signal amount (Qs). Further, the method of forming the planar type transfer gate TG on the first substrate 100 has a smaller number of manufacturing steps than the method of forming the vertical transfer gate TG on the first substrate 100, and the photo is caused by the manufacturing process. It can be considered that the adverse effect on the diode PD is unlikely to occur.
  • FIG. 70 shows a modified example of the pixel circuit of the image pickup apparatus 1 according to the above embodiment.
  • FIG. 70 corresponds to FIG. 4 described in the first embodiment.
  • a pixel circuit 210 is provided for each pixel (pixel 541A). That is, the pixel circuit 210 is not shared by a plurality of pixels.
  • the image pickup apparatus 1 of the present modification is different from the image pickup apparatus 1 described in the first embodiment.
  • the image pickup device 1 of the present modification is the same as the image pickup device 1 described in the first embodiment in that the pixels 541A and the pixel circuit 210 are provided on different substrates (first substrate 100 and second substrate 200). It is the same. Therefore, the image pickup apparatus 1 according to the present modification can also obtain the same effect as described in the first embodiment.
  • FIG. 71 shows a modified example of the planar configuration of the pixel separation unit 117 described in the above-described embodiment and the like.
  • a gap may be provided in the pixel separation portion 117 surrounding each of the pixels 541A, 541B, 541C, and 541D. That is, the entire circumference of the pixels 541A, 541B, 541C, and 541D may not be surrounded by the pixel separation unit 117.
  • the gap of the pixel separation portion 117 is provided in the vicinity of the pad portions 120 and 121 (see FIG. 7B).
  • the pixel separation unit 117 has an FTI structure penetrating the semiconductor layer 100S (see FIG. 6) has been described, but the pixel separation unit 117 has a configuration other than the FTI structure. May be good.
  • the pixel separation unit 117 may not be provided so as to completely penetrate the semiconductor layer 100S, and may have a so-called DTI (Deep Trench Isolation) structure.
  • FIG. 72 schematically shows a cross-sectional configuration of a main part of the image pickup apparatus 1 according to the modified example 19 of the present disclosure.
  • FIG. 73 schematically shows the planar configuration of the second substrate 200 in the image pickup apparatus shown in FIG. 72. Note that FIG. 72 shows a cross section corresponding to the EE'line shown in FIG. 73.
  • the image pickup apparatus 1 having the amplification transistor AMP having the GAA structure described in the second embodiment can be formed, for example, as follows.
  • the pixels 541A, 541B, 541C, and 541D are sacrificed on the pad portion 120 connecting the floating diffusion FDs (floating diffusion FD1, FD2, FD3, FD4) to each other by using, for example, a chemical vapor deposition method (CVD method).
  • Layer 120A is preformed.
  • the material of the sacrificial layer 120A for example, a material that increases the etching selectivity with the silicon oxide film by oxidation can be used. Examples of such a material include Ge.
  • a material having a high etching selectivity with a silicon oxide film can be used as the material of the sacrificial layer 120A. Examples of such materials include group III-V compound semiconductor materials (eg, InGaAs, InP and GaAs) and amorphous carbon.
  • group III-V compound semiconductor materials eg, InGaAs, InP and GaAs
  • amorphous carbon e.g, a case where the sacrificial layer 120A is formed using Ge will be described as an example.
  • the semiconductor layer 200S is bonded to the first substrate 100 in the same manner as in the second embodiment, and the insulating region 212 and the element separation region 213 are formed at predetermined positions.
  • the sacrificial layer 235 and the polysilicon film 224X are laminated on the semiconductor layer 200S, and an insulating film is formed on the lower surface of the sacrificial layer 235 on the side opposite to the polysilicon film 224X side.
  • the Si thin film layer having 212X is bonded.
  • the polysilicon film 224X is processed, for example, by photolithography and reactive ion etching (RIE) to form an opening 224H penetrating the polysilicon film 224X.
  • RIE reactive ion etching
  • Etching solution is prepared and the sacrificial layer 235 is etched. At this time, the sacrificial layer 235 also recedes in the plane direction, and the sacrificial layer 235 below the channel 224 is removed. Subsequently, as shown in FIG.
  • a resist film 234 that protects one opening 224H on the polysilicon film 224X dry using a gas containing a halogen element such as F, Cl, Br, etc.
  • the insulating region 212 and the wiring layer 100T are etched by etching to form an opening 100H reaching the sacrificial layer 120A.
  • an annealing treatment is performed to form a thermal oxide film to be a gate insulating film 225 on the surface of the polysilicon film 224X including the channel 224, as shown in FIG. 74D.
  • the sacrificial layer 120A exposed at the bottom of the opening 100H is also oxidized to form, for example, the GeO 2 layer 120X. Then, for example, it is washed with pure water. As a result, as shown in FIG. 74E, the GeO 2 layer 120X is removed.
  • the oxidized sacrificial layer 120A can be removed by washing with hydrochloric acid, for example.
  • the oxidized sacrificial layer 120A can be removed by washing with, for example, sulfuric acid / hydrogen peroxide.
  • a polysilicon film 226X is formed around the channel 224 and at the opening 100H by using, for example, a CVD method.
  • a CVD method As a result, through electrodes 120E that electrically connect the gate AG and the amplification transistor AMP and the floating diffusion FD are collectively formed.
  • the passivation film 221, the interlayer insulating film 222, and the first wiring layer W1 are sequentially formed in the same manner as in the second embodiment. As a result, the second substrate 200 of the image pickup apparatus 1 shown in FIG. 72 is formed.
  • the image pickup apparatus 1 having the amplification transistor AMP having the GAA structure described in the second embodiment can be formed, for example, as follows.
  • the sacrificial layer 120A is preliminarily formed on the pad portion 120.
  • the semiconductor layer 200S is bonded to the first substrate 100 in the same manner as in the second embodiment, and the insulating region 212 and the element separation region 213 are formed at predetermined positions.
  • the polysilicon film 224X is bonded onto the semiconductor layer 200S. Subsequently, as shown in FIG. 75B, the polysilicon film 224X is processed, for example, by photolithography and RIE to form an opening 224H penetrating the polysilicon film 224X.
  • wet etching is performed using hydrofluoric acid diluted to an ultra-low concentration to remove the insulating region 212 below the polysilicon film 224X between the openings 224H.
  • a resist film 234 that protects one opening 224H was formed on the polysilicon film 224X, and then a gas containing a halogen element such as F, Cl, Br was used.
  • the insulating region 212 and the wiring layer 100T are etched by dry etching to form an opening 100H reaching the sacrificial layer 120A.
  • an annealing treatment is performed to form a thermal oxide film to be a gate insulating film 225 on the surface of the polysilicon film 224X as shown in FIG. 75D.
  • the sacrificial layer 120A exposed at the bottom of the opening 100H is also oxidized to form the GeO 2 layer 120X.
  • it is washed with pure water.
  • the GeO 2 layer 120X is removed.
  • a polysilicon film 226X is formed around the channel 224 and at the opening 100H.
  • through electrodes 120E that electrically connect the gate AG and the amplification transistor AMP and the floating diffusion FD are collectively formed.
  • the passivation film 221, the interlayer insulating film 222, and the first wiring layer W1 are sequentially formed in the same manner as in the second embodiment.
  • the second substrate 200 of the image pickup apparatus 1 shown in FIG. 72 is formed.
  • the sacrificial layer 120A is formed on the pad portion 120 in advance. This makes it possible to collectively form the through electrodes 120E that electrically connect the gate AG and the amplification transistor AMP and the floating diffusion FD. Therefore, in addition to the effect of the second embodiment, the manufacturing process can be simplified and the bonding resistance can be reduced. Further, since the amplification transistor AMP can be formed without peeling the oxide film around the channel 224, it is possible to reduce the destabilization of the threshold voltage due to the parasitic transistor with the adjacent contact in the second substrate 200. It becomes.
  • FIG. 76 schematically shows a cross-sectional configuration of a main part of the image pickup apparatus 1 according to the modified example 20 of the present disclosure.
  • FIG. 77 is an equivalent circuit diagram of the image pickup apparatus 1 shown in FIG. 76.
  • the floating diffusion FD and the gate AG of the amplification transistor AMP are directly connected by the through electrode 120E is shown.
  • the floating diffusion FD and the source RS of the reset transistor RST are connected to the through electrode. You may connect directly with 120E1.
  • the pixel circuit 210 including the FD conversion gain switching transistor FDG is shown, but the FD conversion gain switching transistor FDG may be omitted.
  • the source RS of the reset transistor RST has the same potential as the gate AG of the floating diffusion FD and the amplification transistor AMP.
  • the reset transistor RST has a Fin-type FD-SOI structure, and its source and drain are formed from the front surface (surface 200S1) to the back surface (surface 200S2) of the semiconductor layer 200S. Therefore, as shown in FIG. 76, the floating diffusion FD and the source RS of the reset transistor RST are connected by connecting the through electrode 120E1 to the surface 200S2 of the semiconductor layer 200S on which the source RS of the reset transistor RST is formed. Can be electrically connected.
  • Such an image pickup apparatus 1 can be formed, for example, as follows.
  • wirings such as the pad portions 120 and 121 and the gate TGb of the transfer transistor TR are formed on the semiconductor layer 100S.
  • FIG. 78B after forming the interlayer insulating film 123 covering the wiring on the semiconductor layer 100S, the through silicon via 120E1 reaching the pad portion 120 is provided to form the wiring layer 100T.
  • the semiconductor layer 200S is bonded onto the wiring layer 100T.
  • a source follower circuit, an amplification transistor AMP, a reset transistor RST, a selection transistor SEL, and an FD conversion gain switching transistor FDG are formed on the semiconductor layer 200S.
  • at least the gate RG of the reset transistor RST has a Fin structure penetrating the semiconductor layer 200S.
  • the source RS of the reset transistor RST and the floating diffusion FD are electrically connected via the through electrode 120E1.
  • a Fin structure similar to the reset transistor RST in order to simplify the number of steps and structure.
  • the interlayer insulating film 222 and various wirings are provided to form the wiring layer 200T.
  • the image pickup apparatus 1 shown in FIG. 76 is completed.
  • the floating diffusion FD and the source RS of the reset transistor RST are directly connected by the through electrode 120E1.
  • the area of the semiconductor layer 200S to be formed is secured. That is, it is possible to improve the area efficiency of the pixel transistors constituting the pixel circuit 210 on the second substrate 200.
  • the floating diffusion FD and the source RS of the reset transistor RST are superimposed in the stacking direction in a plan view.
  • An example of the layout is shown, but it is not limited to this.
  • a wiring extending in the in-plane direction is provided in the wiring layer 100T, and this is used as a part of the through electrode 120E1 for connecting the floating diffusion FD and the source RS of the reset transistor RST. You may do it. This improves the degree of freedom in the layout of the pixel transistors provided in the semiconductor layer 200S.
  • FIG. 81 schematically shows a cross-sectional configuration of a main part of the image pickup apparatus 1 according to the modified example 21 of the present disclosure.
  • FIG. 82 schematically shows the planar configuration of the second substrate 200 in the image pickup apparatus 1 shown in FIG. 81.
  • the gate AG of the amplification transistor AMP and the source FS of the FD conversion gain switching transistor FDG are electrically connected via the connection portion 218V and the first wiring layer W1 is shown. Not exclusively.
  • the polysilicon 226 forming the gate of the pixel transistor is extended between the amplification transistor AMP and the FD conversion gain switching transistor FDG, and the gate AG and FD of the amplification transistor AMP are used.
  • the conversion gain switching transistor FDG is electrically connected to the source FS.
  • Such an image pickup apparatus 1 can be formed, for example, as follows.
  • the semiconductor layer 200S is processed to form fins 223 of various transistors constituting the pixel circuit 210 on the wiring layer 100T, and further, a gate insulating film 225 is formed around the fins 223. Form a silicon oxide film.
  • a resist film 240 having a predetermined pattern is formed on the wiring layer 100T, and an opening 100H reaching to the pad portion 120 is formed.
  • an opening 100H is embedded in the wiring layer 100T, and a resist film 241 covering other than the fins 223 constituting the FD conversion gain switching transistor FDG is formed to form the FD conversion gain switching transistor FDG.
  • the gate insulating film 225 provided around the source FS of the fin 223 constituting the above is peeled off.
  • a polysilicon film 226X that covers the fin 223 and embeds the opening 100H is formed.
  • the polysilicon film 226X is processed.
  • Through electrodes 120E1 are formed.
  • the interlayer insulating film 222 and various wirings are provided to form the wiring layer 200T.
  • the image pickup apparatus 1 shown in FIG. 81 is completed.
  • the gate AG of the amplification transistor AMP having the same potential and the source FS of the FD conversion gain switching transistor FDG are electrically connected by using the polysilicon 226 forming the gate of the pixel transistor.
  • the polysilicon film and the pad portion 120 are electrically connected via the through electrode 120E1.
  • the layout of the pixel transistor provided in the semiconductor layer 200S is eliminated. The degree of freedom is improved.
  • FIG. 81 shows an example in which the connection portion 218V connected to the first wiring layer W1 is connected to the FD conversion gain switching transistor FDG, but the present invention is not limited to this.
  • the connection portion 218V may be connected to the amplification transistor AMP.
  • the connection portion 218V may be connected to the polysilicon 226 that connects the gate AG of the amplification transistor AMP and the source FS of the FD conversion gain switching transistor FDG.
  • the gate AG of the amplification transistor AMP and the source FS of the FD conversion gain switching transistor FDG may be arranged linearly and connected by polysilicon 226.
  • the wiring length of the polysilicon 226 connecting the gate AG of the amplification transistor AMP and the source FS of the FD conversion gain switching transistor FDG is shortened, so that the capacitance can be reduced.
  • FIG. 87 schematically shows a cross-sectional configuration of a main part of the image pickup apparatus 1 according to the modified example 22 of the present disclosure.
  • FIG. 89 is an equivalent circuit diagram of the image pickup apparatus 1 shown in FIG. 88.
  • the pixel circuit 210 is provided on the second substrate 200 is shown, but the present invention is not limited to this.
  • a fourth substrate 400 including the semiconductor layer 400S is provided between the second substrate 200 and the third substrate 300 described above, and a plurality of transistors constituting the pixel circuit 210 are separately provided in the semiconductor layers 200S and 400S. You may do it.
  • the amplification transistor AMP and the selective transistor SEL are provided in the semiconductor layer 200S, and the reset transistor RST and the FD conversion gain are switched.
  • the transistor FDG may be provided in the semiconductor layer 400S.
  • the following planar layout is preferable. For example, it is preferable to lay out the source or drain of the transfer transistor TR, the gate AG of the amplification transistor AMP, and the source of the FD conversion gain switching transistor FDG so as to be superimposed in a plan view. Thereby, by passing the through electrode 120E described above to the fourth substrate 400, the source or drain of the transfer transistor TR, the gate AG of the amplification transistor AMP, and the source of the FD conversion gain switching transistor FDG are separated from each other by the through electrode 120E. Can be electrically connected with.
  • the wiring length is minimized, and the FD capacity can be minimized in principle. Further, since the number of vias for electrically connecting each pixel transistor is reduced, the pixel pitch can be further reduced. In addition, since the stress due to vias is reduced, it is possible to reduce fluctuations in the characteristics of the transistor.
  • Such an image pickup device 1 can be formed, for example, as follows.
  • the semiconductor layer 200S is processed by etching, for example, to form the amplification transistor AMP and the fin 233 of the selective transistor SEL on the wiring layer 100T, respectively.
  • the insulating region 212 is formed, and the annular transistor AMP and the gate of the selective transistor SEL (for example, the gate AG) are formed by forming and processing polysilicon.
  • the interlayer insulating film 222 is formed, as shown in FIG. 90D, it is provided through the gate AG of the amplification transistor AMP and on the source or drain of the transfer transistor TR. A through electrode 120E that reaches the pad portion 120 is formed. Next, as shown in FIG. 90E, the semiconductor layer 400S is bonded onto the wiring layer 200T.
  • the insulating region 412 is formed.
  • the gates RG and FG of the reset transistor RST and the FD conversion gain switching transistor FDG are formed, respectively.
  • the interlayer insulating film 422 and various wirings are provided to form the wiring layer 400T.
  • the image pickup apparatus 1 shown in FIG. 88 is completed.
  • the amplification transistor AMP and the selection transistor SEL among the amplification transistor AMP, the selection transistor SEL, the reset transistor RST, and the FD conversion gain switching transistor FDG constituting the pixel circuit 210 are reset to the semiconductor layer 200S.
  • the transistor RST and the FD conversion gain switching transistor FDG are provided in the semiconductor layer 400S.
  • the source or drain of the transfer transistor TR, the gate AG of the amplification transistor AMP, and the source of the FD conversion gain switching transistor FDG are superimposed in a plan view, they are electrically connected by the through electrode 120E. It becomes possible to do. Therefore, it is possible to minimize the FD capacity in principle. Further, since the number of vias for electrically connecting each pixel transistor is reduced, the pixel pitch can be further reduced. In addition, since the stress due to vias is reduced, it is possible to reduce fluctuations in the characteristics of the transistor.
  • FIGS. 88 and 89 an example including the FD conversion gain switching transistor FDG as a plurality of transistors constituting the pixel circuit 210 is shown.
  • the FD conversion gain switching transistor FDG is used. You can omit it.
  • the source or drain of the transfer transistor TR, the gate AG of the amplification transistor AMP, and the source of the reset transistor RST are superimposed in a plan view. It is electrically connected by the through electrode 120E.
  • the amplification transistor AMP and the selection transistor SEL are used in the semiconductor layer 200S.
  • the amplification transistor AMP and the selection transistor SEL are used in the semiconductor layer 200S.
  • the example in which the reset transistor RST and the FD conversion gain switching transistor FDG are provided in the semiconductor layer 400S is shown, but the present invention is not limited thereto.
  • the reset transistor RST and the FD conversion gain switching transistor FDG may be provided in the semiconductor layer 200S
  • the amplification transistor AMP and the selective transistor SEL may be provided in the semiconductor layer 400S.
  • Such an image pickup device 1 can be formed, for example, as follows.
  • the semiconductor layer 200S is bonded to the wiring layer 100T, and the semiconductor layer 200S is processed by, for example, etching.
  • the gates RG and FG of the reset transistor RST and the FD conversion gain switching transistor FDG are formed on the semiconductor layer 200S, respectively.
  • FIG. 95C a through electrode 120E2 that penetrates the interlayer insulating film 222 and the interlayer insulating film 222 is formed.
  • FIG. 95D the semiconductor layer 400S is bonded onto the wiring layer 200T.
  • FIG. 95E the semiconductor layer 400S is processed by, for example, etching to form the fins 433 of the amplification transistor AMP and the selective transistor SEL, respectively.
  • polysilicon is formed into a film and processed to form a gate (for example, gate AG) of an amplification transistor AMP and a selective transistor SEL.
  • a gate for example, gate AG
  • a selective transistor SEL for example, a transistor SEL
  • FIG. 95G the insulating region 412 and the interlayer insulating film 422 are formed.
  • various wirings are provided to form the wiring layer 400T.
  • the image pickup apparatus 1 shown in FIG. 93 is completed.
  • the gate AG of the amplification transistor AMP and the source of the FD conversion gain switching transistor FDG are electrically connected via the through electrode 120E1, and the source of the FD conversion gain switching transistor FDG and the gate AG of the amplification transistor AMP are connected.
  • the transistor is electrically connected via the through electrode 120E2
  • the present invention is not limited to this.
  • the gate AG of the amplification transistor AMP, the source of the FD conversion gain switching transistor FDG, and the amplification transistor AMP through the through electrode 120E that penetrates the semiconductor layer 200S and reaches the surface 400S2 of the semiconductor layer 400S.
  • the gate AG of the above may be electrically connected.
  • the through electrode 120E may further penetrate the gate AG of the amplification transistor AMP provided on the fourth substrate.
  • the second substrate 200 and the fourth substrate 400 are, for example, as shown in FIG. 98, the surface of the wiring layer 200T of the second substrate 200 facing the fourth substrate 400 and the second substrate 200 facing the second substrate 200.
  • the contact portions 201 and 401 provided on the surface of the wiring layer 400T1 provided on the surface 400S2 side of the 4 substrate 400 may be joined to each other and electrically connected to each other.
  • FIG. 99 shows an example of a schematic configuration of an image pickup system 7 including the image pickup apparatus 1 according to the above embodiment.
  • the image pickup system 7 is, for example, an image pickup device such as a digital still camera or a video camera, or an electronic device such as a mobile terminal device such as a smartphone or a tablet terminal.
  • the image pickup system 7 includes, for example, an image pickup device 1, a DSP circuit 243, a frame memory 244, a display unit 245, a storage unit 246, an operation unit 247, and a power supply unit 248 according to the above embodiment.
  • the image pickup device 1, the DSP circuit 243, the frame memory 244, the display unit 245, the storage unit 246, the operation unit 247, and the power supply unit 248 according to the above embodiment are connected to each other via the bus line 249. Has been done.
  • the image pickup apparatus 1 outputs image data according to the incident light.
  • the DSP circuit 243 is a signal processing circuit that processes a signal (image data) output from the image pickup apparatus 1 according to the above embodiment.
  • the frame memory 244 temporarily holds the image data processed by the DSP circuit 243 in frame units.
  • the display unit 245 comprises a panel-type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays a moving image or a still image captured by the image pickup device 1 according to the above embodiment.
  • the storage unit 246 records image data of a moving image or a still image captured by the image pickup apparatus 1 according to the above embodiment on a recording medium such as a semiconductor memory or a hard disk.
  • the operation unit 247 issues operation commands for various functions of the image pickup system 7 according to the operation by the user.
  • the power supply unit 248 supplies various power sources serving as operating power sources for the image pickup device 1, the DSP circuit 243, the frame memory 244, the display unit 245, the storage unit 246, and the operation unit 247 according to the above embodiment to these supply targets. And supply as appropriate.
  • FIG. 100 shows an example of a flowchart of an imaging operation in the imaging system 7.
  • the user instructs the start of imaging by operating the operation unit 247 (step S101).
  • the operation unit 247 transmits an image pickup command to the image pickup apparatus 1 (step S102).
  • the image pickup apparatus 1 specifically, the system control circuit 36
  • the image pickup apparatus 1 executes an image pickup by a predetermined image pickup method (step S103).
  • the image pickup device 1 outputs the image data obtained by the image pickup to the DSP circuit 243.
  • the image data is data for all pixels of the pixel signal generated based on the electric charge temporarily held in the floating diffusion FD.
  • the DSP circuit 243 performs predetermined signal processing (for example, noise reduction processing) based on the image data input from the image pickup apparatus 1 (step S104).
  • the DSP circuit 243 stores the image data to which the predetermined signal processing has been performed in the frame memory 244, and the frame memory 244 stores the image data in the storage unit 246 (step S105). In this way, the image pickup in the image pickup system 7 is performed.
  • the image pickup apparatus 1 according to the above embodiment or the like is applied to the image pickup system 7.
  • the image pickup apparatus 1 can be miniaturized or high-definition, so that a small-sized or high-definition image pickup system 7 can be provided.
  • the technique according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on a moving body of any kind such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 101 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technique according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 has a driving force generator for generating a driving force of a vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, turn signals or fog lamps.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle outside information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the vehicle outside information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or a character on the road surface based on the received image.
  • the image pickup unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the image pickup unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the image pickup unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects a driver's state is connected to the vehicle interior information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether or not the driver has fallen asleep.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform coordinated control for the purpose of automatic driving that runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the vehicle outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the outside information detection unit 12030, and performs cooperative control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits an output signal of at least one of audio and image to an output device capable of visually or audibly notifying information to the passenger or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a head-up display.
  • FIG. 102 is a diagram showing an example of the installation position of the image pickup unit 12031.
  • the vehicle 12100 has an imaging unit 12101, 12102, 12103, 12104, 12105 as an imaging unit 12031.
  • the image pickup units 12101, 12102, 12103, 12104, 12105 are provided, for example, at positions such as the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100.
  • the image pickup unit 12101 provided in the front nose and the image pickup section 12105 provided in the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the image pickup units 12102 and 12103 provided in the side mirror mainly acquire images of the side of the vehicle 12100.
  • the image pickup unit 12104 provided in the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the images in front acquired by the image pickup units 12101 and 12105 are mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 102 shows an example of the shooting range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging range of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the image pickup units 12101 to 12104, a bird's-eye view image of the vehicle 12100 can be obtained.
  • At least one of the image pickup units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera including a plurality of image pickup elements, or may be an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object within the image pickup range 12111 to 12114 based on the distance information obtained from the image pickup unit 12101 to 12104, and a temporal change of this distance (relative speed with respect to the vehicle 12100). By obtaining can. Further, the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and can perform automatic braking control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like that autonomously travels without relying on the driver's operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, electric poles, and other three-dimensional objects based on the distance information obtained from the image pickup units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the image pickup units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging unit 12101 to 12104.
  • pedestrian recognition is, for example, a procedure for extracting feature points in an image captured by an image pickup unit 12101 to 12104 as an infrared camera, and pattern matching processing is performed on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 determines the square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the above is an example of a mobile control system to which the technique according to the present disclosure can be applied.
  • the technique according to the present disclosure can be applied to the image pickup unit 12031 among the configurations described above.
  • the image pickup apparatus 1 according to the above embodiment can be applied to the image pickup unit 12031.
  • FIG. 103 is a diagram showing an example of a schematic configuration of an endoscopic surgery system to which the technique according to the present disclosure (the present technique) can be applied.
  • FIG. 103 illustrates how the surgeon (doctor) 11131 is performing surgery on patient 11132 on patient bed 11133 using the endoscopic surgery system 11000.
  • the endoscopic surgery system 11000 includes an endoscope 11100, other surgical tools 11110 such as an abdominal tube 11111 and an energy treatment tool 11112, and a support arm device 11120 that supports the endoscope 11100.
  • a cart 11200 equipped with various devices for endoscopic surgery.
  • the endoscope 11100 is composed of a lens barrel 11101 in which a region having a predetermined length from the tip is inserted into the body cavity of the patient 11132, and a camera head 11102 connected to the base end of the lens barrel 11101.
  • the endoscope 11100 configured as a so-called rigid mirror having a rigid barrel 11101 is illustrated, but the endoscope 11100 may be configured as a so-called flexible mirror having a flexible barrel. good.
  • An opening in which an objective lens is fitted is provided at the tip of the lens barrel 11101.
  • a light source device 11203 is connected to the endoscope 11100, and the light generated by the light source device 11203 is guided to the tip of the lens barrel by a light guide extending inside the lens barrel 11101, and is an objective. It is irradiated toward the observation target in the body cavity of the patient 11132 through the lens.
  • the endoscope 11100 may be a direct endoscope, a perspective mirror, or a side endoscope.
  • An optical system and an image pickup element are provided inside the camera head 11102, and the reflected light (observation light) from the observation target is focused on the image pickup element by the optical system.
  • the observation light is photoelectrically converted by the image pickup device, and an electric signal corresponding to the observation light, that is, an image signal corresponding to the observation image is generated.
  • the image signal is transmitted as RAW data to the camera control unit (CCU: Camera Control Unit) 11201.
  • the CCU11201 is composed of a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), and the like, and comprehensively controls the operations of the endoscope 11100 and the display device 11202. Further, the CCU11201 receives an image signal from the camera head 11102, and performs various image processing on the image signal for displaying an image based on the image signal, such as development processing (demosaic processing).
  • a CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the display device 11202 displays an image based on the image signal processed by the CCU 11201 under the control of the CCU 11201.
  • the light source device 11203 is composed of, for example, a light source such as an LED (Light Emitting Diode), and supplies irradiation light for photographing an operating part or the like to the endoscope 11100.
  • a light source such as an LED (Light Emitting Diode)
  • LED Light Emitting Diode
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • the user can input various information and input instructions to the endoscopic surgery system 11000 via the input device 11204.
  • the user inputs an instruction to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) by the endoscope 11100.
  • the treatment tool control device 11205 controls the drive of the energy treatment tool 11112 for cauterizing, incising, sealing a blood vessel, or the like.
  • the pneumoperitoneum device 11206 uses a gas in the pneumoperitoneum tube 11111 to inflate the body cavity of the patient 11132 for the purpose of securing the field of view by the endoscope 11100 and securing the work space of the operator. Is sent.
  • the recorder 11207 is a device capable of recording various information related to surgery.
  • the printer 11208 is a device capable of printing various information related to surgery in various formats such as text, images, and graphs.
  • the light source device 11203 that supplies the irradiation light to the endoscope 11100 when photographing the surgical site can be composed of, for example, an LED, a laser light source, or a white light source composed of a combination thereof.
  • a white light source is configured by a combination of RGB laser light sources, the output intensity and output timing of each color (each wavelength) can be controlled with high accuracy. Therefore, the light source device 11203 adjusts the white balance of the captured image. It can be carried out.
  • the observation target is irradiated with the laser light from each of the RGB laser light sources in a time-division manner, and the driving of the image sensor of the camera head 11102 is controlled in synchronization with the irradiation timing to correspond to each of RGB. It is also possible to capture the image in a time-division manner. According to this method, a color image can be obtained without providing a color filter in the image pickup device.
  • the drive of the light source device 11203 may be controlled so as to change the intensity of the output light at predetermined time intervals.
  • the drive of the image sensor of the camera head 11102 in synchronization with the timing of the change of the light intensity to acquire an image in time division and synthesizing the image, so-called high dynamic without blackout and overexposure. Range images can be generated.
  • the light source device 11203 may be configured to be able to supply light in a predetermined wavelength band corresponding to special light observation.
  • special light observation for example, by utilizing the wavelength dependence of light absorption in body tissue, the surface layer of the mucous membrane is irradiated with light in a narrower band than the irradiation light (that is, white light) during normal observation.
  • a so-called narrow band imaging is performed in which a predetermined tissue such as a blood vessel is photographed with high contrast.
  • fluorescence observation may be performed in which an image is obtained by fluorescence generated by irradiating with excitation light.
  • the body tissue is irradiated with excitation light to observe the fluorescence from the body tissue (autofluorescence observation), or a reagent such as indocyanine green (ICG) is locally injected into the body tissue and the body tissue is injected. It is possible to obtain a fluorescence image by irradiating the excitation light corresponding to the fluorescence wavelength of the reagent.
  • the light source device 11203 may be configured to be capable of supplying narrowband light and / or excitation light corresponding to such special light observation.
  • FIG. 104 is a block diagram showing an example of the functional configuration of the camera head 11102 and CCU11201 shown in FIG. 103.
  • the camera head 11102 includes a lens unit 11401, an image pickup unit 11402, a drive unit 11403, a communication unit 11404, and a camera head control unit 11405.
  • CCU11201 has a communication unit 11411, an image processing unit 11412, and a control unit 11413.
  • the camera head 11102 and CCU11201 are communicably connected to each other by a transmission cable 11400.
  • the lens unit 11401 is an optical system provided at a connection portion with the lens barrel 11101.
  • the observation light taken in from the tip of the lens barrel 11101 is guided to the camera head 11102 and incident on the lens unit 11401.
  • the lens unit 11401 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the image pickup unit 11402 is composed of an image pickup element.
  • the image pickup element constituting the image pickup unit 11402 may be one (so-called single plate type) or a plurality (so-called multi-plate type).
  • each image pickup element may generate an image signal corresponding to each of RGB, and a color image may be obtained by synthesizing them.
  • the image pickup unit 11402 may be configured to have a pair of image pickup elements for acquiring image signals for the right eye and the left eye corresponding to 3D (Dimensional) display, respectively.
  • the 3D display enables the operator 11131 to more accurately grasp the depth of the living tissue in the surgical site.
  • a plurality of lens units 11401 may be provided corresponding to each image pickup element.
  • the image pickup unit 11402 does not necessarily have to be provided on the camera head 11102.
  • the image pickup unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the drive unit 11403 is composed of an actuator, and the zoom lens and focus lens of the lens unit 11401 are moved by a predetermined distance along the optical axis under the control of the camera head control unit 11405. As a result, the magnification and focus of the image captured by the image pickup unit 11402 can be adjusted as appropriate.
  • the communication unit 11404 is configured by a communication device for transmitting and receiving various information to and from the CCU11201.
  • the communication unit 11404 transmits the image signal obtained from the image pickup unit 11402 as RAW data to the CCU 11201 via the transmission cable 11400.
  • the communication unit 11404 receives a control signal for controlling the drive of the camera head 11102 from the CCU 11201 and supplies the control signal to the camera head control unit 11405.
  • the control signal includes, for example, information to specify the frame rate of the captured image, information to specify the exposure value at the time of imaging, and / or information to specify the magnification and focus of the captured image. Contains information about the condition.
  • the image pickup conditions such as the frame rate, exposure value, magnification, and focus may be appropriately specified by the user, or may be automatically set by the control unit 11413 of CCU11201 based on the acquired image signal. good.
  • the endoscope 11100 is equipped with a so-called AE (Auto Exposure) function, an AF (Auto Focus) function, and an AWB (Auto White Balance) function.
  • the camera head control unit 11405 controls the drive of the camera head 11102 based on the control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is configured by a communication device for transmitting and receiving various information to and from the camera head 11102.
  • the communication unit 11411 receives an image signal transmitted from the camera head 11102 via the transmission cable 11400.
  • the communication unit 11411 transmits a control signal for controlling the drive of the camera head 11102 to the camera head 11102.
  • Image signals and control signals can be transmitted by telecommunications, optical communication, or the like.
  • the image processing unit 11412 performs various image processing on the image signal which is the RAW data transmitted from the camera head 11102.
  • the control unit 11413 performs various controls related to the imaging of the surgical site and the like by the endoscope 11100 and the display of the captured image obtained by the imaging of the surgical site and the like. For example, the control unit 11413 generates a control signal for controlling the drive of the camera head 11102.
  • control unit 11413 causes the display device 11202 to display an image captured by the surgical unit or the like based on the image signal processed by the image processing unit 11412.
  • the control unit 11413 may recognize various objects in the captured image by using various image recognition techniques.
  • the control unit 11413 detects a surgical tool such as forceps, a specific biological part, bleeding, mist when using the energy treatment tool 11112, etc. by detecting the shape, color, etc. of the edge of the object included in the captured image. Can be recognized.
  • the control unit 11413 may superimpose and display various surgical support information on the image of the surgical unit by using the recognition result. By superimposing and displaying the surgery support information and presenting it to the surgeon 11131, the burden on the surgeon 11131 can be reduced and the surgeon 11131 can surely proceed with the surgery.
  • the transmission cable 11400 connecting the camera head 11102 and CCU11201 is an electric signal cable corresponding to electric signal communication, an optical fiber corresponding to optical communication, or a composite cable thereof.
  • the communication is performed by wire using the transmission cable 11400, but the communication between the camera head 11102 and the CCU11201 may be performed wirelessly.
  • the above is an example of an endoscopic surgery system to which the technique according to the present disclosure can be applied.
  • the technique according to the present disclosure can be suitably applied to the image pickup unit 11402 provided in the camera head 11102 of the endoscope 11100 among the configurations described above.
  • the image pickup unit 11402 can be miniaturized or high-definition, so that a small-sized or high-definition endoscope 11100 can be provided.
  • the present disclosure has been described above with reference to the first and second embodiments and modifications 1 to 22 thereof, application examples and application examples, the present disclosure is not limited to the above-described embodiments and the like. Various deformations are possible.
  • the present technique has been described by taking the image pickup apparatus 1 as an example, but the present technique can also be applied to, for example, a light receiving element or the like.
  • the present disclosure may also have the following structure.
  • the charge storage unit provided in the first semiconductor layer and the pixel transistor having a three-dimensional structure provided in the second semiconductor layer are directly connected by a through wiring. It becomes possible to reduce the formation area other than the pixel transistors in the plane of the semiconductor substrate, and it becomes possible to improve the area efficiency.
  • An image pickup device including a through wiring that directly connects the charge storage unit and the gate electrode of the pixel transistor.
  • the second semiconductor layer further has a second surface facing the first semiconductor layer on the side opposite to the first surface.
  • the pixel transistor has a plurality of fins and has a plurality of fins.
  • the first width of the penetrating wiring penetrating between the plurality of fins is narrower than the second width of the penetrating wiring extending above the gate electrode.
  • the imaging device according to any one.
  • the image pickup apparatus according to any one of (1) to (8) above, wherein the pixel transistor has a gate all-around structure.
  • the pixel transistor is provided on the first surface side of the second semiconductor layer, and extends in a direction substantially parallel to the plane direction of the second semiconductor layer, and the upper surface and the lower surface of a part of the semiconductor layer.
  • the gate electrode covering the pair of side surfaces, the first insulating film provided between the semiconductor layer and the gate electrode and covering the upper surface of the semiconductor layer and the pair of side surfaces, and the lower surface of the semiconductor layer.
  • the extending portion of the semiconductor layer of the second insulating film extending outside the third width is formed below the second insulating film covering the lower surface of the semiconductor layer.
  • the pixel transistor is provided on the first surface side of the second semiconductor layer, and extends in a direction substantially parallel to the plane direction of the second semiconductor layer, and the upper surface and the lower surface of a part of the semiconductor layer. Further, the gate electrode covering the pair of side surfaces and a third insulating film provided between the semiconductor layer and the gate electrode and covering the upper surface and the lower surface of the semiconductor layer and the pair of side surfaces are provided.
  • the image pickup apparatus according to any one of (10) to (13), further comprising a fourth insulating film provided below the semiconductor layer at predetermined intervals.
  • the fourth insulating film is provided narrower than the third width of the semiconductor layer.
  • the gate electrode has a convex portion wider than the fourth insulating film on the side facing the first semiconductor layer.
  • the width of the convex portion is wider than the wiring diameter of the through wiring.
  • the pixel transistor is provided on the first surface side of the second semiconductor layer, and has a source region and a drain region at both ends of the semiconductor layer extending in a direction substantially parallel to the plane direction of the second semiconductor layer.
  • the invention according to any one of (10) to (18), further comprising a sacrificial layer having substantially the same side surface as the side surface of the semiconductor layer immediately below the semiconductor layer in the source region and the drain region.
  • Imaging device (20) The image pickup apparatus according to (19) above, wherein the semiconductor layer has a substantially constant width with respect to the stretching direction.
  • (21) The image pickup apparatus according to any one of (1) to (20) above, which has an amplification transistor, a reset transistor, a selection transistor, and an FD conversion gain switching transistor as the pixel transistor.
  • the image pickup apparatus according to (21), wherein the amplification transistor, the reset transistor, the selection transistor, and the FD conversion gain switching transistor each have the three-dimensional structure.
  • the reset transistor, the selection transistor, and the FD conversion gain switching transistor at least the gate electrode of the amplification transistor has the first surface of the second semiconductor layer and the first surface.
  • the image pickup apparatus according to (22) above, which penetrates between the first semiconductor layer and the second surface facing the first semiconductor layer on the opposite side.
  • the amplification transistor has the three-dimensional structure.
  • the image pickup apparatus according to any one of (21) to (23), wherein the reset transistor, the selection transistor, and the FD conversion gain switching transistor have a planar structure.
  • a photoelectric conversion unit and a charge storage unit in which the signal charges generated by the photoelectric conversion unit are stored are formed on the first semiconductor layer for each pixel.
  • the second semiconductor layer is laminated on the first surface of the first semiconductor layer via the first insulating film.
  • a pixel transistor having a three-dimensional structure for reading the signal charge from the charge storage unit is formed on the second semiconductor layer.
  • a method for manufacturing an image pickup apparatus which penetrates the first insulating film and forms a through wiring that directly connects the charge storage portion and the gate electrode of the pixel transistor.
  • the pixel transistor is The second semiconductor layer is processed to form fins, and the fins are formed.
  • the fins are embedded with a light absorbing film that absorbs the first light of a predetermined wavelength.
  • the second semiconductor layer is processed to form fins, and a high light absorption film having a higher absorption coefficient for the first light than the light absorption film is formed on the surface of the fins, and then the fins are formed by the light absorption film.
  • the pixel transistor is After forming the through wiring, A second insulating film and a polysilicon film constituting the pixel transistor are laminated in order on the second semiconductor layer including the through wiring. The second insulating film and the polysilicon film are processed into a predetermined shape of the pixel transistor.
  • the pixel transistor is After forming the through wiring, The first sacrificial layer and the polysilicon film constituting the pixel transistor are sequentially laminated on the second semiconductor layer including the through wiring. The first sacrificial layer and the polysilicon film are processed into a predetermined shape of the pixel transistor. The first sacrificial layer formed in the channel portion of the pixel transistor is removed.
  • the method for manufacturing an image pickup apparatus according to any one of (26) to (28) above, wherein the portion is removed.
  • the pixel transistor is After forming the through wiring, The first sacrificial layer and the polysilicon film constituting the pixel transistor are sequentially laminated on the second semiconductor layer including the through wiring. The first sacrificial layer and the polysilicon film are processed into a predetermined shape of the pixel transistor.
  • the image pickup apparatus according to any one of (26) to (28), wherein the first sacrificial layer formed below the channel portion of the pixel transistor is removed by etching selectivity with an alkaline aqueous solution.
  • Production method. (32) The image pickup apparatus according to any one of (26) to (31), wherein a second sacrificial layer is formed on the charge storage portion after the charge storage portion is formed for each pixel.
  • Production method. (33) The method for manufacturing an image pickup apparatus according to (32), wherein the second sacrificial layer is formed by using a material whose etching selectivity with the first insulating film is increased by oxidation.

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Abstract

本開示の一実施形態の撮像装置は、画素毎に、光電変換部および光電変換部で発生した信号電荷が蓄積される電荷蓄積部を有する第１半導体層と、第１半導体層に積層され、三次元構造を有すると共に、電荷蓄積部から信号電荷を読み出す画素トランジスタが設けられた第１の面を有する第２半導体層と、電荷蓄積部と画素トランジスタのゲート電極とを直接接続する貫通配線とを備える。

Description

撮像装置および受光素子
　本開示は、三次元構造を有する撮像装置および受光素子に関する。
　例えば、特許文献１では、光電変換を行うセンサ画素を有する第１基板と、読み出し回路を有する第２基板とが積層され、この第１基板と第２基板とは層間絶縁膜内に設けられた貫通配線によって互いに電気的に接続されている撮像素子が開示されている。
国際公開第２０１９／１３１９６５号
　ところで、上記のような三次元構造の撮像素子では、読み出し回路が形成される第２基板の面積効率の向上が求められている。
　面積効率を向上させることが可能な撮像装置を提供することが望ましい。
　本開示の一実施形態の撮像装置は、画素毎に、光電変換部および光電変換部で発生した信号電荷が蓄積される電荷蓄積部を有する第１半導体層と、第１半導体層に積層され、三次元構造を有すると共に、電荷蓄積部から信号電荷を読み出す画素トランジスタが設けられた第１の面を有する第２半導体層と、電荷蓄積部と画素トランジスタのゲート電極とを直接接続する貫通配線とを備えたものである。
　本開示の一実施形態の受光素子は、光電変換部および光電変換部で発生した信号電荷が蓄積される電荷蓄積部を有する第１半導体層と、第１半導体層に積層され、三次元構造を有すると共に、電荷蓄積部から信号電荷を読み出すトランジスタが設けられた第１の面を有する第２半導体層と、電荷蓄積部とトランジスタのゲート電極とを直接接続する貫通配線とを備えたものである。
　本開示の一実施形態の撮像装置および一実施形態の受光素子では、第１半導体層に設けられた電荷蓄積部と、第２半導体層に設けられた三次元構造を有する画素トランジスタとを貫通配線によって直接接続するようにした。これにより、第２半導体層の面内における画素トランジスタ以外の形成面積を削減する。
本開示の第１の実施の形態に係る撮像装置の機能構成の一例を表すブロック図である。 図１に示した撮像装置の概略構成を表す平面模式図である。 図２に示したＩＩＩ－ＩＩＩ’線に沿った断面構成を表す模式図である。 図１に示した画素共有ユニットの等価回路図である。 複数の画素共有ユニットと複数の垂直信号線との接続態様の一例を表す図である。 図３に示した撮像装置の具体的な構成の一例を表す断面模式図である。 図６に示した第１基板の要部の平面構成の一例を表す模式図である。 図７Ａに示した第１基板の要部とともにパッド部の平面構成を表す模式図である。 図６に示した第２基板（半導体層）の平面構成の一例を表す模式図である。 図６に示した第１配線層とともに、画素回路および第１基板の要部の平面構成の一例を表す模式図である。 図６に示した第１配線層および第２配線層の平面構成の一例を表す模式図である。 図６に示した第２配線層および第３配線層の平面構成の一例を表す模式図である。 図６に示した第３配線層および第４配線層の平面構成の一例を表す模式図である。 図１に示した撮像装置の要部の断面構成を表す模式図である。 図１３に示した第２基板の平面構成の一例を表す模式図である。 図１３に示した撮像装置の要部の比較例としての断面構成を表す模式図である。 図１５に示した第２基板の平面構成の一例を表す模式図である。 図１３に示した撮像装置の要部の製造工程を表す流れ図である。 図１７Ａに続く工程を表す断面模式図である。 図１７Ｂに続く工程を表す断面模式図である。 図１７Ｃに続く工程を表す断面模式図である。 図３に示した撮像装置への入力信号の経路について説明するための模式図である。 図３に示した撮像装置の画素信号の信号経路について説明するための模式図である。 本開示の変形例１に係る撮像装置の要部の断面構成を表す模式図である。 本開示の変形例２に係る撮像装置の要部の断面構成を表す模式図である。 本開示の変形例３に係る撮像装置の要部の断面構成を表す模式図である。 本開示の変形例４に係る撮像装置の要部の断面構成を表す模式図である。 本開示の変形例５に係る撮像装置の要部の断面構成を表す模式図である。 図２４に示した撮像装置の第２基板の平面構成の一例を表す模式図である。 本開示の変形例６に係る撮像装置の要部の断面構成を表す模式図である。 本開示の変形例７に係る撮像装置の要部の断面構成を表す模式図である。 本開示の変形例８に係る製造工程の一例を表す流れ図である。 図２８Ａに続く工程を表す断面模式図である。 図２８Ｂに続く工程を表す断面模式図である。 図２８Ｃに続く工程を表す断面模式図である。 図２８Ｄに続く工程を表す断面模式図である。 図２８Ｅに続く工程を表す断面模式図である。 本開示の変形例８に係る製造工程の他の例を表す流れ図である。 図２９Ａに続く工程を表す断面模式図である。 図２９Ｂに続く工程を表す断面模式図である。 図２９Ｃに続く工程を表す断面模式図である。 本開示の変形例８に係る製造工程の他の例を表す流れ図である。 図３０Ａに続く工程を表す断面模式図である。 図３０Ｂに続く工程を表す断面模式図である。 図３０Ｃに続く工程を表す断面模式図である。 本開示の変形例８に係る製造工程の一例を表す流れ図である。 図３１Ａに続く工程を表す断面模式図である。 図３１Ｂに続く工程を表す断面模式図である。 図３１Ｃに続く工程を表す断面模式図である。 本開示の第２の実施の形態に係る撮像装置の要部の断面構成を表す模式図である。 図３２に示した撮像装置の平面構成の一例を表す模式図である。 図３２に示した撮像装置の要部の構造を説明する拡大図である。 図３２に示した撮像装置の要部の製造工程の一例を表す流れ図である。 図３５Ａに続く工程を表す断面模式図である。 図３５Ｂに続く工程を表す断面模式図である。 図３５Ｃに続く工程を表す断面模式図である。 図３５Ｄに続く工程を表す断面模式図である。 図３５Ｅに続く工程を表す断面模式図である。 図３５Ｆに続く工程を表す断面模式図である。 図３５Ｇに続く工程を表す断面模式図である。 図３５Ｈに続く工程を表す断面模式図である。 図３３に示した撮像装置の要部の比較例としての断面構成を表す模式図である。 本開示の変形例９に係る撮像装置の要部の断面構成を表す模式図である。 図３７に示した撮像装置の要部の製造工程の一例を表す流れ図である。 図３８Ａに続く工程を表す断面模式図である。 図３８Ｂに続く工程を表す断面模式図である。 図３８Ｃに続く工程を表す断面模式図である。 図３８Ｄに続く工程を表す断面模式図である。 本開示の変形例１０に係る撮像装置の要部の断面構成の一例を表す模式図である。 図３９に示した撮像装置の要部の構造を説明する拡大図である。 図３９に示した撮像装置の要部の製造工程の一例を表す流れ図である。 図４１Ａに続く工程を表す断面模式図である。 図４１Ｂに続く工程を表す断面模式図である。 図４１Ｃに続く工程を表す断面模式図である。 図４１Ｄに続く工程を表す断面模式図である。 本開示の変形例１０に係る撮像装置の要部の断面構成の他の例を表す模式図である。 本開示の変形例１０に係る撮像装置の要部の断面構成の他の例を表す模式図である。 本開示の変形例１１に係る撮像装置の平面構成の一例を表す模式図である。 本開示の撮像装置の撮像装置の要部の製造工程の一例を表す流れ図である。 図４５Ａに続く工程を表す断面模式図である。 図４５Ｂに続く工程を表す断面模式図である。 図４５Ｃに続く工程を表す断面模式図である。 図４５Ｄに続く工程を表す断面模式図である。 図４５Ｅに続く工程を表す断面模式図である。 図４５Ｆに続く工程を表す断面模式図である。 図４５Ｇに続く工程を表す断面模式図である。 図４５Ｈに続く工程を表す断面模式図である。 図４５Ｉに続く工程を表す断面模式図である。 本開示の変形例１１に係る撮像装置の平面構成の一例を表す模式図である。 本開示の変形例１１に係る撮像装置の平面構成の他の例を表す模式図である。 本開示の変形例１１に係る撮像装置の他の例の製造工程の一例を表す流れ図である。 図４８Ａに続く工程を表す断面模式図である。 図４８Ｂに続く工程を表す断面模式図である。 図８に示した第２基板（半導体層）の平面構成の一変形例を表す模式図である。 図４９に示した画素回路とともに、第１配線層および第１基板の要部の平面構成を表す模式図である。 図５０に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。 図５１に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。 図５２に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。 図７Ａに示した第１基板の平面構成の一変形例を表す模式図である。 図５４に示した第１基板に積層される第２基板（半導体層）の平面構成の一例を表す模式図である。 図５５に示した画素回路とともに、第１配線層の平面構成の一例を表す模式図である。 図５６に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。 図５７に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。 図５８に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。 図５４に示した第１基板の平面構成の他の例を表す模式図である。 図６０に示した第１基板に積層される第２基板（半導体層）の平面構成の一例を表す模式図である。 図６１に示した画素回路とともに、第１配線層の平面構成の一例を表す模式図である。 図６２に示した第１配線層とともに、第２配線層の平面構成の一例を表す模式図である。 図６３に示した第２配線層とともに、第３配線層の平面構成の一例を表す模式図である。 図６４に示した第３配線層とともに、第４配線層の平面構成の一例を表す模式図である。 図３に示した撮像装置の他の例を表す断面模式図である。 図６６に示した撮像装置への入力信号の経路について説明するための模式図である。 図６６に示した撮像装置の画素信号の信号経路について説明するための模式図である。 図６に示した撮像装置の他の例を表す断面模式図である。 図４に示した等価回路の他の例を表す図である。 図７Ａ等に示した画素分離部の他の例を表す平面模式図である。 本開示の変形例１９に係る撮像装置の要部の断面構成の一例を表す模式図である。 図７２に示した撮像装置の平面構成の一例を表す模式図である。 図７２に示した撮像装置の要部の製造工程の一例を表す流れ図である。 図７４Ａに続く工程を表す断面模式図である。 図７４Ｂに続く工程を表す断面模式図である。 図７４Ｃに続く工程を表す断面模式図である。 図７４Ｄに続く工程を表す断面模式図である。 図７４Ｅに続く工程を表す断面模式図である。 図７２に示した撮像装置の要部の製造工程の他の例を表す流れ図である。 図７５Ａに続く工程を表す断面模式図である。 図７５Ｂに続く工程を表す断面模式図である。 図７５Ｃに続く工程を表す断面模式図である。 図７５Ｄに続く工程を表す断面模式図である。 図７５Ｅに続く工程を表す断面模式図である。 本開示の変形例２０に係る撮像装置の要部の断面構成の一例を表す模式図である。 図７６に示した撮像装置の等価回路の一例を表す図である。 図７６に示した撮像装置の要部の製造工程の一例を表す流れ図である。 図７８Ａに続く工程を表す断面模式図である。 図７８Ｂに続く工程を表す断面模式図である。 図７８Ｃに続く工程を表す断面模式図である。 本開示の変形例２０に係る撮像装置の要部の断面構成の他の例を表す模式図である。 本開示の変形例２０に係る撮像装置の要部の断面構成の他の例を表す模式図である。 本開示の変形例２１に係る撮像装置の要部の断面構成の一例を表す模式図である。 図８１に示した撮像装置の平面構成の一例を表す模式図である。 図８１に示した撮像装置の要部の製造工程の一例を表す流れ図である。 図８３Ａに続く工程を表す断面模式図である。 図８３Ｂに続く工程を表す断面模式図である。 図８３Ｃに続く工程を表す断面模式図である。 図８３Ｄに続く工程を表す断面模式図である。 本開示の変形例２１に係る撮像装置の要部の断面構成の他の例を表す模式図である。 本開示の変形例２１に係る撮像装置の要部の断面構成の他の例を表す模式図である。 図８１に示した撮像装置の平面構成の他の例を表す模式図である。 本開示の変形例２１に係る撮像装置の要部の断面構成の他の例を表す模式図である。 本開示の変形例２２に係る撮像装置の要部の断面構成の一例を表す模式図である。 図８８に示した撮像装置の等価回路の一例を表す図である。 図８８に示した撮像装置の要部の製造工程の一例を表す流れ図である。 図９０Ａに続く工程を表す断面模式図である。 図９０Ｂに続く工程を表す断面模式図である。 図９０Ｃに続く工程を表す断面模式図である。 図９０Ｄに続く工程を表す断面模式図である。 図９０Ｅに続く工程を表す断面模式図である。 図９０Ｆに続く工程を表す断面模式図である。 本開示の変形例２２に係る撮像装置の要部の断面構成の他の例を表す模式図である。 図９１に示した撮像装置の等価回路の一例を表す図である。 本開示の変形例２２に係る撮像装置の要部の断面構成の他の例を表す模式図である。 図９３に示した撮像装置の等価回路の一例を表す図である。 図９３に示した撮像装置の要部の製造工程の一例を表す流れ図である。 図９５Ａに続く工程を表す断面模式図である。 図９５Ｂに続く工程を表す断面模式図である。 図９５Ｃに続く工程を表す断面模式図である。 図９５Ｄに続く工程を表す断面模式図である。 図９５Ｅに続く工程を表す断面模式図である。 図９５Ｆに続く工程を表す断面模式図である。 本開示の変形例２２に係る撮像装置の要部の断面構成の他の例を表す模式図である。 本開示の変形例２２に係る撮像装置の要部の断面構成の他の例を表す模式図である。 本開示の変形例２２に係る撮像装置の要部の断面構成の他の例を表す模式図である。 上記実施の形態およびその変形例に係る撮像装置を備えた撮像システムの概略構成の一例を表す図である。 図８８に示した撮像システムの撮像手順の一例を表す図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
　以下、本開示における一実施形態について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。また、本開示は、各図に示す各構成要素の配置や寸法、寸法比等についても、それらに限定されるものではない。なお、説明する順序は、下記の通りである。
　１．第１の実施の形態（３つの基板の積層構造を有し、フローティングディフュージョンと増幅トランジスタとを貫通配線で直接接続した撮像装置の例１）
　２．変形例
　　２－１．変形例１（第１基板側の構成の他の例）
　　２－２．変形例２（画素トランジスタの構造の他の例１）
　　２－３．変形例３（画素トランジスタの構造の他の例２）
　　２－４．変形例４（フローティングディフュージョンと増幅トランジスタとの接続方法の他の例）
　　２－５．変形例５（フローティングディフュージョンと増幅トランジスタとの接続方法の他の例）
　　２－６．変形例６（フローティングディフュージョンと増幅トランジスタとを接続する貫通配線の構造の他の例）
　　２－７．変形例７（画素回路内におけるトランジスタ間の接続方法の他の例）
　　２－８．変形例８（Ｆｉｎ構造を有するトランジスタの製造方法の例）
　３．第２の実施の形態（３つの基板の積層構造を有し、フローティングディフュージョンと増幅トランジスタとを貫通配線で直接接続した撮像装置の例２）
　４．変形例
　　４－１．変形例９（増幅トランジスタの構造の他の例１）
　　４－２．変形例１０（増幅トランジスタの構造の他の例２）
　　４－３．変形例１１（増幅トランジスタの構造の他の例３）
　５．変形例１２（平面構成の例１）
　６．変形例１３（平面構成の例２）
　７．変形例１４（平面構成の例３）
　８．変形例１５（画素アレイ部の中央部に基板間のコンタクト部を有する例）
　９．変形例１６（プレーナー型の転送トランジスタを有する例）
　１０．変形例１７（１つの画素回路に１つの画素が接続される例）
　１１．変形例１８（画素分離部の構成例）
　１２．変形例１９（フローティングディフュージョンと増幅トランジスタとの接続方法の他の例）
　１３．変形例２０（フローティングディフュージョンとリセットトランジスタとを貫通配線で直接接続する例）
　１４．変形例２１（ポリシリコン配線を用いて同電位のトランジスタを電気的に接続する例）
　１５．変形例２２（画素回路を構成する複数のトランジスタを積層される２つの半導体層に作り分けた例）
　１６．適用例（撮像システム）
　１７．応用例
＜１．第１の実施の形態＞
［撮像装置１の機能構成］
　図１は、本開示の第１の実施の形態に係る撮像装置（撮像装置１）の機能構成の一例を示すブロック図である。
　図１の撮像装置１は、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、画素アレイ部５４０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを含んでいる。
　画素アレイ部５４０には、画素５４１がアレイ状に繰り返し配置されている。より具体的には、複数の画素を含んだ画素共有ユニット５３９が繰り返し単位となり、これが、行方向と列方向とからなるアレイ状に繰り返し配置されている。なお、本明細書では、便宜上、行方向をＨ方向、行方向と直交する列方向をＶ方向、と呼ぶ場合がある。図１の例において、１つの画素共有ユニット５３９が、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）を含んでいる。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは各々、フォトダイオードＰＤ（後述の図６等に図示）を有している。画素共有ユニット５３９は、１つの画素回路（後述の図４の画素回路２１０）を共有する単位である。換言すれば、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）毎に、１つの画素回路（後述の画素回路２１０）を有している。この画素回路を時分割で動作させることにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々の画素信号が順次読み出されるようになっている。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、例えば２行×２列で配置されている。画素アレイ部５４０には、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄとともに、複数の行駆動信号線５４２および複数の垂直信号線（列読出し線）５４３が設けられている。行駆動信号線５４２は、画素アレイ部５４０において行方向に並んで配列された、複数の画素共有ユニット５３９各々に含まれる画素５４１を駆動する。画素共有ユニット５３９のうち、行方向に並んで配列された各画素を駆動する。後に図４を参照して詳しく説明するが、画素共有ユニット５３９には、複数のトランジスタが設けられている。これら複数のトランジスタをそれぞれ駆動するために、１つの画素共有ユニット５３９には複数の行駆動信号線５４２が接続されている。垂直信号線（列読出し線）５４３には、画素共有ユニット５３９が接続されている。画素共有ユニット５３９に含まれる画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々から、垂直信号線（列読出し線）５４３を介して画素信号が読み出される。
　行駆動部５２０は、例えば、画素駆動するための行の位置を決める行アドレス制御部、言い換えれば、行デコーダ部と、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを駆動するための信号を発生させる行駆動回路部とを含んでいる。
　列信号処理部５５０は、例えば、垂直信号線５４３に接続され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ（画素共有ユニット５３９）とソースフォロア回路を形成する負荷回路部を備える。列信号処理部５５０は、垂直信号線５４３を介して画素共有ユニット５３９から読み出された信号を増幅する増幅回路部を有していてもよい。列信号処理部５５０は、ノイズ処理部を有していてもよい。ノイズ処理部では、例えば、光電変換の結果として画素共有ユニット５３９から読み出された信号から、系のノイズレベルが取り除かれる。
　列信号処理部５５０は、例えば、アナログデジタルコンバータ（ＡＤＣ）を有している。アナログデジタルコンバータでは、画素共有ユニット５３９から読み出された信号もしくは上記ノイズ処理されたアナログ信号がデジタル信号に変換される。ＡＤＣは、例えば、コンパレータ部およびカウンタ部を含んでいる。コンパレータ部では、変換対象となるアナログ信号と、これと比較対象となる参照信号とが比較される。カウンタ部では、コンパレータ部での比較結果が反転するまでの時間が計測されるようになっている。列信号処理部５５０は、読出し列を走査する制御を行う水平走査回路部を含んでいてもよい。
　タイミング制御部５３０は、装置へ入力された基準クロック信号やタイミング制御信号を基にして、行駆動部５２０および列信号処理部５５０へ、タイミングを制御する信号を供給する。
　画像信号処理部５６０は、光電変換の結果得られたデータ、言い換えれば、撮像装置１における撮像動作の結果得られたデータに対して、各種の信号処理を施す回路である。画像信号処理部５６０は、例えば、画像信号処理回路部およびデータ保持部を含んでいる。画像信号処理部５６０は、プロセッサ部を含んでいてもよい。
　画像信号処理部５６０において実行される信号処理の一例は、ＡＤ変換された撮像データが、暗い被写体を撮影したデータである場合には階調を多く持たせ、明るい被写体を撮影したデータである場合には階調を少なくするトーンカーブ補正処理である。この場合、撮像データの階調をどのようなトーンカーブに基づいて補正するか、トーンカーブの特性データを予め画像信号処理部５６０のデータ保持部に記憶させておくことが望ましい。
　入力部５１０Ａは、例えば、上記基準クロック信号、タイミング制御信号および特性データ等を装置外部から撮像装置１へ入力するためのものである。タイミング制御信号は、例えば、垂直同期信号および水平同期信号等である。特性データは、例えば、画像信号処理部５６０のデータ保持部へ記憶させるためのものである。入力部５１０Ａは、例えば、入力端子５１１、入力回路部５１２、入力振幅変更部５１３、入力データ変換回路部５１４および電源供給部（不図示）を含んでいる。
　入力端子５１１は、データを入力するための外部端子である。入力回路部５１２は、入力端子５１１へ入力された信号を撮像装置１の内部へと取り込むためのものである。入力振幅変更部５１３では、入力回路部５１２で取り込まれた信号の振幅が、撮像装置１の内部で利用しやすい振幅へと変更される。入力データ変換回路部５１４では、入力データのデータ列の並びが変更される。入力データ変換回路部５１４は、例えば、シリアルパラレル変換回路により構成されている。このシリアルパラレル変換回路では、入力データとして受け取ったシリアル信号がパラレル信号へと変換される。なお、入力部５１０Ａでは、入力振幅変更部５１３および入力データ変換回路部５１４が、省略されていてもよい。電源供給部は、外部から撮像装置１へ供給された電源をもとにして、撮像装置１の内部で必要となる各種の電圧に設定された電源を供給する。
　撮像装置１が外部のメモリデバイスと接続されるとき、入力部５１０Ａには、外部のメモリデバイスからのデータを受け取るメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
　出力部５１０Ｂは、画像データを装置外部へと出力する。この画像データは、例えば、撮像装置１で撮影された画像データ、および、画像信号処理部５６０で信号処理された画像データ等である。出力部５１０Ｂは、例えば、出力データ変換回路部５１５、出力振幅変更部５１６、出力回路部５１７および出力端子５１８を含んでいる。
　出力データ変換回路部５１５は、例えば、パラレルシリアル変換回路により構成されており、出力データ変換回路部５１５では、撮像装置１内部で使用したパラレル信号がシリアル信号へと変換される。出力振幅変更部５１６は、撮像装置１の内部で用いた信号の振幅を変更する。変更された振幅の信号は、撮像装置１の外部に接続される外部デバイスで利用しやすくなる。出力回路部５１７は、撮像装置１の内部から装置外部へとデータを出力する回路であり、出力回路部５１７により、出力端子５１８に接続された撮像装置１外部の配線が駆動される。出力端子５１８では、撮像装置１から装置外部へとデータが出力される。出力部５１０Ｂでは、出力データ変換回路部５１５および出力振幅変更部５１６が、省略されていてもよい。
　撮像装置１が外部のメモリデバイスと接続されるとき、出力部５１０Ｂには、外部のメモリデバイスへとデータを出力するメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
［撮像装置１の概略構成］
　図２および図３は、撮像装置１の概略構成の一例を表したものである。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を備えている。図２は、第１基板１００、第２基板２００および第３基板３００各々の平面構成を模式的に表したものであり、図３は、互いに積層された第１基板１００、第２基板２００および第３基板３００の断面構成を模式的に表している。図３は、図２に示したＩＩＩ－ＩＩＩ’線に沿った断面構成に対応する。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を貼り合わせて構成された三次元構造の撮像装置である。第１基板１００は、半導体層１００Ｓおよび配線層１００Ｔを含む。第２基板２００は、半導体層２００Ｓおよび配線層２００Ｔを含む。第３基板３００は、半導体層３００Ｓおよび配線層３００Ｔを含む。ここで、第１基板１００、第２基板２００および第３基板３００の各基板に含まれる配線とその周囲の層間絶縁膜を合せたものを、便宜上、それぞれの基板（第１基板１００、第２基板２００および第３基板３００）に設けられた配線層（１００Ｔ、２００Ｔ、３００Ｔ）と呼ぶ。第１基板１００、第２基板２００および第３基板３００は、この順に積層されており、積層方向に沿って、半導体層１００Ｓ、配線層１００Ｔ、半導体層２００Ｓ、配線層２００Ｔ、配線層３００Ｔおよび半導体層３００Ｓの順に配置されている。第１基板１００、第２基板２００および第３基板３００の具体的な構成については後述する。図３に示した矢印は、撮像装置１への光Ｌの入射方向を表す。本明細書では、便宜上、以降の断面図で、撮像装置１における光入射側を「下」「下側」「下方」、光入射側と反対側を「上」「上側」「上方」と呼ぶ場合がある。また、本明細書では、便宜上、半導体層と配線層を備えた基板に関して、配線層の側を表面、半導体層の側を裏面と呼ぶ場合がある。なお、明細書の記載は、上記の呼び方に限定されない。撮像装置１は、例えば、フォトダイオードを有する第１基板１００の裏面側から光が入射する、裏面照射型撮像装置となっている。
　画素アレイ部５４０および画素アレイ部５４０に含まれる画素共有ユニット５３９は、ともに、第１基板１００および第２基板２００の双方を用いて構成されている。第１基板１００には、画素共有ユニット５３９が有する複数の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが設けられている。これらの画素５４１のそれぞれが、フォトダイオード（後述のフォトダイオードＰＤ）および転送トランジスタ（後述の転送トランジスタＴＲ）を有している。第２基板２００には、画素共有ユニット５３９が有する画素回路（後述の画素回路２１０）が設けられている。画素回路は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフォトダイオードから転送トランジスタを介して転送された画素信号を読み出し、あるいは、フォトダイオードをリセットする。この第２基板２００は、このような画素回路に加えて、行方向に延在する複数の行駆動信号線５４２および列方向に延在する複数の垂直信号線５４３を有している。第２基板２００は、更に、行方向に延在する電源線５４４（後述の電源線ＶＤＤ等）を有している。第３基板３００は、例えば、入力部５１０Ａ，行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを有している。行駆動部５２０は、例えば、第１基板１００、第２基板２００および第３基板３００の積層方向（以下、単に積層方向という）において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、行駆動部５２０は、積層方向において、画素アレイ部５４０のＨ方向の端部近傍に重なる領域に設けられている（図２）。列信号処理部５５０は、例えば、積層方向において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、列信号処理部５５０は、積層方向において、画素アレイ部５４０のＶ方向の端部近傍に重なる領域に設けられている（図２）。図示は省略するが、入力部５１０Ａおよび出力部５１０Ｂは、第３基板３００以外の部分に配置されていてもよく、例えば、第２基板２００に配置されていてもよい。あるいは、第１基板１００の裏面（光入射面）側に入力部５１０Ａおよび出力部５１０Ｂを設けるようにしてもよい。なお、上記第２基板２００に設けられた画素回路は、別の呼称として、画素トランジスタ回路、画素トランジスタ群、画素トランジスタ、画素読み出し回路または読出回路と呼ばれることもある。本明細書では、画素回路との呼称を用いる。
　第１基板１００と第２基板２００とは、例えば、貫通電極（後述の図６の貫通電極１２０Ｅ，１２１Ｅ）により電気的に接続されている。第２基板２００と第３基板３００とは、例えば、コンタクト部２０１，２０２，３０１，３０２を介して電気的に接続されている。第２基板２００にコンタクト部２０１，２０２が設けられ、第３基板３００にコンタクト部３０１，３０２が設けられている。第２基板２００のコンタクト部２０１が第３基板３００のコンタクト部３０１に接し、第２基板２００のコンタクト部２０２が第３基板３００のコンタクト部３０２に接している。第２基板２００は、複数のコンタクト部２０１が設けられたコンタクト領域２０１Ｒと、複数のコンタクト部２０２が設けられたコンタクト領域２０２Ｒとを有している。第３基板３００は、複数のコンタクト部３０１が設けられたコンタクト領域３０１Ｒと、複数のコンタクト部３０２が設けられたコンタクト領域３０２Ｒとを有している。コンタクト領域２０１Ｒ，３０１Ｒは、積層方向において、画素アレイ部５４０と行駆動部５２０との間に設けられている（図３）。換言すれば、コンタクト領域２０１Ｒ，３０１Ｒは、例えば、行駆動部５２０（第３基板３００）と、画素アレイ部５４０（第２基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０１Ｒ，３０１Ｒは、例えば、このような領域のうち、Ｈ方向の端部に配置されている（図２）。第３基板３００では、例えば、行駆動部５２０の一部、具体的には行駆動部５２０のＨ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている（図２，図３）。コンタクト部２０１，３０１は、例えば、第３基板３００に設けられた行駆動部５２０と、第２基板２００に設けられた行駆動信号線５４２とを接続するものである。コンタクト部２０１，３０１は、例えば、第３基板３００に設けられた入力部５１０Ａと電源線５４４および基準電位線（後述の基準電位線ＶＳＳ）とを接続していてもよい。コンタクト領域２０２Ｒ，３０２Ｒは、積層方向において、画素アレイ部５４０と列信号処理部５５０との間に設けられている（図３）。換言すれば、コンタクト領域２０２Ｒ，３０２Ｒは、例えば、列信号処理部５５０（第３基板３００）と画素アレイ部５４０（第２基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０２Ｒ，３０２Ｒは、例えば、このような領域のうち、Ｖ方向の端部に配置されている（図２）。第３基板３００では、例えば、列信号処理部５５０の一部、具体的には列信号処理部５５０のＶ方向の端部に重なる位置にコンタクト領域３０２Ｒが設けられている（図２，図３）。コンタクト部２０２，３０２は、例えば、画素アレイ部５４０が有する複数の画素共有ユニット５３９各々から出力された画素信号（フォトダイオードでの光電変換の結果発生した電荷の量に対応した信号）を、第３基板３００に設けられた列信号処理部５５０へと接続するためのものである。画素信号は、第２基板２００から第３基板３００に送られるようになっている。
　図３は、上記のように、撮像装置１の断面図の一例である。第１基板１００、第２基板２００、第３基板３００は、配線層１００Ｔ、２００Ｔ、３００Ｔを介して電気的に接続される。例えば、撮像装置１は、第２基板２００と第３基板３００とを電気的に接続する電気的接続部を有する。具体的には、導電材料で形成された電極でコンタクト部２０１，２０２，３０１，３０２を形成する。導電材料は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、等の金属材料で形成される。コンタクト領域２０１Ｒ、２０２Ｒ、３０１Ｒ、３０２Ｒは、例えば電極として形成された配線同士を直接接合することで、第２基板と第３基板とを電気的に接続し、第２基板２００と第３基板３００との信号の入力及び／又は出力を可能にする。
　第２基板２００と第３基板３００とを電気的に接続する電気的接続部は、所望の箇所に設けることができる。例えば、図３においてコンタクト領域２０１Ｒ、２０２Ｒ、３０１Ｒ、３０２Ｒとして述べたように、画素アレイ部５４０と積層方向に重なる領域に設けても良い。また、電気的接続部を画素アレイ部５４０と積層方向に重ならない領域に設けても良い。具体的には、画素アレイ部５４０の外側に配置された周辺部と、積層方向に重なる領域に設けても良い。
　第１基板１００および第２基板２００には、例えば、接続孔部Ｈ１，Ｈ２が設けられている。接続孔部Ｈ１，Ｈ２は、第１基板１００および第２基板２００を貫通している（図３）。接続孔部Ｈ１，Ｈ２は、画素アレイ部５４０（または画素アレイ部５４０に重なる部分）の外側に設けられている（図２）。例えば、接続孔部Ｈ１は、Ｈ方向において画素アレイ部５４０より外側に配置されており、接続孔部Ｈ２は、Ｖ方向において画素アレイ部５４０よりも外側に配置されている。例えば、接続孔部Ｈ１は、第３基板３００に設けられた入力部５１０Ａに達しており、接続孔部Ｈ２は、第３基板３００に設けられた出力部５１０Ｂに達している。接続孔部Ｈ１，Ｈ２は、空洞でもよく、少なくとも一部に導電材料を含んでいても良い。例えば、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極に、ボンディングワイヤを接続する構成がある。または、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極と、接続孔部Ｈ１，Ｈ２に設けられた導電材料とを接続する構成がある。接続孔部Ｈ１，Ｈ２に設けられた導電材料は、接続孔部Ｈ１，Ｈ２の一部または全部に埋め込まれていても良く、導電材料が接続孔部Ｈ１，Ｈ２の側壁に形成されていても良い。
　なお、図３では第３基板３００に入力部５１０Ａ、出力部５１０Ｂを設ける構造としたが、これに限定されない。例えば、配線層２００Ｔ、３００Ｔを介して第３基板３００の信号を第２基板２００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第２基板２００に設けることもできる。同様に、配線層１００Ｔ、２００Ｔを介して、第２基板２００の信号を第１基板１００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第１基板１００に設けることもできる。
　図４は、画素共有ユニット５３９の構成の一例を表す等価回路図である。画素共有ユニット５３９は、複数の画素５４１（図４では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの４つの画素５４１を表す）と、この複数の画素５４１に接続された１の画素回路２１０と、画素回路２１０に接続された垂直信号線５４３とを含んでいる。画素回路２１０は、例えば、４つのトランジスタ、具体的には、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含んでいる。上述のように、画素共有ユニット５３９は、１の画素回路２１０を時分割で動作させることにより、画素共有ユニット５３９に含まれる４つの画素５４１（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）それぞれの画素信号を順次垂直信号線５４３へ出力するようになっている。複数の画素５４１に１の画素回路２１０が接続されており、この複数の画素５４１の画素信号が、１の画素回路２１０により時分割で出力される態様を、「複数の画素５４１が１の画素回路２１０を共有する」という。
　画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、互いに共通の構成要素を有している。以降、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素を互いに区別するために、画素５４１Ａの構成要素の符号の末尾には識別番号１、画素５４１Ｂの構成要素の符号の末尾には識別番号２、画素５４１Ｃの構成要素の符号の末尾には識別番号３、画素５４１Ｄの構成要素の符号の末尾には識別番号４を付与する。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素を互いに区別する必要のない場合には、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素の符号の末尾の識別番号を省略する。
　画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲに電気的に接続されたフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤ（ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４）では、カソードが転送トランジスタＴＲのソースに電気的に接続されており、アノードが基準電位線（例えばグラウンド）に電気的に接続されている。フォトダイオードＰＤは、入射した光を光電変換し、その受光量に応じた電荷を発生する。転送トランジスタＴＲ（転送トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４）は、例えば、ｎ型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタである。転送トランジスタＴＲでは、ドレインがフローティングディフュージョンＦＤに電気的に接続され、ゲートが駆動信号線に電気的に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２（図１参照）のうちの一部である。転送トランジスタＴＲは、フォトダイオードＰＤで発生した電荷をフローティングディフュージョンＦＤへと転送する。フローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、ｐ型半導体層中に形成されたｎ型拡散層領域である。フローティングディフュージョンＦＤは、フォトダイオードＰＤから転送された電荷を一時的に保持する電荷保持手段であり、かつ、その電荷量に応じた電圧を発生させる、電荷―電圧変換手段である。
　１の画素共有ユニット５３９に含まれる４つのフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、互いに電気的に接続されるとともに、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。ＦＤ変換ゲイン切替トランジスタＦＤＧのドレインはリセットトランジスタＲＳＴのソースに接続され、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。リセットトランジスタＲＳＴのドレインは電源線ＶＤＤに接続され、リセットトランジスタＲＳＴのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。増幅トランジスタＡＭＰのゲートはフローティングディフュージョンＦＤに接続され、増幅トランジスタＡＭＰのドレインは電源線ＶＤＤに接続され、増幅トランジスタＡＭＰのソースは選択トランジスタＳＥＬのドレインに接続されている。選択トランジスタＳＥＬのソースは垂直信号線５４３に接続され、選択トランジスタＳＥＬのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。
　転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、例えば、いわゆる縦型電極を含んでおり、後述の図６に示すように、半導体層（後述の図６の半導体層１００Ｓ）の表面からＰＤに達する深さまで延在して設けられている。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、画素回路２１０からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬを介して垂直信号線５４３に接続されている。この増幅トランジスタＡＭＰは、列信号処理部５５０において、垂直信号線５４３に接続された負荷回路部（図１参照）とともにソースフォロアを構成している。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電圧を、垂直信号線５４３を介して列信号処理部５５０に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬは、例えば、Ｎ型のＣＭＯＳトランジスタである。
　ＦＤ変換ゲイン切替トランジスタＦＤＧは、フローティングディフュージョンＦＤでの電荷―電圧変換のゲインを変更する際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤの容量（ＦＤ容量Ｃ）が大きければ、増幅トランジスタＡＭＰで電圧に変換した際のＶが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョンＦＤで、フォトダイオードＰＤの電荷を受けきれない。さらに、増幅トランジスタＡＭＰで電圧に変換した際のＶが大きくなりすぎないように（言い換えると、小さくなるように）、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンにしたときには、ＦＤ変換ゲイン切替トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ変換ゲイン切替トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンオフ切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。ＦＤ変換ゲイン切替トランジスタＦＤＧは、例えば、Ｎ型のＣＭＯＳトランジスタである。
　なお、ＦＤ変換ゲイン切替トランジスタＦＤＧを設けない構成も可能である。このとき、例えば、画素回路２１０は、例えば増幅トランジスタＡＭＰ、選択トランジスタＳＥＬおよびリセットトランジスタＲＳＴの３つのトランジスタで構成される。画素回路２１０は、例えば、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ等の画素トランジスタの少なくとも１つを有する。
　選択トランジスタＳＥＬは、電源線ＶＤＤと増幅トランジスタＡＭＰとの間に設けられていてもよい。この場合、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび選択トランジスタＳＥＬのドレインに電気的に接続されている。選択トランジスタＳＥＬのソースが増幅トランジスタＡＭＰのドレインに電気的に接続されており、選択トランジスタＳＥＬのゲートが行駆動信号線５４２（図１参照）に電気的に接続されている。増幅トランジスタＡＭＰのソース（画素回路２１０の出力端）が垂直信号線５４３に電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。なお、図示は省略するが、１の画素回路２１０を共有する画素５４１の数は、４以外であってもよい。例えば、２つまたは８つの画素５４１が１の画素回路２１０を共有してもよい。
　図５は、複数の画素共有ユニット５３９と、垂直信号線５４３との接続態様の一例を表したものである。例えば、列方向に並ぶ４つの画素共有ユニット５３９が４つのグループに分けられており、この４つのグループ各々に垂直信号線５４３が接続されている。図５には、説明を簡単にするため、４つのグループが各々、１つの画素共有ユニット５３９を有する例を示したが、４つのグループが各々、複数の画素共有ユニット５３９を含んでいてもよい。このように、撮像装置１では、列方向に並ぶ複数の画素共有ユニット５３９が、１つまたは複数の画素共有ユニット５３９を含むグループに分けられていてもよい。例えば、このグループそれぞれに、垂直信号線５４３および列信号処理部５５０が接続されており、それぞれのグループから画素信号を同時に読み出すことができるようになっている。あるいは、撮像装置１では、列方向に並ぶ複数の画素共有ユニット５３９に１つの垂直信号線５４３が接続されていてもよい。このとき、１つの垂直信号線５４３に接続された複数の画素共有ユニット５３９から、時分割で順次画素信号が読み出されるようになっている。
［撮像装置１の具体的構成］
　図６は、撮像装置１の第１基板１００、第２基板２００および第３基板３００の主面に対して垂直方向の断面構成の一例を表したものである。図６は、構成要素の位置関係を分かりやすくするため、模式的に表したものであり、実際の断面と異なっていてもよい。撮像装置１では、第１基板１００、第２基板２００および第３基板３００がこの順に積層されている。撮像装置１は、さらに、第１基板１００の裏面側（光入射面側）に受光レンズ４０１を有している。受光レンズ４０１と第１基板１００との間に、カラーフィルタ層（図示せず）が設けられていてもよい。受光レンズ４０１は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。撮像装置１は、例えば、裏面照射型の撮像装置である。撮像装置１は、中央部に配置された画素アレイ部５４０と、画素アレイ部５４０の外側に配置された周辺部５４０Ｂとを有している。
　第１基板１００は、受光レンズ４０１側から順に、絶縁膜１１１、固定電荷膜１１２、半導体層１００Ｓおよび配線層１００Ｔを有している。半導体層１００Ｓは、例えばシリコン基板により構成されている。半導体層１００Ｓは、例えば、表面（配線層１００Ｔ側の面）の一部およびその近傍に、ｐウェル層１１５を有しており、それ以外の領域（ｐウェル層１１５よりも深い領域）に、ｎ型半導体領域１１４を有している。例えば、このｎ型半導体領域１１４およびｐウェル層１１５によりｐｎ接合型のフォトダイオードＰＤが構成されている。ｐウェル層１１５は、ｐ型半導体領域である。
　図７Ａは、第１基板１００の平面構成の一例を表したものである。図７Ａは、主に、第１基板１００の画素分離部１１７、フォトダイオードＰＤ、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８および転送トランジスタＴＲの平面構成を表している。図６とともに、図７Ａを用いて第１基板１００の構成について説明する。
　半導体層１００Ｓの表面近傍には、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８が設けられている。フローティングディフュージョンＦＤは、ｐウェル層１１５内に設けられたｎ型半導体領域により構成されている。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、例えば、画素共有ユニット５３９の中央部に互いに近接して設けられている（図７Ａ）。詳細は後述するが、この画素共有ユニット５３９に含まれる４つのフローティングディフュージョン（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、第１基板１００内（より具体的には配線層１００Ｔの内）で、電気的接続手段（後述のパッド部１２０）を介して互いに電気的に接続されている。更に、フローティングディフュージョンＦＤは、第１基板１００から第２基板２００へ（より具体的には、配線層１００Ｔから配線層２００Ｔへ）と電気的手段（後述の貫通電極１２０Ｅ）を介して接続されている。第２基板２００（より具体的には配線層２００Ｔの内部）では、この電気的手段により、フローティングディフュージョンＦＤが、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。
　ＶＳＳコンタクト領域１１８は、基準電位線ＶＳＳに電気的に接続される領域であり、フローティングディフュージョンＦＤと離間して配置されている。例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄでは、各画素のＶ方向の一端にフローティングディフュージョンＦＤが配置され、他端にＶＳＳコンタクト領域１１８が配置されている（図７Ａ）。ＶＳＳコンタクト領域１１８は、例えば、ｐ型半導体領域により構成されている。ＶＳＳコンタクト領域１１８は、例えば接地電位や固定電位に接続されている。これにより、半導体層１００Ｓに基準電位が供給される。
　第１基板１００には、フォトダイオードＰＤ、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８とともに、転送トランジスタＴＲが設けられている。このフォトダイオードＰＤ、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８および転送トランジスタＴＲは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。転送トランジスタＴＲは、半導体層１００Ｓの表面側（光入射面側とは反対側、第２基板２００側）に設けられている。転送トランジスタＴＲは、転送ゲートＴＧを有している。転送ゲートＴＧは、例えば、半導体層１００Ｓの表面に対向する水平部分ＴＧｂと、半導体層１００Ｓ内に設けられた垂直部分ＴＧａとを含んでいる。垂直部分ＴＧａは、半導体層１００Ｓの厚み方向に延在している。垂直部分ＴＧａの一端は水平部分ＴＧｂに接し、他端はｎ型半導体領域１１４内に設けられている。転送トランジスタＴＲを、このような縦型トランジスタにより構成することにより、画素信号の転送不良が生じにくくなり、画素信号の読み出し効率を向上させることができる。
　転送ゲートＴＧの水平部分ＴＧｂは、垂直部分ＴＧａに対向する位置から例えば、Ｈ方向において画素共有ユニット５３９の中央部に向かって延在している（図７Ａ）。これにより、転送ゲートＴＧに達する貫通電極（後述の貫通電極ＴＧＶ）のＨ方向の位置を、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８に接続される貫通電極（後述の貫通電極１２０Ｅ，１２１Ｅ）のＨ方向の位置に近づけることができる。例えば、第１基板１００に設けられた複数の画素共有ユニット５３９は、互いに同じ構成を有している（図７Ａ）。
　半導体層１００Ｓには、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに分離する画素分離部１１７が設けられている。画素分離部１１７は、半導体層１００Ｓの法線方向（半導体層１００Ｓの表面に対して垂直な方向）に延在して形成されている。画素分離部１１７は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに仕切るように設けられており、例えば格子状の平面形状を有している（図７Ａ，図７Ｂ）。画素分離部１１７は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに電気的および光学的に分離する。画素分離部１１７は、例えば、遮光膜１１７Ａおよび絶縁膜１１７Ｂを含んでいる。遮光膜１１７Ａには、例えば、タングステン（Ｗ）等が用いられる。絶縁膜１１７Ｂは、遮光膜１１７Ａとｐウェル層１１５またはｎ型半導体領域１１４との間に設けられている。絶縁膜１１７Ｂは、例えば、酸化シリコン（ＳｉＯ）によって構成されている。画素分離部１１７は、例えば、ＦＴＩ（Full Trench Isolation）構造を有しており、半導体層１００Ｓを貫通している。図示しないが、画素分離部１１７は半導体層１００Ｓを貫通するＦＴＩ構造に限定されない。例えば、半導体層１００Ｓを貫通しないＤＴＩ（Deep Trench Isolation）構造であっても良い。画素分離部１１７は、半導体層１００Ｓの法線方向に延在して、半導体層１００Ｓの一部の領域に形成される。
　半導体層１００Ｓには、例えば、第１ピニング領域１１３および第２ピニング領域１１６が設けられている。第１ピニング領域１１３は、半導体層１００Ｓの裏面近傍に設けられており、ｎ型半導体領域１１４と固定電荷膜１１２との間に配置されている。第２ピニング領域１１６は、画素分離部１１７の側面、具体的には、画素分離部１１７とｐウェル層１１５またはｎ型半導体領域１１４との間に設けられている。第１ピニング領域１１３および第２ピニング領域１１６は、例えば、ｐ型半導体領域により構成されている。
　半導体層１００Ｓと絶縁膜１１１との間には、負の固定電荷を有する固定電荷膜１１２が設けられている。固定電荷膜１１２が誘起する電界により、半導体層１００Ｓの受光面（裏面）側の界面に、ホール蓄積層の第１ピニング領域１１３が形成される。これにより、半導体層１００Ｓの受光面側の界面準位に起因した暗電流の発生が抑えられる。固定電荷膜１１２は、例えば、負の固定電荷を有する絶縁膜によって形成されている。この負の固定電荷を有する絶縁膜の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタンまたは酸化タンタルが挙げられる。
　固定電荷膜１１２と絶縁膜１１１との間には、遮光膜１１７Ａが設けられている。この遮光膜１１７Ａは、画素分離部１１７を構成する遮光膜１１７Ａと連続して設けられていてもよい。この固定電荷膜１１２と絶縁膜１１１との間の遮光膜１１７Ａは、例えば、半導体層１００Ｓ内の画素分離部１１７に対向する位置に選択的に設けられている。絶縁膜１１１は、この遮光膜１１７Ａを覆うように設けられている。絶縁膜１１１は、例えば、酸化シリコンにより構成されている。
　半導体層１００Ｓと第２基板２００との間に設けられた配線層１００Ｔは、半導体層１００Ｓ側から、層間絶縁膜１１９、パッド部１２０，１２１、パッシベーション膜１２２、層間絶縁膜１２３および接合膜１２４をこの順に有している。転送ゲートＴＧの水平部分ＴＧｂは、例えば、この配線層１００Ｔに設けられている。層間絶縁膜１１９は、半導体層１００Ｓの表面全面にわたって設けられており、半導体層１００Ｓに接している。層間絶縁膜１１９は、例えば酸化シリコン膜により構成されている。なお、配線層１００Ｔの構成は上述の限りでなく、配線と絶縁膜とを有する構成であれば良い。
　図７Ｂは、図７Ａに示した平面構成とともに、パッド部１２０，１２１の構成を表している。パッド部１２０，１２１は、層間絶縁膜１１９上の選択的な領域に設けられている。パッド部１２０は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）を互いに接続するためのものである。パッド部１２０は、例えば、画素共有ユニット５３９毎に、平面視で画素共有ユニット５３９の中央部に配置されている（図７Ｂ）。このパッド部１２０は、画素分離部１１７を跨ぐように設けられており、フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４各々の少なくとも一部に重畳して配置されている（図６，図７Ｂ）。具体的には、パッド部１２０は、画素回路２１０を共有する複数のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）各々の少なくとも一部と、その画素回路２１０を共有する複数のフォトダイオードＰＤ（フォトダイオードＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４）の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。層間絶縁膜１１９には、パッド部１２０とフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４とを電気的に接続するための接続ビア１２０Ｃが設けられている。接続ビア１２０Ｃは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。例えば、接続ビア１２０Ｃにパッド部１２０の一部が埋め込まれることにより、パッド部１２０とフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４とが電気的に接続されている。
　パッド部１２１は、複数のＶＳＳコンタクト領域１１８を互いに接続するためのものである。例えば、Ｖ方向に隣り合う一方の画素共有ユニット５３９の画素５４１Ｃ，５４１Ｄに設けられたＶＳＳコンタクト領域１１８と、他方の画素共有ユニット５３９の画素５４１Ａ，５４１Ｂに設けられたＶＳＳコンタクト領域１１８とがパッド部１２１により電気的に接続されている。パッド部１２１は、例えば、画素分離部１１７を跨ぐように設けられており、これら４つのＶＳＳコンタクト領域１１８各々の少なくとも一部に重畳して配置されている。具体的には、パッド部１２１は、複数のＶＳＳコンタクト領域１１８各々の少なくとも一部と、その複数のＶＳＳコンタクト領域１１８の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。層間絶縁膜１１９には、パッド部１２１とＶＳＳコンタクト領域１１８とを電気的に接続するための接続ビア１２１Ｃが設けられている。接続ビア１２１Ｃは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。例えば、接続ビア１２１Ｃにパッド部１２１の一部が埋め込まれることにより、パッド部１２１とＶＳＳコンタクト領域１１８とが電気的に接続されている。例えば、Ｖ方向に並ぶ複数の画素共有ユニット５３９各々のパッド部１２０およびパッド部１２１は、Ｈ方向において略同じ位置に配置されている（図７Ｂ）。
　パッド部１２０を設けることで、チップ全体において、各フローティングディフュージョンＦＤから画素回路２１０（例えば増幅トランジスタＡＭＰのゲート電極）へ接続するための配線を減らすことができる。同様に、パッド部１２１を設けることで、チップ全体において、各ＶＳＳコンタクト領域１１８への電位を供給する配線を減らすことができる。これにより、チップ全体の面積の縮小、微細化された画素における配線間の電気的干渉の抑制、及び／又は部品点数の削減によるコスト削減等が可能になる。
　パッド部１２０、１２１は、第１基板１００、第２基板２００の所望の位置に設けることができる。具体的には、パッド部１２０、１２１を配線層１００Ｔ、半導体層２００Ｓの絶縁領域２１２のいずれかに設けることができる。配線層１００Ｔに設ける場合には、パッド部１２０、１２１を半導体層１００Ｓに直接接触させても良い。具体的には、パッド部１２０、１２１が、フローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８の各々の少なくとも一部と直接接続される構成でも良い。また、パッド部１２０、１２１に接続するフローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８の各々から接続ビア１２０Ｃ，１２１Ｃを設け、配線層１００Ｔ、半導体層２００Ｓの絶縁領域２１２の所望の位置にパッド部１２０、１２１を設ける構成でも良い。
　特に、パッド部１２０、１２１を配線層１００Ｔに設ける場合には、半導体層２００Ｓの絶縁領域２１２におけるフローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８に接続される配線を減らすことができる。これにより、画素回路２１０を形成する第２基板２００のうち、フローティングディフュージョンＦＤから画素回路２１０に接続するための貫通配線を形成するための絶縁領域２１２の面積を削減することができる。よって、画素回路２１０を形成する第２基板２００の面積を大きく確保することができる。画素回路２１０の面積を確保することで、画素トランジスタを大きく形成することができ、ノイズ低減等による画質向上に寄与することができる。
　特に、画素分離部１１７にＦＴＩ構造を用いた場合、フローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８は、各画素５４１に設けることが好ましいため、パッド部１２０、１２１の構成を用いることで、第１基板１００と第２基板２００とを接続する配線を大幅に削減することができる。
　また、図７Ｂのように、例えば複数のフローティングディフュージョンＦＤが接続されるパッド部１２０と、複数のＶＳＳコンタクト領域１１８が接続されるパッド部１２１とは、Ｖ方向において直線状に交互に配置される。また、パッド部１２０、１２１は、複数のフォトダイオードＰＤや、複数の転送ゲートＴＧや、複数のフローティングディフュージョンＦＤに囲まれる位置に形成される。これにより、複数の素子を形成する第１基板１００において、フローティングディフュージョンＦＤとＶＳＳコンタクト領域１１８以外の素子を自由に配置することができ、チップ全体のレイアウトの効率化を図ることができる。また、各画素共有ユニット５３９に形成される素子のレイアウトにおける対称性が確保され、各画素５４１の特性のばらつきを抑えることができる。
　パッド部１２０，１２１は、例えば、ポリシリコン（Poly Si）、より具体的には、不純物が添加されたドープドポリシリコンにより構成されている。パッド部１２０，１２１はポリシリコン、タングステン（Ｗ）、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）等の耐熱性の高い導電性材料により構成されていることが好ましい。これにより、第１基板１００に第２基板２００の半導体層２００Ｓを貼り合わせた後に、画素回路２１０を形成することが可能となる。以下、この理由について説明する。なお、以下の説明において、第１基板１００と第２基板２００の半導体層２００Ｓを貼り合わせた後に、画素回路２１０を形成する方法を、第１の製造方法と呼ぶ。
　ここで、第２基板２００に画素回路２１０を形成した後に、これを第１基板１００に貼り合わせることも考え得る（以下第２の製造方法という）。この第２の製造方法では、第１基板１００の表面（配線層１００Ｔの表面）および第２基板２００の表面（配線層２００Ｔの表面）それぞれに、電気的接続用の電極を予め形成しておく。第１基板１００と第２基板２００を貼り合わせると、これと同時に、第１基板１００の表面と第２基板２００の表面のそれぞれに形成された電気的接続用の電極同士が接触する。これにより、第１基板１００に含まれる配線と第２基板２００に含まれる配線との間で電気的接続が形成される。よって、第２の製造方法を用いた撮像装置１の構成とすることで、例えば第１基板１００と第２基板２００の各々の構成に応じて適切なプロセスを用いて製造することができ、高品質、高性能な撮像装置を製造することができる。
　このような第２の製造方法では、第１基板１００と第２基板２００とを貼り合わせる際に、貼り合せ用の製造装置に起因して、位置合わせの誤差が生じることがある。また、第１基板１００および第２基板２００は、例えば、直径数十ｃｍ程度の大きさを有するが、第１基板１００と第２基板２００とを貼り合わせる際に、この第１基板１００、第２基板２００各部の微視的領域で、基板の伸び縮みが発生するおそれがある。この基板の伸び縮みは、基板同士が接触するタイミングが多少ずれることに起因する。このような第１基板１００および第２基板２００の伸び縮みに起因して、第１基板１００の表面および第２基板２００の表面それぞれに形成された電気的接続用の電極の位置に、誤差が生じることがある。第２の製造方法では、このような誤差が生じても、第１基板１００および第２基板２００それぞれの電極同士が接触するように対処しておくことが好ましい。具体的には、第１基板１００および第２基板２００の電極の少なくとも一方、好ましくは両方を、上記誤差を考慮して大きくしておく。このため、第２の製造方法を用いると、例えば、第１基板１００または第２基板２００の表面に形成された電極の大きさ（基板平面方向の大きさ）が、第１基板１００または第２基板２００の内部から表面に厚み方向へ延在する内部電極の大きさよりも大きくなる。
　一方、パッド部１２０，１２１を耐熱性の導電材料により構成することで、上記第１の製造方法を用いることが可能となる。第１の製造方法では、フォトダイオードＰＤおよび転送トランジスタＴＲ等を含む第１基板１００を形成した後、この第１基板１００と第２基板２００（半導体層２０００Ｓ）とを貼り合わせる。このとき、第２基板２００は、画素回路２１０を構成する能動素子および配線層等のパターンは未形成の状態である。第２基板２００はパターンを形成する前の状態であるため、仮に、第１基板１００と第２基板２００を貼り合わせる際、その貼り合せ位置に誤差が生じたとしても、この貼り合せ誤差によって、第１基板１００のパターンと第２基板２００のパターンとの間の位置合わせに誤差が生じることはない。なぜならば、第２基板２００のパターンは、第１基板１００と第２基板２００を貼り合わせた後に、形成するからである。なお、第２基板にパターンを形成する際には、例えば、パターン形成のための露光装置において、第１基板に形成されたパターンを位置合わせの対象としながらパターン形成する。上記理由により、第１基板１００と第２基板２００との貼り合せ位置の誤差は、第１の製造方法においては、撮像装置１を製造する上で問題とならない。同様の理由で、第２の製造方法で生じる基板の伸び縮みに起因した誤差も、第１の製造方法においては、撮像装置１を製造する上で問題とならない。
　第１の製造方法では、このようにして第１基板１００と第２基板２００（半導体層２００Ｓ）とを貼り合せた後、第２基板２００上に能動素子を形成する。この後、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（図６）を形成する。この貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶの形成では、例えば、第２基板２００の上方から、露光装置による縮小投影露光を用いて貫通電極のパターンを形成する。縮小露光投影を用いるため、仮に、第２基板２００と露光装置との位置合わせに誤差が生じても、その誤差の大きさは、第２基板２００においては、上記第２の製造方法の誤差の数分の一（縮小露光投影倍率の逆数）にしかならない。よって、第１の製造方法を用いた撮像装置１の構成とすることで、第１基板１００と第２基板２００の各々に形成される素子同士の位置合わせが容易になり、高品質、高性能な撮像装置を製造することができる。
　このような第１の製造方法を用いて製造された撮像装置１は、第２の製造方法で製造された撮像装置と異なる特徴を有する。具体的には、第１の製造方法により製造された撮像装置１では、例えば、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶが、第２基板２００から第１基板１００に至るまで、略一定の太さ（基板平面方向の大きさ）となっている。あるいは、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶがテーパ形状を有するときには、一定の傾きのテーパ形状を有している。このような貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶを有する撮像装置１は、画素５４１を微細化しやすい。
　ここで、第１の製造方法により撮像装置１を製造すると、第１基板１００と第２基板２００（半導体層２００Ｓ）とを貼り合わせた後に、第２基板２００に能動素子を形成するので、第１基板１００にも、能動素子の形成の際に必要な加熱処理の影響が及ぶことになる。このため、上記のように、第１基板１００に設けられたパッド部１２０，１２１には、耐熱性の高い導電材料を用いることが好ましい。例えば、パッド部１２０，１２１には、第２基板２００の配線層２００Ｔに含まれる配線材の少なくとも一部よりも、融点の高い（すなわち耐熱性の高い）材料を用いていることが好ましい。例えば、パッド部１２０，１２１にドープドポリシリコン、タングステン、チタンあるいは窒化チタン等の耐熱性の高い導電材を用いる。これにより、上記第１の製造方法を用いて撮像装置１を製造することが可能となる。
　パッシベーション膜１２２は、例えば、パッド部１２０，１２１を覆うように、半導体層１００Ｓの表面全面にわたって設けられている（図６）。パッシベーション膜１２２は、例えば、窒化シリコン（ＳｉＮ）膜により構成されている。層間絶縁膜１２３は、パッシベーション膜１２２を間にしてパッド部１２０，１２１を覆っている。この層間絶縁膜１２３は、例えば、半導体層１００Ｓの表面全面にわたって設けられている。層間絶縁膜１２３は、例えば酸化シリコン（ＳｉＯ）膜により構成されている。接合膜１２４は、第１基板１００（具体的には配線層１００Ｔ）と第２基板２００との接合面に設けられている。即ち、接合膜１２４は、第２基板２００に接している。この接合膜１２４は、第１基板１００の主面全面にわたって設けられている。接合膜１２４は、例えば、窒化シリコン膜や酸化シリコン膜により構成されている。
　受光レンズ４０１は、例えば、固定電荷膜１１２および絶縁膜１１１を間にして半導体層１００Ｓに対向している（図６）。受光レンズ４０１は、例えば画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフォトダイオードＰＤに対向する位置に設けられている。
　第２基板２００は、第１基板１００側から、半導体層２００Ｓおよび配線層２００Ｔをこの順に有している。半導体層２００Ｓは、例えば、シリコン基板を含んで構成されている。半導体層２００Ｓでは、厚み方向にわたって、ウェル領域２１１が設けられている。ウェル領域２１１は、例えば、ｐ型半導体領域である。第２基板２００には、画素共有ユニット５３９毎に配置された画素回路２１０が設けられている。この画素回路２１０は、例えば、半導体層２００Ｓの表面側（配線層２００Ｔ側）に設けられている。撮像装置１では、第１基板１００の表面側（配線層１００Ｔ側）に第２基板２００の裏面側（半導体層２００Ｓ側）が向かうようにして、第２基板２００が第１基板１００に貼り合わされている。つまり、第２基板２００は、第１基板１００に、フェイストゥーバックで貼り合わされている。
　図８，図９～図１２は、第２基板２００の平面構成の一例を模式的に表している。図８には、半導体層２００Ｓの表面近傍に設けられた画素回路２１０の構成を表す。図９は、配線層２００Ｔ（具体的には後述の第１配線層Ｗ１）と、配線層２００Ｔに接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表している。図１０～図１２は、配線層２００Ｔの平面構成の一例を表している。以下、図６とともに、図８，図９～図１２を用いて第２基板２００の構成について説明する。図８および図９ではフォトダイオードＰＤの外形（画素分離部１１７とフォトダイオードＰＤとの境界）を破線で表し、画素回路２１０を構成する各トランジスタのゲート電極に重なる部分の半導体層２００Ｓと素子分離領域２１３または絶縁領域２１２との境界を点線で表す。増幅トランジスタＡＭＰのゲート電極に重なる部分では、チャネル幅方向の一方に、半導体層２００Ｓと素子分離領域２１３との境界、および素子分離領域２１３と絶縁領域２１２との境界が設けられている。
　第２基板２００には、半導体層２００Ｓを分断する絶縁領域２１２と、半導体層２００Ｓの厚み方向の一部に設けられた素子分離領域２１３とが設けられている（図６）。例えば、Ｈ方向に隣り合う２つの画素回路２１０の間に設けられた絶縁領域２１２に、この２つの画素回路２１０に接続された２つの画素共有ユニット５３９の貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（貫通電極ＴＧＶ１，ＴＧＶ２，ＴＧＶ３，ＴＧＶ４）が配置されている（図９）。
　絶縁領域２１２は、半導体層２００Ｓの厚みと略同じ厚みを有している（図６）。半導体層２００Ｓは、この絶縁領域２１２により分断されている。この絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶが配置されている。絶縁領域２１２は、例えば酸化シリコンにより構成されている。
　貫通電極１２０Ｅ，１２１Ｅは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極１２０Ｅ，１２１Ｅの上端は、配線層２００Ｔの配線（後述の第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）に接続されている。この貫通電極１２０Ｅ，１２１Ｅは、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３およびパッシベーション膜１２２を貫通して設けられ、その下端はパッド部１２０，１２１に接続されている（図６）。貫通電極１２０Ｅは、パッド部１２０と画素回路２１０とを電気的に接続するためのものである。即ち、貫通電極１２０Ｅにより、第１基板１００のフローティングディフュージョンＦＤが第２基板２００の画素回路２１０に電気的に接続される。貫通電極１２１Ｅは、パッド部１２１と配線層２００Ｔの基準電位線ＶＳＳとを電気的に接続するためのものである。即ち、貫通電極１２１Ｅにより、第１基板１００のＶＳＳコンタクト領域１１８が第２基板２００の基準電位線ＶＳＳに電気的に接続される。
　貫通電極ＴＧＶは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極ＴＧＶの上端は、配線層２００Ｔの配線に接続されている。この貫通電極ＴＧＶは、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３、パッシベーション膜１２２および層間絶縁膜１１９を貫通して設けられ、その下端は転送ゲートＴＧに接続されている（図６）。このような貫通電極ＴＧＶは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々の転送ゲートＴＧ（転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４）と、配線層２００Ｔの配線（行駆動信号線５４２の一部、具体的には、後述の図１１の配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４）とを電気的に接続するためのものである。即ち、貫通電極ＴＧＶにより、第１基板１００の転送ゲートＴＧが第２基板２００の配線ＴＲＧに電気的に接続され、転送トランジスタＴＲ（転送トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４）各々に駆動信号が送られるようになっている。
　絶縁領域２１２は、第１基板１００と第２基板２００とを電気的に接続するための前記貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶを、半導体層２００Ｓと絶縁して設けるための領域である。例えば、Ｈ方向に隣り合う２つの画素回路２１０（画素共有ユニット５３９）の間に設けられた絶縁領域２１２に、この２つの画素回路２１０に接続された貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（貫通電極ＴＧＶ１，ＴＧＶ２，ＴＧＶ３，ＴＧＶ４）が配置されている。絶縁領域２１２は、例えば、Ｖ方向に延在して設けられている（図８，図９）。ここでは、転送ゲートＴＧの水平部分ＴＧｂの配置を工夫することにより、垂直部分ＴＧａの位置に比べて、貫通電極ＴＧＶのＨ方向の位置が貫通電極１２０Ｅ，１２１ＥのＨ方向の位置に近づくように配置されている（図７Ａ，図９）。例えば、貫通電極ＴＧＶは、Ｈ方向において、貫通電極１２０Ｅ，１２０Ｅと略同じ位置に配置されている。これにより、Ｖ方向に延在する絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶをまとめて設けることができる。別の配置例として、垂直部分ＴＧａに重畳する領域のみに水平部分ＴＧｂを設けることも考え得る。この場合には、垂直部分ＴＧａの略直上に貫通電極ＴＧＶが形成され、例えば、各画素５４１のＨ方向およびＶ方向の略中央部に貫通電極ＴＧＶが配置される。このとき、貫通電極ＴＧＶのＨ方向の位置と貫通電極１２０Ｅ，１２１ＥのＨ方向の位置とが大きくずれる。貫通電極ＴＧＶおよび貫通電極１２０Ｅ，１２１Ｅの周囲には、近接する半導体層２００Ｓから電気的に絶縁するため、例えば、絶縁領域２１２を設ける。貫通電極ＴＧＶのＨ方向の位置と貫通電極１２０Ｅ，１２１ＥのＨ方向の位置とが大きく離れる場合には、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶ各々の周囲に絶縁領域２１２を独立して設けることが必要となる。これにより、半導体層２００Ｓが細かく分断されることになる。これに比べ、Ｖ方向に延在する絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶをまとめて配置するレイアウトは、半導体層２００ＳのＨ方向の大きさを大きくすることができる。よって、半導体層２００Ｓにおける半導体素子形成領域の面積を大きく確保することができる。これにより、例えば、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
　画素共有ユニット５３９は、図４を参照して説明したように、複数の画素５４１のそれぞれに設けられたフローティングディフュージョンＦＤの間を電気的に接続し、これら複数の画素５４１が１つの画素回路２１０を共有する構造を有している。そして、前記フローティングディフュージョンＦＤ間の電気的接続は、第１基板１００に設けられたパッド部１２０によってなされている（図６、図７Ｂ）。第１基板１００に設けられた電気的接続部（パッド部１２０）と第２基板２００に設けられた画素回路２１０は、１つの貫通電極１２０Ｅを介して電気的に接続されている。別の構造例として、フローティングディフュージョンＦＤ間の電気的接続部を第２基板２００に設けることも考え得る。この場合、画素共有ユニット５３９には、フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４各々に接続される４つの貫通電極が設けられる。したがって、第２基板２００において、半導体層２００Ｓを貫通する貫通電極の数が増え、これら貫通電極の周囲を絶縁する絶縁領域２１２が大きくなる。これに比べ、第１基板１００にパッド部１２０を設ける構造（図６，図７Ｂ）は、貫通電極の数を減らし、絶縁領域２１２を小さくすることができる。よって、半導体層２００Ｓにおける半導体素子形成領域の面積を大きく確保することができる。これにより、例えば、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
　素子分離領域２１３は、半導体層２００Ｓの表面側に設けられている。素子分離領域２１３は、ＳＴＩ（Shallow Trench Isolation）構造を有している。この素子分離領域２１３では、半導体層２００Ｓが厚み方向（第２基板２００の主面に対して垂直方向）に掘り込まれており、この掘り込みに絶縁膜が埋め込まれている。この絶縁膜は、例えば、酸化シリコンにより構成されている。素子分離領域２１３は、画素回路２１０を構成する複数のトランジスタ間を、画素回路２１０のレイアウトに応じて素子分離するものである。素子分離領域２１３の下方（半導体層２００Ｓの深部）には、半導体層２００Ｓ（具体的には、ウェル領域２１１）が延在している。
　ここで、図７Ａ，図７Ｂおよび図８を参照して、第１基板１００での画素共有ユニット５３９の外形形状（基板平面方向の外形形状）と、第２基板２００での画素共有ユニット５３９の外形形状との違いを説明する。
　撮像装置１では、第１基板１００および第２基板２００の両方にわたり、画素共有ユニット５３９が設けられている。例えば、第１基板１００に設けられた画素共有ユニット５３９の外形形状と、第２基板２００に設けられた画素共有ユニット５３９の外形形状とは互いに異なっている。
　図７Ａ，図７Ｂでは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの外形線を一点鎖線で表し、画素共有ユニット５３９の外形形状を太線で表している。例えば、第１基板１００の画素共有ユニット５３９は、Ｈ方向に隣接して配置された２つの画素５４１（画素５４１Ａ，５４１Ｂ）と、これにＶ方向に隣接して配置された２つの画素５４１（画素５４１Ｃ，５４１Ｄ）により構成されている。即ち、第１基板１００の画素共有ユニット５３９は、隣接する２行×２列の４つの画素５４１により構成されており、第１基板１００の画素共有ユニット５３９は、略正方形の外形形状を有している。画素アレイ部５４０では、このような画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、かつ、Ｖ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、で隣接して配列されている。
　図８および図９では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの外形線を一点鎖線で表し、画素共有ユニット５３９の外形形状を太線で表している。例えば、第２基板２００の画素共有ユニット５３９の外形形状は、Ｈ方向において第１基板１００の画素共有ユニット５３９よりも小さく、Ｖ方向において第１基板１００の画素共有ユニット５３９よりも大きくなっている。例えば、第２基板２００の画素共有ユニット５３９は、Ｈ方向には画素１個分に相当する大きさ（領域）で形成され、Ｖ方向には、画素４個分に相当する大きさで形成されている。即ち、第２基板２００の画素共有ユニット５３９は、隣接する１行×４列に配列された画素に相当する大きさで形成されており、第２基板２００の画素共有ユニット５３９は、略長方形の外形形状を有している。
　例えば、各画素回路２１０では、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧがこの順にＶ方向に並んで配置されている（図８）。各画素回路２１０の外形形状を、上記のように、略長方形状に設けることにより、一方向（図８ではＶ方向）に４つのトランジスタ（選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ）を並べて配置することができる。これにより、増幅トランジスタＡＭＰのドレインと、リセットトランジスタＲＳＴのドレインとを一の拡散領域（電源線ＶＤＤに接続される拡散領域）で共有することができる。例えば、各画素回路２１０の形成領域を略正方形状に設けることも可能である。この場合には、一方向に沿って２つのトランジスタが配置され、増幅トランジスタＡＭＰのドレインと、リセットトランジスタＲＳＴのドレインとを一の拡散領域で共有することが困難となる。よって、画素回路２１０の形成領域を略長方形状に設けることにより、４つのトランジスタを近接して配置しやすくなり、画素回路２１０の形成領域を小さくすることができる。即ち、画素の微細化を行うことができる。また、画素回路２１０の形成領域を小さくすることが不要であるときには、増幅トランジスタＡＭＰの形成領域を大きくし、ノイズを抑えることが可能となる。
　例えば、半導体層２００Ｓの表面近傍には、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧに加えて、基準電位線ＶＳＳに接続されるＶＳＳコンタクト領域２１８が設けられている。ＶＳＳコンタクト領域２１８は、例えば、ｐ型半導体領域により構成されている。ＶＳＳコンタクト領域２１８は、配線層２００Ｔの配線および貫通電極１２１Ｅを介して第１基板１００（半導体層１００Ｓ）のＶＳＳコンタクト領域１１８に電気的に接続されている。このＶＳＳコンタクト領域２１８は、例えば、素子分離領域２１３を間にして、ＦＤ変換ゲイン切替トランジスタＦＤＧのソースと隣り合う位置に設けられている（図８）。
　次に、図７Ｂおよび図８を参照して、第1基板１００に設けられた画素共有ユニット５３９と第２基板２００に設けられた画素共有ユニット５３９との位置関係を説明する。例えば、第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば図７Ｂの紙面上側）の画素共有ユニット５３９は、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうちの一方（例えば、図８の紙面左側）の画素共有ユニット５３９に接続されている。例えば、第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９のうち、他方（例えば図７Ｂの紙面下側）の画素共有ユニット５３９は、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうちの他方（例えば、図８の紙面右側）の画素共有ユニット５３９に接続されている。
　例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９では、一方の画素共有ユニット５３９の内部レイアウト（トランジスタ等の配置）が、他方の画素共有ユニット５３９の内部レイアウトをＶ方向およびＨ方向に反転させたレイアウトに略等しくなっている。以下、このレイアウトによって得られる効果を説明する。
　第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９では、各々のパッド部１２０が、画素共有ユニット５３９の外形形状の中央部、即ち、画素共有ユニット５３９のＶ方向およびＨ方向の中央部に配置される（図７Ｂ）。一方、第２基板２００の画素共有ユニット５３９は、上記のように、Ｖ方向に長い略長方形の外形形状を有しているので、例えば、パッド部１２０に接続される増幅トランジスタＡＭＰは、画素共有ユニット５３９のＶ方向の中央から紙面上方にずれた位置に配置されている。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトが同じであるとき、一方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、パッド部１２０（例えば、図７Ｂの紙面上側の画素共有ユニット５３９のパッド部１２０）との距離は比較的短くなる。しかし、他方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、パッド部１２０（例えば、図７Ｂの紙面下側の画素共有ユニット５３９のパッド部１２０）との距離が長くなる。このため、この増幅トランジスタＡＭＰとパッド部１２０との接続に要する配線の面積が大きくなり、画素共有ユニット５３９の配線レイアウトが複雑になるおそれがある。このことは、撮像装置１の微細化に影響を及ぼす可能性がある。
　これに対して、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９で、互いの内部レイアウトを少なくともＶ方向に反転させることにより、これら２つの画素共有ユニット５３９の両方の増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることができる。したがって、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトを同じにした構成と比べて、撮像装置１の微細化を行いやすくなる。なお、第２基板２００の複数の画素共有ユニット５３９各々の平面レイアウトは、図８に記載の範囲では左右対称であるが、後述する図９に記載の第１配線層Ｗ１のレイアウトまで含めると、左右非対称のものとなる。
　また、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトは、互いに、Ｈ方向にも反転されていることが好ましい。以下、この理由について説明する。図９に示したように、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９はそれぞれ、第１基板１００のパッド部１２０，１２１に接続されている。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のＨ方向の中央部（Ｈ方向に並ぶ２つの画素共有ユニット５３９の間）にパッド部１２０，１２１が配置されている。したがって、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトを、互いに、Ｈ方向にも反転させることにより、第２基板２００の複数の画素共有ユニット５３９それぞれとパッド部１２０，１２１との距離を小さくすることができる。即ち、撮像装置１の微細化を更に行いやすくなる。
　また、第２基板２００の画素共有ユニット５３９の外形線の位置は、第１基板１００の画素共有ユニット５３９のいずれかの外形線の位置に揃っていなくてもよい。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば図９の紙面左側）の画素共有ユニット５３９では、Ｖ方向の一方（例えば図９の紙面上側）の外形線が、対応する第１基板１００の画素共有ユニット５３９（例えば図７Ｂの紙面上側）のＶ方向の一方の外形線の外側に配置されている。また、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、他方（例えば図９の紙面右側）の画素共有ユニット５３９では、Ｖ方向の他方（例えば図９の紙面下側）の外形線が、対応する第１基板１００の画素共有ユニット５３９（例えば図７Ｂの紙面下側）のＶ方向の他方の外形線の外側に配置されている。このように、第２基板２００の画素共有ユニット５３９と、第１基板１００の画素共有ユニット５３９とを互いに配置することにより、増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
　また、第２基板２００の複数の画素共有ユニット５３９の間で、互いの外形線の位置は揃っていなくてもよい。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９は、Ｖ方向の外形線の位置がずれて配置されている。これにより、増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
　図７Ｂおよび図９を参照して、画素アレイ部５４０での画素共有ユニット５３９の繰り返し配置について説明する。第１基板１００の画素共有ユニット５３９は、Ｈ方向に２つ分の画素５４１の大きさ、およびＶ方向に２つ分の画素５４１の大きさを有している（図７Ｂ）。例えば、第１基板１００の画素アレイ部５４０では、この４つの画素５４１に相当する大きさの画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、かつ、Ｖ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、で隣接して繰り返し配列されている。あるいは、第１基板１００の画素アレイ部５４０に、画素共有ユニット５３９がＶ方向に２つ隣接して配置された一対の画素共有ユニット５３９が設けられていてもよい。第１基板１００の画素アレイ部５４０では、例えば、この一対の画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、かつ、Ｖ方向へ４画素ピッチ（画素５４１の４つ分に相当するピッチ）、で隣接して繰り返し配列している。第２基板２００の画素共有ユニット５３９は、Ｈ方向に１つ分の画素５４１の大きさ、およびＶ方向に４つ分の画素５４１の大きさを有している（図９）。例えば、第２基板２００の画素アレイ部５４０には、この４つの画素５４１に相当する大きさの画素共有ユニット５３９を２つ含む、一対の画素共有ユニット５３９が設けられている。この画素共有ユニット５３９は、Ｈ方向に隣接して配置され、かつ、Ｖ方向にはずらして配置されている。第２基板２００の画素アレイ部５４０では、例えば、この一対の画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、かつ、Ｖ方向へ４画素ピッチ（画素５４１の４個分に相当するピッチ）、で隙間なく隣接して繰り返し配列されている。このような画素共有ユニット５３９の繰り返し配置により、画素共有ユニット５３９を隙間なく配置することが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
　配線層２００Ｔは、例えば、パッシベーション膜２２１、層間絶縁膜２２２および複数の配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）を含んでいる。パッシベーション膜２２１は、例えば、半導体層２００Ｓの表面に接しており、半導体層２００Ｓの表面全面を覆っている。このパッシベーション膜２２１は、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ各々のゲート電極を覆っている。層間絶縁膜２２２は、パッシベーション膜２２１と第３基板３００との間に設けられている。この層間絶縁膜２２２により、複数の配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）が分離されている。層間絶縁膜２２２は、例えば、酸化シリコンにより構成されている。
　配線層２００Ｔには、例えば、半導体層２００Ｓ側から、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３、第４配線層Ｗ４およびコンタクト部２０１，２０２がこの順に設けられ、これらが互いに層間絶縁膜２２２により絶縁されている。層間絶縁膜２２２には、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３または第４配線層Ｗ４と、これらの下層とを接続する接続部が複数設けられている。接続部は、層間絶縁膜２２２に設けた接続孔に、導電材料を埋設した部分である。例えば、層間絶縁膜２２２には、第１配線層Ｗ１と半導体層２００ＳのＶＳＳコンタクト領域２１８とを接続する接続部２１８Ｖが設けられている。例えば、このような第２基板２００の素子同士を接続する接続部の孔径は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径と異なっている。具体的には、第２基板２００の素子同士を接続する接続孔の孔径は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径よりも小さくなっていることが好ましい。以下、この理由について説明する。配線層２００Ｔ内に設けられた接続部（接続部２１８Ｖ等）の深さは、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの深さよりも小さい。このため接続部は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶに比べて、容易に接続孔へ導電材を埋めることができる。この接続部の孔径を、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径よりも小さくすることにより、撮像装置１の微細化を行いやすくなる。
　例えば、第１配線層Ｗ１により、貫通電極１２０Ｅと増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソース（具体的にはＦＤ変換ゲイン切替トランジスタＦＤＧのソースに達する接続孔）とが接続されている。第１配線層Ｗ１は、例えば、貫通電極１２１Ｅと接続部２１８Ｖとを接続しており、これにより、半導体層２００ＳのＶＳＳコンタクト領域２１８と半導体層１００ＳのＶＳＳコンタクト領域１１８とが電気的に接続される。
　次に、図１０～図１２を用いて、配線層２００Ｔの平面構成について説明する。図１０は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表したものである。図１１は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表したものである。図１２は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表したものである。
　例えば、第３配線層Ｗ３は、Ｈ方向（行方向）に延在する配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４，ＳＥＬＬ，ＲＳＴＬ，ＦＤＧＬを含んでいる（図１１）。これらの配線は、図４を参照して説明した複数の行駆動信号線５４２に該当する。配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４は各々、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に駆動信号を送るためのものである。配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４は各々、第２配線層Ｗ２、第１配線層Ｗ１および貫通電極１２０Ｅを介して転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に接続されている。配線ＳＥＬＬは選択トランジスタＳＥＬのゲートに、配線ＲＳＴＬはリセットトランジスタＲＳＴのゲートに、配線ＦＤＧＬは、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲートに各々駆動信号を送るためのものである。配線ＳＥＬＬ，ＲＳＴＬ，ＦＤＧＬは各々、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して、選択トランジスタＳＥＬ，リセットトランジスタＲＳＴ，ＦＤ変換ゲイン切替トランジスタＦＤＧ各々のゲートに接続されている。
　例えば、第４配線層Ｗ４は、Ｖ方向（列方向）に延在する電源線ＶＤＤ、基準電位線ＶＳＳおよび垂直信号線５４３を含んでいる（図１２）。電源線ＶＤＤは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して増幅トランジスタＡＭＰのドレインおよびリセットトランジスタＲＳＴのドレインに接続されている。基準電位線ＶＳＳは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部２１８Ｖを介してＶＳＳコンタクト領域２１８に接続されている。また、基準電位線ＶＳＳは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１、貫通電極１２１Ｅおよびパッド部１２１を介して第１基板１００のＶＳＳコンタクト領域１１８に接続されている。垂直信号線５４３は、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して選択トランジスタＳＥＬのソース（Ｖｏｕｔ）に接続されている。
　コンタクト部２０１，２０２は、平面視で画素アレイ部５４０に重なる位置に設けられていてもよく（例えば、図３）、あるいは、画素アレイ部５４０の外側の周辺部５４０Ｂに設けられていてもよい（例えば、図６）。コンタクト部２０１，２０２は、第２基板２００の表面（配線層２００Ｔ側の面）に設けられている。コンタクト部２０１，２０２は、例えば、Ｃｕ（銅）およびＡｌ（アルミニウム）等の金属により構成されている。コンタクト部２０１，２０２は、配線層２００Ｔの表面（第３基板３００側の面）に露出している。コンタクト部２０１，２０２は、第２基板２００と第３基板３００との電気的な接続および、第２基板２００と第３基板３００との貼り合わせに用いられる。
　図６には、第２基板２００の周辺部５４０Ｂに周辺回路を設けた例を図示した。この周辺回路は、行駆動部５２０の一部または列信号処理部５５０の一部等を含んでいてもよい。また、図３に記載のように、第２基板２００の周辺部５４０Ｂには周辺回路を配置せず、接続孔部Ｈ１，Ｈ２を画素アレイ部５４０の近傍に配置するようにしてもよい。
　画素回路２１０を構成する画素トランジスタ（増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ）は、例えば、チャネル領域が凹凸構造を有する、Ｆｉｎ型等の三次元構造（例えば、Ｆｉｎ－ＦＥＴ（Field-Effect Transistor）、Ｔｒｉ－Ｇａｔｅ　ＦＥＴまたはダブルゲート　ＦＥＴ）を有していることが好ましい。特に、増幅トランジスタＡＭＰを三次元構造とすることにより、実効のゲート幅の大きさが大きくなり、ノイズを抑えることが可能となる。
　図１３は、画素回路２１０を構成する画素トランジスタをＦｉｎ型のＦＤ－ＳＯＩ（Fully Depletion SOI）とした場合の第１基板１００および第２基板２００の断面構成の一例を模式的に表したものである。図１４は、画素トランジスタを三次元構造とした場合の第２基板２００における画素回路２１０のレイアウトの一例を表したものである。なお、図１３は、図１４に示したＡ－Ａ’線およびＢ－Ｂ’線における断面を簡略化して表している。図１５は、比較例として、上述したように貫通電極１２０Ｅが絶縁領域２１２を貫通し、第１配線層Ｗ１等の他の配線を介してパッド部１２０と増幅トランジスタＡＭＰのゲートＡＧとを電気的に接続する態様を、図１３に示した断面図と対応させて表したものである。図１６は、図１５に示した断面構造を有する場合の第２基板２００における画素回路のレイアウトを表したものである。
　図１３に示した撮像装置１では、画素トランジスタのゲートは半導体層２００Ｓの表面（面２００Ｓ１）から裏面（面２００Ｓ２）まで貫通している。特に、増幅トランジスタＡＭＰがこのような構造を有している場合には、図１３および図１４に示したように、パッド部１２０と増幅トランジスタＡＭＰとを貫通電極１２０Ｅによって直接接続することができる。具体的には、例えば図８に示したようにＶ方向に並列に配置された画素トランジスタのうち、増幅トランジスタＡＭＰを、図１４に示したように画素共有ユニット５３９のＶ方向およびＨ方向の中央部に延在させてパッド部１２０の上方まで延在させることにより、貫通電極１２０Ｅが増幅トランジスタＡＭＰのゲートＡＧを貫通するようする。
　これにより、貫通電極１２０Ｅの周囲を電気的に絶縁する絶縁領域２１２が不要となる。即ち、画素回路２１０を形成する第２基板２００のうち、フローティングディフュージョンＦＤと画素回路２１０とを接続する貫通配線を形成するための絶縁領域２１２の面積をさらに削減することができる。よって、画素回路２１０を形成する第２基板２００の面積をさらに大きく確保することができる。このように画素回路２１０の面積をさらに大きく確保することで、画素トランジスタをさらに大きく形成することが可能となる。
　また、この構造ではフローティングディフュージョンＦＤと増幅トランジスタＡＭＰとを貫通電極１２０Ｅによって直接接続する。このため、図１５に示したようにフローティングディフュージョンＦＤと増幅トランジスタＡＭＰとを、貫通電極１２０Ｅに加えて第１配線層Ｗ１等を介して電気的に接続した場合と比較してフローティングディフュージョンＦＤと増幅トランジスタＡＭＰとの間の配線長を短縮することができる。よって、図１５に示した配線構造と比較して配線容量を低減することができるため、変換効率を向上させることが可能となる。また、ノイズを低減することが可能となる。
　図１３および図１４に示した配線構造は、例えば、以下のようにして製造することができる。図１７Ａ～図１７Ｄは、製造工程の一例を表したものである。
　まず、図１７Ａに示したように、半導体層１００Ｓ上に配線層１００Ｔを形成すると共に、シリコン基板２００ＳＡの裏面（面２００ＳＡ２）に接合膜１２４を形成する。続いて、図１７Ｂに示したように、配線層１００Ｔに、接合膜１２４を介してシリコン基板２００ＳＡを貼り合わせたのち、シリコン基板２００ＳＡを薄肉化して所定の膜厚を有する半導体層２００Ｓを形成する。ここで、所定の膜厚とは、画素回路２１０の形成に必要な膜厚である。具体的には、半導体層２００Ｓの膜厚は、Ｆｉｎ型の画素トランジスタの高さ（例えば、数十ｎｍ～数百ｎｍ）となる。
　次に、図１７Ｃに示したように、半導体層２００Ｓを適宜分離し、増幅トランジスタＡＭＰ等を含む画素回路２１０を形成する。続いて、図１７Ｄに示したように、パッシベーション膜２２１（図示せず）および層間絶縁膜２２２を成膜し、さらに貫通電極１２０Ｅ，１２１Ｅおよび接続部２１８Ｖを形成した後、例えばＣＭＰ等により表面を平坦化する。その後、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３および第４配線層Ｗ４等を形成し、配線層２００Ｔを形成する。このようにして、図１３に示した撮像装置が製造される。
　第３基板３００は、例えば、第２基板２００側から配線層３００Ｔおよび半導体層３００Ｓをこの順に有している。例えば、半導体層３００Ｓの表面は、第２基板２００側に設けられている。半導体層３００Ｓは、シリコン基板で構成されている。この半導体層３００Ｓの表面側の部分には、回路が設けられている。具体的には、半導体層３００Ｓの表面側の部分には、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂのうちの少なくとも一部が設けられている。半導体層３００Ｓと第２基板２００との間に設けられた配線層３００Ｔは、例えば、層間絶縁膜と、この層間絶縁膜により分離された複数の配線層と、コンタクト部３０１，３０２とを含んでいる。コンタクト部３０１，３０２は、配線層３００Ｔの表面（第２基板２００側の面）に露出されており、コンタクト部３０１は第２基板２００のコンタクト部２０１に、コンタクト部３０２は第２基板２００のコンタクト部２０２に各々接している。コンタクト部３０１，３０２は、半導体層３００Ｓに形成された回路（例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂの少なくともいずれか）に電気的に接続されている。コンタクト部３０１，３０２は、例えば、Ｃｕ（銅）およびアルミニウム（Ａｌ）等の金属により構成されている。例えば、接続孔部Ｈ１を介して外部端子ＴＡが入力部５１０Ａに接続されており、接続孔部Ｈ２を介して外部端子ＴＢが出力部５１０Ｂに接続されている。
　ここで、撮像装置１の特徴について説明する。
　一般に、撮像装置は、主な構成として、フォトダイオードと画素回路とからなる。ここで、フォトダイオードの面積を大きくすると光電変換の結果発生する電荷が増加し、その結果画素信号のシグナル／ノイズ比（Ｓ／Ｎ比）が改善し、撮像装置はよりよい画像データ（画像情報）を出力することができる。一方、画素回路に含まれるトランジスタのサイズ（特に増幅トランジスタのサイズ）を大きくすると、画素回路で発生するノイズが減少し、その結果撮像信号のＳ／Ｎ比が改善し、撮像装置はよりよい画像データ（画像情報）を出力することができる。
　しかし、フォトダイオードと画素回路とを同一の半導体基板に設けた撮像装置において、半導体基板の限られた面積の中でフォトダイオードの面積を大きくすると、画素回路に備わるトランジスタのサイズが小さくなってしまうことが考えられる。また、画素回路に備わるトランジスタのサイズを大きくすると、フォトダイオードの面積が小さくなってしまうことが考えられる。
　これらの課題を解決するために、例えば、本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する構造を用いる。これにより、半導体基板の限られた面積の中で、フォトダイオードＰＤの面積をできるだけ大きくすることと、画素回路２１０に備わるトランジスタのサイズをできるだけ大きくすることとを実現することができる。これにより、画素信号のＳ／Ｎ比を改善し、撮像装置１がよりよい画像データ（画像情報）を出力することができる。
　複数の画素５４１が１つの画素回路２１０を共有し、これをフォトダイオードＰＤに重畳して配置する構造を実現する際、複数の画素５４１各々のフローティングディフュージョンＦＤから１つの画素回路２１０に接続される複数の配線が延在する。画素回路２１０を形成する半導体層２００Ｓの面積を大きく確保するためには、例えばこれらの延在する複数の配線の間を相互に接続し、１つにまとめる接続配線を形成することができる。ＶＳＳコンタクト領域１１８から延在する複数の配線についても同様に、延在する複数の配線の間を相互に接続し、１つにまとめる接続配線を形成することができる。
　例えば、複数の画素５４１各々のフローティングディフュージョンＦＤから延在する複数の配線の間を相互に接続する接続配線を、画素回路２１０を形成する半導体層２００Ｓにおいて形成すると、画素回路２１０に含まれるトランジスタを形成する面積が小さくなってしまうことが考えられる。同様に、複数の画素５４１各々のＶＳＳコンタクト領域１１８から延在する複数の配線の間を相互接続して１つにまとめる接続配線を、画素回路２１０を形成する半導体層２００Ｓに形成すると、これにより画素回路２１０に含まれるトランジスタを形成する面積が小さくなってしまうことが考えられる。
　これらの課題を解決するために、例えば本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する構造であって、前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を第１基板１００に設けた構造を備えることができる。
　ここで、前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線とを、第１基板１００に設けるための製造方法として、先に述べた第２の製造方法を用いると、例えば、第１基板１００および第２基板２００各々の構成に応じて適切なプロセスを用いて製造することができ、高品質、高性能な撮像装置を製造することができる。また、容易なプロセスで第１基板１００および第２基板２００の接続配線を形成することができる。具体的には、上記第２の製造方法を用いる場合、第１基板１００と第２基板２００の貼り合せ境界面となる第１基板１００の表面と第２基板２００の表面とに、フローティングディフュージョンＦＤに接続する電極とＶＳＳコンタクト領域１１８に接続する電極とをそれぞれ設ける。さらに、第１基板１００と第２基板２００を貼り合せた際にこれら２つの基板表面に設けた電極間で位置ずれが発生してもこれら２つの基板表面に形成した電極同士が接触するように、これら２つの基板表面に形成する電極を大きくすることが好ましい。この場合、撮像装置１に備わる各画素の限られた面積の中に上記電極を配置することが難しくなってしまうことが考えられる。
　第１基板１００と第２基板２００の貼り合せ境界面に大きな電極が必要となる課題を解決するために、例えば本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する製造方法として、先に述べた第１の製造方法を用いることができる。これにより、第１基板１００および第２基板２００各々に形成される素子同士の位置合わせが容易になり、高品質、高性能な撮像装置を製造することができる。さらに、この製造方法を用いることによって生じる固有の構造を備えることができる。すなわち、第１基板１００の半導体層１００Ｓと配線層１００Ｔと第２基板２００の半導体層２００Ｓと配線層２００Ｔをこの順で積層した構造、言い換えれば、第１基板１００と第２基板２００をフェイストゥーバックで積層した構造を備え、かつ、第２基板２００の半導体層２００Ｓの表面側から、半導体層２００Ｓと第１基板１００の配線層１００Ｔを貫通して、第１基板１００の半導体層１００Ｓの表面へと至る、貫通電極１２０Ｅ，１２１Ｅを備える。
　前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を第１基板１００に設けた構造において、この構造と第２基板２００とを前記第１の製造方法を用いて積層し第２基板２００に画素回路２１０を形成すると、画素回路２１０に備わる能動素子を形成する際に必要となる加熱処理の影響が、第１基板１００に形成した上記接続配線に及んでしまう可能性がある。
　そこで、上記接続配線に対して、上記能動素子を形成する際の加熱処理の影響が及んでしまう課題を解決するために、本実施の形態の撮像装置１は、前記複数の画素５４１各々のフローティングディフュージョンＦＤ同士を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、に耐熱性の高い導電材料を用いることが望ましい。具体的には、耐熱性の高い導電材料は、第２基板２００の配線層２００Ｔに含まれる配線材の少なくとも一部よりも、融点の高い材料を用いることができる。
　このように、例えば本実施の形態の撮像装置１は、（１）第１基板１００と第２基板２００をフェイストゥーバックで積層した構造（具体的には、第１基板１００の半導体層１００Ｓと配線層１００Ｔと第２基板２００の半導体層２００Ｓと配線層２００Ｔをこの順で積層する構造）と、（２）第２基板２００の半導体層２００Ｓの表面側から、半導体層２００Ｓと第１基板１００の配線層１００Ｔを貫通して、第１基板１００の半導体層１００Ｓの表面へと至る、貫通電極１２０Ｅ，１２１Ｅを設けた構造と、（３）複数の画素５４１のそれぞれに備わるフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を耐熱性の高い導電材料で形成した構造と、を備えることで、第１基板１００と第２基板２００との界面に大きな電極を備えることなく、第１基板１００に、複数の画素５４１のそれぞれに備わるフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を設けることを可能としている。
［撮像装置１の動作］
　次に、図１８および図１９を用いて撮像装置１の動作について説明する。図１８および図１９は、図３に各信号の経路を表す矢印を追記したものである。図１８は、外部から撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表したものである。図１９は、撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して撮像装置１に入力された入力信号（例えば、画素クロックおよび同期信号）は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０１，２０１を介して第２基板２００に送られる。更に、この行駆動信号は、配線層２００Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２００の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２１０に入力されて、画素回路２１０に含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に入力され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが駆動される（図１８）。また、撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０１，２０１を介して第２基板２００に送られ、配線層２００Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２１０に供給される。基準電位は、さらに貫通電極１２１Ｅを介して、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄで光電変換された画素信号は、貫通電極１２０Ｅを介して画素共有ユニット５３９毎に第２基板２００の画素回路２１０に送られる。この画素信号に基づく画素信号は、画素回路２１０から垂直信号線５４３およびコンタクト部２０２，３０２を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。
［効果］
　本実施の形態では、画素回路２１０を構成する画素トランジスタを三次元構造とし、第１基板１００に設けられたフローティングディフュージョンＦＤと第２基板２００に設けられた画素回路２１０（具体的には、増幅トランジスタＡＭＰのゲートＡＧ）とを貫通電極１２０Ｅによって直接接続するようにした。これにより、半導体層２００Ｓの面内に形成される絶縁領域２１２の形成面積を削減し、画素回路２１０を形成する第２基板２００の面積を確保する。
　ＣＭＯＳイメージセンサ（ＣＩＳ）は、受光センサ部とソースフォロア回路を含む画素回路部とを含んで構成されている。技術の進歩により年々セルサイズの縮小が進んでいるが、一方で画素回路部を形成する一定の領域が求められるため、微細化が困難な状況となっている。そのため、前述したように、受光センサ部とソースフォロア回路とを異なる基板に形成し、これを積層した三次元構造の撮像素子の開発が進められている。
　ところで、上記三次元構造の撮像素子では、受光センサ部およびソースフォロア回路が形成されたそれぞれの基板（本実施の形態における第１基板１００および第２基板２００に相当）は、貫通配線およびソースフォロア回路が形成された基板の主面に対して水平方向に形成される配線等を介して電気的に接続されている。この場合、貫通配線の周囲は電気的に絶縁されている必要があるため、ソースフォロア回路が形成される基板には絶縁領域が必要となり、実際に素子を配置できる領域が制限される。
　これに対して、本実施の形態では、画素回路２１０を構成する画素トランジスタをＦｉｎ型のＦＤ－ＳＯＩとし、第１基板１００に設けられたフローティングディフュージョンＦＤ（具体的には、画素回路２１０を共有する複数のフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４各々の少なくとも一部と重なる領域に形成されるパッド部１２０）と、画素回路２１０（具体的には、増幅トランジスタＡＭＰのゲートＡＧ）とを貫通電極１２０Ｅによって直接接続するようにした。
　以上により、本実施の形態では、半導体層２００Ｓの面内に形成される絶縁領域２１２の面積が削減され、画素回路２１０を形成する半導体層２００Ｓの面積が確保される。即ち、第２基板２００における画素回路２１０を構成する画素トランジスタの面積効率を向上させることが可能となる。
　また、本実施の形態では、フローティングディフュージョンＦＤと増幅トランジスタＡＭＰとを貫通電極１２０Ｅによって直接接続するため、例えば図１５に示したように、貫通電極１２０Ｅに加えて第１配線層Ｗ１および接続部２１８Ｖを介して接続する場合と比較して、配線長を短縮することができる。よって、配線容量を低減することができ、変換効率を向上させることが可能となる。また、ノイズを低減することが可能となる。
　以下、第１の実施の形態に係る変形例（変形例１～８）、第２の実施の形態および第２の実施の形態に係る変形例（変形例９～１１）ならびに第１，第２の実施の形態および変形例１～１１に係る変形例（変形例１２～１８）について説明する。以下では、上記第１の実施の形態と同様の構成要素については同一の符号を付し、適宜その説明を省略する。
＜２．変形例＞
（２－１．変形例１）
　図２０は、上記第１の実施の形態における撮像装置１の要部の断面構成、即ち、第１基板１００および第２基板２００の断面構成の他の例を模式的に表したものである。上記第１の実施の形態では、複数の画素５４１（例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）が１つの画素回路２１０を共有する例を示したが、本技術は、図２０に示したように、１つの画素５４１に１つの画素回路２１０が形成されている構造にも適用することができ、上記第１の実施の形態と同様の効果を得ることができる。
（２－２．変形例２）
　図２１は、上記第１の実施の形態における撮像装置１の要部の断面構成、即ち、第１基板１００および第２基板２００の断面構成の他の例を模式的に表したものである。上記第１の実施の形態では、画素回路２１０を構成する増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧをＦｉｎ型のＦＤ－ＳＯＩ（Fully Depletion SOI）として例を示したが、増幅トランジスタＡＭＰ以外の画素トランジスタは、図２１に示したように、例えばプレーナー構造としてもよい。
（２－３．変形例３）
　図２２は、上記第１の実施の形態における撮像装置１の要部の断面構成、即ち、第１基板１００および第２基板２００の断面構成の他の例を模式的に表したものである。上記第１の実施の形態では、画素回路２１０を構成する増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧの全てのゲートが半導体層２００Ｓを貫通している例を示したが、増幅トランジスタＡＭＰ以外の画素トランジスタのゲートは、図２２に示したように、半導体層２００Ｓを貫通していなくてもよい。
（２－４．変形例４）
　図２３は、上記第１の実施の形態における撮像装置１の要部の断面構成、即ち、第１基板１００および第２基板２００の断面構成の他の例を模式的に表したものである。上記第１の実施の形態では、増幅トランジスタＡＭＰのゲートＡＧと、例えばリセットトランジスタＲＳＴのソースとの接続を、パッド部１２０と増幅トランジスタＡＭＰのゲートＡＧとを接続し、さらにゲートＡＧを貫通して第１配線層Ｗ１に接する貫通電極１２０Ｅを用いた例を示したがこれに限らない。
　具体的には、パッド部１２０と増幅トランジスタＡＭＰのゲートＡＧとの接続と、増幅トランジスタＡＭＰのゲートＡＧと第１配線層Ｗ１との接続を分けて接続するようにしてもよい。本変形例では、図２３に示したように、パッド部１２０と増幅トランジスタＡＭＰのゲートＡＧとの間、増幅トランジスタＡＭＰのゲートＡＧと第１配線層Ｗ１との間は、それぞれ貫通電極１２０Ｅ１，１２０Ｅ２によって接続されている。これにより、図１３に示した構造と比較して、パッド部１２０と増幅トランジスタＡＭＰのゲートＡＧとをより確実に接続することが可能となる。
　また、本変形例では、少なくとも増幅トランジスタＡＭＰの半導体層２００Ｓを貫通するゲートＡＧの端部は、半導体層２００Ｓの面２００Ｓ２から第１基板１００に向かって突出している。これにより、貫通電極１２０Ｅ１と半導体層２００Ｓとの接触を防ぐことが可能となる。
（２－５．変形例５）
　図２４は、上記第１の実施の形態における撮像装置１の要部の断面構成、即ち、第１基板１００および第２基板２００の断面構成の他の例を模式的に表したものである。図２５は、図２４に示した撮像装置１の第２基板２００の平面構成を模式的に表したものである。上記第１の実施の形態では、パッド部１２０と増幅トランジスタＡＭＰとの貫通電極１２０Ｅによる接続を、貫通電極１２０Ｅが増幅トランジスタＡＭＰのゲートＡＧを貫通することで行っている例を示したが、貫通電極１２０Ｅは、必ずしも増幅トランジスタＡＭＰのゲートＡＧを貫通していなくてもよい。例えば、図２４に示したように、貫通電極１２０Ｅが増幅トランジスタＡＭＰのゲートＡＧの側面に接することにより、パッド部１２０と増幅トランジスタＡＭＰとを接続するようにしてもよい。これにより、図１３に示した構造と比較して、貫通電極１２０Ｅの加工プロセスが容易になる。
　なお、この場合、増幅トランジスタＡＭＰのゲートＡＧと第１配線層Ｗ１とを接続する貫通電極１２０Ｅ部分は、図２４に示したように、貫通電極１２０Ｅの一部が増幅トランジスタＡＭＰのゲートＡＧの上面に架かるように形成することが好ましい。これにより、貫通電極１２０Ｅと増幅トランジスタＡＭＰのゲートＡＧとを確実に接続することが可能となる。
（２－６．変形例６）
　図２６は、上記第１の実施の形態における撮像装置１の要部の断面構成、即ち、第１基板１００および第２基板２００の断面構成の他の例を模式的に表したものである。上記第１の実施の形態では、貫通電極１２０Ｅが単一の幅（単一径）を有している例を示したが、図２６に示したように、第１配線層Ｗ１と増幅トランジスタＡＭＰのゲートＡＧとの間に形成される貫通電極１２０Ｅ部分をよりも大きな幅、具体的には、増幅トランジスタＡＭＰのＦｉｎ－Ｆｉｎ間の間隔よりも大きく形成するようにしてもよい。これにより、貫通電極１２０Ｅと増幅トランジスタＡＭＰのゲートＡＧとを確実に接続することが可能となる。
（２－７．変形例７）
　図２７は、上記第１の実施の形態における撮像装置１の要部の断面構成、即ち、第１基板１００および第２基板２００の断面構成の他の例を模式的に表したものである。上記第１の実施の形態では、増幅トランジスタＡＭＰのゲートＡＧとリセットトランジスタＲＳＴのソースとを、貫通電極１２０Ｅ、第１配線層Ｗ１および接続部２１８Ｖを介して接続した例を示したがこれに限らない。
　例えば、図２７に示したように、増幅トランジスタＡＭＰのゲートＡＧを水平方向に延在させ、増幅トランジスタＡＭＰのゲートＡＧとリセットトランジスタＲＳＴのソースとを直接接続するようにしてもよい。これにより、増幅トランジスタＡＭＰとリセットトランジスタＲＳＴとの間の配線長を短縮することができる。よって、図１３に示した構造と比較して、配線容量をさらに低減することができ、変換効率をさらに向上させることが可能となる。また、ノイズをさらに低減することが可能となる。
（２－８．変形例８）
　図２９Ａ～図２９Ｄは、上記第１の実施の形態において説明した第２基板２００に設けられる画素トランジスタの製造工程の一例を表したものである。
　上記第１の実施の形態では、図１３において増幅トランジスタＡＭＰを含む画素トランジスタのゲート（例えば、ゲートＡＧ）が半導体層２００Ｓを貫通する例を示したが、このような増幅トランジスタＡＭＰにおいてノイズを低減するためには、フィンの高さを略均一にすることが望ましい。
　しかしながら、上述した第１の製造方法のように、第１基板１００と第２基板２００の半導体層２００Ｓを貼り合わせた後に画素回路２１０を形成する方法では、第１基板１００を構成する半導体層１００Ｓ上に形成される転送ゲートＴＧの水平部分ＴＧｂやパッド部１２０，１２１等の影響によって層間絶縁膜１２３の表面に凹凸が生じ（例えば、図２８Ａ参照）、薄肉化後の半導体層２００Ｓの表面（面２００Ｓ１）にも凹凸が形成される虞がある（例えば、図２８Ｂ）。そのような状態で増幅トランジスタＡＭＰのフィンを加工した場合、フィンの高さにばらつきが生じ、ノイズの原因となる。そのため、一般的には、以下のような方法を用いてフィンの高さにばらつきを解消する。
　まず、図２８Ｃに示したように、例えばドライエッチングにより半導体層２００Ｓを切り離してフィン２２３を形成した後、図２８Ｄに示したように、例えば酸化膜２３１で埋め戻す。その後、図２８Ｅに示したように、例えばＣＭＰにより酸化膜２３１およびフィン２２３の表面高さを平坦化した後、図２８Ｆに示したように、再度ドライエッチングにより酸化膜２３１を所定の深さまでエッチングする。しかしながら、この製造方法では、ＣＭＰによる平坦化のばらつきやエッチング深さのばらつきによって、酸化膜２３１から露出しているフィン２２３の高さのばらつきを十分に低減することが難しい。
　これに対して本変形例では、最初に、例えば紫外（ＵＶ）光に吸収を持つ膜（光吸収膜２３２）によってフィン２２３を埋め戻すようにした。光吸収膜２３２の材料としては、例えば、酸化シリコン（ＳｉＮ）が挙げられる。以下に、図２９Ａ～図２９Ｄを用いて本変形例の画素トランジスタの製造工程の一例を説明する。
　まず、図２９Ａに示したように、光吸収膜２３２によってフィン２２３を埋設する。次に、図２９Ｂに示したように、例えばＣＭＰにより光吸収膜２３２およびフィン２２３の表面高さを平坦化する。続いて、図２９Ｃに示したように、例えばＵＶ光を照射して光吸収膜２３２の結合を切り、光吸収膜２３２内にエッチングレートの速い層２３２Ａを形成し、その後エッチングを行う。これにより、図２９Ｄに示したように、光吸収膜２３２には、表面（面２３２Ｓ）が平坦なエッチング面が形成される。よって、上記製造方法と比較して、エッチングにより光吸収膜２３２から露出したフィン２２３の高さのばらつきをより低減できるようになる。
　また、光吸収膜２３２に侵入するＵＶ光の侵入長は、照射するＵＶ光の強度によって変えることができる。このため、ＣＭＰによる平坦化のばらつきを解消するように、光吸収膜２３２の表面形状に応じてＵＶ光の強度を変えることにより、光吸収膜２３２から露出するフィン２２３の高さのばらつきをさらに低減することが可能となる。
　なお、光吸収膜２３２は、ＵＶ光に限らず所定の波長に吸収を有するものであればよい。光吸収膜２３２の他の材料としては、例えば、酸窒化シリコン、酸化アルミニウム、酸化ハフニウムおよび酸化ジムコニウム等が挙げられる。光吸収膜２３２に照射する光は、ＵＶ光以外の光でもよいが、光のエネルギーや回折の影響を考慮すると、短波長の光を用いることが好ましい。
　また、本技術は、例えば図２２に示した選択トランジスタＳＥＬおよびリセットトランジスタＲＳＴのように、フィン２２３が互いに独立していない画素トランジスタの製造にも適用することができる。
　図３０Ａ～図３０Ｄは、フィン２２３が互いに独立していない画素トランジスタの製造方法の一例を表したものである。図３０Ａに示したように、半導体層２００Ｓの一部を残して互いに連続するフィン２２３を形成した後、図３０Ｂに示したように、半導体層２００Ｓ上に光吸収膜２３２を成膜してフィン２２３を埋設し、光吸収膜２３２およびフィン２２３の表面高さを平坦化する。続いて、図３０Ｃに示したように、例えばＵＶ光を照射して光吸収膜２３２内にエッチングレートの速い層２３２Ａを形成した後、エッチングを行う。これにより、図３０Ｄに示したように、光吸収膜２３２から露出したフィン２２３の高さのばらつきが低減される。
　図３１Ａ～図３１Ｄは、本変形例における第２基板２００に設けられる画素トランジスタの製造工程の他の例を表したものである。フィン２２３の表面には予め光吸収膜２３２よりも吸収係数の高い光吸収膜２３２を成膜するようにしてもよい。
　まず、図３１Ａに示したように、フィン２２３の表面および第１基板１００上に光吸収膜２３２を成膜する。次に、図３１Ｂに示したように、上記と同様にして光吸収膜２３２を製膜してフィン２２３を埋設した後、光吸収膜２３２およびフィン２２３の表面を平坦化する。続いて、図３１Ｃに示したように、ＵＶ光を照射して光吸収膜２３２内にエッチングレートの速い層２３２Ａを形成する。その後、図３１Ｄに示したようにエッチングを行う。このように、フィン２２３の表面に光吸収膜２３２よりも吸収係数の高い光吸収膜２３２を成膜することにより、フィン２２３にＵＶ光が照射されることによる欠陥の形成を低減することが可能となる。
＜３．第２の実施の形態＞
　図３２は、本開示の第２の実施の形態に係る撮像装置１の要部として第１基板１００および第２基板２００の断面構成の一例を模式的に表したものである。図３３は、図３２に示した撮像装置１における第２基板２００の平面構成を模式的に表したものである。なお、図３２は、図３３に示したＣ－Ｃ’線における断面を簡略化して表している。上記第１の実施の形態では、パッド部１２０と貫通電極１２０Ｅによって直接接続される増幅トランジスタＡＭＰをＦｉｎ型のＦＤ－ＳＯＩ（Fully Depletion SOI）とした例（例えば、図１３参照）を示したが、増幅トランジスタＡＭＰは他の三次元構造を有していてもよい。本実施の形態では、増幅トランジスタＡＭＰがＧＡＡ（Gate All Around）構造を有する場合について詳細に説明する。
［増幅トランジスタＡＭＰの構成］
　図３４は、図３２に示した一点破線内の増幅トランジスタＡＭＰを拡大して表したものである。増幅トランジスタＡＭＰは、チャネル２２４の周囲に連続してゲートＡＧが設けられているＧＡＡ構造を有している。
本実施の形態の増幅トランジスタＡＭＰでは、ゲートＡＧとチャネル２２４との間を電気的に絶縁するゲート絶縁膜２２５の一部がチャネル２２４の幅よりも幅広に形成されている。具体的には、Ｖ方向に延伸するチャネル２２４の周囲に設けられたゲート絶縁膜２２５のうち、チャネル２２４のパッド部１２０と対向する面（下面）に設けられたゲート絶縁膜２２５が、チャネル２２４のＨ方向の幅よりも幅広に形成されている。更に詳細には、チャネル２２４の下面よりも外側に延在するゲート絶縁膜２２５は、第１基板１００寄りに、チャネル２２４の下面に設けられたゲート絶縁膜２２５よりも一段下がった位置に延在している。また、ゲートＡＧには、上記第１の実施の形態と同様に貫通電極１２０Ｅが接続されており、本実施の形態では、貫通電極１２０Ｅはチャネル２２４の下方に形成される増幅トランジスタＡＭＰのゲートＡＧを兼ねている。
［増幅トランジスタＡＭＰの製造方法］
　以下に、本実施の形態の増幅トランジスタＡＭＰの製造方法について説明する。図３５Ａ～図３５Ｉは、図３２～図３４に示した増幅トランジスタＡＭＰの製造工程の一例を表したものである。
　まず、図３５Ａに示したように、第１基板１００に半導体層２００Ｓを貼り合わせ、所定の位置に絶縁領域２１２および素子分離領域２１３を形成する。次に、図３５Ｂに示したように、パッド部１２０の上方に形成された絶縁領域２１２に、パッド部１２０まで達する開口Ｈ３を形成する。続いて、図３５Ｃに示したように、開口Ｈ３内に例えばポリシリコンを埋め込んだ後、例えばＣＭＰにより半導体層２００Ｓ上に設けられたポリシリコン除去し、絶縁領域２１２および素子分離領域２１３を含む半導体層２００Ｓの表面を平坦化する。これにより、増幅トランジスタＡＭＰのゲートＡＧを兼ねる貫通電極１２０Ｅが形成される。
　次に、図３５Ｄに示したように、絶縁領域２１２、素子分離領域２１３および貫通電極１２０Ｅを含む半導体層２００Ｓ上に、例えば酸化シリコン膜２２５Ｘおよびポリシリコン膜２２４Ｘを順に成膜する。続いて、例えばフォトリソグラフィおよびエッチングによりポリシリコン膜２２４Ｘおよび酸化シリコン膜２２５Ｘを加工する。これにより、図３５Ｅに示したように、増幅トランジスタＡＭＰのチャネル２２４およびチャネル２２４の下面を覆うゲート絶縁膜２２５Ａが形成される。その後、アニール処理によって貫通電極１２０Ｅおよびチャネル２２４の表面に熱酸化膜を形成する。この熱酸化膜がチャネル２２４の上面および側面ならびにチャネル２２４の下面よりも外側に延在するゲート絶縁膜２２５Ｂとなる。
　次に、図３５Ｆに示したように、例えばフォトリソグラフィにより所定の位置に開口を有するレジスト膜２３４を形成する。続いて、図３５Ｇに示したように、例えばエッチングによりレジスト膜２３４から露出した貫通電極１２０Ｅ上の熱酸化膜を除去した後、レジスト膜２３４を除去し、絶縁領域２１２、素子分離領域２１３および貫通電極１２０Ｅならびに貫通電極１２０Ｅ上に設けられたチャネル２２４等を含む半導体層２００Ｓ上にポリシリコン膜２２６Ｘを成膜する。
　次に、図３５Ｈに示したように、例えばフォトリソグラフィおよびエッチングによりポリシリコン膜２２６Ｘを加工する。これにより、チャネル２２４の側面および上面を覆う増幅トランジスタＡＭＰのゲートＡＧおよびその他画素トランジスタのゲート（図示せず）が形成される。以上により、チャネル２２４のＨ方向の幅よりも幅広に延在し、且つ、チャネル２２４のＨ方向の幅よりも幅広に延在するゲート絶縁膜２２５Ｂがチャネル２２４の下面に設けられたゲート絶縁膜２２５Ａよりも一段下がった位置に形成されているゲート絶縁膜２２５を有する増幅トランジスタＡＭＰが完成する。その後、図３５Ｈに示したように、増幅トランジスタＡＭＰのゲートＡＧおよびその他画素トランジスタのゲート（図示せず）を覆うパッシベーション膜２２１を成膜する。
　続いて、図３５Ｉに示したように、パッシベーション膜２２１上に層間絶縁膜２２２を成膜した後、増幅トランジスタＡＭＰを含む画素トランジスタのゲートまで達する接続部２１８Ｖおよびパッド部１２１まで達する貫通電極１２１Ｅ等（図示せず）を形成する。その後、第１配線層Ｗ１を形成する。以上により、図３２に示した撮像装置１の第２基板２００が形成される。
［効果］
　以上により、本実施の形態では、増幅トランジスタＡＭＰをＧＡＡ構造とし、フローティングディフュージョンＦＤ（具体的には、パッド部１２０）と増幅トランジスタＡＭＰとを貫通電極１２０Ｅによって直接接続するようにした。よって、例えば、図３６に示したような一般的な画素回路２１０のレイアウトと比較して、第２基板２００内における画素回路２１０の形成面積を大きく確保することができる（図３３参照）。即ち、上記第１の実施の形態と同様に、第２基板２００における画素回路２１０を構成する画素トランジスタの面積効率を向上させることが可能となる。
　また、本実施の形態では、上記第１の実施の形態と同様にパッド部１２０と増幅トランジスタＡＭＰとの間の配線長を短縮することができるため、配線容量を低減することができ、変換効率を向上させることが可能となる。また、ノイズを低減することが可能となる。
　更に、一般的な製造方法を用いて第２基板２００にＧＡＡ構造の増幅トランジスタＡＭＰを形成する場合、チャネルの周囲にゲート絶縁膜を形成する際に、フローティングディフュージョンＦＤとのコンタクト部分（例えばパッド部１２０の表面）にも酸化膜が形成され、フローティングディフュージョンＦＤとの導通が図れなくなる虞がある。
　これに対して、本実施の形態では、予めパッド部１２０まで達する開口Ｈ３を形成し、開口Ｈ３内にポリシリコンを埋め込んで貫通電極１２０Ｅを形成した後にチャネル２２４を形成し、アニールによりゲート絶縁膜２２５を形成するようにした。これにより、パッド部１２０の表面に酸化膜が形成されるのを防ぎ、パッド部１２０と増幅トランジスタＡＭＰとの導通を図ることが可能となる。よって、製造歩留まりおよび信頼性を向上させることが可能となる。
＜４．変形例＞
（４－１．変形例９）
　図３７は、上記第２の実施の形態における撮像装置１の要部の断面構成、即ち、第１基板１００および第２基板２００の断面構成の他の例を模式的に表したものである。本変形例では、絶縁領域２１２に埋め込まれ、増幅トランジスタＡＭＰのチャネル２２４の下面側のゲートＡＧを兼ねる貫通電極１２０Ｅの上部に拡幅部１２０ＥＡを設けた点が、上記第２の実施の形態とは異なる。
　図３８Ａ～図３８Ｅは、図３７に示した増幅トランジスタＡＭＰの製造工程の一例を表したものである。
　まず、図３８Ａに示したように、第１基板１００に半導体層２００Ｓを貼り合わせ、所定の位置に絶縁領域２１２および素子分離領域２１３を形成した後、パッド部１２０の上方に形成された絶縁領域２１２に、パッド部１２０まで達する開口Ｈ３および開口Ｈ３よりも幅広な開口Ｈ４を形成する。次に、上記第２の実施の形態と同様にして、図３８Ｂに示したように、開口Ｈ３および開口Ｈ４にポリシリコンを埋め込み、絶縁領域２１２、素子分離領域２１３および貫通電極１２０Ｅを含む半導体層２００Ｓ上に、例えば酸化シリコン膜２２５Ｘおよびポリシリコン膜２２４Ｘを成膜する。
　続いて、図３８Ｃに示したように、ポリシリコン膜２２４Ｘおよび酸化シリコン膜２２５Ｘを加工してチャネル２２４およびゲート絶縁膜２２５Ａを形成した後、アニール処理によって貫通電極１２０Ｅおよびチャネル２２４の表面にゲート絶縁膜２２５Ｂとなる熱酸化膜を形成する。次に、図３８Ｄに示したように、例えばフォトリソグラフィにより所定の位置に開口を有するレジスト膜２３４を形成する。
　続いて、上記第２の実施の形態と同様にして、例えばエッチングによりレジスト膜２３４から露出した貫通電極１２０Ｅ上の熱酸化膜を除去した後、レジスト膜２３４を除去し、絶縁領域２１２、素子分離領域２１３および貫通電極１２０Ｅならびに貫通電極１２０Ｅ上に設けられたチャネル２２４等を含む半導体層２００Ｓ上にポリシリコン膜２２６Ｘを成膜する。次に、図３８Ｅに示したように、例えばフォトリソグラフィおよびエッチングによりポリシリコン膜２２６Ｘを加工してゲートＡＧを形成する。その後、上記第２の実施の形態と同様にしてパッシベーション膜２２１、層間絶縁膜２２２および第１配線層Ｗ１を順次形成する。以上により、図３７に示した撮像装置１の第２基板２００が形成される。
　このように、本変形例では、絶縁領域２１２に埋め込まれ、増幅トランジスタＡＭＰのチャネル２２４の下面側のゲートＡＧを兼ねる貫通電極１２０Ｅの上部に拡幅部１２０ＥＡを設けるようにした。換言すると、チャネル２２４の周囲に設けられるゲートＡＧの、絶縁領域２１２に埋め込まれる部分に、貫通電極１２０Ｅの配線径よりも大きな径を有する凸部を設けるようにした。これにより、図３８Ｅに示した矢印のように、上記第２の実施の形態と比較して、ゲート絶縁膜２２５Ｂの端部と、貫通電極１２０ＥとゲートＡＧとのコンタクト部との距離が広がるため、パッド部１２０と増幅トランジスタＡＭＰとの導通不良のマージンが拡大し、製造歩留まりおよび信頼性をさらに向上させることが可能となる。
（４－２．変形例１０）
　図３９は、上記第２の実施の形態における撮像装置１の要部の断面構成、即ち、第１基板１００および第２基板２００の断面構成の他の例を模式的に表したものである。図４０は、図３９に示した一点破線内の増幅トランジスタＡＭＰを拡大して表したものである。本変形例では、ゲートＡＧ内においてチャネル２２４の下方に、チャネル２２４およびゲート絶縁膜２２５とは離間して設けられたチャネル２２４のＨ方向の幅よりも幅広な熱酸化膜２２７が形成されている点が、上記第２の実施の形態とは異なる。
　図４１Ａ～図４１Ｅは、図３９および図４０に示した増幅トランジスタＡＭＰの製造工程の一例を表したものである。
　まず、図４１Ａに示したように、絶縁領域２１２、素子分離領域２１３および貫通電極１２０Ｅを含む半導体層２００Ｓ上に、例えばシリコンゲルマニウム（ＳｉＧｅ）からなる犠牲層２３５およびポリシリコン膜２２４Ｘを順に成膜する。次に、図４１Ｂに示したように、例えばフォトリソグラフィおよびウェットエッチングにより、ポリシリコン膜２２４Ｘを加工してチャネル２２４を形成すると共に、犠牲層２３５を除去する。
　続いて、アニール処理を行い、図４１Ｃに示したように、貫通電極１２０Ｅおよびチャネル２２４の表面に、それぞれゲート絶縁膜２２５および熱酸化膜２２７を形成する。次に、図４１Ｄに示したように、上記第２の実施の形態と同様にして、所定の位置に開口を有するレジスト膜２３４を形成する。続いて、例えばエッチングによりレジスト膜２３４から露出した貫通電極１２０Ｅ上の熱酸化膜２２７を除去した後、レジスト膜２３４を除去し、絶縁領域２１２、素子分離領域２１３および貫通電極１２０Ｅならびに貫通電極１２０Ｅ上に設けられたチャネル２２４等を含む半導体層２００Ｓ上にポリシリコン膜２２６Ｘを成膜する。次に、図４１Ｅに示したように、例えばフォトリソグラフィおよびエッチングによりポリシリコン膜２２６Ｘを加工してゲートＡＧを形成した後、上記第２の実施の形態と同様にしてパッシベーション膜２２１、層間絶縁膜２２２および第１配線層Ｗ１を順次形成する。以上により、図３９に示した撮像装置１の第２基板２００が形成される。
　以上のように、本変形例では、絶縁領域２１２、素子分離領域２１３および貫通電極１２０Ｅを含む半導体層２００Ｓ上に、犠牲層２３５およびポリシリコン膜２２４Ｘを順に成膜した後、ポリシリコン膜２２４Ｘを加工してチャネル２２４を形成し、熱酸化によりゲート絶縁膜２２５を形成するようにした。これにより、上記第１の実施の形態の効果に加えて、上記第２の実施の形態と同様に、一般的なＧＡＡ構造有する増幅トランジスタＡＭＰの製造方法を用いた場合と比較して、製造歩留まりおよび信頼性を向上させることが可能となる。
　また、本変形例は、図４２に示したように、変形例９と組み合わせることもできる。また、レジスト膜２３４の形成範囲およびエッチング時間および条件等を制御することにより、図４３に示したように、熱酸化膜２２７をチャネル２２４のＨ方向の幅よりも幅狭に形成することもできる。これにより、熱酸化膜２２７の端部と、貫通電極１２０ＥとゲートＡＧとのコンタクト部との距離が広がるため、パッド部１２０と増幅トランジスタＡＭＰとの導通不良のマージンがさらに拡大し、製造歩留まりおよび信頼性をさらに向上させることが可能となる。
（４－３．変形例１１）
　本変形例では、上記変形例１０において説明した方法を用いて増幅トランジスタＡＭＰを形成する際に、チャネル２２４の下方の犠牲層２３５を選択的に除去し、チャネル２２４の両端に形成されるソース２２４Ｓおよびドレイン２２４Ｄの下方に形成される犠牲層２３５を残存させる方法を説明する。
　上記変形例１０に示した方法を用いて増幅トランジスタＡＭＰを形成する場合、チャネル２２４を構成するポリシリコン膜２２４Ｘの下方に形成される犠牲層２３５は、ポリシリコン膜２２４Ｘの加工時のウェットエッチング等によって除去される。しかしながら、チャネル２２４の両端に形成されるソース２２４Ｓおよびドレイン２２４Ｄを構成するポリシリコン膜２２４Ｘの下方の犠牲層２３５は、ポリシリコン膜２２４Ｘが剥離しないように残存していることが望ましい。このため、一般的にソース２２４Ｓおよびドレイン２２４Ｄ部分のポリシリコン膜２２４Ｘは、例えば図４４に示したように、チャネル２２４部分よりも大きく加工される。
　図４５Ａ～図４５Ｊは、本変形例における増幅トランジスタＡＭＰの製造工程の一例を表したものである。なお、図４５Ｂ～図４５Ｊでは、図４４に示したＣ－Ｃ’線の断面（チャネル２２４部分）を（Ａ）に示し、Ｄ－Ｄ’線の断面（ドレイン２２４Ｄ部分）を（Ｂ）に示している。
　まず、図４５Ａに示したように、絶縁領域２１２、素子分離領域２１３および貫通電極１２０Ｅを含む半導体層２００Ｓ上に成膜された、犠牲層２３５およびポリシリコン膜２２４Ｘを所定の形状に加工する。次に、図４５Ｂに示したように、ソース２２４Ｓおよびドレイン２２４Ｄとなるポリシリコン膜２２４Ｘの両端部分にレジスト膜２３６を形成する。
　続いて、図４５Ｃに示したように、例えばウェットエッチングによりチャネル２２４となるポリシリコン膜２２４Ｘ直下の犠牲層２３５を除去する。このとき、ソース２２４Ｓおよびドレイン２２４Ｄとなるポリシリコン膜２２４Ｘ直下の犠牲層２３５はレジスト膜２３６によって覆われているため除去されない。その後、レジスト膜２３６を除去する。次に、図４５Ｄに示したように、アニール処理によってポリシリコン膜２２４Ｘの表面および貫通電極１２０Ｅの表面に熱酸化膜を形成する。この熱酸化膜が、図３９および図４０に示したゲート絶縁膜２２５および熱酸化膜２２７となる。
　続いて、図４５Ｅに示したように、ポリシリコン膜２２４Ｘを覆うレジスト膜２３７を形成した後、図４５Ｆに示したように、エッチングにより、レジスト膜２３７から露出した貫通電極１２０Ｅの上面に形成された熱酸化膜２２７を除去する。次に、図４５Ｇに示したように、絶縁領域２１２、素子分離領域２１３および貫通電極１２０Ｅならびにチャネル２２４およびソース２２４Ｓおよびドレイン２２４Ｄとなるポリシリコン膜２２４Ｘを含む半導体層２００Ｓ上にポリシリコン膜２２６Ｘを成膜する。
　続いて、図４５Ｈに示したように、ポリシリコン膜２２６Ｘの所定の位置にレジスト膜２３８を形成する。具体的には、チャネル２２４となるポリシリコン膜２２４Ｘ上にレジスト膜２３８を形成する。次に、図４５Ｉに示したように、エッチングによりポリシリコン膜２２６Ｘを加工してゲートＡＧを形成した後、パッシベーション膜２２１を成膜する。その後、図４５Ｊに示したように、層間絶縁膜２２２、接続部２１８Ｂおよび第１配線層Ｗ１を順に形成する。
　上述した製造方法を用いて形成された増幅トランジスタＡＭＰでは、ソース２２４Ｓおよびドレイン２２４Ｄとなるポリシリコン膜２２４Ｘ直下の犠牲層２３５を残存させることができる。よって、例えば、図４６に示したように、ソース２２４Ｓおよびドレイン２２４Ｄとチャネル２２４とを略同じ幅に形成することが可能となる。よって、画素回路２１０全体のチップサイズを縮小することができるため、例えば１枚のシリコンウェハ内の収率を向上させることが可能となる。
　なお、ソース２２４Ｓおよびドレイン２２４Ｄとなるポリシリコン膜２２４Ｘの両端部は、例えば図４７に示したように角部がとれた曲線状になっていてもよい。また、上記変形例１０および本変形例では、犠牲層２３５の材料としてＳｉＧｅを挙げたが、犠牲層２３５はこれに限らず、例えば導電膜や絶縁膜を用いて形成するようにしてもよい。
　更に、増幅トランジスタＡＭＰをＧＡＡ構造としてもゲート長が不十分となる場合がある。その際には、チャネル２２４を構成するポリシリコン膜２２４Ｘを、例えば、図４８Ａに示したように、ポリシリコンからなるＳｉ膜２２８Ｘ１と、例えばＳｉＧｅからなる犠牲層２２８Ｘ２とが交互に積層された多層膜２２８に変えて形成するようにしてもよい。これにより、ゲート長を確保することが可能となる。
　このように、Ｓｉ膜２２８Ｘ１と犠牲層２２８Ｘ２とが交互に積層された多層膜２２８を用いる場合には、チャネル２２４部分およびソース２２４Ｓおよびドレイン２２４Ｄ部分の加工は、以下のようにして行うことができる。
　まず、多層膜２２８を所定の形状に加工した後、図４８Ａに示したように、チャネル２２４となる多層膜２２８の最下層の犠牲層２２８Ｘ２を除いて多層膜２２８を逆テーパ状のレジスト膜２３９で覆う。逆テーパ状のレジスト膜２３９は、例えばネガレジスト等を用いることで形成することができる。続いて、例えばウェットエッチングを行うことにより、図４８Ｂに示したように、レジスト膜２３９から露出したチャネル２２４部分の最下層の犠牲層２２８Ｘ２が選択的に除去される。その後、レジスト膜２３９を除去する。次に、図４８Ｃに示したように、上記と同様にしてゲート絶縁膜２２５、熱酸化膜２２７、ゲートＡＧ、パッシベーション膜２２１、層間絶縁膜２２２、接続部２１８Ｂおよび第１配線層Ｗを順次形成する。
　なお、上記第２の実施の形態および変形例９～変形例１１では、増幅トランジスタＡＭＰをＧＡＡ構造とした例を示したが、画素回路２１０を構成する全てのトランジスタをＧＡＡ構造としてもよい。その場合には、半導体層２００Ｓを、上記のようなＳｉ膜２２８Ｘ１と犠牲層２２８Ｘ２とが交互に積層された多層膜２２８とすることができる。その場合、多層膜２２８の膜厚は、半導体層２００Ｓの膜厚よりも薄くなるため、第２基板２００の膜厚を薄くすることが可能となる。よって、貫通電極１２０Ｅ，１２１Ｅのアスペクト比が小さくなるため、加工容易性や安定性が向上し、歩留まりを向上させることが可能となる。
＜５．変形例１２＞
　図４９～図５３は、上記実施の形態等に係る撮像装置１の平面構成の一変形例を表したものである。図４９は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記第１の実施の形態で説明した図８に対応する。図５０は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記第１の実施の形態で説明した図９に対応する。図５１は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記第１の実施の形態で説明した図１０に対応する。図５２は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記第１の実施の形態で説明した図１１に対応する。図５３は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記第１の実施の形態で説明した図１２に対応する。
　本変形例では、図５０に示したように、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば紙面右側）の画素共有ユニット５３９の内部レイアウトが、他方（例えば紙面左側）の画素共有ユニット５３９の内部レイアウトをＨ方向にのみ反転させた構成となっている。また、一方の画素共有ユニット５３９の外形線と他方の画素共有ユニット５３９の外形線との間のＶ方向のずれが、上記第１の実施の形態で説明したずれ（図９）よりも大きくなっている。このように、Ｖ方向のずれを大きくすることにより、他方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、これに接続されたパッド部１２０（図７Ｂに記載のＶ方向に並ぶ２つの画素共有ユニット５３９のうちの他方（紙面下側）のパッド部１２０）との間の距離を小さくすることができる。このようなレイアウトにより、図４９～図５３に記載の撮像装置１の変形例１２は、Ｈ方向に並ぶ２つの画素共有ユニット５３９の平面レイアウトを互いにＶ方向に反転させることなく、その面積を、上記第１の実施の形態で説明した第２基板２００の画素共有ユニット５３９の面積と同じにすることができる。なお、第１基板１００の画素共有ユニット５３９の平面レイアウトは、上記第１の実施の形態で説明した平面レイアウト（図７Ａ，図７Ｂ）と同じである。したがって、本変形例の撮像装置１は、上記第１の実施の形態で説明した撮像装置１と同様の効果を得ることができる。第２基板２００の画素共有ユニット５３９の配置は、上記１，２実施の形態および本変形例で説明した配置に限定されるものではない。
＜６．変形例１３＞
　図５４～図５９は、上記実施の形態等に係る撮像装置１の平面構成の一変形例を表したものである。図５４は、第１基板１００の平面構成を模式的に表しており、上記第１の実施の形態で説明した図７Ａに対応する。図５５は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記第１の実施の形態で説明した図８に対応する。図５６は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記第１の実施の形態で説明した図９に対応する。図５７は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記第１の実施の形態で説明した図１０に対応する。図５８は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記第１の実施の形態で説明した図１１に対応する。図５９は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記第１の実施の形態で説明した図１２に対応する。
　本変形例では、各画素回路２１０の外形が、略正方形の平面形状を有している（図５５等）。この点において、本変形例の撮像装置１の平面構成は、上記第１の実施の形態で説明した撮像装置１の平面構成と異なっている。
　例えば、第１基板１００の画素共有ユニット５３９は、上記第１の実施の形態で説明したのと同様に、２行×２列の画素領域にわたって形成されており、略正方形の平面形状を有している（図５４）。例えば、各々の画素共有ユニット５３９では、一方の画素列の画素５４１Ａおよび画素５４１Ｃの転送ゲートＴＧ１，ＴＧ３の水平部分ＴＧｂが、垂直部分ＴＧａに重畳する位置からＨ方向において画素共有ユニット５３９の中央部に向かう方向（より具体的には、画素５４１Ａ，５４１Ｃの外縁に向かう方向、かつ画素共有ユニット５３９の中央部に向かう方向）に延在し、他方の画素列の画素５４１Ｂおよび画素５４１Ｄの転送ゲートＴＧ２，ＴＧ４の水平部分ＴＧｂが、垂直部分ＴＧａに重畳する位置からＨ方向において画素共有ユニット５３９の外側に向かう方向（より具体的には、画素５４１Ｂ，５４１Ｄの外縁に向かう方向、かつ画素共有ユニット５３９の外側に向かう方向）に延在している。フローティングディフュージョンＦＤに接続されたパッド部１２０は、画素共有ユニット５３９の中央部（画素共有ユニット５３９のＨ方向およびＶ方向の中央部）に設けられ、ＶＳＳコンタクト領域１１８に接続されたパッド部１２１は、少なくともＨ方向において（図５４ではＨ方向およびＶ方向において）画素共有ユニット５３９の端部に設けられている。
　別の配置例として、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の水平部分ＴＧｂを垂直部分ＴＧａに対向する領域のみに設けることも考え得る。このときには、上記第１の実施の形態で説明したのと同様に、半導体層２００Ｓが細かく分断されやすい。したがって、画素回路２１０のトランジスタを大きく形成することが困難となる。一方、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の水平部分ＴＧｂを、上記変形例のように、垂直部分ＴＧａに重畳する位置からＨ方向に延在させると、上記第１の実施の形態で説明したのと同様に、半導体層２００Ｓの幅を大きくすることが可能となる。具体的には、転送ゲートＴＧ１，ＴＧ３に接続された貫通電極ＴＧＶ１，ＴＧＶ３のＨ方向の位置を、貫通電極１２０ＥのＨ方向の位置に近接させて配置し、転送ゲートＴＧ２，ＴＧ４に接続された貫通電極ＴＧＶ２，ＴＧＶ４のＨ方向の位置を、貫通電極１２１ＥのＨ方向の位置に近接して配置することが可能となる（図５６）。これにより、上記第１の実施の形態で説明したのと同様に、Ｖ方向に延在する半導体層２００Ｓの幅（Ｈ方向の大きさ）を大きくすることができる。よって、画素回路２１０のトランジスタのサイズ、特に増幅トランジスタＡＭＰのサイズを大きくすることが可能となる。その結果、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
　第２基板２００の画素共有ユニット５３９は、例えば、第１基板１００の画素共有ユニット５３９のＨ方向およびＶ方向の大きさと略同じであり、例えば、略２行×２列の画素領域に対応する領域にわたって設けられている。例えば、各画素回路２１０では、Ｖ方向に延在する１の半導体層２００Ｓに選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰがＶ方向に並んで配置され、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴがＶ方向に延在する１の半導体層２００Ｓに、Ｖ方向に並んで配置されている。この選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰが設けられた１の半導体層２００Ｓと、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴが設けられた１の半導体層２００Ｓとは、絶縁領域２１２を介してＨ方向に並んでいる。この絶縁領域２１２はＶ方向に延在している（図５５）。
　ここで、第２基板２００の画素共有ユニット５３９の外形について、図５５および図５６を参照して説明する。例えば、図５４に示した第１基板１００の画素共有ユニット５３９は、パッド部１２０のＨ方向の一方（図５６の紙面左側）に設けられた増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬと、パッド部１２０のＨ方向の他方（図５６の紙面右側）に設けられたＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴとに接続されている。この増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴを含む第２基板２００の画素共有ユニット５３９の外形は、次の４つの外縁により決まる。
　第１の外縁は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００ＳのＶ方向の一端（図５６の紙面上側の端）の外縁である。この第１の外縁は、当該画素共有ユニット５３９に含まれる増幅トランジスタＡＭＰと、この画素共有ユニット５３９のＶ方向の一方（図５６の紙面上側）に隣り合う画素共有ユニット５３９に含まれる選択トランジスタＳＥＬとの間に設けられている。より具体的には、第１の外縁は、これら増幅トランジスタＡＭＰと選択トランジスタＳＥＬとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第２の外縁は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００ＳのＶ方向の他端（図５６の紙面下側の端）の外縁である。この第２の外縁は、当該画素共有ユニット５３９に含まれる選択トランジスタＳＥＬと、この画素共有ユニット５３９のＶ方向の他方（図５６の紙面下側）に隣り合う画素共有ユニット５３９に含まれる増幅トランジスタＡＭＰとの間に設けられている。より具体的には、第２の外縁は、これら選択トランジスタＳＥＬと増幅トランジスタＡＭＰとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第３の外縁は、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００ＳのＶ方向の他端（図５６の紙面下側の端）の外縁である。この第３の外縁は、当該画素共有ユニット５３９に含まれるＦＤ変換ゲイン切替トランジスタＦＤＧと、この画素共有ユニット５３９のＶ方向の他方（図５６の紙面下側）に隣り合う画素共有ユニット５３９に含まれるリセットトランジスタＲＳＴとの間に設けられている。より具体的には、第３の外縁は、これらＦＤ変換ゲイン切替トランジスタＦＤＧとリセットトランジスタＲＳＴとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第４の外縁は、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００ＳのＶ方向の一端（図５６の紙面上側の端）の外縁である。この第４の外縁は、当該画素共有ユニット５３９に含まれるリセットトランジスタＲＳＴと、この画素共有ユニット５３９のＶ方向の一方（図５６の紙面上側）に隣り合う画素共有ユニット５３９に含まれるＦＤ変換ゲイン切替トランジスタＦＤＧ（不図示）との間に設けられている。より具体的には、第４の外縁は、これらリセットトランジスタＲＳＴとＦＤ変換ゲイン切替トランジスタＦＤＧとの間の素子分離領域２１３（不図示）のＶ方向の中央部に設けられている。
　このような第１，第２，第３，第４の外縁を含む第２基板２００の画素共有ユニット５３９の外形では、第１，第２の外縁に対して、第３，第４の外縁がＶ方向の一方側にずれて配置されている（言い換えればＶ方向の一方側にオフセットされている）。このようなレイアウトを用いることにより、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースをともに、パッド部１２０にできるだけ近接して配置することが可能となる。したがって、これらを接続する配線の面積を小さくし、撮像装置１の微細化を行いやすくなる。なおＶＳＳコンタクト領域２１８は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００Ｓと、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００Ｓとの間に設けられている。例えば、複数の画素回路２１０は、互いに同じ配置を有している。
　このような第２基板２００を有する撮像装置１も、上記第１の実施の形態で説明したのと同様の効果が得られる。第２基板２００の画素共有ユニット５３９の配置は、上記第１，第２の実施の形態および本変形例で説明した配置に限定されるものではない。
＜７．変形例１４＞
　図６０～図６５は、上記実施の形態等に係る撮像装置１の平面構成の一変形例を表したものである。図６０は、第１基板１００の平面構成を模式的に表しており、上記第１の実施の形態で説明した図７Ｂに対応する。図６１は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記第１の実施の形態で説明した図８に対応する。図６２は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記第１の実施の形態で説明した図９に対応する。図６３は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記第１の実施の形態で説明した図１０に対応する。図６４は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記第１の実施の形態で説明した図１１に対応する。図６５は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記第１の実施の形態で説明した図１２に対応する。
　本変形例では、第２基板２００の半導体層２００Ｓが、Ｈ方向に延在している（図６２）。即ち、上記図５５等に示した撮像装置１の平面構成を９０度回転させた構成に略対応している。
　例えば、第１基板１００の画素共有ユニット５３９は、上記第１の実施の形態で説明したのと同様に、２行×２列の画素領域にわたって形成されており、略正方形の平面形状を有している（図６０）。例えば、各々の画素共有ユニット５３９では、一方の画素行の画素５４１Ａおよび画素５４１Ｂの転送ゲートＴＧ１，ＴＧ２が、Ｖ方向において画素共有ユニット５３９の中央部に向かって延在し、他方の画素行の画素５４１Ｃおよび画素５４１Ｄの転送ゲートＴＧ３，ＴＧ４が、Ｖ方向において画素共有ユニット５３９の外側方向に延在している。フローティングディフュージョンＦＤに接続されたパッド部１２０は、画素共有ユニット５３９の中央部に設けられ、ＶＳＳコンタクト領域１１８に接続されたパッド部１２１は、少なくともＶ方向において（図６０ではＶ方向およびＨ方向において）画素共有ユニット５３９の端部に設けられている。このとき、転送ゲートＴＧ１，ＴＧ２の貫通電極ＴＧＶ１，ＴＧＶ２のＶ方向の位置が貫通電極１２０ＥのＶ方向の位置に近づき、転送ゲートＴＧ３，ＴＧ４の貫通電極ＴＧＶ３，ＴＧＶ４のＶ方向の位置が貫通電極１２１ＥのＶ方向の位置に近づく（図６２）。したがって、上記第１の実施の形態で説明したのと同様の理由により、Ｈ方向に延在する半導体層２００Ｓの幅（Ｖ方向の大きさ）を大きくすることができる。よって、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
　各々の画素回路２１０では、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰがＨ方向に並んで配置され、選択トランジスタＳＥＬと絶縁領域２１２を間にしてＶ方向に隣り合う位置にリセットトランジスタＲＳＴが配置されている（図６１）。ＦＤ変換ゲイン切替トランジスタＦＤＧは、リセットトランジスタＲＳＴとＨ方向に並んで配置されている。ＶＳＳコンタクト領域２１８は、絶縁領域２１２に島状に設けられている。例えば、第３配線層Ｗ３はＨ方向に延在し（図６４）、第４配線層Ｗ４はＶ方向に延在している（図６５）。
　このような第２基板２００を有する撮像装置１も、上記第１の実施の形態で説明したのと同様の効果が得られる。第２基板２００の画素共有ユニット５３９の配置は、上記第１，第２の実施の形態および本変形例で説明した配置に限定されるものではない。例えば、上記第１，第２の実施の形態および変形例１２で説明した半導体層２００Ｓが、Ｈ方向に延在していてもよい。
＜８．変形例１５＞
　図６６は、上記実施の形態等に係る撮像装置１の断面構成の一変形例を模式的に表したものである。図６６は、上記第１の実施の形態で説明した図３に対応する。本変形例では、撮像装置１が、コンタクト部２０１，２０２，３０１，３０２に加えて、画素アレイ部５４０の中央部に対向する位置にコンタクト部２０３，２０４，３０３，３０４を有している。この点において、本変形例の撮像装置１は、上記第１の実施の形態で説明した撮像装置１と異なっている。
　コンタクト部２０３，２０４は、第２基板２００に設けられており、第３基板３００との接合面の露出されている。コンタクト部３０３，３０４は、第３基板３００に設けられており、第２基板２００との接合面に露出されている。コンタクト部２０３は、コンタクト部３０３と接しており、コンタクト部２０４は、コンタクト部３０４と接している。即ち、この撮像装置１では、第２基板２００と第３基板３００とが、コンタクト部２０１，２０２，３０１，３０２に加えてコンタクト部２０３，２０４，３０３，３０４により接続されている。
　次に、図６７および図６８を用いてこの撮像装置１の動作について説明する。図６７には、外部から撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表す。図６８には、撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して撮像装置１に入力された入力信号は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０３，２０３を介して第２基板２００に送られる。更に、この行駆動信号は、配線層２００Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２００の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２１０に入力されて、画素回路２１０に含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に入力され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが駆動される。また、撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０３，２０３を介して第２基板２００に送られ、配線層２００Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２１０に供給される。基準電位は、さらに貫通電極１２１Ｅを介して、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄで光電変換された画素信号は、画素共有ユニット５３９毎に第２基板２００の画素回路２１０に送られる。この画素信号に基づく画素信号は、画素回路２１０から垂直信号線５４３およびコンタクト部２０４，３０４を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。
　このようなコンタクト部２０３，２０４，３０３，３０４を有する撮像装置１も、上記第１の実施の形態で説明したのと同様の効果が得られる。コンタクト部３０３,３０４を介した配線の接続先である、第３基板３００の回路等の設計に応じてコンタクト部の位置および数等を変えることができる。
＜９．変形例１６＞
　図６９は、上記実施の形態等に係る撮像装置１の断面構成の一変形例を表したものである。図６９は、上記第１の実施の形態で説明した図６に対応する。本変形例では、第１基板１００にプレーナー構造を有する転送トランジスタＴＲが設けられている。この点において、本変形例の撮像装置１は、上記第１の実施の形態で説明した撮像装置１と異なっている。
　この転送トランジスタＴＲは、水平部分ＴＧｂのみにより転送ゲートＴＧが構成されている。換言すれば、転送ゲートＴＧは、垂直部分ＴＧａを有しておらず、半導体層１００Ｓに対向して設けられている。
　このようなプレーナー構造の転送トランジスタＴＲを有する撮像装置１も、上記第１の実施の形態で説明したのと同様の効果が得られる。更に、第１基板１００にプレーナー型の転送ゲートＴＧを設けることにより、縦型の転送ゲートＴＧを第１基板１００に設ける場合に比べて、より半導体層１００Ｓの表面近くまでフォトダイオードＰＤを形成し、これにより、飽和信号量（Ｑｓ）を増加させることも考え得る。また、第１基板１００にプレーナー型の転送ゲートＴＧを形成する方法は、第１基板１００に縦型の転送ゲートＴＧを形成する方法に比べて、製造工程数が少なく、製造工程に起因したフォトダイオードＰＤへの悪影響が生じにくい、とも考え得る。
＜１０．変形例１７＞
　図７０は、上記実施の形態等に係る撮像装置１の画素回路の一変形例を表したものである。図７０は、上記第１の実施の形態で説明した図４に対応する。本変形例では、１つの画素（画素５４１Ａ）毎に画素回路２１０が設けられている。即ち、画素回路２１０は、複数の画素で共有されていない。この点において、本変形例の撮像装置１は、上記第１の実施の形態で説明した撮像装置１と異なっている。
　本変形例の撮像装置１は、画素５４１Ａと画素回路２１０とを互いに異なる基板（第１基板１００および第２基板２００）に設ける点では、上記第１の実施の形態で説明した撮像装置１と同じである。このため、本変形例に係る撮像装置１も、上記第１の実施の形態で説明したのと同様の効果を得ることができる。
＜１１．変形例１８＞
　図７１は、上記実施の形態等で説明した画素分離部１１７の平面構成の一変形例を表したものである。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々を囲む画素分離部１１７に、隙間が設けられていてもよい。即ち、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの全周が画素分離部１１７に囲まれていなくてもよい。例えば、画素分離部１１７の隙間は、パッド部１２０，１２１近傍に設けられている（図７Ｂ参照）。
　上記第１の実施の形態では、画素分離部１１７が半導体層１００Ｓを貫通するＦＴＩ構造を有する例（図６参照）を説明したが、画素分離部１１７はＦＴＩ構造以外の構成を有していてもよい。例えば、画素分離部１１７は、半導体層１００Ｓを完全に貫通するように設けられていなくてもよく、いわゆる、ＤＴＩ（Deep Trench Isolation）構造を有していて
もよい。
＜１２．変形例１９＞
　図７２は、本開示の変形例１９に係る撮像装置１の要部の断面構成を模式的に表したものである。図７３は、図７２に示した撮像装置における第２基板２００の平面構成を模式的に表したものである。なお、図７２では、図７３に示したＥ－Ｅ’線に対応する断面を示している。上記第２の実施の形態において説明したＧＡＡ構造の増幅トランジスタＡＭＰを有する撮像装置１は、例えば以下のようにして形成することができる。
　まず、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）を互いに接続するパッド部１２０上に、例えば化学気相成長法（ＣＶＤ法）を用いて犠牲層１２０Ａを予め形成する。
　犠牲層１２０Ａの材料としては、例えば、酸化することでシリコン酸化膜とのエッチング選択性が大きくなる材料を用いることができる。このような材料としては、例えばＧｅが挙げられる。この他、犠牲層１２０Ａの材料としては、例えば、シリコン酸化膜とのエッチング選択性が大きくなる材料を用いることができる。このような材料としては、ＩＩＩ－Ｖ族化合物半導体材料（例えば、ＩｎＧａＡｓ、ＩｎＰおよびＧａＡｓ）やアモルファスカーボンが挙げられる。以下では、Ｇｅを用いて犠牲層１２０Ａを形成した場合を例に説明する。
　その後、上記第２の実施の形態と同様にして第１基板１００に半導体層２００Ｓを貼り合わせ、所定の位置に絶縁領域２１２および素子分離領域２１３を形成する。
　次に、図７４Ａに示したように、半導体層２００Ｓ上に、例えば犠牲層２３５およびポリシリコン膜２２４Ｘが積層されると共に、ポリシリコン膜２２４Ｘ側とは反対側の犠牲層２３５の下面に絶縁膜２１２Ｘを有するＳｉ薄膜層を貼り合わせる。続いて、図７４Ｂに示したように、例えばフォトリソグラフィおよび反応性イオンエッチング（ＲＩＥ）によりポリシリコン膜２２４Ｘを加工して、ポリシリコン膜２２４Ｘを貫通する開口２２４Ｈを形成する。
　次に、例えば、ＳｉＧｅ／Ｓｉの選択比が１０以上、ＳｉＯ２／Ｓｉとの選択比が７．５以上のアルカリ水溶液（例えば、フッ化水素：過酸化水素：酢酸＝１：２００：３のエッチング液）を調製し、犠牲層２３５をエッチングする。このとき、犠牲層２３５は平面方向にも後退し、チャネル２２４の下方の犠牲層２３５が除去される。続いて、図７４Ｃに示したように、ポリシリコン膜２２４Ｘ上に一方の開口２２４Ｈを保護するレジスト膜２３４を形成した後、例えば、Ｆ、Ｃｌ、Ｂｒ等のハロゲン元素を含むガスを用いたドライエッチングにより絶縁領域２１２および配線層１００Ｔをエッチングして、犠牲層１２０Ａまで達する開口１００Ｈを形成する。次に、レジスト膜２３４を除去した後、アニール処理を行い、図７４Ｄに示したように、チャネル２２４を含むポリシリコン膜２２４Ｘの表面にゲート絶縁膜２２５となる熱酸化膜を形成する。このとき、開口１００Ｈの底部に露出する犠牲層１２０Ａも酸化され、例えばＧｅＯ２層１２０Ｘが形成される。その後、例えば純水で洗浄する。これにより、図７４Ｅに示したように、ＧｅＯ２層１２０Ｘが除去される。
　なお、犠牲層１２０ＡをＩＩＩ－Ｖ族材料を用いて形成した場合には、例えば塩酸で洗浄することで酸化された犠牲層１２０Ａを除去することができる。アモルファスカーボンを用いて犠牲層１２０Ａを形成した場合には、例えば硫酸／過酸化水素で洗浄することで酸化された犠牲層１２０Ａを除去することができる。
　続いて、図７４Ｆに示したように、チャネル２２４の周囲および開口１００Ｈに、例えばＣＶＤ法を用いてポリシリコン膜２２６Ｘを成膜する。これにより、ゲートＡＧおよび増幅トランジスタＡＭＰとフローティングディフュージョンＦＤとを電気的に接続する貫通電極１２０Ｅが一括形成される。その後、上記第２の実施の形態と同様にしてパッシベーション膜２２１、層間絶縁膜２２２および第１配線層Ｗ１を順次形成する。以上により、図７２に示した撮像装置１の第２基板２００が形成される。
　また、上記第２の実施の形態において説明したＧＡＡ構造の増幅トランジスタＡＭＰを有する撮像装置１は、例えば以下のようにして形成することができる。
　まず、上記と同様にして、パッド部１２０上に犠牲層１２０Ａを予め形成する。その後、上記第２の実施の形態と同様にして第１基板１００に半導体層２００Ｓを貼り合わせ、所定の位置に絶縁領域２１２および素子分離領域２１３を形成する。
　次に、図７５Ａに示したように、半導体層２００Ｓ上に、ポリシリコン膜２２４Ｘを貼り合わせる。続いて、図７５Ｂに示したように、例えばフォトリソグラフィおよびＲＩＥによりポリシリコン膜２２４Ｘを加工して、ポリシリコン膜２２４Ｘを貫通する開口２２４Ｈを形成する。
　次に、例えば、超低濃度に希釈したフッ酸を用いてウェットエッチングを行い開口２２４Ｈの間のポリシリコン膜２２４Ｘの下方の絶縁領域２１２を除去する。続いて、図７５Ｃに示したように、ポリシリコン膜２２４Ｘ上に、一方の開口２２４Ｈを保護するレジスト膜２３４を形成した後、例えば、Ｆ、Ｃｌ、Ｂｒ等のハロゲン元素を含むガスを用いたドライエッチングにより絶縁領域２１２および配線層１００Ｔをエッチングして、犠牲層１２０Ａまで達する開口１００Ｈを形成する。次に、レジスト膜２３４を除去した後、アニール処理を行い、図７５Ｄに示したように、ポリシリコン膜２２４Ｘの表面にゲート絶縁膜２２５となる熱酸化膜を形成する。このとき、開口１００Ｈの底部に露出する犠牲層１２０Ａも酸化され、ＧｅＯ２層１２０Ｘが形成される。その後、例えば純水で洗浄する。これにより、図７５Ｅに示したように、ＧｅＯ２層１２０Ｘが除去される。
　続いて、図７５Ｆに示したように、チャネル２２４の周囲および開口１００Ｈに、例えばポリシリコン膜２２６Ｘを成膜する。これにより、ゲートＡＧおよび増幅トランジスタＡＭＰとフローティングディフュージョンＦＤとを電気的に接続する貫通電極１２０Ｅが一括形成される。その後、上記第２の実施の形態と同様にしてパッシベーション膜２２１、層間絶縁膜２２２および第１配線層Ｗ１を順次形成する。以上により、図７２に示した撮像装置１の第２基板２００が形成される。
　以上のように、本変形例では、予めパッド部１２０上に犠牲層１２０Ａを形成するようにした。これにより、ゲートＡＧおよび増幅トランジスタＡＭＰとフローティングディフュージョンＦＤとを電気的に接続する貫通電極１２０Ｅが一括形成することが可能となる。よって、上記第２の実施の形態の効果に加えて、製造工程を簡略化することができると共に、接合抵抗を低減することが可能となる。また、チャネル２２４の周囲の酸化膜を剥離することなく増幅トランジスタＡＭＰを形成することができるため、第２基板２００において近接するコンタクトとの寄生トランジスタによる閾値電圧の不安定化を低減することが可能となる。
＜１３．変形例２０＞
　図７６は、本開示の変形例２０に係る撮像装置１の要部の断面構成を模式的に表したものである。図７７は、図７６に示した撮像装置１の等価回路図である。上記第１の実施の形態では、フローティングディフュージョンＦＤと増幅トランジスタＡＭＰのゲートＡＧとを貫通電極１２０Ｅで直接接続した例を示したが、例えば、フローティングディフュージョンＦＤとリセットトランジスタＲＳＴのソースＲＳとを貫通電極１２０Ｅ１で直接接続するようにしてもよい。
　上記実施の形態等では、ＦＤ変換ゲイン切替トランジスタＦＤＧを含む画素回路２１０を示したが、ＦＤ変換ゲイン切替トランジスタＦＤＧは省略しても構わない。その際には、図７７に示したように、リセットトランジスタＲＳＴのソースＲＳが、フローティングディフュージョンＦＤおよび増幅トランジスタＡＭＰのゲートＡＧと同電位となる。
　本変形例では、リセットトランジスタＲＳＴはＦｉｎ型のＦＤ－ＳＯＩ構造を有し、そのソースおよびドレインは、半導体層２００Ｓの表面（面２００Ｓ１）から裏面（面２００Ｓ２）に亘って形成されている。このため、図７６に示したように、リセットトランジスタＲＳＴのソースＲＳが形成されている半導体層２００Ｓの面２００Ｓ２に貫通電極１２０Ｅ１を接続することで、フローティングディフュージョンＦＤとリセットトランジスタＲＳＴのソースＲＳとを電気的に接続することができる。このような撮像装置１は、例えば以下のようにして形成することができる。
　まず、図７８Ａに示したように、半導体層１００Ｓ上にパッド部１２０，１２１および転送トランジスタＴＲのゲートＴＧｂ等の配線を形成する。続いて、図７８Ｂに示したように、半導体層１００Ｓ上に配線を覆う層間絶縁膜１２３を形成した後、パッド部１２０に達する貫通電極１２０Ｅ１を設け、配線層１００Ｔを形成する。
　次に、図７８Ｃに示したように、配線層１００Ｔ上に半導体層２００Ｓを貼り合わせる。続いて、図７８Ｄに示したように、半導体層２００Ｓに、ソースフォロア回路や増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよびＦＤ変換ゲイン切替トランジスタＦＤＧを形成する。このとき、少なくともリセットトランジスタＲＳＴのゲートＲＧは半導体層２００Ｓを貫通するＦｉｎ構造とする。これにより、リセットトランジスタＲＳＴのソースＲＳとフローティングディフュージョンＦＤとが貫通電極１２０Ｅ１を介して電気的に接続されるようになる。他のトランジスタに関しては制約はないが、工程数や構造の単純化のために、リセットトランジスタＲＳＴと同様のＦｉｎ構造とすることが好ましい。
　その後、層間絶縁膜２２２や各種配線を設け、配線層２００Ｔを形成する。以上により、図７６に示した撮像装置１が完成する。
　このように、本変形例では、フローティングディフュージョンＦＤとリセットトランジスタＲＳＴのソースＲＳとを貫通電極１２０Ｅ１によって直接接続するようにした。これにより、フローティングディフュージョンＦＤからリセットトランジスタＲＳＴを電気的に接続するための配線を別途設ける必要がなくなるため、半導体層２００Ｓの面内に形成される絶縁領域２１２の面積が削減され、画素回路２１０を形成する半導体層２００Ｓの面積が確保される。即ち、第２基板２００における画素回路２１０を構成する画素トランジスタの面積効率を向上させることが可能となる。
　また、本変形例では、フローティングディフュージョンＦＤとリセットトランジスタＲＳＴのソースＲＳとを貫通電極１２０Ｅ１によって直接接続するために、平面視において、フローティングディフュージョンＦＤとリセットトランジスタＲＳＴのソースＲＳとが積層方向に重畳されるようにレイアウトされた例を示したが、これに限らない。例えば、図７９に示したように、配線層１００Ｔ内に面内方向に延在する配線を設け、これをフローティングディフュージョンＦＤとリセットトランジスタＲＳＴのソースＲＳと接続する貫通電極１２０Ｅ１の一部として用いるようにしてもよい。これにより、半導体層２００Ｓに設けられる画素トランジスタのレイアウトの自由度が向上する。
　更に、本変形例では、フローティングディフュージョンＦＤとリセットトランジスタＲＳＴのソースＲＳとを貫通電極１２０Ｅ１によって直接接続した例を示したが、これと、例えば変形例５とを組み合わせるようにしてもよい。即ち、図８０に示したように、半導体層２００Ｓおよび配線層１００Ｔを貫通する貫通電極１２０Ｅに対して、リセットトランジスタＲＳＴのソースＲＳの側面および増幅トランジスタＡＭＰのゲートＡＧの側面が接するようにする。これにより、半導体層２００Ｓの面内に形成される絶縁領域２１２の面積をさらに削減することができる。即ち、第２基板２００における画素回路２１０を構成する画素トランジスタの面積効率をさらに向上させることが可能となる。
＜１４．変形例２１＞
　図８１は、本開示の変形例２１に係る撮像装置１の要部の断面構成を模式的に表したものである。図８２は、図８１に示した撮像装置１における第２基板２００の平面構成を模式的に表したものである。上記実施の形態等では、増幅トランジスタＡＭＰのゲートＡＧとＦＤ変換ゲイン切替トランジスタＦＤＧのソースＦＳとを接続部２１８Ｖおよび第１配線層Ｗ１を介して電気的に接続した例を示したが、これに限らない。
　本変形例の撮像装置１は、画素トランジスタのゲートを形成するポリシリコン２２６を増幅トランジスタＡＭＰとＦＤ変換ゲイン切替トランジスタＦＤＧとの間に延在させ、これを用いて増幅トランジスタＡＭＰのゲートＡＧとＦＤ変換ゲイン切替トランジスタＦＤＧのソースＦＳとを電気的に接続したものである。このような撮像装置１は、例えば以下のようにして形成することができる。
　まず、図８３Ａに示したように、半導体層２００Ｓを加工して、配線層１００Ｔ上に画素回路２１０を構成する各種トランジスタのフィン２２３を形成し、さらにフィン２２３の周囲にゲート絶縁膜２２５となる酸化シリコン膜を形成する。
　次に、図８３Ｂに示したように、配線層１００Ｔ上に所定のパターンを有するレジスト膜２４０を形成し、パッド部１２０まで達する開口１００Ｈを形成する。続いて、図８３Ｃに示したように、配線層１００Ｔ上に開口１００Ｈを埋設すると共に、ＦＤ変換ゲイン切替トランジスタＦＤＧを構成するフィン２２３以外を覆うレジスト膜２４１を形成し、ＦＤ変換ゲイン切替トランジスタＦＤＧを構成するフィン２２３のソースＦＳの周囲に設けられたゲート絶縁膜２２５を剥離する。
　次に、レジスト膜２４１を除去した後、図８３Ｄに示したように、フィン２２３を覆うと共に、開口１００Ｈを埋設するポリシリコン膜２２６Ｘを成膜する。続いて、図８３Ｅに示したように、ポリシリコン膜２２６Ｘを加工する。これにより、増幅トランジスタＡＭＰおよびＦＤ変換ゲイン切替トランジスタＦＤＧのそれぞれのゲートＡＧ，ＦＧ、増幅トランジスタＡＭＰのゲートＡＧとＦＤ変換ゲイン切替トランジスタＦＤＧのソースＦＳとを接続するポリシリコン２２６およびこれに接続される貫通電極１２０Ｅ１が形成される。
　その後、層間絶縁膜２２２や各種配線を設け、配線層２００Ｔを形成する。以上により、図８１に示した撮像装置１が完成する。
　このように、本変形例では、同電位となる増幅トランジスタＡＭＰのゲートＡＧとＦＤ変換ゲイン切替トランジスタＦＤＧのソースＦＳとを、画素トランジスタのゲートを形成するポリシリコン２２６を用いて電気的に接続し、このポリシリコン膜とパッド部１２０とを貫通電極１２０Ｅ１を介して電気的に接続するようにした。これにより、第１基板１００と第２基板２００との間を貫通する貫通配線（例えば、貫通電極１２０Ｅ）が不要となる。よって、半導体層２００Ｓの面内に形成される絶縁領域２１２の面積が削減され、画素回路２１０を形成する半導体層２００Ｓの面積が確保される。即ち、第２基板２００における画素回路２１０を構成する画素トランジスタの面積効率を向上させることが可能となる。
　また、パッド部１２０の上方にフローティングディフュージョンＦＤと同電位となる増幅トランジスタＡＭＰのゲートＡＧやＦＤ変換ゲイン切替トランジスタＦＤＧのソースＦＳを形成する必要がなくなるため、半導体層２００Ｓに設けられる画素トランジスタのレイアウトの自由度が向上する。
　更に、図８１では、第１配線層Ｗ１に接続する接続部２１８ＶをＦＤ変換ゲイン切替トランジスタＦＤＧと接続した例を示したが、これに限定されるものではない。例えば、図８４に示したように、接続部２１８Ｖを増幅トランジスタＡＭＰに接続するようにしてもよい。あるいは、図８５に示したように、増幅トランジスタＡＭＰのゲートＡＧとＦＤ変換ゲイン切替トランジスタＦＤＧのソースＦＳとを接続するポリシリコン２２６に接続部２１８Ｖを接続するようにしてもよい。
　更にまた、例えば図８６に示したように、増幅トランジスタＡＭＰのゲートＡＧとＦＤ変換ゲイン切替トランジスタＦＤＧのソースＦＳとを直線状に配置し、ポリシリコン２２６で接続するようにしてもよい。これにより、増幅トランジスタＡＭＰのゲートＡＧとＦＤ変換ゲイン切替トランジスタＦＤＧのソースＦＳとを接続するポリシリコン２２６の配線長が短縮されるため、容量を低減することができる。
　また、例えば図８７に示したように、ＦＤ変換ゲイン切替トランジスタＦＤＧのソースＦＳの周囲に酸化シリコン膜を残し、ＦＤ変換ゲイン切替トランジスタＦＤＧのソースＦＳとポリシリコン２２６とを接続部２１８Ｖを介して電気的に接続するようにしてもよい。
＜１５．変形例２２＞
　図８８は、本開示の変形例２２に係る撮像装置１の要部の断面構成を模式的に表したものである。図８９は、図８８に示した撮像装置１の等価回路図である。上記獅子の形態では、画素回路２１０を第２基板２００に設けた例を示したが、これに限定されるものではない。例えば、上述した第２基板２００と第３基板３００との間に、半導体層４００Ｓを含む第４基板４００を設け、半導体層２００Ｓ，４００Ｓに画素回路２１０を構成する複数のトランジスタを分けて設けるようにしてもよい。
　具体的には、図８８および図８９に示したように、画素回路２１０を構成する複数のトランジスタのうち、増幅トランジスタＡＭＰおよび選択トランジスアＳＥＬを半導体層２００Ｓに設け、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを半導体層４００Ｓに設けるようにしてもよい。これにより、画素ピッチの縮小しつつ、増幅トランジスタＡＭＰ等の画素トランジスタの形成面積を確保することができる。
　更に、増幅トランジスタＡＭＰおよび選択トランジスアＳＥＬを半導体層２００Ｓに、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを半導体層４００Ｓに設ける場合には、以下のような平面レイアウトとすることが好ましい。例えば、転送トランジスタＴＲのソースまたはドレインと、増幅トランジスタＡＭＰのゲートＡＧと、ＦＤ変換ゲイン切替トランジスタＦＤＧのソースとが平面視において重畳されるようにレイアウトすることが好ましい。これにより、上述した貫通電極１２０Ｅを第４基板４００まで貫通させることによって、転送トランジスタＴＲのソースまたはドレインと、増幅トランジスタＡＭＰのゲートＡＧと、ＦＤ変換ゲイン切替トランジスタＦＤＧのソースとを、貫通電極１２０Ｅで電気的に接続することができる。即ち、配線長が最短化され、ＦＤ容量を原理的に最小化することが可能となる。また、各画素トランジスタを電気的に接続するためのビアの本数が削減されるため、画素ピッチをさらに縮小することができる。加えて、ビアによる応力が低減されるため、トランジスタの特性変動を低減することが可能となる。
　このような撮像装置１は、例えば以下のようにして形成することができる。
　まず、図９０Ａに示したように、例えばエッチングにより半導体層２００Ｓを加工して、配線層１００Ｔ上に増幅トランジスタＡＭＰおよび選択トランジスアＳＥＬのフィン２３３をそれぞれ形成する。次に、図９０Ｂに示したように、絶縁領域２１２を形成すると共に、ポリシリコンを成膜、加工することで増幅トランジスタＡＭＰおよび選択トランジスアＳＥＬのゲート（例えばゲートＡＧ）形成する。
　続いて、図９０Ｃに示したように、層間絶縁膜２２２を形成した後、図９０Ｄに示したように、増幅トランジスタＡＭＰのゲートＡＧを貫通すると共に、転送トランジスタＴＲのソースまたはドレイン上に設けられたパッド部１２０まで達する貫通電極１２０Ｅを形成する。次に、図９０Ｅに示したように、配線層２００Ｔ上に半導体層４００Ｓを貼り合わせる。
　続いて、図９０Ｆに示したように、例えばエッチングにより半導体層４００Ｓを加工した後、絶縁領域４１２を形成する。次に、図９０Ｇに示したように、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧのゲートＲＧ，ＦＧをそれぞれ形成する。その後、層間絶縁膜４２２や各種配線を設け、配線層４００Ｔを形成する。以上により、図８８に示した撮像装置１が完成する。
　このように、本変形例では、画素回路２１０を構成する増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧのうち、増幅トランジスタＡＭＰおよび選択トランジスアＳＥＬを半導体層２００Ｓに、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを半導体層４００Ｓに設けるようにした。これにより、画素ピッチの縮小しつつ、増幅トランジスタＡＭＰ等の画素トランジスタの形成面積を確保することができる。
　また、転送トランジスタＴＲのソースまたはドレインと、増幅トランジスタＡＭＰのゲートＡＧと、ＦＤ変換ゲイン切替トランジスタＦＤＧのソースとが平面視において重畳されるようにしたので、これらを貫通電極１２０Ｅで電気的に接続することが可能となる。よって、ＦＤ容量を原理的に最小化することが可能となる。また、各画素トランジスタを電気的に接続するためのビアの本数が削減されるため、画素ピッチをさらに縮小することができる。加えて、ビアによる応力が低減されるため、トランジスタの特性変動を低減することが可能となる。
　更に、図８８および図８９では、画素回路２１０を構成する複数のトランジスタとしてＦＤ変換ゲイン切替トランジスタＦＤＧを含む例を示したが、例えば、図９２に示したように、ＦＤ変換ゲイン切替トランジスタＦＤＧは省略しても構わない。その際には、例えば、図９１に示したように、転送トランジスタＴＲのソースまたはドレインと、増幅トランジスタＡＭＰのゲートＡＧと、リセットトランジスタＲＳＴのソースとが平面視において重畳されるようにし、これらを貫通電極１２０Ｅで電気的に接続する。
　更にまた、図８８および図９１等では、画素回路２１０を構成する増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧのうち、増幅トランジスタＡＭＰおよび選択トランジスアＳＥＬを半導体層２００Ｓに、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを半導体層４００Ｓに設けるようにした例を示したが、これに限定されるものではない。例えば、図９３および図９４に示したように、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを半導体層２００Ｓに設け、増幅トランジスタＡＭＰおよび選択トランジスアＳＥＬを半導体層４００Ｓに設けるようにしてもよい。
　このような撮像装置１は、例えば以下のようにして形成することができる。
　まず、図９５Ａに示したように、配線層１００Ｔに貫通電極１２０Ｅ１を形成した後、配線層１００Ｔに半導体層２００Ｓを貼り合わせ、例えばエッチングにより半導体層２００Ｓを加工する。次に、図９５Ｂに示したように、絶縁領域２１２を形成した後、半導体層２００Ｓ上にリセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧのゲートＲＧ，ＦＧをそれぞれ形成する。
　続いて、図９５Ｃに示したように、層間絶縁膜２２２および層間絶縁膜２２２を貫通する貫通電極１２０Ｅ２を形成する。次に、図９５Ｄに示したように、配線層２００Ｔ上に半導体層４００Ｓを貼り合わせる。続いて、図９５Ｅに示したように、例えばエッチングにより半導体層４００Ｓを加工して、増幅トランジスタＡＭＰおよび選択トランジスアＳＥＬのフィン４３３をそれぞれ形成する。
　次に、図９５Ｆに示したように、ポリシリコンを成膜し、加工することで増幅トランジスタＡＭＰおよび選択トランジスアＳＥＬのゲート（例えばゲートＡＧ）形成する。続いて、図９５Ｇに示したように、絶縁領域４１２および層間絶縁膜４２２を成膜する。その後、各種配線を設け、配線層４００Ｔを形成する。以上により、図９３に示した撮像装置１が完成する。
　また、図９３では、増幅トランジスタＡＭＰのゲートＡＧとＦＤ変換ゲイン切替トランジスタＦＤＧのソースとを貫通電極１２０Ｅ１を介して電気的に接続し、ＦＤ変換ゲイン切替トランジスタＦＤＧのソースと増幅トランジスタＡＭＰのゲートＡＧとを貫通電極１２０Ｅ２を介して電気的に接続した例を示したが、これに限定されるものではない。例えば、図９６に示したように、半導体層２００Ｓを貫通し、半導体層４００Ｓの面４００Ｓ２まで達する貫通電極１２０Ｅを介して増幅トランジスタＡＭＰのゲートＡＧ、ＦＤ変換ゲイン切替トランジスタＦＤＧのソースおよび増幅トランジスタＡＭＰのゲートＡＧを電気的に接続するようにしてもよい。更に、例えば、図９７に示したように、貫通電極１２０Ｅは、さらに第４基板に設けられた増幅トランジスタＡＭＰのゲートＡＧを貫通させるようにしてもよい。
　なお、第２基板２００と第４基板４００とは、例えば、図９８に示したように、第４基板４００と対向する第２基板２００の配線層２００Ｔの表面および第２基板２００と対向する第４基板４００の面４００Ｓ２側に設けられた配線層４００Ｔ１の表面にそれぞれ設けられたコンタクト部２０１，４０１を互いに接合して互いに電気的に接続するようにしてもよい。
（その他の変形例）
　上記変形例１～２２は互いに組み合わせてもよい。
＜１６．適用例＞
　図９９は、上記実施の形態等に係る撮像装置１を備えた撮像システム７の概略構成の一例を表したものである。
　撮像システム７は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。撮像システム７は、例えば、上記実施の形態等に係る撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６、操作部２４７および電源部２４８を備えている。撮像システム７において、上記実施の形態等に係る撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６、操作部２４７および電源部２４８は、バスライン２４９を介して相互に接続されている。
　上記実施の形態等に係る撮像装置１は、入射光に応じた画像データを出力する。ＤＳＰ回路２４３は、上記実施の形態等に係る撮像装置１から出力される信号（画像データ）を処理する信号処理回路である。フレームメモリ２４４は、ＤＳＰ回路２４３により処理された画像データを、フレーム単位で一時的に保持する。表示部２４５は、例えば、液晶パネルや有機EL（Electro Luminescence）パネル等のパネル型表示装置からなり、上記実施の形態等に係る撮像装置１で撮像された動画又は静止画を表示する。記憶部２４６は、上記実施の形態等に係る撮像装置１で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部２４７は、ユーザによる操作に従い、撮像システム７が有する各種の機能についての操作指令を発する。電源部２４８は、上記実施の形態等に係る撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６および操作部２４７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　次に、撮像システム７における撮像手順について説明する。
　図１００は、撮像システム７における撮像動作のフローチャートの一例を表す。ユーザは、操作部２４７を操作することにより撮像開始を指示する（ステップＳ１０１）。すると、操作部２４７は、撮像指令を撮像装置１に送信する（ステップＳ１０２）。撮像装置１（具体的にはシステム制御回路３６）は、撮像指令を受けると、所定の撮像方式での撮像を実行する（ステップＳ１０３）。
　撮像装置１は、撮像により得られた画像データをＤＳＰ回路２４３に出力する。ここで、画像データとは、フローティングディフュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路２４３は、撮像装置１から入力された画像データに基づいて所定の信号処理（例えばノイズ低減処理など）を行う（ステップＳ１０４）。ＤＳＰ回路２４３は、所定の信号処理がなされた画像データをフレームメモリ２４４に保持させ、フレームメモリ２４４は、画像データを記憶部２４６に記憶させる（ステップＳ１０５）。このようにして、撮像システム７における撮像が行われる。
　本適用例では、上記実施の形態等に係る撮像装置１が撮像システム７に適用される。これにより、撮像装置１を小型化もしくは高精細化することができるので、小型もしくは高精細な撮像システム７を提供することができる。
＜１７．応用例＞
[応用例１]
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１０１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１０１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図５７の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図１０２は、撮像部１２０３１の設置位置の例を示す図である。
　図１０２では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図１０２には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る移動体制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、上記実施の形態等に係る撮像装置１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ノイズの少ない高精細な撮影画像を得ることができるので、移動体制御システムにおいて撮影画像を利用した高精度な制御を行うことができる。
[応用例２]
　図１０３は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図１０３では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：　Ｃａｍｅｒａ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ　Ｂａｎｄ　Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図１０４は、図１０３に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ　Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ　Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ　Ｗｈｉｔｅ　Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００のカメラヘッド１１１０２に設けられた撮像部１１４０２に好適に適用され得る。撮像部１１４０２に本開示に係る技術を適用することにより、撮像部１１４０２を小型化もしくは高精細化することができるので、小型もしくは高精細な内視鏡１１１００を提供することができる。
　以上、第１，第２の実施の形態およびその変形例１～２２、適用例ならびに応用例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等では撮像装置１を例に本技術を説明したが、本技術は、例えば受光素子等にも適用することができる。
　なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
　なお、本開示は以下のような構成をとることも可能である。以下の構成によれば、第１半導体層に設けられた電荷蓄積部と、第２半導体層に設けられた三次元構造を有する画素トランジスタとを貫通配線によって直接接続するようにしたので、第２半導体基板の面内における画素トランジスタ以外の形成面積を削減できるようになり、面積効率を向上させることが可能となる。
（１）
　画素毎に、光電変換部および前記光電変換部で発生した信号電荷が蓄積される電荷蓄積部を有する第１半導体層と、
　前記第１半導体層に積層され、三次元構造を有すると共に、前記電荷蓄積部から前記信号電荷を読み出す画素トランジスタが設けられた第１の面を有する第２半導体層と、
　前記電荷蓄積部と前記画素トランジスタのゲート電極とを直接接続する貫通配線と
　を備えた撮像装置。
（２）
　前記画素トランジスタはフィン型構造を有する、前記（１）に記載の撮像装置。
（３）
　前記第２半導体層は、前記第１の面とは反対側に前記第１半導体層と対向する第２の面をさらに有し、
　前記ゲート電極は、前記第２半導体層の前記第１の面と前記第２の面との間を貫通している、前記（１）または（２）に記載の撮像装置。
（４）
　前記ゲート電極の前記第２半導体層を貫通する貫通部分の端部は、前記第２半導体層の前記第２の面から突出している、前記（３）に記載の撮像装置。
（５）
　前記貫通配線は、前記電荷蓄積部と、前記第２半導体層の前記第２の面から突出する前記ゲート電極の前記端部とを接続している、前記（４）に記載の撮像装置。
（６）
　前記貫通配線は、前記第２半導体層を貫通する前記ゲート電極の側面と接している、前記（３）乃至（５）のうちのいずれか１つに記載の撮像装置。
（７）
　前記貫通配線は、さらに前記ゲート電極の上面の一部と接している、前記（６）に記載の撮像装置。
（８）
　前記画素トランジスタは複数のフィンを有し、
　前記複数のフィンの間を貫通する前記貫通配線の第１の幅は、前記ゲート電極の上方に延伸する前記貫通配線の第２の幅よりも狭い、前記（３）乃至（７）のうちのいずれか１つに記載の撮像装置。
（９）
　前記画素トランジスタはゲートオールアラウンド構造を有する、前記（１）乃至（８）のうちのいずれか１つに記載の撮像装置。
（１０）
　前記画素トランジスタは、前記第２半導体層の前記第１の面側に設けられ、前記第２半導体層の平面方向と略平行方向に延伸する半導体層と、前記半導体層の一部の上面および下面ならびに一対の側面を覆う前記ゲート電極と、前記半導体層と前記ゲート電極との間に設けられ、前記半導体層の前記上面および前記一対の側面を覆う第１の絶縁膜および前記半導体層の前記下面を覆う第２の絶縁膜とを有し、
　前記第２の絶縁膜は、前記半導体層の延伸方向に対して直交方向の第３の幅よりも幅広に設けられている、前記（９）に記載の撮像装置。
（１１）
　前記第２の絶縁膜の前記半導体層の前記第３の幅よりも外側に延在する延在部は、前記半導体層の前記下面を覆う前記第２の絶縁膜よりも下方に形成されている、前記（１０）に記載の撮像装置。
（１２）
　前記ゲート電極は、前記第１半導体層との対向面側に、前記貫通配線よりも幅広な凸部を有する、前記（１０）または（１１）に記載の撮像装置。
（１３）
　前記凸部の幅は、前記貫通配線の配線径よりも広い、前記（１２）に記載の撮像装置。
（１４）
　前記画素トランジスタは、前記第２半導体層の前記第１の面側に設けられ、前記第２半導体層の平面方向と略平行方向に延伸する半導体層と、前記半導体層の一部の上面および下面ならびに一対の側面を覆う前記ゲート電極と、前記半導体層と前記ゲート電極との間に設けられ、前記半導体層の前記上面および前記下面ならびに前記一対の側面を覆う第３の絶縁膜とを有し、
　さらに、前記半導体層の下方に所定の間隔をあけて設けられた第４の絶縁膜をさらに有する、前記（１０）乃至（１３）のうちのいずれか１つに記載の撮像装置。
（１５）
　前記第４の絶縁膜は、前記半導体層の前記第３の幅よりも幅広に設けられている、前記（１４）に記載の撮像装置。
（１６）
　前記第４の絶縁膜は、前記半導体層の前記第３の幅よりも幅狭に設けられている、前記（１４）に記載の撮像装置。
（１７）
　前記ゲート電極は、前記第１半導体層との対向面側に、前記第４の絶縁膜よりも幅広な凸部を有する、前記（１５）または（１６）に記載の撮像装置。
（１８）
　前記凸部の幅は、前記貫通配線の配線径よりも広い、前記（１７）に記載の撮像装置。
（１９）
　前記画素トランジスタは、前記第２半導体層の前記第１の面側に設けられ、前記第２半導体層の平面方向と略平行方向に延伸する前記半導体層の両端にソース領域およびドレイン領域を有し、
　前記ソース領域および前記ドレイン領域の前記半導体層の直下に前記半導体層の側面と略同一の側面を有する犠牲層をさらに有する、前記（１０）乃至（１８）のうちのいずれか１つに記載の撮像装置。
（２０）
　前記半導体層は前記延伸方向に対して略一定の幅を有する、前記（１９）に記載の撮像装置。
（２１）
　前記画素トランジスタとして増幅トランジスタと、リセットトランジスタと、選択トランジスタと、ＦＤ変換ゲイン切替トランジスタとを有している、前記（１）乃至（２０）のうちのいずれか１つに記載の撮像装置。
（２２）
　前記増幅トランジスタ、前記リセットトランジスタ、前記選択トランジスタおよび前記ＦＤ変換ゲイン切替トランジスタはそれぞれ前記三次元構造を有している、前記（２１）に記載の撮像装置。
（２３）
　前記増幅トランジスタ、前記リセットトランジスタ、前記選択トランジスタおよび前記ＦＤ変換ゲイン切替トランジスタのうち、少なくとも前記増幅トランジスタのゲート電極は、前記第２半導体層の前記第１の面と、前記第１の面とは反対側に前記第１半導体層と対向する第２の面との間を貫通している、前記（２２）に記載の撮像装置。
（２４）
　前記増幅トランジスタは前記三次元構造を有し、
　前記リセットトランジスタ、前記選択トランジスタおよび前記ＦＤ変換ゲイン切替トランジスタはプレーナー構造を有している、前記（２１）乃至（２３）のうちのいずれか１つに記載の撮像装置。
（２５）
　光電変換部および前記光電変換部で発生した信号電荷が蓄積される電荷蓄積部を有する第１半導体層と、
　前記第１半導体層に積層され、三次元構造を有すると共に、前記電荷蓄積部から前記信号電荷を読み出すトランジスタが設けられた第１の面を有する第２半導体層と、
　前記電荷蓄積部と前記トランジスタのゲート電極とを直接接続する貫通配線と
　を備えた受光素子。
（２６）
　第１半導体層に、光電変換部および前記光電変換部で発生した信号電荷が蓄積される電荷蓄積部を画素毎に形成し、
　前記第１半導体層の第１の面に第１の絶縁膜を介して第２半導体層を積層し、
　前記第２半導体層に、前記電荷蓄積部から前記信号電荷を読み出す三次元構造を有する画素トランジスタを形成し、
　前記第１の絶縁膜を貫通し、前記電荷蓄積部と前記画素トランジスタのゲート電極とを直接接続する貫通配線を形成する
　撮像装置の製造方法。
（２７）
　前記画素トランジスタは、
　前記第２半導体層を加工してフィンを形成し、
　所定の波長の第１の光を吸収する光吸収膜によって前記フィンを埋設し、
　前記第１の光を照射して前記光吸収膜にエッチングレートの異なる層を形成した後、前記光吸収膜をエッチングする、前記（２６）に記載の撮像装置の製造方法。
（２８）
　前記第２半導体層を加工してフィンを形成し、前記フィンの表面に前記光吸収膜よりも前記第１の光に対する吸収係数の高い高光吸収膜を形成した後、前記光吸収膜によって前記フィンを埋設する、前記（２７）に記載の撮像装置の製造方法。
（２９）
　前記画素トランジスタは、
　前記貫通配線を形成した後、
　前記貫通配線を含む前記第２半導体層上に第２の絶縁膜および前記画素トランジスタを構成するポリシリコン膜を順に積層し、
　前記第２の絶縁膜および前記ポリシリコン膜を前記画素トランジスタの所定の形状に加工し、
　アニール処理により前記ポリシリコン膜の表面および前記貫通配線の表面に熱酸化膜を形成した後、平面視において前記ポリシリコン膜よりも外側の前記貫通配線の表面に形成された熱酸化膜の少なくとも一部を除去する、前記（２６）乃至（２８）のうちのいずれか１つに記載の撮像装置の製造方法。
（３０）
　前記画素トランジスタは、
　前記貫通配線を形成した後、
　前記貫通配線を含む前記第２半導体層上に第１の犠牲層および前記画素トランジスタを構成するポリシリコン膜を順に積層し、
　前記第１の犠牲層および前記ポリシリコン膜を前記画素トランジスタの所定の形状に加工し、
　前記画素トランジスタのチャネル部分に形成された前記第１の犠牲層を除去し、
　アニール処理により前記ポリシリコン膜の表面および前記貫通配線の表面に熱酸化膜を形成した後、平面視において前記ポリシリコン膜よりも外側の前記貫通配線の表面に形成された熱酸化膜の少なくとも一部を除去する、前記（２６）乃至（２８）のうちのいずれか１つに記載の撮像装置の製造方法。
（３１）
　前記画素トランジスタは、
　前記貫通配線を形成した後、
　前記貫通配線を含む前記第２半導体層上に第１の犠牲層および前記画素トランジスタを構成するポリシリコン膜を順に積層し、
　前記第１の犠牲層および前記ポリシリコン膜を前記画素トランジスタの所定の形状に加工し、
　前記画素トランジスタのチャネル部分の下方に形成された前記第１の犠牲層をアルカリ水溶液によるエッチング選択性により除去する、前記（２６）乃至（２８）のうちのいずれか１つに記載の撮像装置の製造方法。
（３２）
　前記電荷蓄積部を前記画素毎に形成した後、前記電荷蓄積部上に第２の犠牲層を成膜する、前記（２６）乃至（３１）のうちのいずれか１つに記載の撮像装置の製造方法。
（３３）
　前記第２の犠牲層を酸化によって前記第１の絶縁膜とのエッチング選択性が大きくなる材料を用いて形成する、前記（３２）に記載の撮像装置の製造方法。
（３４）
　前記第２の犠牲層をゲルマニウムを用いて形成する、前記（３３）に記載の撮像装置の製造方法。
（３５）
　前記第２の犠牲層を前記第１の絶縁膜とのエッチング選択性が大きな材料を用いて形成する、前記（３２）に記載の撮像装置の製造方法。
（３６）
　前記第２の犠牲層をＩＩＩ－Ｖ族化合物半導体材料を用いて形成する、前記（３５）に記載の撮像装置の製造方法。
（３７）
　アモルファスカーボンを用いて前記第２の犠牲層を形成する、前記（３２）に記載の撮像装置の製造方法。
　本出願は、日本国特許庁において２０２０年１０月２３日に出願された日本特許出願番号２０２０－１７８４６３号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (25)

  1. 　画素毎に、光電変換部および前記光電変換部で発生した信号電荷が蓄積される電荷蓄積部を有する第１半導体層と、
    　前記第１半導体層に積層され、三次元構造を有すると共に、前記電荷蓄積部から前記信号電荷を読み出す画素トランジスタが設けられた第１の面を有する第２半導体層と、
    　前記電荷蓄積部と前記画素トランジスタのゲート電極とを直接接続する貫通配線と
    　を備えた撮像装置。
  2. 　前記画素トランジスタはフィン型構造を有する、請求項１に記載の撮像装置。
  3. 　前記第２半導体層は、前記第１の面とは反対側に前記第１半導体層と対向する第２の面をさらに有し、
    　前記ゲート電極は、前記第２半導体層の前記第１の面と前記第２の面との間を貫通している、請求項１に記載の撮像装置。
  4. 　前記ゲート電極の前記第２半導体層を貫通する貫通部分の端部は、前記第２半導体層の前記第２の面から突出している、請求項３に記載の撮像装置。
  5. 　前記貫通配線は、前記電荷蓄積部と、前記第２半導体層の前記第２の面から突出する前記ゲート電極の前記端部とを接続している、請求項４に記載の撮像装置。
  6. 　前記貫通配線は、前記第２半導体層を貫通する前記ゲート電極の側面と接している、請求項３に記載の撮像装置。
  7. 　前記貫通配線は、さらに前記ゲート電極の上面の一部と接している、請求項６に記載の撮像装置。
  8. 　前記画素トランジスタは複数のフィンを有し、
    　前記複数のフィンの間を貫通する前記貫通配線の第１の幅は、前記ゲート電極の上方に延伸する前記貫通配線の第２の幅よりも狭い、請求項３に記載の撮像装置。
  9. 　前記画素トランジスタはゲートオールアラウンド構造を有する、請求項１に記載の撮像装置。
  10. 　前記画素トランジスタは、前記第２半導体層の前記第１の面側に設けられ、前記第２半導体層の平面方向と略平行方向に延伸する半導体層と、前記半導体層の一部の上面および下面ならびに一対の側面を覆う前記ゲート電極と、前記半導体層と前記ゲート電極との間に設けられ、前記半導体層の前記上面および前記一対の側面を覆う第１の絶縁膜および前記半導体層の前記下面を覆う第２の絶縁膜とを有し、
    　前記第２の絶縁膜は、前記半導体層の延伸方向に対して直交方向の第３の幅よりも幅広に設けられている、請求項９に記載の撮像装置。
  11. 　前記第２の絶縁膜の前記半導体層の前記第３の幅よりも外側に延在する延在部は、前記半導体層の前記下面を覆う前記第２の絶縁膜よりも下方に形成されている、請求項１０に記載の撮像装置。
  12. 　前記ゲート電極は、前記第１半導体層との対向面側に、前記貫通配線よりも幅広な凸部を有する、請求項１０に記載の撮像装置。
  13. 　前記凸部の幅は、前記貫通配線の配線径よりも広い、請求項１２に記載の撮像装置。
  14. 　前記画素トランジスタは、前記第２半導体層の前記第１の面側に設けられ、前記第２半導体層の平面方向と略平行方向に延伸する半導体層と、前記半導体層の一部の上面および下面ならびに一対の側面を覆う前記ゲート電極と、前記半導体層と前記ゲート電極との間に設けられ、前記半導体層の前記上面および前記下面ならびに前記一対の側面を覆う第３の絶縁膜とを有し、
    　さらに、前記半導体層の下方に所定の間隔をあけて設けられた第４の絶縁膜をさらに有する、請求項１０に記載の撮像装置。
  15. 　前記第４の絶縁膜は、前記半導体層の前記第３の幅よりも幅広に設けられている、請求項１４に記載の撮像装置。
  16. 　前記第４の絶縁膜は、前記半導体層の前記第３の幅よりも幅狭に設けられている、請求項１４に記載の撮像装置。
  17. 　前記ゲート電極は、前記第１半導体層との対向面側に、前記第４の絶縁膜よりも幅広な凸部を有する、請求項１５に記載の撮像装置。
  18. 　前記凸部の幅は、前記貫通配線の配線径よりも広い、請求項１７に記載の撮像装置。
  19. 　前記画素トランジスタは、前記第２半導体層の前記第１の面側に設けられ、前記第２半導体層の平面方向と略平行方向に延伸する前記半導体層の両端にソース領域およびドレイン領域を有し、
    　前記ソース領域および前記ドレイン領域の前記半導体層の直下に前記半導体層の側面と略同一の側面を有する犠牲層をさらに有する、請求項１０に記載の撮像装置。
  20. 　前記半導体層は前記延伸方向に対して略一定の幅を有する、請求項１９に記載の撮像装置。
  21. 　前記画素トランジスタとして増幅トランジスタと、リセットトランジスタと、選択トランジスタと、ＦＤ変換ゲイン切替トランジスタとを有している、請求項１に記載の撮像装置。
  22. 　前記増幅トランジスタ、前記リセットトランジスタ、前記選択トランジスタおよび前記ＦＤ変換ゲイン切替トランジスタはそれぞれ前記三次元構造を有している、請求項２１に記載の撮像装置。
  23. 　前記増幅トランジスタ、前記リセットトランジスタ、前記選択トランジスタおよび前記ＦＤ変換ゲイン切替トランジスタのうち、少なくとも前記増幅トランジスタのゲート電極は、前記第２半導体層の前記第１の面と、前記第１の面とは反対側に前記第１半導体層と対向する第２の面との間を貫通している、請求項２２に記載の撮像装置。
  24. 　前記増幅トランジスタは前記三次元構造を有し、
    　前記リセットトランジスタ、前記選択トランジスタおよび前記ＦＤ変換ゲイン切替トランジスタはプレーナー構造を有している、請求項２１に記載の撮像装置。
  25. 　光電変換部および前記光電変換部で発生した信号電荷が蓄積される電荷蓄積部を有する第１半導体層と、
    　前記第１半導体層に積層され、三次元構造を有すると共に、前記電荷蓄積部から前記信号電荷を読み出すトランジスタが設けられた第１の面を有する第２半導体層と、
    　前記電荷蓄積部と前記トランジスタのゲート電極とを直接接続する貫通配線と
    　を備えた受光素子。
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