TW202224171A - 攝像裝置及受光元件 - Google Patents

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中澤圭一
小島尚
今井慎一
金口時久
嵯峨幸一郎
徳弘快
平野嵩明
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日商索尼半導體解決方案公司
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Abstract

本揭示之一實施形態之攝像裝置具備：第1半導體層，其於每個像素具有光電轉換部、及累積由光電轉換部產生之信號電荷之電荷累積部；第2半導體層，其積層於第1半導體層，包含設有具備三維構造，且自電荷累積部讀出信號電荷之像素電晶體之第1面；及貫通配線，其將電荷累積部與像素電晶體之閘極電極直接連接。

Description

攝像裝置及受光元件
本揭示係關於一種具有三維構造之攝像裝置及受光元件。
例如，專利文獻1中，揭示有一種攝像元件，其將具有進行光電轉換之感測器像素之第1基板、及具有讀出電路之第2基板積層，該第1基板與第2基板藉由設置於層間絕緣膜內之貫通配線互相電性連接。 [先前技術文獻] [專利文獻]
專利文獻1：國際公開第2019/131965號
然而，如上述之三維構造之攝像元件中，謀求提高形成讀出電路之第2基板之面積效率。
期望提供一種可提高面積效率之攝像裝置。
本揭示之一實施形態之攝像裝置具備：第1半導體層，其於每個像素具有光電轉換部、及累積由光電轉換部產生之信號電荷之電荷累積部；第2半導體層，其積層於第1半導體層，包含設有具備三維構造，且自電荷累積部讀出信號電荷之像素電晶體之第1面；及貫通配線，其將電荷累積部與像素電晶體之閘極電極直接連接。
本揭示之一實施形態之受光元件具備：第1半導體層，其具有光電轉換部、及累積由光電轉換部產生之信號電荷之電荷累積部；第2半導體層，其積層於第1半導體層，包含設有具備三維構造，且自電荷累積部讀出信號電荷之電晶體之第1面；及貫通配線，其將電荷累積部與電晶體之閘極電極直接連接。
本揭示之一實施形態之攝像裝置及一實施形態之受光元件中，將設置於第1半導體層之電荷累積部，與設置於第2半導體層之具有三維構造之像素電晶體藉由貫通配線直接連接。藉此，削減第2半導體層之面內之像素電晶體以外之形成面積。
以下，針對本揭示之一實施形態，參照圖式詳細說明。以下之說明係本揭示之一具體例，本揭示並非限定於以下之態樣者。又，本揭示之各圖所示之各構成要素之配置或尺寸、尺寸比等，並非限定於該等者。另，說明之順序係如下所述。 1.第1實施形態(具有3塊基板之積層構造，將浮動擴散區與放大電晶體以貫通配線直接連接之攝像裝置之例1) 2.變化例 2-1.變化例1(第1基板側之構成之另一例) 2-2.變化例2(像素電晶體之構造之另一例1) 2-3.變化例3(像素電晶體之構造之另一例2) 2-4.變化例4(浮動擴散區與放大電晶體之連接方法之另一例) 2-5.變化例5(浮動擴散區與放大電晶體之連接方法之另一例) 2-6.變化例6(將浮動擴散區與放大電晶體連接之貫通配線之構造之另一例) 2-7.變化例7(像素電路內之電晶體間之連接方法之另一例) 2-8.變化例8(具有鰭(Fin)構造之電晶體之製造方法之例) 3.第2實施形態(具有3塊基板之積層構造，將浮動擴散區與放大電晶體以貫通配線直接連接之攝像裝置之例2) 4.變化例 4-1.變化例9(放大電晶體之構造之另一例1) 4-2.變化例10(放大電晶體之構造之另一例2) 4-3.變化例11(放大電晶體之構造之另一例3) 5.變化例12(平面構成之例1) 6.變化例13(平面構成之例2) 7.變化例14(平面構成之例3) 8.變化例15(於像素陣列部之中央部具有基板間之接觸部之例) 9.變化例16(具有平面型傳輸電晶體之例) 10.變化例17(對1個像素電路連接1個像素之例) 11.變化例18(像素分離部之構成例) 12.變化例19(浮動擴散區與放大電晶體之連接方法之另一例) 13.變化例20(將浮動擴散區與重設電晶體以貫通配線直接連接之例) 14.變化例21(使用多晶矽配線將相同電位之電晶體電性連接之例) 15.變化例22(將構成像素電路之複數個電晶體分開形成於積層之2個半導體層之例) 16.適用例(攝像系統) 17.應用例
＜1.第1實施形態＞ [攝像裝置1之功能構成] 圖1係顯示本揭示之第1實施形態之攝像裝置(攝像裝置1)之功能構成之一例之方塊圖。
圖1之攝像裝置1包含例如輸入部510A、列驅動部520、時序控制部530、像素陣列部540、行信號處理部550、圖像信號處理部560及輸出部510B。
像素陣列部540陣列狀重複配置有像素541。更具體而言，包含複數個像素之像素共用單元539為重複單位，其重複配置成包含列方向與行方向之陣列狀。另，本說明書中，為方便起見，有將列方向稱為H方向，將與列方向正交之行方向稱為V方向之情況。圖1之例中，1個像素共用單元539包含有4個像素(像素541A、541B、541C、541D)。像素541A、541B、541C、541D各自具有光電二極體PD(圖示於後述之圖6等)。像素共用單元539係共用1個像素電路(後述之圖4之像素電路210)之單位。換言之，於每4個像素(像素541A、541B、541C、541D)具有1個像素電路(後述之像素電路210)。藉由使該像素電路分時動作，而依序讀出像素541A、541B、541C、541D各者之像素信號。像素541A、541B、541C、541D例如以2列×2行配置。於像素陣列部540，與像素541A、541B、541C、541D一起設有複數條列驅動信號線542及複數條垂直信號線(行讀出線)543。列驅動信號線542驅動像素陣列部540中於列方向並排排列之複數個像素共用單元539各自所含之像素541。驅動像素共用單元539中於列方向並排排列之各像素。以下參照圖4詳細說明，但於像素共用單元539設置有複數個電晶體。為了分別驅動該等複數個電晶體，而於1個像素共用單元539連接有複數條列驅動信號線542。於垂直信號線(行讀出線)543連接有像素共用單元539。自像素共用單元539所含之像素541A、541B、541C、541D之各者經由垂直信號線(行讀出線)543讀出像素信號。
列驅動部520包含有例如決定用於進行像素驅動之列的位置之列位址控制部，換言之列解碼器部、與產生用以驅動像素541A、541B、541C、541D之信號之列驅動電路部。
行信號處理部550具備負載電路部，其連接於例如垂直信號線543，與像素541A、541B、541C、541D(像素共用單元539)形成源極隨耦電路。行信號處理部550亦可具有放大電路部，其將經由垂直信號線543自像素共用單元539讀出之信號放大。行信號處理部550亦可具有雜訊處理部。雜訊處理部中，例如將系統之雜訊位準自作為光電轉換之結果自像素共用單元539讀出之信號去除。
行信號處理部550具有例如類比數位轉換器(ADC)。類比數位轉換器中，將自像素共用單元539讀出之信號或經上述雜訊處理之類比信號轉換成數位信號。ADC包含例如轉換器部及計數器部。轉換器部中，將轉換對象之類比信號與其之比較對象之參照信號進行比較。計數器部中，計測直至轉換器部之比較結果反轉為止之時間。行信號處理部550亦可包含有進行掃描讀出行之控制之水平掃描電路部。
時序控制部530基於輸入至裝置之基準時脈信號或時序控制信號，向列驅動部520及行信號處理部550供給控制時序之信號。
圖像信號處理部560係對光電轉換之結果而得之資料，換言之，攝像裝置1之攝像動作之結果而得之資料實施各種信號處理之電路。圖像信號處理部560包含有例如圖像信號處理電路部及資料保持部。圖像信號處理部560亦可包含有處理器部。
圖像信號處理部560中執行之信號處理之一例為色調曲線修正處理，其於經AD轉換之攝像資料為拍攝昏暗被攝體之資料之情形時使之具有較多灰階，於經AD轉換之攝像資料為拍攝明亮被攝體之資料之情形時使之減少灰階。該情形時，期望將基於何種色調曲線來修正攝像資料之灰階，或將色調曲線之特性資料預先記憶於圖像信號處理部560之資料保持部。
輸入部510A係例如用以將上述基準時脈信號、時序控制信號及特性資料等自裝置外部輸入至攝像裝置1者。時序控制信號係例如垂直同步信號及水平同步信號等。特性資料係例如用以記憶於圖像信號處理部560之資料保持部者。輸入部510A包含有例如輸入端子511、輸入電路部512、輸入振幅變更部513、輸入資料轉換電路部514及電源供給部(未圖示)。
輸入端子511係用以輸入資料之外部端子。輸入電路部512係用以將輸入至輸入端子511之信號擷取至攝像裝置1之內部者。輸入振幅變更部513中，由輸入電路部512擷取之信號之振幅變更為容易於攝像裝置1之內部利用之振幅。輸入資料轉換電路部514中，變更輸入資料之資料行之排列。輸入資料轉換電路部514例如由串列並列轉換電路構成。該串列並列轉換電路中，將作為輸入資料接收到之串列信號轉換成並列信號。另，輸入部510A中，亦可省略輸入振幅變更部513及輸入資料轉換電路部514。電源供給部基於自外部供給至攝像裝置1之電源，供給設定為攝像裝置1之內部需要之各種電壓之電源。
將攝像裝置1與外部之記憶體器件連接時，亦可於輸入部510A設置有接收來自外部之記憶體器件之資料之記憶體介面電路。外部記憶體器件例如為快閃記憶體、SRAM(Static Random-Access Memory：靜態隨機存取記憶體)及DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)等。
輸出部510B將圖像資料輸出至裝置外部。該圖像資料為例如由攝像裝置1拍攝之圖像資料、及經圖像信號處理部560信號處理後之圖像資料等。輸出部510B包含例如輸出資料轉換電路部515、輸出振幅變更部516、輸出電路部517及輸出端子518。
輸出資料轉換電路部515例如由並列串列轉換電路構成，輸出資料轉換電路部515中，將於攝像裝置1內部使用之並列信號轉換成串列信號。輸出振幅變更部516變更攝像裝置1之內部使用之信號之振幅。變更後之振幅之信號變得容易於連接於攝像裝置1之外部之外部裝置中使用。輸出電路部517係將資料自攝像裝置1之內部輸出至裝置外部之電路，藉由輸出電路部517，驅動與輸出端子518連接之攝像裝置1外部之配線。輸出端子518中，自攝像裝置1將資料輸出至裝置外部。輸出部510B中，亦可省略輸出資料轉換電路部515及輸出振幅變更部516。
將攝像裝置1與外部之記憶體器件連接時，亦可於輸出部510B設置有將資料輸出至外部之記憶體器件之記憶體介面電路。外部之記憶體器件例如為快閃記憶體、SRAM及DRAM等。
[攝像裝置1之概略構成] 圖2及圖3係顯示攝像裝置1之概略構成之一例者。攝像裝置1具備3塊基板(第1基板100、第2基板200、第3基板300)。圖2係模式性顯示第1基板100、第2基板200及第3基板300各者之平面構成者，圖3係模式性顯示互相積層之第1基板100、第2基板200及第3基板300之剖面構成。圖3與沿圖2所示之III-III'線之剖面構成對應。攝像裝置1係將3塊基板(第1基板100、第2基板200、第3基板300)貼合而構成之三維構造之攝像裝置。第1基板100包含半導體層100S及配線層100T。第2基板200包含半導體層200S及配線層200T。第3基板300包含半導體層300S及配線層300T。此處，為方便起見，將第1基板100、第2基板200及第3基板300之各基板所含之配線及其周圍之層間絕緣膜合併稱為設置於各個基板(第1基板100、第2基板200及第3基板300)之配線層(100T、200T、300T)。第1基板100、第2基板200及第3基板300依序積層，沿積層方向依序配置有半導體層100S、配線層100T、半導體層200S、配線層200T、配線層300T及半導體層300S。針對第1基板100、第2基板200及第3基板300之具體構成於下文敘述。圖3所示之箭頭表示光L通往攝像裝置1之入射方向。本說明書中，為方便起見，以下之剖視圖中，有將攝像裝置1之光入射側稱為「下」、「下側」、「下方」，將與光入射側為相反側稱為「上」、「上側」、「上方」之情形。又，本說明書中，為方便起見，有對於具備半導體層與配線層之基板，將配線層之側稱為正面，將半導體層之側稱為背面之情形。另，說明書之記載不限於上述稱呼方法。攝像裝置1為例如光自具有光電二極體之第1基板100之背面側入射之背面照射型攝像裝置。
像素陣列部540及像素陣列部540所含之像素共用單元539皆使用第1基板100及第2基板200之兩者而構成。於第1基板100，設置有像素共用單元539具有之複數個像素541A、541B、541C、541D。該等像素541各自具有光電二極體(後述之光電二極體PD)及傳輸電晶體(後述之傳輸電晶體TR)。於第2基板200，設置有像素共用單元539具有之像素電路(後述之像素電路210)。像素電路讀出自像素541A、541B、541C、541D各者之光電二極體經由傳輸電晶體傳輸之像素信號，或將光電二極體重設。該第2基板200除了此種像素電路外，還具有於列方向延伸之複數條列驅動信號線542及於行方向延伸之複數條垂直信號線543。第2基板200進而具有於列方向延伸之電源線544(後述之電源線VDD等)。第3基板300具有例如輸入部510A、列驅動部520、時序控制部530、行信號處理部550、圖像信號處理部560及輸出部510B。列驅動部520於例如第1基板100、第2基板200及第3基板300之積層方向(以下，簡稱為積層方向)上，設置於一部分與像素陣列部540重疊之區域。更具體而言，列驅動部520於積層方向上，設置於與像素陣列部540之H方向之端部附近重疊之區域(圖2)。行信號處理部550於例如積層方向上，設置於一部分與像素陣列部540重疊之區域。更具體而言，行信號驅動部550於積層方向上，設置於與像素陣列部540之V方向之端部附近重疊之區域(圖2)。雖省略圖示，但輸入部510A及輸出部510B可配置於第3基板300以外之部分，亦可配置於例如第2基板200。或者，亦可於第1基板100之背面(光入射面)側設置輸入部510A及輸出部510B。另，有時亦將設置於上述第2基板200之像素電路以其他稱呼稱為像素電晶體電路、像素電晶體群、像素電晶體、像素讀出電路或讀出電路。本說明書中，使用像素電路之稱呼。
第1基板100與第2基板200藉由例如貫通電極(後述之圖6之貫通電極120E、121E)電性連接。第2基板200與第3基板300例如經由接點部201、202、301、302電性連接。於第2基板200設置有接點部201、202，於第3基板300設置有接點部301、302。第2基板200之接點部201與第3基板300之接點部301相接，第2基板200之接點部202與第3基板300之接點部302相接。第2基板200具有設置有複數個接點部201之接點區域201R、與設置有複數個接點部202之接點區域202R。第3基板300具有設置有複數個接點部301之接點區域301R、與設置有複數個接點部302之接點區域302R。接點區域201R、301R於積層方向上，設置於像素陣列部540與列驅動部520之間(圖3)。換言之，接點區域201R、301R設置於例如列驅動部520(第3基板300)與像素陣列部540(第2基板200)於積層方向重疊之區域，或其附近區域。接點區域201R、301R配置於例如此等區域中之H方向之端部(圖2)。第3基板300中，例如於列驅動部520之一部分，具體而言，與列驅動部520之H方向之端部重疊之位置，設置有接點區域301R(圖2、圖3)。接點部201、301係例如將設置於第3基板300之列驅動部520與設置於第2基板200之列驅動信號線542連接者。接點部201、301例如亦可將設置於第3基板300之輸入部510A與電源線544及基準電位線(後述之基準電位線VSS)連接。接點區域202R、302R於積層方向上，設置於像素陣列部540與行信號驅動部550之間(圖3)。換言之，接點區域202R、302R設置於例如行信號處理部550(第3基板300)與像素陣列部540(第2基板200)於積層方向重疊之區域，或其附近區域。接點區域202R、302R配置於例如此等區域中之V方向之端部(圖2)。第3基板300中，例如於行信號處理部550之一部分，具體而言，與行信號處理部550之V方向之端部重疊之位置，設置有接點區域302R(圖2、圖3)。接點部202、302係例如用以將自像素陣列部540具有之複數個像素共用單元539各者輸出之像素信號(與光電二極體之光電轉換之結果產生之電荷量對應之信號)與設置於第3基板300之行信號處理部550連接者。像素信號自第2基板200發送至第3基板300。
圖3如上所述係攝像裝置1之剖視圖之一例。第1基板100、第2基板200、第3基板300經由配線層100T、200T、300T電性連接。例如，攝像裝置1具有將第2基板200與第3基板300電性連接之電性連接部。具體而言，由以導電材料形成之電極形成接點部201、202、301、302。導電材料以例如銅(Cu)、鋁(Al)、金(Au)等之金屬材料形成。接點區域201R、202R、301R、302R可藉由例如將作為電極形成之配線彼此直接接合，將第2基板與第3基板電性連接，而輸入及/或輸出第2基板200與第3基板300之信號。
將第2基板200與第3基板300電性連接之電性連接部可設置於期望之部位。例如，如圖3中作為接點區域201R、202R、301R、302R所述，亦可設置於積層方向上與像素陣列部540重疊之區域。又，亦可將電性連接部設置於積層方向上不與像素陣列部540重疊之區域。具體而言，亦可設置於積層方向上與配置於像素陣列部540外側之周邊部重疊之區域。
於第1基板100及第2基板200，設有例如連接孔部H1、H2。連接孔部H1、H2貫通第1基板100及第2基板200(圖3)。連接孔部H1、H2設置於像素陣列部540(或與像素陣列部540重疊之部分)之外側(圖2)。例如，連接孔部H1於H方向上配置於較像素陣列部540更外側，連接孔部H2於V方向上配置於較像素陣列部540更外側。例如，連接孔部H1到達設置於第3基板300之輸入部510A，連接孔部H2到達設置於第3基板300之輸出部510B。連接孔部H1、H2可為空洞，亦可於至少一部分包含導電材料。例如，具有將接合線連接於作為輸入部510A及/或輸出部510B形成之電極之構成。或者，具有將作為輸入部510A及/或輸出部510B形成之電極與設置於連接孔部H1、H2之導電材料連接之構成。設置於連接孔部H1、H2之導電材料亦可嵌入於連接孔部H1、H2之一部分或全部，導電材料亦可形成於連接孔部H1、H2之側壁。
另，圖3中設為於第3基板300設有輸入部510A、輸出部510B之構造，但不限定於此。例如，亦可藉由經由配線層200T、300T將第3基板300之信號送至第2基板200，而將輸入部510A及/或輸出部510B設置於第2基板200。同樣地，亦可藉由經由配線層100T、200T將第2基板200之信號送至第1基板100，而將輸入部510A及/或輸出部510B設置於第1基板100。
圖4係顯示像素共用單元539之構成之一例之等效電路圖。像素共用單元539包含複數個像素541(圖4中，顯示像素541A、541B、541C、541D之4個像素541)、連接於該等複數個像素541之1個像素電路210、及連接於像素電路210之垂直信號線543。像素電路210包含例如4個電晶體，具體而言為放大電晶體AMP、選擇電晶體SEL、重設電晶體RST及FD轉換增益切換電晶體FDG。如上所述，像素共用單元539藉由使1個像素電路210分時動作，而將像素共用單元539所含之4個像素541(像素541A、541B、541C、541D)各者之像素信號依序輸出至垂直信號線543。於複數個像素541連接有1個像素電路210，將該複數個像素541之像素信號藉由1個像素電路210分時輸出之態樣稱為「複數個像素541共用1個像素電路210」。
像素541A、541B、541C、541D具有互相共通之構成要素。以下，為了互相區分像素541A、541B、541C、541D之構成要素，而於像素541A之構成要素之符號末尾賦予識別編號1，於像素541B之構成要素之符號末尾賦予識別編號2，於像素541C之構成要素之符號末尾賦予識別編號3，於像素541D之構成要素之符號末尾賦予識別編號4。無需互相區分像素541A、541B、541C、541D之構成要素之情形時，省略像素541A、541B、541C、541D之構成要素之符號末尾之識別編號。
像素541A、541B、541C、541D具有例如光電二極體PD、與光電二極體PD電性連接之傳輸電晶體TR、及電性連接於傳輸電晶體TR之浮動擴散區FD。光電二極體PD(PD1、PD2、PD3、PD4)中，陰極電性連接於傳輸電晶體TR之源極，陽極電性連接於基準電位線(例如接地)。光電二極體PD將入射之光進行光電轉換，產生與其受光量對應之電荷。傳輸電晶體TR(傳輸電晶體TR1、TR2、TR3、TR4)例如為n型CMOS(Complementary Metal Oxide Semiconductor：互補金屬氧化物半導體)電晶體。傳輸電晶體TR中，汲極電性連接於浮動擴散區FD，閘極電性連接於驅動信號線。該驅動信號線係連接於1個像素共用單元539之複數條列驅動信號線542(參照圖1)中之一部分。傳輸電晶體TR將光電二極體PD中產生之電荷傳輸至浮動擴散區FD。浮動擴散區FD(浮動擴散區FD1、FD2、FD3、FD4)為形成於p型半導體層中之n型擴散層區域。浮動擴散區FD為暫時保持自光電二極體PD傳輸之電荷之電荷保持機構，且為產生與其電荷量對應之電壓之電荷-電壓轉換機構。
1個像素共用單元539所含之4個浮動擴散區FD(浮動擴散區FD1、FD2、FD3、FD4)互相電性連接，且電性連接於放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極。FD轉換增益切換電晶體FDG之汲極連接於重設電晶體RST之源極，FD轉換增益切換電晶體FDG之閘極連接於驅動信號線。該驅動信號線係連接於1個像素共用單元539之複數條列驅動信號線542中之一部分。重設電晶體RST之汲極連接於電源線VDD，重設電晶體RST之閘極連接於驅動信號線。該驅動信號線係連接於1個像素共用單元539之複數條列驅動信號線542中之一部分。放大電晶體AMP之閘極連接於浮動擴散區FD，放大電晶體AMP之汲極連接於電源線VDD，放大電晶體AMP之源極連接於選擇電晶體SEL之汲極。選擇電晶體SEL之源極連接於垂直信號線543，選擇電晶體SEL之閘極連接於驅動信號線。該驅動信號線係連接於1個像素共用單元539之複數條列驅動信號線542中之一部分。
若傳輸電晶體TR為接通狀態，則傳輸電晶體TR將光電二極體PD之電荷傳輸至浮動擴散區FD。傳輸電晶體TR之閘極(傳輸閘極TG)包含例如所謂縱型電極，如後述之圖6所示，自半導體層(後述之圖6之半導體層100S)之正面延伸設置至到達PD之深度。重設電晶體RST將浮動擴散區FD之電位重設為特定電位。若重設電晶體RST為接通狀態，則將浮動擴散區FD之電位重設為電源線VDD之電位。選擇電晶體SEL控制自像素電路210輸出像素信號之時序。放大電晶體AMP產生與保持於浮動擴散區FD之電荷位準相應之電壓之信號，作為像素信號。放大電晶體AMP經由選擇電晶體SEL連接於垂直信號線543。該放大電晶體AMP於行信號處理部550中，與連接於垂直信號線543之負載電路部(參照圖1)一起構成源極隨耦器。若選擇電晶體SEL為接通狀態，則放大電晶體AMP將浮動擴散區FD之電壓經由垂直信號線543輸出至行信號處理部550。重設電晶體RST、放大電晶體AMP及選擇電晶體SEL例如為N型CMOS電晶體。
FD轉換增益切換電晶體FDG於變更浮動擴散區FD之電荷-電壓轉換之增益時使用。一般而言，於昏暗處之攝影時，像素信號較小。基於Q=CV，進行電荷電壓轉換時，若浮動擴散區FD之電容(FD電容C)較大，則由放大電晶體AMP轉換成電壓時之V變小。另一方面，於明亮處，因像素信號較大，故若不增大FD電容C，則於浮動擴散區FD中，無法接收完光電二極體PD之電荷。再者，為了不使由放大電晶體AMP轉換成電壓時之V過大(換言之，為了變小)，必須增大FD電容C。鑑於該等情況，將FD轉換增益切換電晶體FDG設為接通時，由於增加FD轉換增益切換電晶體FDG部分之閘極電容，故全體之FD電容C變大。另一方面，將FD轉換增益切換電晶體FDG設為斷開時，全體之FD電容C變小。如此，藉由對FD轉換增益切換電晶體FDG進行接通斷開切換，使FD電容C可變，而可切換轉換效率。FD轉換增益切換電晶體FDG例如為N型CMOS電晶體。
另，亦可為不設置FD轉換增益切換電晶體FDG之構成。此時，例如像素電路210例如以放大電晶體AMP、選擇電晶體SEL及重設電晶體RST之3個電晶體構成。像素電路210具有例如放大電晶體AMP、選擇電晶體SEL、重設電晶體RST及FD轉換增益切換電晶體FDG等像素電晶體之至少一者。
選擇電晶體SEL亦可設置於電源線VDD與放大電晶體AMP之間。該情形時，重設電晶體RST之汲極電性連接於電源線VDD及選擇電晶體SEL之汲極。選擇電晶體SEL之源極電性連接於放大電晶體AMP之汲極，選擇電晶體SEL之閘極電性連接於列驅動信號線542(參照圖1)。放大電晶體AMP之源極(像素電路210之輸出端)電性連接於垂直信號線543，放大電晶體AMP之閘極電性連接於重設電晶體RST之源極。另，雖省略圖示，但共用1個像素電路210之像素541之數亦可為4以外。例如，亦可由2個或8個像素541共用1個像素電路210。
圖5係顯示複數個像素共用單元539與垂直信號線543之連接態樣之一例者。例如，於行方向排列之4個像素共用單元539被分成4個組群，於該等4個組群之各者連接有垂直信號線543。圖5中為了使說明簡化，而顯示4個組群各自具有1個像素共用單元539之例，但4個組群亦可各自包含複數個像素共用單元539。如此，攝像裝置1中，可將於行方向排列之複數個像素共用單元539分成包含1個或複數個像素共用單元539之組群。例如，於該等組群之各者，連接有垂直信號線543及行信號處理部550，可自各個組群同時讀出像素信號。或者，攝像裝置1中，亦可於在行方向排列之複數個像素共用單元539連接1條垂直信號線543。此時，自連接於1條垂直信號線543之複數個像素共用單元539分時依序讀出像素信號。
[攝像裝置1之具體構成] 圖6係顯示攝像裝置1之第1基板100、第2基板200及第3基板300之相對於主面垂直之方向之剖面構成之一例者。圖6係為了容易理解構成要素之位置關係而模式性顯示者，亦可與實際之剖面不同。攝像裝置1中，依序積層有第1基板100、第2基板200及第3基板300。攝像裝置1進而於第1基板100之背面側(光入射面側)具有受光透鏡401。亦可於受光透鏡401與第1基板100之間設置有彩色濾光片層(未圖示)。受光透鏡401設置於例如像素541A、541B、541C、541D各者。攝像裝置1為例如背面照射型攝像裝置。攝像裝置1具有配置於中央部之像素陣列部540、與配置於像素陣列部540之外側之周邊部540B。
第1基板100自受光透鏡401側起，依序具有絕緣膜111、固定電荷膜112、半導體層100S及配線層100T。半導體層100S由例如矽基板構成。半導體層100S例如於正面(配線層100T側之面)之一部分及其附近，具有p井層115，於此以外之區域(較p井層115深之區域)，具有n型半導體區域114。例如，由該n型半導體區域114及p井層115構成pn接合型光電二極體PD。p井層115為p型半導體區域。
圖7A係顯示第1基板100之平面構成之一例者。圖7A主要顯示出第1基板100之像素分離部117、光電二極體PD、浮動擴散區FD、VSS接點區域118及傳輸電晶體TR之平面構成。使用圖6與圖7A，針對第1基板100之構成進行說明。
於半導體層100S之正面附近，設有浮動擴散區FD及VSS接點區域118。浮動擴散區FD由設置於p井層115內之n型半導體區域構成。像素541A、541B、541C、541D各者之浮動擴散區FD(浮動擴散區FD1、FD2、FD3、FD4)例如互相接近設置於像素共用單元539之中央部(圖7A)。細節於下文敘述，但該像素共用單元539所含之4個浮動擴散區(浮動擴散區FD1、FD2、FD3、FD4)於第1基板100內(更具體而言，配線層100T內)，經由電性連接機構(後述之焊墊部120)互相電性連接。再者，浮動擴散區FD經由電性機構(後述之貫通電極120E)自第1基板連接至第2基板200(更具體而言，自配線層100T連接至配線層200T)。第2基板200(更具體而言，配線層200T之內部)中，藉由該電性機構，將浮動擴散區FD電性連接於放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極。
VSS接點區域118係電性連接於基準電位線VSS之區域，與浮動擴散區FD隔開配置。例如，像素541A、541B、541C、541D中，於各像素之V方向之一端配置有浮動擴散區FD，於另一端配置有VSS接點區域118(圖7A)。VSS接點區域118由例如p型半導體區域構成。VSS接點區域118連接於例如接地電位或固定電位。藉此，對半導體層100S供給基準電位。
於第1基板100，與光電二極體PD、浮動擴散區FD及VSS接點區域118一起設有傳輸電晶體TR。該光電二極體PD、浮動擴散區FD、VSS接點區域118及傳輸電晶體TR設置於像素541A、541B、541C、541D各者。傳輸電晶體TR設置於半導體層100S之正面側(與光入射面側為相反側，第2基板200側)。傳輸電晶體TR具有傳輸閘極TG。傳輸閘極TG包含例如與半導體層100S之正面對向之水平部分TGb、與設置於半導體層100S內之垂直部分TGa。垂直部分TGa於半導體層100S之厚度方向延伸。垂直部分TGa之一端與水平部分TGb相接，另一端設置於n型半導體區域114內。藉由將傳輸電晶體TR設為由此種縱型電晶體構成，而不易產生像素信號之傳輸不良，可提高像素信號之讀出效率。
傳輸閘極TG之水平部分TGb自與垂直部分TGa對向之位置，在例如H方向上朝向像素共用單元539之中央部延伸(圖7A)。藉此，可使到達傳輸閘極TG之貫通電極(後述之貫通電極TGV)之H方向之位置靠近與浮動擴散區FD、VSS接點區域118連接之貫通電極(後述之貫通電極120E、121E)之H方向之位置。例如，設置於第1基板100之複數個像素共用單元539具有彼此相同之構成(圖7A)。
於半導體層100S，設有將像素541A、541B、541C、541D互相分離之像素分離部117。像素分離部117於半導體層100S之法線方向(相對於半導體層100S之正面垂直之方向)延伸而形成。像素分離部117以將像素541A、541B、541C、541D相互隔開之方式設置，具有例如格柵狀之平面形狀(圖7A、圖7B)。像素分離部117例如將像素541A、541B、541C、541D互相電性及光學性分離。像素分離部117包含例如遮光膜117A及絕緣膜117B。對遮光膜117A使用例如鎢(W)等。絕緣膜117B設置於遮光膜117A與p井層115或n型半導體區域114之間。絕緣膜117B由例如氧化矽(SiO)構成。像素分離部117具有例如FTI(Full Trench Isolation：全溝渠隔離)構造，貫通半導體層100S。雖未圖示，但像素分離部117不限於貫通半導體層100S之FTI構造。例如，亦可為不貫通半導體層100S之DTI (Deep Trench Isolation：深溝渠隔離)構造。像素分離部117於半導體層100S之法線方向延伸，形成於半導體層100S之一部分區域。
於半導體層100S，設有例如第1釘札區域113及第2釘札區域116。第1釘札區域113設置於半導體層100S之背面附近，配置於n型半導體區域114與固定電荷膜112之間。第2釘札區域116設置於像素分離部117之側面，具體而言，設置於像素分離部117與p井層115或n型半導體區域114之間。第1釘札區域113及第2釘札區域116由例如p型半導體區域構成。
於半導體層100S與絕緣膜111之間，設有具有負的固定電荷之固定電荷膜112。藉由固定電荷膜112感應之電場，而於半導體層100S之受光面(背面)側之界面，形成電洞蓄積層之第1釘札區域113。藉此，抑制因半導體層100S之受光面側之界面態所致之暗電流之產生。固定電荷膜112由例如具有負的固定電荷之絕緣膜形成。作為具有該負的固定電荷之絕緣膜之材料，列舉例如氧化鉿、氧化鋯、氧化鋁、氧化鈦或氧化鉭。
於固定電荷膜112與絕緣膜111之間，設有遮光膜117A。該遮光膜117A亦可與構成像素分離部117之遮光膜117A連續設置。該固定電荷膜112與絕緣膜111之間之遮光膜117A例如選擇性設置於與半導體層100S內之像素分離部117對向之位置。絕緣膜111以覆蓋該遮光膜117A之方式設置。絕緣膜111由例如氧化矽構成。
設置於半導體層100S與第2基板200之間之配線層100T自半導體層100S側起，依序具有層間絕緣膜119、焊墊部120、121、鈍化膜122、層間絕緣膜123及接合膜124。傳輸閘極TG之水平部分TGb設置於例如該配線層100T。層間絕緣膜119遍及半導體層100S之正面整面設置，與半導體層100S相接。層間絕緣膜119由例如氧化矽膜構成。另，配線層100T之構成不限於上述者，只要為具有配線與絕緣膜之構成即可。
圖7B與圖7A所示之平面構成一起顯示出焊墊部120、121之構成。焊墊部120、121設置於層間絕緣膜119上之選擇性區域。焊墊部120係用以將像素541A、541B、541C、541D各自之浮動擴散區FD(浮動擴散區FD1、FD2、FD3、FD4)互相連接者。焊墊部120例如於每像素共用單元539，俯視時配置於像素共用單元539之中央部(圖7B)。該焊墊部120以跨越像素分離部117之方式設置，與浮動擴散區FD1、FD2、FD3、FD4各者之至少一部分重疊配置(圖6、圖7B)。具體而言，焊墊部120相對於共用像素電路210之複數個浮動擴散區FD(浮動擴散區FD1、FD2、FD3、FD4)各者之至少一部分、與形成於共用該像素電路210之複數個光電二極體PD(光電二極體PD1、PD2、PD3、PD4)之間之像素分離部117之至少一部分，形成於與相對於半導體層100S之正面垂直之方向重疊之區域。於層間絕緣膜119，設有用以將焊墊部120與浮動擴散區FD1、FD2、FD3、FD4電性連接之連接通孔120C。連接通孔120C設置於像素541A、541B、541C、541D之各者。例如，藉由於連接通孔120C嵌入焊墊部120之一部分，而使焊墊部120與浮動擴散區FD1、FD2、FD3、FD4電性連接。
焊墊部121係用以將複數個VSS接點區域118互相連接者。例如，設置於V方向上相鄰之一像素共用單元539之像素541C、541D之VSS接點區域118、與設置於另一像素共用單元539之像素541A、541B之VSS接點區域118藉由焊墊部121電性連接。焊墊部121例如以跨越像素分離部117之方式設置，與該等4個VSS接點區域118各者之至少一部分重疊配置。具體而言，焊墊部121相對於複數個VSS接點區域118各者之至少一部分、與形成於該等複數個VSS接點區域118之間之像素分離部117之至少一部分，形成於與相對於半導體層100S之正面垂直之方向重疊之區域。於層間絕緣膜119，設有用以將焊墊部121與VSS接點區域118電性連接之連接通孔121C。連接通孔121C設置於像素541A、541B、541C、541D之各者。例如，藉由於連接通孔121C嵌入焊墊部121之一部分，而將焊墊部121與VSS接點區域118電性連接。例如，於V方向排列之複數個像素共用單元539各者之焊墊部120及焊墊部121於H方向上配置於大致相同位置(圖7B)。
藉由設置焊墊部120，而於晶片全體，可減少用以自各浮動擴散區FD連接至像素電路210(例如放大電晶體AMP之閘極電極)之配線。同樣地，藉由設置焊墊部121，而於晶片全體中，可減少向各VSS接點區域118供給電位之配線。藉此，可縮小晶片整體之面積，抑制經細微化之像素中配線間之電性干涉，及/或因零件件數削減而削減成本等。
焊墊部120、121可設置於第1基板100、第2基板200之期望位置。具體而言，可將焊墊部120、121設置於配線層100T、半導體層200S之絕緣區域212之任一者。設置於配線層100T之情形時，亦可使焊墊部120、121與半導體層100S直接接觸。具體而言，亦可為焊墊部120、121與浮動擴散區FD及/或VSS接點區域118各者之至少一部分直接連接之構成。又，亦可為自連接於焊墊部120、121之浮動擴散區FD及/或VSS接點區域118之各者設置連接通孔120C、121C，於配線層100T、半導體層200S之絕緣區域212之期望位置設置焊墊部120、121之構成。
尤其，將焊墊部120、121設置於配線層100T之情形時，可減少半導體層200S之絕緣區域212中連接於浮動擴散區FD及/或VSS接點區域118之配線。藉此，可削減形成像素電路210之第2基板200中，用以形成自浮動擴散區FD連接於像素電路210用之貫通配線之絕緣區域212之面積。因此，可較大地確保形成像素電路210之第2基板200之面積。藉由確保像素電路210之面積，而可較大地形成像素電晶體，有助於雜訊減低等而提高畫質。
尤其，於對像素分離部117使用FTI構造之情形時，由於浮動擴散區FD及/或VSS接點區域118較佳設置於各像素541，故藉由使用焊墊部120、121之構成，而可大幅削減連接第1基板100與第2基板200之配線。
又，如圖7B，例如供連接複數個浮動擴散區FD之焊墊部120、與供連接複數個VSS接點區域118之焊墊部121於V方向上直線狀交替配置。又，焊墊部120、121形成於由複數個光電二極體PD、複數個傳輸閘極TG或複數個浮動擴散區FD包圍之位置。藉此，形成複數個元件之第1基板100中，可自由配置浮動擴散區FD與VSS接點區域118以外之元件，可謀求晶片整體之佈局之效率化。又，可確保形成於各像素共用單元539之元件之佈局之對稱性，抑制各像素541之特性偏差。
焊墊部120、121由例如多晶矽(Poly Si)，更具體而言，由添加有雜質之摻雜多晶矽構成。焊墊部120、121較佳為由多晶矽、鎢(W)、鈦(Ti)及氮化鈦(TiN)等耐熱性較高之導電性材料構成。藉此，將第2基板200之半導體層200S貼合於第1基板100後，可形成像素電路210。以下，針對該理由進行說明。另，以下之說明中，將使第1基板100與第2基板200之半導體層200S貼合後，形成像素電路210之方法稱為第1製造方法。
此處，亦可考慮於第2基板200形成像素電路210後，將其貼合於第1基板100(以下稱為第2製造方法)。該第2製造方法中，於第1基板100之正面(配線層100T之正面)及第2基板200之正面(配線層200T之正面)之各者，預先形成電性連接用電極。若將第1基板100與第2基板200貼合，則與此同時，形成於第1基板100正面與第2基板200正面之各者之電性連接用電極彼此接觸。藉此，於第1基板100所含之配線與第2基板200所含之配線之間形成電性連接。因此，藉由設為使用第2製造方法之攝像裝置1之構成，例如可根據第1基板100與第2基板200各者之構成，使用適當之製程而製造，可製造高品質、高性能之攝像裝置。
此種第2製造方法中，將第1基板100與第2基板200貼合時，有時會因貼合用製造裝置而產生對位誤差。又，第1基板100及第2基板200具有例如直徑數十cm左右之大小，但將第1基板100與第2基板200貼合時，有於該第1基板100、第2基板200各部之微觀區域，發生基板伸縮之虞。該基板之伸縮起因於基板彼此接觸之時序略微偏差。有時因此種第1基板100及第2基板200之伸縮，而於形成於第1基板100正面及第2基板200正面各者之電性連接用電極之位置產生誤差。第2製造方法中，較佳為事先採取對策，即使產生此種誤差，亦使第1基板100及第2基板200各者之電極彼此接觸。具體而言，考慮到上述誤差而預先增大第1基板100及第2基板200之電極之至少一者，較佳為兩者。因此，若使用第2製造方法，則例如形成於第1基板100或第2基板200正面之電極之大小(基板平面方向之大小)大於自第1基板100或第2基板200之內部於厚度方向延伸至正面之內部電極之大小。
另一方面，藉由以耐熱性導電材料構成焊墊部120、121，而可使用上述第1製造方法。第1製造方法中，形成包含光電二極體PD及傳輸電晶體TR等之第1基板100後，將該第1基板100與第2基板200(半導體層2000S)貼合。此時，第2基板200為未形成構成像素電路210之主動元件及配線層等之圖案之狀態。由於第2基板200為形成圖案前之狀態，故假設將第1基板100與第2基板200貼合時，即使於該貼合位置產生誤差，亦不會因該貼合誤差，而於第1基板100之圖案與第2基板200之圖案之間之對位產生誤差。其原因在於，第2基板200之圖案係於將第1基板100與第2基板200貼合後才形成。另，於第2基板形成圖案時，例如於用以形成圖案之曝光裝置中，一面將形成於第1基板之圖案設為對位之對象一面形成圖案。根據上述理由，第1基板100與第2基板200之貼合位置之誤差於第1製造方法中，於製造攝像裝置1之方面不成問題。根據同樣理由，起因於以第2製造方法產生之基板之伸縮之誤差於第1製造方法中，於製造攝像裝置1之方面亦不成問題。
第1製造方法中，如此將第1基板100與第2基板200(半導體層200S)貼合後，於第2基板200上形成主動元件。其後，形成貫通電極120E、121E及貫通電極TGV(圖6)。該貫通電極120E、121E、TGV之形成例如自第2基板200之上方，使用曝光裝置之縮小投影曝光，形成貫通電極之圖案。由於使用縮小曝光投影，故假設即使於第2基板200與曝光位置之對位產生誤差，該誤差之大小於第2基板200中，亦僅為上述第2製造方法之誤差之數分之一(縮小曝光投影倍率之倒數)。因此，藉由設為使用第1製造方法之攝像裝置1之構成，而使形成於第1基板100與第2基板200各者之元件彼此之對位變容易，可製造高品質、高性能之攝像裝置。
使用此種第1製造方法製造之攝像裝置1具有與以第2製造方法製造之攝像裝置不同之特徵。具體而言，藉由第1製造方法製造之攝像裝置1中，例如貫通電極120E、121E、TGV自第2基板200到達第1基板100為大致恆定之粗細(基板平面方向之大小)。或者，貫通電極120E、121E、TGV具有錐形狀時，具有恆定傾斜度之錐形狀。具有此種貫通電極120E、121E、TGV之攝像裝置1易於將像素541細微化。
此處，若藉由第1製造方法製造攝像裝置1，則將第1基板100與第2基板200(半導體層200S)貼合後，於第2基板200形成主動元件，故形成主動元件時需要之加熱處理之影響亦波及第1基板100。因此，如上所述，較佳為對設置於第1基板100之焊墊部120、121使用耐熱性較高之導電材料。例如，較佳為對焊墊部120、121使用熔點高於第2基板200之配線層200T所含之配線材之至少一部分(即耐熱性高)之材料。例如，對焊墊部120、121使用摻雜多晶矽、鎢、鈦或氮化鈦等耐熱性高之導電材。藉此，可使用上述第1製造方法製造攝像裝置1。
鈍化膜122例如以覆蓋焊墊部120、121之方式，遍佈半導體層100S之正面整面設置(圖6)。鈍化膜122由例如氮化矽(SiN)膜構成。層間絕緣膜123隔著鈍化膜122覆蓋焊墊部120、121。該層間絕緣膜123例如遍佈半導體層100S之正面整面設置。層間絕緣膜123由例如氧化矽(SiO)膜構成。接合膜124設置於第1基板100(具體而言，配線層100T)與第2基板200之接合面。即，接合膜124與第2基板200相接。該接合膜124遍佈第1基板100之主面整面設置。接合膜124由例如氮化矽膜或氧化矽膜構成。
受光透鏡401例如隔著固定電荷膜112及絕緣膜111與半導體層100S對向(圖6)。受光透鏡401設置於例如與像素541A、541B、541C、541D各者之光電二極體PD對向之位置。
第2基板200自第1基板100側起，依序具有半導體層200S及配線層200T。半導體層200S例如包含矽基板而構成。半導體層200S中，遍及厚度方向設有井區域211。井區域211例如為p型半導體區域。於第2基板200，設有配置於每一像素共用單元539之像素電路210。該像素電路210設置於例如半導體層200S之正面側(配線層200T側)。攝像裝置1中，以第2基板200之背面側(半導體層200S側)朝向第1基板100之正面側(配線層100T側)之方式，將第2基板200貼合於第1基板100。即，第2基板200以面對背(face to back)貼合於第1基板100。
圖8、圖9～圖12係模式性顯示第2基板200之平面構成之一例。圖8中顯示設置於半導體層200S之正面附近之像素電路210之構成。圖9係模式性顯示配線層200T(具體而言，後述之第1配線層W1)與連接於配線層200T之半導體層200S及第1基板100之各部之構成。圖10～圖12係顯示配線層200T之平面構成之一例。以下，與圖6一起，使用圖8、圖9～圖12，針對第2基板200之構成進行說明。圖8及圖9中，以虛線表示光電二極體PD之外形(像素分離部117與光電二極體PD之邊界)，以點線表示與構成像素電路210之各電晶體之閘極電極重疊之部分之半導體層200S與元件分離區域213或絕緣區域212之邊界。於與放大電晶體AMP之閘極電極重疊之部分，於通道寬度方向之一側，設有半導體層200S與元件分離區域213之邊界、及元件分離區域213與絕緣區域212之邊界。
於第2基板200，設有將半導體層200S分斷之絕緣區域212、與設置於半導體層200S之厚度方向之一部分之元件分離區域213(圖6)。例如，於設置於H方向上相鄰之2個像素電路210之間之絕緣區域212，配置有連接於該等2個像素電路210之2個像素共用單元539之貫通電極120E、121E及貫通電極TGV(貫通電極TGV1、TGV2、TGV3、TGV4)(圖9)。
絕緣區域212具有與半導體層200S之厚度大致相同之厚度(圖6)。半導體層200S藉由該絕緣區域212分斷。於該絕緣區域212，配置有貫通電極120E、121E及貫通電極TGV。絕緣區域212由例如氧化矽構成。
貫通電極120E、121E於厚度方向貫通絕緣區域212而設置。貫通電極120E、121E之上端連接於配線層200T之配線(後述之第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4)。該貫通電極120E、121E貫通絕緣區域212、接合膜124、層間絕緣膜123及鈍化膜122而設置，其下端連接於焊墊部120、121(圖6)。貫通電極120E係用以將焊墊部120與像素電路210電性連接者。即，藉由貫通電極120E，將第1基板100之浮動擴散區FD電性連接於第2基板200之像素電路210。貫通電極121E係用以將焊墊部121與配線層200T之基準電位線VSS電性連接者。即，藉由貫通電極121E，將第1基板100之VSS接點區域118電性連接於第2基板200之基準電位線VSS。
貫通電極TGV於厚度方向貫通絕緣區域212而設置。貫通電極TGV之上端連接於配線層200T之配線。該貫通電極TGV貫通絕緣區域212、接合膜124、層間絕緣膜123、鈍化膜122及層間絕緣膜119而設置，其下端連接於傳輸閘極TG(圖6)。此種貫通電極TGV係用以將像素541A、541B、541C、541D各者之傳輸閘極TG(傳輸閘極TG1、TG2、TG3、TG4)與配線層200T之配線(列驅動信號線542之一部分，具體而言，後述之圖11之配線TRG1、TRG2、TRG3、TRG4)電性連接者。即，藉由貫通電極TGV，將第1基板100之傳輸閘極TG電性連接於第2基板200之配線TRG，對傳輸電晶體TR(傳輸電晶體TR1、TR2、TR3、TR4)各者發送驅動信號。
絕緣區域212係用以將用以電性連接第1基板100與第2基板200之上述貫通電極120E、121E及貫通電極TGV與半導體層200S絕緣設置之區域。例如，於設置於H方向上相鄰之2個像素電路210(像素共用單元539)之間之絕緣區域212，配置有連接於該等2個像素電路210之貫通電極120E、121E及貫通電極TGV(貫通電極TGV1、TGV2、TGV3、TGV4)。絕緣區域212例如於V方向延伸設置(圖8、圖9)。此處，藉由設法對傳輸閘極TG之水平部分TGb之配置下功夫，而與垂直部分TGa之位置相比，以貫通電極TGV之H方向之位置靠近貫通電極120E、121E之H方向之位置之方式配置(圖7A、圖9)。例如，貫通電極TGV於H方向上配置於與貫通電極120E、121E大致相同之位置。藉此，可在於V方向延伸之絕緣區域212，匯總設置貫通電極120E、121E及貫通電極TGV。作為另一配置例，亦可考慮僅在與垂直部分TGa重疊之區域設置水平部分TGb。該情形時，於垂直部分TGa之大致正上方形成貫通電極TGV，例如於各像素541之H方向及V方向之大致中央部配置貫通電極TGV。此時，貫通電極TGV之H方向之位置與貫通電極120E、121E之H方向之位置大幅偏移。為了與接近之半導體層200S電性絕緣，而於貫通電極TGV及貫通電極120E、121E周圍設置例如絕緣區域212。貫通電極TGV之H方向之位置與貫通電極120E、121E之H方向之位置大幅分開之情形時，需要於貫通電極120E、121E、TGV各者之周圍獨立設置絕緣區域212。藉此，將半導體層200S分斷得較細。與此相比，在於V方向延伸之絕緣區域212匯總配置貫通電極120E、121E及貫通電極TGV之佈局可增大半導體層200S之H方向之大小。因此，可確保半導體層200S中半導體元件形成區域之面積較大。藉此，例如可增大放大電晶體AMP之尺寸，抑制雜訊。
像素共用單元539如參照圖4所說明，具有將設置於複數個像素541各者之浮動擴散區FD之間電性連接，由該等複數個像素541共用1個像素電路210之構造。且，上述浮動擴散區FD之間之電性連接藉由設置於第1基板100之焊墊部120完成(圖6、圖7B)。設置於第1基板100之電性連接部(焊墊部120)與設置於第2基板200之像素電路210經由1個1貫通電極120E電性連接。作為另一構造例，亦可考慮將浮動擴散區FD之間之電性連接部設置於第2基板200。該情形時，於像素共用單元539設置連接於浮動擴散區FD1、FD2、FD3、FD4各者之4個貫通電極。因此，第2基板200中，貫通半導體層200S之貫通電極之數增加，將該等貫通電極周圍絕緣之絕緣區域212變大。與此相比，於第1基板100設置焊墊部120之構造(圖6、圖7B)可減少貫通電極之數，減小絕緣區域212。因此，可確保半導體層200S中半導體元件形成區域之面積較大。藉此，例如可增大放大電晶體AMP之尺寸，抑制雜訊。
元件分離區域213設置於半導體層200S之正面側。元件分離區域213具有STI(Shallow Trench Isolation：淺溝渠隔離)構造。該元件分離區域213中，半導體層200S於厚度方向(相對於第2基板200之主面垂直之方向)被挖入，於該挖入處嵌入有絕緣膜。該絕緣膜由例如氧化矽構成。元件分離區域213係根據像素電路210之佈局，將構成像素電路210之複數個電晶體之間進行元件分離者。半導體層200S(具體而言，井區域211)於元件分離區域213之下方(半導體層200S之深部)延伸。
此處，參照圖7A、圖7B及圖8，說明第1基板100中之像素共用單元539之外形形狀(基板平面方向之外形形狀)與第2基板200中之像素共用單元539之外形形狀之差異。
攝像裝置1中，跨及第1基板100及第2基板200之兩者，設有像素共用單元539。例如，設置於第1基板100之像素共用單元539之外形形狀與設置於第2基板200之像素共用單元539之外形形狀互不相同。
圖7A、圖7B中，以一點鏈線表示像素541A、541B、541C、541D之外形線，以粗線表示像素共用單元539之外形形狀。例如，第1基板100之像素共用單元539由H方向上相鄰配置之2個像素541(像素541A、541B)、與V方向上與其相鄰配置之2個像素541(像素541C、541D)構成。即，第1基板100之像素共用單元539由相鄰之2列×2行之4個像素541構成，第1基板100之像素共用單元539具有大致正方形之外形形狀。像素陣列部540中，此種像素共用單元539於H方向以2像素間距(相當於2個像素541之量的間距)，且於V方向以2像素間距(相當於2個像素541之量的間距)相鄰排列。
圖8及圖9中，以一點鏈線表示像素541A、541B、541C、541D之外形線，以粗線表示像素共用單元539之外形形狀。例如，第2基板200之像素共用單元539之外形形狀於H方向上小於第1基板100之像素共用單元539，於V方向上大於第1基板100之像素共用單元539。例如，第2基板200之像素共用單元539於H方向上以相當於1個像素量之大小(區域)形成，於V方向上以相當於4個像素量之大小形成。即，第2基板200之像素共用單元539以相當於相鄰之1列×4行排列之像素之大小形成，第2基板200之像素共用單元539具有大致長方形之外形形狀。
例如，各像素電路210中，選擇電晶體SEL、放大電晶體AMP、重設電晶體RST及FD轉換增益切換電晶體FDG依序於V方向排列配置(圖8)。藉由將各像素電路210之外形形狀如上所述般設置為大致長方形狀，而可於一方向(圖8中V方向)排列配置4個電晶體(選擇電晶體SEL、放大電晶體AMP、重設電晶體RST及FD轉換增益切換電晶體FDG)。藉此，可於一個擴散區域(連接於電源線VDD之擴散區域)共用放大電晶體AMP之汲極與重設電晶體RST之汲極。例如，亦可將各像素電路210之形成區域設置為大致正方形狀。該情形時，沿一方向配置2個電晶體，難以於一個擴散區域共用放大電晶體AMP之汲極與重設電晶體RST之汲極。因此，藉由將像素電路210之形成區域設置為大致長方形狀，而易於將4個電晶體接近配置，可縮小像素電路210之形成區域。即，可進行像素之細微化。又，無需縮小像素電路210之形成區域時，可增大放大電晶體AMP之形成區域，抑制雜訊。
例如，於半導體層200S之正面附近，除了選擇電晶體SEL、放大電晶體AMP、重設電晶體RST及FD轉換增益切換電晶體FDG外，亦設有連接於基準電位線VSS之VSS接點區域218。VSS接點區域218由例如p型半導體區域構成。VSS接點區域218經由配線層200T之配線及貫通電極121E，電性連接於第1基板100(半導體層100S)之VSS接點區域118。該VSS接點區域218例如隔著元件分離區域213，設置於與FD轉換增益切換電晶體FDG之源極相鄰之位置(圖8)。
接著，參照圖7B及圖8，說明設置於第1基板100之像素共用單元539與設置於第2基板200之像素共用單元539之位置關係。例如，於第1基板100之V方向排列之2個像素共用單元539中之一(例如圖7B之紙面上側)像素共用單元539連接於在第2基板200之H方向排列之2個像素共用單元539中之一(例如圖8之紙面左側)像素共用單元539。例如，於第1基板100之V方向排列之2個像素共用單元539中之另一(例如圖7B之紙面下側)像素共用單元539連接於在第2基板200之H方向排列之2個像素共用單元539中之另一(例如圖8之紙面右側)像素共用單元539。
例如，於第2基板200之H方向排列之2個像素共用單元539中，一像素共用單元539之內部佈局(電晶體等之配置)與使另一像素共用單元539之內部佈局於V方向及H方向反轉之佈局大致相等。以下，說明藉由該佈局獲得之效果。
於第1基板100之V方向排列之2個像素共用單元539中，各個焊墊部120配置於像素共用單元539之外形形狀之中央部，即配置於像素共用單元539之V方向及H方向之中央部(圖7B)。另一方面，第2基板200之像素共用單元539如上所述，由於具有V方向上較長之大致長方形之外形形狀，故例如連接於焊墊部120之放大電晶體AMP配置於自像素共用單元539之V方向中央偏向紙面上方之位置。例如，於第2基板200之H方向排列之2個像素共用單元539之內部佈局相同時，一像素共用單元539之放大電晶體AMP與焊墊部120(例如圖7B之紙面上側之像素共用單元539之焊墊部120)之距離變得相對較短。但，另一像素共用單元539之放大電晶體AMP與焊墊部120(例如圖7B之紙面下側之像素共用單元539之焊墊部120)之距離變長。因此，有該放大電晶體AMP與焊墊部120之連接所需之配線面積變大，像素共用單元539之配線佈局變複雜之虞。該情況可能對攝像裝置1之細微化造成影響。
相對於此，於第2基板200之H方向排列之2個像素共用單元539中，藉由使彼此之內部佈局至少於V方向反轉，而可縮短該等2個像素共用單元539兩者之放大電晶體AMP與焊墊部120之距離。因此，與將於第2基板200之H方向排列之2個像素共用單元539之內部佈局設為相同之構成相比，易於進行攝像裝置1之細微化。另，第2基板200之複數個像素共用單元539各者之平面佈局於圖8所記載之範圍內為左右對稱，但若包含至後述之圖9所記載之第1配線層W1之佈局，則為左右非對稱者。
又，於第2基板200之H方向排列之2個像素共用單元539之內部佈局較佳為於H方向亦互相反轉。以下針對其理由進行説明。如圖9所示，於第2基板200之H方向排列之2個像素共用單元539分別連接於第1基板100之焊墊部120、121。例如，於在第2基板200之H方向排列之2個像素共用單元539之H方向之中央部(於H方向排列之2個像素共用單元539之間)配置有焊墊部120、121。因此，藉由使於第2基板200之H方向排列之2個像素共用單元539之內部佈局於H方向亦互相反轉，而可縮小第2基板200之複數個像素共用單元539各者與焊墊部120、121之距離。即，更易於進行攝像裝置1之細微化。
又，第2基板200之像素共用單元539之外形線之位置亦可不與第1基板100之像素共用單元539之任一外形線之位置一致。例如，於第2基板200之H方向排列之2個像素共用單元539中之一(例如圖9之紙面左側)像素共用單元539中，V方向之一(例如圖9之紙面上側)外形線配置於對應之第1基板100之像素共用單元539(例如圖7B之紙面上側)之V方向之一外形線之外側。又，於第2基板200之H方向排列之2個像素共用單元539中之另一(例如圖9之紙面右側)像素共用單元539中，V方向之另一(例如圖9之紙面下側)外形線配置於對應之第1基板100之像素共用單元539(例如圖7B之紙面下側)之V方向之另一外形線之外側。如此，藉由互相配置第2基板200之像素共用單元539與第1基板100之像素共用單元539，而可縮短放大電晶體AMP與焊墊部120之距離。因此，易於進行攝像裝置1之細微化。
又，於第2基板200之複數個像素共用單元539之間，彼此之外形線之位置亦可不一致。例如，於第2基板200之H方向排列之2個像素共用單元539係V方向之外形線之位置錯開而配置。藉此，可縮短放大電晶體AMP與焊墊部120之距離。因此，易於進行攝像裝置1之細微化。
參照圖7B及圖9，針對像素陣列部540之像素共用單元539之重複配置進行說明。第1基板100之像素共用單元539具有H方向上2個像素541量之大小、及V方向上2個像素541量之大小(圖7B)。例如，第1基板100之像素陣列部540中，相當於該4個像素541之大小之像素共用單元539於H方向以2像素間距(相當於2個像素541量之間距)，且於V方向以2像素間距(相當於2個像素541量之間距)相鄰而重複排列。或者，亦可於第1基板100之像素陣列部540，設置有將2個像素共用單元539於V方向相鄰配置之一對像素共用單元539。第1基板100之像素陣列部540中，例如該一對像素共用單元539於H方向以2像素間距(相當於2個像素541量之間距)，且於V方向以4像素間距(相當於4個像素541量之間距)相鄰而重複排列。第2基板200之像素共用單元539具有H方向上1個像素541量之大小、及V方向上4個像素541量之大小(圖9)。例如，於第2基板200之像素陣列部540，設有包含2個相當於該4個像素541之大小之像素共用單元539之一對像素共用單元539。該像素共用單元539於H方向相鄰配置，且於V方向錯開配置。第2基板200之像素陣列部540中，例如該一對像素共用單元539於H方向以2像素間距(相當於2個像素541量之間距)，且於V方向以4像素間距(相當於4個像素541量之間距)無間隙地相鄰重複排列。藉由此種像素共用單元539之重複配置，可無間隙地配置像素共用單元539。因此，易於進行攝像裝置1之細微化。
配線層200T包含例如鈍化膜221、層間絕緣膜222及複數條配線(第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4)。鈍化膜221例如與半導體層200S之正面相接，覆蓋半導體層200S之正面整面。該鈍化膜221覆蓋選擇電晶體SEL、放大電晶體AMP、重設電晶體RST及FD轉換增益切換電晶體FDG各者之閘極電極。層間絕緣膜222設置於鈍化膜221與第3基板300之間。藉由該層間絕緣膜222，將複數條配線(第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4)分離。層間絕緣膜222由例如氧化矽構成。
於配線層200T，例如自半導體層200S側起，依序設有第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4及接點部201、202，其等互相藉由層間絕緣膜222絕緣。於層間絕緣膜222設有複數個將第1配線層W1、第2配線層W2、第3配線層W3或第4配線層W4與其等之下層連接的連接部。連接部係在設置於層間絕緣膜222之連接孔埋設有導電材料之部分。例如，於層間絕緣膜222，設有將第1配線層W1與半導體層200S之VSS接點區域218連接之連接部218V。例如，將此種第2基板200之元件彼此連接之連接部之孔徑與貫通電極120E、121E及貫通電極TGV之孔徑不同。具體而言，將第2基板200之元件彼此連接之連接孔之孔徑較佳為小於貫通電極120E、121E及貫通電極TGV之孔徑。以下針對其理由進行説明。設置於配線層200T內之連接部(連接部218V等)之深度小於貫通電極120E、121E及貫通電極TGV之深度。因此，連接部與貫通電極120E、121E及貫通電極TGV相比，更容易將導電材嵌埋至連接孔。藉由使該連接孔之孔徑小於貫通電極120E、121E及貫通電極TGV之孔徑，而易進行攝像裝置1之細微化。
例如，貫通電極120E與放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極(具體而言，到達FD轉換增益切換電晶體FDG之源極之連接孔)藉由第1配線層W1連接。第1配線層W1連接例如貫通電極121E與連接部218V，藉此，將半導體層200S之VSS接點區域218與半導體層100S之VSS接點區域118電性連接。
接著，使用圖10～圖12，針對配線層200T之平面構成進行說明。圖10係顯示第1配線層W1及第2配線層W2之平面構成之一例者。圖11係顯示第2配線層W2及第3配線層W3之平面構成之一例者。圖12係顯示第3配線層W3及第4配線層W4之平面構成之一例者。
例如，第3配線層W3包含於H方向(列方向)延伸之配線TRG1、TRG2、TRG3、TRG4、SELL、RSTL、FDGL(圖11)。該等配線相當於參照圖4說明之複數條列驅動信號線542。配線TRG1、TRG2、TRG3、TRG4分別係用以對傳輸閘極TG1、TG2、TG3、TG4發送驅動信號者。配線TRG1、TRG2、TRG3、TRG4分別經由第2配線層W2、第1配線層W1及貫通電極120E，連接於傳輸閘極TG1、TG2、TG3、TG4。配線SELL係用以對選擇電晶體SEL之閘極發送驅動信號者，配線RSTL係用以對重設電晶體RST之閘極發送信號者，配線FDGL係用以對FD轉換增益切換電晶體FDG之閘極發送信號者。配線SELL、RSTL、FDGL分別經由第2配線層W2、第1配線層W1及連接部，連接於選擇電晶體SEL、重設電晶體RST、FD轉換增益切換電晶體FDG各者之閘極。
例如，第4配線層W4包含於V方向(行方向)延伸之電源線VDD、基準電位線VSS及垂直信號線543(圖12)。電源線VDD經由第3配線層W3、第2配線層W2、第1配線層W1及連接部，連接於放大電晶體AMP之汲極及重設電晶體RST之汲極。基準電位線VSS經由第3配線層W3、第2配線層W2、第1配線層W1及連接部218V，連接於VSS接點區域218。又，基準電位線VSS經由第3配線層W3、第2配線層W2、第1配線層W1、貫通電極121E及焊墊部121，連接於第1基板100之VSS接點區域118。垂直信號線543經由第3配線層W3、第2配線層W2、第1配線層W1及連接部，連接於選擇電晶體SEL之源極(Vout)。
接點部201、202可設置於俯視時與像素陣列部540重疊之位置(例如圖3)，或者亦可設置於像素陣列部540外側之周邊部540B(例如圖6)。接點部201、202設置於第2基板200之正面(配線層200T側之面)。接點部201、202由例如Cu(銅)及Al(鋁)等金屬構成。接點部201、202於配線層200T之正面(第3基板300側之面)露出。接點部201、202用於第2基板200與第3基板300之電性連接、及第2基板200與第3基板300之貼合。
圖6中圖示於第2基板200之周邊部540B設有周邊電路之例。該周邊電路亦可包含列驅動部520之一部分或行信號處理部550之一部分等。又，如圖3所記載，亦可不於第2基板200之周邊部540B配置周邊電路，而將連接孔部H1、H2配置於像素陣列部540附近。
較佳為構成像素電路210之像素電晶體(放大電晶體AMP、選擇電晶體SEL、重設電晶體RST及FD轉換增益切換電晶體FDG)具有例如通道區域具有凹凸構造之鰭(Fin)型等三維構造(例如Fin-FET(Field-Effect Transistor：場效電晶體)、Tri-Gate(三閘極) FET或雙閘極 FET)。尤其，藉由將放大電晶體AMP設為三維構造，實效之閘極寬度之大小變大，可抑制雜訊。
圖13係模式性顯示將構成像素電路210之像素電晶體設為鰭型FD-SOI(Fully Depletion SOI(Silicon-On-Insulator)：完全空乏絕緣物上矽)時之第1基板100及第2基板200之剖面構成之一例者。圖14係顯示將像素電晶體設為三維構造時之第2基板200中之像素電路210之佈局之一例者。另，圖13將圖14所示之A-A’線及B-B線之剖面簡化而顯示。圖15係作為比較例，使如上所述般貫通電極120E貫通絕緣區域212，經由第1配線層W1等其他配線，將焊墊部120與放大電晶體AMP之閘極AG電性連接之態樣與圖13所示之剖視圖對應而顯示者。圖16係顯示具有圖15所示之剖面構造時之第2基板200中之像素電路之佈局者。
圖13所示之攝像裝置1中，像素電晶體之閘極自半導體層200S之正面(面200S1)貫通至背面(面200S2)。尤其，放大電晶體AMP具有此種構造之情形時，如圖13及圖14所示，可將焊墊部120與放大電晶體AMP藉由貫通電極120E直接連接。具體而言，例如如圖8所示，使於Y方向排列配置之像素電晶體中之放大電晶體AMP如圖14所示般，於像素共用單元539之V方向及H方向之中央部延伸並延伸至焊墊部120之上方，藉此，貫通電極120E貫通放大電晶體AMP之閘極AG。
藉此，無須將貫通電極120E之周圍電性絕緣之絕緣區域212。即，可進而削減形成像素電路210之第2基板200中，用以形成連接浮動擴散區FD與像素電路210之貫通配線之絕緣區域212之面積。因此，可進而確保形成像素電路210之第2基板200之面積較大。如此，可確保像素電路210之面積更大，藉此可更大地形成像素電晶體。
又，該構造中，將浮動擴散區FD與放大電晶體AMP藉由貫通電極120E直接連接。因此，與如圖15所示，將浮動擴散區FD與放大電晶體AMP除貫通電極120E外還經由第1配線層W1等電性連接之情形相比，可縮短浮動擴散區FD與放大電晶體AMP之間之配線長度。因此，與圖15所示之配線構造相比，可減少配線電容，故可提高轉換效率。又，可降低雜訊。
圖13及圖14所示之配線構造例如可如下般製造。圖17A～圖17D係顯示製造步驟之一例者。
首先，如圖17A所示，於半導體層100S上形成配線層100T，且於矽基板200SA之背面(面200SA2)形成接合膜124。接著，如圖17B所示，將矽基板200SA經由接合膜124與配線層100T貼合後，將矽基板200SA薄壁化，形成具有特定膜厚之半導體層200S。此處，特定之膜厚係形成像素電路210所需之膜厚。具體而言，半導體層200S之膜厚為鰭型像素電晶體之高度(例如數十nm～數百nm)。
接著，如圖17C所示，將半導體層200S適當分離，形成包含放大電晶體AMP等之像素電路210。接著，如圖17D所示，將鈍化膜221(未圖示)及層間絕緣膜222成膜，進而形成貫通電極120E、121E及連接部218V後，例如藉由CMP(Chemical Mechanical Polishing：化學機械研磨)等將正面平坦化。其後，形成第1配線層W1、第2配線層W2、第3配線層W3及第4配線層W4等，形成配線層200T。如此，製造圖13所示之攝像裝置。
第3基板300例如自第2基板200側起依序具有配線層300T及半導體層300S。例如，半導體層300S之正面設置於第2基板200側。半導體層300S以矽基板構成。於該半導體層300S之正面側之部分設有電路。具體而言，於半導體層300S之正面側之部分，設有例如輸入部510A、列驅動部520、時序控制部530、行信號處理部550、圖像信號處理部560及輸出部510B中之至少一部分。設置於半導體層300S與第2基板200之間之配線層300T包含例如層間絕緣膜、藉由該層間絕緣膜分離之複數個配線層、及接點部301、302。接點部301、302於配線層300T之正面(第2基板200側之面)露出，接點部301與第2基板200之接點部201相接，接點部302與第2基板200之接點部202相接。接點部301、302電性連接於形成於半導體層300S之電路(例如輸入部510A、列驅動部520、時序控制部530、行信號處理部550、圖像信號處理部560及輸出部510B之至少任一者)。接點部301、302由例如Cu(銅)及Al(鋁)等金屬構成。例如，外部端子TA經由連接孔部H1連接於輸入部510A，外部端子TB經由連接孔部H2連接於輸出部510B。
此處，針對攝像裝置1之特徵進行說明。
一般而言，攝像裝置包含光電二極體與像素電路作為主要構成。此處，若增大光電二極體之面積，則作為光電轉換之結果產生之電荷增加，其結果，像素信號之信號/雜訊比(S/N比)改善，攝像裝置可輸出更佳之圖像資料(圖像資訊)。另一方面，若增大像素電路所含之電晶體之尺寸(尤其放大電晶體之尺寸)，則像素電路中產生之雜訊減少，其結果，攝像信號之S/N比改善，攝像裝置可輸出更佳之圖像資料(圖像資訊)。
但，將光電二極體與像素電路設置於同一半導體基板之攝像裝置中，認為若於半導體基板有限之面積中增大光電二極體之面積，則配備於像素電路之電晶體之尺寸變小。又，認為若增大配備於像素電路之電晶體之尺寸，則光電二極體之面積變小。
為了解決該等問題，例如本實施形態之攝像裝置1使用複數個像素541共用1個像素電路210，且將共用之像素電路210與光電二極體PD重疊配置之構造。藉此，可實現於半導體基板有限之面積中，儘可能增大光電二極體PD之面積、及儘可能增大配備於像素電路210之電晶體之尺寸。藉此，可改善像素信號之S/N比，攝像裝置1可輸出更佳之圖像資料(圖像資訊)。
實現複數個像素541共用1個像素電路210，將其與光電二極體PD重疊配置之構造時，自複數個像素541各者之浮動擴散區FD連接於1個像素電路210之複數條配線延伸。為了確保形成像素電路210之半導體層200S之面積較大，例如可將該等延伸之複數條配線之間互相連接，形成集中為1條之連接配線。關於自VSS接點區域118延伸之複數條配線亦相同，可將延伸之複數條配線之間互相連接，形成集中為1條之連接配線。
例如，認為若於形成像素電路210之半導體層200S中，形成將自複數個像素541各者之浮動擴散區FD延伸之複數條配線之間互相連接之連接配線，則會導致形成像素電路210所含之電晶體之面積變小。同樣地，認為若於形成像素電路210之半導體層200S，形成將自複數個像素541各者之VSS接點區域118延伸之複數條配線之間互相連接而集中為1條之連接配線，則由此會導致形成像素電路210所含之電晶體之面積變小。
為了解決該等問題，例如本實施形態之攝像裝置1可具備以下構造：複數個像素541共用1個像素電路210，且將共用之像素電路210與光電二極體PD重疊配置，且於第1基板100設有將上述複數個像素541各者之浮動擴散區FD之間互相連接而集中為1條之連接配線、與將配備於上述複數個像素541各者之VSS接點區域118之間互相連接而集中為1條之連接配線。
此處，作為用以於第1基板100設置將上述複數個像素541各者之浮動擴散區FD之間互相連接而集中為1條之連接配線、與將配備於上述複數個像素541各者之VSS接點區域118之間互相連接而集中為1條之連接配線之製造方法，若使用上文所述之第2製造方法，則例如可根據第1基板100及第2基板200各者之構成，使用適當製程製造，可製造高品質、高性能之攝像裝置。又，可以容易的製程形成第1基板100及第2基板200之連接配線。具體而言，使用上述第2製造方法之情形時，於成為第1基板100與第2基板200之貼合邊界面之第1基板100正面與第2基板200正面，分別設置連接於浮動擴散區FD之電極與連接於VSS接點區域118之電極。再者，較佳為以將第1基板100與第2基板200貼合時，即使在設置於該等2個基板正面之電極間產生位置偏移，形成於該等2個基板正面之電極亦彼此接觸之方式，增大形成於該等2個基板正面之電極。該情形時，認為難以於配備於攝像裝置1之各像素之有限面積中配置上述電極。
為了解決於第1基板100與第2基板200之貼合邊界面需要較大電極之問題，例如本實施形態之攝像裝置1可使用上文所述之第1製造方法，作為由複數個像素541共用1個像素電路210，且將共用之像素電路210與光電二極體PD重疊配置之製造方法。藉此，形成於第1基板100及第2基板200各者之元件彼此之對位變容易，可製造高品質、高性能之攝像裝置。再者，可具備藉由使用該製造方法而產生之固有構造。即，具備依序將第1基板100之半導體層100S、配線層100T、第2基板200之半導體層200S及配線層200T依序積層之構造，換言之，將第1基板100與第2基板200以面對背積層之構造，且具備自第2基板200之半導體層200S之正面側貫通半導體層200S與第1基板100之配線層100T，到達第1基板100之半導體層100S之正面的貫通電極120E、121E。
於第1基板100設有將上述複數個像素541各者之浮動擴散區FD之間互相連接而集中為1條之連接配線、與將上述複數個像素541各者之VSS接點區域118之間互相連接而集中為1條之連接配線之構造中，若使用上述第1製造方法積層該構造與第2基板200，於第2基板200形成像素電路210，則有形成配備於像素電路210之主動元件時需要之加熱處理之影響波及形成於第1基板100之上述連接配線之可能性。
因此，為了解決形成上述主動元件時之加熱處理之影響波及上述連接配線之問題，本實施形態之攝像裝置1較佳為對將上述複數個像素541各者之浮動擴散區FD彼此互相連接而集中為1條之連接配線、與將上述複數個像素541各者之VSS接點區域118之間互相連接而集中為1條之連接配線，使用耐熱性較高之導電材料。具體而言，耐熱性高之導電材料可使用熔點高於第2基板200之配線層200T所含之配線材之至少一部分之材料。
如此，例如本實施形態之攝像裝置1藉由具備(1)以面對背將第1基板100與第2基板200積層之構造(具體而言，依序將第1基板100之半導體層100S、配線層100T、第2基板200之半導體層200S及配線層200T依序積層之構造)；(2)設有自第2基板200之半導體層200S之正面側貫通半導體層200S與第1基板100之配線層100T，到達第1基板100之半導體層100S之正面之貫通電極120E、121E之構造；(3)以耐熱性高之導電材料形成將配備於複數個像素541各者之浮動擴散區FD之間互相連接而集中為1條之連接配線、與將配備於複數個像素541各者之VSS接點區域118之間互相連接而集中為1條之連接配線之構造，可於第1基板100與第2基板200之界面不具備較大電極，而於第1基板100，設置將配備於複數個像素541各者之浮動擴散區FD之間互相連接而集中為1條之連接配線、與將配備於複數個像素541各者之VSS接點區域118之間互相連接而集中為1條之連接配線。
[攝像裝置1之動作] 接著，使用圖18及圖19，針對攝像裝置1之動作進行說明。圖18及圖19係對圖3追加表示各信號之路徑之箭頭者。圖18係以箭頭表示自外部輸入至攝像裝置1之輸入信號與電源電位及基準電位之路徑者。圖19以箭頭表示自攝像裝置1輸出至外部之像素信號之信號路徑。例如，經由輸入部510A輸入至攝像裝置1之輸入信號(例如像素時脈及同步信號)傳輸至第3基板300之列驅動部520，由列驅動部520產生列驅動信號。將該列驅動信號經由接點部301、201送至第2基板200。再者，該列驅動信號經由配線層200T內之列驅動信號線542，到達像素陣列部540之像素共用單元539各者。將到達第2基板200之像素共用單元539之列驅動信號中，傳輸閘極TG以外之驅動信號輸入至像素電路210，驅動像素電路210所含之各電晶體。將傳輸閘極TG之驅動信號經由貫通電極TGV輸入至第1基板100之傳輸閘極TG1、TG2、TG3、TG4，驅動像素541A、541B、541C、541D(圖18)。又，自攝像裝置1之外部將供給於第3基板300之輸入部510A(輸入端子511)之電源電位及基準電位經由接點部301、201送至第2基板200，經由配線層200T內之配線供給於像素共用單元539各者之像素電路210。基準電位進而經由貫通電極121E亦供給於第1基板100之像素541A、541B、541C、541D。另一方面，第1基板100之像素541A、541B、541C、541D中經光電轉換之像素信號經由貫通電極120E，按照每像素共用單元539送至第2基板200之像素電路210。將基於該像素信號之像素信號自像素電路210經由垂直信號線543及接點部202、302送至第3基板300。該像素信號經第3基板300之行信號處理部550及圖像信號處理部560處理後，經由輸出部510B輸出至外部。
[效果] 本實施形態中，將構成像素電路210之像素電晶體設為三維構造，將設置於第1基板100之浮動擴散區FD與設置於第2基板200之像素電路210(具體而言，放大電晶體AMP之閘極AG)藉由貫通電極120E直接連接。藉此，削減形成於半導體層200S之面內之絕緣區域212之形成面積，確保形成像素電路210之第2基板200之面積。
CMOS影像感測器(CIS)構成為包含受光感測器部與含有源極隨耦電路之像素電路部。因技術之進步，單元尺寸之縮小逐年發展，但另一方面，要求形成像素電路部之一定區域，故變為難以細微化之狀態。因此，如上所述，將受光感測器部與源極隨耦電路形成於不同基板，並將其積層之三維構造之攝像元件之開發不斷發展。
然而，上述三維構造之攝像元件中，形成有受光感測器部及源極隨耦電路之各個基板(相當於本實施形態中之第1基板100及第2基板200)經由相對於形成有貫通配線及源極隨耦電路之基板之主面於水平方向形成之配線等電性連接。該情形時，由於貫通配線周圍需要電性絕緣，故形成源極隨耦電路之基板需要絕緣區域，實際上可配置元件之區域受限制。
相對於此，本實施形態中，將構成像素電路210之像素電晶體設為鰭型FD-SOI，將設置於第1基板100之浮動擴散區FD(具體而言，形成於與共用像素電路210之複數個浮動擴散區FD1、FD2、FD3、FD4各者之至少一部分重合之區域之焊墊部120)、與像素電路210(具體而言，放大電晶體AMP之閘極AG)藉由貫通電極120E直接連接。
根據以上，本實施形態中，削減形成於半導體層200S之面內之絕緣區域212之面積，確保形成像素電路210之半導體層200S之面積。即，可提高第2基板200中構成像素電路210之像素電晶體之面積效率。
又，本實施形態中，由於將浮動擴散區FD與放大電晶體AMP藉由貫通電極120E直接連接，故例如如圖15所示，與除貫通電極120E外，還經由第1配線層W1及連接部218V連接之情形相比，可縮短配線長度。因此，可減少配線電容，可提高轉換效率。又，可降低雜訊。
以下，針對第1實施形態之變化例(變化例1～8)、第2實施形態及第2實施形態之變化例(變化例9～11)以及第1、第2實施形態及變化例1～11之變化例(變化例12～18)進行說明。以下，對與上述實施形態相同之構成要件標註相同符號，適當省略其說明。
＜2.變化例＞ (2-1.變化例1) 圖20係模式性顯示上述第1實施形態之攝像裝置1之要部之剖面構成，即，第1基板100及第2基板200之剖面構成之另一例者。上述第1實施形態中，顯示了複數個像素541(例如像素541A、541B、541C、541D)共用1個像素電路210之例，但本技術如圖20所示，亦可適用於對1個像素541形成有1個像素電路210之構造，可獲得與上述第1實施形態相同之效果。
(2-2.變化例2) 圖21係模式性顯示上述第1實施形態之攝像裝置1之要部之剖面構成，即，第1基板100及第2基板200之剖面構成之另一例者。上述第1實施形態中，顯示了將構成像素電路210之放大電晶體AMP、選擇電晶體SEL、重設電晶體RST及FD轉換增益切換電晶體FDG設為鰭型FD-SOI(Fully Depletion SOI)之例，但放大電晶體AMP以外之像素電晶體亦可如圖21所示，設為例如平面型構造。
(2-3.變化例3) 圖22係模式性顯示上述第1實施形態之攝像裝置1之要部之剖面構成，即，第1基板100及第2基板200之剖面構成之另一例者。上述第1實施形態中，顯示了構成像素電路210之放大電晶體AMP、選擇電晶體SEL、重設電晶體RST及FD轉換增益切換電晶體FDG之所有閘極貫通半導體層200S之例，但放大電晶體AMP以外之像素電晶體之閘極亦可如圖22所示，不貫通半導體層200S。
(2-4.變化例4) 圖23係模式性顯示上述第1實施形態之攝像裝置1之要部之剖面構成，即，第1基板100及第2基板200之剖面構成之另一例者。上述第1實施形態中，顯示了使用將放大電晶體AMP之閘極AG與例如重設電晶體RST之源極連接，將焊墊部120與放大電晶體AMP之閘極AG連接，且進而貫通閘極AG與第1配線層W1相接的貫通電極120E之例，但不限定於此。
具體而言，亦可將焊墊部120與放大電晶體AMP之閘極AG之連接、放大電晶體AMP之閘極AG與第1配線層W1之連接分開連接。本變化例中，如圖23所示，焊墊部120與放大電晶體AMP之閘極AG之間、放大電晶體AMP之閘極AG與第1配線層W1之間分別藉由貫通電極120E1、120E2連接。藉此，與圖13所示之構造相比，可將焊墊部120與放大電晶體AMP之閘極AG更確實連接。
又，本變化例中，至少放大電晶體AMP之貫通半導體層200S之閘極AG之端部自半導體層200S之面200S2朝第1基板100突出。藉此，可防止貫通電極120E1與半導體層200S接觸。
(2-5.變化例5) 圖24係模式性顯示上述第1實施形態之攝像裝置1之要部之剖面構成，即，第1基板100及第2基板200之剖面構成之另一例者。圖25係模式性顯示圖24所示之攝像裝置1之第2基板200之平面構成者。上述第1實施形態中，顯示了藉由貫通電極120E貫通放大電晶體AMP之閘極AG，而進行焊墊部120與放大電晶體AMP之貫通電晶體120E之連接的例，但貫通電極120E亦可不貫通放大電晶體AMP之閘極AG。例如如圖24所示，亦可藉由使貫通電極120E與放大電晶體AMP之閘極AG之側面相接，而將焊墊部120與放大電晶體AMP連接。藉此，與圖13所示之構造相比，貫通電極120E之加工製程變得容易。
另，該情形時，將放大電晶體AMP之閘極AG與第1配線層W1連接之貫通電極120E部分如圖24所示，較佳為以貫通電極120E之一部分架設於放大電晶體AMP之閘極AG之上表面之方式形成。藉此，可確實將貫通電極120E與放大電晶體AMP之閘極AG連接。
(2-6.變化例6) 圖26係模式性顯示上述第1實施形態之攝像裝置1之要部之剖面構成，即，第1基板100及第2基板200之剖面構成之另一例者。上述第1實施形態中，顯示了貫通電極120E具有單一寬度(單一徑)之例，但如圖26所示，亦可將形成於第1配線層W1與放大電晶體AMP之閘極AG之間之貫通電極120E部分設為更大寬度，具體而言，形成得大於放大電晶體AMP之鰭-鰭間之間隔。藉此，可確實將貫通電極120E與放大電晶體AMP之閘極AG連接。
(2-7.變化例7) 圖27係模式性顯示上述第1實施形態之攝像裝置1之要部之剖面構成，即，第1基板100及第2基板200之剖面構成之另一例者。上述第1實施形態中，顯示了將放大電晶體AMP之閘極AG與重設電晶體RST之源極經由貫通電極120E、第1配線層W1及連接部218V連接之例，但不限定於此。
例如，亦可如圖27所示，使放大電晶體AMP之閘極AG於水平方向延伸，將放大電晶體AMP之閘極AG與重設電晶體RST之源極直接連接。藉此，可縮短放大電晶體AMP與重設電晶體RST之間之配線長度。因此，與圖13所示之構造相比，可進而減少配線電容，可進而提高轉換效率。又，可降低雜訊。
(2-8.變化例8) 圖29A～圖29D係顯示設置於上述第1實施形態中說明之第2基板200之像素電晶體之製造步驟之一例者。
上述第1實施形態中，圖13中顯示了包含放大電晶體AMP之像素電晶體之閘極(例如閘極AG)貫通半導體層200S之例，但為了於此種放大電晶體AMP中降低雜訊，期望將鰭片之高度大致均一化。
然而，如上述之第1製造方法，將第1基板100與第2基板200之半導體層200S貼合後形成像素電路210之方法中，有因構成第1基板100之形成於半導體層100S上之傳輸閘極TG之水平部分TGb或焊墊部120、121等之影響，而於層間絕緣膜123之正面產生凹凸(例如參照圖28A)，於薄壁化後之半導體層200S之正面(面200S1)亦形成凹凸之虞(例如圖28B)。於此種狀態下加工放大電晶體AMP之鰭片之情形時，鰭片之高度產生不均，成為雜訊之原因。因此，一般而言，使用如下之方法消除鰭片之高度不均。
首先，如圖28C所示，例如藉由乾蝕刻將半導體層200S切離形成鰭片223後，如圖28D所示，例如以氧化膜231回填。其後，如圖28E所示，藉由例如CMP將氧化膜231及鰭片223之正面高度平坦化後，如圖28F所示，再次藉由乾蝕刻，將氧化膜231蝕刻至特定深度。然而，該製造方法中，因CMP之平坦化之不均，或蝕刻深度之不均，而難以充分降低自氧化膜231露出之鰭片223之高度不均。
相對於此，本變化例中，首先，例如藉由對紫外光(UV：Ultraviolet)具有吸收性之膜(光吸收膜232)，回填鰭片223。作為光吸收膜232之材料，列舉例如氧化矽(SiN)。以下，使用圖29A～圖29D說明本變化例之像素電晶體之製造步驟之一例。
首先，如圖29A所示，藉由光吸收膜232埋設鰭片223。接著，如圖29B所示，例如藉由CMP將光吸收膜232及鰭片223之正面高度平坦化。接著，如圖29C所示，例如照射UV光，切斷光吸收膜232之結合，於光吸收膜232內形成蝕刻率較快之層232A，其後進行蝕刻。藉此，如圖29D所示，於光吸收膜232，形成正面(面232S)平坦之蝕刻面。藉此，與上述製造方法相比，可進而降低因蝕刻而自光吸收膜232露出之鰭片223之高度不均。
又，侵入光吸收膜232之UV光之侵入長度可根據照射之UV光之強度而改變。因此，為了消除因CMP所致之平坦化之不均，藉由根據光吸收膜232之正面形狀改變UV光之強度，可進而降低自光吸收膜232露出之鰭片223之高度不均。
另，光吸收膜232只要為對特定波長而不限定UV光具有吸收性者即可。作為光吸收膜232之其他材料，列舉例如氧化矽、氧化鋁、氧化鉿及氧化鋯等。照射至光吸收膜232之光亦可為UV光以外之光，但考慮到光能或衍射之影響，較佳為使用短波長光。
又，本技術亦可適用於製造例如如圖22所示之選擇電晶體SEL及重設電晶體RST般，鰭片223不互相獨立之像素電晶體。
圖30A～圖30D係顯示鰭片223不互相獨立之像素電晶體之製造方法之一例者。如圖30A所示，保留半導體層200S之一部分，形成互相連續之鰭片223後，如圖30B所示，於半導體層200S上成膜光吸收膜232，埋設鰭片223，將光吸收膜232及鰭片223之正面高度平坦化。接著，如圖30C所示，例如照射UV光，於光吸收膜232內形成蝕刻率較快之層232A後，進行蝕刻。藉此，如圖30D所示，降低自光吸收膜232露出之鰭片223之高度不均。
圖31A～圖31D係顯示本變化例中設置於第2基板200之像素電晶體之製造步驟之另一例者。亦可於鰭片223之正面預先成膜吸收係數高於光吸收膜232之光吸收膜232。
首先，如圖31A所示，於鰭片223之正面及第1基板100上成膜光吸收膜232。接著，如圖31B所示，與上述同樣地製膜光吸收膜232，埋設鰭片223後，將光吸收膜232及鰭片223之正面平坦化。接著，如圖31C所示，照射UV光，於光吸收膜232內形成蝕刻率較快之層232A。其後，如圖31D所示，進行蝕刻。如此，藉由於鰭片223之正面成膜吸收係數高於光吸收膜232之光吸收膜232，而可減少因對鰭片223照射UV光所致之缺陷之形成。
＜3.第2實施形態＞ 圖32係作為本揭示之第2實施形態之攝像裝置1之要部，模式性顯示第1基板100及第2基板200之剖面構成之一例者。圖33係模式性顯示圖32所示之攝像裝置1之第2基板200之平面構成者。另，圖32將圖33所示之C-C’線之剖面簡化顯示。上述第1實施形態中，顯示了將藉由貫通電極120E與焊墊部120直接連接之放大電晶體AMP設為鰭型FD-SOI(Fully Depletion SOI)之例(例如參照圖13)，但放大電晶體AMP亦可具有其他三維構造。本實施形態中，針對放大電晶體AMP具有GAA(Gate All Around：全包圍閘極)構造之情形詳細說明。
[放大電晶體AMP之構成] 圖34係將圖32所示之一點虛線內之放大電晶體AMP放大顯示者。放大電晶體AMP具有於通道224周圍連續設有閘極AG之GAA構造。 本實施形態之放大電晶體AMP中，將閘極AG與通道224之間電性絕緣之閘極絕緣膜225之一部分形成得較通道224之寬度寬。具體而言，設置於在Y方向延伸之通道224周圍之閘極絕緣膜225中，設置於通道224之與焊墊部120對向之面(下表面)之閘極絕緣膜225形成得較通道224之H方向之寬度寬。更詳細而言，延伸至較通道224之下表面更外側之閘極絕緣膜225靠近第1基板100，延伸至較設置於通道224之下表面之閘極絕緣膜225降低一段之位置。又，於閘極AG，與上述第1實施形態同樣，連接有貫通電極120E，本實施形態中，貫通電極120E兼作形成於通道224下方之放大電晶體AMP之閘極AG。
[放大電晶體AMP之製造方法] 以下，針對本實施形態之放大電晶體AMP之製造方法進行說明。圖35A～圖35I係顯示圖32～圖34所示之放大電晶體AMP之製造步驟之一例者。
首先，如圖35A所示，將半導體層200S與第1基板100貼合，於特定位置形成絕緣區域212及元件分離區域213。接著，如圖35B所示，於形成於焊墊部120之上方之絕緣區域212，形成到達焊墊部120之開口H3。接著，如圖35C所示，於開口H3內嵌入例如多晶矽後，例如藉由CMP去除設置於半導體層200S上之多晶矽，將包含絕緣區域212及元件分離區域213之半導體層200S之正面平坦化。藉此，形成兼作放大電晶體AMP之閘極AG之貫通電極120E。
接著，如圖35D所示，於包含絕緣區域212、元件分離區域213及貫通電極120E之半導體層200S上，依序成膜例如氧化矽膜225X及多晶矽膜224X。接著，例如藉由光微影及蝕刻，加工多晶矽膜224X及氧化矽膜225X。藉此，如圖35E所示，形成覆蓋放大電晶體AMP之通道224及通道224之下表面之閘極絕緣膜225A。其後，藉由退火處理，於貫通電極120E及通道224之正面形成熱氧化膜。該熱氧化膜為延伸至較通道224之上表面及側面以及通道224之下表面更外側之閘極絕緣膜225B。
接著，如圖35F所示，例如藉由光微影，形成於特定之位置具有開口之光阻膜234。接著，如圖35G所示，例如藉由蝕刻將自光阻膜234露出之貫通電極120E上之熱氧化膜去除後，去除光阻膜234，於包含絕緣區域212、元件分離區域213及貫通電極120E以及設置於貫通電極120E上之通道224等之半導體層200S上，成膜多晶矽膜226X。
接著，如圖35H所示，例如藉由光微影及蝕刻，加工多晶矽膜226X。藉此，形成覆蓋通道224之側面及上表面之放大電晶體AMP之閘極AG及其他像素電晶體之閘極(未圖示)。根據以上，具有閘極絕緣膜225之放大電晶體AMP完成，該閘極絕緣膜225較通道224之H方向之寬度寬地延伸，且較通道224之H方向之寬度寬地延伸之閘極絕緣膜225B形成於較設置於通道224之下表面之閘極絕緣膜225A降低一段的位置。其後，如圖35H所示，成膜覆蓋放大電晶體AMP之閘極AG及其他像素電晶體之閘極(未圖示)之鈍化膜221。
接著，如圖35I所示，於鈍化膜221上成膜層間絕緣膜222後，形成到達包含放大電晶體AMP之像素電晶體之閘極之連接部218V，及到達焊墊部121之貫通電極121E等(未圖示)。其後，形成第1配線層W1。根據以上，形成圖32所示之攝像裝置1之第2基板200。
[效果] 根據以上，本實施形態中，將放大電晶體AMP設為GAA構造，將浮動擴散區FD(具體而言，焊墊部120)與放大電晶體AMP藉由貫通電極120E直接連接。因此，例如與如圖36所示之一般像素電路210之佈局相比，可確保第2基板200內之像素電路210之形成面積較大(參照圖33)。即，與上述第1實施形態同樣，可提高第2基板200中構成像素電路210之像素電晶體之面積效率。
又，本實施形態中，與上述第1實施形態相同，可縮短焊墊部120與放大電晶體AMP之間之配線長度，故可減少配線電容，提高轉換效率。又，可降低雜訊。
再者，使用一般製造方法於第2基板200形成GAA構造之放大電晶體AMP之情形時，於通道周圍形成閘極絕緣膜時，於與浮動擴散區FD接觸之部分(例如焊墊部120之正面)亦形成氧化膜，有無法謀求與浮動擴散區FD導通之虞。
相對於此，本實施形態中，預先形成到達焊墊部120之開口H3，於開口H3內嵌入多晶矽，形成貫通電極120E後，形成通道224，藉由退火形成閘極絕緣膜225。藉此，可防止於焊墊部120之正面形成氧化膜，而謀求焊墊部120與放大電晶體AMP之導通。因此，可提高製造良率及可靠性。
＜4.變化例＞ (4-1.變化例9) 圖37係模式性顯示上述第2實施形態之攝像裝置1之要部之剖面構成，即，第1基板100及第2基板200之剖面構成之另一例者。本變化例中，於嵌入至絕緣區域212，兼作放大電晶體AMP之通道224之下表面側的閘極AG之貫通電極120E之上部設有加寬部120EA之點，與上述第2實施形態不同。
圖38A～圖38E係顯示圖37所示之放大電晶體AMP之製造步驟之一例者。
首先，如圖38A所示，將半導體層200S與第1基板100貼合，於特定位置形成絕緣區域212及元件分離區域213後，於形成於焊墊部120上方之絕緣區域212，形成到達焊墊部120之開口H3及較開口H3寬之開口H4。接著，與上述第2實施形態同樣，如圖38B所示，於開口H3及開口H4嵌入多晶矽，於包含絕緣區域212、元件分離區域213及貫通電極120E之半導體層200S上，例如成膜氧化矽膜225X及多晶矽膜224X。
接著，如圖38C所示，加工多晶矽膜224X及氧化矽膜225X，形成通道224及閘極絕緣膜225A後，藉由退火處理，於貫通電極120E及通道224之正面形成作為閘極絕緣膜225B之熱氧化膜。接著，如圖38D所示，例如藉由光微影，形成於特定之位置具有開口之光阻膜234。
接著，與上述第2實施形態同樣，例如藉由蝕刻將自光阻膜234露出之貫通電極120E上之熱氧化膜去除後，去除光阻膜234，於包含絕緣區域212、元件分離區域213及貫通電極120E以及設置於貫通電極120E上之通道224等之半導體層200S上，成膜多晶矽膜226X。接著，如圖38E所示，例如藉由光微影及蝕刻，加工多晶矽膜226X，形成閘極AG。其後，與上述第2實施形態同樣，依序形成鈍化膜221、層間絕緣膜222及第1配線層W1。根據以上，形成圖37所示之攝像裝置1之第2基板200。
如此，本變化例中，於嵌入至絕緣區域212，兼作放大電晶體AMP之通道224之下表面側之閘極AG的貫通電極120E之上部，設置加寬部120EA。換言之，於設置於通道224周圍之閘極AG之嵌入至絕緣區域212之部分，設置具有較貫通電極120E之配線徑大徑之凸部。藉此，如圖38E所示之箭頭，與上述第2實施形態相比，閘極絕緣膜225B之端部、與貫通電極120E與閘極AG之接觸部之距離擴大，故焊墊部120與放大電晶體AMP之導通不良之餘裕擴大，可進而提高製造良率及可靠性。
(4-2.變化例10) 圖39係模式性顯示上述第2實施形態之攝像裝置1之要部之剖面構成，即，第1基板100及第2基板200之剖面構成之另一例者。圖40將圖39所示之一點虛線內之放大電晶體AMP放大顯示者。本變化例中，與上述第2實施形態不同點在於，於閘極AG內，於通道224之下方，形成與通道224及閘極絕緣膜225分開設置且較通道224之H方向之寬度寬之熱氧化膜227。
圖41A～圖41E係顯示圖39及圖40所示之放大電晶體AMP之製造步驟之一例者。
首先，如圖41A所示，於包含絕緣區域212、元件分離區域213及貫通電極120E之半導體層200S上，例如依序成膜包含矽鍺(SiGe)之犧牲層235及多晶矽膜224X。接著，如圖41B所示，例如藉由光微影及濕蝕刻，加工多晶矽膜224X，形成通道224，且去除犧牲層235。
接著，藉由進行退火處理，如圖41C所示，於貫通電極120E及通道224之正面，分別形成閘極絕緣膜225及熱氧化膜227。接著，如圖41D所示，與上述第2實施形態同樣，形成於特定位置具有開口之光阻膜234。接著，例如藉由蝕刻將自光阻膜234露出之貫通電極120E上之熱氧化膜227去除後，去除光阻膜234，於包含絕緣區域212、元件分離區域213及貫通電極120E以及設置於貫通電極120E上之通道224等之半導體層200S上，將多晶矽膜226X成膜。接著，如圖41E所示，例如藉由光微影及蝕刻，加工多晶矽膜226X，形成閘極AG後，與上述第2實施形態同樣，依序形成鈍化膜221、層間絕緣膜222及第1配線層W1。根據以上，形成圖39所示之攝像裝置1之第2基板200。
如上所述，本變化例中，於包含絕緣區域212、元件分離區域213及貫通電極120E之半導體層200S上，依序將犧牲層235及多晶矽膜224X成膜後，加工多晶矽膜224X，形成通道224，藉由熱氧化形成閘極絕緣膜225。藉此，除上述第1實施形態之效果外，與上述第2實施形態同樣，與使用一般具有GAA構造之放大電晶體AMP之製造方法之情形相比，可提高製造良率及可靠性。
又，本變化例如圖42所示，亦可與變化例9組合。又，藉由控制光阻膜234之形成範圍及蝕刻時間及條件等，如圖43所示，亦可較通道224之H方向之寬度窄地形成熱氧化膜227。藉此，由於熱氧化膜227之端部與貫通電極120E和閘極AG之接觸部之距離擴大，故焊墊部120與放大電晶體AMP之導通不良之餘裕進而擴大，可進而提高製造良率及可靠性。
(4-3.變化例11) 本變化例中，說明使用上述變化例10中說明之方法形成放大電晶體AMP時，選擇性去除通道224下方之犧牲層235，保留在形成於通道224兩端之源極224S及汲極224D之下方形成之犧牲層235之方法。
使用上述變化例10所示之方法形成放大電晶體AMP之情形時，將形成於構成通道224之多晶矽膜224X之下方之犧牲層235藉由加工多晶矽膜224X時之濕蝕刻等去除。然而，期望構成形成於通道224兩端之源極224S及汲極224D之多晶矽膜224X下方之犧牲層235以多晶矽膜224X不剝離之方式保留。因此，一般而言，源極224S及汲極224D部分之多晶矽膜224X例如如圖44所示，加工成較通道224部分大。
圖45A～圖45J係顯示本變化例之放大電晶體AMP之製造步驟之一例者。另，圖45B～圖45J中，(A)顯示圖44所示之C-C’線之剖面(通道224部分)，(B)顯示D-D’線之剖面(汲極224D部分)。
首先，如圖45A所示，將成膜於包含絕緣區域212、元件分離區域213及貫通電極120E之半導體層200S上之犧牲層235及多晶矽膜224X加工成特定形狀。接著，如圖45B所示，於成為源極224S及汲極224D之多晶矽膜224X之兩端部分形成光阻膜236。
接著，如圖45C所示，例如藉由濕蝕刻，將成為通道224之多晶矽膜224X正下方之犧牲層235去除。此時，成為源極224S及汲極224D之多晶矽膜224X正下方之犧牲層235因由光阻膜236覆蓋而未被去除。其後，去除光阻膜236。接著，如圖45D所示，藉由退火處理，於多晶矽膜224X之正面及貫通電極120E之正面形成熱氧化膜。該熱氧化膜為圖39及圖40所示之閘極絕緣膜225及熱氧化膜227。
接著，如圖45E所示，形成覆蓋多晶矽膜224X之光阻膜237後，如圖45F所示，藉由蝕刻，將自光阻膜237露出之形成於貫通電極120E之上表面之熱氧化膜227去除。接著，如圖45G所示，於包含絕緣區域212、元件分離區域213、貫通電極120E、以及成為通道224、源極224S及汲極224D之多晶矽膜224X之半導體層200S上，將多晶矽膜226X成膜。
接著，如圖45H所示，於多晶矽膜226X之特定位置形成光阻膜238。具體而言，於成為通道224之多晶矽膜224X上形成光阻膜238。接著，如圖45I所示，藉由蝕刻加工多晶矽膜226X，形成閘極AG後，將鈍化膜221成膜。其後，如圖45J所示，依序形成層間絕緣膜222、連接部218B及第1配線層W1。
使用上述製造方法形成之放大電晶體AMP中，可使成為源極224S及汲極224D之多晶矽膜224X正下方之犧牲層235保留。因此，例如如圖46所示，可將源極224S及汲極224D與通道224形成為大致相同寬度。因此，可縮小像素電路210全體之晶片尺寸，故例如可提高1塊矽晶圓內之收率。
另，成為源極224S及汲極224D之多晶矽膜224X之兩端部例如如圖47所示，亦可成為去掉角部之曲線狀。又，上述變化例10及本變化例中，列舉SiGe作為犧牲層235之材料，但犧牲層235不限於此，例如亦可使用導電膜或絕緣膜形成。
再者，有即使將放大電晶體AMP設為GAA構造，閘極長度亦不足之情形。此時，將構成通道224之多晶矽膜224X例如如圖48A所示，變為將包含多晶矽之Si膜228X1、與例如包含SiGe之犧牲層228X2交替積層之多層膜228而形成。藉此，可確保閘極長度。
如此，使用將Si膜228X1與犧牲層228X2交替積層之多層膜228之情形時，通道224部分、源極224S及汲極224D部分之加工可如下進行。
又，將多層膜228加工成特定形狀後，如圖48A所示，除成為通道224之多層膜228之最下層之犧牲層228X2以外，將多層膜228由倒錐狀光阻膜239覆蓋。倒錐狀光阻膜239例如可藉由使用負型光阻劑等形成。接著，例如藉由進行濕蝕刻，如圖48B所示，將自光阻膜239露出之通道224部分之最下層之犧牲層228X2選擇性去除。其後，去除光阻膜239。接著，如圖48C所示，與上述同樣，依序形成閘極絕緣膜225、熱氧化膜227、閘極AG、鈍化膜221、層間絕緣膜222、連接部218B及第1配線層W。
另，上述第2實施形態及變化例9～變化例11中，顯示了將放大電晶體AMP設為GAA構造之例，但亦可將構成像素電路210之所有電晶體設為GAA構造。該情形時，可將半導體層200S設為如上所述之將Si膜228X1與犧牲層228X2交替積層之多層膜228。該情形時，由於多層膜228之膜厚較半導體層200S之膜厚薄，故可將第2基板200之膜厚薄化。因此，由於貫通電極120E、121E之縱橫比變小，故易加工性或穩定性提高，可提高良率。
＜5.變化例12＞ 圖49～圖53係顯示上述實施形態等之攝像裝置1之平面構成之一變化例者。圖49模式性顯示第2基板200之半導體層200S之正面附近之平面構成，與上述第1實施形態說明之圖8對應。圖50模式性顯示第1配線層W1、與連接於第1配線層W1之半導體層200S及第1基板100之各部之構成，與上述第1實施形態說明之圖9對應。圖51顯示第1配線層W1及第2配線層W2之平面構成之一例，與上述第1實施形態說明之圖10對應。圖52顯示第2配線層W2及第3配線層W3之平面構成之一例，與上述第1實施形態說明之圖11對應。圖53顯示第3配線層W3及第4配線層W4之平面構成之一例，與上述第1實施形態說明之圖12對應。
本變化例中，如圖50所示，於第2基板200之H方向排列之2個像素共用單元539中之一(例如紙面右側)像素共用單元539之內部佈局為使另一(例如紙面左側)像素共用單元539之內部佈局僅於H方向反轉之構成。又，一像素共用單元539之外形線與另一像素共用單元539之外形線之間之V方向之偏移大於上述第1實施形態說明之偏移(圖9)。如此，藉由增大V方向之偏移，可縮小另一像素共用單元539之放大電晶體AMP與連接於其之焊墊部120(於圖7B記載之V方向排列之2個像素共用單元539中之另一(紙面下側)焊墊部120)之間之距離。藉由此種佈局，圖49～圖53所記載之攝像裝置1之變化例12可不使於H方向排列之2個像素共用單元539之平面佈局互相於V方向反轉，而將其面積設為與上述第1實施形態說明之第2基板200之像素共用單元539之面積相同。另，第1基板100之像素共用單元539之平面佈局與上述第1實施形態說明之平面佈局(圖7A、圖7B)相同。因此，本變化例之攝像裝置1可獲得與上述第1實施形態說明之攝像裝置1相同之效果。第2基板200之像素共用單元539之配置並非限定於上述第1、2實施形態及本變化例說明之配置者。
＜6.變化例13＞ 圖54～圖59係顯示上述實施形態等之攝像裝置1之平面構成之一變化例者。圖54模式性顯示第1基板100之平面構成，與上述第1實施形態說明之圖7A對應。圖55模式性顯示第2基板200之半導體層200S之正面附近之平面構成，與上述第1實施形態說明之圖8對應。圖56模式性顯示第1配線層W1與連接於第1配線層W1之半導體層200S及第1基板100之各部之構成，與上述第1實施形態說明之圖9對應。圖57顯示第1配線層W1及第2配線層W2之平面構成之一例，與上述第1實施形態說明之圖10對應。圖58顯示第2配線層W2及第3配線層W3之平面構成之一例，與上述第1實施形態說明之圖11對應。圖59顯示第3配線層W3及第4配線層W4之平面構成之一例，與上述第1實施形態說明之圖12對應。
本變化例中，各像素電路210之外形具有大致正方形之平面形狀(圖55等)。本變化例之攝像裝置1之平面構成於該點上與上述第1實施形態說明之攝像裝置1之平面構成不同。
例如，第1基板100之像素共用單元539與上述第1實施形態說明者相同，遍及2列×2行之像素區域形成，具有大致正方形之平面形狀(圖54)。例如，各個像素共用單元539中，一像素行之像素541A及像素541C之傳輸閘極TG1、TG3之水平部分TGb自與垂直部分TGa重疊之位置於H方向上朝向像素共用單元539之中央部之方向(更具體而言，朝向像素541A、541C之外緣之方向，且朝向像素共用單元539之中央部之方向)延伸，另一像素行之像素541B及像素541D之傳輸閘極TG2、TG4之水平部分TGb自與垂直部分TGa重疊之位置於H方向上朝向像素共用單元539外側之方向(更具體而言，朝向像素541B、541D之外緣之方向，且朝向像素共用單元539之外側之方向)延伸。連接於浮動擴散區FD之焊墊部120設置於像素共用單元539之中央部(像素共用單元539之H方向及V方向之中央部)，連接於VSS接點區域118之焊墊部121至少於H方向上(圖54中為H方向及V方向)設置於像素共用單元539之端部。
作為另一配置例，亦可考慮僅在與垂直部分TGa對向之區域設置傳輸閘極TG1、TG2、TG3、TG4之水平部分TGb。此時，與上述第1實施形態說明者相同，易於將半導體層200S較細地分斷。因此，難以將像素電路210之電晶體形成得較大。另一方面，若使傳輸閘極TG1、TG2、TG3、TG4之水平部分TGb如上述變化例般，自與垂直部分TGa重疊之位置於H方向延伸，則與上述第1實施形態說明者相同，可增大半導體層200S之寬度。具體而言，可將連接於傳輸閘極TG1、TG3之貫通電極TGV1、TGV3之H方向之位置接近貫通電極120E之H方向之位置配置，將連接於傳輸閘極TG2、TG4之貫通電極TGV2、TGV4之H方向之位置接近貫通電極121E之H方向之位置配置(圖56)。藉此，與上述第1實施形態說明者相同，可增大於V方向延伸之半導體層200S之寬度(H方向之大小)。因此，可增大像素電路210之電晶體之尺寸，尤其電晶體AMP之尺寸。其結果，改善像素信號之信號/雜訊比，攝像裝置1可輸出更佳之像素資料(圖像資訊)。
第2基板200之像素共用單元539例如與第1基板100之像素共用單元539之H方向及V方向之大小大致相同，例如遍及與大致2列×2行之像素區域對應之區域設置。例如，各像素電路210中，選擇電晶體SEL及放大電晶體AMP於V方向排列地配置於在V方向延伸之1個半導體層200S，FD轉換增益切換電晶體FDG及重設電晶體RST於V方向排列地配置於在V方向延伸之1個半導體層200S。設有該選擇電晶體SEL及放大電晶體AMP之1個半導體層200S、與設有FD轉換增益切換電晶體FDG及重設電晶體RST之1個半導體層200S介隔絕緣區域212於H方向排列。該絕緣區域212例如於V方向延伸(圖55)。
此處，參照圖55及圖56，針對第2基板200之像素共用單元539之外形進行說明。例如，圖54所示之第1基板100之像素共用單元539連接於設置在焊墊部120之H方向之一側(圖56之紙面左側)之放大電晶體AMP及選擇電晶體SEL、與設置於焊墊部120之H方向之另一側(圖56之紙面右側)之FD轉換增益切換電晶體FDG及重設電晶體RST。包含該放大電晶體AMP、選擇電晶體SEL、FD轉換增益切換電晶體FDG及重設電晶體RST之第2基板200之像素共用單元539之外形由以下4個外緣決定。
第1外緣係包含選擇電晶體SEL及放大電晶體AMP之半導體層200S之V方向之一端(圖56之紙面上側之端)之外緣。該第1外緣設置於該像素共用單元539所含之放大電晶體AMP、及與該像素共用單元539之V方向之一側(圖56之紙面上側)相鄰之像素共用單元539所含之選擇電晶體SEL之間。更具體而言，第1外緣設置於該等放大電晶體AMP與選擇電晶體SEL之間之元件分離區域213之V方向之中央部。第2外緣係包含選擇電晶體SEL及放大電晶體AMP之半導體層200S之V方向之另一端(圖56之紙面下側之端)之外緣。該第2外緣設置於該像素共用單元539所含之選擇電晶體SEL、及與該像素共用單元539之V方向之另一側(圖56之紙面下側)相鄰之像素共用單元539所含之放大電晶體AMP之間。更具體而言，第2外緣設置於該等選擇電晶體SEL與放大電晶體AMP之間之元件分離區域213之V方向之中央部。第3外緣係包含重設電晶體RST及FD轉換增益切換電晶體FDG之半導體層200S之V方向之另一端(圖56之紙面下側之端)之外緣。該第3外緣設置於該像素共用單元539所含之FD轉換增益切換電晶體FDG、及與該像素共用單元539之V方向之另一側(圖56之紙面下側)相鄰之像素共用單元539所含之重設電晶體RST之間。更具體而言，第3外緣設置於該等FD轉換增益切換電晶體FDG與重設電晶體RST之間之元件分離區域213之V方向之中央部。第4外緣係包含重設電晶體RST及FD轉換增益切換電晶體FDG之半導體層200S之V方向之一端(圖56之紙面上側之端)之外緣。該第4外緣設置於該像素共用單元539所含之重設電晶體RST、及與該像素共用單元539之V方向之一側(圖56之紙面上側)相鄰之像素共用單元539所含之FD轉換增益切換電晶體FDG(未圖示)之間。更具體而言，第4外緣設置於該等重設電晶體RST與FD轉換增益切換電晶體FDG間之元件分離區域213(未圖示)之V方向之中央部。
包含此種第1、第2、第3、第4外緣之第2基板200之像素共用單元539之外形中，相對於第1、第2外緣，第3、第4外緣偏移於V方向之一側配置(換言之，偏置於V方向之一側)。藉由使用此種佈局，而可基於放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極，儘可能與焊墊部120接近配置。因此，縮小連接該等之配線之面積，易於進行攝像裝置1之細微化。另，VSS接點區域218設置於包含選擇電晶體SEL及放大電晶體AMP之半導體層200S、與包含重設電晶體RST及FD轉換增益切換電晶體FDG之半導體層200S之間。例如，複數個像素電路210具有彼此相同之配置。
具有此種第2基板200之攝像裝置1亦可獲得與上述第1實施形態說明者相同之效果。第2基板200之像素共用單元539之配置並非限定於上述第1、第2實施形態及本變化例說明之配置者。
＜7.變化例14＞ 圖60～圖65係顯示上述實施形態等之攝像裝置1之平面構成之一變化例者。圖60模式性顯示第1基板100之平面構成，與上述第1實施形態說明之圖7B對應。圖61模式性顯示第2基板200之半導體層200S之正面附近之平面構成，與上述第1實施形態說明之圖8對應。圖62模式性顯示第1配線層W1與連接於第1配線層W1之半導體層200S及第1基板100之各部之構成，與上述第1實施形態說明之圖9對應。圖63顯示第1配線層W1及第2配線層W2之平面構成之一例，與上述第1實施形態說明之圖10對應。圖64係顯示第2配線層W2及第3配線層W3之平面構成之一例，與上述第1實施形態說明之圖11對應。圖65顯示第3配線層W3及第4配線層W4之平面構成之一例，與上述第1實施形態說明之圖12對應。
本變化例中，第2基板200之半導體層200S於H方向延伸(圖62)。即，與將上述圖55等所示之攝像裝置1之平面構成旋轉90度之構成大致對應。
例如，第1基板100之像素共用單元539與上述第1實施形態說明者相同，遍及2列×2行之像素區域形成，具有大致正方形之平面形狀(圖60)。例如，各個像素共用單元539中，一像素列之像素541A及像素541B之傳輸閘極TG1、TG2於V方向上朝像素共用單元539之中央部延伸，另一像素列之像素541C及像素541D之傳輸閘極TG3、TG4於V方向上延伸至像素共用單元539之外側。連接於浮動擴散區FD之焊墊部120設置於像素共用單元539之中央部，連接於VSS接點區域118之焊墊部121至少於V方向上(圖60中為V方向及H方向)設置於像素共用單元539之端部。此時，傳輸閘極TG1、TG2之貫通電極TGV1、TGV2之V方向之位置靠近貫通電極120E之V方向之位置，傳輸閘極TG3、TG4之貫通電極TGV3、TGV4之V方向之位置靠近貫通電極121E之V方向之位置(圖62)。因此，根據與上述第1實施形態說明者相同之理由，可增大於H方向延伸之半導體層200S之寬度(V方向之大小)。因此，可增大放大電晶體AMP之尺寸，抑制雜訊。
於各個像素電路210中，選擇電晶體SEL及放大電晶體AMP於H方向排列配置，於與選擇電晶體SEL隔著絕緣區域212於V方向上相鄰之位置配置有重設電晶體RST(圖61)。FD轉換增益切換電晶體FDG與重設電晶體RST於H方向上排列配置。VSS接點區域218島狀地設置於絕緣區域212。例如，第3配線層W3於H方向延伸(圖64)，第4配線層W4於V方向延伸(圖65)。
具有此種第2基板200之攝像裝置1亦可獲得與上述第1實施形態說明者相同之效果。第2基板200之像素共用單元539之配置並非限定於上述第1、第2實施形態及本變化例所說明之配置者。例如，上述第1、第2實施形態及變化例12所說明之半導體層200S亦可於H方向延伸。
＜8.變化例15＞ 圖66係顯示上述實施形態等之攝像裝置1之剖面構成之一變化例者。圖66與上述第1實施形態說明之圖3對應。本變化例中，攝像裝置1除了接點部201、202、301、302外，於與像素陣列部540之中央部對應之位置具有接點部203、204、303、304。本變化例之攝像裝置1於該點上與上述第1實施形態說明之攝像裝置1不同。
接點部203、204設置於第2基板200，露出與第3基板300之接合面。接點部303、304設置於第3基板300，露出與第2基板200之接合面。接點部203與接點部303相接，接點部204與接點部304相接。即，該攝像裝置1中，第2基板200與第3基板300除了接點部201、202、301、302外，亦藉由接點部203、204、303、304連接。
接著，使用圖67及圖68，針對該攝像裝置1之動作進行說明。圖67以箭頭表示自外部輸入至攝像裝置1之輸入信號、電源電位及基準電位之路徑。圖68以箭頭表示自攝像裝置1輸出至外部之像素信號之信號路徑。例如，經由輸入部510A輸入至攝像裝置1之輸入信號被傳輸至第3基板300之列驅動部520，由列驅動部520產生列驅動信號。該列驅動信號經由接點部303、203進而送至第2基板200。再者，該列驅動信號經由配線層200T內之列驅動信號線542，到達像素陣列部540之像素共用單元539各者。到達第2基板200之像素共用單元539之列驅動信號中之傳輸閘極TG以外之驅動信號被輸入至像素電路210，驅動像素電路210所含之各電晶體。傳輸閘極TG之驅動信號經由貫通電極TGV輸入至第1基板100之傳輸閘極TG1、TG2、TG3、TG4，驅動像素541A、541B、541C、541D。又，自攝像裝置1之外部供給於第3基板300之輸入部510A(輸入端子511)之電源電位及基準電位經由接點部303、203送至第2基板200，經由配線層200T內之配線供給於像素共用單元539各者之像素電路210。基準電位進而經由貫通電極121E，亦被供給於第1基板100之像素541A、541B、541C、541D。另一方面，第1基板100之像素541A、541B、541C、541D中經光電轉換之像素信號按照像素共用單元539送至第2基板200之像素電路210。將基於該像素信號之像素信號自像素電路210經由垂直信號線543及接點部204、304送至第3基板300。該像素信號經第3基板300之行信號處理部550及圖像信號處理部560處理後，經由輸出部510B輸出至外部。
具有此種接點部203、204、303、304之攝像裝置1亦可獲得與上述第1實施形態說明者相同之效果。可根據經由接點部303、304之配線之連接端，即第3基板300之電路等之設計，改變接點部之位置及數量等。
＜9.變化例16＞ 圖69係顯示上述實施形態等之攝像裝置1之剖面構成之一變化例者。圖69與上述第1實施形態說明之圖6對應。本變化例中，於第1基板100設有具有平面型構造之傳輸電晶體TR。本變化例之攝像裝置1於該點上與上述第1實施形態說明之攝像裝置1不同。
該傳輸電晶體TR僅由水平部分TGb構成傳輸閘極TG。換言之，傳輸閘極TG不具有垂直部分TGa，與半導體層100S對向設置。
具有此種平面型構造之傳輸電晶體TR之攝像裝置1亦可獲得與上述第1實施形態說明者相同之效果。再者，亦認為藉由於第1基板100設置平面型傳輸閘極TG，與將縱型傳輸閘極TG設置於第1基板100之情形相比，將光電二極體PD形成至更接近半導體層100S之正面附近，藉此，增加飽和信號量(Qs)。又，亦認為於第1基板100形成平面型傳輸閘極TG之方法與於第1基板100形成縱型傳輸閘極TG之方法相比，製造步驟數較少，不易產生因製造步驟所致之對光電二極體PD之不良影響。
＜10.變化例17＞ 圖70係顯示上述實施形態等之攝像裝置1之像素電路之一變化例者。圖70與上述第1實施形態說明之圖4對應。本變化例中，於每1個像素(像素541A)設有像素電路210。即，像素電路210亦可不由複數個像素共用。本變化例之攝像裝置1於該點上與上述第1實施形態說明之攝像裝置1不同。
本變化例之攝像裝置1於將像素541A與像素電路210設置於互不相同之基板(第1基板100及第2基板200)之點上，與上述第1實施形態說明之攝像裝置1相同。因此，本變化例之攝像裝置1亦可獲得與上述實施第1形態說明者相同之效果。
＜11.變化例18＞ 圖71係顯示上述實施形態等說明之像素分離部117之平面構成之一變化例者。亦可於包圍像素541A、541B、541C、541D各者之像素分離部117設置有間隙。即，亦可不由像素分離部117包圍像素541A、541B、541C、541D整周。例如，像素分離部117之間隙設置於焊墊部120、121附近(參照圖7B)。
上述第1實施形態中，已說明像素分離部117具有貫通半導體層100S之FTI構造之例(參照圖6)，但像素分離部117亦可具有FTI構造以外之構成。例如，像素分離部117亦可不以完全貫通半導體層100S之方式設置，亦可具有所謂DTI(Deep Trench Isolation：深溝渠隔離)構造。
＜12.變化例19＞ 圖72係模式性顯示本揭示之變化例19之攝像裝置1之要部之剖面構成者。圖73模式性顯示圖72所示之攝像裝置之第2基板200之平面構成者。另，圖72中，顯示與圖73所示之E-E’線對應之剖面。上述第2實施形態中說明之具有GAA構造之放大電晶體AMP之攝像裝置1例如可如下形成。
首先，於將像素541A、541B、541C、541D各者之浮動擴散區FD(浮動擴散區FD1、FD2、FD3、FD4)互相連接之焊墊部120上，例如使用化學汽相沈積法(CVD法)預先形成犧牲層120A。
作為犧牲層120A之材料，例如可使用與氧化矽膜之蝕刻選擇性因氧化而變大之材料。作為此種材料，列舉例如Ge。此外，作為犧牲層120A之材料，例如可使用與氧化矽膜之蝕刻選擇性變大之材料。作為此種材料，列舉III-V族化合物半導體材料(例如InGaAs、InP及GaAs)或非晶碳。以下，以使用Ge形成犧牲層120A之情形為例進行說明。
其後，與上述第2實施形態之情形同樣，將半導體層200S與第1基板100貼合，於特定位置形成絕緣區域212及元件分離區域213。
接著，如圖74A所示，於半導體層200S上，例如積層犧牲層235及多晶矽膜224X，且將具有絕緣膜212X之Si薄膜層貼合於與多晶矽膜224X側為相反側之犧牲層235之下表面。接著，如圖74B所示，例如藉由光微影及反應離子蝕刻(RIE，Reactive Ion Etching)，加工多晶矽膜224X，形成貫通多晶矽膜224X之開口224H。
接著，例如調製SiGe/Si之選擇比為10以上，SiO 2/Si之選擇比為7.5以上之鹼水溶液(例如，氟化氫：過氧化氫：醋酸=1：200：3之蝕刻液)，蝕刻犧牲層235。此時，犧牲層235亦於平面方向後退，將通道224下方之犧牲層235去除。接著，如圖74C所示，於多晶矽膜224X上形成保護一開口224H之光阻膜234後，例如藉由使用包含F、Cl、Br等鹵元素之氣體之乾蝕刻，蝕刻絕緣區域212及配線層100T，形成到達犧牲層120A之開口100H。接著，去除光阻膜234後，進行退火處理，如圖74D所示，於包含通道224之多晶矽膜224X之正面，形成作為閘極絕緣膜225之熱氧化膜。此時，於開口100H之底部露出之犧牲層120A亦被氧化，例如形成GeO 2層120X。其後，例如以純水洗淨。藉此，如圖74E所示，去除GeO 2層120X。
另，使用III-V族材料形成犧牲層120A之情形時，例如可藉由以鹽酸洗淨而去除犧牲層120A。使用非晶碳形成犧牲層120A之情形時，例如可藉由以硫酸/過氧化氫洗淨而去除被氧化之犧牲層120A。
接著，如圖74F所示，例如使用CVD法，於通道224之周圍及開口100H將多晶矽膜226X成膜。藉此，一併形成將閘極AG及放大電晶體AMP與浮動擴散區FD電性連接之貫通電極120E。其後，與上述第2實施形態同樣，依序形成鈍化膜221、層間絕緣膜222及第1配線層W1。根據以上，形成圖72所示之攝像裝置1之第2基板200。
又，上述第2實施形態中說明之具有GAA構造之放大電晶體AMP之攝像裝置1例如可如下形成。
首先，與上述同樣，於焊墊部120上預先形成犧牲層120A。其後，與上述第2實施形態之情形同樣，將半導體層200S與第1基板100貼合，於特定位置形成絕緣區域212及元件分離區域213。
接著，如圖75A所示，將多晶矽膜224X與半導體層200S上貼合。接著，如圖75B所示，例如藉由光微影及RIE加工多晶矽膜224X後，形成貫通多晶矽膜224X之開口224H。
接著，例如使用稀釋成超低濃度之氟酸進行濕蝕刻，將開口224H之間之多晶矽膜224X下方之絕緣區域212去除。接著，如圖75C所示，於多晶矽膜224X上形成保護一開口224H之光阻膜234後，例如藉由使用包含F、Cl、Br等鹵元素之氣體之乾蝕刻，蝕刻絕緣區域212及配線層100T，形成到達犧牲層120A之開口100H。接著，去除光阻膜234後進行退火處理，如圖75D所示，於多晶矽膜224X之正面形成作為閘極絕緣膜225之熱氧化膜。此時，於開口100H之底部露出之犧牲層120A亦被氧化，而形成GeO 2層120X。其後，例如以純水洗淨。藉此，如圖75E所示，去除GeO 2層120X。
接著，如圖75F所示，於通道224周圍及開口100H，例如將多晶矽膜226X成膜。藉此，一併形成將閘極AG及放大電晶體AMP與浮動擴散區FD電性連接之貫通電極120E。其後，與上述第2實施形態同樣，依序形成鈍化膜221、層間絕緣膜222及第1配線層W1。根據以上，形成圖72所示之攝像裝置1之第2基板200。
如上所述，本變化例中，預先於焊墊部120上形成犧牲層120A。藉此，可一併形成將閘極AG及放大電晶體AMP與浮動擴散區FD電性連接之貫通電極120E。藉此，除上述第2實施形態之效果外，還可簡化製造步驟，且可降低接合電阻。又，由於可不剝離通道224周圍之氧化膜而形成放大電晶體AMP，故可降低第2基板200中因與接近之接點之寄生電晶體所致之閾值電壓之不穩定化。
＜13.變化例20＞ 圖76係模式性顯示本揭示之變化例20之攝像裝置1之要部之剖面構成者。圖77係圖76所示之攝像裝置1之等效電路圖。上述第1實施形態中，顯示了將浮動擴散區FD與放大電晶體AMP之閘極AG以貫通電極120E直接連接之例，但例如亦可將浮動擴散區FD與重設電晶體RST之源極RS以貫通電極120E1直接連接。
上述實施形態等中，顯示了包含FD轉換增益切換電晶體FDG之像素電路210，但亦可省略FD轉換增益切換電晶體FDG。此時，如圖77所示，重設電晶體RST之源極RS與浮動擴散區FD及放大電晶體AMP之閘極AG為相同電位。
本變化例中，重設電晶體RST具有鰭型FD-SOI構造，其源極及汲極自半導體層200S之正面(面200S1)跨及背面(面200S2)形成。因此，如圖76所示，藉由於形成有重設電晶體RST之源極RS之半導體層200S之面200S2連接貫通電極120E1，而可將浮動擴散區FD與重設電晶體RST之源極RS電性連接。此種攝像裝置1例如可如下形成。
首先，如圖78A所示，於半導體層100S上，形成焊墊部120、121及傳輸電晶體TR之閘極TGb等之配線。接著，如圖78B所示，於半導體層100S上形成覆蓋配線之層間絕緣膜123後，設置到達焊墊部120之貫通電極120E1，形成配線層100T。
接著，如圖78C所示，將半導體層200S貼合於配線層100T上。接著，如圖78D所示，於半導體層200S，形成源極隨耦電路或放大電晶體AMP、重設電晶體RST、選擇電晶體SEL及FD轉換增益切換電晶體FDG。此時，設為至少重設電晶體RST之閘極RG貫通半導體層200S之鰭構造。藉此，重設電晶體RST之源極RS與浮動擴散區FD經由貫通電極120E1電性連接。關於其他電晶體，雖無限制，但為了簡化步驟數或構造，較佳為設為與重設電晶體RST相同之鰭構造。
其後，設置層間絕緣膜222或各種配線，形成配線層200T。根據以上，圖76所示之攝像裝置1完成。
如此，本變化例中，將浮動擴散區FD與重設電晶體RST之源極RS藉由貫通電極120E1直接連接。藉此，無須另外設置用以將浮動擴散區FD與重設電晶體RST電性連接之配線，故削減形成於半導體層200S之面內之絕緣區域212之面積，確保形成像素電路210之半導體層200S之面積。即，可提高第2基板200中構成像素電路210之像素電晶體之面積效率。
又，本變化例中，顯示了為了將浮動擴散區FD與重設電晶體RST之源極RS由貫通電極120E1直接連接，而以俯視時，浮動擴散區FD與重設電晶體RST之源極RS於積層方向重疊之方式佈局之例，但不限於此。例如，如圖79所示，亦可於配線層100T內設置於面內方向延伸之配線，將其作為連接浮動擴散區FD與重設電晶體RST之源極RS之貫通電極120E1之一部分使用。藉此，設置於半導體層200S之像素電晶體之佈局之自由度提高。
再者，本變化例中，顯示了將浮動擴散區FD與重設電晶體RST之源極RS由貫通電極120E1直接連接之例，但亦可將其與例如變化例5組合。即，如圖80所示，使重設電晶體RST之源極RS之側面及放大電晶體AMP之閘極AG之側面與貫通半導體層200S及配線層100T之貫通電極120E相接。藉此，可進而削減形成於半導體層200S之面內之絕緣區域212之面積。即，可進而提高第2基板200中構成像素電路210之像素電晶體之面積效率。
＜14.變化例21＞ 圖81係模式性顯示本揭示之變化例21之攝像裝置1之要部之剖面構成者。圖82係模式性顯示圖81所示之攝像裝置1之第2基板200之平面構成者。上述實施形態等中，顯示了將放大電晶體AMP之閘極AG與FD轉換增益切換電晶體FDG之源極FS經由連接部218V及第1配線W1電性連接之例，但不限定於此。
本變化例之攝像裝置1係使形成像素電晶體之閘極之多晶矽226於放大電晶體AMP與FD轉換增益切換電晶體FDG之間延伸，且使用其將放大電晶體AMP之閘極AG與FD轉換增益切換電晶體FDG之源極FS電性連接者。此種攝像裝置1例如可如下形成。
首先，如圖83A所示，加工半導體層200S，於配線層100T上形成構成像素電路210之各種電晶體之鰭片223，進而於鰭片223周圍形成作為閘極絕緣膜225之氧化矽膜。
接著，如圖83B所示，於配線層100T上形成具有特定圖案之光阻膜240，形成到達焊墊部120之開口100H。接著，如圖83C所示，於配線層100T上埋設開口100H，且形成覆蓋構成FD轉換增益切換電晶體FDG之鰭片223以外之光阻膜241，將設置於構成FD轉換增益切換電晶體FDG之鰭片223之源極FS周圍之閘極絕緣膜225剝離。
接著，去除光阻膜241後，如圖83D所示，將覆蓋鰭片223，且埋設開口100H之多晶矽膜226X成膜。接著，如圖83E所示，加工多晶矽膜226X。藉此，形成將放大電晶體AMP及FD轉換增益切換電晶體FDG各者之閘極AG、FG、放大電晶體AMP之閘極AG與FD轉換增益切換電晶體FDG之源極FS連接之多晶矽226、及連接於其之貫通電極120E1。
其後，設置層間絕緣膜222或各種配線，形成配線層200T。根據以上，圖81所示之攝像裝置1完成。
如此，本變化例中，將同電位之放大電晶體AMP之閘極AG與FD轉換增益切換電晶體FDG之源極FS使用形成像素電晶體之閘極之多晶矽226電性連接，將該多晶矽膜與焊墊部120經由貫通電極120E1電性連接。藉此，無須貫通第1基板100與第2基板200之間之貫通配線(例如貫通電極120E)。因此，削減形成於半導體層200S之面內之絕緣區域212之面積，確保形成像素電路210之半導體層200S之面積。即，可提高第2基板200中構成像素電路210之像素電晶體之面積效率。
又，由於無須於焊墊部120之上方形成與浮動擴散區FD同電位之放大電晶體AMP之閘極AG，或FD轉換增益切換電晶體FDG之源極FS，故設置於半導體層200S之像素電晶體之佈局之自由度提高。
再者，圖81中，顯示了將連接於第1配線層W1之連接部218V與FD轉換增益切換電晶體FDG連接之例，但並非限定於此者。例如，亦可如圖84所示，將連接部218V連接於放大電晶體AMP。或者，亦可如圖85所示，將連接部218V連接於多晶矽226，且該多晶矽226將放大電晶體AMP之閘極AG與FD轉換增益切換電晶體FDG之源極FS連接。
此外，例如亦可如圖86所示，將放大電晶體AMP之閘極AG與FD轉換增益切換電晶體FDG之源極FS配置成直線狀，並以多晶矽226連接。藉此，縮短將放大電晶體AMP之閘極AG與FD轉換增益切換電晶體FDG之源極FS連接之多晶矽226之配線長度，故可降低電容。
又，例如亦可如圖87所示，於FD轉換增益切換電晶體FDG之源極FS周圍保留氧化矽膜，將FD轉換增益切換電晶體FDG之源極FS與多晶矽226經由連接部218V電性連接。 ＜15.變化例22＞ 圖88係模式性顯示本揭示之變化例22之攝像裝置1之要部之剖面構成者。圖89係圖88所示之攝像裝置1之等效電路圖。上述實施形態中，顯示了將像素電路210設置於第2基板200之例，但並非限於此者。例如，亦可於上述第2基板200與第3基板300之間，設置包含半導體層400S之第4基板400，將構成像素電路210之複數個電晶體分開設置於半導體層200S、400S。
具體而言，如圖88及圖89所示，亦可將構成像素電路210之複數個電晶體中之放大電晶體AMP及選擇電晶體SEL設置於半導體層200S，將重設電晶體RST及FD轉換增益切換電晶體FDG設置於半導體層400S。藉此，可縮小像素間距，且確保放大電晶體AMP等像素電晶體之形成面積。
再者，將放大電晶體AMP及選擇電晶體SEL設置於半導體層200S，將重設電晶體RST及FD轉換增益切換電晶體FDG設置於半導體層400S之情形時，較佳為設為如下之平面佈局。例如，較佳為傳輸電晶體TR之源極或汲極、放大電晶體AMP之閘極AG、FD轉換增益切換電晶體FDG之源極以俯視時重疊之方式佈局。藉此，藉由使上述貫通電極120E貫通至第4基板400，可將傳輸電晶體TR之源極或汲極、放大電晶體AMP之閘極AG、FD轉換增益切換電晶體FDG之源極以貫通電極120E電性連接。即，可將配線長度最短化，原理上可將FD電容最小化。又，由於削減用以將各像素電晶體電性連接之通孔之條數，故可進而縮小像素間距。此外，由於減少因通孔所致之應力，故可減少電晶體之特性變動。
此種攝像裝置1例如可如下形成。
首先，如圖90A所示，例如藉由蝕刻加工半導體層200S，於配線層100T上分別形成放大電晶體AMP及選擇電晶體SEL之鰭片233。接著，如圖90B所示，藉由形成絕緣區域212，且將多晶矽成膜、加工，而形成放大電晶體AMP及選擇電晶體SEL之閘極(例如閘極AG)。
接著，如圖90C所示，形成層間絕緣膜222後，如圖90D所示，形成貫通放大電晶體AMP之閘極AG，且到達設置於傳輸電晶體TR之源極或汲極上之焊墊部120之貫通電極120E。接著，如圖90E所示，將半導體層400S與配線層200T上貼合。
接著，如圖90F所示，例如藉由蝕刻加工半導體層400S後，形成絕緣區域412。接著，如圖90G所示，分別形成重設電晶體RST及FD轉換增益切換電晶體FDG之閘極RG、FG。其後，設置層間絕緣膜422或各種配線，形成配線層400T。根據以上，圖88所示之攝像裝置1完成。
如此，本變化例中，將構成像素電路210之放大電晶體AMP、選擇電晶體SEL、重設電晶體RST及FD轉換增益切換電晶體FDG中之放大電晶體AMP及選擇電晶體SEL設置於半導體層200S，將重設電晶體RST及FD轉換增益切換電晶體FDG設置於半導體層400S。藉此，可縮小像素間距，且確保放大電晶體AMP等像素電晶體之形成面積。
又，由於傳輸電晶體TR之源極或汲極、放大電晶體AMP之閘極AG、FD轉換增益切換電晶體FDG之源極於俯視時重疊，故可將該等以貫通電極120E電性連接。因此，原理上可將FD電容最小化。又，由於削減用以將各像素電晶體電性連接之通孔之條數，故可進而縮小像素間距。此外，由於減少因通孔所致之應力，故可減少電晶體之特性變動。
再者，圖88及圖89中，顯示了包含FD轉換增益切換電晶體FDG作為構成像素電路210之複數個電晶體之例，但例如亦可如圖92所示，省略FD轉換增益切換電晶體FDG。此時，例如如圖91所示，傳輸電晶體TR之源極或汲極、放大電晶體AMP之閘極AG、重設電晶體RST之源極於俯視時重疊，將該等以貫通電極120E電性連接。
此外，圖88及圖91等中，顯示了將構成像素電路210之放大電晶體AMP、選擇電晶體SEL、重設電晶體RST及FD轉換增益切換電晶體FDG中之放大電晶體AMP及選擇電晶體SEL設置於半導體層200S，將重設電晶體RST及FD轉換增益切換電晶體FDG設置於半導體層400S之例，但並非限定於此者。例如，如圖93及圖94所示，亦可將重設電晶體RST及FD轉換增益切換電晶體FDG設置於半導體層200S，將放大電晶體AMP及選擇電晶體SEL設置於半導體層400S。
此種攝像裝置1例如可如下形成。
首先，如圖95A所示，於配線層100T形成貫通電極120E1後，將半導體層200S與配線層100T貼合，例如藉由蝕刻加工半導體層200S。接著，如圖95B所示，形成絕緣區域212後，於半導體層200S上分別形成重設電晶體RST及FD轉換增益切換電晶體FDG之閘極RG、FG。
接著，如圖95C所示，形成層間絕緣膜222及貫通層間絕緣膜222之貫通電極120E2。接著，如圖95D所示，將半導體層400S貼合於配線層200T上。接著，如圖95E所示，例如藉由蝕刻加工半導體層400S，分別形成放大電晶體AMP及選擇電晶體SEL之鰭片433。
接著，如圖95F所示，藉由將多晶矽成膜、加工，形成放大電晶體AMP及選擇電晶體SEL之閘極(例如閘極AG)。接著，如圖95G所示，將絕緣區域412及層間絕緣膜422成膜。其後，設置各種配線，形成配線層400T。根據以上，圖93所示之攝像裝置1完成。
又，圖93中，顯示了將放大電晶體AMP之閘極AG與FD轉換增益切換電晶體FDG之源極經由貫通電極120E1電性連接，將FD轉換增益切換電晶體FDG之源極與放大電晶體AMP之閘極AG經由貫通電極120E2電性連接之例，但並非限定於此者。例如亦可如圖96所示，經由貫通半導體層200S，到達半導體層400S之面400S2之貫通電極120E，將放大電晶體AMP之閘極AG、FD轉換增益切換電晶體FDG之源極及放大電晶體AMP之閘極AG電性連接。再者，例如亦可如圖97所示，進而使貫通電極120E貫通設置於第4基板之放大電晶體AMP之閘極AG。
另，第2基板200與第4基板400例如亦可如圖98所示，將分別設置於與第4基板400對向之第2基板200之配線層200T之正面、及設置於與第2基板200對向之第4基板400之面400S2側之配線層400T1之正面的接觸部201、401互相接合而互相電性連接。
(其他變化例) 上述變化例1～22亦可互相組合。
＜16.適用例＞ 圖99係顯示具備上述實施形態等之攝像裝置1之攝像系統7之概略構成之一例者。
攝像系統7為例如數位相機或攝影機等攝像裝置，或智慧型手機或平板型終端等可攜式終端裝置等電子機器。攝像系統7具備例如上述實施形態等之攝像裝置1、DSP(digital signal processing：數位信號處理)電路243、訊框記憶體244、顯示部245、記憶部246、操作部247及電源部248。攝像系統7中，上述實施形態等之攝像裝置1、DSP電路243、訊框記憶體244、顯示部245、記憶部246、操作部247及電源部248經由匯流排線249互相連接。
上述實施形態等之攝像裝置1輸出與入射光對應之圖像資料。DSP電路243係對自上述實施形態等之攝像裝置1輸出之信號(圖像資料)進行處理之信號處理電路。訊框記憶體244以訊框單位暫時保持由DSP電路243處理後之圖像資料。顯示部245包含例如液晶面板或有機EL(Electro Luminescence：電致發光)面板等面板型顯示裝置，顯示由上述實施形態等之攝像裝置1拍攝之動態圖像或靜態圖像。記憶部246將由上述實施形態等之攝像裝置1拍攝之動態圖像或靜止圖像之圖像資料記錄於半導體記憶體或硬碟等記錄媒體。操作部247依照使用者之操作，發出攝像系統7具有之各種功能相關之操作指令。電源部248將成為上述實施形態等之攝像裝置1、DSP電路243、訊框記憶體244、顯示部245、記憶部246及操作部247之動作電源之各種電源適當供給至該等供給對象。
接著，針對攝像系統7之攝像順序進行說明。
圖100係顯示攝像系統7之攝像動作之流程圖之一例。使用者藉由操作操作部247而指示攝像開始(步驟S101)。於是，操作部247將攝像指令發送至攝像裝置1(步驟S102)。攝像裝置1(具體而言，系統控制電路36)接收攝像指令後，執行特定攝像方式之攝像(步驟S103)。
攝像裝置1將藉由攝像而得之圖像資料輸出至DSP電路243。此處，所謂圖像資料係基於暫時保持於浮動擴散區FD之電荷產生之像素信號之所有像素量之資料。DSP電路243基於自攝像裝置1輸入之圖像資料，進行特定之信號處理(例如雜訊減低處理等)(步驟S104)。DSP電路243將經特定之信號處理後之圖像資料保持於訊框記憶體244，訊框記憶體244將圖像資料記憶於記憶部246(步驟S105)。如此，進行攝像系統7之攝像。
本適用例中，將上述實施形態等之攝像裝置1適用於攝像系統7。藉此，可將攝像裝置1小型化或高精細化，故可提供小型或高精細之攝像系統7。
＜17.應用例＞ [應用例1] 本揭示之技術(本技術)可應用於各種製品。例如，本揭示之技術亦可作為搭載於汽車、電動汽車、油電混合汽車、機車、自行車、個人移動載具、飛機、無人機、船舶、機器人等任一種類之移動體之裝置而實現。
圖101係顯示可適用本揭示之技術之移動體控制系統之一例即車輛控制系統之概略構成例之方塊圖。
車輛控制系統12000具備經由通信網路12001連接之複數個電子控制單元。於圖101所示之例中，車輛控制系統12000具備驅動系統控制單元12010、車體系統控制單元12020、車外資訊檢測單元12030、車內資訊檢測單元12040、及統合控制單元12050。又，作為統合控制單元12050之功能構成，圖示出微電腦12051、聲音圖像輸出部12052、及車載網路I/F(interface：介面)12053。
驅動系統控制單元12010依照各種程式，控制與車輛之驅動系統關聯之裝置之動作。例如，驅動系統控制單元12010作為內燃機或驅動用馬達等用以產生車輛之驅動力之驅動力產生裝置、用以將驅動力傳遞至車輪之驅動力傳遞機構、調節車輛舵角之轉向機構、及產生車輛之制動力之制動裝置等之控制裝置發揮功能。
車體系統控制單元12020依照各種程式，控制裝備於車體之各種裝置之動作。例如，車體系統控制單元12020作為無鑰匙啟動系統、智慧鑰匙系統、電動窗裝置、或頭燈、尾燈、剎車燈、方向燈或霧燈等各種燈具之控制裝置發揮功能。該情形時，可對車體系統控制單元12020輸入自代替鑰匙之可攜帶式機器發送之電波或各種開關之信號。車體系統控制單元12020受理該等電波或信號之輸入，控制車輛之門鎖裝置、電動窗裝置、燈具等。
車外資訊檢測單元12030檢測搭載有車輛控制系統12000之車輛外部之資訊。例如，於車外資訊檢測單元12030連接攝像部12031。車外資訊檢測單元12030使攝像部12031拍攝車外之圖像，且接收拍攝之圖像。車外資訊檢測單元12030亦可基於接收到之圖像，進行人、車、障礙物、標識或路面上之文字等之物體檢測處理或距離檢測處理。
攝像部12031係接受光且輸出與該光之受光量相應之電性信號之光感測器。攝像部12031可將電性信號作為圖像輸出，亦可作為測距之資訊輸出。又，攝像部12031接受之光可為可見光，亦可為紅外線等非可見光。
車內資訊檢測單元12040檢測車內之資訊。於車內資訊檢測單元12040，連接例如檢測駕駛者的狀態之駕駛者狀態檢測部12041。駕駛者狀態檢測部12041包含例如拍攝駕駛者之相機，車內資訊檢測單元12040可基於自駕駛者狀態檢測部12041輸入之檢測資訊，算出駕駛者之疲勞程度或精神集中程度，亦可判斷駕駛者是否在打瞌睡。
微電腦12051可基於由車外資訊檢測單元12030或車內資訊檢測單元12040取得之車內外之資訊，運算驅動力產生裝置、轉向機構或制動裝置之控制目標值，對驅動系統控制單元12010輸出控制指令。例如，微電腦12051可進行以實現包含迴避車輛碰撞或緩和衝擊、基於車間距離之追隨行駛、維持車速行駛、車輛之碰撞警告或車輛偏離車道警告等之ADAS(Advanced Driver Assistance System：先進駕駛輔助系統)之功能為目的之協調控制。
又，微電腦12051藉由基於由車外資訊檢測單元12030或車內資訊檢測單元12040取得之車輛周圍之資訊，控制驅動力產生裝置、轉向機構或制動裝置等，而進行以不依據駕駛者之操作而自主行駛之自動駕駛等為目的之協調控制。
又，微電腦12051可基於由車外資訊檢測單元12030取得之車外資訊，對車體系統控制單元12020輸出控制指令。例如，微電腦12051可根據由車外資訊檢測單元12030檢測到之前方車或對向車之位置而控制頭燈，進行將遠光燈切換成近光燈等以謀求防眩為目的之協調控制。
聲音圖像輸出部12052向可對車輛之搭乘者或對車外視覺性或聽覺性通知資訊之輸出裝置發送聲音及圖像中之至少任一者之輸出信號。於圖57之例中，作為輸出裝置，例示擴音器12061、顯示部12062及儀表板12063。顯示部12062亦可包含例如車載顯示器及抬頭顯示器之至少一者。
圖102係顯示攝像部12031之設置位置之例之圖。
於圖102中，車輛12100具有攝像部12101、12102、12103、12104、12105作為攝像部12031。
攝像部12101、12102、12103、12104、12105例如設置於車輛12100之前保險桿、側視鏡、後保險桿、尾門及車廂內之前擋風玻璃之上部等位置。裝備於前保險桿之攝像部12101及裝備於車廂內之前擋風玻璃之上部之攝像部12105主要取得車輛12100前方之圖像。裝備於側視鏡之攝像部12102、12103主要取得車輛12100側方之圖像。裝備於後保險桿或尾門之攝像部12104主要取得車輛12100後方之圖像。由攝像部12101及12105取得之前方圖像主要用於檢測前方車輛或行人、障礙物、號誌機、交通標識或車道線等。
另，圖102顯示出攝像部12101至12104之攝像範圍之一例。攝像範圍12111顯示設置於前保險桿之攝像部12101之攝像範圍，攝像範圍12112、12113分別顯示設置於側視鏡之攝像部12102、12103之攝像範圍，攝像範圍12114顯示設置於後保險桿或尾門之攝像部12104之攝像範圍。例如，藉由使由攝像部12101至12104拍攝之圖像資料重疊，而可獲得自上方觀察車輛12100之俯瞰圖像。
攝像部12101至12104之至少一者亦可具有取得距離資訊之功能。例如，攝像部12101至12104之至少一者可為包含複數個攝像元件之攝影機，亦可為具有相位差檢測用之像素之攝像元件。
例如，微電腦12051基於自攝像部12101至12104取得之距離資訊，求得攝像範圍12111至12114內與各立體物相隔之距離、及該距離之時間變化(相對於車輛12100之相對速度)，藉此可擷取尤其在於車輛12100之行進路上某最近之立體物且在與車輛12100大致相同之方向以特定速度(例如為0 km/h以上)行駛之立體物，作為前方車。再者，微電腦12051可設定近前應預先確保之與前方車之車間距離，進行自動剎車控制(亦包含追隨停止控制)或自動加速控制(亦包含追隨起動控制)等。可如此地進行不依據駕駛者之操作而自主行駛之自動駕駛等為目的之協調控制。
例如，微電腦12051可基於自攝像部12101至12104而得之距離資訊，將立體物相關之立體物資料分類成2輪車、普通車輛、大型車輛、行人、電線桿等其他立體物並擷取，用於自動迴避障礙物。例如，微電腦12051可將車輛12100周邊之障礙物識別為車輛12100之駕駛者可視認之障礙物與難以視認之障礙物。且，微電腦12051判斷表示與各障礙物碰撞之危險度之碰撞風險，當碰撞風險為設定值以上而有碰撞可能性之狀況時，經由擴音器12061或顯示部12062對駕駛者輸出警報，或經由驅動系統控制單元12010進行強制減速或迴避轉向，藉此可進行用以迴避碰撞之駕駛支援。
攝像部12101至12104之至少一者亦可為檢測紅外線之紅外線相機。例如，微電腦12051可藉由判定攝像部12101至12104之攝像圖像中是否存在行人而辨識行人。該行人之辨識係根據例如擷取作為紅外線相機之攝像部12101至12104之攝像圖像之特徵點之順序、及對表示物體輪廓之一連串特徵點進行圖案匹配處理而判別是否為行人之順序而進行。若微電腦12051判定攝像部12101至12104之攝像圖像中存在行人，且辨識出行人，則聲音圖像輸出部12052以對該經識別出之行人重疊顯示用以強調之方形輪廓線之方式，控制顯示部12062。另，聲音圖像輸出部12052亦可以將表示行人之圖標等顯示於期望之位置之方式控制顯示部12062。
以上，已針對可適用本揭示技術之移動體控制系統之一例進行說明。本揭示之技術可適用於以上說明之構成中之攝像部12031。具體而言，上述實施形態等之攝像裝置1可適用於攝像部12031。藉由對攝像部12031適用本揭示之技術，而可獲得雜訊較少之高精細之攝影圖像，故可於移動體控制系統中進行使用攝影圖像之高精度控制。
＜應用例2＞ 圖103係顯示可適用本揭示之技術(本技術)之內視鏡手術系統之概略構成之一例之圖。
圖103中，圖示施術者(醫生)11131使用內視鏡手術系統11000，對病床11133上之患者11132進行手術之狀況。如圖所示，內視鏡手術系統11000由內視鏡11100、氣腹管11111或能量處置器具11112等其他手術器具11110、支持內視鏡11100之支持臂裝置11120、及搭載有用於內視鏡下手術之各種裝置之台車11200構成。
內視鏡11100由將距離前端特定長度之區域插入患者11132之體腔內之鏡筒11101、及連接於鏡筒11101之基端之相機頭11102構成。圖示之例中，圖示出作為具有硬性鏡筒11101之所謂硬性鏡構成之內視鏡11100，但內視鏡11100亦可作為具有軟性鏡筒之所謂軟性鏡構成。
於鏡筒11101之前端，設有供嵌入接物透鏡之開口部。於內視鏡11100連接有光源裝置11203，由該光源裝置11203產生之光藉由於鏡筒11101內部延設之光導而被導光至該鏡筒之前端，經由接物透鏡朝患者11132之體腔內之觀察對象照射。另，內視鏡11100可為直視鏡，亦可為斜視鏡或側視鏡。
於相機頭11102之內部設有光學系統及攝像元件，來自觀察對象之反射光(觀察光)藉由該光學系統而聚光於該攝像元件。藉由該攝像元件將觀察光進行光電轉換，產生與觀察光對應之電性信號，即與觀察像對應之圖像信號。該圖像信號作為RAW資料發送至相機控制器單元(CCU：Camera Control Unit)11201。
CCU11201由CPU(Central Processing Unit：中央處理單元)或GPU(Graphics Processing Unit：圖形處理單元)等構成，總括性控制內視鏡11100及顯示裝置11202之動作。再者，CCU11201自相機頭11102接收圖像信號，對該圖像信號實施例如顯像處理(解馬賽克處理)等用以顯示基於該圖像信號之圖像之各種圖像處理。
顯示裝置11202藉由來自CCU11201之控制，顯示基於由該CCU11201實施圖像處理後之圖像信號的圖像。
光源裝置11203例如由LED(Light Emitting Diode：發光二極體)等光源構成，將拍攝手術部等時之照射光供給至內視鏡11100。
輸入裝置11204為針對內視鏡手術系統11000之輸入介面。使用者可經由輸入裝置11204，對內視鏡手術系統11000進行各種資訊之輸入或指示輸入。例如，使用者輸入變更內視鏡11100之攝像條件(照射光之種類、倍率及焦距等)之主旨的指示等。
處置器具控制裝置11205控制用於組織之燒灼、切開或血管之密封等之能量處置器具11112之驅動。氣腹裝置11206基於確保內視鏡11100之視野及確保施術者之作業空間之目的，為了使患者11132之體腔鼓起，而經由氣腹管11111對該體腔內送入氣體。記錄器11207係可記錄手術相關之各種資訊之裝置。印表機11208係可以文字、圖像或圖表等各種形式列印手術相關之各種資訊之裝置。
另，對內視鏡11100供給拍攝手術部時之照射光之光源裝置11203例如可由LED、藉由雷射光源或該等之組合而構成之白色光源構成。藉由RGB雷射光源之組合構成白色光源之情形時，由於可高精度地控制各色(各波長)之輸出強度及輸出時序，故光源裝置11203中可進行攝像圖像之白平衡之調整。又，該情形時，分時對觀察對象照射來自RGB雷射光源各者之雷射光，與該照射時序同步控制相機頭11102之攝像元件之驅動，藉此亦可分時拍攝與RGB各者對應之圖像。根據該方法，即使不於該攝像元件設置彩色濾光片，亦可獲得彩色圖像。
又，光源裝置11203亦可以每隔特定時間變更要輸出之光的強度之方式控制其驅動。藉由與該光強度之變更時序同步控制相機頭11102之攝像元件之驅動，分時取得圖像，並合成該圖像，而可產生無所謂欠曝及過曝之高動態範圍之圖像。
又，光源裝置11203亦可構成為能供給與特殊光觀察對應之特定波長頻帶之光。特殊光觀察中，例如進行所謂窄頻帶光觀察(Narrow Band Imaging：窄頻帶成像)利用身體組織之光吸收之波長依存性，照射與通常觀察時之照射光(即白色光)相比更窄頻帶之光，藉此進行以高對比度拍攝黏膜表層之血管等特定組織。或，特殊光觀察中，亦可進行藉由因照射激發光產生之螢光獲得圖像之螢光觀察。螢光觀察中，可進行對身體組織照射激發光，觀察來自該身體組織之螢光(自螢光觀察)，或將吲哚青綠(ICG)等試劑局部注射於身體組織，且對該身體組織照射與該試劑之螢光波長對應之激發光而獲得螢光像等。光源裝置11203可構成為能供給與此種特殊光觀察對應之窄頻帶光及/或激發光。
圖104係顯示圖103所示之相機頭11102及CCU11201之功能構成之一例之方塊圖。
相機頭11102具有透鏡單元11401、攝像部11402、驅動部11403、通信部11404、及相機頭控制部11405。CCU11201具有通信部11411、圖像處理部11412、及控制部11413。相機頭11102與CCU11201可藉由傳輸纜線11400而互相可通信地連接。
透鏡單元11401係設置於與鏡筒11101之連接部之光學系統。自鏡筒11101之前端提取之觀察光被導光至相機頭11102，入射於該透鏡單元11401。透鏡單元11401組合包含變焦透鏡及聚焦透鏡之複數個透鏡而構成。
攝像部11402以攝像元件構成。構成攝像部11402之攝像元件可為1個(所謂單板式)，亦可為複數個(所謂多板式)。攝像部11402以多板式構成之情形時，例如藉由各攝像元件產生與RGB各者對應之圖像信號，亦可藉由將該等合成而獲得彩色圖像。或，攝像部11402亦可構成為具有用以分別取得與3D(Dimensional：維)顯示對應之右眼用及左眼用圖像信號的1對攝像元件。藉由進行3D顯示，施術者11131可更正確地掌握手術部之生物體組織之深度。另，攝像部11402以多板式構成之情形時，亦可與各攝像元件對應地設置複數個系統之透鏡單元11401。
又，攝像部11402未必設置於相機頭11102。例如，攝像部11402亦可於鏡筒11101之內部設置於緊接接物透鏡之正後方。
驅動部11403藉由致動器構成，藉由來自相機頭控制部11405之控制，使透鏡單元11401之變焦透鏡及聚焦透鏡沿光軸移動特定距離。藉此，可適當調整攝像部11402之攝像圖像之倍率及焦點。
通信部11404藉由用以與CCU11201之間收發各種資訊之通信裝置構成。通信部11404將自攝像部11402而得之圖像信號作為RAM資料，經由傳輸纜線11400發送至CCU11201。
又，通信部11404自CCU11201接收用以控制相機頭11102之驅動之控制信號，並供給至相機頭控制部11405。該控制信號中包含例如指定攝像圖像之訊框率之主旨之資訊、指定攝像時之曝光值之主旨之資訊、以及/或指定攝像圖像之倍率及焦點之主旨之資訊等攝像條件相關之資訊。
另，上述訊框率或曝光值、倍率、焦點等之攝像條件可由使用者適當指定，亦可基於取得之圖像信號由CCU11201之控制部11413自動設定。後者之情形時，所謂AE(Auto Exposure：自動曝光)功能、AF(Auto Focus：自動聚焦)功能及AWB(Auto White Balance：自動白平衡)功能搭載於內視鏡11100。
相機頭控制部11405基於經由通信部11404接收到之來自CCU11201之控制信號，控制相機頭11102之驅動。
通信部11411藉由用以與相機頭11102之間收發各種資訊之通信裝置構成。通信部11411自相機頭11102接收經由傳輸纜線11400發送之圖像信號。
又，通信部11411對相機頭11102發送用以控制相機頭11102之驅動之控制信號。圖像信號或控制信號可藉由電性通信或光通信等發送。
圖像處理部11412對自相機頭11102發送之RAM資料即圖像信號實施各種圖像處理。
控制部11413進行利用內視鏡11100拍攝手術部等、及藉由拍攝手術部等而得之攝像圖像之顯示相關之各種控制。例如，控制部11413產生用以控制相機頭11102之驅動之控制信號。
又，控制部11413基於由圖像處理部11412實施圖像處理後之圖像信號，使顯示裝置11202顯示手術部等映射之攝像圖像。此時，控制部11413亦可使用各種圖像辨識技術辨識攝像圖像內之各種物體。例如，控制部11413藉由檢測攝像圖像所含之物體之邊緣形狀或顏色等，而可辨識鉗子等手術器具、特定之生物體部位、出血、使用能量處置器具11122時之霧氣等。控制部11413亦可於使顯示裝置11202顯示攝像圖像時，使用該辨識結果，使各種手術支援資訊與該手術部之圖像重疊顯示。藉由重疊顯示手術支援資訊而提示施術者11131，可減輕施術者11131之負擔，施術者11131可確實進行手術。
連接相機頭11102及CCU11201之傳輸纜線11400係與電性信號之通信對應之電性信號纜線、與光通信對應之光纖、或其等之複合纜線。
此處，圖示之例中，使用傳輸纜線11400以有線進行通信，但亦可以無線進行相機頭11102與CCU11201之間的通信。
以上，已針對可適用本揭示之技術之內視鏡手術系統之一例進行說明。本揭示之技術可較佳適用於以上說明之構成中設置於內視鏡11100之相機頭11102之攝像部11402。藉由對攝像部11402適用本揭示之技術，可將攝像部11402小型化或高精細化，故可提供小型或高精細之內視鏡11100。
以上，雖已舉第1、第2實施形態及其變化例1～22、適用例以及應用例說明本揭示，但本揭示並非限定於上述實施形態等者，而可進行各種變化。例如，上述實施形態等中，以攝像裝置1為例說明了本技術，但本技術亦可適用於受光元件等。
另，本說明書中所記載之效果僅為例示。本揭示之效果並非限定於本說明書中記載之效果。本揭示亦可具有本說明書中記載之效果以外之效果。
另，本揭示亦可採取如下之構成。根據以下構成，由於將設置於第1半導體層之電荷累積部、與設置於第2半導體層之具有三維構造之像素電晶體藉由貫通配線直接連接，故可削減第2半導體基板面內之像素電晶體以外之形成面積，可提高面積效率。 (1) 一種攝像裝置，其具備：第1半導體層，其於每個像素具有光電轉換部、及累積由上述光電轉換部產生之信號電荷之電荷累積部； 第2半導體層，其積層於上述第1半導體層，包含設有具備三維構造，且自上述電荷累積部讀出上述信號電荷之像素電晶體的第1面；及 貫通配線，其將上述電荷累積部與上述像素電晶體之閘極電極直接連接。 (2) 如上述(1)記載之攝像裝置，其中上述像素電晶體具有鰭型構造。 (3) 如上述(1)或(2)記載之攝像裝置，其中上述第2半導體層於與上述第1面為相反側進而具有與上述第1半導體層對向之第2面， 上述閘極電極貫通上述第2半導體層之上述第1面與上述第2面之間。 (4) 如上述(3)記載之攝像裝置，其中上述閘極電極之貫通上述第2半導體層之貫通部分之端部自上述第2半導體層之上述第2面突出。 (5) 如上述(4)記載之攝像裝置，其中上述貫通配線將上述電荷累積部、與自上述第2半導體層之上述第2面突出之上述閘極電極之上述端部連接。 (6) 如上述(3)至(5)中任一項記載之攝像裝置，其中上述貫通配線與貫通上述第2半導體層之上述閘極電極之側面相接。 (7) 如上述(6)記載之攝像裝置，其中上述貫通配線進而與上述閘極電極之上表面之一部分相接。 (8) 如上述(3)至(7)中任一項記載之攝像裝置，其中上述像素電晶體具有複數個鰭片， 貫通上述複數個鰭片之間之上述貫通配線之第1寬度，較於上述閘極電極之上方延伸之上述貫通配線之第2寬度窄。 (9) 如上述(1)至(8)中任一項記載之攝像裝置，其中上述像素電晶體具有全包圍閘極構造。 (10) 如上述(9)記載之攝像裝置，其中上述像素電晶體具有：半導體層，其設置於上述第2半導體層之上述第1面側，在與上述第2半導體層之平面方向大致平行之方向延伸；閘極電極，其覆蓋上述半導體層之一部分之上表面及下表面以及一對側面；第1絕緣膜及第2絕緣膜，其等設置於上述半導體層與上述閘極電極之間，且該第1絕緣膜覆蓋上述半導體層之上述上表面及上述一對側面，該第2絕緣膜覆蓋上述半導體層之上述下表面； 上述第2絕緣膜設置得較相對於上述半導體層之延伸方向正交之方向之第3寬度寬。 (11) 如上述(10)記載之攝像裝置，其中上述第2絕緣膜之延伸至較上述半導體層之上述第3寬度更外側之延伸部形成於較覆蓋上述半導體層之上述下表面之上述第2絕緣膜更下方。 (12) 如上述(10)或(11)記載之攝像裝置，其中上述閘極電極於與上述第1半導體層之對向面側，具有較上述貫通配線寬之凸部。 (13) 如上述(12)記載之攝像裝置，其中上述凸部之寬度較上述貫通配線之配線徑寬。 (14) 如上述(10)至(13)中任一項記載之攝像裝置，其中上述像素電晶體具有：半導體層，其設置於上述第2半導體層之上述第1面側，在與上述第2半導體層之平面方向大致平行之方向延伸；上述閘極電極，其覆蓋上述半導體層之一部分之上表面及下表面以及一對側面；及第3絕緣膜，其設置於上述半導體層與上述閘極電極之間，覆蓋上述半導體層之上述上表面及上述下表面以及上述一對側面；且上述攝像裝置進而具有： 第4絕緣膜，其於上述半導體層之下方空出特定間隔設置。 (15) 如上述(14)記載之攝像裝置，其中上述第4絕緣膜設置得較上述半導體層之上述第3寬度寬。 (16) 如上述(14)記載之攝像裝置，其中上述第4絕緣膜設置得較上述半導體層之上述第3寬度窄。 (17) 如上述(15)或(16)記載之攝像裝置，其中上述閘極電極於與上述第1半導體層之對向面側，具有較上述第4絕緣膜寬之凸部。 (18) 如上述(17)記載之攝像裝置，其中上述凸部之寬度較上述貫通配線之配線徑寬。 (19) 如上述(10)至(18)中任一項記載之攝像裝置，其中上述像素電晶體設置於上述第2半導體之上述第1面側，於與上述第2半導體層之平面方向大致平行之方向延伸之上述半導體層之兩端具有源極區域及汲極區域， 於上述源極區域及上述汲極區域之上述半導體層之正下方，進而具有犧牲層，該犧牲層具有與上述半導體層之側面大致相同之側面。 (20) 如上述(19)記載之攝像裝置，其中上述半導體層相對於上述延伸方向具有大致恆定之寬度。 (21) 如上述(1)至(20)中任一項記載之攝像裝置，其具有放大電晶體、重設電晶體、選擇電晶體及FD轉換增益切換電晶體，作為上述像素電晶體。 (22) 如上述(21)記載之攝像裝置，其中上述放大電晶體、上述重設電晶體、上述選擇電晶體及上述FD轉換增益切換電晶體各自具有上述三維構造。 (23) 如上述(22)記載之攝像裝置，其中上述放大電晶體、上述重設電晶體、上述選擇電晶體及上述FD轉換增益切換電晶體中之至少上述放大電晶體之閘極電極貫通上述第2半導體層之上述第1面與第2面之間，該第2面在與上述第1面為相反側與上述第1半導體層對向。 (24) 如上述(21)至(23)中任一項記載之攝像裝置，其中上述放大電晶體具有上述三維構造， 上述重設電晶體、上述選擇電晶體及上述FD轉換增益切換電晶體具有平面型構造。 (25) 一種受光元件，其具備：第1半導體層，其具有光電轉換部及累積由上述光電轉換部產生之信號電荷之電荷累積部； 第2半導體層，其積層於上述第1半導體層，包含設有具備三維構造，且自上述電荷累積部讀出上述信號電荷之電晶體之第1面；及 貫通配線，其將上述電荷累積部與上述電晶體之閘極電極直接連接。 (26) 一種攝像裝置之製造方法，其中於第1半導體層，按照每個像素形成光電轉換部、及累積由上述光電轉換部產生之信號電荷之電荷累積部， 於上述第1半導體層之第1面，介隔第1絕緣膜積層第2半導體層， 於上述第2半導體層，形成自上述電荷累積部讀出上述信號電荷之具有三維構造之像素電晶體， 形成貫通上述第1絕緣膜，將上述電荷累積部與上述像素電晶體之閘極電極直接連接之貫通配線。 (27) 如上述(26)記載之攝像裝置之製造方法，其中上述像素電晶體 加工上述第2半導體層，形成鰭片， 由吸收特定波長之第1光之光吸收膜埋設上述鰭片， 照射上述第1光，於上述光吸收膜形成蝕刻率不同之層後，蝕刻上述光吸收膜。 (28) 如上述(27)記載之攝像裝置之製造方法，其中加工上述第2半導體層，形成鰭片，於上述鰭片之正面形成對上述第1光之吸收係數較高之高光吸收膜後，由上述光吸收膜埋設上述鰭片。 (29) 如上述(26)至(28)中任一項記載之攝像裝置之製造方法，其中上述像素電晶體 形成上述貫通配線後， 於包含上述貫通配線之上述第2半導體層上，依序積層第2絕緣膜及構成上述像素電晶體之多晶矽膜， 將上述第2絕緣膜及上述多晶矽膜加工成上述像素電晶體之特定形狀， 藉由退火處理，於上述多晶矽膜之正面及上述貫通配線之正面形成熱氧化膜後，將俯視時形成於較上述多晶矽膜更外側之上述貫通配線之正面之熱氧化膜之至少一部分去除。 (30) 如上述(26)至(28)中任一項記載之攝像裝置之製造方法，其中上述像素電晶體 形成上述貫通配線後， 於包含上述貫通配線之上述第2半導體層上，依序積層第1犧牲層及構成上述像素電晶體之多晶矽膜， 將上述第1犧牲層及上述多晶矽膜加工成上述像素電晶體之特定形狀， 將形成於上述像素電晶體之通道部分之上述第1犧牲層去除， 藉由退火處理，於上述多晶矽膜之正面及上述貫通配線之正面形成熱氧化膜後，將俯視時形成於較上述多晶矽膜更外側之上述貫通配線之正面之熱氧化膜之至少一部分去除。 (31) 如上述(26)至(28)中任一項記載之攝像裝置之製造方法，其中上述像素電晶體 形成上述貫通配線後， 於包含上述貫通配線之上述第2半導體層上，依序積層第1犧牲層及構成上述像素電晶體之多晶矽膜， 將上述第1犧牲層及上述多晶矽膜加工成上述像素電晶體之特定形狀， 將形成於上述像素電晶體之通道部分之下方的上述第1犧牲層藉由鹼水溶液之蝕刻選擇性去除。 (32) 如上述(26)至(31)中任一項記載之攝像裝置之製造方法，其中按照每個上述像素形成上述電荷累積部後，於上述電荷累積部上將第2犧牲層成膜。 (33) 如上述(32)記載之攝像裝置之製造方法，其中使用因氧化而與上述第1絕緣膜之蝕刻選擇性變大之材料，形成上述第2犧牲層。 (34) 如上述(33)記載之攝像裝置之製造方法，其中使用鍺形成上述第2犧牲層。 (35) 如上述(32)記載之攝像裝置之製造方法，其中使用與上述第1絕緣膜之蝕刻選擇性較大之材料，形成上述第2犧牲層。 (36) 如上述(35)之攝像裝置之製造方法，其中使用III-V族化合物半導體材料，形成上述第2犧牲層。 (37) 如上述(32)之攝像裝置之製造方法，其中使用非晶碳形成上述第2犧牲層。
本申請案係基於2020年10月23日向日本專利廳申請之日本專利申請案號第2020-178463號而主張優先權者，藉由參照將該申請案之所有內容併入本申請案。
若為本領域之技術人員，則可根據設計上之要件或其他原因，而想到各種修正、組合、次組合及變更，但應了解，該等為包含於附加之申請專利範圍或其均等物之範圍內者。
1:攝像裝置 7:攝像系統 100:第1基板 100H:開口 100S:半導體層 100T:配線層 111:絕緣膜 112:固定電荷膜 113:第1釘札區域 114:n型半導體區域 115:p井層 116:第2釘札區域 117:像素分離部 117A:遮光膜 117B:絕緣膜 118:VSS接點區域 119:層間絕緣膜 120:焊墊部 120A:犧牲層 120C:連接通孔 120E:貫通電極 120E1:貫通電極 120E2:貫通電極 120EA:加寬部 120X:GeO 2層 121:焊墊部 121C:連接通孔 121E:貫通電極 122:鈍化膜 123:層間絕緣膜 124:接合膜 200:第2基板 200S:半導體層 200S1:面 200S2:面 200SA:矽基板 200SA2:面 200T:配線層 201:接點部 201R:接點區域 202:接點部 202R:接點區域 203:接點部 204:接點部 210:像素電路 211:井區域 212:絕緣區域 212X:絕緣膜 213:元件分離區域 218:VSS接點區域 218V:連接部 221:鈍化膜 222:層間絕緣膜 223:鰭片 224:通道 224D:汲極 224H:開口 224S:源極 224X:多晶矽膜 225:閘極絕緣膜 225A:閘極絕緣膜 225B:閘極絕緣膜 225X:氧化矽膜 226:多晶矽 226X:多晶矽膜 227:熱氧化膜 228:多層膜 228X1:Si膜 228X2:犧牲層 231:氧化膜 232:光吸收膜 232A:蝕刻率較快之層 232S:面 233:鰭片 234:光阻膜 235:犧牲層 236:光阻膜 237:光阻膜 238:光阻膜 239:光阻膜 241:光阻膜 243:DSP電路 244:訊框記憶體 245:顯示部 246:記憶部 247:操作部 248:電源部 249:匯流排線 300:第3基板 300S:半導體層 300T:配線層 301:接點部 301R:接點區域 302:接點部 302R:接點區域 303:接點部 304:接點部 400:第4基板 400S:半導體層 400S2:面 400T:配線層 401:受光透鏡 412:絕緣區域 422:層間絕緣膜 433:鰭片 510A:輸入部 510B:輸出部 511:輸入端子 512:輸入電路部 513:輸入振幅變更部 514:輸入資料轉換電路部 515:輸出資料轉換電路部 516:輸出振幅變更部 517:輸出電路部 518:輸出端子 520:列驅動部 530:時序控制部 539:像素共用單元 540:像素陣列部 540B:周邊部 541:像素 541A～541D:像素 542:列驅動信號線 543:垂直信號線 544:電源線 550:行信號處理部 560:圖像信號處理部 11000:內視鏡手術系統 11100:內視鏡 11101:鏡筒 11102:相機頭 11110:手術器具 11111:氣腹管 11112:能量處置器具 11120:支持臂裝置 11131:施術者 11132:患者 11133:病床 11200:台車 11201:CCU 11202:顯示裝置 11203:光源裝置 11204:輸入裝置 11205:處置器具控制裝置 11206:氣腹裝置 11207:記錄器 11208:印表機 11400:傳輸纜線 11401:透鏡單元 11402:攝像部 11403:驅動部 11404:通信部 11405:相機頭控制部 11411:通信部 11412:圖像處理部 11413:控制部 12000:車輛控制系統 12001:通信網路 12010:驅動系統控制單元 12020:車體系統控制單元 12030:車外資訊檢測單元 12031:攝像部 12040:車內資訊檢測單元 12041:駕駛者狀態檢測部 12050:統合控制單元 12051:微電腦 12052:聲音圖像輸出部 12053:車載網路I/F 12061:擴音器 12062:顯示部 12063:儀表板 12100:車輛 12101～12105:攝像部 12111～12114:攝像範圍 AG:閘極 AMP:放大電晶體 FD:浮動擴散區 FD1～FD4:浮動擴散區 FDG:FD轉換增益切換電晶體 FDGL:配線 FG:閘極 FS:源極 H:方向 H1:連接孔部 H2:連接孔部 H3:開口 H4:開口 L:光 PD1～PD4:光電二極體 RG:閘極 RS:源極 RST:重設電晶體 RSTL:配線 S101～S105:步驟 SEL:選擇電晶體 SELL:配線 TA:外部端子 TB:外部端子 TG:傳輸閘極 TG1～TG4:傳輸閘極 TGa:垂直部分 TGb:水平部分 TGV:貫通電極 TGV1～TGV4:貫通電極 TR:傳輸電晶體 TR1～TR4:傳輸電晶體 TRG1～TRG4:配線 V:方向 VDD:電源線 Vout:源極 VSS:基準電位線 W1:第1配線層 W2:第2配線層 W3:第3配線層 W4:第4配線層
圖1係顯示本揭示之第1實施形態之攝像裝置之功能構成之一例之方塊圖。 圖2係顯示圖1所示之攝像裝置之概略構成之俯視模式圖。 圖3係顯示沿圖2所示之III-III'線之剖面構成之模式圖。 圖4係圖1所示之像素共用單元之等效電路圖。 圖5係顯示複數個像素共用單元與複數條垂直信號線之連接態樣之一例之圖。 圖6係顯示圖3所示之攝像裝置之具體構成之一例之剖視模式圖。 圖7A係顯示圖6所示之第1基板之重要部分之平面構成之一例之模式圖。 圖7B係與圖7A所示之第1基板之重要部分一起顯示焊墊部之平面構成之模式圖。 圖8係顯示圖6所示之第2基板(半導體層)之平面構成之一例之模式圖。 圖9係與圖6所示之第1配線層一起顯示像素電路及第1基板之重要部分之平面構成之一例之模式圖。 圖10係顯示圖6所示之第1配線層及第2配線層之平面構成之一例之模式圖。 圖11係顯示圖6所示之第2配線層及第3配線層之平面構成之一例之模式圖。 圖12係顯示圖6所示之第3配線層及第4配線層之平面構成之一例之模式圖。 圖13係顯示圖1所示之攝像裝置之重要部分之剖面構成之模式圖。 圖14係顯示圖13所示之第2基板之平面構成之一例之模式圖。 圖15係顯示作為圖13所示之攝像裝置之重要部分之比較例之剖面構成之模式圖。 圖16係顯示圖15所示之第2基板之平面構成之一例之模式圖。 圖17A係顯示圖13所示之攝像元件之重要部分之製造步驟之流程圖。 圖17B係顯示繼圖17A後之步驟之剖視模式圖。 圖17C係顯示繼圖17B後之步驟之剖視模式圖。 圖17D係顯示繼圖17C後之步驟之剖視模式圖。 圖18係用以針對通往圖3所示之攝像裝置之輸入信號之路徑進行說明之模式圖。 圖19係用以針對圖3所示之攝像裝置之像素信號之信號路徑進行說明之模式圖。 圖20係顯示本揭示之變化例1之攝像裝置之重要部分之剖面構成之模式圖。 圖21係顯示本揭示之變化例2之攝像裝置之重要部分之剖面構成之模式圖。 圖22係顯示本揭示之變化例3之攝像裝置之重要部分之剖面構成之模式圖。 圖23係顯示本揭示之變化例4之攝像裝置之重要部分之剖面構成之模式圖。 圖24係顯示本揭示之變化例5之攝像裝置之重要部分之剖面構成之模式圖。 圖25係顯示圖24所示之攝像裝置之第2基板之平面構成之一例之模式圖。 圖26係顯示本揭示之變化例6之攝像裝置之重要部分之剖面構成之模式圖。 圖27係顯示本揭示之變化例7之攝像裝置之重要部分之剖面構成之模式圖。 圖28A係顯示本揭示之變化例8之製造步驟之一例之流程圖。 圖28B係顯示繼圖28A後之步驟之剖視模式圖。 圖28C係顯示繼圖28B後之步驟之剖視模式圖。 圖28D係顯示繼圖28C後之步驟之剖視模式圖。 圖28E係顯示繼圖28D後之步驟之剖視模式圖。 圖28F係顯示繼圖28E後之步驟之剖視模式圖。 圖29A係顯示本揭示之變化例8之製造步驟之另一例之流程圖。 圖29B係顯示繼圖29A後之步驟之剖視模式圖。 圖29C係顯示繼圖29B後之步驟之剖視模式圖。 圖29D係顯示繼圖29C後之步驟之剖視模式圖。 圖30A係顯示本揭示之變化例8之製造步驟之另一例之流程圖。 圖30B係顯示繼圖30A後之步驟之剖視模式圖。 圖30C係顯示繼圖30B後之步驟之剖視模式圖。 圖30D係顯示繼圖30C後之步驟之剖視模式圖。 圖31A係顯示本揭示之變化例8之製造步驟之一例之流程圖。 圖31B係顯示繼圖31A後之步驟之剖視模式圖。 圖31C係顯示繼圖31B後之步驟之剖視模式圖。 圖31D係顯示繼圖31C後之步驟之剖視模式圖。 圖32係顯示本揭示之第2實施形態之攝像裝置之重要部分之剖面構成之模式圖。 圖33係顯示圖32所示之攝像裝置之平面構成之一例之模式圖。 圖34係說明圖32所示之攝像裝置之重要部分之構造之放大圖。 圖35A係顯示圖32所示之攝像裝置之重要部分之製造步驟之一例之流程圖。 圖35B係顯示繼圖35A後之步驟之剖視模式圖。 圖35C係顯示繼圖35B後之步驟之剖視模式圖。 圖35D係顯示繼圖35C後之步驟之剖視模式圖。 圖35E係顯示繼圖35D後之步驟之剖視模式圖。 圖35F係顯示繼圖35E後之步驟之剖視模式圖。 圖35G係顯示繼圖35F後之步驟之剖視模式圖。 圖35H係顯示繼圖35G後之步驟之剖視模式圖。 圖35I係顯示繼圖35H後之步驟之剖視模式圖。 圖36係顯示作為圖33所示之攝像裝置之重要部分之比較例之剖面構成之模式圖。 圖37係顯示本揭示之變化例9之攝像裝置之重要部分之剖面構成之模式圖。 圖38A係顯示圖37所示之攝像裝置之重要部分之製造步驟之一例之流程圖。 圖38B係顯示繼圖38A後之步驟之剖視模式圖。 圖38C係顯示繼圖38B後之步驟之剖視模式圖。 圖38D係顯示繼圖38C後之步驟之剖視模式圖。 圖38E係顯示繼圖38D後之步驟之剖視模式圖。 圖39係顯示本揭示之變化例10之攝像裝置之重要部分之剖面構成之一例之模式圖。 圖40係說明圖39所示之攝像裝置之重要部分之構造之放大圖。 圖41A係顯示圖39所示之攝像裝置之重要部分之製造步驟之一例之流程圖。 圖41B係顯示繼圖41A後之步驟之剖視模式圖。 圖41C係顯示繼圖41B後之步驟之剖視模式圖。 圖41D係顯示繼圖41C後之步驟之剖視模式圖。 圖41E係顯示繼圖41D後之步驟之剖視模式圖。 圖42係顯示本揭示之變化例10之攝像裝置之重要部分之剖面構成之另一例之模式圖。 圖43係顯示本揭示之變化例10之攝像裝置之重要部分之剖面構成之另一例之模式圖。 圖44係顯示本揭示之變化例11之攝像裝置之平面構成之一例之模式圖。 圖45A係顯示本揭示之攝像裝置之攝像裝置之重要部分之製造步驟之一例之流程圖。 圖45B係顯示繼圖45A後之步驟之剖視模式圖。 圖45C係顯示繼圖45B後之步驟之剖視模式圖。 圖45D係顯示繼圖45C後之步驟之剖視模式圖。 圖45E係顯示繼圖45D後之步驟之剖視模式圖。 圖45F係顯示繼圖45E後之步驟之剖視模式圖。 圖45G係顯示繼圖45F後之步驟之剖視模式圖。 圖45H係顯示繼圖45G後之步驟之剖視模式圖。 圖45I係顯示繼圖45H後之步驟之剖視模式圖。 圖45J係顯示繼圖45I後之步驟之剖視模式圖。 圖46係顯示本揭示之變化例11之攝像裝置之平面構成之一例之模式圖。 圖47係顯示本揭示之變化例11之攝像裝置之平面構成之另一例之模式圖。 圖48A係顯示本揭示之變化例11之攝像裝置之另一例之製造步驟之一例之流程圖。 圖48B係顯示繼圖48A後之步驟之剖視模式圖。 圖48C係顯示繼圖48B後之步驟之剖視模式圖。 圖49係顯示圖8所示之第2基板(半導體層)之平面構成之一變化例之模式圖。 圖50係與圖49所示之像素電路一起顯示第1配線層及第1基板之重要部分之平面構成之模式圖。 圖51係與圖50所示之第1配線層一起顯示第2配線層之平面構成之一例之模式圖。 圖52係與圖51所示之第2配線層一起顯示第3配線層之平面構成之一例之模式圖。 圖53係與圖52所示之第3配線層一起顯示第4配線層之平面構成之一例之模式圖。 圖54係顯示圖7A所示之第1基板之平面構成之一變化例之模式圖。 圖55係顯示積層於圖54所示之第1基板之第2基板(半導體層)之平面構成之一例之模式圖。 圖56係與圖55所示之像素電路一起顯示第1配線層之平面構成之一例之模式圖。 圖57係與圖56所示之第1配線層一起顯示第2配線層之平面構成之一例之模式圖。 圖58係與圖57所示之第2配線層一起顯示第3配線層之平面構成之一例之模式圖。 圖59係與圖58所示之第3配線層一起顯示第4配線層之平面構成之一例之模式圖。 圖60係顯示圖54所示之第1基板之平面構成之另一例之模式圖。 圖61係顯示積層於圖60所示之第1基板之第2基板(半導體層)之平面構成之一例之模式圖。 圖62係與圖61所示之像素電路一起顯示第1配線層之平面構成之一例之模式圖。 圖63係與圖62所示之第1配線層一起顯示第2配線層之平面構成之一例之模式圖。 圖64係與圖63所示之第2配線層一起顯示第3配線層之平面構成之一例之模式圖。 圖65係與圖64所示之第3配線層一起顯示第4配線層之平面構成之一例之模式圖。 圖66係顯示圖3所示之攝像裝置之另一例之剖視模式圖。 圖67係用以針對通往圖66所示之攝像裝置之輸入信號之路徑進行說明之模式圖。 圖68係用以針對圖66所示之攝像裝置之像素信號之信號路徑進行說明之模式圖。 圖69係顯示圖6所示之攝像裝置之另一例之剖視模式圖。 圖70係顯示圖4所示之等效電路之另一例之圖。 圖71係顯示圖7A等所示之像素分離部之另一例之俯視模式圖。 圖72係顯示本揭示之變化例19之攝像裝置之重要部分之剖面構成之一例之模式圖。 圖73係顯示圖72所示之攝像裝置之平面構成之一例之模式圖。 圖74A係顯示圖72所示之攝像裝置之重要部分之製造步驟之一例之流程圖。 圖74B係顯示繼圖74A後之步驟之剖視模式圖。 圖74C係顯示繼圖74B後之步驟之剖視模式圖。 圖74D係顯示繼圖74C後之步驟之剖視模式圖。 圖74E係顯示繼圖74D後之步驟之剖視模式圖。 圖74F係顯示繼圖74E後之步驟之剖視模式圖。 圖75A係顯示圖72所示之攝像裝置之重要部分之製造步驟之另一例之流程圖。 圖75B係顯示繼圖75A後之步驟之剖視模式圖。 圖75C係顯示繼圖75B後之步驟之剖視模式圖。 圖75D係顯示繼圖75C後之步驟之剖視模式圖。 圖75E係顯示繼圖75D後之步驟之剖視模式圖。 圖75F係顯示繼圖75E後之步驟之剖視模式圖。 圖76係顯示本揭示之變化例20之攝像裝置之重要部分之剖面構成之一例之模式圖。 圖77係顯示圖76所示之攝像裝置之等效電路之一例之圖。 圖78A係顯示圖76所示之攝像裝置之重要部分之製造步驟之一例之流程圖。 圖78B係顯示繼圖78A後之步驟之剖視模式圖。 圖78C係顯示繼圖78B後之步驟之剖視模式圖。 圖78D係顯示繼圖78C後之步驟之剖視模式圖。 圖79係顯示本揭示之變化例20之攝像裝置之重要部分之剖面構成之另一例之模式圖。 圖80係顯示本揭示之變化例20之攝像裝置之重要部分之剖面構成之另一例之模式圖。 圖81係顯示本揭示之變化例21之攝像裝置之重要部分之剖面構成之一例之模式圖。 圖82係顯示圖81所示之攝像裝置之平面構成之一例之模式圖。 圖83A係顯示圖81所示之攝像裝置之重要部分之製造步驟之一例之流程圖。 圖83B係顯示繼圖83A後之步驟之剖視模式圖。 圖83C係顯示繼圖83B後之步驟之剖視模式圖。 圖83D係顯示繼圖83C後之步驟之剖視模式圖。 圖83E係顯示繼圖83D後之步驟之剖視模式圖。 圖84係顯示本揭示之變化例21之攝像裝置之重要部分之剖面構成之另一例之模式圖。 圖85係顯示本揭示之變化例21之攝像裝置之重要部分之剖面構成之另一例之模式圖。 圖86係顯示圖81所示之攝像裝置之平面構成之另一例之模式圖。 圖87係顯示本揭示之變化例21之攝像裝置之重要部分之剖面構成之另一例之模式圖。 圖88係顯示本揭示之變化例22之攝像裝置之重要部分之剖面構成之一例之模式圖。 圖89係顯示圖88所示之攝像裝置之等效電路之一例之圖。 圖90A係顯示圖88所示之攝像裝置之重要部分之製造步驟之一例之流程圖。 圖90B係顯示繼圖90A後之步驟之剖視模式圖。 圖90C係顯示繼圖90B後之步驟之剖視模式圖。 圖90D係顯示繼圖90C後之步驟之剖視模式圖。 圖90E係顯示繼圖90D後之步驟之剖視模式圖。 圖90F係顯示繼圖90E後之步驟之剖視模式圖。 圖90G係顯示繼圖90F後之步驟之剖視模式圖。 圖91係顯示本揭示之變化例22之攝像裝置之重要部分之剖面構成之另一例之模式圖。 圖92係顯示圖91所示之攝像裝置之等效電路之一例之圖。 圖93係顯示本揭示之變化例22之攝像裝置之重要部分之剖面構成之另一例之模式圖。 圖94係顯示圖93所示之攝像裝置之等效電路之一例之圖。 圖95A係顯示圖93所示之攝像裝置之重要部分之製造步驟之一例之流程圖。 圖95B係顯示繼圖95A後之步驟之剖視模式圖。 圖95C係顯示繼圖95B後之步驟之剖視模式圖。 圖95D係顯示繼圖95C後之步驟之剖視模式圖。 圖95E係顯示繼圖95D後之步驟之剖視模式圖。 圖95F係顯示繼圖95E後之步驟之剖視模式圖。 圖95G係顯示繼圖95F後之步驟之剖視模式圖。 圖96係顯示本揭示之變化例22之攝像裝置之重要部分之剖面構成之另一例之模式圖。 圖97係顯示本揭示之變化例22之攝像裝置之重要部分之剖面構成之另一例之模式圖。 圖98係顯示本揭示之變化例22之攝像裝置之重要部分之剖面構成之另一例之模式圖。 圖99係顯示具備上述實施形態及其變化例之攝像裝置之攝像系統之概略構成之一例之圖。 圖100係顯示圖88所示之攝像系統之攝像順序之一例之圖。 圖101係顯示車輛控制系統之概略構成之一例之方塊圖。 圖102係顯示車外資訊檢測部及攝像部之設置位置之一例之說明圖。 圖103係顯示內視鏡手術系統之概略構成之一例之圖。 圖104係顯示相機頭及CCU之功能構成之一例之方塊圖。
1:攝像裝置
510A:輸入部
510B:輸出部
511:輸入端子
512:輸入電路部
513:輸入振幅變更部
514:輸入資料轉換電路部
515:輸出資料轉換電路部
516:輸出振幅變更部
517:輸出電路部
518:輸出端子
520:列驅動部
530:時序控制部
539:像素共用單元
540:像素陣列部
541A~541D:像素
542:列驅動信號線
543:垂直信號線
550:行信號處理部
560:圖像信號處理部

Claims (25)

  1. 一種攝像裝置，其具備： 第1半導體層，其於每個像素具有光電轉換部、及累積由上述光電轉換部產生之信號電荷之電荷累積部； 第2半導體層，其積層於上述第1半導體層，包含設有具備三維構造，且自上述電荷累積部讀出上述信號電荷之像素電晶體之第1面；及 貫通配線，其將上述電荷累積部與上述像素電晶體之閘極電極直接連接。
  2. 如請求項1之攝像裝置，其中上述像素電晶體具有鰭型構造。
  3. 如請求項1之攝像裝置，其中上述第2半導體層於與上述第1面為相反側進而具有與上述第1半導體層對向之第2面， 上述閘極電極貫通上述第2半導體層之上述第1面與上述第2面之間。
  4. 如請求項3之攝像裝置，其中上述閘極電極之貫通上述第2半導體層之貫通部分之端部自上述第2半導體層之上述第2面突出。
  5. 如請求項4之攝像裝置，其中上述貫通配線將上述電荷累積部、與自上述第2半導體層之上述第2面突出之上述閘極電極之上述端部連接。
  6. 如請求項3之攝像裝置，其中上述貫通配線與貫通上述第2半導體層之上述閘極電極之側面相接。
  7. 如請求項6之攝像裝置，其中上述貫通配線進而與上述閘極電極之上表面之一部分相接。
  8. 如請求項3之攝像裝置，其中上述像素電晶體具有複數個鰭片， 貫通上述複數個鰭片之間之上述貫通配線之第1寬度，較於上述閘極電極之上方延伸之上述貫通配線之第2寬度窄。
  9. 如請求項1之攝像裝置，其中上述像素電晶體具有全包圍閘極構造。
  10. 如請求項9之攝像裝置，其中上述像素電晶體具有：半導體層，其設置於上述第2半導體層之上述第1面側，在與上述第2半導體層之平面方向大致平行之方向延伸；上述閘極電極，其覆蓋上述半導體層之一部分之上表面及下表面以及一對側面；第1絕緣膜及第2絕緣膜，其等設置於上述半導體層與上述閘極電極之間，且該第1絕緣膜覆蓋上述半導體層之上述上表面及上述一對側面，該第2絕緣膜覆蓋上述半導體層之上述下表面。 上述第2絕緣膜設置得較相對於上述半導體層之延伸方向正交之方向之第3寬度寬。
  11. 如請求項10之攝像裝置，其中上述第2絕緣膜之延伸至較上述半導體層之上述第3寬度更外側之延伸部形成於較覆蓋上述半導體層之上述下表面之上述第2絕緣膜更下方。
  12. 如請求項10之攝像裝置，其中上述閘極電極在與上述第1半導體層對向之面側，具有較上述貫通配線寬之凸部。
  13. 如請求項12之攝像裝置，其中上述凸部之寬度較上述貫通配線之配線徑寬。
  14. 如請求項10之攝像裝置，其中上述像素電晶體具有：半導體層，其設置於上述第2半導體層之上述第1面側，在與上述第2半導體層之平面方向大致平行之方向延伸；上述閘極電極，其覆蓋上述半導體層之一部分之上表面及下表面以及一對側面；及第3絕緣膜，其設置於上述半導體層與上述閘極電極間，覆蓋上述半導體層之上述上表面及上述下表面以及上述一對側面；且上述攝像裝置進而具有： 第4絕緣膜，其於上述半導體層之下方空出特定間隔設置。
  15. 如請求項14之攝像裝置，其中上述第4絕緣膜設置得較上述半導體層之上述第3寬度寬。
  16. 如請求項14之攝像裝置，其中上述第4絕緣膜設置得較上述半導體層之上述第3寬度窄。
  17. 如請求項15之攝像裝置，其中上述閘極電極在與上述第1半導體層對向之面側，具有較上述第4絕緣膜寬之凸部。
  18. 如請求項17之攝像裝置，其中上述凸部之寬度較上述貫通配線之配線徑寬。
  19. 如請求項10之攝像裝置，其中上述像素電晶體設置於上述第2半導體之上述第1面側，在與上述第2半導體層之平面方向大致平行之方向延伸之上述半導體層之兩端具有源極區域及汲極區域， 於上述源極區域及上述汲極區域之上述半導體層之正下方，進而具有犧牲層，該犧牲層具有與上述半導體層之側面大致相同之側面。
  20. 如請求項19之攝像裝置，其中上述半導體層相對於上述延伸方向具有大致恆定之寬度。
  21. 如請求項1之攝像裝置，其具有放大電晶體、重設電晶體、選擇電晶體及FD轉換增益切換電晶體，作為上述像素電晶體。
  22. 如請求項21之攝像裝置，其中上述放大電晶體、上述重設電晶體、上述選擇電晶體及上述FD轉換增益切換電晶體各自具有上述三維構造。
  23. 如請求項22之攝像裝置，其中上述放大電晶體、上述重設電晶體、上述選擇電晶體及上述FD轉換增益切換電晶體中之至少上述放大電晶體之閘極電極貫通上述第2半導體層之上述第1面與第2面之間，且該第2面在與上述第1面為相反側與上述第1半導體層對向。
  24. 如請求項21之攝像裝置，其中上述放大電晶體具有上述三維構造， 上述重設電晶體、上述選擇電晶體及上述FD轉換增益切換電晶體具有平面型構造。
  25. 一種受光元件，其具備： 第1半導體層，其具有光電轉換部、及累積由上述光電轉換部產生之信號電荷之電荷累積部； 第2半導體層，其積層於上述第1半導體層，包含設有具備三維構造，且自上述電荷累積部讀出上述信號電荷之電晶體之第1面；及 貫通配線，其將上述電荷累積部與上述電晶體之閘極電極直接連接。
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