JP2005191861A - 電位差検知回路、ランプ信号生成回路、及びad変換器 - Google Patents
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Abstract
【課題】少数の素子から構成され、消費電力が小さく、かつノイズに対する耐性が高い電位差検知回路を提供する。
【解決手段】閾値制御電圧VRにより論理閾値電圧を連続制御可能な論理閾値可変調インバータ21,22を備え、論理閾値可変調インバータ21,22の入力端子(IN+,IN−)間に印加される入力電圧Vinを検出する電位差検知回路において、論理閾値可変調インバータ21の出力端子は論理閾値可変調インバータ22の閾値制御端子に接続し、論理閾値可変調インバータ22の出力端子は論理閾値可変調インバータ21の閾値制御端子に接続し、両論理閾値可変調インバータ21,22の閾値制御端子間に、参照電圧によってコンダクタンスを制御することができる可変コンダクタ回路23を設けた。
【選択図】 図7
【解決手段】閾値制御電圧VRにより論理閾値電圧を連続制御可能な論理閾値可変調インバータ21,22を備え、論理閾値可変調インバータ21,22の入力端子(IN+,IN−)間に印加される入力電圧Vinを検出する電位差検知回路において、論理閾値可変調インバータ21の出力端子は論理閾値可変調インバータ22の閾値制御端子に接続し、論理閾値可変調インバータ22の出力端子は論理閾値可変調インバータ21の閾値制御端子に接続し、両論理閾値可変調インバータ21,22の閾値制御端子間に、参照電圧によってコンダクタンスを制御することができる可変コンダクタ回路23を設けた。
【選択図】 図7
Description
本発明は、AD変換などに使用する電位差検出回路(Differential Comparator : Diff-Comp.)とランプ信号生成回路、及びAD変換器に関するものである。
近年、携帯電話やPDAに代表される携帯機器の普及に伴って、電子機器を電池駆動により長時間使用することを可能とする要求が高まっている。従って、これらの電子機器に使用されるLSIの低消費電力化は重要な課題の一つである。
デジタル回路においては、素子の微細化とLSIの電源電圧の低電圧化により、処理速度を維持しつつ高集積化と低消費電力化を実現することができる。一方、アナログ信号処理回路においては、電源電圧が低下すると、信号振幅が縮小し、ダイナミック・レンジが低下する。その結果、信号処理の精度の低下が生じる。特に、デジタル回路とアナログ信号処理回路とが混載されたシステムLSIにおいては、信号処理の精度の低下を防ぐことが重要な課題となる。
上記理由から、電源電圧の低電圧化は避けられない。従って、アナログ信号処理回路において、十分なダイナミック・レンジを確保するためには、信号ノイズを低減する必要がある。信号ノイズを低減する方法としては、二つのアナログ信号の比較値を用いて、周辺の同相ノイズを相殺する方法が有効である。そこで、AD変換などにおいて二つのアナログ信号の電位差の検出を行うため、コンパクトでありかつ低消費電力で駆動するノイズ耐性の高い電位差検知回路が必要となる。
図18は従来公知の電位差検知回路の例である(非特許文献3参照)。図18(a)は電位差検知回路全体のブロック・ダイアグラム、図18(b)は同相ノイズ除去のための差分回路の回路図、図18(c)はプリアンプの回路図、図18(d)は最終段のラッチの回路図である。図18(b)において、各コンデンサの容量は、Cs1=Cs2=Cs3=Cs4=Cs, CL1=CL2=CLとされている。また、φ1、φ2には互いに異なる相のクロックが入力される。
この電位差検知回路は、図18(a)に示すように、4つの端子から電圧Vi1,Vi2,Vr1,Vr2を入力する。最前段に差分回路を設け、同相ノイズを除去する。差分回路は出力電圧Vo1,Vo2として、Vid=Vi1-Vi2, Vrd=Vr1-Vr2の差Vid-Vrdに比例する電圧が出力される。この出力電圧Vo1,Vo2は、その後段にある2個のプリアンプにより増幅され、最終段のラッチに入力される。最終段のラッチは、Vid>Vrdの場合はQに1論理(Q=VDD)を出力し、Vid<Vrdの場合はQに0論理(Q=VDD)を出力する。
比較するアナログ信号の差電圧が微小である場合、入力されるアナログ信号を論理閾値のレベルまで増幅する必要がある。そのため、相当のDCゲインが必要とされる。従って、図18に示す回路では、応答速度を劣化させることなく大きなDCゲインを得るために、図18(a)のように複数段のプリアンプをカスコード接続している。しかしながら、このように複数段のプリアンプをカスコード接続すると、SN比が低下するとともに、実装面積の増大と消費電力の増大を招くという問題がある。
そこで、図19に示すように正帰還回路(金属酸化膜半導体型電界効果トランジスタ(以下、「MOSトランジスタ」という。)M2,M6からなる回路)を設けて単一ステージの増幅器で十分な増幅を可能とした電位差検知回路が提案されている(特許文献1,2,非特許文献4参照)。
特開平6−109779号公報
特表平6−500680号公報
特開2002−222944号公報
特願2003−20651号明細書
特願2003−93644号明細書
有馬裕,浅野種正,「利得係数可変MOSトラン ジスター An Adjustable βMOSトランジスタ (A-MOS)」,第5回システムLSIワークショップ、 ポスター発表、電子情報通信学会集積回路研究専門委員会、pp.271-274、2001年11月 27日
Yutaka Arima, Naoki Nakanose, and Tanemasa Asano, "A Logic Threshold Voltage Conversion Circuitry with Variable Channel-Size MOSEFT", The Transactions of The IEICE, Vol. J86-C No.8, pp.894-901, August 2003.
T. Shih, L. Der, S. Lewis and P. Hurst, "A Fully Differential Comparator Using a Switched-Capacitor Differencing Circuit with Common-Mode Rejection", IEEE, Journal of Solid-State Circuits, Vol.32, No.2, Feb., 1997, pp250-253.
C. Fayomi, G. Roberts and M. Sawan, "Low Power/Low Voltage High Speed CMOS Differential Track and Latch Comparator with Rail-to-Rail Input", IEEE, Int. Symposium on Circuits and Systems (ISCAS2000), May, 2000, pp653-656.
しかしながら、上記従来の電位差検知回路は、正帰還回路を用いた図19のものであっても、多数の素子を必要としている。従って、やはり或る程度大きな実装面積を必要とする上に、低消費電力化にも限界がある。これは、2つの入力電圧を直接比較するため、必然的に大きなDCゲインを必要とし、そのための増幅回路が必要となるからである。
また、入力電圧の電位差を増幅する際には、増幅器におけるノイズの影響を受けやすい。従って、あまり高い検出精度を得ることができない。特に、電源電圧が低電圧化すると、ノイズの影響は相対的に大きくなる。したがって、従来のものよりもよりノイズ耐性の高い電位差検知回路が必要とされる。
そこで、本発明の目的は、少数の素子から構成され、消費電力が小さく、かつノイズに対する耐性が高い電位差検知回路及びAD変換器を提供することにある。
上記課題を解決する手段として、本発明においては、論理閾値可変調インバータを使用する。そこで、まず、前提技術として論理閾値可変調インバータについてその概要説明をし、その後、本発明の構成及び作用について説明する。
〔1〕前提技術
(1)チャネル・サイズ可変調MOSトランジスタ
チャネル・サイズ可変調MOSトランジスタ(Variable channel Size MOS : 以下、「VS−MOS」という。)は、制御ゲートに加える制御ゲート電圧Vcgによって、その実効的チャネル・サイズを連続的に変化させることを可能としたMOSトランジスタである。実効的なチャネル・サイズが可変なMOSトランジスタとしては、制御ゲートをメイン・ゲートに対して斜めに設けた構成のものが既に公知である(特許文献3,非特許文献1参照)。また、本発明者は、従来のLSI製造プロセスを一切変更することなく製造することが可能なVS−MOSを以前に考案している(特許文献4参照)。
(1)チャネル・サイズ可変調MOSトランジスタ
チャネル・サイズ可変調MOSトランジスタ(Variable channel Size MOS : 以下、「VS−MOS」という。)は、制御ゲートに加える制御ゲート電圧Vcgによって、その実効的チャネル・サイズを連続的に変化させることを可能としたMOSトランジスタである。実効的なチャネル・サイズが可変なMOSトランジスタとしては、制御ゲートをメイン・ゲートに対して斜めに設けた構成のものが既に公知である(特許文献3,非特許文献1参照)。また、本発明者は、従来のLSI製造プロセスを一切変更することなく製造することが可能なVS−MOSを以前に考案している(特許文献4参照)。
図1はVS−MOSのレイアウト構成例を示す図である。VS−MOS1は、ソース(Source)2、ドレイン(Drain)3、及びメイン・ゲート(Main Gate)4を備えており、これらは通常のMOSトランジスタと同様である。ソース2,ドレイン3,メイン・ゲート4には、それぞれ、コンタクト・ホール2a,3a,4aが形成されている。
VS−MOS1では、更にメイン・ゲート4の両側に、制御ゲート(Control Gate)5,6を備えていることを特徴とする。制御ゲート5,6にも、それぞれコンタクト・ホール5a,6aが設けられている。
制御ゲート5,6は、ソース2又はドレイン3の領域を、チャネル幅方向に完全に分断するのではなく、一方の端に幅Scの隙間5b,6bが形成されている。この隙間5b,6bは、メイン・ゲート4の中心に対して互いに対極の位置に形成されている。尚、隙間5b,6bの位置については、特に図1のような位置に限定されるものではない。また、制御ゲート5,6の形状についても特に限定されるものではないが、通常は矩形でよい。
以上のようなレイアウト構成により、VS−MOS1は、メイン・ゲート4の実効的チャネル・サイズを、制御ゲート5,6に印加される制御ゲート電圧Vcgにより変調することが可能となる。VS−MOS1の変調特性は、図1に示した、制御ゲート5,6のゲート長Lc,制御ゲートの隙間5b,6bの間隔Sc,制御ゲート5,6とメイン・ゲート4との間隔Sv,メイン・ゲート4のゲート長L,及びメイン・ゲート4のゲート幅W等のレイアウト上の形状パラメータ値により決定される。
次に、VS−MOS1における実効的チャネル・サイズの変調動作の原理について簡単に説明する。図2はデバイス・シミュレーションにより算出されたn型のVS−MOS内のポテンシャルと電流の分布を表す図である。図2(a)はVcg=Vg=Vd=3.0V、図2(b)はVcg=1.0V,Vg=Vd=3.0V、図2(c)はVcg=0.0V,Vg=Vd=3.0Vのバイアス電圧条件等におけるシリコン表面のポテンシャル(0.1V毎の等高線)と電流(矢印の向きと大きさ)を示している。ここで、Vgはメイン・ゲート4に印加される電圧(以下、単に「ゲート電圧」という。)、Vdはドレイン3に印加されるドレイン電圧である。
図2(a)の場合、制御ゲート5,6のチャネル抵抗は比較的低いので、制御ゲート5,6の隙間5b,6bへの電流集中はあまり生じない。そして、ポテンシャルの等高線は、メイン・ゲート4の幅方向にほぼ平行となる。その結果、電流はメイン・ゲート4の長方向に流れ、実効的なチャネル・サイズは通常のMOSトランジスタとほぼ同様である。
図2(b)の場合、制御ゲート5,6のチャネル抵抗が隙間5b,6bの部分の拡散抵抗よりも高くなる。従って、隙間5b,6bの部分への電流の集中が生じる。メイン・ゲート4と制御ゲート5,6間の拡散領域(幅Svの部分。以下同じ。)を流れるゲート幅方向に沿った電流によって、ゲート幅方向に電位差が生じる。その結果、ポテンシャルの等高線はメイン・ゲート4に対してやや斜めとなる。メイン・ゲート4の電流も、やや斜めに流れるようになる。このときの実効的チャネル・サイズは、チャネル幅がやや狭く、チャネル長がやや長く変形される。
図2(c)の場合、制御ゲート5,6はOFF状態であり、隙間5b,6bの部分への電流集中は最大となる。拡散領域部やメイン・ゲート4の部分のゲート幅方向の電位差も最大となる。その結果、ポテンシャルの等高線はメイン・ゲート4に対して更に斜めとなる。そして、メイン・ゲート4の中央部の電流は最も斜めに流れるようになる。従って、実効的チャネル・サイズは、チャネル幅が最も狭く、チャネル長が最も長く変形される。
以上のような原理により、VS−MOSは制御ゲート電圧Vcgにより、メイン・ゲート4の実効的チャネル・サイズが変調される。従って、制御ゲート電圧Vcgによりドレイン電流Idを変調することができる。ドレイン電流Idの変調の程度は、メイン・ゲート4と制御ゲート5,6に挟まれた幅Svの拡散領域で生じるメイン・ゲート4の幅方向の電位差の変化量により左右される。すなわち、制御ゲート5,6のゲート長Lc、隙間5b,6bの間隔Sc、制御ゲート5,6とメイン・ゲート4との間隔Svなどのレイアウト形状とメイン・ゲート4と制御ゲート5,6とに挟まれた拡散領域の不純物濃度(NSv)を調整することによって、VS−MOSの変調特性を設計することができる。
図3は制御ゲート電圧Vcgに対するVS−MOSの利得係数βの変調特性の一例を示す図である。このVS−MOSの利得係数βの変調特性は、VS−MOSの形状パラメータ等によって決定される。nチャネルのVS−MOSの場合、制御ゲート電圧Vcgが0〔V〕からある一定の閾値までの間は、利得係数βnは略一定値を保つ。これは、制御ゲート5,6の化b下部にチャネルが形成されないため、メイン・ゲート4の下部では、実効的なチャネル長が最も長く、実効的なチャネル幅が最も狭い状態に保たれるためである。
一方、制御ゲート電圧Vcgが閾値を超えると、図3のβn(a),βn(b)に示したような曲線に沿って利得係数βnが増加する。これは、制御ゲート電圧Vcgの増加に伴って実効的なチャネル長が短くなり、実効的なチャネル幅が広くなるためである。
pチャネルのVS−MOSの場合、nチャネルのVS−MOSとは正反対の特性を示し、制御ゲート電圧Vcgの変化に伴って、図3のβp(a),βp(b)に示したような曲線に沿って利得係数βnが変化する。
(2)論理閾値可変調インバータ
次に、上記VS−MOSを使用して構成される、論理閾値可変調インバータ(Variable Threshold Inverter : 以下、「VT−INV」という。)について説明する(非特許文献2,特許文献5参照)。VT−INVは、通常のインバータの入出力端子IN,OUTに加え、閾値制御端子CNTを備えている。そして、閾値制御端子に印加する閾値制御電圧VCNTにより、論理閾値を連続的に制御することができる。
次に、上記VS−MOSを使用して構成される、論理閾値可変調インバータ(Variable Threshold Inverter : 以下、「VT−INV」という。)について説明する(非特許文献2,特許文献5参照)。VT−INVは、通常のインバータの入出力端子IN,OUTに加え、閾値制御端子CNTを備えている。そして、閾値制御端子に印加する閾値制御電圧VCNTにより、論理閾値を連続的に制御することができる。
図4は論理閾値可変調インバータの回路構成を表す図であり、図5は論理閾値可変調インバータの回路記号である。VT−INVの基本的な構成は、通常の相補型金属酸化膜半導体(以下、「CMOS」という。)インバータと同様であるが、CMOSインバータを構成するpMOSトランジスタとnMOSトランジスタに、VS−pMOS(p型のVS−MOS)11,VS−nMOS(n型のVS−MOS)12を使用し、各VS−MOS11,12の制御ゲート端子(制御ゲートから引き出された端子)を互いに接続してこれを閾値制御端子CNTとして引き出した点に特徴がある。図4,図5において、矢印は閾値制御端子CGを表している。このように、VT−INV回路は、VS−MOSで構成することにより、単なるインバータ回路で表現することができる。
VT−INVの論理閾値電圧Vinvは、通常のインバータと同様に、(数1)により表される。
(数1)において、Vtp,Vtnは、それぞれ、VS−pMOS11,VS−nMOS12の閾値電圧を表す。βp,βnは、それぞれ、VS−pMOS11,VS−nMOS12の利得係数を表す。尚、各々の添字(n,p)は、チャネルのタイプを表す。(数1)により、VT−INVの論理閾値電圧Vinvは、CMOS論理ゲートを構成するVS−pMOS11及びVS−nMOS12の利得係数βp,βnの比で設定することができることが分かる。
VT−INVの閾値制御端子CNTには、閾値制御電圧VCNTが印加される。図6(a)は閾値制御電圧VCNTを固定したときの論理閾値可変調インバータの入力電圧VINと出力電圧VOUTとの関係を表す図であり、図6(b)は閾値制御電圧VCNTと論理閾値電圧Vinvとの関係を表す図である。図6に示したように、閾値制御電圧VCNTを制御することにより、VS−pMOS11,VS−nMOS12の利得係数の比βn/βpを連続的に制御することができる。その結果、VT−INVの閾値電圧βを連続的に制御することが可能となる。
〔2〕本発明の構成及び作用
本発明に係る電位差検知回路の第1の構成は、入力端子、出力端子、及び閾値制御端子を有し、前記閾値制御端子から入力される閾値制御電圧により論理閾値電圧を連続的に制御することが可能な第1及び第2の論理閾値可変調インバータを備え、前記第1及び第2の論理閾値可変調インバータの入力端子間に印加される入力電圧を検出する電位差検知回路であって、前記第1の論理閾値可変調インバータの出力端子は前記第2の論理閾値可変調インバータの閾値制御端子に接続され、前記第2の論理閾値可変調インバータの出力端子は前記第1の論理閾値可変調インバータの閾値制御端子に接続されており、前記第1及び第2の論理閾値可変調インバータの閾値制御端子間に、参照電圧によってコンダクタンスを制御することができる可変コンダクタ回路を備えていることを特徴とする。
本発明に係る電位差検知回路の第1の構成は、入力端子、出力端子、及び閾値制御端子を有し、前記閾値制御端子から入力される閾値制御電圧により論理閾値電圧を連続的に制御することが可能な第1及び第2の論理閾値可変調インバータを備え、前記第1及び第2の論理閾値可変調インバータの入力端子間に印加される入力電圧を検出する電位差検知回路であって、前記第1の論理閾値可変調インバータの出力端子は前記第2の論理閾値可変調インバータの閾値制御端子に接続され、前記第2の論理閾値可変調インバータの出力端子は前記第1の論理閾値可変調インバータの閾値制御端子に接続されており、前記第1及び第2の論理閾値可変調インバータの閾値制御端子間に、参照電圧によってコンダクタンスを制御することができる可変コンダクタ回路を備えていることを特徴とする。
この構成により、第1又は第2の論理閾値可変調インバータの出力端子に現れる電圧の状態が一の安定状態から他の安定状態に遷移するときの参照電圧値により入力電圧の値を検出することが可能となる。また、インバータの反転特性を利用して入力電圧値を検出するので、内部信号増幅率が高い。それに加え、入力電圧のレンジに対して、参照電圧のレンジが十分に広くなるように設計することで、増幅率を大きくすることができる。従って、微小な入力電圧のレンジを増幅して検出することが可能である。
また、入力電圧を、第1及び第2の論理閾値可変調インバータの入力端子間に差動で入力するため、入力電圧に加わる同相ノイズに対して、極めて高い耐性を有する。従って、小信号の入力電圧値を高い精度で検出することが可能となる。
また、2つの論理閾値可変調インバータと数個の素子からなる入出力回路を用いて構成することが可能であり、コンパクトに構成することができ、消費電力を低減させることができる。
なお、本発明では、入力電圧の差と比較用電圧を直接比較するのではなく、参照電圧により制御される状態遷移電圧と入力電圧とを比較し、参照電圧を徐々に変化させていく過程で状態遷移が生じた時点の参照電圧値から入力電圧の差を換算し検出することを特徴とする。従って、入力電圧を直接増幅したり、参照電圧のレンジを縮小したりする必要がない。そのため、ノイズに対する耐性が高く、高いSN比で電位差検知が可能となる。また、参照電圧を発生させる回路の構成も容易となる。
本発明に係る電位差検知回路の第2の構成は、前記第1の構成において、前記第1又は第2の論理閾値可変調インバータの出力端子に現れる電圧の状態が一の安定状態から他の安定状態に遷移したときにパルスを発生する遷移検出回路を備えたことを特徴とする。
この構成により、遷移検出回路がパルスを発生したときの参照電圧値をラッチすることによって、入力電圧の値を検出することができる。
本発明に係る電位差検知回路の第3の構成は、前記第1又は2の構成において、前記可変コンダクタ回路は、前記第1及び第2の論理閾値可変調インバータの閾値制御端子間に出力側が接続された電界効果トランジスタにより構成されていることを特徴とする。
この構成により、増幅回路の入力側に参照電圧を印加することによって、第1及び第2の論理閾値可変調インバータの閾値制御端子間の電圧を、参照電圧に逆比例して減少させることができる。また、入力電圧のレンジに対して、参照電圧のレンジをより広くとることができる。また、可変コンダクタ回路を極めて簡単な回路で構成できる。尚、「電界効果トランジスタ」としては、MOSトランジスタ等のMISトランジスタ(Metal−Insulator−Semiconductor Field Effect Transistor)を使用することができる。
本発明に係るランプ信号生成回路の構成は、二個の電界効果トランジスタにより構成された相補型反転回路と、前記相補型反転回路の何れか一方の電界効果トランジスタに並列に接続されたコンデンサとを備え、前記相補型反転回路の出力端子から参照電圧を出力するランプ信号生成回路であって、前記相補型反転回路の二個の電界効果トランジスタのうち、少なくとも前記コンデンサと並列接続された側ではない電界効果トランジスタはチャネル・サイズ可変調電界効果トランジスタにより構成されていることを特徴とする。
この構成により、チャネル・サイズ可変調電界効果トランジスタの制御ゲート電圧を制御することにより、発生する参照電圧の傾きを自由に制御することが可能となる。従って、2個の素子からなる簡単な構成により、参照電圧の傾きを制御することが可能なランプ信号生成回路を構成することができる。
ここで、「チャネル・サイズ可変調電界効果トランジスタ」としては、上述したチャネル・サイズ可変調MOSトランジスタやその他のチャネル・サイズ可変調MISトランジスタを使用することができる。「相補型反転回路」としては、CMOSインバータ等のMISインバータを使用することができる。
本発明に係るAD変換器の第1の構成は、入力端子、出力端子、及び閾値制御端子を有し、入力端子より入力されるアナログ入力電圧と論理閾値とを比較してその比較値を二値信号として出力端子から出力するとともに、前記論理閾値が前記閾値制御端子に入力される参照電圧によって連続的に制御可能なコンパレータと、前記コンパレータの前記参照電圧として時間とともに増加する参照電圧を発生するランプ信号生成回路と、前記ランプ信号生成回路の出力に同期してクロックを計数しカウント値として出力するカウンタと、前記コンパレータの出力値が遷移したときに、前記カウンタのカウント値をラッチするラッチ手段と、を備えたことを特徴とする。
この構成によれば、ランプ信号生成回路の参照電圧の出力開始に同期して、カウンタがクロックのカウントを開始する。参照電圧の変化に伴い、コンパレータの閾値制御端子に入力される参照電圧が変化する。それにより、コンパレータの論理閾値も変化する。論理閾値がアナログ入力電圧と一致したときに、コンパレータは出力端子からパルスを出力する。これにより、ラッチ手段はカウンタが出力するカウント値をラッチする。このカウント値は参照電圧の値に対応するので、カウント値はアナログ入力電圧に対応する。従って、アナログ入力電圧はデジタル値に変換される。
コンパレータはアナログ入力電圧と参照電圧とを直接比較するのではなく、参照電圧により制御される論理閾値とアナログ入力電圧とを比較する。これにより、論理閾値の変化量に対して参照電圧の変化量が大きくなるように設計すれば、コンパレータはアナログ入力電圧を広いダイナミック・レンジで検知することができる。従って、微小なアナログ入力電圧であっても高い精度でAD変換を行うことが可能となる。
ここで、ラッチ手段としては、通常のラッチ回路やSRAMのようなメモリを使用することができる。
本発明に係るAD変換器の第2の構成は、前記第1の構成において、前記コンパレータは、入力端子、出力端子、及び閾値制御端子を有し、前記閾値制御端子から入力される閾値制御電圧により論理閾値電圧を連続的に制御可能な論理閾値可変調インバータを備えていることを特徴とする。
このように、論理閾値可変調インバータを用いてコンパレータを構成すれば、少ない素子数で消費電力の少ない回路構成とすることが可能となる。また、インバータの反転特性を利用するので、内部信号増幅率が高く、コンパレータのダイナミック・レンジを広くとることができる。
本発明に係るAD変換器の第3の構成は、前記第1の構成において、前記コンパレータは、入力端子、出力端子、及び閾値制御端子を有し、前記閾値制御端子から入力される閾値制御電圧により論理閾値電圧を連続的に制御することが可能な第1及び第2の論理閾値可変調インバータを備え、前記第1及び第2の論理閾値可変調インバータの入力端子間に印加される入力電圧を検出する電位差検知回路であって、前記第1の論理閾値可変調インバータの出力端子は前記第2の論理閾値可変調インバータの閾値制御端子に接続され、前記第2の論理閾値可変調インバータの出力端子は前記第1の論理閾値可変調インバータの閾値制御端子に接続されており、前記第1及び第2の論理閾値可変調インバータの閾値制御端子間に、参照電圧によってコンダクタンスを制御することができる可変コンダクタ回路を備えていることを特徴とする。
この構成により、アナログ入力電圧を差動で入力するため、同相ノイズに対する耐性が極めて高くなり、小信号のアナログ入力電圧に対して高い精度でAD変換を行うことが可能となる。
本発明に係るAD変換器の第4の構成は、前記第1乃至3の何れか一の構成において、前記ラッチ手段は、メモリ・セルが二次元的に配列され、各行のメモリ・セルへのデータの書き込み又は読み出しの許可を行うための行方向の選択線(以下、「ワード線」という。)、及び前記カウンタの各出力線に接続され、各列のメモリ・セルへのデータの書き込み又は読み出しを行うための列方向の選択線(以下、「ビット線」という。)を備えたメモリセルアレーにより構成され、前記メモリセルアレーの各ワード線に対応して複数の前記コンパレータを備え、前記メモリセルアレーは、各ワード線に対応する前記コンパレータが、アナログ入力電圧と論理閾値とが一致したときに出力するパルスにより、前記カウンタの出力をその行のメモリ・セルにラッチすることを特徴とする。
この構成により、複数のアナログ入力信号に対して、並列的にAD変換を行うことが可能となる。
以上のように、本発明に係る電位差検出回路によれば、入力電圧値の検出にインバータの反転特性を利用するとともに、入力電圧レンジに対し参照電圧レンジを十分に広くすることで、増幅率を大きくすることができる。従って、微小な入力電圧信号を増幅して感度よく検出することが可能となる。また、入力が差動入力であるため、同相ノイズに対する検出誤差を排除して入力電圧値を高い精度で検出することが可能となる。更に、論理閾値可変調インバータを使用することによって、回路の素子数を少なくすることができる。これにより、コンパクトで消費電力の少ない回路により、電位差検出回路を構成することが可能となる。これにより、大量のアナログ信号を同時並列的にデジタル変換するような多値メモリのセンス・アンプや高速イメージ・センサ等のAD変換回路への利用に適した電位差検出回路を提供できる。
本発明に係るランプ信号生成回路によれば、チャネル・サイズ可変調電界効果トランジスタを用いた相補型反転回路を使用してコンデンサの充電電流(又は放電電流)を制御することによって、少ない素子数の回路で、参照電圧の傾きを自由に制御することが可能な回路を実現することができる。
本発明に係るAD変換器によれば、コンパレータにおいて、参照電圧により制御される論理閾値とアナログ入力電圧とを比較することにより、アナログ入力電圧のレンジを増幅して検出することが可能となる。従って、微小なアナログ入力電圧であっても高い精度でAD変換を行うことが可能となる。また、論理閾値可変調インバータを用いてコンパレータを構成すれば、少ない素子数で消費電力の少ない回路構成とすることが可能となる。この場合、インバータの反転特性を利用するので、内部信号増幅率が高く、コンパレータのダイナミック・レンジを広くとることができる。
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
図7(a)は本発明の実施例1に係る電位差検知回路の回路図であり、図7(b)はDiff信号発生回路及び参照電圧反転回路の回路図であり、図7(c)は電位差検知回路の入出力信号の関係を表す図である。電位差検知回路20は、2個のVT−INV21,22、nMOSトランジスタ23、及びインバータ24により構成されている。
VT−INV21の出力端子(OUT+)とVT−INV22の閾値制御端子(CNT−)とは共通のノードBに接続されている。VT−INV22の出力端子(OUT−)とVT−INV21の閾値制御端子(CNT+)とは共通のノードAに接続されている。
nMOSトランジスタ23は、ソース端子及びドレイン端子が、それぞれノードA,ノードBに接続されている。nMOSトランジスタ23のソース−ゲート間に参照電圧VRに比例した電位差制御電圧Diffが印加される。このnMOSトランジスタ23は、参照電圧VRによりコンダクタンスを制御する可変コンダクタ回路として機能する。nMOSトランジスタ23のコンダクタンスは、VT−INV21,22の動作に影響を与えないように、十分に小さい値に設定される。nMOSトランジスタ23は常に飽和領域で動作するので、そのコンダクタンスは、電位差制御電圧Diff(すなわち、参照電圧VR)に比例する。ソース−ドレイン間にはコンダクタンスに反比例した電圧が発生するので、参照電圧VRの増加に伴い、VT−INV21,22の閾値制御端子(CNT+,CNT−)間の電圧ΔVCNT=VCNT−−VCNT+を減少させることができる。
また、インバータ24は、通常のCMOSインバータで構成されている。インバータ24は、その入力端子がVT−INV21の出力端子(OUT+)に接続されている。また、出力端子OUTからは、電位差検知電圧Voutが出力される。このインバータ24は、VT−INV21,22の出力端子に現れる電圧の状態が一の安定状態から他の安定状態に遷移したときにパルスを発生する遷移検出回路として機能する。
図7(b)に示したDiff信号発生回路25は、ノードA(VT−INV22の出力端子(OUT−)及びVT−INV21の閾値制御端子(CNT+)が接続されたノード)とnMOSトランジスタ23のゲート端子との間に印加される電位差制御電圧Diffを、参照電圧VRに比例させるための回路である。Diff信号発生回路25は、ダイオード接続したnMOSトランジスタ25aを負荷とするpMOSトランジスタ25bによるソース接地増幅回路である。nMOSトランジスタ25aのソース端子は、ノードAに接続されている。また、nMOSトランジスタ25aのドレイン端子(及びゲート端子)並びにpMOSトランジスタ25bのドレイン端子は、nMOSトランジスタ23のゲート端子に接続されている。pMOSトランジスタ25bのソース端子には、nMOSトランジスタ23に入力する信号振幅を調節するための電源電圧Vd-invが印加されている。また、pMOSトランジスタ25bのゲート端子には、参照電圧VRの反転信号VRcが入力される。Diff信号発生回路25は、反転信号VRcを増幅して参照電圧VRに比例した電位差制御電圧Diffを発生する。
この電位差検知回路20とDiff信号発生回路25とをあわせて、図7(c)の記号により表すこととする。
尚、図7(b)の参照電圧反転回路26は、ダイオード接続したpMOSトランジスタ26aを負荷とするnMOSトランジスタ26bによるソース接地増幅回路である。この参照電圧反転回路26は、単に参照電圧VRの反転信号VRcを生成するためのものである。
以上のような回路構成により、電位差検知回路20は、VT−INV21,22の入力端子(IN+,IN−)間に印加される入力電位差ΔVin=Vin+−Vin−(Vin+は入力端子(IN+)に印加される入力電圧,Vin−は入力端子(IN−)に印加される入力電圧。)を検出する。すなわち、図8に示すように、参照電圧VRを変化させることにより、入力電位差ΔVinに対する電位差検知電圧Voutが反転する閾値電圧(以下、「反転閾値電圧」という。)が連続的に変化する。図8において、グラフ内の反転閾値電圧曲線を境界として、入力電位差ΔVinが下側(グレーの部分)にある場合には電位差検知電圧Voutが0論理レベル(Vout=GND)となる。反転閾値電圧曲線の上側にある場合には電位差検知電圧Voutが1論理レベル(Vout=Vd(電源電圧))となる。図8に示した入力レンジ(又は制御レンジ)内においては、反転閾値電圧は参照電圧VRとほぼ線型な関係となり、このレンジ内において、入力電位差ΔVinを参照電圧VRにより検知することができる。以下、この電位差検知回路20の動作について詳細に説明する。
まず、この電位差検知回路20により電位差の検出を行うためにはリセット処理が必要とされる。リセット処理は、VT−INV22の出力端子(OUT−)の電圧VCNT+を0論理レベル(GND)とするか、又は、VT−INV21の出力端子(OUT+)の電圧VCNT−を1論理レベル(Vd)とする。また、リセット時においては、参照電圧VRは0〔V〕とする。リセット直後は、各々の入力電位差ΔVinが入力レンジ内にある場合は、閾値制御端子(CNT+)の電圧VCNT+は0論理レベル(VCNT+=GND)となり、閾値制御端子(CNT−)の電圧VCNT−は1論理レベル(VCNT−=Vd)となる。
次に、参照電圧VRを徐々に高めていく。そうすると、nMOSトランジスタ23のドレイン−ソース間のコンダクタンスが減少し、VCNT+とVCNT−が徐々に近づく。図9は各VT−INVの閾値制御電圧VCNTの変化に対する論理閾値電圧Vinvの変化を表す図である。VCNT+とVCNT−が徐々に近づくにつれて、VT−INV21の論理閾値電圧Vinv+は低下し、VT−INV22の論理閾値電圧Vinv−は増加する。そして、各論理閾値電圧Vinv+,Vinv−が入力電圧Vin+,Vin−に到達したときに、VT−INV21,22の出力は反転して、電位差検知回路20は新たな安定状態に遷移する。この遷移によって各VT−INVの出力端子(OUT+,OUT−)の電圧VCNT−,VCNT−が大きく変化する。これにより、インバータ24から出力される電位差検知電圧Voutが反転する。
図10は参照電圧VRの変化に対する各VT−INV21,22の出力端子(OUT+,OUT−)の電圧VCNT−,VCNT+の変化を表す図である。VT−INV21,22を2個用いて構成される電位差検知回路20の安定状態は二つある。一つは、リセット直後の状態であり、もう一つは論理閾値電圧が入力電圧を過ぎて遷移した後の状態である。図10に示すように、参照電圧VRが遷移閾値VRtよりも小さいときには、参照電圧VRの変化に伴って電圧VCNT−,VCNT+が徐々に変化し、電位差検知回路20は安定状態にある。参照電圧VRが遷移閾値VRtを過ったときに、電圧VCNT−,VCNT+は急峻に変化し、すぐに次の安定状態に遷移する。その後は、参照電圧VRが増加しても電圧VCNT−,VCNT+の変化は殆どない。従って、インバータ24の論理閾値を、この二つの安定状態の中間となるように設定しておくことで、参照電圧VRが遷移閾値VRtを過ったときにインバータ24の出力を反転させることができる。
尚、リセット直後の状態において、参照電圧VRの変化に伴い電圧VCNT−,VCNT+が徐々に変化する特性は、各々の入力電圧のシフトに対応してその変化量が変わる性質がある。例えば、図11に示したように、Vin−が高圧側にシフトすれば、VCNT−の変化はより大きくなる。これは、Vin+とVin−の値によって、閾値制御端子(CNT+,CNT−)をドライブする駆動力が変化することによって生じるものである。このような特性により、入力電圧Vin+とVin−の入力電位差ΔVinを検知することができる。
本実施例に係る電位差検知回路20は、従来のコンパレータのように、入力電圧Vin+,Vin−を直接比較することにより検知する方式とは異なり、入力電圧Vin+,Vin−とVT−INV21,22の論理閾値電圧Vinv+,Vinv−との大小関係により決まる参照電圧VRの遷移閾値VRtを検出し、この遷移閾値VRtと入力電位差ΔVinとを対応させることによって電位差検出を行うことを特徴としている。従って、従来のコンパレータのように、入力信号を増幅し、或いは比較信号を縮小する必要がない。従って、ノイズ耐性に極めて優れ、かつ、入力段の余分な増幅回路が不要で、参照電圧VRの発生回路の構成も簡単となる。
また、電位差検知回路20は、2つのVT−INV21,22、nMOSトランジスタ23、及びインバータ24で構成されるため、素子数が少ない。従って、従来の通常の差電圧検出方式のコンパレータと比較すると、レイアウト面積を縮小し、消費電力を低減させることが可能となる。
図12は本発明の実施例2に係るランプ信号生成回路の回路図である。ランプ信号生成回路30は、VS−pMOS31及びnMOSトランジスタ32により構成されたCMOSインバータ33と、nMOSトランジスタ32に並列に接続されたコンデンサ34と、アナログ電圧変換器35とを備えている。
CMOSインバータ33を構成するVS−pMOS31のソース端子には、電源電圧Vdが印加されている。このVS−pMOS31の利得βpは、その制御ゲート端子に印加される電圧(以下、「β変調電圧」という。)により制御することが可能である。一方、nMOSトランジスタ32のソース端子には、論理閾値電圧よりも低い一定の基準電圧Vb(>GND)が印加されている。
このランプ信号生成回路30は、CMOSインバータ33の入力側ノードAにパルスが入力されると、CMOSインバータ33の出力側ノードBから時間とともに線形に増加する参照電圧Vrefを出力するものである。
CMOSインバータ33の出力側ノードBには、積分演算用のコンデンサ34の一端が接続されている。コンデンサ34の他端は接地されている。また、この出力側ノードBには、アナログ電圧変換器35が接続されている。
アナログ電圧変換器35は、VS−pMOS35a及びVS−nMOS35bで構成されている。VS−pMOS35a及びVS−nMOS35bのゲート端子は、ともに出力側ノードBに接続されている(以下、これらのゲート端子を、アナログ電圧変換器35の「入力端子」という)。VS−pMOS35a及びVS−nMOS35bのドレイン端子は、ともにβ変調ノードCに接続されている(以下、これらのドレイン端子を、アナログ電圧変換器35の「出力端子」という)。VS−pMOS35aのソース端子には電源電圧Vhが印加されている。VS−nMOS35bのソース端子は接地されている。VS−pMOS35a及びVS−nMOS35bの制御ゲート端子は、ともに、β変調ノードCに接続されている。このアナログ電圧変換器35の出力端子が接続されているβ変調ノードCには、VS−pMOS31の制御ゲート端子が接続されている。
CMOSインバータ33は、参照電圧Vrefのリセットを行うためのスイッチ、及び参照電圧Vrefの傾きを調節する電流調節回路として機能する。アナログ電圧変換器35は、参照電圧Vrefの傾きの大きさを設定するためのVS−pMOS31のβ変調信号発生回路として機能する。
図13はアナログ電圧変換器35の入力電圧に対する出力電圧の特性の一例を示す図である。この特性は、VS−pMOS35a及びVS−nMOS35bのβ変調特性により決定される。入力電圧が0〔V〕近傍にある場合、VS−pMOS35a及びVS−nMOS35bで構成されるCMOSインバータの出力電圧はほぼ電源電圧Vhとなる。この出力電圧は、VS−pMOS35a及びVS−nMOS35bの制御ゲート端子に印加される。このとき、VS−pMOS35a及びVS−nMOS35bで構成されるCMOSインバータの論理閾値電圧Vinvは、上述の(数1)で表される。従って、図6(a)に示したように、論理閾値電圧Vinvは最も低電圧側にシフトする。しかしながら、入力電圧が0〔V〕からある一定の閾値に達するまでの間は、入力電圧はこの論理閾値電圧Vinvの近傍には達しないので、通常のCMOSインバータと同様に、VS−nMOS35bはカット・オフ状態にあり、出力端子には電源電圧Vhが出力される。
入力電圧が上昇すると、論理閾値電圧Vinvは徐々に高電圧側にシフトするが、そのシフト量は入力電圧の増加量に比べて小さい。従って、ある一定の閾値に達すると、VS−nMOS35bは飽和領域、VS−pMOS35aは線形領域で動作するようになる。これに伴って出力電圧は低下し始めるが、同時に論理閾値電圧Vinvも高電圧側にシフトするため、その傾きは通常のCMOSインバータに比べて極めて緩やかとなる。更に、入力電圧を上げていくと、あるところで、VS−pMOS35aは飽和領域、VS−nMOS35bは線形領域で動作するようになる。更に入力電圧を上げていくと、今度はVS−pMOS35aがカット・オフ状態となり、出力電圧は接地電位(0〔V〕)となる。
図14は本発明の実施例2に係るランプ信号生成回路の入出力波形を表す図である。CMOSインバータ33の入力側端子(Pulse In)には矩形波(パルス)の入直電圧Vinが印加される。
Vinのレベルが1論理レベルのとき、CMOSインバータ33の出力電圧である参照電圧Vrefは基準電圧Vbとなる。このとき、コンデンサ34に蓄積された電荷は、貫通電流となってnMOSトランジスタ32を通って放電され、コンデンサ34の両端の電圧はVbとなる。
一方、アナログ電圧変換器35には、基準電圧Vbが入力される。基準電圧Vbはアナログ電圧変換器35の論理閾値電圧よりも低いので、アナログ電圧変換器35から出力されるβ変調電圧VCNTは電源電圧Vhとなる(図13参照)。このとき、VS−pMOS31、VS−pMOS35a、及びVS−nMOS35bの制御ゲート端子には、制御ゲート電圧として電圧Vhが印加される。
次に、Vinのレベルが0論理レベル(GND)に切り替わると、nMOSトランジスタは即座にカット・オフ状態となる。一方、VS−pMOS31はオン状態となり、線形領域で動作する。CMOSインバータ33の出力電圧である参照電圧Vrefの時間変化率(参照電圧の傾き)は(数2)により表される。ここで、βpはVS−pMOS31の利得係数、VdはVS−pMOS31のソース電圧(電源電圧)、VtpはVS−pMOS31の閾値電圧、Cはコンデンサ34の静電容量を表す。
ここで、参照電圧Vrefの増加に伴って、β変調ノードCに出力されるβ変調電圧VCNTは図13に示したように徐々に減少する。そして、β変調電圧VCNTが減少するのに伴って、VS−pMOS31の利得係数βpは増加する(図3参照)。(数2)において、Vrefとβpが時間に依存する変数である。従って、VS−pMOS31の形状パラメータ等を調節してβpの変調特性を(Vref+Vtp)2にほぼ反比例するように調整することによって、参照電圧Vrefが時間と共にほぼ直線状に増加するように設計することができる。
また、図13に示したように、参照電圧Vrefの変化に対するβ変調電圧VCNTの変化率は、アナログ電圧変換器35の電源電圧はVhにより決まる。従って、アナログ電圧変換器35の電源電圧はVhを調節することによって、(数2)より、CMOSインバータ33の出力電圧である参照電圧Vrefの時間変化率、すなわち、参照電圧Vrefの傾きを自由に調節することが可能となる。
このように、本実施例に係るランプ信号生成回路30によれば、CMOSインバータ33のpMOSトランジスタにVS−pMOS31を使用することで、極めて簡単な回路構成により、参照電圧の傾きを自由に調節することが可能となる。
図15は本発明の実施例3に係るAD変換器の回路構成を表す図である。本実施例に係るAD変換器は、複数のAD変換部41a,41b,41cをアレイ状に配置したアレイ型のAD変換器である。尚、図15では、3つのAD変換部41a,41b,41cのみを示しているが、AD変換部の数は、特にこれに限定するものではない。
また、AD変換器40は、ランプ信号生成回路42、カウンタ43、ライト・イネーブル・スイッチ44、及び出力バッファ45を備えている。ランプ信号生成回路42、カウンタ43、ライト・イネーブル・スイッチ44、及び出力バッファ45は、すべてのAD変換部41a,41b,41cについて共通に1つだけ設けられている。
ランプ信号生成回路42は、時間とともに増加する参照電圧を発生する。本実施例において、このランプ信号生成回路42としては、前述の〔実施例2〕で示したものを使用している。尚、コンパレータ50に参照電圧VRを反転して入力する必要がある場合には、ランプ信号生成回路42の出力段に、図7(b)に示した参照電圧反転回路26が用いられる。カウンタ43は、ランプ信号生成回路42の出力開始に同期してクロックCLKを計数し、nビットのデジタル・カウント値として出力するnビット・デジタル・カウンタである。ライト・イネーブル・スイッチ44は、カウンタ43の出力端子に接続されている。ライト・イネーブル・スイッチ44は、ライト・イネーブル信号(Write enable)により、カウンタ43の出力のオン/オフを行うMOSスイッチである。カウンタ43の出力端子は、このライト・イネーブル・スイッチ44を介して、各AD変換部41a,41b,41cの内部に備えられたSRAM53(後述)のビット線に接続されている。
出力バッファ45は、各AD変換部41a,41b,41c内部のSRAM53(後述)の各ビット線に接続されている。これは、SRAM53のビット線の信号を外部に出力するためのバッファである。これらのバッファの前段にセンス・アンプを設けることで、高速なデータ読み出しが可能である。
各AD変換部41a,41b,41cは、コンパレータ50、デコーダ51、入力論理ゲート52、及びSRAM53を備えている。コンパレータ50は、入力端子、出力端子、及び閾値制御端子を有している。コンパレータ50は、入力端子より入力されるアナログ入力信号Vinと論理閾値Vinvとを比較してその比較値を二値信号として出力端子から出力する。また、閾値制御端子には、ランプ信号生成回路42から出力される反転参照電圧cVref(参照電圧Vrefの反転電圧)が入力される。そして、コンパレータ50は、その論理閾値Vinvを、閾値制御端子に入力される反転参照電圧cVrefによって連続的に制御することが可能とされている。このような機能により、コンパレータ50は、アナログ入力信号Vinとランプ信号生成回路42により変化する論理閾値とを比較することにより、アナログ入力信号Vinをパルス幅信号に変換する。このパルス幅信号は、入力論理ゲート52を介してSRAM53のワード線に入力される。SRAM53は、ワード線がオン状態(1論理レベルの状態)のときに、当該ワード線に対応するメモリ・セルについてデータの入出力を行う。このSRAM53は、コンパレータ50の出力値が遷移したときに、カウンタ43のカウント値をラッチするラッチ手段として機能する。
デコーダ51には、リード・イネーブル信号と多ビットのアドレス信号が入力される。デコーダ51は、リード・イネーブル信号が有効とされたときに、アドレス信号を復号し、そのアドレス信号が指定するワード線をオン状態とする。尚、リード・イネーブル信号とアドレス信号は、総てのAD変換部41a,41b,41cに共通に与えられている。
入力論理ゲート52は、2つのNANDゲート52a,52bと1つのインバータ52cとから構成されている。NANDゲート52aにはコンパレータ50の出力と、外部からのADCイネーブル信号とが入力される。NANDゲート52aはこれらの信号のNAND論理値をNANDゲート52bの一方の入力端子に出力する。インバータ52cは、デコーダ51の出力の逆論理を、NANDゲート52bのもう一方の入力端子に出力する。NANDゲート52bは、これらの入力値のNAND論理を、SRAM53のワード線に出力する。尚、ADCイネーブル信号も、総てのAD変換部41a,41b,41cに共通に与えられている。
SRAM53のビット線には、カウンタ43のカウント出力が与えられている。一方、SRAM53のワード線には、コンパレータ50の出力又はデコーダ51の出力が入力論理ゲート52を介して与えられている。カウンタ43のカウント処理のスタートと、ランプ信号生成回路42のスタートとは、共通のリセット・スタート信号によって同期がとられる。従って、カウンタ43のカウント処理は、コンパレータ50に入力される反転参照電圧cVrefの周期に同期するように制御される。そのため、コンパレータ50が出力するパルス信号幅によってSRAM53に保持されるカウント値が決定される。すなわち、SRAM53に保持されるカウント値は、アナログ入力信号Vinにより決定される。
AD変換処理は、アレイ状に配列された総てのAD変換部41a,41b,41cにおいて並列に実行される。そして、各AD変換部41a,41b,41cのSRAM53に保持されたAD変換値は、デコーダ51で選択して、通常のSRAMと同様に読み出すことができる。
図16はコンパレータ50の具体的な構成を表す図である。図16(a)は、コンパレータ50を1個のVT−INVによって構成した例である。この場合、VT−INVの閾値制御端子CNTに、ランプ信号生成回路42が出力する参照電圧Vrefが入力される。この場合、アナログ入力信号Vinはシングルである。
一方、図16(b)は、コンパレータ50を実施例1で説明した電位差検知回路により構成した例である。この場合、図7における反転参照電圧VRcとして、ランプ信号生成回路42が出力する反転参照電圧cVrefを入力することになる。尚、図16(b)に示したコンパレータ50に、図7(c)に示した電位差検知回路20を使用する際には、インバータ24の入力端子をノードBではなくノードAに接続して使用する。本実施例では、図7(c)の場合に対して、出力電圧を反転させる必要があるからである。
実施例1で説明した電位差検知回路を使用した場合、コンパレータ50の回路規模は、図16(a)の場合に比べて大きくなる。しかしながら、この場合のコンパレータ50に入力されるアナログ入力信号Vinは2つのアナログ信号の差電圧である。従って、同相ノイズに対する耐性が極めて強く、小さい信号に対しても高い精度で比較することが可能である。
以上のように、コンパレータ50にVT−INVや実施例1で説明した電位差検知回路を使用することによって、少数の素子で回路を構成することができ、かつ広いダイナミック・レンジを実現することが可能となる。
次に、AD変換器40の動作について説明する。図17はAD変換器40の各制御信号のタイム・チャートである。本実施例のAD変換器40では、AD変換処理期間と読み出し期間との二つがある。そこで、まずAD変換処理期間について説明し、次に読み出し期間について説明する。尚、以下では、コンパレータ50として図16(b)を用いた場合について説明する。この場合、アナログ入力信号Vinは2つのアナログ信号Vin+,Vin-の差電圧である。以下、この差電圧のアナログ入力信号をΔVin=Vin+-Vin-と記す。
(1)AD変換処理期間
まず、初期状態として、ライト・イネーブル信号はHレベル(許可状態)である。リード・イネーブル信号はLレベル(不許可状態)である。リード・イネーブル信号がLレベルのときには、デコーダ51は、アドレス信号に無関係にLレベルを出力する。従って、入力論理ゲート52内のNANDゲート52bの入力端子の一方には、常にHレベルが入力される。
まず、初期状態として、ライト・イネーブル信号はHレベル(許可状態)である。リード・イネーブル信号はLレベル(不許可状態)である。リード・イネーブル信号がLレベルのときには、デコーダ51は、アドレス信号に無関係にLレベルを出力する。従って、入力論理ゲート52内のNANDゲート52bの入力端子の一方には、常にHレベルが入力される。
この状態で、まず、リセット・スタート信号を一旦Hレベルにする。これにより、ランプ信号生成回路42が出力する反転参照電圧cVrefは、最大値となる(参照電圧Vrefは、基準電圧(最小値)Vbとなる。実施例2参照)。これに伴って、電位差制御電圧Diffも最小値となり、nMOSトランジスタ23のコンダクタンスは最小となる。また、カウンタ43のカウント値はリセットされる。
次いで、リセット・スタート信号をLレベルとする。これにより、カウンタ43は、クロックCLKのカウントを開始し始めると同時に、ランプ信号生成回路42が出力する反転参照電圧cVrefは、直線的に減少し始める(実施例2参照)。これに伴い、電位差制御電圧Diffは増加し、nMOSトランジスタ23のコンダクタンスは増加するため、ΔVCNT=VCNT--VCNT+は減少し、VT−INV21,22の論理閾値Vinv+,Vinv-の差ΔVinv= Vinv+-Vinv-も減少する。
反転参照電圧cVrefにより設定されるVT−INV21,22の論理閾値の差ΔVinvがアナログ入力信号ΔVinよりも大きい間は、コンパレータ50の出力はHレベルである。従って、入力論理ゲート52内のNANDゲート52aの入力端子の一方には、常にHレベルが入力される。一方、ADCイネーブル信号は、カウンタ43のカウント値が確定しているタイミングだけ、その値をHレベル(許可状態)としている。従って、SRAM53のワード線には、ADCイネーブル信号と同じパルス信号が与えられる。
このように、ADCイネーブル信号により、カウンタ43のカウント値が確定しているタイミングだけワード線をオン状態としたのは、SRAM53がカウンタ43の遷移状態をラッチしないようにするためである。
次に、反転参照電圧cVrefにより設定されるVT−INV21,22の論理閾値の差ΔVinvがアナログ入力信号ΔVinを下回ったとき、コンパレータ50の出力は、HレベルからLレベルに遷移する。これにより、入力論理ゲート52の出力はLレベルとなり、ワード線はオフ状態となる。ワード線がオフ状態となると、SRAM53への新たな書き込みはなくなる。従って、コンパレータ50の出力がHレベルからLレベルに遷移する直前のカウンタ43のカウント値がSRAM53に保持される。すなわち、SRAM53に保持されるカウント値は、アナログ入力信号ΔVinの値に比例したものとなり、これによりAD変換が行われたこととなる。
以上のようなAD変換処理は、総てのAD変換部41a,41b,41cで並列に行われる。
(2)読み出し期間
次に、読み出し期間について説明する。読み出し期間においては、ライト・イネーブル信号はLレベル(不許可状態)とされ、リード・イネーブル信号はHレベル(許可状態)とされる。また、リセット・スタート信号はHレベルに保持される。これにより、カウンタ43のカウント出力は、常時リセットされた状態となる。また、ランプ信号生成回路42が出力する反転参照電圧cVrefは、常時、最大値となる(参照電圧Vrefは、基準電圧(最小値)Vbとなる。実施例2参照)。
次に、読み出し期間について説明する。読み出し期間においては、ライト・イネーブル信号はLレベル(不許可状態)とされ、リード・イネーブル信号はHレベル(許可状態)とされる。また、リセット・スタート信号はHレベルに保持される。これにより、カウンタ43のカウント出力は、常時リセットされた状態となる。また、ランプ信号生成回路42が出力する反転参照電圧cVrefは、常時、最大値となる(参照電圧Vrefは、基準電圧(最小値)Vbとなる。実施例2参照)。
まず、アドレス信号に所望のアドレスを入力する。デコーダ51は、アドレス信号により特定されるワード線に対応する出力をHレベルとする。これにより、アドレス信号により特定されるワード線は、オン状態となる。従って、SRAM53のビット線に、当該ワード線に対応するメモリ・セルに保持されたAD変換値が、各ビット線に読み出される。読み出されたAD変換値は、出力バッファ45を介して、外部に出力される。
以上のようにして、1つのアドレスに保持されたAD変換値の読み出しが行われる。総てのアドレスのAD変換値を読み出すには、アドレス信号を順次替えればよい。図17の例では、アドレスが“9”のAD変換部におけるAD変換処理と、AD変換値の読み出し処理の例を示している。
1 VS−MOS
2 ソース
2a,3a,4a,5a,6a コンタクト・ホール
3 ドレイン
4 メイン・ゲート
5,6 制御ゲート
5b,6b 隙間
11 VS−pMOS
12 VS−nMOS
20 電位差検知回路
21,22 論理閾値可変調インバータ(VT−INV)
23 nMOSトランジスタ
24 インバータ
25 Diff信号発生回路
25a,26b nMOSトランジスタ
25b,26a pMOSトランジスタ
26 参照電圧反転回路
30 ランプ信号生成回路
31 VS−pMOS
32 nMOSトランジスタ
33 CMOSインバータ
34 コンデンサ
35 アナログ電圧変換器
35a VS−pMOS
35b VS−nMOS
40 AD変換器
41a,41b,41c AD変換部
42 ランプ信号生成回路
43 カウンタ
44 ライト・イネーブル・スイッチ
45 出力バッファ
50 コンパレータ
51 デコーダ
52 入力論理ゲート
52a,52b NANDゲート
52c インバータ
53 SRAM
2 ソース
2a,3a,4a,5a,6a コンタクト・ホール
3 ドレイン
4 メイン・ゲート
5,6 制御ゲート
5b,6b 隙間
11 VS−pMOS
12 VS−nMOS
20 電位差検知回路
21,22 論理閾値可変調インバータ(VT−INV)
23 nMOSトランジスタ
24 インバータ
25 Diff信号発生回路
25a,26b nMOSトランジスタ
25b,26a pMOSトランジスタ
26 参照電圧反転回路
30 ランプ信号生成回路
31 VS−pMOS
32 nMOSトランジスタ
33 CMOSインバータ
34 コンデンサ
35 アナログ電圧変換器
35a VS−pMOS
35b VS−nMOS
40 AD変換器
41a,41b,41c AD変換部
42 ランプ信号生成回路
43 カウンタ
44 ライト・イネーブル・スイッチ
45 出力バッファ
50 コンパレータ
51 デコーダ
52 入力論理ゲート
52a,52b NANDゲート
52c インバータ
53 SRAM
Claims (8)
- 入力端子、出力端子、及び閾値制御端子を有し、前記閾値制御端子から入力される閾値制御電圧により論理閾値電圧を連続的に制御することが可能な第1及び第2の論理閾値可変調インバータを備え、前記第1及び第2の論理閾値可変調インバータの入力端子間に印加される入力電圧を検出する電位差検知回路であって、
前記第1の論理閾値可変調インバータの出力端子は前記第2の論理閾値可変調インバータの閾値制御端子に接続され、前記第2の論理閾値可変調インバータの出力端子は前記第1の論理閾値可変調インバータの閾値制御端子に接続されており、
前記第1及び第2の論理閾値可変調インバータの閾値制御端子間に、参照電圧によってコンダクタンスを制御することができる可変コンダクタ回路を備えていることを特徴とする電位差検知回路。 - 前記第1又は第2の論理閾値可変調インバータの出力端子に現れる電圧の状態が一の安定状態から他の安定状態に遷移したときにパルスを発生する遷移検出回路を備えたことを特徴とする請求項1記載の電位差検知回路。
- 前記可変コンダクタ回路は、前記第1及び第2の論理閾値可変調インバータの閾値制御端子間に出力側が接続された電界効果トランジスタにより構成されていることを特徴とする請求項1又は2記載の電位差検知回路。
- 二個の電界効果トランジスタにより構成された相補型反転回路と、前記相補型反転回路の何れか一方の電界効果トランジスタに並列に接続されたコンデンサとを備え、前記相補型反転回路の出力端子から参照電圧を出力するランプ信号生成回路であって、
前記相補型反転回路の二個の電界効果トランジスタのうち、少なくとも前記コンデンサと並列接続された側ではない電界効果トランジスタはチャネルサイズ可変調電界効果トランジスタにより構成されていることを特徴とするランプ信号生成回路。 - 入力端子、出力端子、及び閾値制御端子を有し、入力端子より入力されるアナログ入力電圧と論理閾値とを比較してその比較値を二値信号として出力端子から出力するとともに、前記論理閾値が前記閾値制御端子に入力される参照電圧によって連続的に制御可能なコンパレータと、
前記コンパレータの前記参照電圧として時間とともに増加する参照電圧を発生するランプ信号生成回路と、
前記ランプ信号生成回路の出力に同期してクロックを計数しカウント値として出力するカウンタと、
前記コンパレータの出力値が遷移したときに、前記カウンタのカウント値をラッチするラッチ手段と、
を備えたことを特徴とするAD変換器。 - 前記コンパレータは、入力端子、出力端子、及び閾値制御端子を有し、前記閾値制御端子から入力される閾値制御電圧により論理閾値電圧を連続的に制御可能な論理閾値可変調インバータを備えていることを特徴とする請求項5記載のAD変換器。
- 前記コンパレータは、
入力端子、出力端子、及び閾値制御端子を有し、前記閾値制御端子から入力される閾値制御電圧により論理閾値電圧を連続的に制御することが可能な第1及び第2の論理閾値可変調インバータを備え、前記第1及び第2の論理閾値可変調インバータの入力端子間に印加される入力電圧を検出する電位差検知回路であって、
前記第1の論理閾値可変調インバータの出力端子は前記第2の論理閾値可変調インバータの閾値制御端子に接続され、前記第2の論理閾値可変調インバータの出力端子は前記第1の論理閾値可変調インバータの閾値制御端子に接続されており、
前記第1及び第2の論理閾値可変調インバータの閾値制御端子間に、参照電圧によってコンダクタンスを制御することができる可変コンダクタ回路を有する電位差検知回路を備えていることを特徴とする請求項5記載のAD変換器。 - 前記ラッチ手段は、メモリセルが二次元的に配列され、各行のメモリセルへのデータの書き込み又は読み出しの許可を行うための行方向の選択線(以下、「ワード線」という。)、及び前記カウンタの各出力線に接続され、各列のメモリセルへのデータの書き込み又は読み出しを行うための列方向の選択線(以下、「ビット線」という。)を備えたメモリセルアレーにより構成され、
前記メモリセルアレーの各ワード線に対応して複数の前記コンパレータを備え、
前記メモリセルアレーは、各ワード線に対応する前記コンパレータが、アナログ入力電圧と論理閾値とが一致したときに出力するパルスにより、前記カウンタの出力をその行のメモリセルにラッチすることを特徴とする請求項5乃至7の何れか一記載のAD変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003429941A JP2005191861A (ja) | 2003-12-25 | 2003-12-25 | 電位差検知回路、ランプ信号生成回路、及びad変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2003429941A JP2005191861A (ja) | 2003-12-25 | 2003-12-25 | 電位差検知回路、ランプ信号生成回路、及びad変換器 |
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Publication Number | Publication Date |
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JP2005191861A true JP2005191861A (ja) | 2005-07-14 |
Family
ID=34788462
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2003429941A Pending JP2005191861A (ja) | 2003-12-25 | 2003-12-25 | 電位差検知回路、ランプ信号生成回路、及びad変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005191861A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101568227B1 (ko) | 2014-09-15 | 2015-11-12 | 고려대학교 산학협력단 | 램프신호 생성기 및 그 방법 |
CN111448465A (zh) * | 2017-12-13 | 2020-07-24 | 三菱电机株式会社 | 噪声检测电路 |
-
2003
- 2003-12-25 JP JP2003429941A patent/JP2005191861A/ja active Pending
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KR101568227B1 (ko) | 2014-09-15 | 2015-11-12 | 고려대학교 산학협력단 | 램프신호 생성기 및 그 방법 |
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