WO2018216677A1 - 比較回路 - Google Patents

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WO2018216677A1
WO2018216677A1 PCT/JP2018/019598 JP2018019598W WO2018216677A1 WO 2018216677 A1 WO2018216677 A1 WO 2018216677A1 JP 2018019598 W JP2018019598 W JP 2018019598W WO 2018216677 A1 WO2018216677 A1 WO 2018216677A1
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control signal
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恭英 高▲瀬▼
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株式会社村田製作所
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Definitions

  • the present invention relates to a comparison circuit that compares the input first input voltage and the second input voltage and outputs the comparison result.
  • the comparator 1 includes an input stage unit 2 and a latch unit 3.
  • the input stage unit 2 includes NMOS transistors M5, M6, and M9 and PMOS transistors M7 and M8.
  • the gates of the NMOS transistors M5 and M6 have input voltages V in1 and V in2 , PMOS transistors M7 and M8, and an NMOS transistor M9. Each gate operates by receiving the first clock signal CLK1.
  • the input stage unit 2 serves as a preamplifier having a signal gain.
  • the latch unit 3 includes NMOS transistors M1, M3, M10, and M11 and PMOS transistors M2, M4, and M12.
  • the second clock signal CLK2 is input to the gate of the PMOS transistor M12.
  • the comparator 1 outputs the comparison results of the input voltages V in1 and V in2 as output voltages V out1 and V out2 .
  • FIG. 2A, 2B, and 2C show the clock signals CLK1 and CLK2, the voltages of the nodes D i1 and D i2 , and the output voltages V out1 and V out2 when V in1 > V in2.
  • FIG. The output voltages V out1 and V out2 are determined by the difference in the speed with which the charges of the nodes D i1 and D i2 are extracted according to the magnitudes of the input voltages V in1 and V in2 .
  • the comparator 4 includes a preamplifier circuit 5, a latch circuit 6, and a delay circuit 7.
  • the preamplifier circuit 5 receives a difference voltage IN between two input voltages.
  • the preamplifier circuit 5 amplifies the input difference voltage IN based on the first clock signal CLK1.
  • the latch circuit 6 Based on the second clock signal CLK2, the latch circuit 6 outputs the comparison result of the input voltage as the output voltage OUT according to the difference voltage IN.
  • the delay circuit 7 applies a delay corresponding to the circuit condition to the second clock signal CLK2 between the first clock signal CLK1. This delay is set to an appropriate value according to fluctuations in the ambient temperature of the circuit, the power supply voltage value, the manufacturing process, and the like.
  • the comparator 10 includes a differential preamplifier circuit unit 20 and a differential latch circuit unit 30.
  • the differential preamplifier circuit unit 20 is composed of three NMOS transistors 21 to 23 and two PMOS transistors 24 and 25, and amplifies the difference voltage between the input voltages V i1 and V i2 based on the clock signal CLK to generate a voltage.
  • V g1 and V g2 are output.
  • Differential latch circuit section 30 is composed of six NMOS transistors 31 to 34,39,40 and four PMOS transistors 35-38 Prefecture, according to the voltage V g1, V g2 inputted, the input voltage V i1, The comparison result of V i2 is output as output voltages V o1 and V o2 .
  • FIGS. 5A, 5B, and 5C are timing charts of the clock signal CLK, the voltages V g1 and V g2 , and the output voltages V o1 and V o2 when V i1 > V i2 . is there.
  • the differential latch circuit 30 determines the output voltages V o1 and V o2 according to the difference in the magnitudes of the voltages V g1 and V g2 .
  • the differential latch circuit unit 30 performs latch processing using the voltages V g1 and V g2 output from the differential preamplifier circuit unit 20. For this reason, the conventional comparator 10 only needs to use one clock signal CLK. Like the comparator 1 disclosed in Non-Patent Document 1 and the comparator 4 disclosed in Patent Document 1, two clock signals CLK1 are used. , CLK2 need not have an appropriate delay time. However, this comparator 10 also requires one more half latch circuit when connected to a logic circuit that operates at the rising or falling edge timing of the clock signal CLK.
  • a preamplifier circuit that amplifies the voltage difference between the input first input voltage and the second input voltage, and compares and compares the magnitudes of the first input voltage and the second input voltage based on the amplified voltage difference
  • a comparison circuit comprising a latch circuit for latching a result
  • the first control signal and the second control signal are recovered at a speed corresponding to the magnitudes of the input first input voltage and the second input voltage.
  • the latch circuit compares the magnitudes of the first input voltage and the second input voltage based on the first control signal and the second control signal.
  • the first control signal and the second control signal are generated at the specific change timing of the clock signal by the preamplifier circuit, and the latch circuit performs the first control signal based on the first control signal and the second control signal.
  • the magnitudes of the first input voltage and the second input voltage are compared, and the comparison result is latched.
  • the first control signal and the second control signal generated by the preamplifier circuit return from the inversion state at a speed corresponding to the magnitudes of the first input voltage and the second input voltage, and the latch circuit Latching is performed in a state corresponding to the comparison result of the magnitudes of the first input voltage and the second input voltage.
  • the latch circuit latches the comparison result of the magnitudes of the first input voltage and the second input voltage at the specific change timing of the clock signal, the next specific change timing of the clock signal arrives and the next new change timing is reached.
  • the latch state is maintained until the first control signal and the second control signal are input.
  • the comparison result of the magnitudes of the first input voltage and the second input voltage output from the latch circuit does not change at a change timing that is not a specific change timing of the clock signal.
  • the comparison circuit outputs the comparison result to the subsequent logic circuit that operates with the same clock signal as that of the comparison circuit without providing a half latch circuit in the subsequent stage as in the prior art.
  • the latch circuit operates based on the first control signal and the second control signal output from the preamplifier circuit, only one type of clock signal is given to the preamplifier circuit. Therefore, unlike the conventional comparison circuit, the preamplifier circuit and the latch circuit can be provided without taking an appropriate delay time between the first clock signal applied to the preamplifier circuit and the second clock signal applied to the latch circuit. Can be operated at appropriate timing in order. Therefore, unlike the prior art, the delay time cannot be appropriately set between the clock signals, so that the through current does not increase, and the power consumption of the comparison circuit can be reduced.
  • the present invention also provides:
  • the preamplifier circuit includes a first transistor, a second transistor, a first capacitor, and a second capacitor; Each source terminal of the first and second transistors is connected to either the power supply voltage or the reference voltage, The drain terminal of the first transistor and one terminal of the first capacitor are connected to the first control signal terminal that outputs the first control signal to the latch circuit, The drain terminal of the second transistor and one terminal of the second capacitor are connected to the second control signal terminal that outputs the second control signal to the latch circuit, A clock signal is supplied to the other terminal of the first capacitor and the other terminal of the second capacitor.
  • the first control signal that returns from the inverted state appears at the first control signal terminal at a speed corresponding to the magnitude of the first input voltage.
  • a second control signal that returns from the inverted state appears at a speed corresponding to the magnitude of the second input voltage at the second control signal terminal. Therefore, the voltage difference generated between the first control signal and the second control signal is obtained by amplifying the voltage difference between the input first input voltage and the second input voltage with a small number of elements.
  • the latch circuit inputs this voltage difference, compares the magnitudes of the first input voltage and the second input voltage, and latches the comparison result.
  • the present invention is characterized in that the third transistor to which the clock signal is applied to the gate terminal is connected to the connection point between the first transistor and the second transistor.
  • the third transistor when the first transistor and the second transistor operate at the specific change timing of the clock signal, the third transistor also operates simultaneously. At this time, the voltage applied to the source terminals of the first transistor and the second transistor is reduced by the on-resistance of the third transistor. Accordingly, the peak values of the current flowing through the first transistor according to the first input voltage and the current flowing through the second transistor according to the second input voltage are suppressed. For this reason, the power consumed by the comparison circuit can be reduced.
  • the present invention also provides:
  • the latch circuit includes fourth to ninth transistors whose channel polarity is the first polarity and tenth to thirteenth transistors whose channel polarity is the second polarity.
  • the source terminals of the fourth to ninth transistors are connected to either the power supply voltage or the reference voltage, Each source terminal of the twelfth and thirteenth transistors is connected to the other of the power supply voltage or the reference voltage,
  • the drain terminals of the fourth, sixth and tenth transistors are connected to the first output terminal,
  • the drain terminals of the fifth, seventh and eleventh transistors are connected to the second output terminal,
  • the source terminal of the tenth transistor and the drain terminals of the eighth and twelfth transistors are connected to each other,
  • the source terminal of the eleventh transistor and the drain terminals of the ninth and thirteenth transistors are connected to each other,
  • a first control signal terminal connected to each gate of the fourth, eighth and twelfth transistors;
  • the second control signal terminal is connected to each
  • the latch circuit includes the fourth to ninth transistors whose channel polarity is the first polarity and the tenth to thirteenth transistors whose channel polarity is the second polarity. Constructed simply.
  • the present invention also provides: A fourteenth transistor having a first control signal terminal connected to the gate terminal, a drain terminal connected to the second output terminal, and a source terminal connected to each source terminal of the fourth to seventh transistors; And a fifteenth transistor having a second control signal terminal connected to the gate terminal, a drain terminal connected to the first output terminal, and a source terminal connected to each source terminal of the fourth to seventh transistors. To do.
  • each of the fourth transistor and the fifth transistor has a first output.
  • the first output voltage output from the terminal and the charge corresponding to the second output voltage output from the second output terminal are kicked back.
  • the difference between the charge kicked back to the fourth transistor and the charge kicked back to the fifth transistor affects the amplification operation of the immediately preceding preamplifier circuit. That is, the comparison between the first input voltage and the second input voltage performed by the comparison circuit may be influenced by the comparison result at the previous specific change timing of the clock signal.
  • the voltage according to the previous comparison result output from the second output terminal is applied to the drain terminal of the fourteenth transistor, so that the previous comparison result output from the first output terminal.
  • the first control signal terminal that receives the influence of the charge according to the fourth transistor is affected by the charge according to the previous comparison result output from the second output terminal.
  • the voltage according to the previous comparison result output from the first output terminal is applied to the drain terminal of the fifteenth transistor, so that the influence of the electric charge according to the previous comparison result output from the second output terminal.
  • the second control signal terminal receiving the signal from the fifth transistor is affected by the electric charge according to the previous comparison result output from the first output terminal. Therefore, the previous comparison results output from both the first output terminal and the second output terminal respectively reach the first control signal terminal and the second control signal terminal.
  • the previous comparison results output from the first output terminal and the second output terminal are in contradictory voltage levels. Therefore, the influence of the previous comparison result on the first control signal terminal and the second control signal terminal is almost equal and canceled out. Accordingly, the first control signal and the second control signal output from the preamplifier circuit to the latch circuit at the next specific change timing of the clock signal are relatively reduced in the previous comparison result. For this reason, the comparison of the voltage by the comparison circuit is performed with little influence from the previous comparison result, and the influence from the previous comparison result is reduced.
  • a comparison circuit can output a comparison result without providing a half latch circuit in a subsequent logic circuit that operates with the same clock signal as the comparison circuit, and can achieve low power consumption. Can be provided.
  • 1 is a circuit diagram of a comparison circuit according to a first embodiment of the present invention.
  • A is a clock signal in the comparison circuit according to the first embodiment
  • B is the voltages V x and V y at the connection points x and y
  • (c) is the voltages V out1 and V out2 of the output terminals out1 and out2 .
  • (A) is the clock signal in the comparison circuit according to the third embodiment
  • (b) is the voltages V x , V y , V B at the connection points x, y, B
  • (c) is the voltage V at the output terminals out1, out2.
  • (A) is the clock signal in the comparison circuit according to the modification of the third embodiment
  • (b) is the voltages V x , V y , V B at the connection points x, y, B
  • (c) is the output terminals out1, out2.
  • FIG. 6 is a circuit diagram of the comparison circuit 41A according to the first embodiment of the present invention.
  • the comparison circuit 41A is a preamplifier circuit 42A that dynamically amplifies a voltage difference between the first input voltage V in1 input to the first input terminal in1 and the second input voltage V in2 input to the second input terminal in2. And a latch circuit 43A for comparing the magnitudes of the first input voltage V in1 and the second input voltage V in2 based on the amplified voltage difference and latching the comparison result.
  • the preamplifier circuit 42A shows the first input voltage V in1 and the second input voltage V in2 input at the specific change timing of the clock signal CLK shown in FIG. converting the first control signal V x and the second control signal V y shown in 7 (b).
  • the signal waveform when the first input voltage V in1 is larger than the second input voltage V in2 (V in1 > V in2 ) is shown.
  • the first control signal V x and the second control signal V y are inverted to the low level side at the falling edge timing of the clock signal CLK, and then each of the first input voltage V in1 and the second input voltage V in2 that are input. It exhibits a waveform shape that returns to the high level side at a speed corresponding to the size.
  • the latch circuit 43A compares the magnitudes of the first input voltage V in1 and the second input voltage V in2 based on the first control signal V x and the second control signal V y .
  • FIG. 7C shows the comparison result, which is output as the first output voltage V out1 to the first output terminal out1 and as the second output voltage V out2 to the second output terminal out2.
  • the preamplifier circuit 42A includes a first transistor M1, a second transistor M2, a first capacitor C D1, and a second capacitor C D2 .
  • the source terminals of the first transistor M1 and the second transistor M2 are connected to the power supply voltage V DD .
  • the drain terminal of the second transistor M2 and the one terminal of the second capacitor C D2 is connected to a connecting point y for outputting a second control signal V y to the latch circuit 43A.
  • the clock signal CLK is supplied to the other terminal of the first capacitor C D1 and the other terminal of the second capacitor C D2 .
  • the first transistor M1 and the second transistor M2 in the preamplifier circuit 42A are composed of PMOS transistors, and the first input voltage V in1 and the second input voltage V in2 are applied to each gate.
  • the latch circuit 43A includes fourth to ninth transistors M4 to M9 whose channel polarity is the first polarity and tenth to thirteenth transistors M10 to M13 whose channel polarity is the second polarity. .
  • the fourth to ninth transistors M4 to M9 are PMOS transistors whose channel polarity is P channel
  • the tenth to thirteenth transistors M10 to M13 are NMOS transistors whose channel polarity is N channel.
  • the fourth to seventh transistors M4 to M7 and the tenth to thirteenth transistors M10 to M13, excluding the eighth transistor M8 and the ninth transistor M9, constitute an RS flip-flop.
  • Each source terminal of the fourth to ninth transistors M4-M9 are connected to the power supply voltage V DD, the source terminal of the twelfth transistor M12 and the thirteenth transistor M13 is connected to a reference voltage V SS.
  • the drain terminals of the fourth transistor M4, the sixth transistor M6, and the tenth transistor M10 are connected to the first output terminal out1.
  • the drain terminals of the fifth transistor M5, the seventh transistor M7, and the eleventh transistor M11 are connected to the second output terminal out2.
  • the source terminal of the tenth transistor M10 and the drain terminals of the eighth transistor M8 and the twelfth transistor M12 are connected to each other.
  • the source terminal of the eleventh transistor M11 and the drain terminals of the ninth transistor M9 and the thirteenth transistor M13 are connected to each other.
  • the connection point x is connected to the gates of the fourth transistor M4, the eighth transistor M8 and the twelfth transistor M13, and the connection point y is connected to the gates of the fifth transistor M5, the ninth transistor M9 and the thirteenth transistor M13. Has been.
  • the connection point x of the first transistor M1 and the first capacitor C D1 is inverted at a speed corresponding to the magnitude of the first input voltage Vin1.
  • the first control signal V x to return from appearing.
  • a second control signal V y that returns from the inversion state appears at a connection point y between the second transistor M2 and the second capacitor C D2 at a speed corresponding to the magnitude of the second input voltage V in2 . Therefore, the voltage difference is a small number of elements, the voltage difference between the first input voltage V in1 and a second input voltage V in2 input occurring between these first control signals V x and the second control signal V y Will be amplified.
  • the voltages at the connection points x and y are inverted and dropped at the falling edge timing of the clock signal CLK, as shown in FIG.
  • the gate potential of the first transistor M1 becomes higher than the gate potential of the second transistor M2, so The current flowing between the drains is smaller than the current flowing between the source and drain of the second transistor M2. Therefore, the first capacitor C D1 is charged with a smaller current than the second capacitor C D2 , and the voltage of the first control signal V x appearing at the connection point x is, as shown in FIG. It is lower than the voltage of the second control signal V y appearing to y.
  • the latch circuit 43A has both the fourth transistor M4 and the fifth transistor M5 turned on, and the twelfth transistor M12. And the 13th transistor M13 is turned off. Therefore, the connection point N1, that is, the first output voltage V out1 and the connection point N2, that is, the second output voltage V out2 both become high level, and the latch circuit 43A is reset. At this time, the drain voltages of the twelfth transistor M12 and the thirteenth transistor M13 are set to a high level by the ON operation of the eighth transistor M8 and the ninth transistor M9, and are fixed so that the potential does not fluctuate.
  • the first capacitor C D1 and the second capacitor C D2 are charged with impedances depending on the first input voltage V in1 and the second input voltage V in2 , respectively, so that the voltage V y at the connection point y becomes the connection point x. It is higher than the voltage V x of. Accordingly, the thirteenth transistor M13 enters the conductive state faster than the twelfth transistor M12, and the fifth transistor M5 approaches the nonconductive state faster than the fourth transistor M4. For this reason, the voltage at the connection point N2 tends to become low level faster than the voltage at the connection point N1. This situation is positively fed back by the sixth transistor M6, the tenth transistor M10, the seventh transistor M7 and the eleventh transistor M11. As a result, finally, as shown in FIG. 7C, the connection point N1, that is, the first output voltage V out1 is settled to the high level, and the connection point N2, that is, the second output voltage V out2 is settled to the low level. Latched by the latch circuit 43A.
  • the latch circuit 43A compares the magnitudes of the first input voltage V in1 and the second input voltage V in2 based on the first control signal V x and the second control signal V y and latches the comparison result.
  • the first control signal V x and the second control signal V y generated by the preamplifier circuit 42A are output from the inverted state at a speed corresponding to the magnitudes of the first input voltage V in1 and the second input voltage V in2.
  • the latch circuit 43A is latched in a state corresponding to the comparison result of the magnitudes of the first input voltage V in1 and the second input voltage V in2 .
  • the latch circuit 43A latches the comparison result of the magnitudes of the first input voltage V in1 and the second input voltage V in2 at the falling edge timing of the clock signal CLK, the next falling edge timing of the clock signal CLK. There arrived, until the first control signal V x and the second control signal V y next new is entered, it holds the latched state. For this reason, the comparison result of the magnitudes of the first input voltage V in1 and the second input voltage V in2 output from the latch circuit 43A does not change at the rising edge timing of the clock signal CLK.
  • the comparison circuit 41A can connect a logic circuit that operates with the same clock signal as that of the comparison circuit without providing a half-latch circuit in the subsequent stage as in the prior art.
  • the latch circuit 43A is prior to work on the basis of the first control signal V x and the second control signal V y is output from the amplifier circuit 42A, the clock signal CLK in one giving ago amplifier circuit 42A That's it. Therefore, unlike the conventional comparison circuit, the preamplifier circuit 42A and the latch circuit are latched without taking an appropriate delay time between the first clock signal applied to the preamplifier circuit and the second clock signal applied to the latch circuit.
  • the circuit 43A can be operated in order at appropriate timing. Therefore, as in the prior art, the delay time cannot be properly set between the clock signals, so that the through current does not increase, and the excessive through current does not flow. Therefore, the power consumption of the comparison circuit 41A is reduced. Can do.
  • the latch circuit 43A includes a small number of elements by the fourth to ninth transistors M4 to M9 of the PMOS transistor and the tenth to thirteenth transistors M10 to M13 of the NMOS transistor. Constructed simply.
  • FIG. 8 is a circuit diagram of a comparison circuit 41B according to a modification of the comparison circuit 41A according to the first embodiment.
  • FIG. 9 is a timing chart showing a voltage change in each part of the circuit of the comparison circuit 41B shown in FIG. 8 and 9, the same reference numerals are given to the same or corresponding parts as in FIGS. 6 and 7, and the description thereof is omitted.
  • the polarities of the channels of the first and second transistors M1 and M2 and the fourth to thirteenth transistors M4 to M13 and the application directions of the power supply voltage V DD and the reference voltage V SS are This is different from the comparison circuit 41A according to the first embodiment. Further, it differs from the comparison circuit 41A according to the first embodiment in that the specific change timing of the clock signal CLK is the rising edge timing. Other configurations are the same as those of the comparison circuit 41A according to the first embodiment.
  • the first and second transistors M1 and M2 constituting the preamplifier circuit 42A are PMOS transistors, and the fourth to ninth transistors M4 to M9 constituting the latch circuit 43A are arranged.
  • the PMOS transistor and the tenth to thirteenth transistors M10 to M13 were NMOS transistors.
  • the first and second transistors M1 and M2 constituting the preamplifier circuit 42B are NMOS transistors
  • the fourth to ninth transistors M4 to M9 constituting the latch circuit 43B are NMOS transistors.
  • the tenth to thirteenth transistors M10 to M13 are composed of PMOS transistors.
  • the power supply voltage V DD in the comparison circuit 41A according to the first embodiment is replaced with a comparator circuit 41B in the reference voltage V SS by this modification, the reference voltage V SS in the comparison circuit 41A according to the first embodiment is the deformed
  • the comparison circuit 41B according to the example is replaced with the power supply voltage V DD . Then, at the rising edge timing of the clock signal CLK, the output of the latch circuit 43B is reset to a low level.
  • the first control signal V x and the second control signal V y are supplied with the first input voltage input at the rising edge timing of the clock signal CLK. It exhibits a waveform shape that returns from the inverted state at a speed corresponding to the magnitudes of V in1 and second input voltage V in2 . That is, the voltages at the connection points x and y are inverted and rise at the rising edge timing of the clock signal CLK.
  • the latch circuit 43B Before the clock signal CLK rises, the voltages at the connection points x and y are both at a low level, and the first output voltage V out1 and the second output voltage V out2 hold the previous comparison result.
  • the latch circuit 43B has both the fourth transistor M4 and the fifth transistor M5 turned on, and the twelfth transistor M12 and the second transistor M12. Both 13 transistors M13 are turned off. Therefore, the connection point N1, that is, the first output voltage V out1 and the connection point N2, that is, the second output voltage V out2 both become low level, and the latch circuit 43B is reset.
  • the drain voltages of the twelfth transistor M12 and the thirteenth transistor M13 are set to a low level and are fixed so that the potential does not fluctuate.
  • the first capacitor C D1 and the second capacitor C D2 are discharged with impedances depending on the first input voltage V in1 and the second input voltage V in2 , respectively, so that the voltage V y at the connection point y becomes the voltage at the connection point x. It is higher than the voltage V x. Accordingly, the thirteenth transistor M13 enters the non-conducting state faster than the twelfth transistor M12, and the fifth transistor M5 approaches the conducting state faster than the fourth transistor M4. For this reason, the voltage at the connection point N2 tends to become low level faster than the voltage at the connection point N1. This situation is positively fed back by the sixth transistor M6, the tenth transistor M10, the seventh transistor M7 and the eleventh transistor M11.
  • connection point N1 that is, the first output voltage V out1 is settled to the high level
  • connection point N2 that is, the second output voltage V out2 is settled to the low level. Latched by the latch circuit 43B.
  • comparison circuit 41B according to such a modification, the same operation and effect as the comparison circuit 41A according to the first embodiment can be obtained.
  • FIG. 10 is a circuit diagram of the comparison circuit 51A according to the second embodiment of the present invention. 10, parts that are the same as or correspond to those in FIG. 6 are given the same reference numerals, and descriptions thereof are omitted.
  • the comparison circuit 51A is different from the comparison circuit 41A according to the first embodiment only in that the latch circuit 53A includes a fourteenth transistor M14 and a fifteenth transistor M15. Other configurations are the same as those of the comparison circuit 41A according to the first embodiment.
  • connection point x is connected to the gate terminal
  • the second output terminal out2 is connected to the drain terminal
  • the source terminals of the fourth to seventh transistors M4 to M7 are connected to the source terminal.
  • connection point y is connected to the gate terminal
  • the first output terminal out1 is connected to the drain terminal
  • source terminals of the fourth to seventh transistors M4 to M7 are connected to the source terminal.
  • the comparison circuit 41A according to the first embodiment, the first control signal V x and the second control signal V y is input to the falling edge timing of the clock signal CLK from the preamplifier circuit 42A to the latch circuit 43A, latch circuit After 43A is reset, charges corresponding to the first output voltage V out1 and the second output voltage V out2 are kicked back to the fourth transistor M4 and the fifth transistor M5, respectively.
  • the difference between the charge kicked back by the fourth transistor M4 and the charge kicked back by the fifth transistor M5 affects the amplification operation of the preamplifier circuit 43A immediately after. That is, the comparison between the first input voltage V in1 and the second input voltage V in2 performed by the comparison circuit 41A may be influenced by the comparison result at the previous falling edge timing of the clock signal CLK.
  • the voltage corresponding to the previous comparison result output from the second output terminal out2 is applied to the drain terminal of the fourteenth transistor M14, so that the first output
  • the connection point x that receives the influence of the charge according to the previous comparison result output from the terminal out1 from the fourth transistor M4 is affected by the charge according to the previous comparison result output from the second output terminal out2.
  • a voltage corresponding to the previous comparison result output from the first output terminal out1 is applied to the drain terminal of the fifteenth transistor M15, so that it corresponds to the previous comparison result output from the second output terminal out2.
  • the connection point y affected by the charge from the fifth transistor is affected by the charge according to the previous comparison result output from the first output terminal out1. Therefore, the previous comparison results output from both the first output terminal out1 and the second output terminal out2 respectively reach the connection point x and the connection point y.
  • the previous comparison results output from the first output terminal out1 and the second output terminal out2 are in conflict with each other in voltage level. Therefore, the influence of the previous comparison result on the connection point x and the connection point y is almost equal and canceled out. Therefore, the next falling edge timing of the clock signal CLK, the first control signal V x and the second control signal V y is output before the preamplifier circuit 42A to the latch circuit 53A is relatively previous comparison result It will be reduced. For this reason, the comparison of the voltage by the comparison circuit 51A is performed with little influence from the previous comparison result, and the influence from the previous comparison result is reduced.
  • FIG. 11 is a circuit diagram of a comparison circuit 51B according to a modification of the comparison circuit 51A according to the second embodiment.
  • the same or corresponding parts as those in FIGS. 8 and 10 are denoted by the same reference numerals, and the description thereof is omitted.
  • the polarity of the channels of the first and second transistors M1 and M2 and the fourth to fifteenth transistors M4 to M15 and the application directions of the power supply voltage VDD and the reference voltage VSS are the second. This is different from the comparison circuit 51A according to the embodiment. Further, it differs from the comparison circuit 51A according to the second embodiment in that the specific change timing of the clock signal CLK is the rising edge timing. Other configurations are the same as those of the comparison circuit 51A according to the second embodiment.
  • the first and second transistors M1 and M2 constituting the preamplifier circuit 42A are PMOS transistors
  • the fourth to ninth transistors M4 to M9 constituting the latch circuit 53A and
  • the fourteenth and fifteenth transistors M14 and M15 are PMOS transistors
  • the tenth to thirteenth transistors M10 to M13 are NMOS transistors.
  • the first and second transistors M1 and M2 constituting the preamplifier circuit 42B are NMOS transistors
  • the fourth to ninth transistors M4 to M9 and the fourteenth constituting the latch circuit 43B are NMOS transistors
  • the fifteenth transistors M14 and M15 are NMOS transistors, and the tenth to thirteenth transistors M10 to M13 are PMOS transistors.
  • the power supply voltage V DD in the comparison circuit 51A according to the second embodiment is replaced with a comparator circuit 51B in the reference voltage V SS by this modification, the reference voltage V SS in the comparison circuit 51A according to the second embodiment is the deformed In the comparison circuit 51B according to the example, the power supply voltage V DD is replaced. Then, at the rising edge timing of the clock signal CLK, the output of the latch circuit 53B is reset to a low level.
  • comparison circuit 51B according to such a modification, the same operation and effect as the comparison circuit 51A according to the second embodiment can be obtained.
  • FIG. 12 is a circuit diagram of the comparison circuit 61A according to the third embodiment of the present invention. 12, parts that are the same as or correspond to those in FIG. 6 are given the same reference numerals, and descriptions thereof are omitted.
  • the comparison circuit 61A according to the third embodiment is different from the comparison circuit 41A according to the first embodiment only in that the preamplifier circuit 62A includes a third transistor M3. Other configurations are the same as those of the comparison circuit 41A according to the first embodiment.
  • the third transistor M3 is connected to a connection point between the first transistor M1 and the second transistor M2, and a clock signal is given to the gate terminal.
  • FIG. 13 is a timing chart showing a voltage change in each part of the circuit of the comparison circuit 61A shown in FIG. In FIG. 13, parts that are the same as or correspond to those in FIG.
  • the third transistor M3 when the first transistor M1 and the second transistor M2 operate at the falling edge timing of the clock signal CLK, the third transistor M3 also operates simultaneously. At this time, due to the ON resistance of the third transistor M3, the voltage at the connection point B at the drain of the third transistor M3 decreases as shown in FIG. Therefore, the voltage applied to each source terminal of the first transistor M1 and the second transistor M2 becomes small. Therefore, at the falling edge timing of the clock signal CLK, the current flowing through the first transistor M1 according to the first input voltage V in1 and the current flowing through the second transistor M2 instantaneously according to the second input voltage V in2 Their peak values are suppressed. For this reason, the electric power consumed by the comparison circuit 61A can be reduced.
  • FIG. 14 is a circuit diagram of a comparison circuit 61B according to a modification of the comparison circuit 61A according to the third embodiment.
  • FIG. 15 is a timing chart showing a voltage change in each part of the circuit of the comparison circuit 61B shown in FIG. In FIG. 14 and FIG. 15, the same or corresponding parts as those in FIG. 8, FIG. 12, and FIG.
  • the comparison circuit 61B according to this modification is different from the comparison circuit 61A according to the third embodiment in the polarity of the channels of the first to thirteenth transistors M1 to M13 and the application direction of the power supply voltage V DD and the reference voltage V SS. To do. Further, it differs from the comparison circuit 61A according to the third embodiment in that the specific change timing of the clock signal CLK is the rising edge timing. Other configurations are the same as those of the comparison circuit 61A according to the third embodiment.
  • the first to third transistors M1 to M3 constituting the preamplifier circuit 62A are PMOS transistors, and the fourth to ninth transistors M4 to M9 constituting the latch circuit 43A are arranged.
  • the PMOS transistor and the tenth to thirteenth transistors M10 to M13 were NMOS transistors.
  • the first to third transistors M1 to M3 constituting the preamplifier circuit 62B are NMOS transistors
  • the fourth to ninth transistors M4 to M9 constituting the latch circuit 43B are NMOS transistors.
  • the tenth to thirteenth transistors M10 to M13 are composed of PMOS transistors.
  • the power supply voltage V DD in the comparison circuit 61A according to the third embodiment is replaced with a comparator circuit 61B in the reference voltage V SS by this modification, the reference voltage V SS in the comparison circuit 61A according to the third embodiment is the deformed
  • the comparison circuit 61B according to the example is replaced with the power supply voltage V DD . Then, at the rising edge timing of the clock signal CLK, the output of the latch circuit 43B is reset to a low level.
  • the third transistor M3 when the first transistor M1 and the second transistor M2 operate at the rising edge timing of the clock signal CLK, the third transistor M3 also operates simultaneously. At this time, due to the ON resistance of the third transistor M3, the voltage at the connection point B at the drain of the third transistor M3 rises as shown in FIG. Therefore, the voltage applied to each source terminal of the first transistor M1 and the second transistor M2 becomes small. Therefore, at the rising edge timing of the clock signal CLK, the current flowing through the first transistor M1 according to the first input voltage V in1 and the current flowing through the second transistor M2 according to the second input voltage V in2 are , Those peak values are suppressed. For this reason, the electric power consumed by the comparison circuit 61B can be reduced, and the same effect as the comparison circuit 61A according to the third embodiment can be obtained by the comparison circuit 61B according to the modification.
  • FIG. 16 is a circuit diagram of a comparison circuit 71A according to the fourth embodiment of the present invention.
  • the same or corresponding parts as those in FIGS. 10 and 12 are denoted by the same reference numerals, and description thereof is omitted.
  • the comparison circuit 71A according to the fourth embodiment differs from the comparison circuit 51A according to the second embodiment only in that the preamplifier circuit 62A includes the third transistor M3, as in the comparison circuit 61A according to the third embodiment. Is different. Other configurations are the same as those of the comparison circuit 51A according to the second embodiment.
  • comparison circuit 71A according to the fourth embodiment the same effect as the comparison circuit 61A according to the third embodiment can be obtained by providing the preamplifier circuit 62A with the third transistor M3.
  • FIG. 17 is a circuit diagram of a comparison circuit 71B according to a modification of the comparison circuit 71A according to the fourth embodiment of the present invention.
  • parts that are the same as or correspond to those in FIGS. 11 and 14 are given the same reference numerals, and descriptions thereof are omitted.
  • the comparison circuit 71B according to this modification example is similar to the comparison circuit 61B according to the modification example of the third embodiment, except that the preamplifier circuit 62B includes the third transistor M3, and the comparison circuit according to the modification example of the second embodiment. Different from the circuit 51B. Other configurations are the same as those of the comparison circuit 51B according to the modification of the second embodiment.
  • comparison circuit 71B the same effect as the comparison circuit 61A according to the third embodiment can be obtained by providing the preamplifier circuit 62B with the third transistor M3.
  • the comparison circuits 41A, 41B, 51A, 51B, 61A, 61B, 71A, and 71B are used as a comparator in an A / D converter that converts an analog signal into a digital signal. -It is possible to contribute to a reduction in power consumption as well as an increase in the speed of the entire analog LSI system.

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Abstract

比較回路と同一のクロックで動作する後段の論理回路に、ハーフラッチ回路を設けることなく比較結果を出力することができると共に、低消費電力化を図ることができる比較回路を提供する。本発明の比較回路４１Ａは、第１入力電圧Ｖin1および第２入力電圧Ｖin2間の電圧差を増幅する前置増幅回路４２Ａと、増幅された電圧差に基づいて第１入力電圧Ｖin1と第２入力電圧Ｖin2の大きさを比較して、比較結果をラッチするラッチ回路４３Ａとを備える。前置増幅回路４２Ａは、クロック信号ＣＬＫの立ち下がりエッジタイミングに入力される第１入力電圧Ｖin1および第２入力電圧Ｖin2を、それらの各大きさに応じた速さで反転状態から復帰する第１制御信号Ｖｘおよび第２制御信号Ｖｙに変換する。ラッチ回路４３Ａは、第１制御信号Ｖｘおよび第２制御信号Ｖｙに基づいて、第１入力電圧Ｖin1と第２入力電圧Ｖin2の大きさを比較する。

Description

比較回路
　本発明は、入力される第１入力電圧と第２入力電圧の大きさを比較して、その比較結果を出力する比較回路に関するものである。
　従来、この種の比較回路としては、例えば、非特許文献１に開示された図１に示されるダブルテールラッチ型コンパレータ１がある。このコンパレータ１は、入力段部２とラッチ部３とから構成される。入力段部２は、ＮＭＯＳトランジスタＭ５，Ｍ６，Ｍ９およびＰＭＯＳトランジスタＭ７，Ｍ８により構成され、ＮＭＯＳトランジスタＭ５，Ｍ６の各ゲートに入力電圧Ｖin1，Ｖin2、ＰＭＯＳトランジスタＭ７，Ｍ８およびＮＭＯＳトランジスタＭ９の各ゲートに第１クロック信号ＣＬＫ１が入力されて動作する。この入力段部２は、信号ゲインを持つプリアンプとしての役割を果たしている。ラッチ部３は、ＮＭＯＳトランジスタＭ１、Ｍ３，Ｍ１０，Ｍ１１と、ＰＭＯＳトランジスタＭ２，Ｍ４，Ｍ１２とから構成され、ＰＭＯＳトランジスタＭ１２のゲートに第２クロック信号ＣＬＫ２が入力される。コンパレータ１は、入力電圧Ｖin1，Ｖin2の比較結果を出力電圧Ｖout1，Ｖout2として出力する。
　図２（ａ）、（ｂ）、および（ｃ）は、Ｖin1＞Ｖin2の場合における、各クロック信号ＣＬＫ１，ＣＬＫ２、各ノードＤi1，Ｄi2の電圧、および出力電圧Ｖout1，Ｖout2のタイミングチャート図である。入力電圧Ｖin1，Ｖin2の大きさに応じてノードＤi1，Ｄi2の電荷が引き抜かれる速さの違いにより、出力電圧Ｖout1，Ｖout2が決定される。
　また、従来、特許文献１に開示された図３に示されるコンパレータ４もある。このコンパレータ４は、プリアンプ回路５、ラッチ回路６および遅延回路７から構成される。プリアンプ回路５には２入力電圧の差電圧ＩＮが入力される。プリアンプ回路５は、第１クロック信号ＣＬＫ１に基づいて、入力される差電圧ＩＮを増幅する。ラッチ回路６は、第２クロック信号ＣＬＫ２に基づいて、差電圧ＩＮに応じて入力電圧の比較結果を出力電圧ＯＵＴとして出力する。遅延回路７は、第２クロック信号ＣＬＫ２に対して、回路コンディションに応じた遅延を第１クロック信号ＣＬＫ１との間にかける。この遅延は、回路の周囲温度や、電源電圧値、製造プロセス等の変動に応じて、適切な値に設定される。
　また、従来、特許文献２に開示された図４に示される比較器１０もある。この比較器１０は、差動プリアンプ回路部２０と差動ラッチ回路部３０とから構成される。差動プリアンプ回路部２０は、３つのＮＭＯＳトランジスタ２１～２３と２つのＰＭＯＳトランジスタ２４，２５とから構成され、入力電圧Ｖi1，Ｖi2の差電圧をクロック信号ＣＬＫに基づいて増幅して、電圧Ｖg1，Ｖg2を出力する。差動ラッチ回路部３０は、６つのＮＭＯＳトランジスタ３１～３４，３９，４０と４つのＰＭＯＳトランジスタ３５～３８とから構成され、入力される電圧Ｖg1，Ｖg2に応じて、入力電圧Ｖi1，Ｖi2の比較結果を出力電圧Ｖo1，Ｖo2として出力する。
　図５（ａ）、（ｂ）、および（ｃ）は、Ｖi1＞Ｖi2の場合における、クロック信号ＣＬＫ、各電圧Ｖg1，Ｖg2、および出力電圧Ｖo1，Ｖo2のタイミングチャート図である。差動ラッチ回路部３０は、電圧Ｖg1，Ｖg2の大きさの違いに応じて、出力電圧Ｖo1，Ｖo2を決定する。
米国特許第８４８７６５９号明細書 米国特許第８３６２９３４号明細書
Bram Nuata等著、「A Double-Tail Latch-Type Voltage Sense Amplifier with 18ps Setup+Hold Time」、IEEE International Solid-State Circuits Conference 2007, Session 17, Analog Techniques and PLLs, 17.7
　しかしながら、非特許文献１に開示された上記従来のダブルテールラッチ型コンパレータ１では、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２との間に適切な遅延時間が必要とされる。この遅延時間が適切に設定されないと、コンパレータ１に流れる貫通電流が増大してしまう。また、入力電圧Ｖin1，Ｖin2の比較結果として出力される電圧Ｖout1，Ｖout2は、第２クロック信号ＣＬＫ２の立ち下りエッジタイミングでリセットされる。このため、第２クロック信号ＣＬＫ２の立ち下りエッジタイミングで動作する論理回路に接続する場合には、コンパレータ１の後段に、ハーフラッチ回路がもう１段必要とされる。
　また、特許文献１に開示された上記従来のコンパレータ４でも、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２との間に適切な遅延時間が必要とされる。そのために専用の遅延回路７を設ける必要が生じる。また、このコンパレータ４でも、第２クロック信号ＣＬＫ２の立ち下りエッジタイミングで動作する論理回路に接続する場合には、コンパレータ４の後段に、ハーフラッチ回路がもう１段必要とされる。
　また、特許文献２に開示された上記従来の比較器１０では、差動プリアンプ回路部２０から出力される電圧Ｖg1，Ｖg2を用いて、差動ラッチ回路部３０でラッチ処理が行われる。このため、上記従来の比較器１０では、１つのクロック信号ＣＬＫの使用で済み、非特許文献１に開示されたコンパレータ１や特許文献１に開示されたコンパレータ４のように、２つのクロック信号ＣＬＫ１，ＣＬＫ２の間に適切な遅延時間をとる必要は無い。しかし、この比較器１０でも、クロック信号ＣＬＫの立ち上がり、ないし立ち下がりエッジタイミングで動作する論理回路に接続する場合には、ハーフラッチ回路がもう１段必要とされる。
　本発明はこのような課題を解決するためになされたもので、
入力される第１入力電圧および第２入力電圧間の電圧差を増幅する前置増幅回路と、増幅された電圧差に基づいて第１入力電圧と第２入力電圧の大きさを比較して比較結果をラッチするラッチ回路とを備える比較回路において、
前置増幅回路が、クロック信号の特定変化タイミングにおいて反転した後、入力される第１入力電圧および第２入力電圧の各大きさに応じた速さで復帰する第１制御信号および第２制御信号に、第１入力電圧および第２入力電圧を変換し、
ラッチ回路が、第１制御信号および第２制御信号に基づいて第１入力電圧と第２入力電圧の大きさを比較する
ことを特徴とする。
　本構成によれば、前置増幅回路により、クロック信号の特定変化タイミングに第１制御信号および第２制御信号が生成され、ラッチ回路は、この第１制御信号および第２制御信号に基づいて第１入力電圧と第２入力電圧の大きさを比較し、比較結果をラッチする。前置増幅回路により生成される第１制御信号および第２制御信号は、第１入力電圧および第２入力電圧の各大きさに応じた速さで反転状態から復帰して、ラッチ回路を、第１入力電圧と第２入力電圧の大きさの比較結果に応じた状態にラッチさせる。
　したがって、ラッチ回路は、クロック信号の特定変化タイミングに、第１入力電圧と第２入力電圧の大きさの比較結果をラッチすると、クロック信号の次の特定変化タイミングが到来して、次の新たな第１制御信号および第２制御信号が入力されるまで、ラッチ状態を保持する。このため、ラッチ回路から出力される第１入力電圧と第２入力電圧の大きさの比較結果は、クロック信号の特定変化タイミングでない変化タイミングでは変化しない。この結果、比較回路は、従来のようにその後段にハーフラッチ回路を設けることなく、比較回路と同一のクロック信号で動作する後段の論理回路に比較結果を出力するようになる。
　また、ラッチ回路は、前置増幅回路から出力される第１制御信号および第２制御信号に基づいて動作するため、クロック信号は前置増幅回路に与える１種類で済む。このため、従来の比較回路のように、前置増幅回路に与える第１クロック信号とラッチ回路に与える第２クロック信号との間に適切な遅延時間をとることなく、前置増幅回路とラッチ回路を順に適切なタイミングで動作させることができる。したがって、従来のように、各クロック信号間に遅延時間が適切にとれないために貫通電流が増大することはなく、比較回路の低消費電力化を図ることができる。
　また、本発明は、
前置増幅回路が、第１トランジスタと第２トランジスタと第１容量と第２容量とを備え、
第１および第２トランジスタの各ソース端子が電源電圧または基準電圧のいずれか一方に接続され、
第１トランジスタのドレイン端子と第１容量の一方の端子とが第１制御信号をラッチ回路へ出力する第１制御信号端子に接続され、
第２トランジスタのドレイン端子と第２容量の一方の端子とが第２制御信号をラッチ回路へ出力する第２制御信号端子に接続され、
第１容量の他方の端子と第２容量の他方の端子とにクロック信号が与えられる
ことを特徴とする。
　本構成によれば、クロック信号の特定変化タイミングに、第１制御信号端子には、第１入力電圧の大きさに応じた速さで反転状態から復帰する第１制御信号が現れる。また、第２制御信号端子には、第２入力電圧の大きさに応じた速さで反転状態から復帰する第２制御信号が現れる。したがって、これら第１制御信号と第２制御信号との間に生じる電圧差は、少ない素子数で、入力される第１入力電圧および第２入力電圧間の電圧差を増幅したものになる。ラッチ回路はこの電圧差を入力して、第１入力電圧と第２入力電圧の大きさを比較し、比較結果をラッチする。
　また、本発明は、クロック信号がゲート端子に与えられる第３トランジスタが第１トランジスタと第２トランジスタの接続点に接続されることを特徴とする。
　本構成によれば、クロック信号の特定変化タイミングに第１トランジスタおよび第２トランジスタが動作するときに、第３トランジスタも同時に動作する。このとき、第３トランジスタのオン抵抗により、第１トランジスタおよび第２トランジスタの各ソース端子にかかる電圧は小さくなる。したがって、第１入力電圧に応じて第１トランジスタを流れる電流、および、第２入力電圧に応じて第２トランジスタを流れる電流は、それらのピーク値が抑制される。このため、比較回路で消費される電力を低減することができる。
　また、本発明は、
ラッチ回路が、チャネルの極性が第１の極性である第４～第９トランジスタと、チャネルの極性が第２の極性である第１０～第１３トランジスタとから構成され、
第４～第９トランジスタの各ソース端子が電源電圧または基準電圧のいずれか一方に接続され、
第１２および第１３トランジスタの各ソース端子が電源電圧または基準電圧の他方に接続され、
第４，第６および第１０トランジスタの各ドレイン端子が第１出力端子に接続され、
第５，第７および第１１トランジスタの各ドレイン端子が第２出力端子に接続され、
第１０トランジスタのソース端子と第８および第１２トランジスタの各ドレイン端子とが相互に接続され、
第１１トランジスタのソース端子と第９および第１３トランジスタの各ドレイン端子とが相互に接続され、
第１制御信号端子が、第４，第８および第１２トランジスタの各ゲートに接続され、
第２制御信号端子が、第５，第９および第１３トランジスタの各ゲートに接続される
ことを特徴とする。
　本構成によれば、ラッチ回路は、チャネルの極性が第１の極性である第４～第９トランジスタと、チャネルの極性が第２の極性である第１０～第１３トランジスタとにより、少ない素子数で簡潔に構成される。
　また、本発明は、
第１制御信号端子がゲート端子に接続され、ドレイン端子が第２出力端子に接続され、ソース端子が第４～第７トランジスタの各ソース端子と接続される第１４トランジスタと、
第２制御信号端子がゲート端子に接続され、ドレイン端子が第１出力端子に接続され、ソース端子が第４～第7トランジスタの各ソース端子と接続される第１５トランジスタと
を備えることを特徴とする。
　クロック信号の特定変化タイミングに前置増幅回路から第１制御信号および第２制御信号が入力されてラッチ回路にリセットがかけられた後、第４トランジスタおよび第５トランジスタには、それぞれ、第１出力端子から出力される第１出力電圧と、第２出力端子から出力される第２出力電圧に応じた電荷とがキックバックされる。第４トランジスタにキックバックされた電荷と、第５トランジスタにキックバックされた電荷の差は、直後の前置増幅回路の増幅動作に影響を与える。つまり、比較回路によって行われる第１入力電圧と第２入力電圧の比較は、クロック信号の前回の特定変化タイミングにおける比較結果から影響を受けることがある。
　しかし、本構成によれば、第２出力端子から出力される前回の比較結果に応じた電圧が第１４トランジスタのドレイン端子に印加されることで、第１出力端子から出力される前回の比較結果に応じた電荷の影響を第４トランジスタから受ける第１制御信号端子には、第２出力端子から出力される前回の比較結果に応じた電荷の影響が及ぶ。また、第１出力端子から出力される前回の比較結果に応じた電圧が第１５トランジスタのドレイン端子に印加されることで、第２出力端子から出力される前回の比較結果に応じた電荷の影響を第５トランジスタから受ける第２制御信号端子には、第１出力端子から出力される前回の比較結果に応じた電荷の影響が及ぶ。したがって、第１制御信号端子および第２制御信号端子には、それぞれ、第１出力端子および第２出力端子の双方からそれぞれ出力される前回の比較結果が及ぶことになる。
　第１出力端子および第２出力端子からそれぞれ出力される前回の比較結果は、電圧レベルが相反するものである。よって、第１制御信号端子および第２制御信号端子に前回の比較結果が及ぼす影響は、ほぼ等しくなり、相殺される。したがって、クロック信号の次回の特定変化タイミングに、前置増幅回路からラッチ回路へ出力される第１制御信号および第２制御信号は、相対的に前回の比較結果が低減されたものになる。このため、比較回路よる電圧の比較は、前回の比較結果から影響を受け難く行われ、前回の比較結果からの影響が低減する。
　本発明によれば、比較回路と同一のクロック信号で動作する後段の論理回路に、ハーフラッチ回路を設けることなく比較結果を出力することができると共に、低消費電力化を図ることができる比較回路を提供することが出来る。
第１の従来の比較回路の回路図である。 第１の従来の比較回路における回路各部の電圧波形を示すタイミングチャート図である。 第２の従来の比較回路の回路図である。 第３の従来の比較回路の回路図である。 第３の従来の比較回路における回路各部の電圧波形を示すタイミングチャート図である。 本発明の第１の実施形態による比較回路の回路図である。 （ａ）は第１の実施形態による比較回路におけるクロック信号、（ｂ）は接続点ｘ、ｙの電圧Ｖｘ、Ｖｙ、（ｃ）は出力端子out1、out2の電圧Ｖout1、Ｖout2の電圧波形を示すタイミングチャート図である。 第１の実施形態の変形例による比較回路の回路図である。 （ａ）は第１の実施形態の変形例による比較回路におけるクロック信号、（ｂ）は接続点ｘ、ｙの電圧Ｖｘ、Ｖｙ、（ｃ）は出力端子out1、out2の電圧Ｖout1、Ｖout2の電圧波形を示すタイミングチャート図である。 本発明の第２の実施形態による比較回路の回路図である。 第２の実施形態の変形例による比較回路の回路図である。 本発明の第３の実施形態による比較回路の回路図である。 （ａ）は第３の実施形態による比較回路におけるクロック信号、（ｂ）は接続点ｘ、ｙ、Ｂの電圧Ｖｘ、Ｖｙ、ＶＢ、（ｃ）は出力端子out1、out2の電圧Ｖout1、Ｖout2の電圧波形を示すタイミングチャート図である。 第３の実施形態の変形例による比較回路の回路図である。 （ａ）は第３の実施形態の変形例による比較回路におけるクロック信号、（ｂ）は接続点ｘ、ｙ、Ｂの電圧Ｖｘ、Ｖｙ、ＶＢ、（ｃ）は出力端子out1、out2の電圧Ｖout1、Ｖout2の電圧波形を示すタイミングチャート図である。 本発明の第４の実施形態による比較回路の回路図である。 第４の実施形態の変形例による比較回路の回路図である。
　次に、本発明の比較回路を実施するための形態について、説明する。
　図６は、本発明の第１の実施形態による比較回路４１Ａの回路図である。
　比較回路４１Ａは、第１入力端子in1に入力される第１入力電圧Ｖin1および第２入力端子in2に入力される第２入力電圧Ｖin2間の電圧差をダイナミックに増幅する前置増幅回路４２Ａと、増幅された電圧差に基づいて第１入力電圧Ｖin1と第２入力電圧Ｖin2の大きさを比較して、比較結果をラッチするラッチ回路４３Ａとを備える。
　前置増幅回路４２Ａは、図７（ａ）に示すクロック信号ＣＬＫの特定変化タイミング、本実施形態では立ち下がりエッジタイミングに入力される第１入力電圧Ｖin1および第２入力電圧Ｖin2を、図７（ｂ）に示す第１制御信号Ｖｘおよび第２制御信号Ｖｙに変換する。ここでは、第１入力電圧Ｖin1が第２入力電圧Ｖin2よりも大きい（Ｖin1＞Ｖin2）場合の信号波形を示している。第１制御信号Ｖｘは第１制御信号端子に相当する接続点ｘ、第２制御信号Ｖｙは第２制御信号端子に相当する接続点ｙに現れる。第１制御信号Ｖｘおよび第２制御信号Ｖｙは、クロック信号ＣＬＫの立ち下がりエッジタイミングにおいてローレベル側に反転した後、入力される第１入力電圧Ｖin1および第２入力電圧Ｖin2の各大きさに応じた速さでハイレベル側に復帰する波形形状を呈する。ラッチ回路４３Ａは、第１制御信号Ｖｘおよび第２制御信号Ｖｙに基づいて、第１入力電圧Ｖin1と第２入力電圧Ｖin2の大きさを比較する。図７（ｃ）は、その比較結果を示し、第１出力端子out1に第１出力電圧Ｖout1、第２出力端子out2に第２出力電圧Ｖout2として出力される。
　本実施形態では、前置増幅回路４２Ａは、第１トランジスタＭ１と第２トランジスタＭ２と第１容量ＣD1と第２容量ＣD2とを備える。第１トランジスタＭ１と第２トランジスタＭ２の各ソース端子は電源電圧ＶDDに接続されている。第１トランジスタＭ１のドレイン端子と第１容量ＣD1の一方の端子とは、第１制御信号Ｖｘをラッチ回路４３Ａへ出力する接続点ｘに接続されている。第２トランジスタＭ２のドレイン端子と第２容量ＣD2の一方の端子とは、第２制御信号Ｖｙをラッチ回路４３Ａへ出力する接続点ｙに接続されている。第１容量ＣD1の他方の端子と第２容量ＣD2の他方の端子とには、クロック信号ＣＬＫが与えられる。前置増幅回路４２Ａにおける第１トランジスタＭ１および第２トランジスタＭ２はＰＭＯＳトランジスタから構成され、各ゲートには第１入力電圧Ｖin1および第２入力電圧Ｖin2が印加される。
　ラッチ回路４３Ａは、チャネルの極性が第１の極性である第４～第９トランジスタＭ４～Ｍ９と、チャネルの極性が第２の極性である第１０～第１３トランジスタＭ１０～Ｍ１３とから構成される。このラッチ回路４３Ａでは、第４～第９トランジスタＭ４～Ｍ９はチャネルの極性がＰチャネルのＰＭＯＳトランジスタ、第１０～第１３トランジスタＭ１０～Ｍ１３はチャネルの極性がＮチャネルのＮＭＯＳトランジスタである。第８トランジスタＭ８および第９トランジスタＭ９を除くこれら第４～第７トランジスタＭ４～Ｍ７および第１０～第１３トランジスタＭ１０～Ｍ１３は、ＲＳフリップフロップを構成する。
　第４～第９トランジスタＭ４～Ｍ９の各ソース端子は電源電圧ＶDDに接続され、第１２トランジスタＭ１２および第１３トランジスタＭ１３の各ソース端子は基準電圧ＶSSに接続されている。また、第４トランジスタＭ４，第６トランジスタＭ６および第１０トランジスタＭ１０の各ドレイン端子は、第１出力端子out1に接続されている。また、第５トランジスタＭ５，第７トランジスタＭ７および第１１トランジスタＭ１１の各ドレイン端子は、第２出力端子out2に接続されている。また、第１０トランジスタＭ１０のソース端子と第８トランジスタＭ８および第１２トランジスタＭ１２の各ドレイン端子とは、相互に接続されている。また、第１１トランジスタＭ１１のソース端子と第９トランジスタＭ９および第１３トランジスタＭ１３の各ドレイン端子とは、相互に接続されている。接続点ｘは、第４トランジスタＭ４，第８トランジスタＭ８および第１２トランジスタＭ１３の各ゲートに接続され、接続点ｙは、第５トランジスタＭ５，第９トランジスタＭ９および第１３トランジスタＭ１３の各ゲートに接続されている。
　このような構成において、クロック信号ＣＬＫの立ち下がりエッジタイミングに、第１トランジスタＭ１および第１容量ＣD1の接続点ｘには、第１入力電圧Ｖin1の大きさに応じた速さで反転状態から復帰する第１制御信号Ｖｘが現れる。また、第２トランジスタＭ２および第２容量ＣD2の接続点ｙには、第２入力電圧Ｖin2の大きさに応じた速さで反転状態から復帰する第２制御信号Ｖｙが現れる。したがって、これら第１制御信号Ｖｘと第２制御信号Ｖｙとの間に生じる電圧差は、少ない素子数で、入力される第１入力電圧Ｖin1および第２入力電圧Ｖin2間の電圧差を増幅したものになる。
　すなわち、接続点ｘ、ｙの電圧は、図７（ｂ）に示すように、クロック信号ＣＬＫの立ち下がりエッジタイミングにおいて、反転して落ち込む。その後、第１入力電圧Ｖin1の方が第２入力電圧Ｖin2よりも大きい場合、第１トランジスタＭ１のゲート電位は第２トランジスタＭ２のゲート電位よりも高くなるので、第１トランジスタＭ１のソース・ドレイン間に流れる電流は第２トランジスタＭ２のソース・ドレイン間に流れる電流よりも小さくなる。このため、第１容量ＣD1には第２容量ＣD2よりも少ない電流で充電され、接続点ｘに現れる第１制御信号Ｖｘの電圧は、図７（ｂ）に示すように、接続点ｙに現れる第２制御信号Ｖｙの電圧よりも低くなる。
　クロック信号ＣＬＫが立ち下がる前には接続点ｘ、ｙの電圧が共にハイレベルにあり、また、第１出力電圧Ｖout1と第２出力電圧Ｖout2は、直前の比較結果を保持している。しかし、クロック信号ＣＬＫの立ち下がりエッジタイミングにおいて、接続点ｘ、ｙの電圧が落ち込んで共にローレベルになると、ラッチ回路４３Ａは、第４トランジスタＭ４および第５トランジスタＭ５が共にオン、第１２トランジスタＭ１２および第１３トランジスタＭ１３が共にオフになる。したがって、接続点Ｎ１つまり第１出力電圧Ｖout1および接続点Ｎ２つまり第２出力電圧Ｖout2が共にハイレベルになり、ラッチ回路４３Ａはリセットされる。この際、第８トランジスタＭ８および第９トランジスタＭ９のオン動作により、第１２トランジスタＭ１２および第１３トランジスタＭ１３の各ドレイン電圧がハイレベルにされ、その電位がふらつかないように固定される。
　その後、第１容量ＣD1および第２容量ＣD2がそれぞれ第１入力電圧Ｖin1および第２入力電圧Ｖin2に依存したインピーダンスで充電されることにより、接続点ｙの電圧Ｖｙは接続点ｘの電圧Ｖｘよりも高くなる。したがって、第１３トランジスタＭ１３が第１２トランジスタＭ１２よりも速く導通状態に、第５トランジスタＭ５が第４トランジスタＭ４よりも速く非導通状態に近づく。このため、接続点Ｎ２の電圧が接続点Ｎ１の電圧よりも速くローレベルになろうとする。この状況は、第６トランジスタＭ６，第１０トランジスタＭ１０，第７トランジスタＭ７および第１１トランジスタＭ１１によって正帰還がかけられる。この結果、最終的に、図７（ｃ）に示すように、接続点Ｎ１つまり第１出力電圧Ｖout1はハイレベル、接続点Ｎ２つまり第２出力電圧Ｖout2はローレベルに落ち着き、その状態がラッチ回路４３Ａによってラッチされる。
　これらの一連の動作はクロック信号ＣＬＫの立ち下がりエッジタイミングにだけ行われ、立ち上がりエッジタイミングには行われない。その後、クロック信号ＣＬＫの次回の立ち下がりエッジタイミングにおいて、同様な動作が行われるが、第１入力電圧Ｖin1と第２入力電圧Ｖin2との大小関係に変化がないと、図７（ｃ）に示すように、クロック信号ＣＬＫの立ち上がりエッジタイミングにおいて第１出力電圧Ｖout1および第２出力電圧Ｖout2の電圧レベルの状態は維持される。
　このような本実施形態による比較回路４１Ａによれば、前置増幅回路４２Ａにより、クロック信号ＣＬＫの立ち下がりエッジタイミングに第１制御信号Ｖｘおよび第２制御信号Ｖｙが生成され、ラッチ回路４３Ａは、この第１制御信号Ｖｘおよび第２制御信号Ｖｙに基づいて第１入力電圧Ｖin1と第２入力電圧Ｖin2の大きさを比較し、比較結果をラッチする。前置増幅回路４２Ａにより生成される第１制御信号Ｖｘおよび第２制御信号Ｖｙは、第１入力電圧Ｖin1および第２入力電圧Ｖin2の各大きさに応じた速さで反転状態から復帰して、ラッチ回路４３Ａを、第１入力電圧Ｖin1と第２入力電圧Ｖin2の大きさの比較結果に応じた状態にラッチさせる。
　したがって、ラッチ回路４３Ａは、クロック信号ＣＬＫの立ち下がりエッジタイミングに、第１入力電圧Ｖin1と第２入力電圧Ｖin2の大きさの比較結果をラッチすると、クロック信号ＣＬＫの次の立ち下がりエッジタイミングが到来して、次の新たな第１制御信号Ｖｘおよび第２制御信号Ｖｙが入力されるまで、ラッチ状態を保持する。このため、ラッチ回路４３Ａから出力される第１入力電圧Ｖin1と第２入力電圧Ｖin2の大きさの比較結果は、クロック信号ＣＬＫの立ち上がりエッジタイミングでは変化しない。この結果、比較回路４１Ａは、従来のようにその後段にハーフラッチ回路を設けることなく、比較回路と同一のクロック信号で動作する論理回路を接続できるようになる。
　また、ラッチ回路４３Ａは、前置増幅回路４２Ａから出力される第１制御信号Ｖｘおよび第２制御信号Ｖｙに基づいて動作するため、クロック信号ＣＬＫは前置増幅回路４２Ａに与える１種類で済む。このため、従来の比較回路のように、前置増幅回路に与える第１クロック信号とラッチ回路に与える第２クロック信号との間に適切な遅延時間をとることなく、前置増幅回路４２Ａとラッチ回路４３Ａを順に適切なタイミングで動作させることができる。したがって、従来のように、各クロック信号間に遅延時間が適切にとれないために貫通電流が増大することはなく、過剰な貫通電流を流さないため、比較回路４１Ａの低消費電力化を図ることができる。
　また、本実施形態による比較回路４１Ａによれば、ラッチ回路４３Ａは、ＰＭＯＳトランジスタの第４～第９トランジスタＭ４～Ｍ９と、ＮＭＯＳトランジスタの第１０～第１３トランジスタＭ１０～Ｍ１３とにより、少ない素子数で簡潔に構成される。
　図８は、第１の実施形態による比較回路４１Ａの変形例による比較回路４１Ｂの回路図である。また、図９は、図８に示す比較回路４１Ｂの回路各部の電圧変化を示すタイミングチャート図である。図８および図９において図６および図７と同一または相当する部分には同一符号を付してその説明は省略する。
　この変形例による比較回路４１Ｂは、第１，第２トランジスタＭ１，Ｍ２および第４～第１３トランジスタＭ４～Ｍ１３のチャネルの極性、および、電源電圧ＶDDおよび基準電圧ＶSSの印加方向が、第１の実施形態による比較回路４１Ａと相違する。また、クロック信号ＣＬＫの特定変化タイミングが立ち上がりエッジタイミングになっている点で、第１の実施形態による比較回路４１Ａと相違する。その他の構成は、第１の実施形態による比較回路４１Ａと同じである。
　すなわち、第１の実施形態による比較回路４１Ａでは、前置増幅回路４２Ａを構成する第１および第２トランジスタＭ１，Ｍ２がＰＭＯＳトランジスタ、ラッチ回路４３Ａを構成する第４～第９トランジスタＭ４～Ｍ９がＰＭＯＳトランジスタ、第１０～第１３トランジスタＭ１０～Ｍ１３がＮＭＯＳトランジスタであった。しかし、この変形例による比較回路４１Ｂでは、前置増幅回路４２Ｂを構成する第１および第２トランジスタＭ１，Ｍ２がＮＭＯＳトランジスタ、ラッチ回路４３Ｂを構成する第４～第９トランジスタＭ４～Ｍ９がＮＭＯＳトランジスタ、第１０～第１３トランジスタＭ１０～Ｍ１３がＰＭＯＳトランジスタから構成される。また、第１の実施形態による比較回路４１Ａにおける電源電圧ＶDDがこの変形例による比較回路４１Ｂでは基準電圧ＶSSに置き換えられ、第１の実施形態による比較回路４１Ａにおける基準電圧ＶSSがこの変形例による比較回路４１Ｂでは電源電圧ＶDDに置き換えられている。そして、クロック信号ＣＬＫの立ち上がりエッジタイミングにおいて、ラッチ回路４３Ｂの出力がローレベルにリセットされる。
　この比較回路４１Ｂでは、第１制御信号Ｖｘおよび第２制御信号Ｖｙは、図９（ａ）、（ｂ）に示すように、クロック信号ＣＬＫの立ち上がりエッジタイミングに入力される第１入力電圧Ｖin1および第２入力電圧Ｖin2の各大きさに応じた速さで反転状態から復帰する波形形状を呈する。つまり、接続点ｘ、ｙの電圧は、クロック信号ＣＬＫの立ち上がりエッジタイミングにおいて、反転して上昇する。その後、第１入力電圧Ｖin1の方が第２入力電圧Ｖin2よりも大きい場合、第１トランジスタＭ１のゲート電位は第２トランジスタＭ２のゲート電位よりも高くなるので、第１トランジスタＭ１のドレイン・ソース間に流れる電流は第２トランジスタＭ２のドレイン・ソース間に流れる電流よりも大きくなる。このため、第１容量ＣD1からは第２容量ＣD2よりも多い電荷が放電され、接続点ｘに現れる第１制御信号Ｖｘの電圧は、図９（ｂ）に示すように、接続点ｙに現れる第２制御信号Ｖｙの電圧よりも低くなる。
　クロック信号ＣＬＫが立ち上がる前には接続点ｘ、ｙの電圧は共にローレベルにあり、また、第１出力電圧Ｖout1と第２出力電圧Ｖout2は、直前の比較結果を保持している。しかし、クロック信号ＣＬＫの立ち上がりエッジタイミングにおいて、接続点ｘ、ｙの電圧が立ち上がってハイレベルになると、ラッチ回路４３Ｂは、第４トランジスタＭ４および第５トランジスタＭ５が共にオン、第１２トランジスタＭ１２および第１３トランジスタＭ１３が共にオフになる。したがって、接続点Ｎ１つまり第１出力電圧Ｖout1および接続点Ｎ２つまり第２出力電圧Ｖout2が共にローレベルになり、ラッチ回路４３Ｂはリセットされる。この際、第８トランジスタＭ８および第９トランジスタＭ９のオン動作により、第１２トランジスタＭ１２および第１３トランジスタＭ１３の各ドレイン電圧がローレベルにされ、その電位がふらつかないように固定される。
　その後、第１容量ＣD1および第２容量ＣD2がそれぞれ第１入力電圧Ｖin1および第２入力電圧Ｖin2に依存したインピーダンスで放電することにより、接続点ｙの電圧Ｖｙは接続点ｘの電圧Ｖｘよりも高くなる。したがって、第１３トランジスタＭ１３が第１２トランジスタＭ１２よりも速く非導通状態に、第５トランジスタＭ５が第４トランジスタＭ４よりも速く導通状態に近づく。このため、接続点Ｎ２の電圧が接続点Ｎ１の電圧よりも速くローレベルになろうとする。この状況は、第６トランジスタＭ６，第１０トランジスタＭ１０，第７トランジスタＭ７および第１１トランジスタＭ１１によって正帰還がかけられる。この結果、最終的に、図９（ｃ）に示すように、接続点Ｎ１つまり第１出力電圧Ｖout1はハイレベル、接続点Ｎ２つまり第２出力電圧Ｖout2はローレベルに落ち着き、その状態がラッチ回路４３Ｂによってラッチされる。
　これらの一連の動作はクロック信号ＣＬＫの立ち上がりエッジタイミングにだけ行われ、立ち下がりエッジタイミングには行われない。その後、クロック信号ＣＬＫの次回の立ち上がりエッジタイミングにおいて、同様な動作が行われるが、第１入力電圧Ｖin1と第２入力電圧Ｖin2との大小関係に変化がないと、図９（ｃ）に示すように、クロック信号ＣＬＫの立ち上がりエッジタイミングにおいて第１出力電圧Ｖout1および第２出力電圧Ｖout2の電圧レベルの状態は維持される。
　このような変形例による比較回路４１Ｂによっても、第１の実施形態による比較回路４１Ａと同様な作用効果が奏される。
　図１０は、本発明の第２の実施形態による比較回路５１Ａの回路図である。図１０において図６と同一または相当する部分には同一符号を付してその説明は省略する。
　この比較回路５１Ａは、ラッチ回路５３Ａに第１４トランジスタＭ１４および第１５トランジスタＭ１５を備える点だけが、第１の実施形態による比較回路４１Ａと相違する。その他の構成は、第１の実施形態による比較回路４１Ａと同じである。
　第１４トランジスタＭ１４は、ゲート端子に接続点ｘが接続され、ドレイン端子に第２出力端子out2が接続され、ソース端子に第４～第７トランジスタＭ４～Ｍ７の各ソース端子が接続されている。第１５トランジスタＭ１５は、ゲート端子に接続点ｙが接続され、ドレイン端子に第１出力端子out1が接続され、ソース端子に第４～第７トランジスタＭ４～Ｍ７の各ソース端子が接続されている。
　第１の実施形態による比較回路４１Ａでは、クロック信号ＣＬＫの立ち下がりエッジタイミングに前置増幅回路４２Ａからラッチ回路４３Ａに第１制御信号Ｖｘおよび第２制御信号Ｖｙが入力されて、ラッチ回路４３Ａにリセットがかけられた後、第４トランジスタＭ４および第５トランジスタＭ５に、それぞれ、第１出力電圧Ｖout1と第２出力電圧Ｖout2に応じた電荷がキックバックされる。第４トランジスタＭ４にキックバックされた電荷と、第５トランジスタＭ５にキックバックされた電荷の差は、直後の前置増幅回路４３Ａの増幅動作に影響を与える。つまり、比較回路４１Ａによって行われる第１入力電圧Ｖin1と第２入力電圧Ｖin2の比較は、クロック信号ＣＬＫの前回の立ち下がりエッジタイミングにおける比較結果から影響を受けることがある。
　しかし、第２の実施形態による比較回路５１Ａによれば、第２出力端子out2から出力される前回の比較結果に応じた電圧が第１４トランジスタＭ１４のドレイン端子に印加されることで、第１出力端子out1から出力される前回の比較結果に応じた電荷の影響を第４トランジスタＭ４から受ける接続点ｘには、第２出力端子out2から出力される前回の比較結果に応じた電荷の影響が及ぶ。また、第１出力端子out1から出力される前回の比較結果に応じた電圧が第１５トランジスタＭ１５のドレイン端子に印加されることで、第２出力端子out2から出力される前回の比較結果に応じた電荷の影響を第５トランジスタから受ける接続点ｙには、第１出力端子out1から出力される前回の比較結果に応じた電荷の影響が及ぶ。したがって、接続点ｘおよび接続点ｙには、それぞれ、第１出力端子out1および第２出力端子out2の双方からそれぞれ出力される前回の比較結果が及ぶことになる。
　第１出力端子out1および第２出力端子out2からそれぞれ出力される前回の比較結果は、電圧レベルが相反するものである。よって、接続点ｘおよび接続点ｙに前回の比較結果が及ぼす影響は、ほぼ等しくなり、相殺される。したがって、クロック信号ＣＬＫの次回の立ち下がりエッジタイミングに、前置増幅回路４２Ａからラッチ回路５３Ａへ出力される第１制御信号Ｖｘおよび第２制御信号Ｖｙは、相対的に前回の比較結果が低減されたものになる。このため、比較回路５１Ａよる電圧の比較は、前回の比較結果から影響を受け難く行われ、前回の比較結果からの影響が低減する。
　図１１は、第２の実施形態による比較回路５１Ａの変形例による比較回路５１Ｂの回路図である。図１１において図８および図１０と同一または相当する部分には同一符号を付してその説明は省略する。
　この変形例による比較回路５１Ｂは、第１，第２トランジスタＭ１，Ｍ２および第４～第１５トランジスタＭ４～Ｍ１５のチャネルの極性、および、電源電圧ＶDDおよび基準電圧ＶSSの印加方向が、第２の実施形態による比較回路５１Ａと相違する。また、クロック信号ＣＬＫの特定変化タイミングが立ち上がりエッジタイミングになっている点で、第２の実施形態による比較回路５１Ａと相違する。その他の構成は、第２の実施形態による比較回路５１Ａと同じである。
　すなわち、第２の実施形態による比較回路５１Ａでは、前置増幅回路４２Ａを構成する第１および第２トランジスタＭ１，Ｍ２がＰＭＯＳトランジスタ、ラッチ回路５３Ａを構成する第４～第９トランジスタＭ４～Ｍ９および第１４，第１５トランジスタＭ１４，Ｍ１５がＰＭＯＳトランジスタ、第１０～第１３トランジスタＭ１０～Ｍ１３がＮＭＯＳトランジスタであった。しかし、この変形例による比較回路５１Ｂでは、前置増幅回路４２Ｂを構成する第１および第２トランジスタＭ１，Ｍ２がＮＭＯＳトランジスタ、ラッチ回路４３Ｂを構成する第４～第９トランジスタＭ４～Ｍ９および第１４，第１５トランジスタＭ１４，Ｍ１５がＮＭＯＳトランジスタ、第１０～第１３トランジスタＭ１０～Ｍ１３がＰＭＯＳトランジスタから構成される。また、第２の実施形態による比較回路５１Ａにおける電源電圧ＶDDがこの変形例による比較回路５１Ｂでは基準電圧ＶSSに置き換えられ、第２の実施形態による比較回路５１Ａにおける基準電圧ＶSSがこの変形例による比較回路５１Ｂでは電源電圧ＶDDに置き換えられている。そして、クロック信号ＣＬＫの立ち上がりエッジタイミングにおいて、ラッチ回路５３Ｂの出力がローレベルにリセットされる。
　このような変形例による比較回路５１Ｂによっても、第２の実施形態による比較回路５１Ａと同様な作用効果が奏される。
　図１２は、本発明の第３の実施形態による比較回路６１Ａの回路図である。図１２において図６と同一または相当する部分には同一符号を付してその説明は省略する。
　この第３の実施形態による比較回路６１Ａは、前置増幅回路６２Ａに第３トランジスタＭ３を備える点だけが、第１の実施形態による比較回路４１Ａと相違する。その他の構成は、第１の実施形態による比較回路４１Ａと同じである。第３トランジスタＭ３は、第１トランジスタＭ１と第２トランジスタＭ２の接続点に接続されており、ゲート端子にクロック信号が与えられている。
　図１３は、図１２に示す比較回路６１Ａの回路各部の電圧変化を示すタイミングチャート図である。図１３において図７と同一または相当する部分には同一符号を付してその説明は省略する。
　第３の実施形態による比較回路６１Ａによれば、クロック信号ＣＬＫの立ち下がりエッジタイミングにおいて、第１トランジスタＭ１および第２トランジスタＭ２が動作するときに、第３トランジスタＭ３も同時に動作する。このとき、第３トランジスタＭ３のオン抵抗により、第３トランジスタＭ３のドレインにおける接続点Ｂの電圧は、図１３（ｂ）に示すように、低下する。よって、第１トランジスタＭ１および第２トランジスタＭ２の各ソース端子にかかる電圧は小さくなる。したがって、クロック信号ＣＬＫの立ち下がりエッジタイミングにおいて、第１入力電圧Ｖin1に応じて第１トランジスタＭ１を流れる電流、および、第２入力電圧Ｖin2に応じて第２トランジスタＭ２を瞬間的に流れる電流は、それらのピーク値が抑制される。このため、比較回路６１Ａで消費される電力を低減することができる。
　図１４は、第３の実施形態による比較回路６１Ａの変形例による比較回路６１Ｂの回路図である。また、図１５は、図１４に示す比較回路６１Ｂの回路各部の電圧変化を示すタイミングチャート図である。図１４および図１５において図８、図１２および図１３と同一または相当する部分には同一符号を付してその説明は省略する。
　この変形例による比較回路６１Ｂは、第１～第１３トランジスタＭ１～Ｍ１３のチャネルの極性、および、電源電圧ＶDDおよび基準電圧ＶSSの印加方向が、第３の実施形態による比較回路６１Ａと相違する。また、クロック信号ＣＬＫの特定変化タイミングが立ち上がりエッジタイミングになっている点で、第３の実施形態による比較回路６１Ａと相違する。その他の構成は、第３の実施形態による比較回路６１Ａと同じである。
　すなわち、第３の実施形態による比較回路６１Ａでは、前置増幅回路６２Ａを構成する第１～第３トランジスタＭ１～Ｍ３がＰＭＯＳトランジスタ、ラッチ回路４３Ａを構成する第４～第９トランジスタＭ４～Ｍ９がＰＭＯＳトランジスタ、第１０～第１３トランジスタＭ１０～Ｍ１３がＮＭＯＳトランジスタであった。しかし、この変形例による比較回路６１Ｂでは、前置増幅回路６２Ｂを構成する第１～第３トランジスタＭ１～Ｍ３がＮＭＯＳトランジスタ、ラッチ回路４３Ｂを構成する第４～第９トランジスタＭ４～Ｍ９がＮＭＯＳトランジスタ、第１０～第１３トランジスタＭ１０～Ｍ１３がＰＭＯＳトランジスタから構成される。また、第３の実施形態による比較回路６１Ａにおける電源電圧ＶDDがこの変形例による比較回路６１Ｂでは基準電圧ＶSSに置き換えられ、第３の実施形態による比較回路６１Ａにおける基準電圧ＶSSがこの変形例による比較回路６１Ｂでは電源電圧ＶDDに置き換えられている。そして、クロック信号ＣＬＫの立ち上がりエッジタイミングにおいて、ラッチ回路４３Ｂの出力がローレベルにリセットされる。
　この比較回路６１Ｂでは、クロック信号ＣＬＫの立ち上がりエッジタイミングにおいて、第１トランジスタＭ１および第２トランジスタＭ２が動作するときに、第３トランジスタＭ３も同時に動作する。このとき、第３トランジスタＭ３のオン抵抗により、第３トランジスタＭ３のドレインにおける接続点Ｂの電圧は、図１５（ｂ）に示すように、上昇する。よって、第１トランジスタＭ１および第２トランジスタＭ２の各ソース端子にかかる電圧は小さくなる。したがって、クロック信号ＣＬＫの立ち上がりエッジタイミングにおいて、第１入力電圧Ｖin1に応じて第１トランジスタＭ１を流れる電流、および、第２入力電圧Ｖin2に応じて第２トランジスタＭ２を瞬間的に流れる電流は、それらのピーク値が抑制される。このため、比較回路６１Ｂで消費される電力を低減することができ、変形例による比較回路６１Ｂによっても、第３の実施形態による比較回路６１Ａと同様な作用効果が奏される。
　図１６は、本発明の第４の実施形態による比較回路７１Ａの回路図である。図１６において図１０および図１２と同一または相当する部分には同一符号を付してその説明は省略する。
　この第４の実施形態による比較回路７１Ａは、第３の実施形態による比較回路６１Ａと同様に前置増幅回路６２Ａに第３トランジスタＭ３を備える点だけが、第２の実施形態による比較回路５１Ａと相違する。その他の構成は、第２の実施形態による比較回路５１Ａと同じである。
　この第４の実施形態による比較回路７１Ａにおいても、前置増幅回路６２Ａに第３トランジスタＭ３を備えることで、第３の実施形態による比較回路６１Ａと同様な作用効果が奏される。
　図１７は、本発明の第４の実施形態による比較回路７１Ａの変形例による比較回路７１Ｂの回路図である。図１７において図１１および図１４と同一または相当する部分には同一符号を付してその説明は省略する。
　この変形例による比較回路７１Ｂは、第３の実施形態の変形例による比較回路６１Ｂと同様に前置増幅回路６２Ｂに第３トランジスタＭ３を備える点だけが、第２の実施形態の変形例による比較回路５１Ｂと相違する。その他の構成は、第２の実施形態の変形例による比較回路５１Ｂと同じである。
　この変形例による比較回路７１Ｂにおいても、前置増幅回路６２Ｂに第３トランジスタＭ３を備えることで、第３の実施形態による比較回路６１Ａと同様な作用効果が奏される。
　上記の各実施形態および変形例による比較回路４１Ａ，４１Ｂ，５１Ａ，５１Ｂ，６１Ａ，６１Ｂ，７１Ａおよび７１Ｂは、アナログ信号をデジタル信号に変換するＡ／Ｄコンバータなどにおけるコンパレータに利用することで、デジタル・アナログ混載ＬＳＩのシステム全体での高速化と共に低消費電力化に寄与することができる。
　４１Ａ，４１Ｂ，５１Ａ，５１Ｂ，６１Ａ，６１Ｂ，７１Ａ，７１Ｂ…比較回路
　４２Ａ，４２Ｂ，６２Ａ，６２Ｂ…前置増幅回路
　４３Ａ，４３Ｂ，５３Ａ，５３Ｂ…ラッチ回路
　Ｍ１～Ｍ１５…第１トランジスタ～第１５トランジスタ
　ＣD1，ＣD2…第１，第２容量
　in1，in2…入力端子
　out1，out2…出力端子
　Ｖin1，Ｖin2…入力電圧
　Ｖout1，Ｖout2…出力電圧
　ＶDD…電源電圧
　ＶSS…基準電圧
　ＣＬＫ…クロック信号
　Ｖｘ，Ｖｙ…第１，第２制御信号

Claims (5)

  1. 　入力される第１入力電圧および第２入力電圧間の電圧差を増幅する前置増幅回路と、増幅された前記電圧差に基づいて前記第１入力電圧と前記第２入力電圧の大きさを比較して比較結果をラッチするラッチ回路とを備える比較回路において、
    　前記前置増幅回路は、クロック信号の特定変化タイミングにおいて反転した後、入力される前記第１入力電圧および前記第２入力電圧の各大きさに応じた速さで復帰する第１制御信号および第２制御信号に、前記第１入力電圧および前記第２入力電圧を変換し、
    　前記ラッチ回路は、前記第１制御信号および前記第２制御信号に基づいて前記第１入力電圧と前記第２入力電圧の大きさを比較する
    　ことを特徴とする比較回路。
  2. 　前記前置増幅回路は、第１トランジスタと第２トランジスタと第１容量と第２容量とを備え、
    　前記第１および第２トランジスタの各ソース端子は電源電圧または基準電圧のいずれか一方に接続され、
    　前記第１トランジスタのドレイン端子と前記第１容量の一方の端子とは前記第１制御信号を前記ラッチ回路へ出力する第１制御信号端子に接続され、
    　前記第２トランジスタのドレイン端子と前記第２容量の一方の端子とは前記第２制御信号を前記ラッチ回路へ出力する第２制御信号端子に接続され、
    　前記第１容量の他方の端子と前記第２容量の他方の端子とに前記クロック信号が与えられることを特徴とする請求項１に記載の比較回路。
  3. 　前記クロック信号がゲート端子に与えられる第３トランジスタが前記第１トランジスタと第２トランジスタの接続点に接続されることを特徴とする請求項２に記載の比較回路。
  4. 　前記ラッチ回路は、チャネルの極性が第１の極性である第４～第９トランジスタと、チャネルの極性が第２の極性である第１０～第１３トランジスタとから構成され、
    　前記第４～第９トランジスタの各ソース端子は電源電圧または基準電圧のいずれか一方に接続され、
    　前記第１２および前記第１３トランジスタの各ソース端子は電源電圧または基準電圧の他方に接続され、
    　前記第４，前記第６および前記第１０トランジスタの各ドレイン端子は第１出力端子に接続され、
    　前記第５，前記第７および前記第１１トランジスタの各ドレイン端子は第２出力端子に接続され、
    　前記第１０トランジスタのソース端子と前記第８および前記第１２トランジスタの各ドレイン端子とは相互に接続され、
    　前記第１１トランジスタのソース端子と前記第９および前記第１３トランジスタの各ドレイン端子とは相互に接続され、
    　前記第１制御信号端子は、前記第４，前記第８および前記第１２トランジスタの各ゲートに接続され、
    　前記第２制御信号端子は、前記第５，前記第９および前記第１３トランジスタの各ゲートに接続される
    　ことを特徴とする請求項２または請求項３のいずれか１項に記載の比較回路。
  5. 　前記第１制御信号端子がゲート端子に接続され、ドレイン端子が前記第２出力端子に接続され、ソース端子が前記第４～第７トランジスタの各ソース端子と接続される第１４トランジスタと、
    　前記第２制御信号端子がゲート端子に接続され、ドレイン端子が前記第１出力端子に接続され、ソース端子が前記第４～第7トランジスタの各ソース端子と接続される第１５トランジスタと
    　を備えることを特徴とする請求項４に記載の比較回路。
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