JPS63103513A - 入力回路 - Google Patents
入力回路Info
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- JPS63103513A JPS63103513A JP61250511A JP25051186A JPS63103513A JP S63103513 A JPS63103513 A JP S63103513A JP 61250511 A JP61250511 A JP 61250511A JP 25051186 A JP25051186 A JP 25051186A JP S63103513 A JPS63103513 A JP S63103513A
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Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力回路に関し、特に外部入力電圧と基準電圧
とを比較増幅する入力インバータ回路に関する。
とを比較増幅する入力インバータ回路に関する。
第３図および第４図は従来の入力インバータ回路の一例
を示すブロック図および回路図である。
を示すブロック図および回路図である。
現在、メモリ集積回路の分野において数多くの入力イン
バータ回路が考慮され用いられている。入力インバータ
回路の特性に２いては、安定かつ正常に動作するために
、入力レベル判定における不感帯幅が狭いこと、外部入
力の電圧のラッチ機能を有すること、回路構成が簡素で
あること、などが要求される。
バータ回路が考慮され用いられている。入力インバータ
回路の特性に２いては、安定かつ正常に動作するために
、入力レベル判定における不感帯幅が狭いこと、外部入
力の電圧のラッチ機能を有すること、回路構成が簡素で
あること、などが要求される。
以下の説明は、全てＩｅ緑ゲート型電界効果トランジス
タのうち代表的なＭＯＳトランジスタ（以下ＭＯ８Ｔと
称す）でかつＮチャンネルＭＯ８Ｔを用いて行う。しか
し回路的には、ＰチャンネルＭＯＳ Ｔ、さらにはバイ
ポーラトランジスタでも本質的には同様である。第３図
に示す従来の入力インバータ回路は、外部入力電圧Ｖｘ
ｙおよび基準電圧Ｖｒｅｆ ｆそれぞれラッチするエン
ノ１／スメント型ＭＯ８Ｔ（以下ＥＭＯ８Ｔと称す）Ｊ
ｕおよびＪ２４、ゲート金ＥＭＯ８ＴＪ２３のソースに
接続されるＥＭＯ８ＴＪ２ｘ、ゲートをＥＭＯ３ＴＪｚ
４のソースに接続されるＥ〜１０ｓＴＪｚｚ、外部入力
電圧Ｖ！Ｎおよび基準電圧Ｖｒｅｆにより生じた差電圧
を比較、増幅する差電圧増幅フリッグ７０ツブ回路、増
幅初期に節点Ｎ２１およびＮ２２の電圧を高めるコンデ
ンサＣ２１およびＣｚｚ、ＥＭＯＳ Ｔ Ｊｘｓ。
タのうち代表的なＭＯＳトランジスタ（以下ＭＯ８Ｔと
称す）でかつＮチャンネルＭＯ８Ｔを用いて行う。しか
し回路的には、ＰチャンネルＭＯＳ Ｔ、さらにはバイ
ポーラトランジスタでも本質的には同様である。第３図
に示す従来の入力インバータ回路は、外部入力電圧Ｖｘ
ｙおよび基準電圧Ｖｒｅｆ ｆそれぞれラッチするエン
ノ１／スメント型ＭＯ８Ｔ（以下ＥＭＯ８Ｔと称す）Ｊ
ｕおよびＪ２４、ゲート金ＥＭＯ８ＴＪ２３のソースに
接続されるＥＭＯ８ＴＪ２ｘ、ゲートをＥＭＯ３ＴＪｚ
４のソースに接続されるＥ〜１０ｓＴＪｚｚ、外部入力
電圧Ｖ！Ｎおよび基準電圧Ｖｒｅｆにより生じた差電圧
を比較、増幅する差電圧増幅フリッグ７０ツブ回路、増
幅初期に節点Ｎ２１およびＮ２２の電圧を高めるコンデ
ンサＣ２１およびＣｚｚ、ＥＭＯＳ Ｔ Ｊｘｓ。
Ｊ２６ 、 Ｊ２７およびＪｚｓのワンシシット回路よ
り構成される。
り構成される。
ここで基準電圧Ｖｒｅｆは、この入力インバータ回路が
形成されている半導体基板と同一基板の他の場所に設け
られている図示しない基本電圧発生回路から出力されて
いる。この入力インバータ回路は、この基準電圧Ｖｒｅ
ｆをリファレンスレベルとして外部入力電圧ＶＩＮとの
判定に用いることが特徴である。
形成されている半導体基板と同一基板の他の場所に設け
られている図示しない基本電圧発生回路から出力されて
いる。この入力インバータ回路は、この基準電圧Ｖｒｅ
ｆをリファレンスレベルとして外部入力電圧ＶＩＮとの
判定に用いることが特徴である。
第４図の回路は、従来５ボルト単−ＴＬ源の集積回路で
あるＭＯＳダイナミックランダムアクセスメモリにおい
て用いられて５ｒｆ）、ＥＭＯ８ＴＪ２９〜Ｊｓｓによ
シ差亀圧増躬７リツプフロツプ回路を構成している。
あるＭＯＳダイナミックランダムアクセスメモリにおい
て用いられて５ｒｆ）、ＥＭＯ８ＴＪ２９〜Ｊｓｓによ
シ差亀圧増躬７リツプフロツプ回路を構成している。
次に、この従来の入力インバータ回路の動作Ｖζついて
説明する。初期にプリチャージ信号φｐ２１がＥＭＯ８
Ｔのしきい値ｖτレベルを十分越える高い電圧（以下高
レベルと称す）であることからプリチャージ信号φｐｚ
ｔ ｆゲート入力とするＥＭＯＳ Ｔ Ｊ２７ 、
Ｊ３３およびＪｓ４＃ｉ活性化され、節点Ｎｚａ、およ
び出力信号φ２２および苗は、高レベル、節点Ｎ２３．
Ｎ２１ＳおよびＮ２６ はしきい値Ｖｔ レベルより
低い電圧（以下低レベルと称す）となり、その後プリチ
ャージ信号φｐ２１ は低レベルとなる。ラッチ信号
φｔが高レベルから低レベルになると外部入力電圧ＶＩ
Ｎおよび基準電４圧Ｖｒｅｆの電圧が節点Ｎ２１および
Ｎｚｚに各々ラッチされる。
説明する。初期にプリチャージ信号φｐ２１がＥＭＯ８
Ｔのしきい値ｖτレベルを十分越える高い電圧（以下高
レベルと称す）であることからプリチャージ信号φｐｚ
ｔ ｆゲート入力とするＥＭＯＳ Ｔ Ｊ２７ 、
Ｊ３３およびＪｓ４＃ｉ活性化され、節点Ｎｚａ、およ
び出力信号φ２２および苗は、高レベル、節点Ｎ２３．
Ｎ２１ＳおよびＮ２６ はしきい値Ｖｔ レベルより
低い電圧（以下低レベルと称す）となり、その後プリチ
ャージ信号φｐ２１ は低レベルとなる。ラッチ信号
φｔが高レベルから低レベルになると外部入力電圧ＶＩ
Ｎおよび基準電４圧Ｖｒｅｆの電圧が節点Ｎ２１および
Ｎｚｚに各々ラッチされる。
活性化信号φ２１が低レベルから高レベルになるとき、
節点Ｎ２５およびＮｚｓの電位が上昇し、同時に節点Ｎ
ｚ ｓＫ￥′ｉ、ＥＭＯＳ Ｔ Ｊｚｓ ２通して上昇
しその後ＥＭＯＳ Ｔ Ｊｚｓ ′Ｊ？よびＪｚｓ Ｋ
よシ下降し低レベルとなるワンショットパルスを玉が発
生する。
節点Ｎ２５およびＮｚｓの電位が上昇し、同時に節点Ｎ
ｚ ｓＫ￥′ｉ、ＥＭＯＳ Ｔ Ｊｚｓ ２通して上昇
しその後ＥＭＯＳ Ｔ Ｊｚｓ ′Ｊ？よびＪｚｓ Ｋ
よシ下降し低レベルとなるワンショットパルスを玉が発
生する。
このとき外部入力電圧ＭＩＮがラッチされた節点Ｎ２１
と基＄電圧がラッチされた節点ＮｚｚＦｉ、一端を各々
の節点に接続されをコンデンサＣｚ１およびＣ２２によ
り、節点Ｎ２３に生じたワンショットパルス電圧の慧だ
け上昇、下降を行う。節点Ｎｚｌケゲート入力とするＥ
Ｍ ＯＳ Ｔ Ｊｚｌと節点Ｎｚ ２ケゲート入力と
するＥＭＯＳ Ｔ Ｊｘｚにより節点Ｎ２５とＮｔｓの
間に差電圧が生ずる。この節点Ｎｚｓと節点Ｎ２ｇの差
電位により、フリップフロップを構成するＥＭＯＳ Ｔ
ＪｓｌオよびＪｓｚ２ｉ作動し、節点ＮｚｓとＮ２６
の電圧のうち低い電圧である一方の節点の電圧を低レベ
ルにする。そして節点Ｎ２（ｌおよびＮ２６をゲート入
力とするＥＭＯＳ Ｔ ５３ｍおよびＪｓｓより出力信
号ηＴの一方が低レベルとなり出力信号が決定される。
と基＄電圧がラッチされた節点ＮｚｚＦｉ、一端を各々
の節点に接続されをコンデンサＣｚ１およびＣ２２によ
り、節点Ｎ２３に生じたワンショットパルス電圧の慧だ
け上昇、下降を行う。節点Ｎｚｌケゲート入力とするＥ
Ｍ ＯＳ Ｔ Ｊｚｌと節点Ｎｚ ２ケゲート入力と
するＥＭＯＳ Ｔ Ｊｘｚにより節点Ｎ２５とＮｔｓの
間に差電圧が生ずる。この節点Ｎｚｓと節点Ｎ２ｇの差
電位により、フリップフロップを構成するＥＭＯＳ Ｔ
ＪｓｌオよびＪｓｚ２ｉ作動し、節点ＮｚｓとＮ２６
の電圧のうち低い電圧である一方の節点の電圧を低レベ
ルにする。そして節点Ｎ２（ｌおよびＮ２６をゲート入
力とするＥＭＯＳ Ｔ ５３ｍおよびＪｓｓより出力信
号ηＴの一方が低レベルとなり出力信号が決定される。
このとき出力信号φ２２ は外部入力電圧ＶＸＮと同
相、出力信号φ２２は外部入力電圧ＶＩＮと逆相の増幅
された信号が出力さｎる。
相、出力信号φ２２は外部入力電圧ＶＩＮと逆相の増幅
された信号が出力さｎる。
この従来回路のｔ￥ｆＷは、コンデンサＣｚｘｐよびＣ
２２、ＥＭＯ８Ｊｚｓ〜Ｊｚｓにょシヮンショットパル
ス電圧を発生することで、増幅初期の節点Ｎｚｓおよび
Ｎｚｚの電位を上昇し、それぞれの節点をゲート入力と
するＥＭＯＳ Ｔ ＪｚｌおよびＪ２２の動作領域を上
げ、安定増幅を行うことである。
２２、ＥＭＯ８Ｊｚｓ〜Ｊｚｓにょシヮンショットパル
ス電圧を発生することで、増幅初期の節点Ｎｚｓおよび
Ｎｚｚの電位を上昇し、それぞれの節点をゲート入力と
するＥＭＯＳ Ｔ ＪｚｌおよびＪ２２の動作領域を上
げ、安定増幅を行うことである。
上述した従来の入力インバータ回路は、外部入力電圧が
高レベルの場合、一方の出力信号が高レベルとなるが、
基準電圧をゲート入力とするＥ１ｖｌＯ８Ｔが常に活性
化状態にあるため、一方の出力信号の高レベルを大地電
位に流して増大してしまい、さらにこのＥＭＯ８Ｔが常
に活性化状態にあるため差電圧増幅フリップフロップ回
路には外部入力の情報を保持することができないので、
出力信号を元とした次段に情報保持回路が必要となり、
そのため回路が複雑となシ、使用するＥＭＯ８Ｔも多く
必要とする欠点を有している。
高レベルの場合、一方の出力信号が高レベルとなるが、
基準電圧をゲート入力とするＥ１ｖｌＯ８Ｔが常に活性
化状態にあるため、一方の出力信号の高レベルを大地電
位に流して増大してしまい、さらにこのＥＭＯ８Ｔが常
に活性化状態にあるため差電圧増幅フリップフロップ回
路には外部入力の情報を保持することができないので、
出力信号を元とした次段に情報保持回路が必要となり、
そのため回路が複雑となシ、使用するＥＭＯ８Ｔも多く
必要とする欠点を有している。
さらにワンショットパルスを節点に入力するたべさらに
２個のＥＭＯ８Ｔとこれらのゲート入力であるラッチ信
号とを必要とする欠点を有している。
２個のＥＭＯ８Ｔとこれらのゲート入力であるラッチ信
号とを必要とする欠点を有している。
本発明の入力インバータ回路は、活性化信号の力により
外部入力電圧と基準電圧とを比ｅ！増幅するフリップフ
ロップ回路ヲ不゛する入力インバータ回路において、前
記外部入力電圧をゲートに入力し、前記フリップフロッ
プ回路にドレインを接続する第１のトランジスタと、一
端？前記第１のトランジスタのソースに他端を第４のト
ランジスタのソースにそれぞれ接続した第１のコンデン
サと前記基準電圧をゲートに入力し前記フリップフロッ
プ回路にドレインを接続する第２のトランジスタと一端
を前記第２のトランジスタのソースに他端を第４のトラ
ンジスタのソースにそれぞれ接続した第２のコンデンサ
とプリチャージ信号全ゲートに所定の電位をドレインに
それぞれ接続する第４のトランジスタと前記第４のトラ
ンジスタのソースをドレインに、活性化信号をゲートに
ソースを所定の電位にそれぞれ接続する第５のトランジ
スタと前記第１ＣＩ）ランジスタのソースと前記第２の
トランジスタのソースをそれぞれドレインとソースに、
プリチャージ信号をゲートにそれぞれ接続する第３のト
ランジスタより構成される回路ｆｔ備えている。
外部入力電圧と基準電圧とを比ｅ！増幅するフリップフ
ロップ回路ヲ不゛する入力インバータ回路において、前
記外部入力電圧をゲートに入力し、前記フリップフロッ
プ回路にドレインを接続する第１のトランジスタと、一
端？前記第１のトランジスタのソースに他端を第４のト
ランジスタのソースにそれぞれ接続した第１のコンデン
サと前記基準電圧をゲートに入力し前記フリップフロッ
プ回路にドレインを接続する第２のトランジスタと一端
を前記第２のトランジスタのソースに他端を第４のトラ
ンジスタのソースにそれぞれ接続した第２のコンデンサ
とプリチャージ信号全ゲートに所定の電位をドレインに
それぞれ接続する第４のトランジスタと前記第４のトラ
ンジスタのソースをドレインに、活性化信号をゲートに
ソースを所定の電位にそれぞれ接続する第５のトランジ
スタと前記第１ＣＩ）ランジスタのソースと前記第２の
トランジスタのソースをそれぞれドレインとソースに、
プリチャージ信号をゲートにそれぞれ接続する第３のト
ランジスタより構成される回路ｆｔ備えている。
次に本発明について図面を用いて説明する。
第１図および第２図は、それぞれ本発明の一実施例のブ
ロック図および回路図でおる。本実施例は、差電圧増幅
ノリツブフロップ回路を主構成要素とＩ−て構成され、
活性化信号φ０１の入力により図示しない基準電圧発生
回路から入力される基準電圧Ｖｒｅｆと外部入力電圧Ｖ
ＩＮとを比較し、増幅された信号を出力する入力インバ
ータ回路において、外部入力電圧ＶＩＮおよび基準電圧
Ｖｒｅｆ を七れぞれゲート入力とするＥＭＯ８ＴＪＩ
およびＪ２のソースにそれぞれ一端が接続さｎるコンデ
ンウーＣ１およびＣ２と、前記コンデンサＣ１およびＣ
２の他端をコモンとする接点Ｎ５を制御を行ない、活性
化信号およびプリチャージ信号音それぞれゲート入力と
するＥＭＯ８ＴＪ４およびＪｓ、外部入力電圧Ｖｘｐｉ
および基準電圧Ｖｒｅｆ ｆそれぞれゲート入力とする
ＥＭＯ８ＴＪｌおよびＪ２ のソースをドレインおよ
びソースにプリチャージ信号全ゲートに接続されるＥＭ
Ｏ８ＴＪｓを設けることにより構成されている。本実施
例において、外部入力電圧Ｖｔｘおよび基準電圧Ｖｒｅ
ｆをそれぞれゲート入力とするＥＭＯ８ＴＪｌおよび
Ｊ２のソース節点は、ＥＭＯＳ’ｉ”Ｊ４ｊ？よびＪｓ
によシ生じる電位変化によりコンデンサＣｓおよびＣ２
を通して、初期の低レベルよりさらに低い低レベルとな
ることでＥＭＯ８ＴＪｌおよびＪ！の動作領域を実効的
に高めることで差電圧増幅フリップフロップ回路を安定
に動作させ、外部信号ｖ！Ｎの情報を差電圧フリップフ
ロップ回路内に保持することができるのである。
ロック図および回路図でおる。本実施例は、差電圧増幅
ノリツブフロップ回路を主構成要素とＩ−て構成され、
活性化信号φ０１の入力により図示しない基準電圧発生
回路から入力される基準電圧Ｖｒｅｆと外部入力電圧Ｖ
ＩＮとを比較し、増幅された信号を出力する入力インバ
ータ回路において、外部入力電圧ＶＩＮおよび基準電圧
Ｖｒｅｆ を七れぞれゲート入力とするＥＭＯ８ＴＪＩ
およびＪ２のソースにそれぞれ一端が接続さｎるコンデ
ンウーＣ１およびＣ２と、前記コンデンサＣ１およびＣ
２の他端をコモンとする接点Ｎ５を制御を行ない、活性
化信号およびプリチャージ信号音それぞれゲート入力と
するＥＭＯ８ＴＪ４およびＪｓ、外部入力電圧Ｖｘｐｉ
および基準電圧Ｖｒｅｆ ｆそれぞれゲート入力とする
ＥＭＯ８ＴＪｌおよびＪ２ のソースをドレインおよ
びソースにプリチャージ信号全ゲートに接続されるＥＭ
Ｏ８ＴＪｓを設けることにより構成されている。本実施
例において、外部入力電圧Ｖｔｘおよび基準電圧Ｖｒｅ
ｆをそれぞれゲート入力とするＥＭＯ８ＴＪｌおよび
Ｊ２のソース節点は、ＥＭＯＳ’ｉ”Ｊ４ｊ？よびＪｓ
によシ生じる電位変化によりコンデンサＣｓおよびＣ２
を通して、初期の低レベルよりさらに低い低レベルとな
ることでＥＭＯ８ＴＪｌおよびＪ！の動作領域を実効的
に高めることで差電圧増幅フリップフロップ回路を安定
に動作させ、外部信号ｖ！Ｎの情報を差電圧フリップフ
ロップ回路内に保持することができるのである。
第２図を用いて本実施例の動作について説明する。初期
にプリチャージ信号φｐｏ１．ｊＫレベルとなりプリチ
ャージ信号φｐｏｔをゲート入力とするＥＭＯ３ＴＪ４
．ＪｌθおよびＪｌｌにより、節点Ｎ５および出力信号
φ０２２よびφ０２は高レベル、節点Ｎｌ 、Ｎｚ 、
Ｎ３およびＮ４は低レベルとなり、その後プリチャージ
信号φｐｏｔは高レベルから低レベルとなる。活性化信
号φ０１が低レベルから高レベルになるとき、節点Ｎ３
およびＮｎのｉ位は上昇し、同時に節点Ｎ５の電位は高
レベルから低レベルになる。この節点Ｎ５の高レベルか
ら低レベルへの変化により節点ＮｌおよびＮ２の電位は
、コンデ／すＣ１およびＣｚ ｆ通して初期の低レベル
よりさらに低い低レベルとなり、ＥＭＯ８ＴＪ２のゲー
ト電圧に応じて節点Ｎ３およびＮ４の電位を変化させ、
節点Ｎ３およびＮ４には外部入力電圧ｖ！Ｈに応じた差
電位が生じる。この差電位を７リツプフロツプを構成す
るＥＭＯ８ＴＪｇおよびＪｓが増幅し、節点Ｎ３および
Ｎ４の電位の一方を低レベルにする。これと平行して出
力信号φｏ２およびφ０２は節点Ｎ３およびＮａｆゲー
ト入力とするＥＭＯ８ＴＪ１ｇおよびＪ１２ により一
方を低レベルとなり出力信号が決定される。このとき、
出力信号φ０２は外部入力電圧■ｆＮに同相、出力信号
φ０２は外部入力電圧ＶＩＮに逆相となる。
にプリチャージ信号φｐｏ１．ｊＫレベルとなりプリチ
ャージ信号φｐｏｔをゲート入力とするＥＭＯ３ＴＪ４
．ＪｌθおよびＪｌｌにより、節点Ｎ５および出力信号
φ０２２よびφ０２は高レベル、節点Ｎｌ 、Ｎｚ 、
Ｎ３およびＮ４は低レベルとなり、その後プリチャージ
信号φｐｏｔは高レベルから低レベルとなる。活性化信
号φ０１が低レベルから高レベルになるとき、節点Ｎ３
およびＮｎのｉ位は上昇し、同時に節点Ｎ５の電位は高
レベルから低レベルになる。この節点Ｎ５の高レベルか
ら低レベルへの変化により節点ＮｌおよびＮ２の電位は
、コンデ／すＣ１およびＣｚ ｆ通して初期の低レベル
よりさらに低い低レベルとなり、ＥＭＯ８ＴＪ２のゲー
ト電圧に応じて節点Ｎ３およびＮ４の電位を変化させ、
節点Ｎ３およびＮ４には外部入力電圧ｖ！Ｈに応じた差
電位が生じる。この差電位を７リツプフロツプを構成す
るＥＭＯ８ＴＪｇおよびＪｓが増幅し、節点Ｎ３および
Ｎ４の電位の一方を低レベルにする。これと平行して出
力信号φｏ２およびφ０２は節点Ｎ３およびＮａｆゲー
ト入力とするＥＭＯ８ＴＪ１ｇおよびＪ１２ により一
方を低レベルとなり出力信号が決定される。このとき、
出力信号φ０２は外部入力電圧■ｆＮに同相、出力信号
φ０２は外部入力電圧ＶＩＮに逆相となる。
このとき節点Ｎ３およびＮ４の電位は、ＥＭＯ８ＴＪＩ
およびＪｚ ｆ通してコンデンサＣ１およびＣ２の電
荷による電流しか流れないためＤＣ電流は流れない。
およびＪｚ ｆ通してコンデンサＣ１およびＣ２の電
荷による電流しか流れないためＤＣ電流は流れない。
このように外部入力電圧Ｖｔｓおよび基準電圧Ｖｒｅ
ｆをそれぞれゲート入力とするＥＭＯＳ ＴＪｓおよび
Ｊｚのソース電位を初期増幅時、コンデンサＣ１および
Ｃ２およびＥＭＯＳ Ｔ Ｊ４およびＪ５により低レベ
ルよりさらに低い低レベルにすることで安定増幅および
差電圧増幅フリップ７０ツブ回路内に外部信号ＶＡＮの
情報を保持することかとが可能となる。
ｆをそれぞれゲート入力とするＥＭＯＳ ＴＪｓおよび
Ｊｚのソース電位を初期増幅時、コンデンサＣ１および
Ｃ２およびＥＭＯＳ Ｔ Ｊ４およびＪ５により低レベ
ルよりさらに低い低レベルにすることで安定増幅および
差電圧増幅フリップ７０ツブ回路内に外部信号ＶＡＮの
情報を保持することかとが可能となる。
以上説明したように本発明は、外部入力電圧および基準
電圧をそれぞれゲート入力とするＥＭＯ８Ｔのそれぞれ
のソースに２個のコンデンサおよびコンデンサの他端を
制御する２個のＥＭＯ８Ｔｉ設けることにより挙電圧増
幅フリップ７０ツブ回路内に外部入力の情報を保持する
ことが可能となり、インバータ回路の出力信号金兄とし
た次段に情報保持回路が不要となシ回路が簡素化され、
さらにラッチ回路の削減回路全体の低Ｙ自９電流化およ
び外部入力電圧ＶＩＮおよび基準電圧Ｖｒｅｆ ｆゲー
ト入力とするＥＭＯ８Ｔの動作領域を実効的に高めるこ
とで差電圧増幅フリップ７０ツブ回路を安定に動作する
ことができる効果がある。
電圧をそれぞれゲート入力とするＥＭＯ８Ｔのそれぞれ
のソースに２個のコンデンサおよびコンデンサの他端を
制御する２個のＥＭＯ８Ｔｉ設けることにより挙電圧増
幅フリップ７０ツブ回路内に外部入力の情報を保持する
ことが可能となり、インバータ回路の出力信号金兄とし
た次段に情報保持回路が不要となシ回路が簡素化され、
さらにラッチ回路の削減回路全体の低Ｙ自９電流化およ
び外部入力電圧ＶＩＮおよび基準電圧Ｖｒｅｆ ｆゲー
ト入力とするＥＭＯ８Ｔの動作領域を実効的に高めるこ
とで差電圧増幅フリップ７０ツブ回路を安定に動作する
ことができる効果がある。
第１図および第２図は本発明の一実施例のブロック図お
よび回路図、第３図および第４図は従来の入力インバー
タ回路の一例を示すブロック図および回路図である。 Ｊｓ〜Ｊ３６°・−・・・エンハンスメントｆｆＭＯＳ
トランジスタ、ＮＩ ＳＮｏ・・・・・・節点、φ０１
．φ２１・・・・−・活性化信号、φｐｏｉ、φｐ２１
・・・・・・プリチャージ信号、φ０２．φ０２．φ２
２．φ２２・・・・・・出力信号、φＬ２１・・・・・
・ラッチ信号、ＶＩＮ・・・・・・外部入力電圧、Ｖｒ
ｅｆ・・・・・・基準電圧。 １く 寂扱 く ヨ渋ト 、〜 ≧ 冒くζ も く １ζＣさ泉 １５ミ泉夜 ト
よび回路図、第３図および第４図は従来の入力インバー
タ回路の一例を示すブロック図および回路図である。 Ｊｓ〜Ｊ３６°・−・・・エンハンスメントｆｆＭＯＳ
トランジスタ、ＮＩ ＳＮｏ・・・・・・節点、φ０１
．φ２１・・・・−・活性化信号、φｐｏｉ、φｐ２１
・・・・・・プリチャージ信号、φ０２．φ０２．φ２
２．φ２２・・・・・・出力信号、φＬ２１・・・・・
・ラッチ信号、ＶＩＮ・・・・・・外部入力電圧、Ｖｒ
ｅｆ・・・・・・基準電圧。 １く 寂扱 く ヨ渋ト 、〜 ≧ 冒くζ も く １ζＣさ泉 １５ミ泉夜 ト
Claims (1)
- フリップフロップ回路の第１の端子と第１の節点との間
に接続され入力電圧を受ける第１のトランジスタ、前記
スリップフロップ回路の第２の端子と第２の節点との間
に接続され基準電圧を受ける第２のトランジスタ、前記
第１と第２の節点の間に接続されプリチャージ信号を受
ける第３のトランジスタ、前記第１の節点と第３の節点
との間に接続された第１のコンデンサ、前記第２と第３
の節点の間に接続された第２のコンデンサ、前記の節点
の第１の電位点との間に接続され前記プリチャージ信号
を受ける第４のトランジスタ、および前記第３の節点と
第２の電位点との間に接続され活性化信号を受ける第５
のトランジスタを備えることを特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61250511A JPS63103513A (ja) | 1986-10-20 | 1986-10-20 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61250511A JPS63103513A (ja) | 1986-10-20 | 1986-10-20 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63103513A true JPS63103513A (ja) | 1988-05-09 |
Family
ID=17208976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61250511A Pending JPS63103513A (ja) | 1986-10-20 | 1986-10-20 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63103513A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018216677A1 (ja) * | 2017-05-23 | 2018-11-29 | 株式会社村田製作所 | 比較回路 |
-
1986
- 1986-10-20 JP JP61250511A patent/JPS63103513A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018216677A1 (ja) * | 2017-05-23 | 2018-11-29 | 株式会社村田製作所 | 比較回路 |
| JPWO2018216677A1 (ja) * | 2017-05-23 | 2020-01-09 | 株式会社村田製作所 | 比較回路 |
| US10855265B2 (en) | 2017-05-23 | 2020-12-01 | Murata Manufacturing Co., Ltd. | Comparison circuit |
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