KR20210033767A - 아날로그 디지털 변환기 및 아날로그 디지털 변환기의 아날로그 디지털 변환 방법 - Google Patents

아날로그 디지털 변환기 및 아날로그 디지털 변환기의 아날로그 디지털 변환 방법 Download PDF

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Abstract

아날로그 디지털 변환기 및 아날로그 디지털 변환기의 아날로그 디지털 변환 방법이 제공된다. 아날로그 디지털 변환기는, 입력 신호와 기준 신호를 비교하여 비교 신호를 출력하는 비교기, 비교 신호를 바탕으로 기준 신호를 조절하는 제어 신호를 출력하는 제어 로직, 및 제어 신호를 바탕으로 기준 신호를 조절하는 기준 신호 조절 회로를 포함하되, 비교기는, 제1 크기를 갖는 제1 트랜지스터를 이용하여 입력 신호와 기준 신호의 차이를 제1 증폭하는 제1 프리 앰프와, 제1 크기와 다른 제2 크기를 갖는 제2 트랜지스터를 이용하여 입력 신호와 기준 신호의 차이를 제2 증폭하는 제2 프리 앰프와, 제1 프리 앰프의 출력과 제2 프리 앰프의 출력 중 적어도 하나를 이용하여 비교 신호를 생성하는 래치를 포함하되, 제1 프리 앰프와 제2 프리 앰프는 래치를 공유한다.

Description

아날로그 디지털 변환기 및 아날로그 디지털 변환기의 아날로그 디지털 변환 방법{Analog digital converter and method for analog to digital converting in the analog digital converter}
본 발명은 아날로그 디지털 변환기 및 아날로그 디지털 변환기의 아날로그 디지털 변환 방법에 관한 것이다.
아날로그 디지털 변환기(ADC; Analog to Digital Converter)는 아날로그 신호의 각 신호 레벨들을 나타내는 디지털 코드들의 시퀀스를 발생하는 데 사용되는 아날로그 디지털 변환기다.
이러한 아날로그 디지털 변환기의 한 종류로, 반복적으로 아날로그 디지털 변환을 수행하여 데이터를 비교하고 디지털 코드의 비트들을 결정하는 SAR ADC(Successive Approximation Registor Analog to Digital Converter)가 있다.
이와 같은 아날로그 디지털 변환기가 신호를 변환하는 과정에서는 많은 전력이 소모되는데, 이를 저감하기 위한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 동작 소모 전력이 저감된 아날로그 디지털 변환기를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 동작 소모 전력이 저감된 아날로그 디지털 변환기의 아날로그 디지털 변환 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 아날로그 디지털 변환기는, 입력 신호와 기준 신호를 비교하여 비교 신호를 출력하는 비교기, 비교 신호를 바탕으로 기준 신호를 조절하는 제어 신호를 출력하는 제어 로직, 및 제어 신호를 바탕으로 기준 신호를 조절하는 기준 신호 조절 회로를 포함하되, 비교기는, 제1 크기를 갖는 제1 트랜지스터를 이용하여 입력 신호와 기준 신호의 차이를 제1 증폭하는 제1 프리 앰프와, 제1 크기와 다른 제2 크기를 갖는 제2 트랜지스터를 이용하여 입력 신호와 기준 신호의 차이를 제2 증폭하는 제2 프리 앰프와, 제1 프리 앰프의 출력과 제2 프리 앰프의 출력 중 적어도 하나를 이용하여 비교 신호를 생성하는 래치를 포함하되, 제1 프리 앰프와 제2 프리 앰프는 래치를 공유한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 아날로그 디지털 변환기는, 입력 신호와 기준 신호를 비교하여 제1 및 제2 비교 신호를 출력하는 비교기, 및 제1 비교 신호를 바탕으로 제1 비트 값을 결정하고, 제2 비교 신호를 바탕으로 제2 비트 값을 결정하고, 제1 비트 값과 제2 비트 값을 바탕으로 입력 신호에 대응하는 제3 비트 값을 결정하는 제어 로직을 포함하되, 비교기는, 입력 신호와 기준 신호의 차이를 제1 증폭하는 제1 프리 앰프와, 입력 신호와 기준 신호의 차이를 제2 증폭하는 제2 프리 앰프와, 제1 프리 앰프의 출력과 제2 프리 앰프의 출력 중 적어도 하나를 이용하여 제1 및 제2 비교 신호를 생성하는 래치를 포함하고, 제1 프리 앰프의 크기와 제2 프리 앰프의 크기는 서로 다르고, 제어 로직은, 제1 프리 앰프와 제2 프리 앰프 중 제1 프리 앰프를 이용하여 제1 비교 신호가 생성되도록 제1 및 제2 프리 앰프를 제어하고, 제1 프리 앰프와 제2 프리 앰프 중 제2 프리 앰프를 이용하여 제2 비교 신호가 생성되도록 제1 및 제2 프리 앰프를 제어한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 아날로그 디지털 변환기는, 입력 신호와 기준 신호를 비교하여 비교 신호를 출력하는 비교기, 비교 신호를 바탕으로 기준 신호를 조절하는 제어 신호를 출력하고, 비교 신호를 바탕으로 입력 신호에 대응하는 디지털 신호를 결정하는 제어 로직, 및 제어 신호를 바탕으로 기준 신호를 조절하는 기준 신호 조절 회로를 포함하되, 비교기는, 제1 크기를 갖는 제1 트랜지스터를 이용하여 입력 신호와 기준 신호의 차이를 제1 증폭하는 제1 프리 앰프와, 제1 크기와 다른 제2 크기를 갖는 제2 트랜지스터를 이용하여 입력 신호와 기준 신호의 차이를 제2 증폭하는 제2 프리 앰프와, 제1 프리 앰프의 출력과 제2 프리 앰프의 출력 중 적어도 하나를 이용하여 비교 신호를 생성하는 래치를 포함하고, 래치는, 제1 프리 앰프의 출력을 제공받고, 제3 크기를 갖는 제3 트랜지스터를 이용하여 제1 및 제2 출력 노드를 리셋시키는 제1 리셋 회로와, 제2 프리 앰프의 출력을 제공받고, 제3 크기와 다른 제4 크기를 갖는 제4 트랜지스터를 이용하여 제1 및 제2 출력 노드를 리셋시키는 제2 리셋 회로와, 제1 프리 앰프의 출력과 제2 프리 앰프의 출력 중 적어도 하나를 이용하여, 제1 및 제2 출력 노드의 전압 레벨을 증폭시키는 증폭 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 아날로그 디지털 변환기의 아날로그 디지털 변환 방법은, 제1 크기를 갖는 트랜지스터를 포함하는 제1 프리 앰프를 이용하여 입력 신호를 제1 기준 신호와 비교하여 제1 비교 신호를 출력하고, 제1 비교 신호를 바탕으로 제1 비트 값을 결정하고, 제1 크기와 다른 제2 크기를 갖는 트랜지스터를 포함하는 제2 프리 앰프를 이용하여 입력 신호를 제2 기준 신호와 비교하여 제2 비교 신호를 출력하고, 제2 비교 신호를 바탕으로 제2 비트 값을 결정하고, 제1 비트 값과 제2 비트 값에 미리 정한 연산을 수행하여 입력 신호에 대응하는 제3 비트 값을 결정하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 장치의 블록도이다.
도 2는 도 1의 비교기의 예시적인 블록도이다.
도 3은 도 2의 제1 및 제2 프리 앰프의 예시적인 회로도이다.
도 4는 도 2의 공유 래치의 예시적인 회로도이다.
도 5 내지 도 13은 몇몇 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면들이다.
도 14 및 도 15는 몇몇 실시예에 따른 반도체 장치의 효과를 설명하기 위한 도면들이다.
도 16은 몇몇 실시예에 따른 반도체 장치의 블록도이다.
도 17은 몇몇 실시예에 따른 반도체 장치의 블록도이다.
도 18은 도 17의 제1 및 제2 프리 앰프의 예시적인 회로도이다.
도 19는 도 17의 공유 래치의 예시적인 회로도이다.
도 20 및 도 21은 몇몇 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면들이다.
도 22는 몇몇 실시예에 따른 반도체 장치의 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예에 따른 반도체 장치의 블록도이다.
도 1을 참조하면, 반도체 장치는, 샘플 회로(100), 비교기(200), 제어 로직(300) 및 기준 신호 조절 회로(400)를 포함할 수 있다.
몇몇 실시예에서, 도시된 반도체 장치(10)는 예를 들어, 아날로그 입력 신호(IS)를 이에 대응하는 디지털 신호로 변환하는 아날로그 디지털 변환기일 수 있다. 구체적으로, 반도체 장치(10)는, 예를 들어, 연속 근사(Successive Approximation) 방식을 통해 제공된 아날로그 입력 신호(IS)를 q비트(q는 자연수)의 디지털 출력 신호로 변환하는 SAR ADC(Successive Approximation Registor Analog to Digital Converter)일 수 있다.
이하에서는 반도체 장치(10)가 SAR ADC인 것을 예로 들어, 본 발명의 기술적 사상에 대해 설명할 것이나, 본 발명의 기술적 사상에 따른 실시예들이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 반도체 장치(10)는 SAR ADC가 아닌 다른 종류의 아날로그 디지털 변환기로 실시될 수도 있고, 아날로그 디지털 변환기가 아닌 다른 종류의 반도체 장치(10)로 실시될 수도 있다.
도 1을 참조하면, 샘플 회로(100)는 입력 신호(IS)를 제공받고 이를 샘플링 및 홀드(sampling and hold)할 수 있다. 구체적으로, 샘플 회로(100)는 입력 신호(IS)를 비교기(200)에 제공할 수 있도록, 소정의 저장 소자를 이용하여 입력 신호(IS)를 저장할 수 있다.
비교기(200)는 입력 신호(IS)와 기준 신호(RS)를 비교하고, 그 결과를 바탕으로 비교 신호(CS)를 출력할 수 있다. 구체적으로, 비교기(200)는 입력 신호(IS)의 전압 레벨과 기준 신호(RS)의 전압 레벨을 비교하고, 그 결과를 바탕으로 비교 신호(CS)를 출력할 수 있다.
비교기(200)는 입력 신호(IS)의 전압 레벨이 기준 신호(RS)의 전압 레벨 보다 큰 경우, 제1 레벨을 갖는 비교 신호(CS)를 출력하고, 입력 신호(IS)의 전압 레벨이 기준 신호(RS)의 전압 레벨 보다 작은 경우, 상기 제1 레벨과 다른 제2 레벨을 갖는 비교 신호(CS)를 출력할 수 있다. 이러한 비교기(200)의 상세 구성에 대해서는 추후 보다 구체적으로 설명한다.
제어 로직(300)은 비교기(200)로부터 비교 신호(CS)를 제공받고, 이를 바탕으로 입력 신호(IS)에 대응하는 디지털 신호의 비트 값을 결정할 수 있다. 또한, 제어 로직(300)은 비교기(200)로부터 비교 신호(CS)를 제공받고, 이를 바탕으로 기준 신호 조절 회로(400)에 제1 제어 신호(RCON)를 출력할 수 있다.
기준 신호 조절 회로(400)는 제어 로직(300)으로부터 제공받은 제1 제어 신호(RCON)에 따라 비교기(200)에 제공되는 기준 신호(RS)를 조절할 수 있다. 구체적으로, 기준 신호 조절 회로(400)는 제어 로직(300)으로부터 제공받은 제1 제어 신호(RCON)에 따라 비교기(200)에 제공되는 기준 신호(RS)의 전압 레벨을 조절할 수 있다.
몇몇 실시예에서, 반도체 장치(10)가 SAR ADC일 경우, 기준 신호 조절 회로(400)는 디지털 신호인 제1 제어 신호(RCON)에 따라 기준 신호(RS)의 전압 레벨을 조절하는 디지털-아날로그 변환기(DAC)를 포함할 수 있다. 구체적으로, 반도체 장치(10)가 SAR ADC일 경우, 기준 신호 조절 회로(400)는, 외부로부터 제공받은 기준 전압(RV; Reference Voltage)을 디지털 신호인 제1 제어 신호(RCON)에 따라 조절하여 기준 신호(RS)로 출력하는 디지털-아날로그 변환기(DAC)를 포함할 수 있다. 더욱 구체적으로, 반도체 장치(10)가 SAR ADC일 경우, 기준 신호 조절 회로(400)는, 디지털 신호인 제1 제어 신호(RCON)에 따라 그 내부에 배치된 복수의 캐패시터와 복수의 스위치를 제어하여 기준 전압(RV)으로부터 기준 신호(RS)를 생성하고, 이를 비교기(200)에 출력하는 디지털-아날로그 변환기(DAC)를 포함할 수 있다.
한편, 제어 로직(300)은 비교기(200)의 동작을 제어하는 제2 제어 신호(PCON)을 비교기(200)에 제공할 수 있다. 이러한 제2 제어 신호(PCON)에 관한 구체적인 설명도 후술한다.
몇몇 실시예에서, 제어 로직(300)은 SAR 로직을 포함하고, 기준 신호 조절 회로(400)는 SAR 로직으로부터 제공된 디지털 제1 제어 신호(RCON)에 따라 참조 전압을 생성하는 디지털 아날로그 변환기를 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
도 2는 도 1의 비교기의 예시적인 블록도이다.
도 2를 참조하면, 비교기(200)는 제1 프리 앰프(pre-amplifier)(210), 제2 프리 앰프(220) 및 공유 래치(230)를 포함할 수 있다.
제1 프리 앰프(210)와 제2 프리 앰프(220)는 입력 신호(IS)와 기준 신호(RS)를 제공받을 수 있다. 구체적으로, 제1 프리 앰프(210)와 제2 프리 앰프(220)는 입력 노드(IN1)를 통해 입력 신호(IS)를 제공받고, 입력 노드(IN2)를 통해 기준 신호(RS)를 제공받을 수 있다.
제1 프리 앰프(210)와 제2 프리 앰프(220)는 공유 래치(230)에 연결될 수 있다. 즉, 제1 프리 앰프(210)와 제2 프리 앰프(220)의 출력은 공유 래치(230)에 전달될 수 있다.
본 실시예에서, 제1 프리 앰프(210)와 제2 프리 앰프(220)는 비교 신호(CS)를 생성하기 위한 래치를 공유할 수 있다. 즉, 비교기(200)가 비교 신호(CS)를 생성하기 위해 제1 프리 앰프(210)를 이용하는 경우와 제2 프리 앰프(220)를 이용하는 경우 모두 별도의 분리된 래치(예를 들어, 제1 및 제2 래치)가 아닌 공유 래치(230)를 이용하여 비교 신호(CS)를 생성할 수 있다. 이에 따라, 별도의 분리된 래치를 사용하는 경우에 비해, 비교기(200)의 크기가 소형화될 수 있다.
제1 프리 앰프(210)와 제2 프리 앰프(220)는 서로 다른 크기를 가질 수 있다. 구체적으로, 제1 프리 앰프(210)가 제1 크기(N)를 갖는다고 할 때, 제2 프리 앰프(220)는 제1 크기(N)보다 큰 제2 크기(M)를 가질 수 있다. 몇몇 실시예에서, 제1 프리 앰프(210)와 제2 프리 앰프(220)를 구성하는 트랜지스터들의 크기가 서로 다를 수 있다. 이에 따라, 제1 프리 앰프(210)와 제2 프리 앰프(220)는 서로 다른 크기를 가질 수 있다. 또한, 몇몇 실시예에서, 제1 프리 앰프(210)와 제2 프리 앰프(220)를 구성하는 트랜지스터의 수가 서로 다를 수 있다. 이에 따라, 제1 프리 앰프(210)와 제2 프리 앰프(220)는 서로 다른 크기를 가질 수 있다. 하지만 실시예들이 이에 제한되는 것은 아니며, 제1 프리 앰프(210)와 제2 프리 앰프(220)가 서로 다른 크기를 갖도록 구성하는 것은 이와 다르게 얼마든지 변형되어 실시될 수 있다.
제1 프리 앰프(210)는 제2 프리 앰프(220)에 비해 상대적으로 크기가 작으므로, 입력 신호(IS)와 기준 신호(RS)의 차이를 증폭할 때 프리 앰프 내에 흐르는 전류의 크기가 상대적으로 작을 수 있다. 따라서 제1 프리 앰프(210)에서 증폭에 필요한 소모 전력이 제2 프리 앰프(220)에서 증폭에 필요한 소모 전력보다 작을 수 있다. 즉, 제1 프리 앰프(210)가 동작할 경우, 비교기(200)가 로우 파워 모드로 동작할 수 있다.
한편, 제1 프리 앰프(210)의 경우 제2 프리 앰프(220)에 비해 입력 신호(IS)와 기준 신호(RS)의 차이를 증폭할 때 프리 앰프 내에 흐르는 전류의 크기가 상대적으로 작으므로, 제1 프리 앰프(210)가 입력 신호(IS)와 기준 신호(RS)의 차이를 증폭하는 증폭의 크기는 제2 프리 앰프(220)에 비해 작을 수 있다. 따라서, 제2 프리 앰프(220)를 이용하여 비교 신호(CS)를 생성하는 경우가 제1 프리 앰프(210)를 이용하여 비교 신호(CS)를 생성하는 경우에 비해 비교 정확도가 더 향상될 수 있다. 즉, 제2 프리 앰프(220)가 동작할 경우, 비교기(200)가 로우 노이즈 모드로 동작할 수 있다. 이러한 특성으로 인해, 제1 프리 앰프(210)는 코오스 비교(coarse comparison)에 상대적으로 적합한 특성을 갖고, 제2 프리 앰프(220)는 파인 비교(fine comparison)에 상대적으로 적합한 특성을 가질 수 있다. 하지만, 실시예들이 이에 제한되는 것은 아니다.
제1 프리 앰프(210)에는 제1 클럭 신호(Q)가 제공될 수 있다. 이에 따라 제1 프리 앰프(210)는 클럭 신호(Q)에 동기화되어 동작할 수 있다.
제2 프리 앰프(220)에는 제2 클럭 신호(QLN)가 제공될 수 있다. 이에 따라 제2 프리 앰프(220)는 제2 클럭 신호(QLN)에 동기화되어 동작할 수 있다. 제2 클럭 신호(QLN)는 제2 프리 앰프(220)의 인에이블 여부를 결정할 수 있다. 구체적으로, 제2 클럭 신호(QLN)의 신호 레벨이 변경되지 않는 경우, 제2 프리 앰프(220)는 입력 신호(IS)와 기준 신호(RS)의 차이를 증폭할 수 없다. 따라서, 제2 클럭 신호(QLN)은 제2 프리 앰프(220)의 인에이블 여부를 결정하는 인에이블 신호로 사용될 수 있다.
공유 래치(230)에는 제1 인에이블 신호(EN_LN)가 제공될 수 있다. 제1 인에이블 신호(EN_LN)는 공유 래치(230)의 인에이블 여부를 결정할 수 있다. 구체적으로, 제1 인에이블 신호(EN_LN)는 공유 래치(230)의 특정 회로 영역의 인에이블 여부를 결정할 수 있다. 이에 대한 보다 구체적인 설명은 후술한다.
몇몇 실시예에서, 제어 로직(도 1의 300)이 생성하는 제2 제어 신호(도 1의 PCON)는 제1 클럭 신호(Q), 제2 클럭 신호(QLN)와 제1 인에이블 신호(EN_LN)를 포함할 수 있다. 즉, 제어 로직(도 1의 300)이 제2 프리 앰프(220)에 제공되는 제2 클럭 신호(QLN)와, 공유 래치(230)에 제공되는 제1 인에이블 신호(EN_LN)를 생성하고 이들을 출력할 수 있다.
한편 다른 몇몇 실시예에서, 제어 로직(도 1의 300)이 생성하는 제2 제어 신호(도 1의 PCON)는 제1 인에이블 신호(EN_LN)만을 포함할 수 있다. 즉, 제어 로직(도 1의 300)이 공유 래치(230)에 제공되는 제1 인에이블 신호(EN_LN)를 생성하고 출력하고, 제2 프리 앰프(220)에 제공되는 제2 클럭 신호(QLN)는 제1 클럭 신호(Q)를 이용하여 별도의 다른 장치가 생성할 수도 있다.
이하, 도 3을 참조하여, 제1 프리 앰프(210)와 제2 프리 앰프(220)의 예시적인 구성에 대해 보다 구체적으로 설명한다.
도 3은 도 2의 제1 및 제2 프리 앰프의 예시적인 회로도이다.
도 3을 참조하면, 제1 프리 앰프(210)는 복수의 트랜지스터들(SP1, SP2, SN1, SN2, SN3)을 포함할 수 있다.
트랜지스터(SP1)는 전원 전압(VDD)과 출력 노드(VOM1) 사이에 연결되어, 트랜지스터(SP1)의 게이트(gate)에 연결된 노드(A1)에 입력되는 제1 클럭 신호(Q)에 기초하여 출력 노드(VOM1)에 전원 전압(VDD)을 제공할 수 있다. 트랜지스터(SP2)는 전원 전압(VDD)과 출력 노드(VOM1) 사이에 연결되어, 트랜지스터(SP2)의 게이트에 연결된 노드(A1)로 입력되는 제1 클럭 신호(Q)에 기초하여 출력 노드(VOP1)에 전원 전압(VDD)을 제공할 수 있다.
트랜지스터(SN1)는 트랜지스터(SP1)와 트랜지스터(SN3) 사이에 연결되어, 트랜지스터(SN1)의 게이트에 연결된 입력 노드(IN1)를 통해 제공되는 입력 신호(IS)에 기초하여 출력 노드(VOM1)를 트랜지스터(SP3)의 드레인에 접속시킬 수 있다. 트랜지스터(SN2)는 트랜지스터(SP2)와 트랜지스터(SN3) 사이에 연결되어, 트랜지스터(SN2)의 게이트에 연결된 입력 노드(IN2)를 통해 제공되는 기준 신호(RS)에 기초하여 출력 노드(VOP1)를 트랜지스터(SP3)의 드레인에 접속시킬 수 있다. 트랜지스터(SN3)는 트랜지스터들(SN1, SN2)과 접지 전압 사이에 연결되어, 트랜지스터(SN3)의 게이트로 제공되는 제1 클럭 신호(Q)에 기초하여 출력 노드(VOM1)와 출력 노드(VOP1)를 접지시킬 수 있다.
트랜지스터들(SP1, SP2)은 예를 들어, P형 트랜지스터로 구성되고, 트랜지스터들(SN1, SN2, SN3)은 예를 들어, N형 트랜지스터로 구성될 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
제2 프리 앰프(220)는 복수의 트랜지스터들(BP1, BP2, BN1, BN2, BN3)을 포함할 수 있다.
트랜지스터(BP1)는 전원 전압(VDD)과 출력 노드(VOM2) 사이에 연결되어, 트랜지스터(BP1)의 게이트에 연결된 노드(A2)에 입력되는 제2 클럭 신호(QLN)에 기초하여 출력 노드(VOM2)에 전원 전압(VDD)을 제공할 수 있다. 트랜지스터(BP2)는 전원 전압(VDD)과 출력 노드(VOP2) 사이에 연결되어, 트랜지스터(BP2)의 게이트에 연결된 노드(A2)로 입력되는 제2 클럭 신호(QLN)에 기초하여 출력 노드(VOP2)에 전원 전압(VDD)을 제공할 수 있다.
트랜지스터(BN1)는 트랜지스터(BP1)와 트랜지스터(BN3) 사이에 연결되어, 트랜지스터(BN1)의 게이트에 연결된 입력 노드(IN1)를 통해 제공되는 입력 신호(IS)에 기초하여 출력 노드(VOM2)를 트랜지스터(BP3)의 드레인에 접속시킬 수 있다. 트랜지스터(BN2)는 트랜지스터(BP2)와 트랜지스터(BN3) 사이에 연결되어, 트랜지스터(BN2)의 게이트에 연결된 입력 노드(IN2)를 통해 제공되는 기준 신호(RS)에 기초하여 출력 노드(VOP2)를 트랜지스터(BP3)의 드레인에 접속시킬 수 있다. 트랜지스터(BN3)는 트랜지스터들(BN1, BN2)과 접지 전압 사이에 연결되어, 트랜지스터(BN3)의 게이트로 제공되는 제2 클럭 신호(QLN)에 게이팅되어 출력 노드(VOM2)와 출력 노드(VOP2)를 접지시킬 수 있다.
트랜지스터들(BP1, BP2)은 예를 들어, P형 트랜지스터로 구성되고, 트랜지스터들(BN1, BN2, BN3)은 예를 들어, N형 트랜지스터로 구성될 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 프리 앰프(210)에 포함된 복수의 트랜지스터들(SP1, SP2, SN1, SN2, SN3)과 제2 프리 앰프(220)에 포함된 복수의 트랜지스터들(BP1, BP2, BN1, BN2, BN3)은 그 크기가 서로 다를 수 있다.
예를 들어, 제1 프리 앰프(210)에 포함된 복수의 트랜지스터들(SP1, SP2, SN1, SN2, SN3) 각각이 제1 크기를 가질 때, 제2 프리 앰프(220)에 포함된 복수의 트랜지스터들(BP1, BP2, BN1, BN2, BN3) 각각은 제1 크기보다 큰 제2 크기를 가질 수 있다. 이에 따라, 제2 프리 앰프(220)의 크기가 제1 프리 앰프(210)의 크기보다 클 수 있다.
다음, 도 4를 참조하여, 공유 래치(도 2의 230)의 예시적인 구성에 대해 보다 구체적으로 설명한다.
도 4는 도 2의 공유 래치의 예시적인 회로도이다.
도 4를 참조하면, 공유 래치(230)는 로우 노이즈 리셋 회로들(LNRC1, LNRC2)과 증폭 회로(AC)를 포함할 수 있다. 도면에 별도로 도시하지 않았으나, 트랜지스터들(SP3, SP4, SN4, SN5, SN6, SN7)은 로우 파워 리셋 회로의 기능을 수행할 수 있다.
증폭 회로(AC)는 출력 노드들(VOM, VOP)의 전압 레벨 차이를 증폭할 수 있다. 이를 위해, 증폭 회로(AC)는 복수의 트랜지스터들(MP1, MP2, MN1, MN2)을 포함할 수 있다.
트랜지스터(MP1)는 출력 노드(VOM)의 전압 레벨에 기초하여 출력 노드(VOP)에 전원 전압(VDD)을 제공하고, 트랜지스터(MP2)는 출력 노드(VOP)의 전압 레벨에 기초하여 출력 노드(VOM)에 전원 전압(VDD)을 제공할 수 있다.
트랜지스터(MN1)는 출력 노드(VOM)의 전압 레벨에 기초하여 출력 노드(VOP)를 접지시키고, 트랜지스터(MN2)는 출력 노드(VOP)의 전압 레벨에 기초하여 출력 노드(VOM)를 접지시킬 수 있다.
제1 프리 앰프(도 3의 210)가 인에이블되어 동작할 때나 제2 프리 앰프(도 3의 220)가 인에이블되어 동작할 때 증폭 회로(AC)는 비교 신호(도 2의 CS)를 생성하기 위해 항상 동작할 수 있다. 즉, 제1 프리 앰프(도 3의 210)와 제2 프리 앰프(도 3의 220)는 증폭 회로(AC)를 공유할 수 있다.
트랜지스터(SP3)는 제1 프리 앰프(도 3의 210)의 출력 노드(VOM1)의 전압 레벨에 기초하여 트랜지스터(MP1)에 전원 전압(VDD)을 제공할 수 있다. 트랜지스터(SP4)는 제1 프리 앰프(도 3의 210)의 출력 노드(VOP1)의 전압 레벨에 기초하여 트랜지스터(MP2)에 전원 전압(VDD)을 제공할 수 있다.
트랜지스터(SN4)는 제1 프리 앰프(도 3의 210)의 출력 노드(VOM1)의 전압 레벨에 기초하여 트랜지스터(MP1)에 접지 전압을 제공할 수 있다. 트랜지스터(SN5)는 제1 프리 앰프(도 3의 210)의 출력 노드(VOP1)의 전압 레벨에 기초하여 트랜지스터(MP2)에 접지 전압을 제공할 수 있다.
트랜지스터(SN6)는 제1 프리 앰프(도 3의 210)의 출력 노드(VOM1)의 전압 레벨에 기초하여 출력 노드(VOP)를 접지시킬 수 있다. 트랜지스터(SN7)는 제1 프리 앰프(도 3의 210)의 출력 노드(VOP1)의 전압 레벨에 기초하여 출력 노드(VOM)를 접지시킬 수 있다.
앞서 설명한 것과 같이, 트랜지스터들(SP3, SP4, SN4, SN5, SN6, SN7)은 제1 프리 앰프(도 3의 210)가 인에이블되어 동작할 때, 출력 노드들(VOM, VOP)을 리셋시키는 로우 파워 리셋 회로의 기능을 수행할 수 있다.
로우 노이즈 리셋 회로들(LNRC1, LNRC2)은 제2 프리 앰프(도 3의 220)가 인에이블되어 동작할 때, 출력 노드들(VOM, VOP)을 리셋시키는 기능을 수행할 수 있다. 이를 위해, 로우 노이즈 리셋 회로들(LNRC1, LNRC2)은 복수의 트랜지스터들(BP3, BP4, BN4, BN5, BN6, BN7)을 포함할 수 있다.
트랜지스터(BP3)는 제2 프리 앰프(도 3의 220)의 출력 노드(VOM2)의 전압 레벨에 기초하여 트랜지스터(MP1)에 전원 전압(VDD)을 제공할 수 있다. 트랜지스터(BP4)는 제2 프리 앰프(도 3의 220)의 출력 노드(VOP2)의 전압 레벨에 기초하여 트랜지스터(MP2)에 전원 전압(VDD)을 제공할 수 있다.
트랜지스터(BN4)는 제2 프리 앰프(도 3의 220)의 출력 노드(VOM2)의 전압 레벨에 기초하여 트랜지스터(MP1)에 접지 전압을 제공할 수 있다. 다만, 트랜지스터(BN4)는 제1 인에이블 신호(EN_LN)에 의해 스위치가 온(on)된 상태에서만 트랜지스터(MP1)에 접지 전압을 제공할 수 있다.
트랜지스터(BN5)는 제2 프리 앰프(도 3의 220)의 출력 노드(VOP2)의 전압 레벨에 기초하여 트랜지스터(MP2)에 접지 전압을 제공할 수 있다. 다만, 트랜지스터(BN5)는 제1 인에이블 신호(EN_LN)에 의해 스위치가 온된 상태에서만 트랜지스터(MP2)에 접지 전압을 제공할 수 있다.
트랜지스터(BN6)는 제2 프리 앰프(도 3의 220)의 출력 노드(VOM2)의 전압 레벨에 기초하여 출력 노드(VOP)를 접지시킬 수 있다. 다만, 트랜지스터(BN6)는 제1 인에이블 신호(EN_LN)에 의해 스위치가 온된 상태에서만 출력 노드(VOP)를 접지시킬 수 있다.
트랜지스터(BN7)는 제2 프리 앰프(도 3의 220)의 출력 노드(VOP2)의 전압 레벨에 기초하여 출력 노드(VOM)를 접지시킬 수 있다. 다만, 트랜지스터(BN7)는 제1 인에이블 신호(EN_LN)에 의해 스위치가 온된 상태에서만 출력 노드(VOM)를 접지시킬 수 있다.
즉, 제1 인에이블 신호(EN_LN)에 의해 스위치가 온된 상태에서는 트랜지스터들(BN4~BN7)이 트랜지스터들(SN4~SN7)과 동일한 기능을 수행하나, 제1 인에이블 신호(EN_LN)에 의해 스위치가 오프된 상태에서는 트랜지스터들(BN4~BN7)이 트랜지스터들(SN4~SN7)과 동일한 기능을 수행하지 않는다. 구체적으로, 제1 인에이블 신호(EN_LN)에 의해 스위치가 오프된 상태에서는 트랜지스터들(BN4~BN7)은 출력 노드들(VOM, VOP)의 전압 레벨이 상승하거나 하강하는데 관여하지 않는다.
몇몇 실시예에서, 트랜지스터들(SP3, SP4, BP3, BP4, MP1, NP2)은 예를 들어, P형 트랜지스터로 구성되고, 트랜지스터들(SN4~SN7, BN4~BN7, MN1, MN2)은 예를 들어, N형 트랜지스터로 구성될 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 복수의 트랜지스터들(SP3~SP4, SN4~SN7)과 복수의 트랜지스터들(BP3~BP4, BN4~BN7)은 그 크기가 서로 다를 수 있다.
예를 들어, 트랜지스터들(SP3~SP4, SN4~SN7) 각각이 제3 크기를 가질 때, 트랜지스터들(BP3~BP4, BN4~BN7) 각각은 제3 크기보다 큰 제4 크기를 가질 수 있다.
몇몇 실시예에서, 비교 신호(도 2의 CS)의 신호 레벨은 출력 노드(VOP)의 전압 레벨과 출력 노드(VOM)의 전압 레벨 중 적어도 하나에 기초해서 결정될 수 있다,이하 도 5 내지 도 13을 참조하여, 몇몇 실시예에 따른 반도체 장치의 동작을 설명한다.
도 5 내지 도 13은 몇몇 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면들이다.
먼저 도 1 및 도 5를 참조하여, 반도체 장치가 아날로그 입력 신호에 대응하는 디지털 신호를 결정하는 동작에 대해 설명한다.
도 1 및 도 5를 참조하면, 제1 주기(T1)에서, 비교기(200)가 입력 신호(IS)와 기준 신호(RS)를 비교하여 그 비교 결과에 따라 비교 신호(CS1)를 생성한다. 그리고, 제어 로직(300)은 비교 신호(CS1)의 신호 레벨에 따라 아날로그 입력 신호(IS)에 대응하는 디지털 신호의 첫번째 비트 값(B1)을 결정할 수 있다. 여기서, 비트 값(B1)을 결정한다는 의미는, 제어 로직(300)으로부터 출력되는 최종적인 디지털 신호에 포함되는 비트 값(B1)이 제1 주기(T1)가 종료되는 시점에서 최종적으로 확정된다는 의미는 아니며, 잠정적으로 결정되는 것을 의미한다. 잠정적으로 확정된 비트 값(B1)은 제어 로직(300)의 후속 연산에 따라 그 값이 변경되어 최종 디지털 신호의 비트 값으로 확정될 수 있다.
비교 신호(CS1)의 신호 레벨에 따라 아날로그 입력 신호(IS)에 대응하는 디지털 신호의 첫번째 비트 값(B1)이 결정되면, 제어 로직(300)은 그 결과를 바탕으로 제어 신호(RCON1)를 출력한다. 이러한 제어 신호(RCON1)를 제공받은 기준 신호 조절 회로(400)는 비교기(200)에 제공하는 기준 신호(RS)를 조절할 수 있다.
예를 들어, 입력 신호(IS)(예를 들어, 입력 전압일 수 있으며, 이하 설명의 편의상 입력 전압을 예로 들어 설명한다.)가 기준 신호(RS)(예를 들어, 기준 전압일 수 있으며, 이하 설명의 편의상 기준 전압을 예로 들어 설명한다)보다 큰 경우, 제어 로직(300)은 기준 전압의 크기를 증가시키는 제어 신호(RCON1)를 출력할 수 있다. 반대로, 입력 전압이 기준 전압보다 작은 경우, 제어 로직(300)은 기준 전압의 크기를 감소시키는 제어 신호(RCON1)를 출력할 수 있다.
다음 제2 주기(T2)에서, 비교기(200)가 입력 신호(IS)를 이제 제어 신호(RCON1)에 의해 조절된 기준 신호(RS)와 비교하여 그 비교 결과에 따라 비교 신호(CS2)를 생성한다. 그리고, 제어 로직(300)은 비교 신호(CS2)의 신호 레벨에 따라 아날로그 입력 신호(IS)에 대응하는 디지털 신호의 두번째 비트 값(B2)을 결정할 수 있다. 비교 신호(CS2)의 신호 레벨에 따라 아날로그 입력 신호(IS)에 대응하는 디지털 신호의 두번째 비트 값(B2)이 결정되면, 제어 로직(300)은 그 결과를 바탕으로 제어 신호(RCON2)를 출력한다. 이러한 제어 신호(RCON2)를 제공받은 기준 신호 조절 회로(400)는 비교기(200)에 제공하는 기준 신호(RS)를 다시 조절할 수 있다. 이러한 동작은 리던던시 비트(Redundancy bit)를 결정하는 시점까지 지속될 수 있다.
다음, 리던던시 비트에 해당하는 비트 값을 결정해야하는 제n 주기(Tn)와 제(n+1) 주기(T(n+1))에서, 제어 로직(300)은 앞서 설명한 동작을 통해 n번째 비트 값(Bn)과 (n+1)번째 비트 값(B(n+1))을 결정하고, 미리 정한 리던던시 연산 동작을 수행하여, n번째 비트 값(Bn)과 (n+1)번째 비트 값(B(n+1))을 바탕으로 리던던시 비트의 비트 값을 결정할 수 있다. 몇몇 실시예에서, 이 과정에서 앞서 미리 결정된 비트 값(예를 들어, B1, B2 등의)이 변경될 수도 있다.
이하, 도 6 내지 도 13을 참조하여, 이러한 비트 값 결정 과정에 대해 보다 구체적으로 설명한다.
도 6을 참조하면, 제1 구간(T1)에 포함되는 제1-1 구간(T11)에서, 제1 클럭 신호(Q)는 로우 레벨(logical low level, 이하 L)이고, 제2 클럭 신호(QLN)와 제1 인에이블 신호(EN_LN)도 로우 레벨(L)이다.
이어서 도 7을 참조하면, 제1 클럭 신호(Q)가 로우 레벨(L)이므로 트랜지스터들(SP1, SP2)이 턴온되고, 트랜지스터(SN3)가 턴오프된다. 이에 따라 출력 노드들(VOM1, VOP1)의 전압 레벨이 상승한다.
한편, 제2 클럭 신호(QLN)도 로우 레벨(L)이므로 트랜지스터들(BP1, BP2)이 턴온되고, 트랜지스터(BN3)가 턴오프된다. 이에 따라 출력 노드들(VOM2, VOP2)의 전압 레벨이 상승한다.
이제 도 8을 참조하면, 출력 노드들(VOM1, VOP1, VOM2, VOP2)의 전압 레벨이 상승함에 따라, 트랜지스터들(SN6, SN7, BN6, BN7)이 턴온된다. 이에 따라, 트랜지스터(SN6)와 트랜지스터(SN7)는 출력 노드들(VOM, VOP)을 접지시켜 출력 노드들(VOM, VOP)의 전압 레벨이 하강한다. 그런데, 트랜지스터(BN6)와 트랜지스터(BN7)는 턴온되지만, 제1 인에이블 신호(도 6의 EN_LN)가 로우 레벨(L)이어서, 스위치가 오프(off)상태이므로, 출력 노드들(VOM, VOP)을 접지시키지 않는다. 즉, 출력 노드들(VOM, VOP)의 전압 레벨이 하강하는데, 트랜지스터(BN6)와 트랜지스터(BN7)가 관여하지 않는다. 다시 말해, 로우 노이즈 리셋 회로들(LNRC1, LNRC2)이 디스에이블된다.
다시 도 6을 참조하면, 제1-1 구간(T11)에 후속하는 제1-2 구간(T12)에서, 제1 클럭 신호(Q)는 하이 레벨(logical high level, 이하 H)이나, 제2 클럭 신호(QLN)와 제1 인에이블 신호(EN_LN)는 로우 레벨(L)을 유지한다.
이어서 도 9를 참조하면, 제1 클럭 신호(Q)가 하이 레벨(H)이므로 트랜지스터들(SP1, SP2)이 턴오프되고, 트랜지스터(SN3)가 턴온된다. 따라서, 출력 노드들(VOM1, VOP1)의 전압 레벨은 입력 전압(IS, 이하에서는 편의상 입력 신호를 입력 전압으로 설명한다)과 기준 전압(RS, 이하에서는 편의상 기준 신호를 기준 전압으로 설명한다)에 의해 결정된다.
예를 들어, 입력 전압(IS)이 기준 전압(RS)보다 크다고 가정하면, 트랜지스터들(SN1, SN2, SN3)에 의해 출력 노드(VOM1)의 전압 레벨이 상대적으로 하강하고, 출력 노드(VOP1)의 전압 레벨이 상대적으로 상승할 수 있다.
한편, 제2 클럭 신호(QLN)는 로우 레벨(L)을 유지하므로, 트랜지스터들(BP1, BP2)이 턴온 상태를 유지하고, 트랜지스터(SN3)는 턴오프 상태를 유지한다. 출력 노드들(VOM2, VOP2)의 전압 레벨은 변동 없이 그대로 전원 전압(VDD) 레벨을 유지한다. 즉, 출력 노드들(VOM2, VOP2)의 전압 레벨이 입력 전압(IS)이나 기준 전압(RS)의 크기에 상관없이 일정한 전압 레벨을 유지한다. 다시 말해, 제2 프리 앰프(220)가 디스에이블된다.
이제 도 10을 참조하면, 출력 노드(VOM1)의 전압 레벨이 하강함에 따라 출력 노드(VOP)에는 전원 전압(VDD)이 제공되어 출력 노드(VOP)의 전압 레벨이 상승한다. 그리고, 출력 노드(VOP1)의 전압 레벨이 상승함에 따라, 출력 노드(VOM)에는 접지 전압이 제공되어 출력 노드(VOM)의 전압 레벨이 하강한다. 증폭 회로(AC)는 출력 노드들(VOM, VOP) 간의 전압 레벨 차이를 더욱 증폭하여 출력 노드(VOM)의 전압 레벨은 최종적으로 로우 레벨(L)이 되고, 출력 노드(VOP)의 전압 레벨은 최종적으로 하이 레벨(H)이 된다. 예를 들어, 출력 노드(VOP)의 전압 레벨이 비교 신호(도 2의 CS)의 신호 레벨이 된다고 할 때, 입력 전압(IS)이 기준 전압(RS)보다 클 경우, 비교 신호(도 2의 CS)의 신호 레벨은 하이 레벨(H)이 된다. 반대로, 입력 전압(IS)이 기준 전압(RS)보다 작을 경우, 비교 신호(도 2의 CS)의 신호 레벨은 로우 레벨(L)이 된다.
몇몇 실시예에서, 비교 신호(도 2의 CS)의 신호 레벨은 출력 노드(VOP)의 전압 레벨과 출력 노드(VOM)의 전압 레벨 중 적어도 하나에 기초해서 결정될 수 있다,
한편, 제1 인에이블 신호(도 6의 EN_LN)가 여전히 로우 레벨(L)이기 때문에, 스위치가 오프상태이므로, 로우 노이즈 리셋 회로들(LNRC1, LNRC2)은 비교 신호(도 2의 CS)를 생성하는데 관여하지 않는다. 다시 말해, 로우 노이즈 리셋 회로들(LNRC1, LNRC2)이 디스에이블 상태를 유지한다.
도 6 및 도 11을 참조하면, 제1 주기(T1)에 이은 제2 주기(T2) 및 제3 주기(T3)에서도 이와 같은 방법으로 입력 신호(IS)와 기준 신호(RS)를 비교하여 비교 신호들이 생성되고, 이러한 비교 신호들을 이용하여 디지털 신호의 비트값들(예를 들어, 도 5의 B1, B2, B3)이 결정될 수 있다. 이러한 동작은, 제어 로직(300)이 앞서 설명한 리던던시 비트를 결정하기 위한 비트 값 중 일부 비트 값(Bn)을 결정하는 구간(Tn)까지 지속될 수 있다.
즉, 비교기(200)는, 도 11에 도시된 것과 같이, 제1 구간(T1)에서 제n 구간(Tn)까지 제1 프리 앰프(210)와 공유 래치(230) 만을 이용하여 비교 신호(CS)를 생성할 수 있다. 이 때, 제2 클럭 신호(QLN)에 의해 제2 프리 앰프(220)가 디스에이블되고, 제1 인에이블 신호(EN_LN)에 의해 공유 래치(230)의 로우 노이즈 리셋 회로들(도 4의 LNRC1, LNRC2)이 디스에이블될 수 있다. 이에 따라, 비교기(200)는 제1 구간(T1)에서 제n 구간(Tn)까지 전력 소모를 최소화하는 로우 파워 모드로 동작할 수 있다.
다시 도 6을 참조하면, 제n 주기(Tn)에 이은 제(n+1) 주기(T(n+1))에서, 제1 클럭 신호(Q)는 앞서 설명한 동작과 동일하게 로우 레벨(L)에서 하이 레벨(H)로 천이(transition)하고, 제2 클럭 신호(QLN)도 로우 레벨(L)에서 하이 레벨(H)로 천이한다. 그리고, 제1 인에이블 신호(EN_LN)는 하이 레벨(H)을 유지한다.
이에 따라, 도 12에 도시된 것과 같이, 공유 래치(230)의 모든 스위치가 온(on)된다. 즉, 로우 노이즈 리셋 회로들(LNRC1, LNRC2)이 인에이블된다. 한편, 제2 클럭 신호(QLN)도 제1 클럭 신호(Q)와 동일하게 입력되므로, 제2 프리 앰프(220)도 입력 전압(IS)과 기준 전압(RS)의 차이를 증폭하여 공유 래치(230)에 제공한다.
즉, 비교기(200)는, 도 13에 도시된 것과 같이, 제(n+1) 구간(T(n+1)) 이후부터, 제1 프리 앰프(210), 제2 프리 앰프(220) 및 공유 래치(230)를 모두 이용하여 비교 신호(CS)를 생성한다. 이에 따라, 비교기(200)는 제(n+1) 구간(T(n+1)) 이후부터, 비교 정확도가 보다 향상된 로우 노이즈 모드로 동작할 수 있다.
정리하면, 본 실시예에 따른 반도체 장치는, 제어 로직(300)이 앞서 설명한 리던던시 비트를 결정하기 위한 비트 값 중 일부 비트 값(도 5의 Bn)을 결정하는 구간(도 6의 Tn)까지는 제1 프리 앰프(도 2의 210)와 공유 래치(도 2의 230)만을 사용하여 비교 신호(도 2의 CS)를 생성하고, 제어 로직(300)이 리던던시 비트를 결정하기 위한 비트 값 중 나머지 비트 값(도 5의 B(n+1))을 결정하는 구간(도 6의 T(n+1))부터는 제1 프리 앰프(도 2의 210), 제2 프리 앰프(도 2의 220) 및 공유 래치(도 2의 230)를 모두 사용하여 비교 신호(도 2의 CS)를 생성한다.
한편, 이상에서는 비교기(200)가 전력 소모를 최소화하는 로우 파워 모드로 동작하다가, 특정 시점 이후부터 비교 정확도가 보다 향상된 로우 노이즈 모드로 동작하는 예시를 설명하였으나, 실시예들이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 비교기(200)는 비트값 결정의 정확도가 상대적으로 중요하지 않은 상황에서(즉, 낮은 해상도의 ADC 동작이 필요한 경우), 비트값이 모두 결정될 때까지 로우 파워 모드로만 동작할 수도 있다. 즉, 비교기(200)는 비트값이 모두 결정될 때까지 제1 프리 앰프(도 2의 210)와 제2 프리 앰프(도 2의 220) 중 제1 프리 앰프(도 2의 210) 만을 사용하여 입력 신호(도 2의 IS)에 대한 비트값을 모두 결정할 수도 있다.도 14 및 도 15는 몇몇 실시예에 따른 반도체 장치의 효과를 설명하기 위한 도면들이다.
먼저 도 14를 참조하면, 도 14는 SAR ADC에서 기능 블록별 전력 소모 비율을 도시한 그래프이다. A는 비교기에 의한 전력 소모량이고, B는 SAR 로직에 의한 전력 소모량이고, C는 샘플링 회로에 의한 전력 소모량이고, D는 클럭 생성 회로에 의한 전력 소모량이고, E는 기준 신호 조절 회로에 의한 전력 소모량이다.
도 14를 참조하면, 최근에 사용되고 있는 SAR ADC에서는 비교기의 전력 소모 비율이 전체 전력 소모량의 70%에 가까움을 알 수 있다. 즉, 비교기의 전력 소모를 줄일 경우, 전체 SAR ADC의 전력 소모 저감 효과가 큼을 알 수 있다.
다음 도 15는 제1 프리 앰프(도 2의 210)의 크기와 제2 프리 앰프(도 2의 220)의 크기를 1:3으로 설계하고, 앞서 설명한 방식으로 동작시킬 때, 각 기능 모듈에서 소모하는 전력 소모량을 비교한 그래프이다. 여기서, 제1 프리 앰프(도 2의 210)의 크기와 제2 프리 앰프(도 2의 220)의 크기가 1:3인 것은 제1 프리 앰프(도 2의 210)를 구성하는 트랜지스터의 크기와 제2 프리 앰프(도 2의 220)를 구성하는 트랜지스터의 크기가 1:3으로 설계된 것이다.
로우 파워 모드에서는, 제1 프리 앰프(도 2의 210)와 공유 래치(도 2의 230)만을 사용하여 비교 신호(도 2의 CS)를 생성시키고, 로우 노이즈 모드에서는, 제1 프리 앰프(도 2의 210), 제2 프리 앰프(도 2의 220) 및 공유 래치(도 2의 230)를 모두 사용하여 비교 신호(도 2의 CS)를 생성시켰다.
도 15를 참조하면, 래치 모듈과 버퍼 모듈의 전력 소모량이 그대로 유지된다고 가정할 때에도, 프리 앰프 모듈의 전력 소모가 로우 파워 모드로 동작할 경우, 거의 1/4 수준으로 감소하여, 전체 소모 전력의 절반이 1/2 수준으로 감소될 수 있다.
도 16은 몇몇 실시예에 따른 반도체 장치의 블록도이다.
이하에서는 앞서 설명한 실시예와 중복된 설명은 생략하고 차이점을 위주로 설명한다.
도 16을 참조하면, 본 실시예에 따른 반도체 장치의 비교기(600)는 제1 프리 앰프(610), 제2 프리 앰프(620) 및 공유 래치(630)를 포함하되, 제2 프리 앰프(620)와 공유 래치(630)에 앞서 설명한 실시예와 같이 서로 다른 신호(도 2의 QLN, EN_LN)가 제공되는 것이 아니라, 제2 프리 앰프(620)와 공유 래치(630)에 서로 동일한 제2 클럭 신호(QLN)이 제공될 수 있다. 이에 따라, 비교기(600)는 로우 파워 모드에서 리던던시 비트를 결정하기 위한 비트 값 중 일부 비트 값(도 5의 Bn)을 결정하는 구간(도 6의 Tn)까지는 제1 프리 앰프(610)와 공유 래치(630)만을 사용하여 비교 신호(CS)를 생성하고, 리던던시 비트를 결정하기 위한 비트 값 중 나머지 비트 값(도 5의 B(n+1))을 결정하는 구간(도 6의 T(n+1))부터는 제1 프리 앰프(610), 제2 프리 앰프(620) 및 공유 래치(630)를 모두 사용하여 비교 신호(CS)를 생성할 수 있다.
도 17은 몇몇 실시예에 따른 반도체 장치의 블록도이다. 도 18은 도 17의 제1 및 제2 프리 앰프의 예시적인 회로도이다. 19는 도 17의 공유 래치의 예시적인 회로도이다.
이하에서도 앞서 설명한 실시예들과 중복된 설명은 생략하고 차이점을 위주로 설명한다.
도 17을 참조하면, 본 실시예에 따른 반도체 장치의 비교기(700)는 제1 프리 앰프(710), 제2 프리 앰프(720) 및 공유 래치(730)를 포함하되, 제1 프리 앰프(710)에는 제3 클럭 신호(QLP)가 제공되고, 제2 프리 앰프(720)에는 제2 클럭 신호(QLN)가 제공되고, 공유 래치(730)에는 제1 인에이블 신호(EN_LN)와 제2 인에이블 신호(EN_LP)가 제공될 수 있다.
도 18을 참조하면, 제1 프리 앰프(710)의 노드(A1)에는 제3 클럭 신호(QLP)가 제공되고, 트랜지스터(SN3)는 제3 클럭 신호(QLP)의 신호 레벨에 의해 게이팅될 수 있다.
다음 도 19를 참조하면, 공유 래치(730)는 제2 인에이블 신호(EN_LP)에 의해 제어되는 복수의 스위치들을 더 포함할 수 있다. 구체적으로, 트랜지스터들(SN4~SN7)의 소스에는 제2 인에이블 신호(EN_LP)에 의해 제어되는 복수의 스위치들이 더 배치될 수 있다.
도 20 및 도 21은 몇몇 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면들이다.
먼저 도 20을 참조하면, 로우 파워 모드에서, 예를 들어, 제어 로직(도 1의 300)은 제3 클럭 신호(QLP)의 신호 레벨을 로우 레벨(L)과 하이 레벨(H)을 반복하도록 천이시키고, 제2 클럭 신호(QLN)의 신호 레벨은 로우 레벨(L)로 유지시킬 수 있다. 또한, 제어 로직(도 1의 300)은 로우 파워 모드에서, 제1 인에이블 신호(EN_LN)의 신호 레벨은 로우 레벨(L)로 유지시키고, 제2 인에이블 신호(EN_LP)의 신호 레벨은 하이 레벨(H)로 유지시킬 수 있다.
이에 따라, 제1 프리 앰프(710)가 인에이블되고 제2 프리 앰프(720)가 디스에이블되어, 공유 래치(730)를 통해 비교 신호(CS)가 생성될 수 있다. 이 때, 도 19의 공유 래치(730)의 트랜지스터들(SN4~SN7)은 스위치가 온 상태에 있어, 접지 전압을 출력 노드들(VOM, VOP)에 제공할 수 있으나, 트랜지스터들(BN4~BN7)은 스위치가 오프 상태에 있어, 접지 전압을 출력 노드들(VOM, VOP)에 제공할 수 없다. 즉, 로우 노이즈 리셋 회로들(LNRC1, LNRC2)이 디스에이블될 수 있다.
다음 도 21을 참조하면, 로우 노이즈 모드에서, 예를 들어, 제어 로직(도 1의 300)은 제3 클럭 신호(QLP)의 신호 레벨을 로우 레벨(L)로 유지시키고, 제2 클럭 신호(QLN)의 신호 레벨을 로우 레벨(L)과 하이 레벨(H)을 반복하도록 천이시킬 수 있다. 또한, 제어 로직(도 1의 300)은 로우 노이즈 모드에서, 제1 인에이블 신호(EN_LN)의 신호 레벨은 하이 레벨(H)로 유지시키고, 제2 인에이블 신호(EN_LP)의 신호 레벨은 로우 레벨(L)로 유지시킬 수 있다.
이에 따라, 제1 프리 앰프(710)가 디스에이블되고 제2 프리 앰프(720)가 인에이블되어, 공유 래치(730)를 통해 비교 신호(CS)가 생성될 수 있다. 즉, 본 실시예의 경우, 로우 노이즈 모드에서, 제1 프리 앰프(710)와 제2 프리 앰프(720)가 모두 인에이블되는 것이 아니라, 제2 프리 앰프(720)만 인에이블된다.
이 때, 도 19의 공유 래치(730)의 트랜지스터들(BN4~BN7)은 스위치가 온 상태에 있어, 접지 전압을 출력 노드들(VOM, VOP)에 제공할 수 있으나, 트랜지스터들(SN4~SN7)은 스위치가 오프 상태에 있어, 접지 전압을 출력 노드들(VOM, VOP)에 제공할 수 없다. 즉, 로우 노이즈 리셋 회로들(LNRC1, LNRC2)이 인에이블되어 비교 신호(CS)를 생성할 수 있다.
도 22는 몇몇 실시예에 따른 반도체 장치의 블록도이다.
도 22를 참조하면, 본 실시예에 따른 반도체 장치의 비교기(800)는 복수의 프리 앰프(810-1~810-k)를 포함할 수 있다. 각각의 프리 앰프(810-1~810-k)에는 서로 다른 클럭 신호(Q1~Qk)가 제공될 수 있다.
복수의 프리 앰프(810-1~810-k)는 공유 래치(830)에 연결될 수 있다. 다시 말해, 복수의 프리 앰프(810-1~810-k)가 비교 신호(CS)를 생성하기 위해 하나의 래치를 공유할 수 있다. 이러한 공유 래치(830)에는 복수의 인에이블 신호(EN_1~EN_k)가 제공되어, 공유 래치(830) 내에 배치된 기능 회로들의 인에이블 여부를 결정할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 샘플 회로
200: 비교기
210: 제1 프리 앰프
220: 제2 프리 앰프
230: 공유 래치
300: 제어 로직
400: 기준 신호 조절 회로

Claims (20)

  1. 입력 신호와 기준 신호를 비교하여 비교 신호를 출력하는 비교기;
    상기 비교 신호를 바탕으로 상기 기준 신호를 조절하는 제어 신호를 출력하는 제어 로직; 및
    상기 제어 신호를 바탕으로 상기 기준 신호를 조절하는 기준 신호 조절 회로를 포함하되,
    상기 비교기는,
    제1 크기를 갖는 제1 트랜지스터를 이용하여 상기 입력 신호와 기준 신호의 차이를 제1 증폭하는 제1 프리 앰프와,
    상기 제1 크기와 다른 제2 크기를 갖는 제2 트랜지스터를 이용하여 상기 입력 신호와 기준 신호의 차이를 제2 증폭하는 제2 프리 앰프와,
    상기 제1 프리 앰프의 출력과 상기 제2 프리 앰프의 출력 중 적어도 하나를 이용하여 상기 비교 신호를 생성하는 래치를 포함하되,
    상기 제1 프리 앰프와 상기 제2 프리 앰프는 상기 래치를 공유하는 아날로그 디지털 변환기.
  2. 제1항에 있어서,
    상기 래치는, 제3 크기를 갖는 제3 트랜지스터와 상기 제3 크기와 다른 제4 크기를 갖는 제4 트랜지스터를 이용하여 상기 비교 신호를 생성하는 아날로그 디지털 변환기.
  3. 제2항에 있어서,
    상기 래치는,
    상기 제3 트랜지스터를 이용하여 제1 및 제2 출력 노드를 리셋시키는 제1 리셋 회로와,
    상기 제4 트랜지스터를 이용하여 상기 제1 및 제2 출력 노드를 리셋시키는 제2 리셋 회로와,
    상기 제1 프리 앰프의 출력과 상기 제2 프리 앰프의 출력 중 적어도 하나를 이용하여, 상기 제1 및 제2 출력 노드의 전압 레벨을 증폭시키는 증폭 회로를 포함하는 아날로그 디지털 변환기.
  4. 제3항에 있어서,
    상기 제어 신호는,
    상기 기준 전압 조절 회로에 제공되는 제1 제어 신호와,
    상기 제2 리셋 회로의 인에이블 여부를 결정하는 제2 제어 신호를 포함하는 아날로그 디지털 변환기.
  5. 제1항에 있어서,
    상기 래치는,
    상기 제1 프리 앰프의 출력을 제공받고, 제3 크기를 갖는 제3 트랜지스터를 이용하여 제1 및 제2 출력 노드를 리셋시키는 제1 리셋 회로와,
    상기 제2 프리 앰프의 출력을 제공받고, 상기 제3 크기와 다른 제4 크기를 갖는 제4 트랜지스터를 이용하여 상기 제1 및 제2 출력 노드를 리셋시키는 제2 리셋 회로와,
    상기 제1 프리 앰프의 출력과 상기 제2 프리 앰프의 출력 중 적어도 하나를 이용하여, 상기 제1 및 제2 출력 노드의 전압 레벨을 증폭시키는 증폭 회로를 포함하는 아날로그 디지털 변환기.
  6. 제5항에 있어서,
    상기 제어 신호는,
    상기 기준 전압 조절 회로에 제공되는 제1 제어 신호와,
    상기 제2 리셋 회로의 인에이블 여부를 결정하는 제2 제어 신호를 포함하고,
    상기 제2 리셋 회로는 상기 제2 제어 신호에 의해 제어되고, 상기 제1 출력 노드와 그라운드를 연결하는 스위치를 포함하는 아날로그 디지털 변환기.
  7. 제5항에 있어서,
    상기 제어 신호는,
    상기 기준 전압 조절 회로에 제공되는 제1 제어 신호와,
    상기 제2 리셋 회로의 인에이블 여부를 결정하는 제2 제어 신호와,
    상기 제2 프리 앰프의 인에이블 여부를 결정하고, 상기 제2 제어 신호와 다른 제3 제어 신호를 포함하는 아날로그 디지털 변환기.
  8. 제1항에 있어서,
    상기 비교 신호는,
    상기 제1 프리 앰프와 상기 래치를 이용하여 생성된 제1 비교 신호와,
    상기 제2 프리 앰프와 상기 래치를 이용하여 생성된 제2 비교 신호를 포함하고,
    상기 제어 로직은, 입력 신호를 제1 비트와 제2 비트를 포함하는 디지털 신호로 변환하되, 상기 제1 비트의 비트 값은 상기 제1 비교 신호를 이용하여 결정하고, 상기 제2 비트의 비트 값은 상기 제2 비교 신호를 이용하여 결정하는 아날로그 디지털 변환기.
  9. 제8항에 있어서,
    상기 제1 비교 신호는 상기 제2 비교 신호보다 먼저 생성되고,
    상기 제1 크기는 상기 제2 크기보다 작은 아날로그 디지털 변환기.
  10. 제8항에 있어서,
    상기 제1 비교 신호는 상기 제2 비교 신호보다 먼저 생성되고,
    상기 제1 비교 신호는 상기 제2 프리 앰프를 이용하지 않고 생성되고,
    상기 제2 비교 신호는 상기 제1 및 제2 프리 앰프를 이용하여 생성되는 아날로그 디지털 변환기.
  11. 제8항에 있어서,
    상기 제1 비교 신호는 상기 제2 비교 신호보다 먼저 생성되고,
    상기 제1 비교 신호는 상기 제2 프리 앰프를 이용하지 않고 생성되고,
    상기 제2 비교 신호는 상기 제1 프리 앰프를 이용하지 않고 생성되는 아날로그 디지털 변환기.
  12. 제1항에 있어서,
    상기 입력 신호를 제공받고 이를 샘플링 및 홀드하여 상기 비교기에 제공하는 샘플 회로를 더 포함하고,
    상기 기준 신호 조절회로는, 상기 제어 신호에 따라 상기 기준 신호의 전압 레벨을 조절하는 아날로그 디지털 변환기.
  13. 제12항에 있어서,
    상기 아날로그 디지털 변환기는 SAR ADC(Successive Approximation Registor Analog to Digital Converter)를 포함하는 아날로그 디지털 변환기.
  14. 입력 신호와 기준 신호를 비교하여 제1 및 제2 비교 신호를 출력하는 비교기; 및
    상기 제1 비교 신호를 바탕으로 제1 비트 값을 결정하고, 상기 제2 비교 신호를 바탕으로 제2 비트 값을 결정하고, 상기 제1 비트 값과 상기 제2 비트 값을 바탕으로 상기 입력 신호에 대응하는 제3 비트 값을 결정하는 제어 로직을 포함하되,
    상기 비교기는,
    상기 입력 신호와 기준 신호의 차이를 제1 증폭하는 제1 프리 앰프와,
    상기 입력 신호와 기준 신호의 차이를 제2 증폭하는 제2 프리 앰프와,
    상기 제1 프리 앰프의 출력과 상기 제2 프리 앰프의 출력 중 적어도 하나를 이용하여 상기 제1 및 제2 비교 신호를 생성하는 래치를 포함하고,
    상기 제1 프리 앰프의 크기와 상기 제2 프리 앰프의 크기는 서로 다르고,
    상기 제어 로직은,
    상기 제1 프리 앰프와 제2 프리 앰프 중 상기 제1 프리 앰프를 이용하여 상기 제1 비교 신호가 생성되도록 상기 제1 및 제2 프리 앰프를 제어하고,
    상기 제1 프리 앰프와 제2 프리 앰프 중 상기 제2 프리 앰프를 이용하여 상기 제2 비교 신호가 생성되도록 상기 제1 및 제2 프리 앰프를 제어하는 아날로그 디지털 변환기.
  15. 제14항에 있어서,
    상기 제1 비교 신호는 상기 제2 비교 신호보다 먼저 출력되고,
    상기 제1 프리 앰프의 크기는 상기 제2 프리 앰프의 크기보다 작은 아날로그 디지털 변환기.
  16. 제15항에 있어서,
    상기 제어 로직은,
    상기 제2 프리 앰프를 이용하지 않고 상기 제1 프리 앰프를 이용하여 상기 제1 비교 신호가 생성되도록 상기 제1 및 제2 프리 앰프를 제어하고,
    상기 제1 및 제2 프리 앰프를 이용하여 상기 제2 비교 신호가 생성되도록 상기 제1 및 제2 프리 앰프를 제어하는 아날로그 디지털 변환기.
  17. 제15항에 있어서,
    상기 제어 로직은,
    상기 제2 프리 앰프를 이용하지 않고, 상기 제1 프리 앰프를 이용하여 상기 제1 비교 신호가 생성되도록 상기 제1 및 제2 프리 앰프를 제어하고,
    상기 제1 프리 앰프를 이용하지 않고, 상기 제2 프리 앰프를 이용하여 상기 제2 비교 신호가 생성되도록 상기 제1 및 제2 프리 앰프를 제어하는 아날로그 디지털 변환기.
  18. 입력 신호와 기준 신호를 비교하여 비교 신호를 출력하는 비교기;
    상기 비교 신호를 바탕으로 상기 기준 신호를 조절하는 제어 신호를 출력하고, 상기 비교 신호를 바탕으로 상기 입력 신호에 대응하는 디지털 신호를 결정하는 제어 로직; 및
    상기 제어 신호를 바탕으로 상기 기준 신호를 조절하는 기준 신호 조절 회로를 포함하되,
    상기 비교기는,
    제1 크기를 갖는 제1 트랜지스터를 이용하여 상기 입력 신호와 기준 신호의 차이를 제1 증폭하는 제1 프리 앰프와,
    상기 제1 크기와 다른 제2 크기를 갖는 제2 트랜지스터를 이용하여 상기 입력 신호와 기준 신호의 차이를 제2 증폭하는 제2 프리 앰프와,
    상기 제1 프리 앰프의 출력과 상기 제2 프리 앰프의 출력 중 적어도 하나를 이용하여 상기 비교 신호를 생성하는 래치를 포함하고,
    상기 래치는,
    상기 제1 프리 앰프의 출력을 제공받고, 제3 크기를 갖는 제3 트랜지스터를 이용하여 제1 및 제2 출력 노드를 리셋시키는 제1 리셋 회로와,
    상기 제2 프리 앰프의 출력을 제공받고, 상기 제3 크기와 다른 제4 크기를 갖는 제4 트랜지스터를 이용하여 상기 제1 및 제2 출력 노드를 리셋시키는 제2 리셋 회로와,
    상기 제1 프리 앰프의 출력과 상기 제2 프리 앰프의 출력 중 적어도 하나를 이용하여, 상기 제1 및 제2 출력 노드의 전압 레벨을 증폭시키는 증폭 회로를 포함하는 아날로그 디지털 변환기.
  19. 제18항에 있어서,
    상기 비교 신호는, 제1 비교 신호와 상기 제1 비교 신호보다 늦게 출력되는 제2 비교 신호를 포함하고,
    상기 비교기는,
    상기 제2 프리 앰프와 상기 래치의 제2 리셋 회로를 이용하지 않고, 상기 제1 프리 앰프와, 상기 래치의 제1 리셋 회로 및 증폭 회로를 이용하여 상기 제1 비교 신호를 출력하고,
    상기 제1 및 제2 프리 앰프와 상기 래치의 제1 및 제2 리셋 회로와 증폭 회로를 이용하여 상기 제2 비교 신호를 출력하고,
    상기 제1 크기는 상기 제2 크기보다 작고,
    상기 제3 크기는 상기 제4 크기보다 작은 아날로그 디지털 변환기.
  20. 제1 크기를 갖는 트랜지스터를 포함하는 제1 프리 앰프를 이용하여 입력 신호를 제1 기준 신호와 비교하여 제1 비교 신호를 출력하고,
    상기 제1 비교 신호를 바탕으로 제1 비트 값을 결정하고,
    상기 제1 크기와 다른 제2 크기를 갖는 트랜지스터를 포함하는 제2 프리 앰프를 이용하여 상기 입력 신호를 제2 기준 신호와 비교하여 제2 비교 신호를 출력하고,
    상기 제2 비교 신호를 바탕으로 제2 비트 값을 결정하고,
    상기 제1 비트 값과 상기 제2 비트 값에 미리 정한 연산을 수행하여 상기 입력 신호에 대응하는 제3 비트 값을 결정하는 것을 포함하는 아날로그 디지털 변환기의 아날로그 디지털 변환 방법.
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