KR101063872B1 - 아날로그 디지털 변환기용 저전력 저역입력 잡음 비교기 회로 - Google Patents

아날로그 디지털 변환기용 저전력 저역입력 잡음 비교기 회로 Download PDF

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Abstract

본 발명은 아날로그/디지털 변환기에 사용되는 비교기 회로에 관한 것으로서, 보다 상세하게는 신호 비교 동작에 사용되는 신호재생기법(signal regeneration)에 의해 신호의 입력단에서 발생되는 역입력(kick-back) 잡음을 현저히 감소시키고, 소모되는 전력을 효율적으로 감소시킬 수 있게 한 아날로그 디지털 변환기용 저전력 저역입력 잡음 비교기 회로에 관한 것이다.
변환기, 비교기, 신호재생기법, 역입력 잡음

Description

아날로그 디지털 변환기용 저전력 저역입력 잡음 비교기 회로{A LOW POWER LOW KICK-BACK NOISE COMPARATOR FOR ANALOG TO DIGITAL CONVERTERS}
본 발명은 아날로그/디지털 변환기에 사용되는 비교기 회로에 관한 것으로서, 보다 상세하게는 신호 비교 동작에 사용되는 신호재생기법(signal regeneration)에 의해 신호의 입력단에서 발생되는 역입력(kick-back) 잡음을 현저히 감소시키고, 소모되는 전력을 효율적으로 감소시킬 수 있게 한 아날로그 디지털 변환기용 저전력 저역입력 잡음 비교기 회로에 관한 것이다.
일반적으로 아날로그/디지털 변환기(analog-to-digital converter : ADC)는 시간에 따라 전기적으로 연속된 전압으로 표현되는 아날로그 신호를 전기적으로 이산적인 디지털 신호로 변환하여 출력하는 전자회로이다.
도 1은 일반적인 아날로그/디지털 변환기의 구성을 나타내는 블록 구성도이다.
도 1을 참조하면, 아날로그/디지털 변환기는 저항 기준전압 생성기(10)와, 선증폭단(20)과, 비교기(30), 및 디지털 코드 합성기(40,50)를 포함하여 구성된다. 이때, 상기 아날로그/디지털 변환기는 외부의 입력 아날로그 신호(A_IN)와 기준전 압(REFT, REFB)을 입력신호로 가지며, 변환된 디지털 출력(B-OUT[N-1:0])을 출력신호로 갖게 된다.
상기 저항 기준전압 생성기(REF.LAD)(10)는 기준전압을 저항분배기법을 사용하여 여러 단계의 미세 전압으로 나누는 저항열(Resistor string)로 구성되며, 상기 저항열 양단에 기준전압(REFT, REFB)이 각각 인가된다.
상기 선증폭단(PRE.AMP)(20)은 하나의 입력단자에 변환시키고자 하는 외부의 입력 아날로그 신호(A_IN)가 인가되고, 다른 하나의 입력단자에는 상기 저항 기준전압 생성기에서 생성된 기준전압이 인가되는 증폭기로 구성되며, 상기 기준전압들과 입력 아날로그 신호를 비교하여 신호를 증폭하게 된다.
상기 비교기(CMP)(30)는 상기 선증폭단 출력의 극성을 비교하여 선증폭단에서 출력되는 아날로그 신호를 디지털 신호로 바꾸어주는 동작을 수행하도록, 상기 선증폭단의 출력단자에 연결되어 구성된다.
상기 디지털 코드 합성기(DIG.ENCODER)는 상기 비교기의 출력 신호를 최종 변화된 디지털 출력으로 바꾸어 임의의 N비트(N은 1보다 큰 자연수) 디지털 신호로 출력(B_OUT)하는 래치(LATCH)(40)와 인코더(ENCODER)로 구성된다.
이러한 아날로그/디지털 변환기에서 비교기(CMP)(30)는 아날로그 신호를 디지털 신호로 바꾸어 주는 핵심 회로로서, 비교기의 성능에 따라 아날로그/디지털 변환기 전체의 해상력, 속도, 전력 소모 등 여러 성능 지수가 결정된다.
도 2는 종래의 신호재생기법을 이용하는 비교기 회로의 구성도이다.
도 2를 참조하면, 상기 비교기 회로는 입력단(60)과, 신호 재생단(70)을 포 함하여 구성되며, 상기 신호 재생단에서 변환된 디지털 신호는 래치(SR LATCH)(80)를 통하여 상기 디지털 코드 합성기로 출력(OUT)된다.
상기 입력단(Input Stage)(60)은 상기 선증폭단에서 증폭되어 출력되는 입력신호(INP, INN)가 게이트단자에 각각 인가되고, 일 단자는 신호 재생단에 구비된 신호 재생 노드에 직접 연결되며, 다른 일 단자는 서로 공통으로 연결된 두 개의 전달 트랜지스터(MNI0, MNI1)와, 바이어스 전압(BIAS)이 게이트단자에 인가되고, 일 단자는 상기 두 개의 트랜지스터의 공통 연결 단자에 연결되며, 다른 일 단자는 접지전원에 연결된 바이어스 트랜지스터를 포함하여 구성된다.
상기 신호 재생단(Regeneration Stage)(70)은 상기 입력단에 구비된 두 전달 트랜지스터(MNI0, MNI1) 각각의 일 단자로부터 입력신호(INP, INN)를 전달받는 신호재생노드(a, b)가 상기 입력단에 직접 연결되고, 상기 신호재생노드(a, b) 각각에 일 단자가 연결된 두 개의 피모스(PMOS) 트랜지스터(MP0, MP1)와, 상기 두 입력신호의 차이를 디지털 신호로 변환하여 출력하는 출력노드(R, S) 각각에 일 단자가 연결된 두 개의 엔모스(NMOS) 트랜지스터(MN0, MN1)를 포함하여 구성된다.
이때, 상기 두 개의 피모스 트랜지스터(MP0, MP1)는 일 단자가 상기 신호재생노드(a, b)에 연결되고, 각 트랜지스터의 게이트 단자와 다른 트랜지스터의 일 단자가 상호 교차 연결되며, 상기 두 개의 엔모스 트랜지스터(MN0,MN1)는 일 단자가 상기 출력노드(R, S)에 연결되고, 각 트랜지스터의 게이트 단자와 다른 트랜지스터의 일 단자가 상호 교차 연결된 크로스 커플드 인버터(cross-coupled inverter)로 구성된다.
또한, 상기 신호 재생단(70)은 게이트 단자에 클럭신호(CLK)가 인가되고, 소스와 드레인으로 이루어진 양 단자는 상기 신호재생노드(a, b)에 각각 연결되어 상기 입력신호(INP, INN)가 인가되는 피모스 트랜지스터를 더 포함하여 구성된다.
또한, 상기 클럭신호(CLK)와 상보적인 논리값을 나타내는 상보적 클럭신호(CLKB)가 게이트 단자에 인가되고 상기 신호재생노드(a, b)가 일 단자에 연결되며 출력노드(S, R)가 다른 일 단자에 연결된 두 개의 트랜지스터들과, 상기 상보적 클락 신호(CLKB)가 게이트 단자에 인가되고 소스와 드레인으로 이루어진 양 단자가 상기 출력노드(R, S)에 각각 연결된 엔모스 트랜지스터를 더 포함하여 구성된다.
상기 신호재생기법(signal regeneration)은 보다 빠른 신호의 비교 동작을 구현하기 위해 상기 상보적 클럭신호(CLKB)가 논리 로우(LOGIC-0)인 시간 동안 이루어지는 상기 크로스 커플드 인버터에서의 포지티브 피드백(positive feedback) 동작에 의하여 작은 입력 신호의 차이를 빠르게 디지털 신호로 변환시키게 된다.
그러나, 이러한 신호재생기법을 이용할 경우에는 빠른 신호 판별 능력으로 비교기의 빠른 동작속도는 달성할 수 있으나 신호재생단에서 큰 전압 신호를 생성하기 위해서는 많은 전력을 소모하게 되는 문제점이 있었다.
또한, 종래의 신호재생기법을 이용하는 비교기 회로는 상기 입력단(Input Stage)(60)이 신호재생노드(a, b)에 직접 연결되어 있기 때문에 신호 재생과정 중 상기 신호 재생단(Regeneration Stage)(70)에서 상기 입력단(60)으로 많은 전류가 유입되므로 전력 소모가 크게 되는 문제점이 있었다.
또한, 이와 같이 상기 입력단(60)이 신호 재생단(70)의 신호재생노드(a, b) 에 직접 연결된 경우에는 상기 신호재생노드에서의 큰 전압변화가 상기 입력단에 구비된 두 개의 전달 트랜지스터(MNI0, MNI1)의 게이트와 드레인 단자 사이에 있는 기생 커패시터에 의해 비교기의 입력(INP, INN)으로 전달되어 비교기 입력단의 신호를 왜곡하게 되는 역입력 잡음(kick-back noise)을 야기하므로 아날로그/디지털 변환기의 성능 저하를 야기하게 되는 문제점이 있었다.
이와 같이, 종래의 신호재생기법을 이용하는 비교기는 빠른 비교 동작은 가능하지만 높은 전력 소모와 큰 역입력 잡음으로 인하여, 신호재생기법이 적용된 비교기를 사용한 아날로그/디지털 변환기의 사용 영역을 전력 소모를 고려하지 않아도 되는 고속 동작 회로에의 적용만으로 제약하는 문제점이 있었다.
따라서, 고속 아날로그/디지털 변환기를 보다 넓은 응용 분야에 이용하기 위해서는 낮은 전력 소모를 가지면서 낮은 역입력 잡음 특성을 갖는 비교기가 요청되고 있다.
본 발명이 해결하고자 하는 기술적 과제는, 아날로그/디지털 변환기에 사용되는 신호재생기법이 적용된 비교기 회로에서, 신호재생기법에 의해 발생하는 전력 소모를 줄이고, 신호재생노드에서 입력단으로 전달되는 역입력 잡음을 최소화할 수 있게 한 아날로그/디지털 변환기용 저전력 저역입력 잡음 비교기 회로를 제공함에 있다.
상기 과제를 이루기 위한 아날로그/디지털 변환기용 저전력 저역입력 잡음 비교기 회로는, 차동 입력신호(INP, INN)가 게이트 단자에 인가되는 입력 트랜지스터와 바이어스 전압이 게이트 단자에 인가되는 바이어스 트랜지스터를 구비하는 차동 입력 쌍과, 상기 차동 입력 쌍과 연결되어 커런트 미러의 일측을 형성하는 피모스(PMOS) 다이오드 로드로 이루어진 입력단; 상기 커런트 미러의 타측을 형성하는 피모스(PMOS) 전류원과, 상기 피모스 전류원에 일단이 연결되고 두 인버터의 입출력을 서로 연결하여 이루어진 신호 재생 회로와, 일 단자가 상기 신호 재생 회로의 다른 일단에 연결되고 다른 일 단자가 접지전원에 연결된 두 개의 엔모스(NMOS) 스위치를 구비하는 신호 재생단; 및 상기 신호 재생단의 출력인 제1 및 제2신호재생노드의 출력신호를 입력받는 입력부와, 상기 입력부에 인가되는 신호를 판별하여 논리신호를 생성한 후 래치로 전달하는 제1 및 제2트랜스미션 게이트를 구비하는 판별단을 포함하여 구성되는 것을 특징으로 한다.
본 발명에 따른 아날로그/디지털 변환기용 저전력 저역입력 잡음 비교기 회로는 입력단과 신호 재생단과 판별단의 3단 구조로 구성되며, 입력단에 신호 증폭 기능을 구비함으로써 선증폭단을 사용하지 않고도 동일한 증폭성능을 달성할 수 있는 장점이 있다.
또한, 본 발명은 제어신호인 클럭신호가 논리 하이인 동안에만 신호 재생단이 활성화되고, 상보적 클럭신호가 논리 하이인 동안에만 판별단이 활성화되게 함으로써 전력 소모를 줄이며, 입력단과 신호 재생단을 커런트 미러 구조에 의해 간 접적으로 연결함으로써 신호재생노드에서 입력단으로 유기되는 역입력 잡음을 현저하게 감소시킬 수 있는 장점이 있다.
이하에서는 본 발명의 구체적인 실시예를 도면을 참조하여 상세히 설명하도록 한다.
도 3은 본 발명에 따른 아날로그/디지털 변환기용 저전력 저역입력 잡음 비교기 회로의 구성도이다.
도 3을 참조하면, 본 발명에 따른 아날로그/디지털 변환기용 저전력 저역입력 잡음 비교기 회로는 입력단(100)과, 신호 재생단(200)과, 판별단(300)를 포함하는 3단 구조로 이루어지며, 상기 판별단에서 판별된 값을 출력하는 래치(400)를 포함하여 구성된다.
상기 입력단(Input Stage)(100)은 차동 입력 쌍(input differential pair)과, 피모스(PMOS) 다이오드 로드로 이루어진 간단한 구조의 차동신호 증폭기로 구성된다.
상기 차동 입력 쌍은 입력신호(INP, INN)가 인가되는 입력 트랜지스터와, 바이어스 트랜지스터를 포함하여 구성되며, 상기 피모스 다이오드 로드는 신호 재생단에 구비된 피모스(PMOS) 전류원과 커런트 미러(current mirror)를 이루도록 구성된다.
상기 입력 트랜지스터는 입력신호(INP, INN)가 게이트 단자에 각각 인가되고, 일 단자는 신호 재생단과 커런트 미러(current mirror)를 이루는 상기 피모스 다이오드 로드의 일 단자에 각각 연결되며, 다른 일 단자는 상호간에 연결된 공통단자를 이루면서 바이어스 트랜지스터의 일 단자에 연결되는 제1 및 제2입력 트랜지스터로 구성된다. 또한, 상기 바이어스 트랜지스터는 게이트 단자에 바이어스 전압(BIAS)이 인가되고, 일 단자는 상기 제1 및 제2입력 트랜지스터의 공통단자에 연결되며, 다른 일 단자는 접지전원에 연결되어 구성된다.
상기 피모스 다이오드 로드는 일 단자가 자신의 게이트 단자와 연결되어 상기 제1 및 제2입력 트랜지스터의 일 단자에 각각 연결되며, 다른 일 단자는 공급전원에 연결되고, 상기 게이트 단자는 신호 재생단의 피모스 전류원(MPM3, MPM2)의 게이트 단자에 각각 연결되어 커런트 미러의 일측을 형성하는 제1 및 제2피모스 트랜지스터(MPM0, MPM1)를 포함하여 구성된다.
상기 신호 재생단(Regeneration Stage)(200)은 상기 피모스 다이오드 로드에 연결되어 커런트 미러를 형성하는 피모스(PMOS) 전류원과, 상기 피모스 전류원에 일단이 연결되고 두 인버터의 입출력을 서로 연결하여 이루어진 신호 재생 회로와, 상기 신호 재생 회로에 일 단자가 연결되고 다른 일 단자가 접지전원에 연결된 두 개의 엔모스(NMOS) 스위치를 포함하여 구성된다.
상기 피모스 전류원은 게이트 단자가 커런트 미러를 이루는 상기 제2피모스 트랜지스터(MPM1)의 게이트 단자에 연결되고 일 단자가 상기 신호 재생 회로를 이루는 제1재생 트랜지스터(MPR0)의 일 단자에 연결되며 다른 일 단자가 상기 공급전원에 연결된 제1피모스 전류원(MPM2)과, 게이트 단자가 커런트 미러를 이루는 상기 제1피모스 트랜지스터(MPM0)의 게이트 단자에 연결되고 일 단자가 상기 신호 재생 회로를 이루는 제2재생 트랜지스터(MPR1)의 일 단자에 연결되며 다른 일 단자가 상기 공급전원에 연결된 제2피모스 전류원(MPM3)을 포함하여 구성된다.
이와 같이 상기 입력단의 피모스 다이오드 로드(MPM0, MPM1)와 상기 신호 재생단의 피모스 전류원(MPM2, MPM3)이 커런트 미러를 형성하도록 구성됨으로써, 상기 제1입력 트랜지스터로 입력된 입력신호(INP)는 상기 제1피모스 트랜지스터(MPM0)를 거쳐 상기 제2피모스 전류원(MPM3)으로 전달되어 신호 재생 회로에 인가되고, 상기 제2입력 트랜지스터로 입력된 입력신호(INN)는 상기 제2피모스 트랜지스터(MPM1)를 거쳐 상기 제1피모스 전류원(MPM2)으로 전달되어 신호 재생 회로에 인가된다.
상기 신호 재생 회로는 게이트 단자에 재생 동작을 제어하는 제어신호(CLKB)가 인가되고 일 단자와 다른 일 단자가 재생 트랜지스터에 각각 연결되어 있는 재생제어 트랜지스터와, 상기 커런트 미러 구조에 의해 상기 입력단에서 간접적으로 전달되는 입력신호를 재생하는 재생 트랜지스터(MPR0, MPR1, MNR0, MNR1)를 포함하여 구성된다.
이때, 상기 재생 트랜지스터는 일 단자가 상기 제1피모스 전류원(MPM2)의 일 단자에 연결되고 다른 일 단자가 제1신호재생노드(A)에 연결된 제1재생 트랜지스터(MPR0)와, 일 단자가 상기 제2피모스 전류원(MPM3)의 일 단자에 연결되고 다른 일 단자가 제2신호재생노드(B)에 연결된 제2재생 트랜지스터(MPR1)와, 일 단자가 상기 제1신호재생노드(A)에 연결되고 다른 일 단자가 제1엔모스 스위치에 연결된 제3재생 트랜지스터(MNR0)와, 일 단자가 상기 제2신호재생노드(B)에 연결되고 다른 일 단자가 제2엔모스 스위치에 연결된 제4재생 트랜지스터(MNR1)를 포함하여 구성된다.
이때, 상기 제1 및 제3재생 트랜지스터(MPR0, MNR0)의 각 게이트 단자에는 상기 재생제어 트랜지스터의 일 단자가 공통으로 연결되고, 상기 제2 및 제4재생 트랜지스터(MPR1, MNR1)의 각 게이트 단자에는 상기 재생제어 트랜지스터의 다른 일 단자가 공통으로 연결된다.
또한, 상기 제1재생 트랜지스터(MPR0)의 게이트 단자는 상기 제2재생 트랜지스터(MPR1)의 일 단자에서 상기 제2신호재생노드(B)에 연결되며, 상기 제2재생 트랜지스터(MPR1)의 게이트 단자는 상기 제1재생 트랜지스터(MPR0)의 일 단자에서 상기 제1신호재생노드(A)에 연결된다.
상기 엔모스 스위치는 일 단자가 상기 제3재생 트랜지스터(MNR0)의 다른 일 단자에 연결되고 다른 일 단자가 접지전원에 연결된 제1엔모스 스위치와, 일 단자가 상기 제4재생 트랜지스터(MNR1)의 다른 일 단자에 연결되고 다른 일 단자가 접지전원에 연결된 제2엔모스 스위치를 포함하여 구성된다. 이때, 상기 제1 및 제2엔모스 스위치의 게이트 단자는 상호 연결되어 있으며 제어신호(CLKB)가 인가되어 그 동작을 제어하도록 구성된다.
상기 판별단은 상기 신호 재생단의 출력인 상기 제1 및 제2신호재생노드(A, B)의 값을 판별하여 논리신호(SB, RB)를 생성한 후 래치에 전달하는 판별 증폭기(sens-amplifier)로 구성된다.
상기 판별 증폭기는 상기 신호 재생단에서 재생되어 전송되는 신호재생노 드(A, B)의 출력신호를 입력받는 입력부와, 상기 입력부에 인가되는 신호를 판별하여 논리 신호를 생성하는 제1트랜스미션 게이트와 제2트랜스미션 게이트를 포함하여 구성된다.
이때, 상기 입력부는 게이트 단자에 상기 제1 및 제2신호재생노드(A,B)의 출력 값이 각각 입력되고, 일 단자가 트랜지스터를 통하여 상기 제1 및 제2트랜스미션 게이트에 연결되며, 다른 일 단자는 제어신호(CLK)에 의해 제어되는 트랜지스터를 통하여 접지전원에 연결된다.
상기 제1트랜스미션 게이트는 게이트 단자에 제어신호(CLK)가 인가되고, 일 단자가 상호 연결되며, 다른 일 단자가 공급전원에 연결된 2개의 트랜지스터로 구성되고, 상기 두 트랜지스터의 일 단자가 상호 연결된 곳에서의 출력신호(SB)가 래치(SR Latch)로 전송된다. 또한, 상기 제2트랜스미션 게이트는 게이트 단자에 제어신호(CLK)가 인가되고, 일 단자가 상호 연결되며, 다른 일 단자가 공급전원에 연결된 2개의 트랜지스터로 구성되고, 상기 두 트랜지스터의 일 단자가 상호 연결된 곳에서의 출력신호(RB)가 래치(SR Latch)로 전송된다.
상기 래치(SR Latch)는 상기 판별단의 출력신호(SB, RB)를 입력받아, 판별 결과에 따라 상기 신호 재생단으로 전달된 아날로그 입력신호(INP, INN)를 디지털 신호로 변환하여 출력(OUT)하도록 구성된다.
이와 같이 구성된 본 발명에 따른 아날로그/디지털 변환기용 저전력 저역입력 잡음 비교기 회로는 다음과 같은 순서로 동작하게 된다.
먼저, 상기 입력단(100)은 제어신호인 클럭신호(CLK, CLKB)에 관계없이 항상 상기 바이어스 트랜지스터로 공급되는 바이어스 전압(BIAS)에 의해 전류를 소모하면서 상기 제1 및 제2입력 트랜지스터로 입력되는 차동 입력신호(INP, INN)를 증폭하여 신호 재생단(200)으로 전달하게 된다.
이때, 상기 입력단(100)과 신호 재생단(200)은 커런트 미러(current mirror)로 연결되어 있으므로, 상기 입력단에서 신호 재생단으로 차동 입력신호의 전달은 전압이 아닌 전류로 이루어지게 된다.
또한, 상기 판별단(300)은 제어신호인 클럭신호(CLK)에 의해 그 동작이 제어되면서, 상기 클럭신호(CLK)가 논리 하이상태(논리 1)인 시간 동안만 전력을 소모하여 동작하고, 상기 제어신호인 클럭신호(CLK)가 논리 로우상태(논리-0)인 시간 동안에는 전력을 소모하지 않게 된다. 이에 반하여, 상기 신호 재생단은 상기 클럭신호(CLK)와는 상보적인 상보적 클럭신호(CLKB)에 의해 그 동작이 제어되면서, 상기 상보적 클럭신호(CLKB)가 논리 하이상태(논리 1)인 시간 동안만 전력을 소모하여 동작하고, 상기 상보적 클럭신호(CLKB)가 논리 로우상태(논리-0)인 시간 동안에는 전력을 소모하지 않게 된다.
그에 따라, 상기 신호 재생단은 상보적 클럭신호(CLKB)가 논리 로우인 시간동안 상기 상보적 클럭신호(CLKB)가 게이트 단자로 인가되는 제1 및 제2엔모스 스위치의 연결이 끊어진 상태가 되므로 상기 신호 재생단에서의 전력 소모가 0이 된다. 그리고 상기 상보적인 제어신호(CLKB)가 논리 하이 상태로 되면, 상기 상보적 클럭신호(CLKB)가 게이트 단자로 인가되는 상기 제1 및 제2엔모스 스위치가 도통되면서 접지전원과 신호재생회로를 연결하게 되므로, 상기 신호 재생단에서 전력을 소모하며 상기 입력단에서 전달된 차동 입력신호를 재생하게 된다.
상기 차동 입력신호는 상기 입력단(100)에서 커런트 미러(MPM0, MPM1, MPM2, MPM3)를 통하여 신호 재생단으로 전달된다. 즉, 상기 입력단의 제1입력 트랜지스터와 제2입력 트랜지스터로 입력된 차동 입력신호(INP, INN)에 의하여 제1 및 제2피모스 트랜지스터(MPM0, MPM1)에서 흐르는 전류에 따라 상기 신호 재생단의 제2 및 제1피모스 전류원에서 신호 재생 회로로 공급되는 전류량이 결정된다. 그에 따라 상기 제1 및 제2피모스 전류원(MPM2, MPM3)에서 공급되는 전류량에 의해 상기 신호 재생 회로가 동작하여 상기 입력단에서 전달된 신호를 재생하고 증폭한 후 출력하게 된다. 상기 신호 재생 회로에서 재생된 신호는 상기 신호 재생단의 신호재생노드(A, B)에 각각 나타나게 된다.
이때, 도 3에 도시된 바와 같이, 상기 신호 재생단에 구비된 제1 및 제2피모스 전류원(MPM2, MPM3)은 상기 신호 재생 회로에 구비된 두 개의 피모스 트랜지스터, 즉 제1 및 제2재생 트랜지스터(MPR0, MPR1)를 통하여 상기 신호재생노드(A, B)에 간접적으로 연결되어 있다.
이와 같이 상기 신호 재생단이 제1 및 제2재생 트랜지스터(MPR0, MPR1)를 통하여 입력단에 간접적으로 연결됨으로써, 신호 재생과정 중 상기 신호재생노드(A, B)에서 발생하는 큰 전압이 상기 커런트 미러와 신호 재생 회로의 연결노드로 전달되는 것을 방지하게 되며, 그에 따라 상기 신호재생노드에서 재생된 전압이 입력단으로 전달되어 역입력 잡음(kick-back noise)이 되는 것을 방지할 수 있게 된다.
또한, 두 개의 인버터로 구성된 상기 신호 재생 회로는 상보적 클럭신 호(CLKB)가 논리 하이가 된 이후에 신호 재생이 완료될 때까지 아주 짧은 시간 동안만 전력을 소모하게 되므로 상기 신호 재생단에서의 전력 소모를 크게 감소시킬 수 있게 된다.
그리고, 상기 판별단은 클럭신호(CLK)가 논리 하이(논리 1)인 시간 동안만 전력을 소모하여 상기 신호 재생단에서 재생된 전압 신호를 변환하고자 하는 논리 신호로 판별하게 된다. 따라서, 상기 판별단에서도 상기 클럭신호(CLK)가 논리 로우(논리 0)인 시간 동안은 전력을 소모하지 않고, 상기 클럭신호(CLK)가 논리 하이(논리 1)인 시간 동안에만 상기 신호 재생단에서 전달되는 입력신호를 논리 신호로 판별하여 짧은 시간 동안만 전력을 소모함으로써 판별단에서의 전력 소모도 크게 감소시킬 수 있게 된다.
이와 같이, 본 발명에 따른 아날로그/디지털 변환기용 저전력 저역입력 잡음 비교기 회로는 상기 입력단에서 바이어스 전압에 의해 공급되는 직류(DC) 전력과, 상기 신호 재생단과 판별단에서 소모되는 작은 교류(AC) 전력만을 소모하기 때문에, 상기 입력단에서의 직류(DC) 전력 소모가 전체 비교기 회로의 전력 소모 대부분을 차지하게 된다.
따라서, 상기 입력단에서의 전력 소모를 줄일 경우 전체 비교기 회로의 전력 소모를 줄일 수 있게 되는데, 상기 입력단은 간단한 형태의 차동 신호 증폭기로서 바이어스 전압을 낮추는 것으로 입력단에서 소모되는 전력을 쉽게 줄일 수 있기 때문에, 전체 회로의 전력 소모는 추가적인 장치나 방법을 이용하지 않고 입력단에서의 전력 소모를 낮춤으로써 구현될 수 있게 된다.
도 4는 본 발명에 따른 저전력 저역입력 잡음 비교기 회로를 이용한 아날로그/디지털 변환기의 구성도이다.
도 4를 참조하면, 본 발명에 따른 저전력 저역입력 잡음 비교기 회로를 이용한 아날로그/디지털 변환기는 양단에 인가되는 기준전압(REFT, REFB)을 여러 단계의 미세 전압으로 나누는 저항열로 이루어진 저항 기준전압 생성기(510)와, 변환하고자 하는 외부의 입력 아날로그 신호(A_IN)와 상기 저항 기준전압 생성기(510)의 출력을 각각 정(+)입력과 부(-)입력으로 하여 버퍼링하는 입력 버퍼(Input Buffer)(520)와, 상기 입력 버퍼의 출력단에 연결되어 버퍼링된 신호가 비교기로 샘플링되어 출력되는 것을 제어하는 스위치와 커패시터로 이루어진 트랙 및 홀드부(track/hold)(610)와, 상기 트랙 및 홀드부에서 샘플링되어 출력되는 신호를 디지털 신호로 변환하도록 3단 구조로 이루어진 비교기(620), 및 상기 비교기에서 출력되는 디지털 신호를 최종 변환하여 출력(B[4:0])하는 래치(LATCH)(630)와 디지털 코드 합성기(ENC.)(640)를 포함하여 구성된다.
이와 같이 구성된 아날로그/디지털 변환기 회로는 상기 저항 기준전압 생성기(510)와 입력 버퍼(520)에서 아날로그 입력 신호(A_IN)와 기준전압(REFT, REFB)을 비교하고 증폭하여 31개의 아날로그 신호를 만들게 된다. 이때, 도 4에서는 5비트의 디지털 출력(B[4:0])을 생성하는 것을 예시하므로 31개의 아날로그 신호를 생성하지만, 이러한 아날로그 신호의 개수가 최종적으로 생성하고자 하는 디지털 신호의 비트 수에 따라 변경될 수 있음은 물론이다.
이렇게 만들어진 아날로그 신호들은 상기 입력 버퍼(520)의 출력단에 연결된 트랙 및 홀드부(610)에 의해 샘플링되어 출력된다. 샘플링된 신호는 입력단(100)과 신호 재생단(200)과 판별단(300)이 3단 구조로 이루어진 비교기(620)에서 디지털 신호로 변환되고, 상기 비교기(620)에서 변환된 31개의 디지털 신호는 래치(630)를 통하여 상기 디지털 코드 합성기(640)로 전달된다. 상기 디지털 코드 합성기(640)에서는 종래와 마찬가지로 상기 래치의 출력을 수신하여 최종적으로 5비트(bit)의 바이너리(binary) 코드로 변환하여 출력하게 된다.
도 5는 도 4에 도시된 아날로그/디지털 변환기를 이용한 모의실험 결과를 나타내는 그래프이다. 도 5를 참조하면, 선형적으로 증가하는 아날로그 입력 신호를 이용하여 모의실험한 결과, 역입력 잡음이 감소되며 저전압 조건에서도 디지털 출력 신호가 아날로그 신호에 대응하여 선형적으로 증가하여 출력되므로, 아날로그/디지털 변환기가 정상적으로 동작하게 됨을 확인할 수 있다.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
도 1은 일반적인 아날로그/디지털 변환기의 구성을 나타내는 블록 구성도.
도 2는 종래의 신호재생기법을 이용하는 비교기 회로의 구성도.
도 3은 본 발명에 따른 아날로그/디지털 변환기용 저전력 저역입력 잡음 비교기 회로의 구성도.
도 4는 본 발명에 따른 저전력 저역입력 잡음 비교기 회로를 이용한 아날로그/디지털 변환기의 구성도.
도 5는 도 4에 도시된 아날로그/디지털 변환기를 이용한 모의실험 결과를 나타내는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
100 - 입력단 200 - 신호 재생단
300 - 판별단 400 - 래치
510 - 저항 기준전압 생성기 520 - 입력 버퍼
610 - 트랙 및 홀드부 620 - 비교기
630 - 래치 640 - 디지털 코드 합성기

Claims (10)

  1. 차동 입력신호(INP, INN)가 게이트 단자에 인가되는 입력 트랜지스터와 바이어스 전압이 게이트 단자에 인가되는 바이어스 트랜지스터를 구비하는 차동 입력 쌍과, 상기 차동 입력 쌍과 연결되어 커런트 미러의 일측을 형성하는 피모스(PMOS) 다이오드 로드로 이루어진 입력단;
    상기 커런트 미러의 타측을 형성하는 피모스(PMOS) 전류원과, 상기 피모스 전류원에 일단이 연결되고 두 인버터의 입출력을 서로 연결하여 이루어진 신호 재생 회로와, 일 단자가 상기 신호 재생 회로의 다른 일 단에 연결되고 다른 일 단자가 접지전원에 연결된 두 개의 엔모스(NMOS) 스위치를 구비하는 신호 재생단; 및
    상기 신호 재생단의 출력인 제1 및 제2신호재생노드의 출력신호를 입력받는 입력부와, 상기 입력부에 인가되는 신호를 판별하여 논리신호를 생성한 후 래치로 전달하는 제1 및 제2트랜스미션 게이트를 구비하는 판별단을 포함하여 구성되는 것을 특징으로 하는 아날로그 디지털 변환기용 저전력 저역입력 잡음 비교기 회로.
  2. 제1항에 있어서,
    상기 입력 트랜지스터는 일 단자가 상기 피모스 다이오드 로드의 일 단자에 각각 연결되고, 다른 일 단자는 상호 연결된 공통단자를 이루면서 상기 바이어스 트랜지스터의 일 단자에 연결되는 제1 및 제2입력 트랜지스터로 구성되며;
    상기 피모스 다이오드 로드는 일 단자가 자신의 게이트 단자와 연결되어 상기 제1 및 제2입력 트랜지스터의 일 단자에 각각 연결되며, 다른 일 단자는 공급전원에 연결되고, 상기 게이트 단자는 신호 재생단의 피모스 전류원(MPM3, MPM2)의 게이트 단자에 각각 연결되어 커런트 미러의 일측을 형성하는 제1 및 제2피모스 트랜지스터(MPM0, MPM1)를 포함하여 구성되는 것을 특징으로 하는 아날로그 디지털 변환기용 저전력 저역입력 잡음 비교기 회로.
  3. 제2항에 있어서,
    상기 피모스 전류원은,
    게이트 단자가 상기 제2피모스 트랜지스터(MPM1)의 게이트 단자에 연결되고, 일 단자가 상기 신호 재생 회로를 이루는 제1재생 트랜지스터(MPR0)의 일 단자에 연결되며, 다른 일 단자가 상기 공급전원에 연결된 제1피모스 전류원(MPM2); 및
    게이트 단자가 상기 제1피모스 트랜지스터(MPM0)의 게이트 단자에 연결되고, 일 단자가 상기 신호 재생 회로를 이루는 제2재생 트랜지스터(MPR1)의 일 단자에 연결되며, 다른 일 단자가 상기 공급전원에 연결된 제2피모스 전류원(MPM3)을 포함하여 구성되는 것을 특징으로 하는 아날로그 디지털 변환기용 저전력 저역입력 잡음 비교기 회로.
  4. 제3항에 있어서,
    상기 신호 재생 회로는,
    게이트 단자에 재생 동작을 제어하는 제어신호인 상보적 클럭신호(CLKB)가 인가되고, 일 단자와 다른 일 단자가 재생 트랜지스터에 각각 연결되어 있는 재생제어 트랜지스터; 및
    상기 제1 및 제2피모스 트랜지스터를 통하여 전달된 입력신호를 재생하여 신호재생노드의 출력 값으로 출력하는 재생 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 아날로그 디지털 변환기용 저전력 저역입력 잡음 비교기 회로.
  5. 제4항에 있어서,
    상기 재생 트랜지스터는,
    일 단자가 상기 제1피모스 전류원(MPM2)의 일 단자에 연결되고, 다른 일 단자가 제1신호재생노드(A)에 연결된 제1재생 트랜지스터(MPR0);
    일 단자가 상기 제2피모스 전류원(MPM3)의 일 단자에 연결되고, 다른 일 단자가 제2신호재생노드(B)에 연결된 제2재생 트랜지스터(MPR1);
    일 단자가 상기 제1신호재생노드(A)에 연결되고, 다른 일 단자가 제1엔모스 스위치에 연결된 제3재생 트랜지스터(MNR0); 및
    일 단자가 상기 제2신호재생노드(B)에 연결되고, 다른 일 단자가 제2엔모스 스위치에 연결된 제4재생 트랜지스터(MNR1)를 포함하여 구성되는 것을 특징으로 하는 아날로그 디지털 변환기용 저전력 저역입력 잡음 비교기 회로.
  6. 제5항에 있어서,
    상기 제1 및 제3재생 트랜지스터(MPR0, MNR0)의 각 게이트 단자에는 상기 재생제어 트랜지스터의 일 단자가 공통으로 연결되고, 상기 제2 및 제4재생 트랜지스터(MPR1, MNR1)의 각 게이트 단자에는 상기 재생제어 트랜지스터의 다른 일 단자가 공통으로 연결되며;
    상기 제1재생 트랜지스터(MPR0)의 게이트 단자는 상기 제2재생 트랜지스터(MPR1)의 일 단자에서 상기 제2신호재생노드(B)에 연결되고, 상기 제2재생 트랜지스터(MPR1)의 게이트 단자는 상기 제1재생 트랜지스터(MPR0)의 일 단자에서 상기 제1신호재생노드(A)에 연결되는 것을 특징으로 하는 아날로그 디지털 변환기용 저전력 저역입력 잡음 비교기 회로.
  7. 제5항에 있어서,
    상기 엔모스 스위치는,
    일 단자가 상기 제3재생 트랜지스터(MNR0)의 다른 일 단자에 연결되고, 다른 일 단자가 접지전원에 연결된 제1엔모스 스위치; 및
    일 단자가 상기 제4재생 트랜지스터(MNR1)의 다른 일 단자에 연결되고, 다른 일 단자가 접지전원에 연결된 제2엔모스 스위치를 포함하여 구성되며;
    상기 제1 및 제2엔모스 스위치의 게이트 단자는 상호 연결되어 있고, 제어신호인 상보적 클럭신호(CLKB)가 인가되어 그 동작을 제어하도록 구성되는 것을 특징으로 하는 아날로그 디지털 변환기용 저전력 저역입력 잡음 비교기 회로.
  8. 제4항 내지 제7항 중 어느 한 항에 있어서,
    상기 신호 재생단은 상보적 클럭신호(CLKB)가 논리 하이인 시간 동안만 활성화되어 전력을 소모하며 입력신호를 재생하도록 구성되는 것을 특징으로 하는 아날로그 디지털 변환기용 저전력 저역입력 잡음 비교기 회로.
  9. 제8항에 있어서,
    상기 입력부는 게이트 단자에 상기 제1 및 제2신호재생노드(A,B)의 출력 값이 각각 입력되고, 일 단자가 트랜지스터를 통하여 상기 제1 및 제2트랜스미션 게이트에 연결되며, 다른 일 단자는 제어신호인 클럭신호(CLK)에 의해 제어되는 트랜지스터를 통하여 접지전원에 연결되며;
    상기 제1트랜스미션 게이트는 게이트 단자에 제어신호인 클럭신호(CLK)가 인가되고, 일 단자가 상호 연결되며, 다른 일 단자가 공급전원에 연결된 2개의 트랜지스터로 이루어지고, 상기 두 트랜지스터의 일 단자가 상호 연결된 곳에서의 출력신호(SB)를 래치로 전송하도록 구성되며;
    상기 제2트랜스미션 게이트는 게이트 단자에 제어신호인 클럭신호(CLK)가 인가되고, 일 단자가 상호 연결되며, 다른 일 단자가 공급전원에 연결된 2개의 트랜지스터로 이루어지고, 상기 두 트랜지스터의 일 단자가 상호 연결된 곳에서의 출력신호(RB)를 래치로 전송하도록 구성되는 것을 특징으로 하는 아날로그 디지털 변환기용 저전력 저역입력 잡음 비교기 회로.
  10. 제9항에 있어서,
    상기 판별단은 상기 제어신호인 클럭신호(CLK)가 논리 하이인 시간 동안만 활성화되어 전력을 소모하며 상기 신호 재생단에서 전송되는 신호를 판별하여 논리 신호로 변환하도록 구성되는 것을 특징으로 하는 아날로그 디지털 변환기용 저전력 저역입력 잡음 비교기 회로.
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