TWI758075B - 數位類比轉換器 - Google Patents

數位類比轉換器 Download PDF

Info

Publication number
TWI758075B
TWI758075B TW110102107A TW110102107A TWI758075B TW I758075 B TWI758075 B TW I758075B TW 110102107 A TW110102107 A TW 110102107A TW 110102107 A TW110102107 A TW 110102107A TW I758075 B TWI758075 B TW I758075B
Authority
TW
Taiwan
Prior art keywords
signal
latch
node
digital
switch
Prior art date
Application number
TW110102107A
Other languages
English (en)
Other versions
TW202131644A (zh
Inventor
尼森 伊根
Original Assignee
新加坡商聯發科技（新加坡）私人有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新加坡商聯發科技（新加坡）私人有限公司 filed Critical 新加坡商聯發科技（新加坡）私人有限公司
Publication of TW202131644A publication Critical patent/TW202131644A/zh
Application granted granted Critical
Publication of TWI758075B publication Critical patent/TWI758075B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H03M1/0863—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/76—Simultaneous conversion using switching tree
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/742—Simultaneous conversion using current sources as quantisation value generators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
    • H03M3/326—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/464—Details of the digital/analogue conversion in the feedback path
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356165—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit

Abstract

一種數位類比轉換器，包括：第一開關和第二開關；電流源，配置為基於第一信號並通過第一開關將電流推向第一輸出節點或從所述第一輸出節點拉電流，基於第二信號並通過第二開關將電流推向第二輸出節點或從所述第二輸出節點拉電流；和開關驅動器，配置為接收資料信號和時鐘信號，所述開關驅動器包括第一鎖存器、第二鎖存器和正反饋電路，其中所述第二鎖存器包括用於輸出所述第一信號的第一節點和用於輸出所述第二信號的第二節點；其中所述第一鎖存器包括用於輸出第三信號的第三節點和用於輸出第四信號的第四節點，所述正反饋電路配置為連接在所述第三節點和所述第四節點之間。

Description

數位類比轉換器
本公開一般涉及數位類比轉換技術領域，並且更具體地，涉及數位類比轉換器。
數位類比轉換器（Digital-to-Analog，DAC）用於將數位信號轉換為類比信號。例如，可以採用DAC來基於數位值流生成電壓波形。DAC通常提供輸出電壓，其幅度對應於接收的數位值的幅度。特別地，DAC的輸出電壓可以與接收的數位值的大小成比例。
類比-數位轉換器（Analog-to-Digital，ADC）廣泛用於各種電子裝置和系統，例如移動電話，音頻裝置，圖像捕獲裝置，視頻裝置，通信系統，傳感器和測量裝置，以及雷達系統等。典型的ADC是配置為接收類比信號的電子電路，該類比信號通常是時變信號，以離散的時間間隔重複地對類比信號進行採樣，並且為每個採樣時間間隔輸出表示採樣間隔期間類比信號的值的數位信號（例如，位（bit）序列或數位字）。因為ADC的輸出是N位序列，所以類比信號被離散化為M = 2N 的整數值。數字N被稱為ADC的位分辨率。例如，如果單端ADC是8位器件，則輸入信號可以離散為2N = 256個值（0，1，2，3 ... 255）。
反饋DAC用於Δ-Σ（delta-sigma）ADC。在Δ調製中，類比信號的變化被編碼，產生脈衝流。在Δ-Σ調製中，通過反饋DAC傳遞數位輸出並將得到的類比信號添加到輸入信號來改善調製的精度，從而減少由Δ調製引入的誤差。
本發明提供一種數位類比轉換器，包括：第一開關和第二開關；電流源，配置為基於第一信號並通過第一開關將電流推向第一輸出節點或從所述第一輸出節點拉電流，基於第二信號並通過第二開關將電流推向第二輸出節點或從所述第二輸出節點拉電流；和開關驅動器，配置為接收資料信號和時鐘信號，所述開關驅動器包括第一鎖存器、第二鎖存器和正反饋電路，其中所述第二鎖存器包括用於輸出所述第一信號的第一節點和用於輸出所述第二信號的第二節點；其中所述第一鎖存器包括用於輸出第三信號的第三節點和用於輸出第四信號的第四節點，所述正反饋電路配置為連接在所述第三節點和所述第四節點之間。
本發明提供另一種數位類比轉換器包括：第一開關和第二開關；電流源，配置為基於第一信號並通過第一開關將電流推向第一輸出節點或從所述第一輸出節點拉電流，基於第二信號並通過第二開關將電流推向第二輸出節點或從所述第二輸出節點拉電流；和開關驅動器，配置為接收資料信號和時鐘信號，所述開關驅動器包括鎖存器和正反饋電路，所述鎖存器包括用於輸出所述第一信號的第一節點和用於輸出所述第二信號的第二節點，所述正反饋電路配置為連接在所述第一輸出節點和所述第二輸出節點之間。
本發明實施例的開關驅動器可以包括正反饋電路，其解決導致存儲器效應及引入失真的浮動節點問題，並且通過迫使開關驅動器的鎖存器做出快速決定（例如，在100ps內）來實現低延時，此外正反饋電路改善了開關驅動器的資料獨立性。
本發明提供另一種數位類比轉換器，包括：第一電流源，配置為將電流推向第一輸出節點和第二輸出節點；第二電流源，配置為從所述第一輸出節點和所述第二輸出節點拉電流；和複數個開關支路，配置為由時鐘信號的第一類型邊沿觸發，將所述第一電流源的電流推向所述第一輸出節點並從所述第二輸出節點拉電流至所述第二電流源，並且由所述時鐘信號的隨後的第二類型邊沿觸發，將所述第一電流源的電流推向所述第二輸出節點，並從所述第一輸出節點拉電流至所述第二電流源。本發明實施例在時鐘信號的邊沿觸發將電流推向輸出節點或從輸出節點拉電流，降低了噪聲。
以上是概要，因此必然包含細節的簡化，概括和省略；因此，本領域技術人員將理解，該概述僅是說明性的，並不旨在以任何方式進行限制。僅由申請專利範圍限定的本發明的其他方面，發明特徵和優點將在下面闡述的非限制性詳細描述中變得顯而易見。
在說明書及申請專利範圍當中使用了某些詞彙來指稱特定的元件。本領域技術人員應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及申請專利範圍當中所提及的“包含”及“包括”為一開放式的用語，故應解釋成“包含但不限定於”。“大體上”是指在可接受的誤差範圍內，本領域技術人員能夠在一定誤差範圍內解決所述技術問題，大致達到所述技術效果。此外，“耦接”一詞在此包含任何直接及間接的電性連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表所述第一裝置可直接電性連接於所述第二裝置，或通過其它裝置或連接手段間接地電性連接至所述第二裝置。以下所述為實施本發明的較佳方式，目的在於說明本發明的精神而非用以限定本發明的保護範圍，本發明的保護範圍當視後附的申請專利範圍所界定者為准。
接下面的描述為本發明預期的最優實施例。這些描述用於闡述本發明的大致原則而不應用於限制本發明。本發明的保護範圍應在參考本發明的申請專利範圍的基礎上進行認定。
這裡描述的是用於在高頻（例如，至少1GHz或2GHz或7GHz或9GHz）下將數位信號轉換為類比信號的裝置和方法。發明人已經認識並理解，在高頻下工作的數位類比轉換器（DAC）遭受例如由代碼相關的毛刺引起的更高失真以及更高的功耗，其可能隨時鐘頻率線性增加。發明人已經認識並理解了使DAC能夠以高頻率工作的裝置和方法，其具有線性輸出，低失真，低功耗和輸入資料獨立性。
在一些實施例中，DAC可以操作於電流導引模式，該電流導引模式配置為將由DAC接收的數位信號轉換為電流，該電流是數位輸入信號的類比表示。在一些實施例中， DAC可以以雙極（bi-polar）四路（quad）或十六路（hex）切換方案操作，其配置為由時鐘信號的每個邊沿觸發，並根據DAC接收的數位信號將電流推向（push）正輸出節點並從負輸出節點拉（pull）電流，或者將電流推向負輸出節點並從正輸出節點拉電流。在一些實施例中，由DAC接收的數位信號可以被譯碼成多種格式，包括例如雙位階（dual-level）格式和三位階（tri-level）格式。在一些實施例中，當所接收的數位信號被譯碼為雙位階格式時，DAC可以配置為由時鐘信號的邊沿觸發，將電流從正輸出節點導向負輸出節點或從負輸出節點導向正輸出節點。在一些實施例中，當接收的數位信號被譯碼為三位階格式時，DAC可以配置為由時鐘信號的邊沿觸發，將電流導向正輸出節點或負輸出節點，或捨棄（dump）電流到捨棄節點（dump node），該捨棄節點可以由放大器驅動。
在一些實施例中，DAC可以包括開關驅動器和由開關驅動器驅動的輸出開關。在一些實施例中，開關驅動器可以包括正反饋電路，其解決導致存儲器效應及引入失真的浮動節點問題，並且通過迫使開關驅動器的鎖存器做出快速決定（例如，在100ps內）來實現低延時。在一些實施例中，當所接收的數位信號被譯碼為三位階格式時，開關驅動器可通過將互斥或閘（XOR）集成到開關驅動器的鎖存器中來減少延時。在一些實施例中，輸出開關可以配置為切換（toggle）每個時鐘邊沿以獲得低噪聲並將電流推向DAC輸出並從DAC輸出中拉電流。在一些實施例中，當接收的數位信號被譯碼為三位階格式時，附加的輸出開關可以配置為將電流捨棄到捨棄節點，這降低了噪聲。
一個或複數個DAC可以用在系統中，用於將數位信號轉換成類比信號。第1圖描繪了這種系統100的示例。在所示示例中，系統100是Δ-Σ類比數位轉換器（ADC）。Δ-ΣADC100可以配置為在輸入端101處接收類比信號並在輸出節點150處輸出數位脈衝流。在一些實現中，Δ-ΣADC100可以作為連續時間ADC操作。Δ-ΣADC100可以包括求和節點110，積分器120，比較器130和具有DAC 200的反饋迴路。來自比較器130（比較收積分器120的輸出及 參考電壓Vref ）的輸出的一部分通過DAC 200反饋並在DAC 200處從數位信號轉換為類比信號。來自DAC 200的類比信號被提供給求和節點110並被加到輸入信號上。來自比較器130的脈衝流可以被提供給輸出節點150並被發送到計數器（未示出）。計數器可以在採樣時間間隔期間對脈衝的數量進行計數，以確定與在輸入端101處接收的採樣的類比信號電平相對應的數位信號電平。
所示出的示例僅用於指導目的，並不旨在將系統的結構限制於所示的Δ-ΣADC。在一些實施例中，系統可以是直接RF採樣Δ-ΣADC，其配置為在沒有外部帶通濾波器的情況下操作，根據一些實施例，該直接RF採樣Δ-ΣADC可以由一個或複數個高速DAC激活。
第2圖描繪了根據一些實施例的DAC 200的簡化框圖。DAC 200可以包括譯碼器202，開關驅動器204和輸出開關電路206。DAC 200可以配置為接收編碼數位信號208，例如，輸出節點150處的數位脈衝流（第1圖）。譯碼器202可以將編碼數位信號208轉換為另一種格式的譯碼信號210，包括例如雙位階格式和三位階格式。
表I示出了編碼輸入信號208和雙位階格式的譯碼信號210之間的示例性關係。在所示的例子中，輸入信號是16位溫度計編碼信號S ＜15：0＞。雙位階譯碼器將16位溫度計編碼信號S ＜15：0＞轉換成兩個16位溫度計編碼信號P ＜15：0＞和N ＜15：0＞。第一個16位溫度計編碼信號P ＜15：0＞配置為與16位溫度計編碼信號S ＜15：0＞相同。第二個16位溫度計編碼信號N ＜15：0＞配置為第一個16位溫度計編碼信號P ＜15：0＞的反向版本（inverted version），它可以反向第一個16位溫度計編碼信號P ＜15：0＞的每個位並反向反向後的位的序列。可以以任何合適的順序執行位反向和順序混編（order shuffling）。
表II示出了編碼輸入信號208和三位階格式的譯碼信號210之間的示例性關係。在所示的示例中，三位階譯碼器將16位溫度計編碼信號S ＜15：0＞轉換為三個8位溫度計編碼信號P ＜7：0＞，N ＜7：0＞和D ＜7 ：0＞。第一個8位溫度計編碼信號P ＜7：0＞配置為16位溫度計編碼信號S ＜15：0＞的高8位。第二個8位溫度計編碼信號N ＜7：0＞配置為16位溫度計編碼信號S ＜15：0＞的低8位的反向版本，它可以反向低8位16位溫度計編碼信號S ＜15：0＞的每個位，並反向反向位的序列。可以以任何合適的順序執行位反向和順序混編。第三個8位溫度計編碼信號D ＜7：0＞配置為N ＜7：0＞和P ＜0：7＞的XOR運算的結果。
應當理解，可以使用任何合適的譯碼器將編碼輸入信號208轉換成任何合適的格式。譯碼可以包括邏輯運算，包括例如以任何合適的順序執行的XOR運算和NOT運算。
表I：根據一些實施例，到DAC譯碼器的編碼輸入信號和到開關驅動器的雙位階格式的譯碼信號之間的示例性關係。
輸入信號 S＜15:0＞ P＜15:0＞ N＜15:0＞
1111 1111 1111 1111 1111 1111 1111 1111 0000 0000 0000 0000
0111 1111 1111 1111 0111 1111 1111 1111 0000 0000 0000 0001
0011 1111 1111 1111 0011 1111 1111 1111 0000 0000 0000 0011
0001 1111 1111 1111 0001 1111 1111 1111 0000 0000 0000 0111
0000 1111 1111 1111 0000 1111 1111 1111 0000 0000 0000 1111
0000 0111 1111 1111 0000 0111 1111 1111 0000 0000 0001 1111
0000 0011 1111 1111 0000 0011 1111 1111 0000 0000 0011 1111
0000 0001 1111 1111 0000 0001 1111 1111 0000 0000 0111 1111
0000 0000 1111 1111 0000 0000 1111 1111 0000 0000 1111 1111
0000 0000 0111 1111 0000 0000 0111 1111 0000 0001 1111 1111
0000 0000 0011 1111 0000 0000 0011 1111 0000 0011 1111 1111
0000 0000 0001 1111 0000 0000 0001 1111 0000 0111 1111 1111
0000 0000 0000 1111 0000 0000 0000 1111 0000 1111 1111 1111
0000 0000 0000 0111 0000 0000 0000 0111 0001 1111 1111 1111
0000 0000 0000 0011 0000 0000 0000 0011 0011 1111 1111 1111
0000 0000 0000 0001 0000 0000 0000 0001 0111 1111 1111 1111
0000 0000 0000 0000 0000 0000 0000 0000 1111 1111 1111 1111
表II：根據一些實施例，到DAC譯碼器的編碼輸入信號和到開關驅動器的三位階格式的譯碼信號之間的示例性關係。
輸入信號 S＜15:0＞ P＜7:0＞ N＜7:0＞ D＜7:0＞
1111 1111 1111 1111 1111 1111 0000 0000 0000 0000
0111 1111 1111 1111 0111 1111 0000 0000 0000 0001
0011 1111 1111 1111 0011 1111 0000 0000 0000 0011
0001 1111 1111 1111 0001 1111 0000 0000 0000 0111
0000 1111 1111 1111 0000 1111 0000 0000 0000 1111
0000 0111 1111 1111 0000 0111 0000 0000 0001 1111
0000 0011 1111 1111 0000 0011 0000 0000 0011 1111
0000 0001 1111 1111 0000 0001 0000 0000 0111 1111
0000 0000 1111 1111 0000 0000 0000 0000 1111 1111
0000 0000 0111 1111 0000 0000 0000 0001 0111 1111
0000 0000 0011 1111 0000 0000 0000 0011 0011 1111
0000 0000 0001 1111 0000 0000 0000 0111 0001 1111
0000 0000 0000 1111 0000 0000 0000 1111 0000 1111
0000 0000 0000 0111 0000 0000 0001 1111 0000 0111
0000 0000 0000 0011 0000 0000 0011 1111 0000 0011
0000 0000 0000 0001 0000 0000 0111 1111 0000 0001
0000 0000 0000 0000 0000 0000 1111 1111 0000 0000
再次參考第2圖，開關驅動器204可以將譯碼信號210修改為用於輸出開關電路206的驅動信號212。在一些實施例中，開關驅動器204可以根據譯碼信號210格式的將其接收為複數個單獨部分，例如，表I的P ＜15：0＞和N ＜15：0＞兩個單獨部分。在一些實施例中，開關驅動器204可以根據譯碼信號210的格式將其分離。當譯碼信號210為雙位階格式時，開關驅動器可以將譯碼信號分離成兩個單獨的驅動信號，例如表I的P ＜15：0＞和N ＜15：0＞。當譯碼信號210為三位階格式，開關驅動器可將譯碼信號分成三個獨立的驅動信號，例如，表II中的P ＜7：0＞，N ＜7：0＞和D ＜7：0＞。在一些實施例中，可以部分地譯碼由開關驅動器204接收的譯碼信號210，例如，包括P ＜7：0＞和N ＜7：0＞但不包括D ＜7：0＞。開關驅動器204可以基於P ＜7：0＞和N ＜7：0＞來計算D ＜7：0＞。
在一些實施例中，開關驅動器204可以在不同的時間存儲分離的驅動信號，使得驅動信號212根據輸出開關電路206的期望輸出模式定時輸出，所述輸出模式包括例如不歸零模式（NRZ），歸零模式（RZ），返回補償模式（RTC或RFZ或混合模式或RF模式）和多歸零模式（MRZ）。在一些實施例中，開關驅動器204可以將分離的驅動信號調節到不同的電壓電平，使得輸出開關電路的開關以期望的狀態操作，例如，PMOS或NMOS電晶體形式的開關在飽和區域操作。
輸出開關電路206可以將驅動信號212轉換成與編碼輸入信號208成比例的量化類比輸出。在所示示例中，輸出開關電路206將驅動信號212轉換成二進製或溫度計加權電流Ip和In。輸出開關電路206可以配置為基於驅動信號212將電流引導到正輸出節點214和負輸出節點216。另外或可選地，輸出開關電路206可以將驅動信號212轉換成二進製或溫度計加權電壓。
第3A圖描繪了示例性雙位階開關驅動器300。雙位階開關驅動器300可以包括串聯連接的第一鎖存器302和第二鎖存器304。具有兩個鎖存器的這種配置可以利用由開關驅動器驅動的DAC的輸出開關來創建乾淨的越區切換。第一鎖存器302和第二鎖存器304可以使用動態邏輯來增強資料獨立性。在一些實施例中，第一鎖存器302可以接收時鐘信號ck_l1。第二鎖存器304可以接收時鐘信號ck_l2，其可以是時鐘信號ck_l1的延遲版本。例如，時鐘信號ck_l2可以是時鐘信號ck_l1延遲20ps後的時鐘信號。
第一鎖存器302可以接收輸入資料。在一些實施例中，輸入資料可以是信號210，其可以被譯碼或部分譯碼。在一些實施例中，輸入資料可以是編碼輸入信號208。第一鎖存器302可以包括內部譯碼器308，其配置為譯碼輸入資料。與第一鎖存器302相比，第二鎖存器304可以配置為具有反向的極性，使得第二鎖存器304可以包括反向器電平移位。在所示示例中，第一鎖存器302包括配置為接收輸入資料的n型電晶體（例如，NMOS）。第二鎖存器304包括p型電晶體（例如，PMOS），其配置為接收第一鎖存器302的輸出。
第一鎖存器302可包括第一部分302a和第二部分302b。第一部分302a可以接收時鐘信號ck_l1。第一部分302a可以配置為分別在輸出節點312a和312b處輸出一對驅動信號vp_p1和vn_p1。第二部分302b可以配置為基於該對驅動信號vp_p1和vn_p1輸出一對驅動信號vp_p2和vn_p2。第二部分302b可以接收時鐘信號ckb_l1，其可以是時鐘信號ck_l1的反向版本，使得該對驅動信號vp_p2和vn_p2的輸出由時鐘信號ck_l1的下降沿觸發，而該對驅動信號vp_p1和vn_p1的輸出由時鐘信號ck_l1的上升沿觸發。
第一鎖存器302可以包括耦合到輸出節點312a和312b的正反饋電路306。第3B圖描繪了示例性正反饋電路306。正反饋電路306可以配置為反向驅動信號vp_p1並將反向信號發送到輸出節點312b。例如，當時鐘信號ck_l1為低並且p型電晶體M1和M2已開啟（turn on），正反饋電路306可以接收時鐘信號ck_l1，使得可以通過將兩個輸出節點312a和312b拉到電源電壓316來復位第一鎖存器。在所示的示例中，正反饋電路306在n型電晶體M3的柵極處接收時鐘信號ck_l1，使得正反饋電路306在第一鎖存器的複位（reset）期間不燒毀電流（burn current）。
發明人已經認識並理解，正反饋電路306可以在第一鎖存器302的決定階段期間啟動，並且鼓勵第一鎖存器302快速（例如，在100ps內）做出決定。發明人已經認識並理解，正反饋電路306可以解決輸出節點312a和312b的浮動節點問題。當第一鎖存器沒有被復位時，沒有正反饋電路306時，輸出節點312a和312b中的至少一個將浮動，這引起記憶效應並引入失真。正反饋電路306去除輸出節點312a和312b的浮動節點問題。此外，發明人已經認識並理解正反饋電路306改善了開關驅動器300的資料獨立性。如果輸入資料在時鐘信號ck_l1為低時改變，而沒有正反饋電路306，則輸出將由於亞穩態而轉變。正反饋電路306添加正反饋以產生滯後（hysteresis）。
第二鎖存器304可包括第一部分304a和第二部分304b。第二鎖存器304的第一部分304a可以接收第一鎖存器302的第一部分302a的一對驅動信號vp_p1和vn_p1。第二鎖存器304的第一部分304a可以配置為延遲該對驅動信號vp_p1和vn_p1一段預定的時間，例如20ps。第二鎖存器304的第一部分304a可以接收時鐘信號ckb_l2（其為時鐘信號ck_l2的反向版本），第二鎖存器304的第一部分304a可反向該對驅動信號vp_p1和vn_p1，並在節點316a和316b處輸出反向信號對，其可以通過電晶體M4和M5交叉耦合。第二鎖存器304的第一部分304a可以包括反向器電平移位電路314，其可以配置為移位節點316a和316b處輸出的反向信號對的電壓電平得到驅動信號Von_n1和Vop_n1，使得由該對驅動信號Von_n1和Vop_n1驅動的輸出開關在相應的輸出開關的閾值電壓下在飽和區域中操作。在所示的示例中，反向器電平移位電路314包括分別耦接於輸出節點316a和316b的反向器，所述反向器由ndrv電壓控制。類似地，第二鎖存器304的第二部分304b可以接收時鐘信號ckb_l2（其可以是時鐘信號ck_l1的延遲版本），並輸出第一鎖存器302的第二部分302b的驅動信號對vp_p2和vn_p2的延遲的電平移位版本Von_n2和Vop_n2。
第4A圖描繪了示例性三位階（tri-level）開關驅動器400，它的一部分在第4C圖中示出以展示該部分的輸出信號。類似於雙位階開關驅動器300，三位階開關驅動器400可以包括串聯連接的第一鎖存器402和第二鎖存器404。應當理解，儘管未在所示示例中示出，但是第二鎖存器404可以包括額外的電晶體，使得第二鎖存器404的輸出交叉耦合。
在一些實施例中，第一鎖存器402可以接收輸入data_p，data_n和data_nb。輸入data_p可以對應於表II的P ＜7：0＞，儘管位數可以相同或不同。輸入data_n可以對應於表II的N ＜7：0＞，儘管位數可以相同或不同。輸入data_nb，可以是輸入data_n的反向版本（inverted version）。此外，data_pb可以是輸入data_p的反向版本。第一鎖存器402可以包括XOR閘408，其可以配置為計算輸入data_n和輸入data_nb的XOR運算。計算出的驅動信號vd_p1可以對應於表II的D ＜7：0＞，儘管位數可以相同或不同。將XOR閘集成到第一鎖存器中的這種配置減少了三位階開關驅動器400的延時和功耗。
與配置為分別在輸出節點312a和312b處輸出該對驅動信號vp_p1和vn_p1的雙位階開關驅動器300的第一鎖存器302不同，三位階開關驅動器400的第一鎖存器402被配置分別在輸出節點412a，412b和412c輸出驅動信號vp_p1，vn_p1和vd_p1。應當理解，輸出節點312a和312b處的驅動信號對vp_p1和vn_p1可以是雙位階格式，其可以具有表I中所示的P ＜15：0＞和N ＜15：0＞的關係。儘管vp_p1和vn_p1的位數可能取決於相應輸入資料的位數。另一方面，輸出節點412a，412b和412c處的三個驅動信號vp_p1，vn_p1和vd_p1可以是三位階格式，其可以具有表II中示出的P ＜7：0＞和N ＜7：0＞和D ＜7：0＞的關係，儘管vp_p1，vn_p1和vd_p1的位數可以取決於相應輸入資料的位數。第二鎖存器404可包括第一部分404a和第二部分404b。第二鎖存器404的第一部分404a可以接收第一鎖存器402的第一部分402a的驅動信號vp_p1，vn_p1和vd_p1和時鐘信號ck_l2。第二鎖存器404的第一部分404a可以包括反向器電平移位電路414，其可以配置為輸出驅動信號Vod_n1、Von_n1和Vop_n1。類似地，第二鎖存器404的第二部分404b可以接收第一鎖存器402的第二部分402b的驅動信號vp_p2，vn_p2和vd_p2和時鐘信號ckb_l2（其可以是時鐘信號ck_l2的反向版本），並輸出驅動信號Vod_n1、Von_n1和Vop_n1。
開關驅動器400可以包括耦合到輸出節點412a，412b和412c的正反饋電路406。第4B圖描繪了示例性正反饋電路406。正反饋電路406可以配置為計算驅動信號vn_p1和vd_p1的反及（NAND）操作，並將計算後的信號發送到輸出節點412a。正反饋電路406可以配置為計算驅動信號vp_p1和vd_p1的NAND操作，並將計算後的信號發送到輸出節點412b。正反饋電路406可以配置為計算驅動信號vp_p1和vd_n1的NAND操作，並將計算後的信號發送到輸出節點412c。類似於正反饋電路306，正反饋電路406可以接收時鐘信號ck_l1，使得可以復位第一鎖存器402。
發明人已經認識並理解，與正反饋電路306類似，正反饋電路406可以在第一鎖存器402的決定階段期間啟動，並且鼓勵第一鎖存器402做出快速（例如，在100ps內）的決定。發明人已經認識並理解，正反饋電路406可以解決輸出節點412a，412b和412c的浮動節點問題。此外，發明人已經認識到並意識到正反饋電路406改善了開關驅動器400的資料獨立性。
發明人已經認識並理解輸出開關電路配置使得能夠使用除第一奈奎斯特區之外的奈奎斯特區（Nyquist zones）來操作輸出開關電路以重建所接收的驅動信號。奈奎斯特區可以定義頻率帶為採樣頻率寬的一半（例如，由DAC接收的時鐘信號的頻率）。第一奈奎斯特區可以從0Hz延伸到採樣頻率的一半。第二奈奎斯特區可以從採樣頻率的一半延伸到採樣頻率，依此類推。
第5圖描繪了能夠使用更高奈奎斯特區的示例性雙位階輸出開關電路500。輸出開關電路500可以從雙位階開關驅動器接收驅動信號，例如，雙位階開關驅動器300的驅動信號Von_n1，Vop_n1，Von_n2和Vop_n2。雙位階開關驅動器可以是n型開關驅動器。在所示的示例中，輸出開關電路500還接收驅動信號Von_p1，Vop_p1，Von_p2和Vop_p2，其可以來自作為p型開關驅動器的另一雙位階開關驅動器。與p型開關驅動器相比，n型開關驅動器可以以反極性構造。輸出開關電路500可以配置為基於接收的驅動信號將電流引導到正輸出節點514和負輸出節點516，並且將接收的驅動信號轉換成二進製或溫度計加權電流Ip和In。
輸出開關電路500可以包括電流源502和504。電流源502可以配置為將電流推向輸出節點514和516。電流源504可以配置為從輸出節點514和516拉電流。在圖示的示例中，電流源502包括耦合到電壓源並由柵極信號Vcsp控制的p型電晶體。電流源504包括耦合到參考電壓電平（例如，地）並由柵極信號Vcsn控制的n型電晶體。應了解，電流源502和504可具有任何合適的架構。
輸出開關電路500可以包括耦合在電流源502和504之間的開關支路S1-S4。每個開關支路可以包括p型電晶體（例如，S1a-S4a）和n型電晶體（例如，S1b- S4b）串聯連接。在所示示例中，支路S1和S2配置為由時鐘信號ck_l1的上升沿506觸發。支路S1配置為基於驅動信號Von_p1和Von_n1將電流推向輸出節點516或從輸出節點516拉電流。支路S2配置為基於驅動信號Vop_p1和Vop_n1將電流推向輸出節點514或從輸出節點514拉電流。支路S3和S4配置為由時鐘信號ck_l1的下降沿508觸發。支路S3配置為基於驅動信號Vop_p2和Vop_n2將電流推向輸出節點514或從輸出端514拉電流。支路S4配置為基於驅動信號Von_p2和Von_n2將電流推向輸出節點516或從輸出節點516拉電流。
開關支路S1-S4可以配置為由時鐘信號ck_l1的上升沿觸發，且依據驅動信號Vop_p1，Vop_n1，Von_p1，Von_n1將電流源502的電流推向輸出節點514和516中的一個，並且從另一個拉電流至電流源504。開關支路S1-S4可以配置為由時鐘信號ck_l1的後續下降沿觸發，且依據驅動信號Vop_p2，Vop_n2，Von_p2，Von_n2將電流源502的電流推向輸出節點514和516中的另一個，從另一個拉電流至電流源504。在所示示例中，由上升沿506觸發，電流源502通過開關S2a將電流推向輸出節點514，並且電流源504通過開關S1b從輸出節點516拉電流。由緊接在上升沿506之後的下降沿508觸發，電流源502通過開關S4a將電流推向輸出節點516，並且電流源504通過開關S3b從輸出節點514拉電流。需要說明的是，在本實施例中，輸出開關電路500雙位階開關驅動器300接收來自第二鎖存器304的驅動信號Vop_p1，Vop_n1，Von_p1，Von_n1用於驅動相應開關。但在其他實施例中，輸出開關電路500還可從雙位階開關驅動器300的第一鎖存器302接收驅動信號vp_p1,vn_p1, vp_p2和vn_p2用於驅動相應開關。
第6圖描繪了能夠使用更高奈奎斯特區的示例性三位階輸出開關電路600。輸出開關電路600可以從三位階開關驅動器接收驅動信號，例如，三位階開關驅動器400的驅動信號Vod_n1，Von_n1，Vop_n1，Vod_n2，Von_n2和Vod_n2。三位階開關驅動器可以是一個n型開關驅動器。在所示的示例中，輸出開關電路600還接收驅動信號Vod_p1，Von_p1，Vop_p1，Vod_p2，Von_p2和Vod_p2，其可以來自作為p型開關驅動器的另一個三位階開關驅動器。輸出開關電路600可以配置為基於接收的驅動信號將電流引導到正輸出節點614和負輸出節點616，並且將接收的驅動信號轉換成二進製或溫度計加權電流Ip和In。
輸出開關電路600可以包括電流源602和604。電流源602可以配置為將電流推向輸出節點614和616。電流源604可以配置為從輸出節點614和616拉電流。在圖示的示例中，電流源602包括耦合到電壓源包括由柵極信號Vcsp和Vcasp控制的p型電晶體。電流源604包括耦合到參考電壓電平（例如，地）並由柵極信號Vcsn和Vcasn控制的n型電晶體。應了解，電流源602和604可具有任何合適的架構。輸出開關電路600可以包括耦合在電流源602和604之間的開關支路S61-S64。開關支路S61-S64中的兩個開關支路，例如，支路S61和S62（包括電晶體S61a，S61b，S62a，S62b）可以配置為由時鐘信號的上升沿觸發，推向電流到輸出節點614和616中的一個輸出，並且從輸出節點614和616中的另一個拉電流。開關支路S61-S64中的另外兩個開關支路，例如，支路S63和S64（包括電晶體S63a，S63b，S63a，S63b）可以配置為由時鐘信號的下降沿觸發，推向電流到輸出節點614和616中的一個，並從輸出節點614和616中的另一個拉電流。
輸出開關電路600可以包括另外的開關支路S65和S66（包括電晶體S65a，S65b，S66a，S66b）。開關支路S65可以配置為由時鐘信號的上升沿觸發，當開關支路S61和S62基於相應的驅動信號（例如，Von_p1和Vop_p1為低）將電流推向輸出節點614和616時，將電流捨棄到捨棄節點618。開關支路S66可以配置為由時鐘信號的下降沿觸發，當開關支路S63和S64基於相應的驅動信號（例如，Vop_p2和Von_p2為低）將電流推到輸出端614和616時，將電流捨棄到捨棄節點620。捨棄節點可以是不用作DAC輸出的備用節點。捨棄節點可以由放大器驅動，以便定義其電壓。需要說明的是，在本實施例中，輸出開關電路600從三位階開關驅動器400接收來自第二鎖存器404的驅動信號Vod_n1，Von_n1，Vop_n1，Vod_n2，Von_n2和Vod_n2用於驅動相應開關。但在其他實施例中，輸出開關電路600還可從三位階開關驅動器400的第一鎖存器402接收驅動信號vp_p1，vn_p1，vd_p1，vp_p2，vn_p2和vd_p2用於驅動相應開關。
本文描述的裝置和技術的各個方面可以單獨地使用，組合地使用，或者以未在前面的描述中描述的實施例中具體討論的各種安排中使用，因此不限於將它們的應用限定為前述的組件和佈置的細節或在附圖中示出的細節。 例如，在一個實施例中描述的方面可以以任何方式與其他實施例描述的方面組合。
在一些實施例中，術語“大約”，“大致”和“大致上”可以用於表示小於目標值的±10％的範圍且可以包括目標值。例如：小於目標值±5％，小於目標值的±1％。
在申請專利範圍中使用諸如“第一”，“第二”，“第三”等的序數術語來修飾申請專利範圍要素，並不意味任何優先權或順序，但僅用作標籤以將具有特定名稱的一個申請專利範圍元素與具有相同名稱的另一個元素申請專利範圍區分。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何本領域技術人員，在不脫離本發明的精神和範圍內，當可做些許的更動與潤飾，因此本發明的保護範圍當視申請專利範圍所界定者為准。
100:Δ-Σ類比數位轉換器 101:輸入端 110:求和節點 120:積分器 130:比較器 150，312a，312b，316a，316b，412a，412b，412c，514，516:輸出節點 200:數位類比轉換器 Vref :參考電壓 208:編碼數位信號 202:譯碼器 210:譯碼信號 204，300，400:開關驅動器 212，vp_p1，vn_p1，vp_p2，vn_p2，vd_p1，vd_p2，vp_n1，vn_n1，vd_n1，vp_n2，vn_n2，vd_n2，Von_n1，Vop_n1，Von_n2，Vop_n2，Vod_n1，Vod_n2:驅動信號 206，500，600:輸出開關電路 214:正輸出節點 216:負輸出節點 Ip，In:二進製或溫度計加權電流 302，402:第一鎖存器 302a，402a:第一鎖存器的第一部分 316:電源電壓 306，406:正反饋電路 304a，404a:第二鎖存器的第一部分 308:內部譯碼器 ck_l1，ckb_l1，ck_l2，ckb_l2:時鐘信號 M1，M2，M4，M5，M3，S1a-S4a，S1b-S4b，S61a-S66a，S61b-S66b:電晶體 314，414:反向器電平移位電路 304，404:第二鎖存器 302b，402b:第一鎖存器的第二部分 304b，404b:第二鎖存器的第二部分 data_n，data_p，data_nb:輸入 408:XOR閘 data_pb:data_p的反向版本 502，504，602，604:電流源 Vcsp，Vcsn，Vcasp，Vcasn:柵極信號 S1-S4，S61-S66:開關支路 506:上升沿 508:下降沿 ndrv:電壓
第1圖描繪了Δ-Σ類比數位轉換器（ADC）系統100的示例。 第2圖描繪了根據一些實施例的DAC 200的簡化框圖。 第3A圖描繪了示例性雙位階開關驅動器300。 第3B圖描繪了示例性正反饋電路306。 第4A圖描繪了示例性三位階（tri-level）開關驅動器400。 第4B圖描繪了示例性正反饋電路406。 第4C圖中示出開關驅動器400的一部分。 第5圖描繪了能夠使用更高奈奎斯特區的示例性雙位階輸出開關電路500。 第6圖描繪了能夠使用更高奈奎斯特區的示例性三位階輸出開關電路600。
312a，312b，316a，316b:輸出節點
300:開關驅動器
vp_p1，vn_p1，vp_p2，vn_p2，Von_n1，Vop_n1，Von_n2，Vop_n2:驅動信號
302:第一鎖存器
302a:第一鎖存器302的第一部分
316:電源電壓
306:正反饋電路
304a:第二鎖存器304的第一部分
ck_l1，ckb_l1，ck_l2，ckb_l2:時鐘信號
M1，M2，M4，M5:電晶體
314:反向器電平移位電路
304:第二鎖存器
302b:第一鎖存器302的第二部分
304b:第二鎖存器304的第二部分

Claims (15)

  1. 一種數位類比轉換器，包括：第一開關和第二開關；電流源，配置為基於第一信號並通過第一開關將電流推向第一輸出節點或從所述第一輸出節點拉電流，基於第二信號並通過第二開關將電流推向第二輸出節點或從所述第二輸出節點拉電流；和開關驅動器，配置為接收資料信號和時鐘信號，所述開關驅動器包括第一鎖存器、第二鎖存器和正反饋電路，其中所述第二鎖存器包括用於輸出所述第一信號的第一節點和用於輸出所述第二信號的第二節點；其中所述第一鎖存器包括用於輸出第三信號的第三節點和用於輸出第四信號的第四節點，所述正反饋電路配置為連接在所述第三節點和所述第四節點之間。
  2. 如請求項1所述的數位類比轉換器，其中所述正反饋電路配置為接收所述時鐘信號，使得可以復位所述第一鎖存器。
  3. 如請求項1所述的數位類比轉換器，其中所述第一鎖存器經配置以接收資料信號和時鐘信號。
  4. 如請求項1所述的數位類比轉換器，其中所述第二鎖存器包括用於輸出第五信號的第五節點，所述數位類比轉換器還包括第三開關，用於基於所述第五信號將電流捨棄到捨棄節點。
  5. 如請求項1所述的數位類比轉換器，其中所述第一鎖存器還包括用於輸出第六信號的第六節點，所述正反饋電路還配置為連接所述第六節點。
  6. 如請求項3所述的數位類比轉換器，其中：所述資料信號包括第一部分和第二部分，和 所述第一鎖存器包括第三節點，其配置為輸出所述資料信號的所述第一部分和所述第二部分的XOR運算的結果。
  7. 如請求項1所述的數位類比轉換器，其中：所述第一鎖存器配置為接收時鐘信號的反向版本，並且所述第一鎖存器包括兩個附加輸出節點，配置為基於所述時鐘信號的反向版本以及所述第三信號和所述第四信號輸出信號。
  8. 如請求項1所述的數位類比轉換器，其中所述第二鎖存器包括電平移位電路，所述電平移位電路使得所述第一開關和所述第二開關在飽和區域操作。
  9. 如請求項1所述的數位類比轉換器，其中，所述第二鎖存器包括交叉耦合的輸出節點。
  10. 如請求項3所述的數位類比轉換器，其中：所述時鐘信號是第一時鐘信號，所述第二鎖存器配置為接收第二時鐘信號，以及所述第二時鐘信號是所述第一時鐘信號的延遲版本。
  11. 一種數位類比轉換器，包括：第一開關和第二開關；電流源，配置為基於第一信號並通過第一開關將電流推向第一輸出節點或從所述第一輸出節點拉電流，基於第二信號並通過第二開關將電流推向第二輸出節點或從所述第二輸出節點拉電流；和開關驅動器，配置為接收資料信號和時鐘信號，所述開關驅動器包括鎖存器和正反饋電路，所述鎖存器包括用於輸出所述第一信號的第一節點和用於輸出所述第二信號的第二節點，所述正反饋電路配置為連接在所述第一節點和所述第二節點之間； 其中：所述鎖存器是第一鎖存器，並且所述開關驅動器包括與所述第一鎖存器串聯連接的第二鎖存器。
  12. 如請求項11所述的數位類比轉換器，其中所述正反饋電路配置為接收所述時鐘信號，使得可以復位所述鎖存器。
  13. 如請求項11所述的數位類比轉換器，其中：所述第一鎖存器包括第一類型的電晶體，配置為接收資料信號，和所述第二鎖存器包括第二類型的電晶體，配置為接收所述第一信號和所述第二信號。
  14. 如請求項11所述的數位類比轉換器，其中所述鎖存器還包括用於輸出第三信號的第三節點，所述正反饋電路還配置為連接所述第三節點。
  15. 如請求項14所述的數位類比轉換器，其中所述數位類比轉換器還包括第三開關，用於基於所述第三信號將電流捨棄到捨棄節點。
TW110102107A 2018-08-30 2019-08-22 數位類比轉換器 TWI758075B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862724650P 2018-08-30 2018-08-30
US62/724,650 2018-08-30
US16/533,464 2019-08-06
US16/533,464 US10855306B2 (en) 2018-08-30 2019-08-06 High-speed digital-to-analog converter

Publications (2)

Publication Number Publication Date
TW202131644A TW202131644A (zh) 2021-08-16
TWI758075B true TWI758075B (zh) 2022-03-11

Family

ID=67742296

Family Applications (2)

Application Number Title Priority Date Filing Date
TW110102107A TWI758075B (zh) 2018-08-30 2019-08-22 數位類比轉換器
TW108129993A TWI720592B (zh) 2018-08-30 2019-08-22 數位類比轉換器

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW108129993A TWI720592B (zh) 2018-08-30 2019-08-22 數位類比轉換器

Country Status (4)

Country Link
US (1) US10855306B2 (zh)
EP (2) EP3618285B1 (zh)
CN (1) CN110875740B (zh)
TW (2) TWI758075B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10862504B2 (en) 2018-08-29 2020-12-08 Mediatek Singapore Pte. Ltd. Radio frequency bandpass delta-sigma analog-to-digital converters and related methods
US11152951B2 (en) * 2019-12-17 2021-10-19 Stmicroelectronics International N.V. Quad switched multibit digital to analog converter and continuous time sigma-delta modulator
US11809989B2 (en) 2020-07-02 2023-11-07 Nvidia Corporation Preventing glitch propagation
US11070205B1 (en) 2020-07-02 2021-07-20 Nvidia Corporation Glitch-free multiplexer
US11451240B2 (en) 2020-07-21 2022-09-20 Stmicroelectronics International N.V. Double data rate (DDR) quad switched multibit digital to analog converter and continuous time sigma-delta modulator
WO2023110111A1 (en) * 2021-12-16 2023-06-22 Telefonaktiebolaget Lm Ericsson (Publ) Driver circuit

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050225465A1 (en) * 2004-04-13 2005-10-13 Weibiao Zhang Current-steering digital-to-analog converter having a minimum charge injection latch
US20130321709A1 (en) * 2012-05-31 2013-12-05 Clayton Daigle Providing A Reset Mechanism For A Latch Circuit

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1257397A (en) 1985-11-06 1989-07-11 Thomas Hornak Dual latch architecture for reducing clock feedthrough in digital-to-analog converters
US5382916A (en) * 1991-10-30 1995-01-17 Harris Corporation Differential voltage follower
US5621345A (en) 1995-04-07 1997-04-15 Analog Devices, Inc. In-phase and quadrature sampling circuit
FR2798791B1 (fr) * 1999-09-17 2001-12-07 Thomson Csf Convertisseur numerique-analogique en courant
US7135903B2 (en) * 2002-09-03 2006-11-14 Rambus Inc. Phase jumping locked loop circuit
US6952123B2 (en) * 2002-03-22 2005-10-04 Rambus Inc. System with dual rail regulated locked loop
US6621438B1 (en) 2002-04-30 2003-09-16 Motorola, Inc. Digital-to-analog conversion with current path exchange during clock phases
US7675996B2 (en) 2003-02-28 2010-03-09 Johnson Richard A Television receiver suitable for multi-standard operation and method therefor
US7180432B2 (en) 2004-02-27 2007-02-20 Freescale Semiconductor, Inc. Method and apparatus for complex cascade sigma-delta modulation and single-sideband analog-to-digital conversion
CN1707962A (zh) * 2004-06-07 2005-12-14 技术概念公司 直接变频德尔塔－西格玛接收机
US20080025437A1 (en) 2006-07-31 2008-01-31 Phuong T. Huynh Quadrature bandpass-sampling delta-sigma communication receiver
US7893855B2 (en) * 2008-09-16 2011-02-22 Mediatek Inc. Delta-sigma analog-to-digital converter
JP5251592B2 (ja) * 2009-02-25 2013-07-31 ソニー株式会社 固体撮像装置、撮像装置、半導体装置
EP2249480B1 (en) 2009-05-07 2012-11-28 Imec Sigma-delta based analog to digital converter
US7994957B2 (en) * 2009-06-30 2011-08-09 Mediatek Singapore Pte. Ltd. Current steering digital-to-analog converter
US7965217B2 (en) * 2009-10-13 2011-06-21 Analog Devices, Inc. Apparatus and method for pipelined analog to digital conversion
JP2012109971A (ja) * 2010-11-18 2012-06-07 Asahi Kasei Electronics Co Ltd 高速量子化器
US8350741B2 (en) * 2011-01-31 2013-01-08 Agilent Technologies, Inc. Device and method for driving digital-to-analog converter
US8401050B1 (en) 2011-03-15 2013-03-19 L-3 Communications Integrated Systems L.P. Multiple projection sampling for RF sampling receivers
CN102158211B (zh) * 2011-05-03 2012-11-07 浙江大学 一种用于高速电流舵数模转换器的电流开关电路
US8564352B2 (en) * 2012-02-10 2013-10-22 International Business Machines Corporation High-resolution phase interpolators
US8836560B2 (en) * 2012-12-05 2014-09-16 Maxim Integrated Products, Inc. Digital to analog converters with adjustable output resolution
US8687739B1 (en) 2012-12-12 2014-04-01 Phuong Huynh Quadrature bandpass-sampling RF receiver
US9065477B2 (en) * 2013-09-03 2015-06-23 Analog Devices Global Linear and DC-accurate frontend DAC and input structure
CN103560792B (zh) * 2013-10-11 2016-11-09 华为技术有限公司 一种比较器以及模数转换器
DE102014114044B4 (de) 2014-09-26 2024-02-29 Intel Corporation Eine Vorrichtung und ein Verfahren zum Erzeugen von Basisbandempfangssignalen
US9350377B1 (en) * 2015-07-07 2016-05-24 Rohde & Schwarz Gmbh & Co. Kg Digital-to-analog converter with local interleaving and resampling
EP3261258A1 (en) 2016-06-23 2017-12-27 Université Pierre et Marie Curie Tunable bandpass sigma-delta modulator
US9876489B1 (en) * 2016-09-07 2018-01-23 Xilinx, Inc. Method of implementing a differential integrating phase interpolator
EP3301813A1 (en) 2016-09-30 2018-04-04 Intel IP Corporation Delta sigma analog-to-digital converter, radio front-end, radio receiver, mobile terminal and base station
US10862504B2 (en) 2018-08-29 2020-12-08 Mediatek Singapore Pte. Ltd. Radio frequency bandpass delta-sigma analog-to-digital converters and related methods

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050225465A1 (en) * 2004-04-13 2005-10-13 Weibiao Zhang Current-steering digital-to-analog converter having a minimum charge injection latch
US20130321709A1 (en) * 2012-05-31 2013-12-05 Clayton Daigle Providing A Reset Mechanism For A Latch Circuit

Also Published As

Publication number Publication date
EP3644514B1 (en) 2024-03-13
TW202010269A (zh) 2020-03-01
US10855306B2 (en) 2020-12-01
US20200076446A1 (en) 2020-03-05
TW202131644A (zh) 2021-08-16
EP3618285B1 (en) 2024-04-03
CN110875740A (zh) 2020-03-10
EP3618285A1 (en) 2020-03-04
EP3644514A1 (en) 2020-04-29
CN110875740B (zh) 2023-09-22
TWI720592B (zh) 2021-03-01

Similar Documents

Publication Publication Date Title
TWI758075B (zh) 數位類比轉換器
US8421664B2 (en) Analog-to-digital converter
US9467160B2 (en) Flash ADC with interpolators
US7994957B2 (en) Current steering digital-to-analog converter
US8198921B2 (en) Dynamic comparator with background offset calibration
US9048864B2 (en) Digital to analog converter with current steering source for reduced glitch energy error
US20140002289A1 (en) Multi-stage string dac
US20100328130A1 (en) Time-to-digital based analog-to-digital converter architecture
US9716508B1 (en) Dummy signal generation for reducing data dependent noise in digital-to-analog converters
CN106341134B (zh) 具有局部交错和重采样的数模转换器
US10284187B1 (en) High speed dynamic comparator with common mode stabilization
US20110037511A1 (en) Multiple signal switching circuit, current switching cell circuit, latch circuit, current steering type dac, semiconductor integrated circuit, video device, and communication device
US7199742B2 (en) Digital-to-analog converter and related level shifter thereof
TWI493880B (zh) 用於高速低解析度之電流控制數位－類比轉換器之ｎｍｏｓ緩衝器
US8674866B2 (en) Interleaved return-to-zero, high performance digital-to-analog converter
US9287867B2 (en) Pulse synthesizing circuit
US9000964B2 (en) Circuit and method for signal conversion
US10644714B2 (en) Pipelined analog-to-digital converter
WO2022030130A1 (ja) 電子回路
KR940010432B1 (ko) 디지탈-아날로그 변환기
Beikahmadi et al. A subthreshold SCL based pipelined encoder for ultra-low power 8-bit folding/interpolating ADC
JPH11261419A (ja) カスケードａ／ｄ変換器