KR20160109002A - 출력 극성 변환을 이용한 전치 증폭기 및 그를 이용한 비교기와 아날로그-디지털 변환 장치 - Google Patents

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Abstract

본 기술은 전치 증폭기 및 그를 이용한 비교기와 아날로그-디지털 변환 장치에 관한 것으로, 출력과 입력 사이의 커플링을 최소화하여 선형성(Linearity)을 보존할 수 있는 전치 증폭기 및 그를 이용한 비교기와 아날로그-디지털 변환 장치를 제공한다. 이러한 전치 증폭기는, 출력 임피던스를 결정하기 위한 공통 액티브 로드; 출력 노드의 출력 극성을 변환하기 위한 출력 극성 변환부; 출력과 입력 사이의 커플링을 차단하기 위한 커플링 차단부; 및 입력 전압과 코어스 램핑 전압의 차이를 증폭하여 코어스 변환 결과를 상기 출력 노드를 통해 출력하고, 파인 램핑 전압과 공통 모드 전압의 차이를 증폭하여 파인 변환 결과를 상기 출력 노드를 통해 출력하기 위한 멀티 차동입력단을 포함할 수 있다.

Description

출력 극성 변환을 이용한 전치 증폭기 및 그를 이용한 비교기와 아날로그-디지털 변환 장치{PREAMPLIFIER USING OUTPUT POLARITY CHANGING, AND COMPARATOR AND ANALOG-DIGITAL CONVERTING APPARATUS USING THAT}
본 발명의 몇몇 실시예들은 이미지 센서(IS : Image Sensor)에 관한 것으로, 더욱 상세하게는 출력과 입력 사이의 커플링을 최소화한 전치 증폭기 및 그를 이용한 비교기와 아날로그-디지털 변환 장치에 관한 것이다.
이하의 실시예에서는 설명의 편의를 위해서 투-스텝 싱글-슬로프 아날로그-디지털 변환 장치(Two-Step Single-Slope ADC)를 예로 들어 설명하나, 본 발명은 멀티-스텝 싱글-슬로프 아날로그-디지털 변환 장치(Multi-Step Single-Slope ADC)뿐만 아니라 멀티-스텝 멀티-슬로프 아날로그-디지털 변환 장치(Multi-Step Multi-Slope ADC)에도 적용 가능하고, 또한 고속의 멀티-스텝 싱글-슬로프 아날로그-디지털 변환 장치나 멀티-스텝 멀티-슬로프 아날로그-디지털 변환 장치를 필요로 하는 시스템에 적용이 가능하므로, 이에 한정되는 것이 아님을 미리 밝혀둔다.
종래 기술로는 투(멀티)-스텝 싱글-슬로프 아날로그-디지털 변환(Two(Multi)-Step Single-Slope A/D Conversion)을 하기 위한 방법이 "Alexey Yakovlev, 'DOUBLE-RAMP ADC FOR CMOS SENSORS', United States Patent No. US6,670,904 B1, Dec. 30, 2003" 및 "Seunghyun Lim, 'A High-Speed CMOS Image Sensor With Column-Parallel Two-Step Single-Slope ADCs', IEEE Trans. Electron Devices, vol. 56, no. 3, pp. 393-398, March. 2009" 등의 선행문헌에 나타나 있다.
이러한 종래 기술은 최상위 비트 변환(MSB Conversion)을 위한 코어스 램핑(Coarse Ramping) 전압을 커패시터(Capacitor)의 탑 플레이트(Top Plate)에 저장한 다음에, 최하위 비트 변환(LSB Conversion)을 위한 파인 램핑(Fine Ramping) 시 해당 커패시터의 바텀 플레이트(Bottom Plate)에 파인 램핑을 위한 입력단을 연결한 후 커패시터의 탑 플레이트에 플로팅(Floating) 상태로 저장되어 있던 전압이 파인 램핑 전압(Fine Ramping Voltage)에 따라 변하는 원리를 이용한다.
상기와 같은 종래 기술은 코어스 램핑과 파인 램핑 시 비교기(Comparator)에 입력되는 코어스 램핑 전압과 파인 램핑 전압의 슬로프(Slope)가 변환 과정에 따라 각각 달라질 수 있다는 문제점을 원천적으로 가지고 있다.
한편, 일반적으로 투-스텝 싱글-슬로프 아날로그-디지털 변환 장치(Two-Step Single-Slope ADC)를 구현할 때, 입력되는 신호들의 보존성이 아날로그-디지털 변환 장치(ADC)의 선형성(Linearity)에 가장 크게 영향을 미친다.
그런데, 종래 기술은 비교기의 입력단에 있는 오버랩 기생 커패시턴스(Overlap Parastic Capacitance, Cpd)에 의해 비교기의 출력 노드의 움직임이 입력단에 저장되어 플로팅(Floating) 상태로 존재하는 신호에 커플링(Coupling)을 발생시켜 왜곡을 유발하게 되고, 이는 아날로그-디지털 변환 장치의 선형성 에러(Linearity Error)를 발생시키는 문제점이 있다.
본 발명의 실시예는 출력과 입력 사이의 커플링을 최소화하여 선형성(Linearity)을 보존할 수 있는 전치 증폭기 및 그를 이용한 비교기와 아날로그-디지털 변환 장치를 제공한다.
본 발명의 일 실시예에 따른 전치 증폭기는, 출력 임피던스를 결정하기 위한 공통 액티브 로드; 출력 노드의 출력 극성을 변환하기 위한 출력 극성 변환부; 출력과 입력 사이의 커플링을 차단하기 위한 커플링 차단부; 및 입력 전압과 코어스 램핑 전압의 차이를 증폭하여 코어스 변환 결과를 상기 출력 노드를 통해 출력하고, 파인 램핑 전압과 공통 모드 전압의 차이를 증폭하여 파인 변환 결과를 상기 출력 노드를 통해 출력하기 위한 멀티 차동입력단을 포함할 수 있다.
본 발명의 다른 실시예에 따른 비교기는, 출력 노드의 출력 극성을 변환하여 출력과 입력 사이의 커플링을 차단하고, 입력 전압과 코어스 램핑 전압의 차이를 증폭하여 코어스 변환 결과를 상기 출력 노드를 통해 출력하며, 파인 램핑 전압과 공통 모드 전압의 차이를 증폭하여 파인 변환 결과를 상기 출력 노드를 통해 출력하기 위한 전치 증폭기; 및 상기 전치 증폭기로부터의 코어스 변환 결과에 따라 샘플링 제어 신호를 발생하여 상기 전치 증폭기로 출력하고, 상기 전치 증폭기로부터의 코어스 변환 결과와 파인 변환 결과에 따른 비교 신호를 출력하기 위한 신호 처리부를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 아날로그-디지털 변환 장치는, 출력 노드의 출력 극성을 변환하여 출력과 입력 사이의 커플링을 차단하고, 입력 전압과 코어스 램핑 전압의 차이를 증폭하여 코어스 변환 결과를 상기 출력 노드를 통해 출력하며, 파인 램핑 전압과 공통 모드 전압의 차이를 증폭하여 파인 변환 결과를 상기 출력 노드를 통해 출력하기 위한 전치 증폭기; 상기 전치 증폭기로부터의 코어스 변환 결과에 따라 샘플링 제어 신호를 발생하여 상기 전치 증폭기로 출력하고, 상기 전치 증폭기로부터의 코어스 변환 결과와 파인 변환 결과에 따른 비교 신호를 출력하기 위한 신호 처리부; 및 상기 신호 처리부로부터의 비교 신호에 따라 코어스 디지털 코드 및 파인 디지털 코드를 결정하여 디지털 픽셀 데이터를 출력하기 위한 코드 결정부를 포함할 수 있다.
본 발명의 실시예에 따르면, 비교기의 입력 노드와 출력 노드 사이에 캐스코드 트랜지스터(cascode TR)를 삽입하여 비교기 입력단의 드레인 노드(Drain Node)의 전압 변화를 최소화시키고, 또한 그 캐스코드 트랜지스터가 비교기가 입력을 비교하는 순간에도 항상 새츄레이션(Saturation) 상태를 유지함으로써 입력단으로의 킥백(Kickback)이 발생하지 않도록 하여 출력과 입력 사이의 커플링(Coupling)을 효과적으로 제거할 수 있다.
또한, 본 발명의 실시예에 따르면, 상기와 같이 출력과 입력 사이의 커플링을 효과적으로 제거함으로써, 투-스텝 싱글-슬로프 아날로그-디지털 변환 장치의 선형성을 보존할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 비교기(Comparator)의 구성도이다.
도 2a는 종래의 전치 증폭기의 일 예시도이다.
도 2b는 종래의 전치 증폭기의 다른 예시도이다.
도 2c는 본 발명에 대한 이해를 돕기 위한 전치 증폭기의 상세 구성도이다.
도 2d는 본 발명의 일 실시예에 따른 도 1의 전치 증폭기의 상세 구성도이다.
도 3은 본 발명의 일 실시예에 따른 아날로그-디지털 변환 장치의 구성도이다.
본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때 이는 "직접적으로 연결"되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 복수 개로 이루어질 수 있음을 알 것이다.
도 1은 본 발명의 일 실시예에 따른 비교기(Comparator)의 구성도이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 비교기는, 출력 노드의 출력 극성을 변환하여 출력과 입력 사이의 커플링을 차단하고, 입력 전압(VPIXEL)과 코어스 램핑 전압(VRAMPC)의 차이를 증폭하여 코어스 변환 결과를 출력 노드를 통해 출력하며, 파인 램핑 전압(VRAMPF)과 공통 모드 전압(VCM)의 차이를 증폭하여 파인 변환 결과를 출력 노드를 통해 출력하기 위한 전치 증폭기(110), 및 전치 증폭기(110)로부터의 코어스 변환 결과에 따라 샘플링 제어 신호(Sampling Control Signal)를 발생하여 전치 증폭기(110)로 출력하고, 전치 증폭기(110)로부터의 코어스 변환 결과와 파인 변환 결과에 따른 비교 신호를 카운터(Counter) 또는 라인 메모리(Line Memory)로 출력하기 위한 신호 처리부(120)를 포함한다.
여기서, 전치 증폭기(110)는 신호 처리부(120)로부터의 샘플링 제어 신호에 따라 공통 모드 전압(VCM)과 코어스 램핑 전압(VRAMPC)을 샘플링한다. 이때, 전치 증폭기(110)는 스위치 S3와 트랜지스터 MNC1을 이용하여 공통 모드 전압(VCM)을 샘플링하고, 스위치 S4와 트랜지스터 MNC2를 이용하여 코어스 램핑 전압(VRAMPC)을 샘플링한다. 이때, 신호 처리부(120)로부터의 샘플링 제어 신호에 따라 스위치 S3와 스위치 S4가 온/오프된다. 그리고 샘플링된 코어스 램핑 전압과 샘플링된 공통 모드 전압은 전체 회로적으로 보면 전치 증폭기(110)에 의해 차동 관계를 가진다.
그리고 신호 처리부(120)는 전치 증폭기(110)로부터의 코어스 변환 결과와 파인 변환 결과를 증폭하기 위한 증폭기(121), 증폭기(121)로부터의 코어스 변환 결과에 따라 샘플링 제어 신호를 발생하기 위한 제어기(122), 및 제어기(122)로부터의 코어스 변환 결과와 증폭기(121)로부터의 파인 변환 결과를 선택 신호(SELF, 예를 들어 타이밍 발생기로부터 전달받음)에 따라 선택하여 비교 신호를 카운터(Counter) 또는 라인 메모리(Line Memory)로 출력하기 위한 선택기(123)를 포함한다. 여기서, 코어스 변환 결과는 제어기(122)에서 샘플링 클럭(CLKs)에 동기되어 선택기(123)로 전달된다. 그리고 증폭기(121)는 부가 구성요소로서, 이때에는 전치 증폭기(110)로부터의 코어스 변환 결과가 제어기(122)로 전달되고, 전치 증폭기(110)로부터의 파인 변환 결과가 선택기(123)로 전달된다.
여기서, 비교기는 제어 신호에 따라 전치 증폭기(110)를 리셋시키기 위한 스위치(130)를 더 포함할 수 있다. 즉, 스위치(130)는 입력 전압(Vp)이 입력되는 입력 단자로 피드백되는 전치 증폭기(110)의 출력 전압을 외부 제어부(도면에 도시되지 않음)로부터의 제어 신호(S)에 따라 온/오프시켜 전치 증폭기(110)를 리셋(오토 제로인)시키는 역할을 수행한다.
또한, 비교기는 아날로그-디지털 변환(A/D Conversion)을 하고자 하는 입력 전압(VPIXEL)과 전치 증폭기(110)로부터 피드백되는 출력 전압을 디커플링하기 위한 커패시터(140)를 더 포함한다.
이러한 비교기의 상세한 구성 및 동작에 대해서 도 2a 내지 도 2d를 참조하여 살펴보면 다음과 같다.
도 2a는 종래의 전치 증폭기의 일 예시도이고, 도 2b는 종래의 전치 증폭기의 다른 예시도이다.
도 2a 및 도 2b에 도시된 바와 같이, 종래의 전치 증폭기의 경우 제 1 출력(Voutp1) 및 제 2 출력(Voutn1)은 모두 입력단의 플로팅 노드(Floating Node)에 심각한 커플링을 유발시킨다. 즉, 출력 전압의 변동이 입력단에 영향을 미치게 된다. 왜냐하면, 출력과 입력이 트랜지스터(도 2a의 MN1, MN2와 도 2b의 MN1 내지 MN4)의 드레인 노드와 게이트 노드 사이에 오버랩 기생 커패시턴스(Overlap Parastic Capacitance, Cpd)로 직접적으로 커플링되어 있기 때문이다. 여기서, 제 2 출력(Voutn1)의 경우 다이오드 커넥션(Diode Connection) 형태로 컨피거레이션(Configuration)되어 있기 때문에 출력 전압의 변화가 제 1 출력(Voutp1)과 대비하여 크지는 않지만 그럼에도 불구하고 입력 신호와 직접적인 커플링(Coupling) 관계를 가지므로 왜곡(Distortion)을 유발시킬 수 있다.
따라서 이를 해결하기 위해 본 발명의 실시예에서는 비교기의 입력 노드와 출력 노드 사이에 캐스코드 트랜지스터(cascode TR, MNS1, MNS2)를 삽입하여 비교기 입력단의 드레인 노드의 전압 변화를 최소화시키고, 여기에 더하여 그 캐스코드 트랜지스터가 비교기가 입력을 비교하는 순간에도 항상 새츄레이션 상태를 유지함으로써 입력단으로의 킥백이 발생하지 않도록 하여 출력과 입력 사이의 커플링을 효과적으로 제거한다. 이를 도 2c 및 도 2d를 통해 살펴보면 다음과 같다.
도 2c는 본 발명에 대한 이해를 돕기 위한 전치 증폭기의 상세 구성도이고, 도 2d는 본 발명의 일 실시예에 따른 도 1의 전치 증폭기의 상세 구성도이다.
도 2c 및 도 2d에 도시된 전치 증폭기의 경우 출력과 입력 사이의 커플링을 최소화시키기 위해 캐스코드 트랜지스터(cascode TR, MNS1, MNS2)를 구비한다. 왜냐하면, 듀얼 차동입력단의 각 입력단에 구비된 트랜지스터(도 2c 및 도 2d의 MN1 내지 MN4)의 드레인 노드에는 캐스코드 트랜지스터(MNS1, MNS2)로 인해 발생하는 공통 게이트 증폭기(Common Gate Amplifier)의 이득(Gain)만큼 줄어든 출력 전압값이 나타나기 때문이다. 단, 여기서 전제가 캐스코드 트랜지스터들(MNS1, MNS2)이 항상 새츄레이션 영역에서 동작을 해야만 하는 것인데, 그렇지 않을 경우 캐스코드 트랜지스터들(MNS1, MNS2)이 단순 저항처럼 동작하게 되어 출력의 전압이 그대로 입력으로 커플링될 수 있기 때문이다.
여기서, 도 2c에 도시된 전치 증폭기의 경우 출력(Vout1)의 파형에서 확인할 수 있듯이 코어스 변환(Coarse Conversion)을 할 때는 로우(Low) 상태로 전이(Transition)하고 파인 변환(Fine Conversion)을 할 때는 하이(High) 상태로 전이를 한다. 이렇게 될 경우 캐스코드 트랜지스터 MNS1은 항상 새츄레이션 영역에서 동작하기 때문에 문제가 없으나, 캐스코드 트랜지스터 MNS2의 경우 코어스 동작을 수행할 때 새츄레이션(Saturation) 영역에서 트라이오드(Triode) 영역으로 동작 영역이 변경되게 되고, 파인 동작을 수행할 때 트라이오드 영역에서 새츄레이션 영역으로 동작 영역이 변경되게 되므로 출력과 입력 사이에 커플링이 심각하게 발생할 수 있다.
반면에, 도 2d에 도시된 바와 같이, 본 발명의 일 실시예에 따른 전치 증폭기의 경우 출력(Vout1)의 파형에서 확인할 수 있듯이 출력 극성 변환 스위치들(Output Polarity Changing Switches, MPS1, MPS2)을 통해 코어스 변환 때는 하이 상태로 전이를 하도록 하고, 파인 변환 시에는 로우 상태로 전이를 하도록 함으로써, 비교기의 두 입력이 비교가 되는 시점까지는 캐스코드 트랜지스터 MNS2가 항상 새츄레이션 영역에서 동작을 할 수 있도록 하여 출력과 입력 사이의 커플링을 최대한 제거한다. 이때, 캐스코드 트랜지스터 MNS1은 코어스 및 파인 동작 시 새츄레이션 영역에서 동작한다.
여기서, 출력 극성 변환 스위치들(MPS1, MPS2)의 동작 타이밍은 비교기가 리셋되는 시점에는 제 1 출력(Voutp1)을 출력으로 설정하여 입력단 Vp 노드의 동작 포인트(Operating Point)를 잡은 후, 아날로그-디지털 변환을 하기 전에 제 2 출력(Voutn1)으로 출력을 변경하여 설정한 후에 비교기의 동작을 수행할 수 있도록 한다.
도 2d에 도시된 바와 같이, 본 발명의 일 실시예에 따른 전치 증폭기는, 출력 임피던스를 결정하기 위한 공통 액티브 로드(Common Active Load, 210), 출력 노드의 출력 극성을 변환하기 위한 출력 극성 변환부(Output Polarity Changing Switches, 220), 출력과 입력 사이의 커플링을 차단하기 위한 커플링 차단부(230), 및 입력 전압(VPIXEL)과 코어스 램핑 전압(VRAMPC)의 차이를 증폭하여 코어스 변환 결과를 출력 노드를 통해 출력하고, 파인 램핑 전압(VRAMPF)과 공통 모드 전압(VCM)의 차이를 증폭하여 파인 변환 결과를 출력 노드를 통해 출력하기 위한 듀얼 차동입력쌍(즉 멀티 차동입력단, 240)을 포함한다.
여기서, 본 발명의 일 실시예에 따른 전치 증폭기는, 비교기 인에이블 신호(comp_en_n)를 반전시켜 커플링 차단부(230)로 전달하기 위한 인버터(250)를 더 포함한다. 이때, 인버터(250)에는 전원 전압(VDDA)과 동일 전압을 사용함으로써 마진을 유지할 수 있도록 한다. 그리고 비교기 인에이블 신호(comp_en_n)는 외부의 제어부로부터 전달받고, 커플링 차단부(230)의 두 캐스코드 트랜지스터(MNS1, MNS2)의 게이트 노드로 전달된다. 그에 따라, 인버터(250)는 두 캐스코드 트랜지스터(MNS1, MNS2)의 스위치 동작을 통해 전류 패스를 차단시킬 수 있기 때문에 전류 다운 용도로 사용될 수도 있다.
도 2를 참조하여 전치 증폭기(110)의 구성 및 동작에 대하여 좀 더 상세히 살펴보면 다음과 같다.
먼저, 출력 극성 변환부(220)는 리셋 시점에 제 1 출력(Voutp1)을 출력으로 설정하고, 비교 동작 전에 제 1 출력에서 제 2 출력(Voutn1)으로 출력을 변경하여 설정하기 위한 제 1 및 제 2 스위치(MPS1, MPS2)를 포함한다. 이때, 제 1 및 제 2 스위치(MPS1, MPS2)는 외부 제어부(예를 들어, 타이밍 발생기)로부터의 스위칭 제어 신호(sw_n, sw)에 따라 온/오프되는 피모스 트랜지스터 스위치로 구현할 수 있다.
그리고 커플링 차단부(230)는 입력 전압들이 비교되는 시점까지 새츄레이션 영역에서 동작하는 제 1 및 제 2 캐스코드 트랜지스터(MNS1, MNS2)를 포함한다. 이때, 제 1 및 제 2 캐스코드 트랜지스터(MNS1, MNS2)는 엔모스 트랜지스터 스위치로 구현할 수 있다.
또한, 차동입력쌍(Input Differential Pair, 즉 차동입력단)이 코어스 변환(Coarse Conversion)과 파인 변환(Fine Conversion)을 위해 멀티-스텝(Multi-Step)으로 나누어져 있다. 즉, 제 1 트랜지스터(MN1)와 제 2 트랜지스터(MN2)는 파인 변환을 위해 파인 차동입력쌍을 이루고, 제 3 트랜지스터(MN3)와 제 4 트랜지스터(MN4)는 코어스 변환을 위해 코어스 차동입력쌍을 이룬다.
이때, 코어스 차동입력쌍에서는 입력 전압(VPIXEL)과 샘플링된 코어스 램핑 전압을 직접 입력받아 비교한다. 이때, 출력 단자(Voutn1)에는 입력 전압(VPIXEL)과 샘플링된 코어스 램핑 전압의 차이가 증폭되어 코어스 변환 결과가 출력되어 신호 처리부(120)로 전달된다. 이러한 코어스 차동입력쌍을 코어스 차동입력단이라 할 수 있다.
여기서, 코어스 차동입력쌍의 제 4 트랜지스터(Transistor)의 게이트 노드에는 아날로그-디지털 변환(A/D Conversion)을 하고자 하는 입력 전압(VPIXEL)이 인가되고, 제 3 트랜지스터의 게이트 노드에는 샘플링된 코어스 램핑 전압이 직접 인가된다.
한편, 파인 차동입력쌍에서는 파인 램핑 전압(VRAMPF)과 샘플링된 공통 모드 전압의 차이가 증폭되어, 파인 변환 결과를 출력 단자(Voutn1)를 통해 신호 처리부(120)로 출력한다. 그리고 바이어스 전압으로는 외부의 공통 모드 전압 발생부(도면에 도시되지 않음)로부터의 공통 모드 전압이 사용되고, 샘플링된 공통 모드 전압은 파인 램핑 전압(VRAMPF)의 시작 레벨(Starting Level)과 동일한 전압이 되도록 하는 것이 바람직하다. 이러한 파인 차동입력쌍을 파인 차동입력단이라 할 수 있다.
여기서, 파인 차동입력쌍의 제 1 트랜지스터의 게이트 노드에는 파인 램핑 전압(VRAMPF)이 직접 인가되고, 제 2 트랜지스터의 게이트 노드에는 파인 램핑 전압(VRAMPF)의 시작 레벨과 동일한 "샘플링된 공통 모드 전압"이 직접 인가된다.
한편, 파인 차동입력쌍 및 코어스 차동입력쌍의 차동 증폭 동작은 공지 기술이므로 더 이상 설명하지 않기로 한다. 또한, 두 개의 트랜지스터(MP1, MP2)로 이루어진 공통 액티브 로드(210)의 구성 및 동작도 공지 기술이므로 더 이상 설명하지 않기로 한다.
도 3은 본 발명의 일 실시예에 따른 아날로그-디지털 변환 장치의 구성도이다.
도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 아날로그-디지털 변환 장치는 도 1의 비교기, 및 코드 결정부(310)를 포함한다.
즉, 본 발명의 일 실시예에 따른 아날로그-디지털 변환 장치는, 출력 노드의 출력 극성을 변환하여 출력과 입력 사이의 커플링을 차단하고, 입력 전압(VPIXEL)과 코어스 램핑 전압(VRAMPC)의 차이를 증폭하여 코어스 변환 결과를 출력 노드를 통해 출력하며, 파인 램핑 전압(VRAMPF)과 공통 모드 전압(VCM)의 차이를 증폭하여 파인 변환 결과를 출력 노드를 통해 출력하기 위한 전치 증폭기(110), 전치 증폭기(110)로부터의 코어스 변환 결과에 따라 샘플링 제어 신호를 발생하여 전치 증폭기(110)로 출력하고, 전치 증폭기(110)로부터의 코어스 변환 결과와 파인 변환 결과에 따른 비교 신호를 카운터(Counter) 또는 라인 메모리(Line Memory)로 출력하기 위한 신호 처리부(120), 및 신호 처리부(120)로부터의 비교 신호에 따라 코어스 디지털 코드(Coarse Digital Code) 및 파인 디지털 코드(Fine Digital Code)를 결정(Decision)하여 디지털 픽셀 데이터(Dout)를 출력하기 위한 코드 결정부(310)를 포함한다.
여기서, 코드 결정부(310)는 코어스 카운팅 클럭(CLKc)과 파인 카운팅 클럭(CLKF)을 이용하여 코드를 결정한다. 그리고 코드 결정부(310)는 카운터(예를 들어, 업/다운 카운터) 또는 카운팅 값(Counting Value)을 입력받는 라인 메모리(Line Memory)로 구현할 수 있다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 치환, 변형 및 변경이 가능하다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110 : 전치 증폭기 120 : 신호 처리부
210 : 공통 액티브 로드 220 : 출력 극성 변환부
230 : 커플링 차단부 240 : 듀얼 차동입력쌍
310 : 코드 결정부

Claims (20)

  1. 전치 증폭기에 있어서,
    출력 임피던스를 결정하기 위한 공통 액티브 로드;
    출력 노드의 출력 극성을 변환하기 위한 출력 극성 변환부;
    출력과 입력 사이의 커플링을 차단하기 위한 커플링 차단부; 및
    입력 전압과 코어스 램핑 전압의 차이를 증폭하여 코어스 변환 결과를 상기 출력 노드를 통해 출력하고, 파인 램핑 전압과 공통 모드 전압의 차이를 증폭하여 파인 변환 결과를 상기 출력 노드를 통해 출력하기 위한 멀티 차동입력단
    을 포함하는 전치 증폭기.
  2. 제 1항에 있어서,
    비교기 인에이블 신호를 반전시켜 상기 커플링 차단부로 전달하기 위한 인버터
    를 더 포함하는 전치 증폭기.
  3. 제 2항에 있어서,
    상기 인버터는,
    전원 전압과 동일 전압을 사용하는, 전치 증폭기.
  4. 제 1항에 있어서,
    상기 출력 극성 변환부는,
    리셋 시점에 제 1 출력을 출력으로 설정하고, 비교 동작 전에 제 1 출력에서 제 2 출력으로 출력을 변경하여 설정하기 위한 제 1 및 제 2 스위치
    를 포함하는 전치 증폭기.
  5. 제 1항에 있어서,
    상기 출력 극성 변환부는,
    코어스 변환 때는 출력이 하이 상태로 전이되도록 하고, 파인 변환 시에는 출력이 로우 상태로 전이되도록 하는, 전치 증폭기.
  6. 제 1항에 있어서,
    상기 커플링 차단부는,
    입력 전압이 비교되는 시점까지 새츄레이션 영역에서 동작하는 제 1 및 제 2 캐스코드 트랜지스터
    를 포함하는 전치 증폭기.
  7. 제 1항에 있어서,
    상기 멀티 차동입력단은,
    외부의 신호 처리부로부터의 샘플링 제어 신호에 따라 공통 모드 전압과 코어스 램핑 전압을 샘플링하는, 전치 증폭기.
  8. 제 7항에 있어서,
    상기 샘플링된 코어스 램핑 전압과 상기 샘플링된 공통 모드 전압은 상기 전치 증폭기에 의해 차동 관계를 가지는, 전치 증폭기.
  9. 비교기에 있어서,
    출력 노드의 출력 극성을 변환하여 출력과 입력 사이의 커플링을 차단하고, 입력 전압과 코어스 램핑 전압의 차이를 증폭하여 코어스 변환 결과를 상기 출력 노드를 통해 출력하며, 파인 램핑 전압과 공통 모드 전압의 차이를 증폭하여 파인 변환 결과를 상기 출력 노드를 통해 출력하기 위한 전치 증폭기; 및
    상기 전치 증폭기로부터의 코어스 변환 결과에 따라 샘플링 제어 신호를 발생하여 상기 전치 증폭기로 출력하고, 상기 전치 증폭기로부터의 코어스 변환 결과와 파인 변환 결과에 따른 비교 신호를 출력하기 위한 신호 처리부
    를 포함하는 비교기.
  10. 제 9항에 있어서,
    상기 전치 증폭기는,
    출력 임피던스를 결정하기 위한 공통 액티브 로드;
    상기 출력 노드의 출력 극성을 변환하기 위한 출력 극성 변환부;
    출력과 입력 사이의 커플링을 차단하기 위한 커플링 차단부; 및
    입력 전압과 코어스 램핑 전압의 차이를 증폭하여 코어스 변환 결과를 상기 출력 노드를 통해 출력하고, 파인 램핑 전압과 공통 모드 전압의 차이를 증폭하여 파인 변환 결과를 상기 출력 노드를 통해 출력하기 위한 멀티 차동입력단
    을 포함하는 비교기.
  11. 제 10항에 있어서,
    상기 전치 증폭기는,
    비교기 인에이블 신호를 반전시켜 상기 커플링 차단부로 전달하기 위한 인버터
    를 더 포함하는 비교기.
  12. 제 10항에 있어서,
    상기 출력 극성 변환부는,
    리셋 시점에 제 1 출력을 출력으로 설정하고, 비교 동작 전에 제 1 출력에서 제 2 출력으로 출력을 변경하여 설정하기 위한 제 1 및 제 2 스위치
    를 포함하는 비교기.
  13. 제 10항에 있어서,
    상기 출력 극성 변환부는,
    코어스 변환 때는 출력이 하이 상태로 전이되도록 하고, 파인 변환 시에는 출력이 로우 상태로 전이되도록 하는, 비교기.
  14. 제 10항에 있어서,
    상기 커플링 차단부는,
    입력 전압이 비교되는 시점까지 새츄레이션 영역에서 동작하는 제 1 및 제 2 캐스코드 트랜지스터
    를 포함하는 비교기.
  15. 제 9항에 있어서,
    상기 전치 증폭기는,
    상기 신호 처리부로부터의 샘플링 제어 신호에 따라 공통 모드 전압과 코어스 램핑 전압을 샘플링하는, 비교기.
  16. 제 15항에 있어서,
    상기 샘플링된 코어스 램핑 전압과 상기 샘플링된 공통 모드 전압은 상기 전치 증폭기에 의해 차동 관계를 가지는, 비교기.
  17. 제 9항에 있어서,
    상기 신호 처리부는,
    상기 전치 증폭기로부터의 코어스 변환 결과와 파인 변환 결과를 증폭하기 위한 증폭기;
    상기 증폭기로부터의 코어스 변환 결과에 따라 샘플링 제어 신호를 발생하기 위한 제어기; 및
    상기 제어기로부터의 코어스 변환 결과와 상기 증폭기로부터의 파인 변환 결과를 선택 신호에 따라 선택하여 비교 신호를 출력하기 위한 선택기
    를 포함하는 비교기.
  18. 제 9항에 있어서,
    상기 신호 처리부는,
    상기 전치 증폭기로부터의 코어스 변환 결과에 따라 샘플링 제어 신호를 발생하기 위한 제어기; 및
    상기 제어기로부터의 코어스 변환 결과와 상기 전치 증폭기로부터의 파인 변환 결과를 선택 신호에 따라 선택하여 비교 신호를 출력하기 위한 선택기
    를 포함하는 비교기.
  19. 아날로그-디지털 변환 장치에 있어서,
    출력 노드의 출력 극성을 변환하여 출력과 입력 사이의 커플링을 차단하고, 입력 전압과 코어스 램핑 전압의 차이를 증폭하여 코어스 변환 결과를 상기 출력 노드를 통해 출력하며, 파인 램핑 전압과 공통 모드 전압의 차이를 증폭하여 파인 변환 결과를 상기 출력 노드를 통해 출력하기 위한 전치 증폭기;
    상기 전치 증폭기로부터의 코어스 변환 결과에 따라 샘플링 제어 신호를 발생하여 상기 전치 증폭기로 출력하고, 상기 전치 증폭기로부터의 코어스 변환 결과와 파인 변환 결과에 따른 비교 신호를 출력하기 위한 신호 처리부; 및
    상기 신호 처리부로부터의 비교 신호에 따라 코어스 디지털 코드 및 파인 디지털 코드를 결정하여 디지털 픽셀 데이터를 출력하기 위한 코드 결정부
    를 포함하는 아날로그-디지털 변환 장치.
  20. 제 19항에 있어서,
    상기 전치 증폭기는,
    출력 임피던스를 결정하기 위한 공통 액티브 로드;
    상기 출력 노드의 출력 극성을 변환하기 위한 출력 극성 변환부;
    출력과 입력 사이의 커플링을 차단하기 위한 커플링 차단부; 및
    입력 전압과 코어스 램핑 전압의 차이를 증폭하여 코어스 변환 결과를 상기 출력 노드를 통해 출력하고, 파인 램핑 전압과 공통 모드 전압의 차이를 증폭하여 파인 변환 결과를 상기 출력 노드를 통해 출력하기 위한 멀티 차동입력단
    을 포함하는 아날로그-디지털 변환 장치.
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