KR20230160405A - 고속 감지 증폭기를 위한 동적 교차-결합 재생 - Google Patents

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Abstract

재생 회로는 입력 및 출력을 갖는 제1 반전 회로, 입력 및 출력을 갖는 제2 반전 회로, 제2 반전 회로의 입력에 결합된 제1 트랜지스터 ― 제1 트랜지스터의 게이트는 제1 입력 신호를 수신하도록 구성됨 ―, 및 제1 반전 회로의 입력에 결합된 제2 트랜지스터 ― 제2 트랜지스터의 게이트는 제2 입력 신호를 수신하도록 구성됨 ―를 포함한다. 재생 회로는 또한 제1 트랜지스터와 제1 반전 회로의 출력 사이에 결합된 제1 스위치 ― 제1 스위치의 제어 입력은 타이밍 신호를 수신하도록 구성됨 ―, 및 제2 트랜지스터와 제2 반전 회로의 출력 사이에 결합된 제2 스위치 ― 제2 스위치의 제어 입력은 타이밍 신호를 수신하도록 구성됨 ―를 포함한다.

Description

고속 감지 증폭기를 위한 동적 교차-결합 재생
[0001] 본 출원은 2021년 5월 14일에 미국 특허상표청에 출원된 정식 출원 번호 제17/321,005호에 대한 우선권 및 이익을 주장하고, 이 출원의 전체 내용은 아래에 완전히 설명된 것처럼 모든 적용 가능한 목적을 위해 본원에 포함된다.
[0002] 본 개시내용의 양상들은 일반적으로 증폭기들, 및 더 구체적으로는 감지 증폭기에 관한 것이다.
[0003] 감지 증폭기들은 고속 직렬화기/병렬화기(SerDes)의 메모리들, 아날로그-디지털 변환기들 및 데이터 샘플러들을 포함한 광범위한 애플리케이션에 사용된다. 데이터 샘플러의 경우, 감지 증폭기는 데이터 샘플러에서 인입 데이터 비트들을 빠르게 리졸빙(resolve)하기 위해 재생 피드백을 감지 증폭기에 제공하는 재생 회로를 포함할 수 있다. 감지 증폭기의 속도와 감도를 증가시키기 위해 재생 회로의 재생 이득을 증가시키는 것이 바람직하다.
[0004] 다음은 이러한 구현들에 대한 기본적인 이해를 제공하기 위해 하나 이상의 구현들에 대한 간략한 요약을 제시한다. 이 요약은 고려된 모든 구현들에 대한 광범위한 개요가 아니고 모든 구현들의 핵심 또는 중요한 엘리먼트들을 식별하거나 일부 또는 모든 구현들의 범위를 설명하기 위한 것도 아니다. 이 요약의 유일한 목적은 이후에 제시되는 보다 상세한 설명에 대한 서론으로서 단순화된 형태로 하나 이상의 구현들의 일부 개념들을 제시하는 것이다.
[0005] 제1 양상은 재생 회로에 관한 것이다. 재생 회로는 입력 및 출력을 갖는 제1 반전(inverting) 회로와, 입력 및 출력을 갖는 제2 반전 회로를 포함한다. 재생 회로는 또한 제2 반전 회로의 입력에 결합된 제1 트랜지스터 ― 제1 트랜지스터의 게이트는 제1 입력 신호를 수신하도록 구성됨 ―, 및 제1 반전 회로의 입력에 결합된 제2 트랜지스터 ― 제2 트랜지스터의 게이트는 제2 입력 신호를 수신하도록 구성됨 ―를 포함한다. 재생 회로는 제1 트랜지스터와 제1 반전 회로의 출력 사이에 결합된 제1 스위치 ― 제1 스위치의 제어 입력은 타이밍 신호를 수신하도록 구성됨 ―, 및 제2 트랜지스터와 제2 반전 회로의 출력 사이에 결합된 제2 스위치 ― 제2 스위치의 제어 입력은 타이밍 신호를 수신하도록 구성됨 ―를 더 포함한다.
[0006] 제2 양상은 감지 증폭기에 관한 것이다. 감지 증폭기는 입력 회로와 재생 회로를 포함한다. 입력 회로는 제1 트랜지스터 ― 제1 트랜지스터의 게이트는 제1 입력 신호를 수신하도록 구성되고, 제1 트랜지스터의 드레인은 입력 회로의 제1 출력에 결합됨 ―, 및 제2 트랜지스터 ― 제2 트랜지스터의 게이트는 제2 입력 신호를 수신하도록 구성되고, 제2 트랜지스터의 드레인은 입력 회로의 제2 출력에 결합됨 ―을 포함한다. 재생 회로는 입력 및 출력을 갖는 제1 반전 회로와, 입력 및 출력을 갖는 제2 반전 회로를 포함한다. 재생 회로는 또한, 제2 반전 회로의 입력에 결합된 제3 트랜지스터 ― 제3 트랜지스터의 게이트는 입력 회로의 제2 출력에 결합됨 ―, 및 제1 반전 회로의 입력에 결합된 제4 트랜지스터 ― 제4 트랜지스터의 게이트는 입력 회로의 제1 출력에 결합됨 ―를 포함한다. 재생 회로는 또한 제3 트랜지스터와 제1 반전 회로의 출력 사이에 결합된 제1 스위치 ― 제1 스위치의 제어 입력은 타이밍 신호를 수신하도록 구성됨 ―, 및 제4 트랜지스터와 제2 반전 회로의 출력 사이에 결합된 제2 스위치 ― 제2 스위치의 제어 입력은 타이밍 신호를 수신하도록 구성됨 ―를 포함한다.
[0007] 제3 양상은 감지 증폭기의 재생 회로를 동작시키는 방법에 관한 것이다. 재생 회로는 입력 및 출력을 갖는 제1 반전 회로, 입력 및 출력을 갖는 제2 반전 회로, 제2 반전 회로의 입력에 결합되는 제1 트랜지스터, 및 제1 반전 회로의 입력에 결합되는 제2 트랜지스터를 포함한다. 방법은 리셋 단계에서, 제1 트랜지스터로부터 제1 반전 회로의 출력을 분리하는 단계, 및 제2 트랜지스터로부터 제2 반전 회로의 출력을 분리하는 단계를 포함한다. 방법은 또한 감지 단계에서, 제1 반전 회로의 출력을 제1 트랜지스터에 결합하는 단계, 및 제2 반전 회로의 출력을 제2 트랜지스터에 결합하는 단계를 포함한다.
[0008] 도 1은 본 개시내용의 소정 양상들에 따른 입력 회로 및 재생 회로를 포함하는 감지 증폭기의 예를 도시한다.
[0009] 도 2는 본 개시내용의 소정 양상들에 따른 재생 회로 내 스위치의 예시적인 구현을 도시한다.
[0010] 도 3은 본 개시내용의 소정 양상들에 따른 재생 회로에 대한 입력 회로에 의해 출력되는 전압들의 예를 도시하는 타이밍도이다.
[0011] 도 4는 본 개시내용의 소정 양상들에 따른 감지 단계 및 결정 단계 동안 재생 회로의 출력 전압들의 예를 도시하는 타이밍도이다.
[0012] 도 5는 본 개시내용의 소정 양상들에 따른 재생 회로의 예를 도시한다.
[0013] 도 6A는 본 개시내용의 소정 양상들에 따른 재생 회로의 스위치들의 예시적인 구현을 도시한다.
[0014] 도 6b는 본 개시내용의 소정 양상들에 따른 재생 회로의 스위치들의 다른 예시적인 구현을 도시한다.
[0015] 도 7a는 본 개시내용의 소정 양상들에 따른 재생 회로의 반전 회로들의 예시적인 구현을 도시한다.
[0016] 도 7b는 본 개시내용의 소정 양상들에 따른 반전 회로들의 스위치들의 예시적인 구현을 도시한다.
[0017] 도 7c는 본 개시내용의 소정 양상들에 따른 리셋 단계 동안 재생 회로에서 턴오프되는 디바이스들을 나타낸다.
[0018] 도 8은 본 개시내용의 소정 양상들에 따른 풀업 트랜지스터(pull-up transistor)들을 포함하는 재생 회로의 예를 도시한다.
[0019] 도 9는 본 개시내용의 소정 양상들에 따른 입력 회로의 스위치들의 예시적인 구현을 도시한다.
[0020] 도 10은 본 개시내용의 양상들이 본 개시내용의 소정 양상들에 따라 사용될 수 있는 시스템의 예를 도시한다.
[0021] 도 11은 본 개시내용의 소정 양상에 따라 감지 증폭기의 재생 회로를 동작시키는 예시적인 방법을 예시하는 흐름도이다.
[0022] 첨부된 도면들과 관련하여 아래에 설명된 상세한 설명은 다양한 구성들에 대한 설명으로 의도되고 본원에 설명된 개념들이 실시될 수 있는 유일한 구성들을 나타내려는 의도가 아니다. 상세한 설명은 다양한 개념들에 대한 철저한 이해를 제공할 목적으로 구체적인 세부사항을 포함한다. 그러나, 이들 개념들이 이들 특정 세부사항 없이도 실시될 수 있다는 것이 통상의 기술자들에게 명백할 것이다. 일부 사례들에서, 잘 알려진 구조들과 구성 엘리먼트들은 이러한 개념들이 모호해지는 것을 피하기 위해 블록도 형태로 도시된다.
[0023] 도 1은 본 개시내용의 소정 양상들에 따른 감지 증폭기(110)의 예를 도시한다. 감지 증폭기(110)는 예를 들어, 인입 데이터 비트들을 샘플링하고 리졸빙하기 위해 데이터 샘플러에서 사용될 수 있다. 감지 증폭기(110)는 입력 회로(115) 및 재생 회로(140)를 포함한다. 입력 회로(115)는 또한 입력 스테이지로 지칭될 수 있고, 재생 회로(140)는 또한 재생 스테이지로 지칭될 수 있다.
[0024] 입력 회로(115)는 제1 입력 트랜지스터(120), 제2 입력 트랜지스터(122), 제1 스위치(116), 제2 스위치(130) 및 제3 스위치(134)를 포함한다. 제2 스위치(130)는 공급 레일(112)과 제1 입력 트랜지스터(120) 사이에 결합되고, 제3 스위치(134)는 공급 레일(112)과 제2 입력 트랜지스터(122) 사이에 결합된다. 제1 입력 트랜지스터(120)는 제2 스위치(130)와 노드(117) 사이에 결합되고, 제2 입력 트랜지스터(122)는 제3 스위치(134)와 노드(117) 사이에 결합된다. 제1 스위치(116)는 노드(117)와 접지(114) 사이에 결합된다.
[0025] 도 1에 도시된 예에서, 제1 입력 트랜지스터(120)는 제1 n형 전계 효과 트랜지스터(NFET)로 구현되고, 제2 입력 트랜지스터(122)는 제2 NFET로 구현된다. 이 예에서, 제2 스위치(130)는 공급 레일(112)과 제1 입력 트랜지스터(120)의 드레인 사이에 결합되고, 제1 스위치(116)는 제1 입력 트랜지스터(120)의 소스와 접지(114) 사이에 결합된다. 또한, 제3 스위치(134)는 공급 레일(112)과 제2 입력 트랜지스터(122)의 드레인 사이에 결합되고, 제1 스위치(116)는 제2 입력 트랜지스터(122)의 소스와 접지(114) 사이에 결합된다. 제1 입력 트랜지스터(120) 및 제2 입력 트랜지스터(122)가 NFET들로 제한되지 않고 다른 유형들의 트랜지스터로 구현될 수 있다는 것이 인식되어야 한다.
[0026] 입력 회로(115)는 제1 입력 전압("INP"로 표시됨) 및 제2 입력 전압("INN"으로 표시됨)을 포함하는 차동 입력 신호(예를 들어, 차동 데이터 신호)를 수신하도록 구성된다. 제1 입력 전압(INP)은 입력 회로(115)의 제1 입력(121)에 입력되고 제2 입력 전압(INN)은 입력 회로(115)의 제2 입력(123)에 입력되고, 여기서 제1 입력(121)은 제1 입력 트랜지스터(120)의 게이트에 결합되고 제2 입력(123)은 제2 입력 트랜지스터(122)의 게이트에 결합된다. 차동 입력 신호는 차동 전압의 극성이 비트 값을 나타내는 작은 차동 전압(즉, 제1 입력 전압(INP)과 제2 입력 전압(INN) 간의 작은 차이)을 가질 수 있다. 아래에서 더 설명되는 바와 같이, 감지 증폭기(110)는 작은 차동 입력 전압을 큰 차동 출력 전압으로 변환하여 비트 값을 리졸빙하도록 구성된다.
[0027] 제1 스위치(116)는 제1 타이밍 신호에 의해 구동되는 제어 입력(118)을 갖고, 제2 스위치(130)는 제1 타이밍 신호에 의해 구동되는 제어 입력(132)을 갖고, 제3 스위치(134)는 제1 타이밍 신호에 의해 구동되는 제어 입력(136)을 갖는다. 일 예에서, 제1 스위치(116)는 제1 타이밍 신호가 하이(high)일 때 턴온되고, 제1 타이밍 신호가 로우(low)일 때 턴오프되도록 구성되고, 제2 스위치(130)와 제3 스위치(134) 각각 하나는 제1 타이밍 신호가 로우일 때 턴온되고, 제1 타이밍 신호가 하이일 때 턴오프되도록 구성된다. 도 1에 도시된 예에서, 제1 타이밍 신호는 클록 신호("CLK"로 표시됨)이다. 본원에 사용된 바와 같이, "클록 신호"는 하이 논리 상태와 로우 논리 상태 사이에서 진동하는 주기 신호이다. 소정 양상들에서, 하이 논리 상태(즉, 1의 논리 상태)는 공급 전압(VCC)과 대략 동일한 전압에 대응할 수 있고, 로우 논리 상태(즉, 0의 논리 상태)는 접지와 대략 동일한 전압에 대응할 수 있다.
[0028] 본원에서 사용된 바와 같이, 스위치의 "제어 입력"은 제어 입력에서의 신호(예를 들어, 신호의 전압)에 기반하여 스위치의 온/오프 상태를 제어하는 입력이다. 스위치가 트랜지스터로 구현된 예의 경우, 제어 입력은 트랜지스터의 게이트에 위치된다.
[0029] 입력 회로(115)는 제2 스위치(130)와 제1 입력 트랜지스터(120) 사이의 노드에 위치된 제1 출력(124)과, 제3 스위치(134)와 제2 입력 트랜지스터(122) 사이의 노드에 위치되는 제2 출력(126)을 갖는다. 제1 출력(124)("DINT"로 표시됨)의 전압과 제2 출력(126)("NDINT"로 표시됨)의 전압은 아래에서 더 논의되는 바와 같이, 재생 회로(140)로 출력된다. 도 1의 예에서, 제1 출력(124)은 제1 입력 트랜지스터(120)의 드레인에 결합되고, 제2 출력(126)은 제2 입력 트랜지스터(122)의 드레인에 결합된다.
[0030] 재생 회로(140)는 제1 입력 트랜지스터(142), 제2 입력 트랜지스터(146), 스위치(180), 제1 반전 회로(150) 및 제2 반전 회로(160)를 포함한다. 아래에서 더 설명되는 바와 같이, 제1 반전 회로(150)와 제2 반전 회로(160)는 재생 피드백을 제공하기 위해 교차 결합된다. 본원에서 사용된 바와 같이, "반전 회로"는 반전 회로의 입력에서 논리 상태(즉, 논리 레벨 또는 논리 값)를 반전시키고 반전 회로의 출력에서 반전된 논리 상태를 출력하도록 구성된 회로이다. 논리 상태는 저전압(예를 들어, 대략 접지)이 0의 논리 상태를 나타내고, 고전압(예를 들어, 대략 공급 전압)이 1의 논리 상태를 나타낼 수 있는 전압으로 표현될 수 있다. 소정 양상들에서, 반전 회로는 반전 회로의 입력 전압이 임계 전압 아래로 떨어질 때 반전 회로의 출력이 로우에서 하이로 전이(transition)하고, 반전 회로의 입력 전압이 임계 전압 위로 상승할 때 반전 회로의 출력이 하이에서 로우로 전이하는 임계 전압을 갖는다. 반전 회로는 또한 인버터, 반전 회로 또는 다른 용어로 지칭될 수 있다.
[0031] 재생 회로(140)는 입력 회로(115)의 제2 출력(126)에 결합된 제1 입력(144), 및 입력 회로(115)의 제1 출력(124)에 결합된 제2 입력(148)을 갖는다. 따라서, 제1 입력(144)은 입력 회로(115)로부터 전압(NDINT)을 수신하고, 제2 입력(148)은 입력 회로(115)로부터 전압(DINT)을 수신한다. 이와 관련하여, 전압(NDINT)은 재생 회로(140)에 대한 제1 입력 신호로 간주될 수 있고, 전압(DINT)은 재생 회로(140)에 대한 제2 입력 신호로 간주될 수 있다.
[0032] 제1 반전 회로(150)는 입력(152), 출력(154), 제1 공급 단자(156) 및 제2 공급 단자(158)를 갖는다. 제2 반전 회로(160)는 입력(162), 출력(164), 제1 공급 단자(166) 및 제2 공급 단자(168)를 갖는다. 제1 반전 회로(150)와 제2 반전 회로(160)를 교차 결합시키기 위해, 제1 반전 회로(150)의 입력(152)은 제2 반전 회로(160)의 출력(164)에 결합되고, 제2 반전 회로(160)의 입력(162)은 제1 반전 회로(150)의 출력(154)에 결합된다. 제1 반전 회로(150)와 제2 반전 회로(160)의 교차 결합은 재생 회로(140)에 재생 피드백을 제공한다. 재생 피드백은 아래에서 더 논의된 바와 같이, 재생 회로(140)가 데이터 비트들의 값들을 빠르게 리졸빙하기 위한 재생을 달성할 수 있게 한다.
[0033] 제1 반전 회로(150)의 제1 공급 단자(156)와 제2 반전 회로(160)의 제1 공급 단자(166)는 공급 노드(185)에 결합된다. 제1 반전 회로(150)의 제2 공급 단자(158)와 제2 반전 회로(160)의 제2 공급 단자(168)는 접지(114)에 결합된다. 이 예에서, 재생 회로(140)의 제1 출력(170)은 제2 반전 회로(160)의 출력(164)에 결합되고, 재생 회로(140)의 제2 출력(175)은 제1 반전 회로(150)의 출력(154)에 결합된다.
[0034] 제1 입력 트랜지스터(142)는 제1 반전 회로(150)의 출력(154)과 접지(114) 사이에 결합된다. 제1 입력 트랜지스터(142)의 게이트는 재생 회로(140)의 제1 입력(144)에 결합된다. 따라서, 제1 입력 트랜지스터(142)의 게이트는 전압(NDINT)(즉, 재생 회로(140)에 대한 제1 입력 신호)를 수신하도록 구성된다. 일 예에서, 제1 입력 트랜지스터(142)는 전압(NDINT)이 제1 입력 트랜지스터(142)의 임계 전압보다 높을 때 턴온되고, 전압(NDINT)이 제1 입력 트랜지스터(142)의 임계 전압보다 낮을 때 턴오프되도록 구성된다. 도 1에 도시된 예에서, 제1 입력 트랜지스터(142)는 NFET로 구현되고, 여기서 제1 입력 트랜지스터(142)의 드레인은 제1 반전 회로(150)의 출력(154)에 결합되고, 제1 입력 트랜지스터(142)의 소스는 접지(114)에 결합된다. 그러나, 제1 입력 트랜지스터(142)가 다른 유형의 트랜지스터로 구현될 수 있다는 것이 인식되어야 한다.
[0035] 제2 입력 트랜지스터(146)는 제2 반전 회로(160)의 출력(164)과 접지(114) 사이에 결합된다. 제2 입력 트랜지스터(146)의 게이트는 재생 회로(140)의 제2 입력(148)에 결합된다. 따라서, 제2 입력 트랜지스터(146)의 게이트는 전압(DINT)(즉, 재생 회로(140)에 대한 제2 입력 신호)를 수신하도록 구성된다. 일 예에서, 제2 입력 트랜지스터(146)는 전압(DINT)이 제2 입력 트랜지스터(146)의 임계 전압보다 높을 때 턴온되고, 전압(DINT)이 제2 입력 트랜지스터(146)의 임계 전압보다 낮을 때 턴오프되도록 구성된다. 도 1에 도시된 예에서, 제2 입력 트랜지스터(146)는 NFET로 구현되고, 여기서 제2 입력 트랜지스터(146)의 드레인은 제2 반전 회로(160)의 출력(164)에 결합되고, 제2 입력 트랜지스터(146)의 소스는 접지(114)에 결합된다. 그러나, 제2 입력 트랜지스터(146)가 다른 유형의 트랜지스터로 구현될 수 있다는 것이 인식되어야 한다.
[0036] 스위치(180)는 공급 레일(112)과 공급 노드(185) 사이에 결합된다. 스위치(180)는 제2 타이밍 신호에 의해 구동되는 제어 입력(182)을 갖는다. 일 예에서, 제2 타이밍 신호는 제1 타이밍 신호의 보수이다. 제1 타이밍 신호가 클록 신호(CLK)인 예의 경우, 제2 타이밍 신호는 반전 회로(도시되지 않음)로 클록 신호(CLK)를 반전함으로써 생성될 수 있는 상보 클록 신호("CLKb"로 표시됨)일 수 있다. 일 예에서, 스위치(180)는 제2 타이밍 신호가 로우(예를 들어, 제1 타이밍 신호가 하이)일 때 턴온되고, 제2 타이밍 신호가 하이(예를 들어, 제1 타이밍 신호가 로우)일 때 턴오프되도록 구성된다.
[0037] 도 2는 PFET(210)의 소스가 공급 레일(112)에 결합되고, PFET(210)의 게이트가 제어 입력(182)에 결합되고, PFET(210)의 드레인이 공급 노드(185)에 결합되는 PFET(210)로 스위치(180)가 구현되는 예를 도시한다.
[0038] 이제 감지 증폭기(110)의 예시적인 동작들은 소정 양상들에 따라 논의될 것이다.
[0039] 제1 타이밍 신호(예를 들어, 클록 신호(CLK))가 로우일 때, 감지 증폭기(110)는 리셋 단계에 있다. 리셋 단계에서, 입력 회로(115)의 제1 스위치(116)는 턴오프된다. 결과적으로, 제1 스위치(116)는 제1 입력 트랜지스터(120)와 제2 입력 트랜지스터(122)를 접지(114)로부터 분리한다. 제2 스위치(130)와 제3 스위치(134)는 턴온된다. 결과적으로, 제2 스위치(130)는 제1 출력(124)을 공급 레일(112)에 결합하고, 제3 스위치(134)는 제2 출력(126)을 공급 레일(112)에 결합한다. 이는 제1 출력(124)이 VCC(즉, 공급 레일(112) 상의 공급 전압)로 풀업되고, 제2 출력(126)이 VCC로 풀업되게 한다. 따라서, 재생 회로(140)의 제1 입력 트랜지스터(142)의 게이트에 입력되는 전압(NDINT)과 재생 회로(140)의 제2 입력 트랜지스터(146)의 게이트에 입력되는 전압(DINT) 둘 모두는 VCC로 풀업된다.
[0040] 리셋 단계에서, 재생 회로(140)의 스위치(180)는 제2 타이밍 신호가 제1 타이밍 신호의 보수이고 따라서 제1 타이밍 신호가 로우일 때 하이이기 때문에 턴오프된다. 결과적으로, 스위치(180)는 공급 레일(112)로부터 제1 반전 회로(150)의 제1 공급 단자(156)를 분리하고, 공급 레일(112)로부터 제2 반전 회로(160)의 제1 공급 단자(166)를 분리한다. 이는 공급 레일(112)로부터 반전 회로들(150 및 160)의 제1 공급 단자(156 및 166)로의 전류 흐름을 디스에이블한다.
[0041] 리셋 단계에서, 재생 회로(140)의 제1 입력 트랜지스터(142)와 제2 입력 트랜지스터(146) 둘 모두는 턴온되는데, 이는 전압(DINT)과 전압(NDINT) 둘 모두가 공급 전압(VCC)으로 풀업되기 때문이다(VCC가 제1 입력 트랜지스터(142)의 임계 전압 및 제2 입력 트랜지스터(146)의 임계 전압보다 크다고 가정함). 결과적으로, 제1 입력 트랜지스터(142)는 제1 반전 회로(150)의 출력(154)을 접지로 풀링(pull)하고, 제2 반전 회로(160)의 입력(162)을 접지로 풀링하고, 제2 입력 트랜지스터(146)는 제2 반전 회로의 출력(164)을 접지로 풀링하고, 제1 반전 회로(150)의 입력(152)을 접지로 풀링한다.
[0042] 제1 타이밍 신호(예를 들어, 클록 신호(CLK))가 로우에서 하이로 전이할 때, 감지 증폭기(110)는 입력 회로(115)가 입력 회로(115)의 입력들(121 및 123에서 차동 입력 신호(예를 들어, 차동 데이터 신호)를 감지하는 감지 단계에 진입한다. 도 3은 1의 비트 값을 나타낼 수 있는, 입력 전압(INP)이 입력 전압(INN)보다 높은 경우의 감지 단계 동안의 전압들(DINT 및 NDINT)의 예를 도시한다. 이 예에서, 제1 타이밍 신호(예를 들어, 클록 신호(CLK))는 시간(T1)에서 로우에서 하이로 전이한다. 또한, 이 예에서, 제1 입력 트랜지스터(142)와 제2 입력 트랜지스터(146)는 도 3에 도시된 바와 같이 동일한 임계 전압(310)을 갖는다.
[0043] 시간(T1)에서, 제1 스위치(116)는 턴온되고, 제2 스위치(130)와 제3 스위치(134)는 턴오프된다. 이는 제1 입력 트랜지스터(120)가 제1 입력 트랜지스터(120)를 구동하는 입력 전압(INP)에 기반하여 제1 출력(124)에서 전압(DINT)을 풀다운하도록 하고, 제2 입력 트랜지스터(122)는 제2 입력 트랜지스터(122)를 구동하는 입력 전압(INN)에 기반하여 제2 출력(126)에서 전압(NDINT)을 풀다운하도록 허용한다. 이 예에서, 제1 출력(124)의 전압(DINT)은 제2 출력(126)의 전압(NDINT)보다 더 빠른 레이트로 풀다운된다. 이는 이 예에서 제1 입력 트랜지스터(120)가 제2 입력 트랜지스터(122)보다 높은 전압에 의해 구동되기 때문이다(즉, INP > INN).
[0044] 시간(T2)에서, 전압(DINT)은 임계 전압(310) 아래로 떨어지고, 이는 재생 회로(140)의 제2 입력 트랜지스터(146)를 턴오프시킨다. 재생 회로(140)의 제1 입력 트랜지스터(142)는 시간(T2)에서 전압(NDINT)이 여전히 임계 전압보다 높기 때문에 시간(T2)에서 여전히 턴온된다. 시간(T2)에서, 위에서 논의된 바와 같이, 재생 회로(140)는 감지 단계에서 제2 입력 트랜지스터(146)의 턴오프가 반전 회로들(150 및 160)의 교차 결합에 의해 제공되는 재생 회로(140)의 재생 피드백을 트리거하는 결정 단계로 전이한다. 이 예에서, 재생 피드백은 제1 출력(170)을 풀업하고 제2 출력(175)을 풀다운한다. 이의 예는 제1 출력(170)에서의 출력 전압(OUTP) 및 제2 출력(175)에서의 출력 전압(OUTN)의 예를 도시하는 도 4에 예시된다. 도 4에 도시된 바와 같이, 재생 피드백은 제1 출력(170)을 풀업하고 제2 출력(175)을 풀다운하여 리졸빙된 비트 값을 나타내는 재생 회로(140)의 출력들(170 및 175)에서 큰 차동 출력 전압을 초래한다. 이 예에서, 출력 전압(OUTP)은 출력 전압(OUTN)보다 높고, 이는 1의 비트 결정을 나타낼 수 있다.
[0045] 시간(T3)에서, 제1 타이밍 신호는 하이에서 다시 로우로 전이되어, 감지 증폭기(110)가 리셋 단계로 복귀하고 출력 전압들(OUTP 및 OUTN) 각각이 대략 0 V(즉, 접지)의 리셋 전압으로 복귀하게 한다. 시간(T3) 직전에, 재생 회로(140)의 출력들(170 및 175)에 결합된 래치(도시되지 않음)는 리졸빙된 비트 값을 래치할 수 있다. 래치는 S-R(set-reset) 래치 또는 다른 유형의 래치를 포함할 수 있다.
[0046] 감지 단계와 결정 단계는 입력 전압(INP)이 입력 전압(INN)보다 높은 경우에 대해 위에서 논의되었다. 입력 전압(INN)이 입력 전압(INP)보다 높은 경우, 입력 회로(115)의 제2 출력(126)에서의 전압(NDINT)은 감지 단계 동안 입력 회로(115)의 제1 출력(124)에서의 전압(DINT) 이전에 임계 전압(310) 아래로 떨어지고, 이는 제1 입력 트랜지스터(142)가 제2 입력 트랜지스터(146)보다 먼저 턴오프하게 한다. 이것이 발생하면, 감지 증폭기(110)는 감지 단계에서 제1 입력 트랜지스터(142)의 턴오프가 재생 회로(140)의 재생 피드백을 트리거하는 결정 단계로 전이한다. 위에서 논의된 바와 같이, 재생 피드백은 반전 회로들(150 및 160)의 교차 결합에 의해 제공된다. 이 경우, 재생 피드백은 제2 출력(175)을 풀업하고 제1 출력(170)을 풀다운하여, 출력 전압(OUTN)이 출력 전압(OUTP)보다 높은 큰 차동 출력 전압을 초래하며, 이는 0의 비트 결정을 나타낼 수 있다.
[0047] 위의 예에서, 감지 단계와 결정 단계 동안 제1 스위치(116)는 턴온되고, 제2 스위치(130)와 제3 스위치(134)는 턴오프되며, 스위치(180)는 턴온된다. 감지 증폭기(110)는 전압들(DINT 및 NDINT) 중 하나가 입력 트랜지스터들(142 및 146)의 임계 전압(310) 아래로 떨어질 때 결정 단계에 진입하며, 이는 위에서 논의된 바와 같이 비트 값을 리졸빙하기 위해(즉, 비트 결정) 재생 회로(140)의 재생 피드백을 트리거한다.
[0048] 반전 회로들(150 및 160)의 교차 결합은 반전 회로들(150 및 160)의 제1 공급 단자들(156 및 166)이 스위치(180)를 통해 공급 레일(112)에 결합될 때 재생 이득을 제공한다. 반전 회로들(150 및 160)은 감지 단계 동안 스위치(180)를 통해 공급 레일(112)로부터 큰 전류를 인출하여, 스위치(180)에 걸쳐 큰 전류 저항(IR) 전압 강하가 나타나도록 야기한다. 큰 IR 전압 강하는 반전 회로들(150 및 160)의 제1 공급 단자들(156 및 166)에서 공급 전압("Vp"로 표시됨)을 감소시킨다. 이의 예는 공급 레일(112)에서의 공급 전압(VCC) 및 반전 회로들(150 및 160)의 제1 공급 단자들(156 및 166)에 결합되는 공급 노드(185)에서의 공급 전압(Vp)의 예를 도시하는 도 4에 예시된다. 도 4에 도시된 바와 같이, 시간(T2)의 결정 단계 시작 시, 공급 노드(185)의 공급 전압(Vp)은 스위치(180)를 가로질러 IR 전압 강하로 인해 공급 레일(112)의 공급 전압(VCC)보다 실질적으로 낮을 수 있다(예를 들어, 30% 이상 낮음). 더 낮은 공급 전압(Vp)은 교차 결합된 반전 회로들(150 및 160)에 의해 제공되는 재생 이득을 실질적으로 감소시킬 수 있고, 이는 재생 회로(140)가 비트 결정을 내릴 수 있는 속도를 실질적으로 늦추고 감지 증폭기(110)의 감도를 감소시킨다.
[0049] 위 문제를 해결하기 위해, 본 개시내용의 양상들은 제1 입력 트랜지스터(142)와 제1 반전 회로(150)의 출력(154) 사이에 결합되는 제1 스위치, 및 제2 입력 트랜지스터(146)와 제2 반전회로(160)의 출력(164) 사이에 결합되는 제2 스위치를 포함하는 재생 회로를 제공한다. 아래에서 더 설명되는 바와 같이, 제1 및 제2 스위치는 스위치(180)에 대한 필요성을 제거하고 따라서 스위치(180) 양단의 IR 전압 강하에 의해 야기되는 반전 회로들(150 및 160)의 제1 공급 단자들(156 및 166)에서의 공급 전압 감소를 제거함으로써 결정 동안 교차 결합된 반전 회로들(150 및 160)의 재생 이득을 증가시킨다. 게다가, 제1 스위치는 제2 반전 회로(160)의 입력(162)과 제1 입력 트랜지스터(142) 사이의 전류 경로 외부에 위치되고, 제2 스위치는 제1 반전 회로(150)의 입력(152)과 제2 입력 트랜지스터(146) 사이의 전류 경로 외부에 위치된다. 아래에서 더 설명되는 바와 같이, 이 특징은 감지 단계 및 결정 단계 동안 제1 스위치 및 제2 스위치를 통한 전류 흐름을 실질적으로 감소시키며, 이는 제1 스위치 및 제2 스위치의 존재에 의해 야기되는 재생 회로(140)의 성능 저하를 실질적으로 감소시킨다.
[0050] 도 5는 본 개시내용의 소정 양상들에 따른 재생 회로(140)의 예를 도시한다. 재생 회로(140)는 도 1에 도시된 예시적인 입력 회로(115)에 결합될 수 있다. 재생 회로(140)는 위에서 논의된 제1 반전 회로(150), 제2 반전 회로(160), 제1 입력 트랜지스터(142) 및 제2 입력 트랜지스터(146)를 포함한다.
[0051] 제2 반전 회로(160)의 입력(162)은 제1 입력 트랜지스터(142)에 결합되고, 제1 반전 회로(150)의 입력(152)은 제2 입력 트랜지스터(146)에 결합된다. 소정 양상들에서, 제2 반전 회로(160)의 입력(162)은 제1 금속 라우팅(530)을 통해 제1 입력 트랜지스터(142)에 직접 결합되고, 제1 반전 회로(150)의 입력(152)은 제2 금속 라우팅(535)을 통해 제2 입력 트랜지스터(146)에 직접 결합된다. 제1 금속 라우팅(530) 및 제2 금속 라우팅(535)은 각각 칩 상의 하나 이상의 금속 층들, 및 하나 이상의 금속 층들을 결합하는 하나 이상의 금속 상호연결 구조들(예를 들어, 비아들)을 포함할 수 있다. 본원에서 사용된 "직접 결합"이라는 용어는 개재 디바이스(예를 들어, 스위치) 없이 두 디바이스들 사이의 결합을 의미한다.
[0052] 제1 입력 트랜지스터(142)가 NFET로 구현되는 예의 경우, 제1 입력 트랜지스터(142)의 드레인은 제2 반전 회로(160)의 입력(162)에 결합되고(예를 들어, 제1 금속 라우팅(530)을 통해 직접 결합됨). 제1 입력 트랜지스터(142)의 게이트는 재생 회로(140)의 제1 입력(144)에 결합되고, 제1 입력 트랜지스터(142)의 소스는 접지(114)에 결합된다. 제2 입력 트랜지스터(146)가 NFET로 구현되는 예의 경우, 제2 입력 트랜지스터(146)의 드레인은 제1 반전 회로(150)의 입력(152)에 결합되고(예를 들어, 제2 금속 라우팅(535)을 통해 직접 결합됨), 제2 입력 트랜지스터(146)의 게이트는 재생 회로(140)의 제2 입력(148)에 결합되고, 제2 입력 트랜지스터(146)의 소스는 접지(114)에 결합된다. 그러나, 제1 입력 트랜지스터(142) 및 제2 입력 트랜지스터(146)가 이 예에 제한되지 않고 제1 입력 트랜지스터(142) 및 제2 입력 트랜지스터(146) 각각이 PFET 또는 다른 유형의 트랜지스터로 구현될 수 있다는 것이 인식되어야 한다.
[0053] 이 예에서, 제1 반전 회로(150)의 제1 공급 단자(156)와 제2 반전 회로(160)의 제1 공급 단자(166)는 공급 레일(112)에 결합된다. 소정 양상들에서, 제1 반전 회로(150)의 제1 공급 단자(156) 및 제2 반전 회로(160)의 제1 공급 단자(166)는 (예를 들어, 금속 라우팅을 통해) 공급 레일(112)에 직접 결합되고, 여기서 도 1 및 도 2에 도시된 스위치(180)는 생략된다. 직접 결합은 스위치(180) 양단의 IR 전압 강하로 인해 반전 회로들(150 및 160)의 제1 공급 단자들(156 및 166)에서 공급 전압의 감소를 제거함으로써 도 1 및 도 2의 재생 회로(140)에 비해 반전 회로들(150 및 160)의 제1 공급 단자들(156 및 166)의 공급 전압을 실질적으로 증가시킨다. 제1 반전 회로(150)의 제2 공급 단자(158)와 제2 반전 회로(160)의 제2 공급 단자(168)는 접지(114)에 결합된다.
[0054] 재생 회로(140)는 또한 제1 스위치(510) 및 제2 스위치(520)를 포함한다. 제1 스위치(510)는 제1 입력 트랜지스터(142)와 제1 반전 회로(150)의 출력(154) 사이에 결합되고, 제2 스위치(520)는 제2 입력 트랜지스터(146)와 제2 반전 회로(160)의 출력(164) 사이에 결합된다. 입력 트랜지스터들(142 및 146) 각각이 NFET로 구현되는 예의 경우, 제1 스위치(510)는 제1 입력 트랜지스터(142)의 드레인과 제1 반전 회로(150)의 출력(154) 사이에 결합되고, 제2 스위치(520)는 제2 입력 트랜지스터(146)의 드레인과 제2 반전 회로(160)의 출력(164) 사이에 결합된다.
[0055] 도 5의 예에서, 제1 스위치(510)는 타이밍 신호(예를 들어, 클록 신호(CLK))에 의해 구동되는 제어 입력(515)을 갖고, 제2 스위치(520)는 타이밍 신호에 의해 구동되는 제어 입력(525)을 갖는다. 타이밍 신호는 도 1에 도시된 예시적인 입력 회로(115)의 스위치들(116, 130, 및 134)을 제어하는 데 사용되는 동일한 타이밍 신호 또는 다른 타이밍 신호일 수 있다. 소정 양상들에서, 제1 스위치(510) 및 제2 스위치(520)는 타이밍 신호가 제1 논리 상태(예를 들어, 로우)에 있을 때 턴오프되고, 타이밍 신호가 제2 논리 상태(예를 들어, 하이)에 있을 때 턴온되도록 구성된다. 아래에서 더 논의되는 바와 같이, 타이밍 신호는 리셋 단계 동안 제1 논리 상태에 있고 감지 단계 및 결정 단계 동안 제2 논리 상태에 있다. 따라서, 제1 스위치(510) 및 제2 스위치(520)는 리셋 단계 동안 턴오프되고, 감지 단계 및 결정 단계에서는 턴온된다.
[0056] 도 5에 도시된 예시적인 재생 회로(140)의 예시적인 동작은 이제 본 개시내용의 소정 양상들에 따라 논의될 것이다.
[0057] 타이밍 신호(예를 들어, 클록 신호(CLK))가 제1 논리 상태(예를 들어, 로우)에 있을 때, 재생 회로(140)는 리셋 단계에 있다. 리셋 단계에서, 타이밍 신호는 제1 스위치(510)와 제2 스위치(520)를 턴오프시킨다. 제1 스위치(510)를 턴오프하는 것은 제2 반전 회로(160)의 입력(162)을 제1 반전 회로(150)의 출력(154)으로부터 분리하고, 이는 제2 반전 회로(160)의 입력(162)과 제1 반전 회로(150)의 출력(154) 사이의 재생 피드백 경로를 차단한다. 제2 스위치(520)를 턴오프하는 것은 제1 반전 회로(150)의 입력(152)을 제2 반전 회로(160)의 출력(164)으로부터 분리하고, 이는 제1 반전 회로(150)의 입력(152)과 제2 반전 회로(160)의 출력(164) 사이의 재생 피드백 경로를 차단한다.
[0058] 리셋 단계 동안 재생 피드백 경로들을 차단함으로써, 제1 스위치(510) 및 제2 스위치(520)는 리셋 단계 동안 재생 회로(140)의 재생 피드백을 디스에이블한다. 대조적으로, 재생 피드백은 스위치(180)를 턴오프함으로써 도 1 및 도 2의 리셋 단계 동안 디스에이블되고, 이는 반전 회로들(150 및 160)의 제1 공급 단자들(156 및 166)을 공급 레일(112)로부터 분리하여 공급 레일(112)로부터 반전 회로들(150 및 160)로의 전력을 차단한다. 따라서, 제1 스위치(510) 및 제2 스위치(520)는 타이밍 신호가 도 1 및 도 2의 스위치(180) 없이 리셋 단계 동안 재생 회로(140)의 재생 피드백을 디스에이블하도록 허용한다. 이는 반전 회로들(150 및 160)의 제1 공급 단자들(156 및 166)이 공급 레일(112)에 직접 결합되도록 허용하는 스위치(180)에 대한 필요성을 제거한다. 아래에서 더 설명되는 바와 같이, 제1 스위치(510) 및 제2 스위치(520)는 또한 리셋 단계 동안 공급 레일(112)로부터 접지(114)로의 전류 흐름을 디스에이블할 수 있다.
[0059] 위에서 논의된 바와 같이, 재생 회로(140)의 제1 입력(144)에서의 전압(NDINT) 및 재생 회로(140)의 제2 입력(148)에서의 전압(DINT)은 리셋 단계 동안 입력 회로(115)에 의해 VCC로 풀업된다. 결과적으로, 전압(NDINT)은 제1 입력 트랜지스터(142)의 임계 전압보다 높고, 전압(DINT)은 제2 입력 트랜지스터(146)의 임계 전압보다 높다(VCC가 제1 입력 트랜지스터(142) 및 제2 입력 트랜지스터(146) 각각의 임계 전압보다 높다고 가정함). 이는 제1 입력 트랜지스터(142)가 턴온되어 제2 반전 회로(160)의 입력(162)을 접지(114)로 풀다운하게 하고, 제2 입력 트랜지스터(146)가 턴온하여 제1 반전 회로(150)의 입력(152)을 접지(114)로 풀다운하게 한다.
[0060] 타이밍 신호(예를 들어, 클록 신호(CLK))가 제1 논리 상태(예를 들어, 로우)에서 제2 논리 상태(예를 들어, 하이)로 전이할 때, 재생 회로(140)는 감지 단계에 진입하고 타이밍 신호는 제1 스위치(510) 및 제2 스위치(520)를 턴온한다. 제1 스위치(510)를 턴온하는 것은 제2 반전 회로(160)의 입력(162)을 제1 스위치(510)를 통해 제1 반전 회로(150)의 출력(154)에 결합하고, 제2 스위치(520)를 턴온하는 것은 제1 반전 회로(150)의 입력(152)을 제2 스위치(520)를 통해 제2 반전 회로(160)의 출력(164)에 결합한다. 결과적으로, 제1 반전 회로(150)와 제2 반전 회로(160)는 스위치들(510 및 520)을 통해 교차 결합된다. 이는 감지 단계에서 재생 회로(140)의 재생 피드백을 가능하게 한다. 재생 피드백은 재생 회로(140)가 재생을 달성하도록 허용한다.
[0061] 위에서 논의된 바와 같이, 반전 회로들(150 및 160)의 제1 공급 단자들(156 및 166)은 공급 레일(112)에 직접 결합될 수 있고, 이는 스위치(180) 양단의 IR 전압 강하가 반전 회로들(150 및 160)의 제1 공급 단자들(156 및 166)에서의 공급 전압을 실질적으로 감소시키는 도 1 및 도 2에 도시된 예와 비교하여 반전 회로들(150 및 160)의 제1 공급 단자들(156 및 166)에서의 공급 전압을 실질적으로 증가시킨다. 반전 회로들(150 및 160)의 제1 공급 단자들(156 및 166)의 증가된 공급 전압은 재생 회로(140)의 재생 이득을 증가시키며, 이는 재생 회로(140)가 비트 결정을 내릴 수 있는 속도를 증가시키고 감지 증폭기(110)의 감도를 증가시킨다.
[0062] 위에서 논의된 바와 같이, 감지 단계 동안, 입력 회로(115)에 입력되는 차동 신호(예를 들어, 차동 데이터 신호)의 극성에 따라 상이한 레이트들로, 입력 회로(115)는 재생 회로(140)의 제1 입력(144)에서 전압(NDINT)을 풀다운하고 재생 회로(140)의 제2 입력(148)에서 전압(DINT)을 풀다운한다. 재생 회로(140)는 전압들(NDINT 및 DINT) 중 하나가 제1 입력 트랜지스터(142) 및 제2 입력 트랜지스터(146)의 임계 전압(310) 아래로 떨어질 때 감지 단계에서 결정 단계로 전이하고, 이는 비트 결정을 내리기 위해 재생 회로(140)의 재생 피드백을 트리거한다. 위에서 논의된 바와 같이, 재생 피드백은 스위치들(510 및 520)(둘 모두 턴온됨)을 통해 반전 회로들(150 및 160)의 교차 결합에 의해 인에이블된다. 재생 피드백은 위에서 논의된 바와 같이, 재생 회로(140)가 출력들(170 및 175) 중 하나를 하이로 풀링하고 출력들(170 및 175) 중 다른 하나를 로우로 풀링하여 전압들(NDINT 및 DINT) 중 어느 것이 먼저 임계 전압(310) 아래로 떨어지는지에 따라 비트 값을 리졸빙하게 한다.
[0063] 제1 스위치(510) 및 제2 스위치(520)의 존재는 잠재적으로 재생 회로(140)의 출력들(170 및 175)에서 큰 전압 오프셋을 유발할 수 있고, 이는 재생 회로(140)의 성능을 저하시키고 교정이 필요할 수 있다. 큰 전압 오프셋은 감지 단계와 결정 단계 동안 제1 스위치(510) 양단의 IR 전압 강하와 제2 스위치(520) 양단의 IR 전압 강하의 차이에 의해 야기될 수 있고, 이는 재생 회로(140)의 재생 이득에 의해 증폭된다. 스위치들(510 및 520) 양단의 IR 전압 강하들의 차이는 예를 들어, 제1 스위치(510)와 제2 스위치(520)의 불일치로 인한 것일 수 있다. 스위치들(510 및 520) 양단의 IR 전압 강하들의 차이로 인한 전압 오프셋은 아래에서 추가로 설명되는 바와 같이 스위치들(510 및 520) 양단의 IR 전압 강하들을 실질적으로 감소시킴으로써 실질적으로 감소될 수 있다.
[0064] 도 5에 도시된 바와 같이, 제1 스위치(510)는 제2 반전 회로(160)의 입력(162)과 제1 입력 트랜지스터(142) 사이의 전류 경로 외부에 위치된다. 이는 제1 스위치(510)가 제1 입력 트랜지스터(142)와 제1 반전 회로(150)의 출력(154) 사이에 결합되기 때문이다. 결과적으로, 감지 단계와 결정 단계 동안 제2 반전 회로(160)의 입력(162)과 제1 입력 트랜지스터(142) 사이에 흐르는 전류는 제1 스위치(510)를 통해 흐르지 않고, 이는 제1 스위치(510) 양단의 IR 전압 강하를 실질적으로 감소시킨다.
[0065] 유사하게, 제2 스위치(520)는 제1 반전 회로(150)의 입력(152)과 제2 입력 트랜지스터(146) 사이의 전류 경로 외부에 위치된다. 이는 제2 스위치(520)가 제2 입력 트랜지스터(146)와 제2 반전 회로(160)의 출력(164) 사이에 결합되기 때문이다. 결과적으로, 감지 단계와 결정 단계 동안 제1 반전 회로(150)의 입력(152)과 제2 입력 트랜지스터(146) 사이에 흐르는 전류는 제2 스위치(520)를 통해 흐르지 않고, 이는 제2 스위치(520) 양단의 IR 전압 강하를 실질적으로 감소시킨다.
[0066] 따라서, 제1 스위치(510)를 제2 반전 회로(160)의 입력(162)과 제1 입력 트랜지스터(142) 사이의 전류 경로 외부에 위치시키고 제2 스위치(520)를 제1 반전 회로(150)의 입력(152)과 제2 입력 트랜지스터(146) 사이의 전류 경로 외부에 위치시키는 것은 감지 및 결정 단계들 동안 제1 스위치(510)를 통한 전류 흐름과 제2 스위치(520)를 통한 전류 흐름을 실질적으로 감소시킨다. 감소된 전류는 제1 스위치(510)와 제2 스위치(520)를 통해 흐르고 이는 제1 스위치(510)와 제2 스위치(520) 양단의 IR 전압 강하들을 실질적으로 감소시킨다. 제1 스위치(510)와 제2 스위치(520) 양단에서 실질적으로 감소된 IR 전압 강하들은 재생 회로(140)의 전압 오프셋에 대한 IR 전압 강하들의 영향을 실질적으로 감소시키고, 이는 IR 전압 강하들의 차이로 인해 실질적으로 더 작은 전압 오프셋을 초래한다.
[0067] 도 6a는 제1 스위치(510)가 제1 NFET(610)로 구현되고, 제2 스위치(520)가 제2 NFET(620)로 구현된 예를 도시한다. 이 예에서, 제1 NFET(610)의 소스 및 드레인 중 하나는 제1 입력 트랜지스터(142)(예를 들어, 제1 입력 트랜지스터(142)의 드레인)에 결합되고, 제1 NFET(610)의 소스 및 드레인 중 다른 하나는 제1 반전 회로(150)의 출력(154)에 결합되고, 제1 NFET(610)의 게이트는 제어 입력(515)에 결합되어 타이밍 신호(예를 들어, 클록 신호(CLK))를 수신한다. 제2 NFET(620)의 소스 및 드레인 중 하나는 제2 입력 트랜지스터(146)(예를 들어, 제2 입력 트랜지스터(146)의 드레인)에 결합되고, 제2 NFET(620)의 소스 및 드레인 중 다른 하나는 제2 반전 회로(160)의 출력(164)에 결합되고, 제2 NFET(620)의 게이트는 제어 입력(525)에 결합되어 타이밍 신호(예를 들어, 클록 신호(CLK))를 수신한다.
[0068] 이 예에서, 제1 스위치(510)와 제2 스위치(520)는 타이밍 신호가 로우일 때 턴오프되고, 타이밍 신호가 하이일 때 턴온된다. 따라서, 이 예에서, 재생 회로(140)는 타이밍 신호가 로우일 때 리셋 단계에 있고, 타이밍 신호가 하이일 때 감지 단계와 결정 단계에 있다.
[0069] 제1 스위치(510) 및 제2 스위치(520)가 도 6a에 도시된 예시적인 구현에 제한되지 않고, 제1 스위치(510) 및 제2 스위치(520) 각각이 다른 유형의 트랜지스터, 송신 게이트 또는 다른 유형의 스위치로 구현될 수 있음이 인식되어야 한다. 예를 들어, 도 6b는 제1 스위치(510)가 또한 제1 NFET(610)와 병렬로 결합된 제1 PFET(630)를 포함하는 예를 도시한다. 이 예에서, 제1 NFET(610) 및 제1 PFET(630)는 제1 PFET(630)의 게이트가 타이밍 신호(예를 들어, 상보 클록 신호(CLKb))에 의해 구동되는 송신 게이트(예를 들어, CMOS(Complementary Metal Oxide Semiconductor) 송신 게이트)를 형성한다. 또한, 이 예에서, 제2 스위치(520)는 또한 제2 NFET(620)와 병렬로 결합된 제2 PFET(640)를 포함한다. 이 예에서, 제2 NFET(620) 및 제2 PFET(640)는 제2 PFET(640)의 게이트가 타이밍 신호(예를 들어, 상보 클록 신호(CLKb))의 보수에 의해 구동되는 송신 게이트를 형성한다. 일부 구현들에서, NFET들(610 및 620)은 제1 입력 트랜지스터(142)(예를 들어, 제1 입력 트랜지스터(142)의 드레인)와 제1 반전 회로(150)의 출력(154) 사이에 결합된 제1 PFET(630) 및 제2 입력 트랜지스터(146)(예를 들어, 제2 입력 트랜지스터(146)의 드레인)와 제2 반전 회로(160)의 출력(164) 사이에 결합된 제2 PFET(640)를 사용하여 스위치들(510 및 520)에서 생략될 수 있다.
[0070] 도 7a는 소정 양상들에 따른 제1 반전 회로(150) 및 제2 반전 회로(160)의 예시적인 구현을 도시한다. 이 예에서, 제1 반전 회로(150)는 제1 스위치(720) 및 제2 스위치(725)를 포함한다. 제1 스위치(720)는 출력(154)과 제1 반전 회로(150)의 제2 공급 단자(158) 사이에 결합되고, 제2 스위치(725)는 출력(154)과 제1 반전 회로(150)의 제1 공급 단자(156) 사이에 결합된다. 제1 스위치(720)의 제어 입력(722) 및 제2 스위치(725)의 제어 입력(727)은 제1 반전 회로(150)의 입력(152)에 결합된다.
[0071] 동작 시, 입력(152)의 전압이 하이일 때(예를 들어, 대략 VCC) 제1 스위치(720)는 턴온되도록 구성되고 제2 스위치(725)는 턴오프되도록 구성된다. 이 경우, 제1 스위치(720)는 출력(154)을 로우로 풀링한다. 입력(152)의 전압이 로우일 때(예를 들어, 대략 접지) 제1 스위치(720)는 턴오프되도록 구성되고 제2 스위치(725)는 턴온되도록 구성된다. 이 경우, 제2 스위치(725)는 출력(154)을 하이로 풀링한다. 스위치들(720 및 725) 각각은 하나 이상의 트랜지스터들, 송신 게이트, 또는 다른 유형의 스위치로 구현될 수 있다.
[0072] 이 예에서, 제2 반전 회로(160)는 제1 스위치(730) 및 제2 스위치(735)를 포함한다. 제1 스위치(730)는 출력(164)과 제2 반전 회로(160)의 제2 공급 단자(168) 사이에 결합되고, 제2 스위치(735)는 출력(164)과 제2 반전 회로(160)의 제1 공급 단자(166) 사이에 결합된다. 제1 스위치(730)의 제어 입력(732) 및 제2 스위치(735)의 제어 입력(737)은 제2 반전 회로(160)의 입력(162)에 결합된다.
[0073] 동작 시, 입력(162)의 전압이 하이일 때(예를 들어, 대략 VCC) 제1 스위치(730)는 턴온되도록 구성되고 제2 스위치(735)는 턴오프되도록 구성된다. 이 경우, 제1 스위치(730)는 출력(164)을 로우로 풀링한다. 입력(162)의 전압이 로우일 때(즉, 대략 접지) 제1 스위치(730)는 턴오프되도록 구성되고 제2 스위치(735)는 턴온되도록 구성된다. 이 경우, 제2 스위치(735)는 출력(164)을 하이로 풀링한다. 스위치들(730 및 735) 각각은 하나 이상의 트랜지스터들, 송신 게이트, 또는 다른 유형의 스위치로 구현될 수 있다.
[0074] 도 7b는 제1 반전 회로(150)의 제1 스위치(720) 및 제2 스위치(725)의 예시적인 구현을 도시한다. 이 예에서, 제1 스위치(720)는 NFET(740)를 포함하고, 제2 스위치(725)는 PFET(745)를 포함한다. NFET(740)의 드레인은 출력(154)에 결합되고, NFET(740)의 게이트는 제어 입력(722)에 결합되고, NFET(740)의 소스는 제2 공급 단자(158)에 결합된다. PFET(745)의 소스는 제1 공급 단자(156)에 결합되고, PFET(745)의 드레인은 출력(154)에 결합되며, PFET(745)의 게이트는 제어 입력(727)에 결합된다.
[0075] 도 7b는 또한 제2 반전 회로(160)의 제1 스위치(730) 및 제2 스위치(735)의 예시적인 구현을 도시한다. 이 예에서, 제1 스위치(730)는 NFET(750)를 포함하고, 제2 스위치(735)는 PFET(755)를 포함한다. NFET(750)의 드레인은 출력(164)에 결합되고, NFET(750)의 게이트는 제어 입력(732)에 결합되고, NFET(750)의 소스는 제2 공급 단자(168)에 결합된다. PFET(755)의 소스는 제1 공급 단자(166)에 결합되고, PFET(755)의 드레인은 출력(164)에 결합되며, PFET(755)의 게이트는 제어 입력(737)에 결합된다.
[0076] 도 7a 및 도 7b에 도시된 예들에서, 제1 스위치(510) 및 제2 스위치(520)는 리셋 단계 동안 공급 레일(112)에서 접지(114)까지의 전류 경로들을 디스에이블한다. 이의 예는 리셋 단계 동안 턴오프되는 재생 회로(140)의 디바이스들 각각을 "X"로 나타내는 도 7c에서 예시된다. 도 7c에 도시된 바와 같이, 제1 스위치(510) 및 제2 스위치(520)는 턴오프된다. 또한, 제1 반전 회로(150)의 제1 스위치(720)(예를 들어, NFET(740))는 턴오프된다. 이는 제2 입력 트랜지스터(146)가 리셋 단계 동안 제1 반전 회로(150)의 입력(152)을 접지(114)로 풀링하고, 이는 제1 스위치(720)를 턴오프시킨다. 제2 반전 회로(160)의 제1 스위치(730)(예를 들어, NFET(750))는 또한 턴오프된다. 이는 제1 입력 트랜지스터(142)가 리셋 단계 동안 제2 반전 회로(160)의 입력(162)을 접지(114)로 풀링하고, 이는 제1 스위치(730)를 턴오프시킨다.
[0077] 제1 스위치(510)와 제1 반전 회로(150)의 제1 스위치(720)의 턴오프는 제1 반전 회로(150)의 제1 공급 단자(156)에서 접지(114)로의 전류 흐름을 방지하고, 제2 스위치(520)와 제2 반전 회로(160)의 제1 스위치(730)의 턴오프는 제2 반전 회로(160)의 제1 공급 단자(166)로부터 접지(114)로의 전류 흐름을 방지한다. 결과적으로, 제1 스위치(510) 및 제2 스위치(520)는 리셋 단계 동안 공급 레일(112)에서 접지(114)로의 전류 흐름을 디스에이블하고, 이는 리셋 단계 동안 재생 회로(140)의 전력 소비를 감소시킨다. 대조적으로, 도 1 및 도 2에 도시된 예에서, 공급 레일(112)에서 접지(114)로의 전류 흐름은 공급 레일(112)로부터 반전 회로들(150 및 160)을 분리하는 스위치(180)를 턴오프함으로써 리셋 단계 동안 디스에이블된다.
[0078] 반전 회로(150 및 160)가 도 7a 및 도 7b에 도시된 예시적인 구현들에 제한되지 않는다는 것이 인식되어야 한다. 따라서, 반전 회로들(150 및 160) 각각이 논리 상태(즉, 논리 레벨 또는 논리 값)를 반전시키도록 구성된 다양한 회로들 중 어느 하나로 구현될 수 있고, 그러므로 특정 구현으로 제한되지 않는 것이 인식되어야 한다.
[0079] 도 8은 본 개시내용의 소정 양상들에 따라 재생 회로(140)가 제1 풀업 트랜지스터(810) 및 제2 풀업 트랜지스터(820)를 더 포함하는 예를 도시한다. 아래에서 더 설명되는 바와 같이, 제1 풀업 트랜지스터(810) 및 제2 풀업 트랜지스터(820)는 재생 회로(140)의 재생 이득을 부스팅한다.
[0080] 도 8의 예에서, 제1 풀업 트랜지스터(810)는 제1 PFET로 구현되고, 제2 풀업 트랜지스터(820)는 제2 PFET로 구현된다. 이 예에서, 제1 풀업 트랜지스터(810)의 소스는 공급 레일(112)에 결합되고, 제1 풀업 트랜지스터(810)의 드레인은 제1 반전 회로(150)의 입력(152)에 결합되고, 제1 풀업 트랜지스터(810)의 게이트는 제1 풀업 트랜지스터(810)는 제1 반전 회로(150)의 출력(154)에 결합된다. 제2 풀업 트랜지스터(820)의 소스는 공급 레일(112)에 결합되고, 제2 풀업 트랜지스터(820)의 드레인은 제2 반전 회로(160)의 입력(162)에 결합되고, 제2 풀업 트랜지스터(820)의 게이트는 제2 반전 회로(160)의 출력(164)에 결합된다.
[0081] 전압(DINT)이 감지 단계 동안 전압(NDINT)보다 빠르게 떨어지는 경우(예를 들어, 입력 회로(115)의 입력들(121 및 123)에서 INP > INN), 제2 입력 트랜지스터(146)는 제1 입력 트랜지스터(142) 전에 턴오프된다. 이는 재생 회로(140)의 재생 피드백을 트리거하여 제1 출력(170)을 풀업하고 제2 출력(175)을 풀다운한다. 제2 출력(175)의 풀다운은 제1 풀업 트랜지스터(810)의 게이트가 제1 스위치(510)를 통해 제2 출력(175)에 결합되기 때문에 제1 풀업 트랜지스터(810)를 턴온시킨다. 제1 풀업 트랜지스터(810)가 턴온될 때, 제1 풀업 트랜지스터(810)는 제1 반전 회로(150)의 입력(152)을 공급 레일(112)의 공급 전압(VC)으로 풀업하고, 이는 제1 반전 회로(150)의 출력(154)을 로우로 구동하는 데 도움을 준다. 제1 반전 회로(150)의 출력(154)이 제1 스위치(510)를 통해 제2 출력(175)에 결합되므로, 제1 반전 회로(150)의 출력(154)을 로우로 구동하는 것은 제2 출력(175)을 풀다운하는 데 도움이 되고 이에 따라 재생 회로(140)의 재생 이득을 부스팅하는 데 도움이 된다.
[0082] 전압(NDINT)이 감지 단계 동안 전압(DINT)보다 빠르게 떨어지는 경우(예를 들어, 입력 회로(115)의 입력들(121 및 123)에서 INN > INP), 제1 입력 트랜지스터(142)는 제2 입력 트랜지스터(146) 전에 턴오프된다. 이는 재생 회로(140)의 재생 피드백을 트리거하여 제2 출력(175)을 풀업하고 제1 출력(170)을 풀다운한다. 제1 출력(170)의 풀다운은 제2 풀업 트랜지스터(820)의 게이트가 제2 스위치(520)를 통해 제1 출력(170)에 결합되기 때문에 제2 풀업 트랜지스터(820)를 턴온시킨다. 제2 풀업 트랜지스터(820)가 턴온될 때, 제2 풀업 트랜지스터(820)는 제2 반전 회로(160)의 입력(162)을 공급 레일(112)의 공급 전압(VC)으로 풀업하고, 이는 제2 반전 회로(160)의 출력(164)을 로우로 구동하는 데 도움을 준다. 제2 반전 회로(160)의 출력(164)이 제2 스위치(520)를 통해 제1 출력(170)에 결합되므로, 제2 반전 회로(160)의 출력(164)을 로우로 구동하는 것은 제1 출력(170)을 풀다운하는 데 도움이 되고 이에 따라 재생 회로(140)의 재생 이득을 부스팅하는 데 도움이 된다.
[0083] 따라서, 제1 풀업 트랜지스터(810) 및 제2 풀업 트랜지스터(820)는 재생 회로(140)의 재생 이득을 부스팅한다. 제1 풀업 트랜지스터(810)는 제1 반전 회로(150)의 입력(152)을 공급 전압(VCC)으로 풀링업함으로써 감지 단계 동안 전압(DINT)이 전압(NDINT)보다 빠르게 떨어지는 경우(예를 들어, 입력 회로(115)의 입력들(121 및 123)에서 INP > INN) 재생 이득을 부스팅한다. 제2 풀업 트랜지스터(820)는 제2 반전 회로(160)의 입력(162)을 공급 전압(VCC)으로 풀링업함으로써 감지 단계 동안 전압(NDINT)이 전압(DINT)보다 빠르게 떨어지는 경우(예를 들어, 입력 회로(115)의 입력들(121 및 123)에서 INN > INP) 재생 이득을 부스팅한다.
[0084] 도 9는 소정 양상들에 따른 감지 증폭기(110)의 입력 회로(115)의 제1 스위치(116), 제2 스위치(130) 및 제3 스위치(134)의 예시적인 구현을 도시한다. 재생 회로(140)의 세부사항이 예시의 용이함을 위해 도 9에 도시되지 않는 것이 유의된다. 도 9에 도시된 바와 같이, 입력 회로(115)의 제1 출력(124)은 재생 회로(140)의 제2 입력(148)에 결합되고, 입력 회로(115)의 제2 출력(126)은 재생 회로(140)의 제1 입력(144)에 결합된다. 재생 회로(140)는 도 5 내지 도 8에 도시된 예시적인 실시예들 중 어느 하나로 구현될 수 있다.
[0085] 도 9의 예에서, 제1 스위치(116)는 NFET(910)의 드레인이 입력 트랜지스터들(120 및 122)의 소스에 결합되고, NFET(910)의 게이트가 제어 입력(118)에 결합되고, NFET(910)의 소스가 접지에 결합되는 NFET(910)로 구현된다. 제2 스위치(130)는 제1 PFET(915)의 소스가 공급 레일(112)에 결합되고, 제1 PFET(915)의 게이트가 제어 입력(132)에 결합되고, 제1 PFET(915)의 드레인이 제1 입력 트랜지스터(120)의 드레인에 결합되는 제1 PFET(915)로 구현된다. 제3 스위치(134)는 제2 PFET(920)의 소스가 공급 레일(112)에 결합되고, 제2 PFET(920)의 게이트가 제어 입력(136)에 결합되고, 제2 PFET(920)의 드레인이 제2 입력 트랜지스터(122)의 드레인에 결합되는 제2 PFET(920)으로 구현된다.
[0086] 입력 회로(115)의 제1 스위치(116), 제2 스위치(130) 및 제3 스위치(134)는 재생 회로(140)의 제1 스위치(510) 및 제2 스위치(520)와 동일한 타이밍 신호(예를 들어, 클록 신호(CLK))에 의해 구동될 수 있다. 이 예에서, 타이밍 신호가 로우일 때, 제1 스위치(116)는 턴오프되고, 제2 스위치(130) 및 제3 스위치(134)는 턴온된다. 타이밍 신호가 하이일 때 제1 스위치(116)는 턴온되고, 제2 스위치(130)와 제3 스위치(134)는 턴오프된다. 이 예에서, 타이밍 신호는 리셋 단계에서 로우이고 감지 단계와 결정 단계에서 하이이다.
[0087] 도 10은 본 개시내용의 양상들이 사용될 수 있는 시스템(1005)의 예를 도시한다. 이 예에서, 시스템(1005)은 제1 칩(1010)과 제2 칩(1015)을 포함하며, 여기서 SerDes는 제1 칩(1010)과 제2 칩(1015) 사이의 통신을 위해 사용될 수 있다. 제1 칩(1010)은 직렬화기(1020), 드라이버(1030), 제1 출력 핀(1040) 및 제2 출력 핀(1042)을 포함한다. 제2 칩(1015)은 제1 수신 핀(1050), 제2 수신 핀(1052), 수신기(1060), 감지 증폭기(110), 래치(1070) 및 병렬화기(1080)를 포함한다.
[0088] 이 예에서, 제1 칩(1010)과 제2 칩(1015)은 제1 라인(1044)과 제2 라인(1046)을 포함하는 차동 직렬 링크를 통해 결합된다. 제1 라인(1044)은 제1 출력 핀(1040)과 제1 수신 핀(1050) 사이에 결합되고, 제2 라인(1046)은 제2 출력 핀(1042)과 제2 수신 핀(1052) 사이에 결합된다. 각각의 라인(1044 및 1046)은 기판(예를 들어, 인쇄 회로 기판) 위의 금속 라인, 와이어 등으로 구현될 수 있다.
[0089] 제1 칩(1010)에서, 직렬화기(1020)는 (예를 들어, 제1 칩(1010)의 프로세서로부터) 병렬 데이터 스트림들을 수신하고 병렬 데이터 스트림들을 직렬 데이터 스트림으로 변환하도록 구성되고, 이는 직렬화기(1020)의 출력(1025)에서 출력된다. 드라이버(1030)는 직렬화기(1020)의 출력(1025)에 결합된 입력(1032), 제1 출력 핀(1040)에 결합된 제1 출력(1034), 및 제2 출력 핀(1042)에 결합된 제2 출력(1036)을 갖는다. 드라이버(1030)는 직렬 데이터 스트림을 수신하고, 직렬 데이터 스트림을 차동 신호로 변환하고, 차동 데이터 신호로 차동 직렬 링크의 라인들(1044 및 1046)을 구동하여 차동 신호를 제2 칩(1015)에 송신하도록 구성된다. 제1 칩(1010)이 도 10에 도시되지 않은 추가 구성 엘리먼트들(예를 들어, 출력 핀들(1040 및 1042)에 결합된 임피던스 매칭 네트워크, 직렬화기(1020)와 드라이버(1030) 사이에 결합된 프리-드라이버 등)을 포함할 수 있다는 것이 인식되어야 한다.
[0090] 제2 칩(1015)에서, 수신기(1060)는 제1 수신 핀(1050)에 결합된 제1 입력(1062), 제2 수신 핀(1052)에 결합된 제2 입력(1064), 감지 증폭기(110)의 제1 입력(121)에 결합된 제1 출력(1066), 및 감지 증폭기(110)의 제2 입력(123)에 결합된 제2 출력(1068)을 포함한다. 수신기(1060)는 (예를 들어, 제1 칩(1010)과 제2 칩(1015) 사이의 주파수 종속 신호 감쇠를 보상하기 위해) 증폭기 및 등화기 중 적어도 하나를 포함할 수 있다. 감지 증폭기(110)는 위에서 논의된 바와 같이 수신기(1060)로부터 차동 신호를 수신하고 차동 신호에 기반하여 비트 결정들을 내린다.
[0091] 도 10의 예에서, 감지 증폭기(110)의 제1 출력(170)은 래치(1070)의 제1 입력(1072)에 결합되고, 감지 증폭기(110)의 제2 출력(175)은 래치(1070)의 제2 입력(1074)에 결합된다. 래치(1070)는 병렬화기(1080)의 입력(1082)에 결합된 출력(1076)을 갖는다. 래치(1070)는 감지 증폭기(110)로부터의 비트 결정들을 래치하고 대응 비트들을 병렬화기(1080)로 출력하도록 구성된다. 병렬화기(1080)는 비트들을 병렬 데이터 스트림들로 변환하도록 구성되며, 이는 추가 프로세싱을 위해 제2 칩(1015) 상의 하나 이상의 구성 엘리먼트들(도시되지 않음)로 출력될 수 있다. 제2 칩(1015)이 도 10에 도시되지 않은 추가 구성 엘리먼트들(예를 들어, 수신 핀들(1050 및 1052)에 결합된 임피던스 매칭 네트워크, 클록 복구 회로 등)을 포함할 수 있다는 것이 인식되어야 한다.
[0092] 도 10의 예에서, 제2 칩(1015)은 또한 감지 증폭기(110)에 대한 타이밍 신호(예를 들어, 클록 신호(CLK))를 생성하고 출력(1094)에서 타이밍 신호를 출력하도록 구성된 타이밍 신호 회로(1090)를 포함한다. 출력(1094)은 입력 회로(115)의 스위치들(116, 130 및 134)의 제어 입력들과 감지 증폭기(110)의 재생 회로(140)의 스위치들(510 및 520)의 제어 입력들에 결합될 수 있다.
[0093] 소정 양상들에서, 타이밍 신호 회로(1090)는 클록 데이터 복구를 사용하여 감지 증폭기(110)의 비트 결정들에 기반하여 타이밍 신호(예를 들어, 클록 신호(CLK))를 복구할 수 있다. 타이밍 신호 회로(1090)의 입력(1092)은 래치(1070)(도 10의 예에 도시됨)의 출력에 결합될 수 있거나 감지 증폭기(110)의 하나 또는 둘 모두의 출력들(170 및 175)에 결합되어 비트 결정들을 수신할 수 있다.
[0094] 소정 양상들에서, 타이밍 신호 회로(1090)는 타이밍 신호(예를 들어, 클록 신호(CLK))를 생성하기 위해 위상 고정 루프(PLL), 지연 고정 루프(DLL), 발진기, 또는 이들의 임의의 조합을 포함할 수 있는 클록 생성기를 포함할 수 있다. 타이밍 신호 회로(1090)가 다양한 유형들의 클록 생성기들을 사용하여 구현될 수 있다는 것이 인식되어야 한다.
[0095] 도 10의 예에서, 래치(1070)의 제1 입력(1072)은 제1 출력(170)에 결합되어 제2 입력 트랜지스터(146)의 드레인에 결합되고, 래치(1070)의 제2 입력(1074)은 제2 출력(175)에 결합되어 제1 입력 트랜지스터(142)의 드레인에 결합된다. 그러나, 본 개시내용은 이 예에 제한되지 않는다는 것이 인식되어야 한다. 다른 예에서, 래치(1070)의 제1 입력(1072)은 제2 반전 회로(160)의 출력(164)에 결합될 수 있고, 래치(1070)의 제2 입력(1074)은 제1 반전 회로(150)의 출력(154)에 결합될 수 있다.
[0096] 도 11은 소정 양상들에 따라 감지 증폭기의 재생 회로를 동작시키는 방법(1100)을 예시한다. 재생 회로(예를 들어, 재생 회로(140))는 입력(예를 들어, 입력(152)) 및 출력(예를 들어, 출력(154))을 갖는 제1 반전 회로(예를 들어, 제1 반전 회로(150)), 입력(예를 들어, 입력(162)) 및 출력(예를 들어, 출력(164))을 갖는 제2 반전 회로(예를 들어, 제2 반전 회로(160)), 제2 반전 회로의 입력에 결합된 제1 트랜지스터(예를 들어, 제1 입력 트랜지스터(142)), 및 제1 반전 회로의 입력에 결합된 제2 트랜지스터(예를 들어, 제2 입력 트랜지스터(146))를 포함한다.
[0097] 블록(1110)에서, 리셋 단계에서, 제1 반전 회로의 출력은 제1 트랜지스터로부터 분리된다. 예를 들어, 제1 반전 회로의 출력은 제1 스위치(510)를 턴오프시킴으로써 제1 트랜지스터로부터 분리될 수 있다.
[0098] 블록(1120)에서, 리셋 단계에서, 제2 반전 회로의 출력은 제2 트랜지스터로부터 분리된다. 예를 들어, 제2 반전 회로의 출력은 제2 스위치(520)를 턴오프시킴으로써 제2 트랜지스터로부터 분리될 수 있다.
[0099] 블록(1130)에서, 감지 단계에서, 제1 반전 회로의 출력은 제1 트랜지스터에 결합된다. 예를 들어, 제1 반전 회로의 출력은 제1 스위치(510)를 턴오프시킴으로써 제1 트랜지스터에 결합될 수 있다.
[0100] 블록(1140)에서, 감지 단계에서, 제2 반전 회로의 출력은 제2 트랜지스터에 결합된다. 예를 들어, 제2 반전 회로의 출력은 제2 스위치(520)를 턴온함으로써 제2 트랜지스터에 결합될 수 있다.
[0101] 소정 양상들에서, 방법(1100)은 또한 제1 입력 신호(예를 들어, 전압(NDINT))로 제1 트랜지스터의 게이트를 구동하는 단계 및 제2 입력 신호(예를 들어, 전압(DINT))로 제2 트랜지스터의 게이트를 구동하는 단계를 포함할 수 있다. 제1 입력 신호 및 제2 입력 신호는 입력 회로(115)에 입력되는 데이터 신호(예를 들어, 차동 데이터 신호)에 기반하여 입력 회로(115)에 의해 생성될 수 있다.
[0102] 소정 양상들에서, 리셋 단계에서, 제1 입력 신호는 제1 트랜지스터의 임계 전압보다 높고, 제2 입력 신호는 제2 트랜지스터의 임계 전압보다 높다. 하나의 예에서, 제1 트랜지스터의 임계 전압은 제2 트랜지스터의 임계 전압과 대략 동일할 수 있다.
[0103] 소정 양상들에서, 감지 단계에서, 제1 입력 신호는 제1 트랜지스터의 임계 전압보다 높고, 제2 입력 신호는 제2 트랜지스터의 임계 전압보다 높다. 소정 양상들에서, 감지 단계에서, 제1 입력 신호(예를 들어, 전압(NDINT))는 제1 레이트로 하강(즉, 감소)하고 제2 입력 신호(예를 들어, 전압(DINT))는 제2 레이트로 하강(즉, 감소)하고, 여기서, 제1 레이트와 제2 레이트는 (예를 들어, 입력 회로(115)에 입력되는 데이터 신호의 극성에 기반하여) 상이하다.
[0104] 방법(1100)은 또한 제1 입력 신호가 제1 트랜지스터의 임계 전압 아래로 떨어지거나 제2 입력 신호가 제2 트랜지스터의 임계 전압 아래로 떨어질 때, 감지 단계에서 결정 단계로 전이하는 단계를 포함할 수 있다. 방법(1100)은 또한 결정 단계에서, 제1 입력 신호 및 제2 입력 신호에 기반하여 비트 값을 리졸빙하는 단계를 포함할 수 있다. 예를 들어, 비트 값을 리졸빙하는 단계는 제2 입력 신호가 제2 트랜지스터의 임계 전압 아래로 떨어지기 전에 제1 입력 신호가 제1 트랜지스터의 임계 전압 아래로 떨어지면 제1 비트 값으로 리졸빙하는 단계, 및 제1 입력 신호가 제1 트랜지스터의 임계 전압 아래로 떨어지기 전에 제2 입력 신호가 제2 트랜지스터의 임계 전압 아래로 떨어지면 제2 비트로 리졸빙하는 단계를 포함할 수 있다. 제1 비트 값은 1일 수 있고 제2 비트 값은 0일 수 있으며, 그 반대일 수도 있다. 소정 양상들에서, 결정 단계에서, 제1 반전 회로의 출력은 제1 트랜지스터에 결합되고, 제2 반전 회로의 출력은 제2 트랜지스터에 결합되며, 이는 제1 반전 회로와 제2 반전 회로를 교차 결합시킨다. 이는 제1 트랜지스터가 제2 반전 회로의 입력에 결합되고 제2 트랜지스터가 제1 반전 회로의 입력에 결합되기 때문이다. 제1 반전 회로 및 제2 반전 회로의 교차 결합은 재생 피드백을 제공하고, 이는 비트 값을 리졸빙하는 것을 용이하게 한다.
[0105] 구현 예들은 번호가 매겨진 다음 조항들에 설명된다:
[0106] 1. 재생 회로는,
[0107] 입력 및 출력을 갖는 제1 반전 회로;
[0108] 입력 및 출력을 갖는 제2 반전 회로;
[0109] 제2 반전 회로의 입력에 결합된 제1 트랜지스터 ― 제1 트랜지스터의 게이트는 제1 입력 신호를 수신하도록 구성됨 ―;
[0110] 제1 반전 회로의 입력에 결합된 제2 트랜지스터 ― 제2 트랜지스터의 게이트는 제2 입력 신호를 수신하도록 구성됨 ―;
[0111] 제1 트랜지스터와 제1 반전 회로의 출력 사이에 결합된 제1 스위치 ― 제1 스위치의 제어 입력은 타이밍 신호를 수신하도록 구성됨 ―; 및
[0112] 제2 트랜지스터와 제2 반전 회로의 출력 사이에 결합된 제2 스위치 ― 제2 스위치의 제어 입력은 타이밍 신호를 수신하도록 구성됨 ―를 포함한다.
[0113] 2. 조항 1에 있어서,
[0114] 제1 스위치는 제1 트랜지스터의 드레인과 제1 반전 회로의 출력 사이에 결합되고;
[0115] 제2 스위치는 제2 트랜지스터의 드레인과 제2 반전 회로의 출력 사이에 결합된다.
[0116] 3. 조항 2에 있어서,
[0117] 제1 트랜지스터의 소스는 접지에 결합되고;
[0118] 제2 트랜지스터의 소스는 접지에 결합된다.
[0119] 4. 조항 2 또는 조항 3에 있어서, 제1 트랜지스터는 제1 n형 전계 효과 트랜지스터(NFET)를 포함하고, 제2 트랜지스터는 제2 NFET를 포함한다.
[0120] 5. 조항 2 내지 조항 4 중 어느 한 조항에 있어서,
[0121] 제1 트랜지스터의 드레인은 제2 반전 회로의 입력에 직접 결합되고;
[0122] 제2 트랜지스터의 드레인은 제1 반전 회로의 입력에 직접 결합된다.
[0123] 6. 조항 1 내지 조항 5 중 어느 한 조항에 있어서,
[0124] 제1 스위치는 타이밍 신호를 수신하도록 구성된 게이트를 갖는 제3 트랜지스터를 포함하고;
[0125] 제2 스위치는 타이밍 신호를 수신하도록 구성된 게이트를 갖는 제4 트랜지스터를 포함한다.
[0126] 7. 조항 6에 있어서,
[0127] 제3 트랜지스터의 소스 및 드레인 중 하나는 제1 트랜지스터의 드레인에 결합되고, 제3 트랜지스터의 소스 및 드레인 중 다른 하나는 제1 반전 회로의 출력에 결합되고; 그리고
[0128] 제4 트랜지스터의 소스 및 드레인 중 하나는 제2 트랜지스터의 드레인에 결합되고, 제4 트랜지스터의 소스 및 드레인 중 다른 하나는 제2 반전 회로의 출력에 결합된다.
[0129] 8. 조항 6 또는 조항 7에 있어서,
[0130] 제3 트랜지스터는 제1 n형 전계 효과 트랜지스터(NFET)를 포함하고; 그리고
[0131] 제4 트랜지스터는 제2 NFET를 포함한다.
[0132] 9. 조항 1 내지 조항 5 중 어느 한 조항에 있어서,
[0133] 제1 반전 회로의 입력과 공급 레일 사이에 결합된 제3 트랜지스터; 및
[0134] 제2 반전 회로의 입력과 공급 레일 사이에 결합된 제4 트랜지스터를 더 포함한다.
[0135] 10. 조항 9에 있어서,
[0136] 제3 트랜지스터의 게이트는 제1 반전 회로의 출력에 결합되고; 그리고
[0137] 제4 트랜지스터의 게이트는 제2 반전 회로의 출력에 결합된다.
[0138] 11. 조항 9 또는 조항 10에 있어서,
[0139] 제3 트랜지스터의 소스는 공급 레일에 결합되고 제3 트랜지스터의 드레인은 제1 반전 회로의 입력에 결합되고; 그리고
[0140] 제4 트랜지스터의 소스는 공급 레일에 결합되고 제4 트랜지스터의 드레인은 제2 반전 회로의 입력에 결합된다.
[0141] 12. 조항 9 내지 조항 11 중 어느 한 조항에 있어서,
[0142] 제3 트랜지스터는 제1 p형 전계 효과 트랜지스터(PFET)를 포함하고;
[0143] 제4 트랜지스터는 제2 PFET를 포함한다.
[0144] 13. 조항 1 내지 조항 12 중 어느 한 조항에 있어서, 타이밍 신호는 클록 신호를 포함한다.
[0145] 14. 조항 1 내지 조항 13 중 어느 한 조항에 있어서, 제1 스위치의 제어 입력 및 제2 스위치의 제어 입력은 타이밍 신호를 생성하도록 구성된 타이밍 신호 회로에 결합된다.
[0146] 15. 감지 증폭기는,
[0147] 입력 회로 ― 입력 회로는,
[0148] 제1 트랜지스터 ― 제1 트랜지스터의 게이트는 제1 입력 신호를 수신하도록 구성되고, 제1 트랜지스터의 드레인은 입력 회로의 제1 출력에 결합됨 ―; 및
[0149] 제2 트랜지스터 ― 제2 트랜지스터의 게이트는 제2 입력 신호를 수신하도록 구성되고, 제2 트랜지스터의 드레인은 입력 회로의 제2 출력에 결합됨 ―; 및
[0150] 재생 회로를 포함하고, 재생 회로는,
[0151] 입력 및 출력을 갖는 제1 반전 회로;
[0152] 입력 및 출력을 갖는 제2 반전 회로;
[0153] 제2 반전 회로의 입력에 결합된 제3 트랜지스터 ― 제3 트랜지스터의 게이트는 입력 회로의 제2 출력에 결합됨 ―;
[0154] 제1 반전 회로의 입력에 결합된 제4 트랜지스터 ― 제4 트랜지스터의 게이트는 입력 회로의 제1 출력에 결합됨 ―;
[0155] 제3 트랜지스터와 제1 반전 회로의 출력 사이에 결합된 제1 스위치 ― 제1 스위치의 제어 입력은 타이밍 신호를 수신하도록 구성됨 ―; 및
[0156] 제4 트랜지스터와 제2 반전 회로의 출력 사이에 결합된 제2 스위치 ― 제2 스위치의 제어 입력은 타이밍 신호를 수신하도록 구성됨 ―를 포함한다.
[0157] 16. 조항 15에 있어서, 입력 회로는,
[0158] 제1 트랜지스터의 드레인과 공급 레일 사이에 결합된 제3 스위치; 및
[0159] 제2 트랜지스터의 드레인과 공급 레일 사이에 결합된 제4 스위치를 더 포함한다.
[0160] 17. 조항 16에 있어서,
[0161] 제3 스위치의 제어 입력은 타이밍 신호를 수신하도록 구성되고; 그리고
[0162] 제4 스위치의 제어 입력은 타이밍 신호를 수신하도록 구성된다.
[0163] 18. 조항 16 또는 조항 17에 있어서, 입력 회로는, 제1 트랜지스터의 소스와 접지 사이에 결합되고 그리고 제2 트랜지스터의 소스와 접지 사이에 결합되는 제5 스위치를 더 포함한다.
[0164] 19. 조항 18에 있어서,
[0165] 제3 스위치의 제어 입력은 타이밍 신호를 수신하도록 구성되고;
[0166] 제4 스위치의 제어 입력은 타이밍 신호를 수신하도록 구성되고; 그리고
[0167] 제5 스위치의 제어 입력은 타이밍 신호를 수신하도록 구성된다.
[0168] 20. 조항 15 내지 조항 19 중 어느 한 조항에 있어서,
[0169] 제1 스위치는 제3 트랜지스터의 드레인과 제1 반전 회로의 출력 사이에 결합되고;
[0170] 제2 스위치는 제4 트랜지스터의 드레인과 제2 반전 회로의 출력 사이에 결합된다.
[0171] 21. 조항 20에 있어서,
[0172] 제3 트랜지스터의 소스는 접지에 결합되고;
[0173] 제4 트랜지스터의 소스는 접지에 결합된다.
[0174] 22. 조항 20 또는 조항 21에 있어서,
[0175] 제3 트랜지스터의 드레인은 제2 반전 회로의 입력에 직접 결합되고; 그리고
[0176] 제4 트랜지스터의 드레인은 제1 반전 회로의 입력에 직접 결합된다.
[0177] 23. 조항 15 내지 조항 22 중 어느 한 조항에 있어서,
[0178] 제1 스위치는 타이밍 신호를 수신하도록 구성된 게이트를 갖는 제5 트랜지스터를 포함하고; 그리고
[0179] 제2 스위치는 타이밍 신호를 수신하도록 구성된 게이트를 갖는 제6 트랜지스터를 포함한다.
[0180] 24. 조항 23에 있어서,
[0181] 제5 트랜지스터의 소스 및 드레인 중 하나는 제3 트랜지스터의 드레인에 결합되고, 제5 트랜지스터의 소스 및 드레인 중 다른 하나는 제1 반전 회로의 출력에 결합되고; 그리고
[0182] 제6 트랜지스터의 소스 및 드레인 중 하나는 제4 트랜지스터의 드레인에 결합되고, 제6 트랜지스터의 소스 및 드레인 중 다른 하나는 제2 반전 회로의 출력에 결합된다.
[0183] 25. 감지 증폭기의 재생 회로를 동작시키는 방법으로서, 재생 회로는 입력 및 출력을 갖는 제1 반전 회로, 입력 및 출력을 갖는 제2 반전 회로, 제2 반전 회로의 입력에 결합된 제1 트랜지스터, 및 제1 반전 회로의 입력에 결합된 제2 트랜지스터를 포함하고, 방법은,
[0184] 리셋 단계에서,
[0185] 제1 트랜지스터로부터 상기 제1 반전 회로의 출력을 분리하는 단계; 및
[0186] 제2 트랜지스터로부터 제2 반전 회로의 출력을 분리하는 단계; 및
[0187] 감지 단계에서,
[0188] 제1 반전 회로의 출력을 제1 트랜지스터에 결합하는 단계; 및
[0189] 제2 반전 회로의 출력을 제2 트랜지스터에 결합하는 단계를 포함한다.
[0190] 26. 조항 25에 있어서,
[0191] 제1 입력 신호로 제1 트랜지스터의 게이트를 구동하는 단계; 및
[0192] 제2 입력 신호로 제2 트랜지스터의 게이트를 구동하는 단계를 더 포함한다.
[0193] 27. 조항 26에 있어서,
[0194] 리셋 단계에서, 제1 입력 신호는 제1 트랜지스터의 임계 전압보다 높고, 제2 입력 신호는 제2 트랜지스터의 임계 전압보다 높다.
[0195] 28. 조항 27에 있어서,
[0196] 감지 단계에서, 제1 입력 신호는 제1 트랜지스터의 임계 전압보다 높고, 제2 입력 신호는 제2 트랜지스터의 임계 전압보다 높다.
[0197] 29. 조항 28에 있어서,
[0198] 감지 단계에서, 제1 입력 신호는 제1 레이트로 떨어지고, 제2 입력 신호는 제2 레이트로 떨어지고, 제1 레이트와 제2 레이트는 상이하다.
[0199] 30. 조항 29에 있어서,
[0200] 제1 입력 신호가 제1 트랜지스터의 임계 전압 아래로 떨어지거나, 제2 입력 신호가 제2 트랜지스터의 임계 전압 아래로 떨어질 때, 감지 단계에서 결정 단계로 전이하는 단계를 더 포함한다.
[0201] 31. 조항 30에 있어서,
[0202] 결정 단계에서, 제1 입력 신호 및 제2 입력 신호에 기반하여 비트 값을 리졸빙하는 단계를 더 포함한다.
[0203] 32. 조항 25 내지 조항 31 중 어느 한 조항에 있어서, 재생 회로는 제1 반전 회로의 출력과 제1 트랜지스터 사이에 결합되는 제1 스위치, 및 제2 반전 회로의 출력과 제2 트랜지스터 사이에 결합되는 제2 스위치를 포함하고,
[0204] 제1 트랜지스터로부터 제1 반전 회로의 출력을 분리하는 단계는 제1 스위치를 턴오프하는 단계를 포함하고;
[0205] 제2 트랜지스터로부터 제2 반전 회로의 출력을 분리하는 단계는 제2 스위치를 턴오프하는 단계를 포함하고;
[0206] 제1 반전 회로의 출력을 제1 트랜지스터에 결합하는 단계는 제1 스위치를 턴온하는 단계를 포함하고; 그리고
[0207] 제2 반전 회로의 출력을 제2 트랜지스터에 결합하는 단계는 제2 스위치를 턴온하는 단계를 포함한다.
[0208] 33. 조항 25 내지 조항 32 중 어느 한 조항에 있어서, 제1 트랜지스터의 드레인은 제2 반전 회로의 입력에 직접 결합되고, 제2 트랜지스터의 드레인은 제1 반전 회로의 입력에 직접 결합된다.
[0209] 34. 조항 33에 있어서,
[0210] 제1 트랜지스터로부터 제1 반전 회로의 출력을 분리하는 단계는 제1 트랜지스터의 드레인으로부터 제1 반전 회로의 출력을 분리하는 단계를 포함하고;
[0211] 제2 트랜지스터로부터 제2 반전 회로의 출력을 분리하는 단계는 제2 트랜지스터의 드레인으로부터 상기 제2 반전 회로의 출력을 분리하는 단계를 포함하고;
[0212] 제1 반전 회로의 출력을 제1 트랜지스터에 결합하는 단계는 제1 반전 회로의 출력을 제1 트랜지스터의 드레인에 결합하는 단계를 포함하고; 그리고
[0213] 제2 반전 회로의 출력을 제2 트랜지스터에 결합하는 단계는 제2 반전 회로의 출력을 제2 트랜지스터의 드레인에 결합하는 단계를 포함한다.
[0214] 35. 조항 34에 있어서, 재생 회로는 제1 반전 회로의 출력과 제1 트랜지스터의 드레인 사이에 결합되는 제1 스위치, 및 제2 반전 회로의 출력과 제2 트랜지스터의 드레인 사이에 결합되는 제2 스위치를 포함하고,
[0215] 제1 트랜지스터의 드레인으로부터 제1 반전 회로의 출력을 분리하는 단계는 제1 스위치를 턴오프하는 단계를 포함하고;
[0216] 제2 트랜지스터의 드레인으로부터 제2 반전 회로의 출력을 분리하는 단계는 제2 스위치를 턴오프하는 단계를 포함하고;
[0217] 제1 반전 회로의 출력을 제1 트랜지스터의 드레인에 결합하는 단계는 제1 스위치를 턴온하는 단계를 포함하고; 그리고
[0218] 제2 반전 회로의 출력을 제2 트랜지스터의 드레인에 결합하는 단계는 제2 스위치를 턴온하는 단계를 포함한다.
[0219] 36. 시스템으로서,
[0220] 감지 증폭기로서, 감지 증폭기는
[0221] 입력 회로 ― 입력 회로는,
[0222] 제1 트랜지스터 ― 제1 트랜지스터의 게이트는 제1 입력 신호를 수신하도록 구성되고, 제1 트랜지스터의 드레인은 입력 회로의 제1 출력에 결합됨 ―; 및
[0223] 제2 트랜지스터 ― 제2 트랜지스터의 게이트는 제2 입력 신호를 수신하도록 구성되고, 제2 트랜지스터의 드레인은 입력 회로의 제2 출력에 결합됨 ―; 및
[0224] 재생 회로를 포함하고, 재생 회로는,
[0225] 입력 및 출력을 갖는 제1 반전 회로;
[0226] 입력 및 출력을 갖는 제2 반전 회로;
[0227] 제2 반전 회로의 입력에 결합된 제3 트랜지스터 ― 제3 트랜지스터의 게이트는 입력 회로의 제2 출력에 결합됨 ―;
[0228] 제1 반전 회로의 입력에 결합된 제4 트랜지스터 ― 제4 트랜지스터의 게이트는 입력 회로의 제1 출력에 결합됨 ―;
[0229] 제3 트랜지스터와 제1 반전 회로의 출력 사이에 결합된 제1 스위치 ― 제1 스위치의 제어 입력은 타이밍 신호를 수신하도록 구성됨 ―; 및
[0230] 제4 트랜지스터와 제2 반전 회로의 출력 사이에 결합된 제2 스위치 ― 제2 스위치의 제어 입력은 타이밍 신호를 수신하도록 구성됨 ―를 포함하는, 상기 감지 증폭기;
[0231] 입력 및 출력을 갖는 래치 ― 래치의 입력은 감지 증폭기에 결합됨 ―; 및
[0232] 래치의 출력에 결합된 입력을 갖는 병렬화기를 포함한다.
[0233] 37. 조항 36에 있어서,
[0234] 출력을 갖는 직렬화기;
[0235] 입력 및 출력을 갖는 드라이버 ― 드라이버의 입력은 직렬 변환기의 출력에 결합됨 ―; 및
[0236] 입력 및 출력을 갖는 수신기 ― 수신기의 입력은 드라이버의 출력에 결합되고, 수신의 출력은 감지 증폭기에 결합됨 ―를 더 포함한다.
[0237] 38. 조항 37에 있어서, 수신기의 출력은,
[0238] 제1 트랜지스터의 게이트에 결합된 제1 출력; 및
[0239] 제2 트랜지스터의 게이트에 결합된 제2 출력을 포함한다.
[0240] 39. 조항 36 내지 조항 38 중 어느 한 조항에 있어서, 래치의 입력은,
[0241] 제4 트랜지스터의 드레인 또는 제2 반전 회로의 출력에 결합된 제1 입력; 및
[0242] 제3 트랜지스터의 드레인 또는 제1 반전 회로의 출력에 결합된 제2 입력을 포함한다.
[0243] 본 개시내용이 본 개시내용의 양상들을 설명하기 위해 위에서 사용된 예시적인 용어에 제한되지 않는다는 것이 인식되어야 한다. 예를 들어, 입력 회로(115)는 또한 감지 회로 또는 다른 용어로 지칭될 수 있다. 재생 회로(140)는 또한 결정 회로, 교차 결합 래치, 또는 다른 용어로 지칭될 수 있다. 반전 회로는 또한 인버터, 반전 회로 또는 다른 용어로 지칭될 수 있다. 논리 상태는 또한 논리 레벨, 논리 값 또는 다른 용어로 지칭될 수 있다.
[0244] 본원에서 "제1", "제2" 등과 같은 지정을 사용하는 엘리먼트에 대한 임의의 언급은 일반적으로 이들 엘리먼트들의 수량이나 순서를 제한하지 않는다. 오히려, 이러한 지정들은 본원에서 2개 이상의 엘리먼트들 또는 엘리먼트의 인스턴스들을 구별하는 편리한 방식으로 사용된다. 따라서, 제1 및 제2 엘리먼트들에 대한 언급은 2개의 엘리먼트들만 이용될 수 있거나, 제1 엘리먼트가 제2 엘리먼트보다 앞에 있어야 함을 의미하지 않는다.
[0245] 본 개시내용 내에서, "예시적인"이라는 단어는 "예, 사례 또는 예시로 제공되는"을 의미하는 것으로 사용된다. 본원에서 "예시적인" 것으로 설명된 임의의 구현 또는 양상은 반드시 본 개시내용의 다른 양상들에 비해 바람직하거나 유리한 것으로 해석되어서는 안 된다. 마찬가지로, "양상들"이라는 용어는 본 개시내용의 모든 양상들이 논의된 특징, 장점 또는 동작 모드를 포함하는 것을 요구하지 않는다. 명시된 값 또는 특성과 관련하여 본원에서 사용된 "대략"이라는 용어는 명시된 값 또는 특성의 10% 이내임을 나타내기 위한 것이다.
[0246] 본 개시내용의 이전 설명은 통상의 기술자가 본 개시내용을 만들거나 사용할 수 있도록 제공된다. 본 개시내용에 대한 다양한 수정들은 통상의 기술자들에게 쉽게 명백할 것이며, 본원에 정의된 일반적인 원리들은 본 개시내용의 사상 또는 범위를 벗어나지 않고 다른 변형들에 적용될 수 있다. 따라서, 본 개시내용은 본원에 설명된 예들로 제한되도록 의도되지 않고, 본원에 개시된 원리들 및 신규 특징들과 일치하는 가장 넓은 범위에 부여되어야 한다.

Claims (35)

  1. 재생 회로(regeneration circuit)로서,
    입력 및 출력을 갖는 제1 반전(inverting) 회로;
    입력 및 출력을 갖는 제2 반전 회로;
    상기 제2 반전 회로의 입력에 결합된 제1 트랜지스터 ― 상기 제1 트랜지스터의 게이트는 제1 입력 신호를 수신하도록 구성됨 ―;
    상기 제1 반전 회로의 입력에 결합된 제2 트랜지스터 ― 상기 제2 트랜지스터의 게이트는 제2 입력 신호를 수신하도록 구성됨 ―;
    상기 제1 트랜지스터와 상기 제1 반전 회로의 출력 사이에 결합된 제1 스위치 ― 상기 제1 스위치의 제어 입력은 타이밍 신호를 수신하도록 구성됨 ―; 및
    상기 제2 트랜지스터와 상기 제2 반전 회로의 출력 사이에 결합된 제2 스위치 ― 상기 제2 스위치의 제어 입력은 상기 타이밍 신호를 수신하도록 구성됨 ―를 포함하는,
    재생 회로.
  2. 제1 항에 있어서,
    상기 제1 스위치는 상기 제1 트랜지스터의 드레인과 상기 제1 반전 회로의 출력 사이에 결합되고; 그리고
    상기 제2 스위치는 상기 제2 트랜지스터의 드레인과 상기 제2 반전 회로의 출력 사이에 결합되는,
    재생 회로.
  3. 제2 항에 있어서,
    상기 제1 트랜지스터의 소스는 접지에 결합되고; 그리고
    상기 제2 트랜지스터의 소스는 상기 접지에 결합되는,
    재생 회로.
  4. 제2 항에 있어서,
    상기 제1 트랜지스터는 제1 n형 전계 효과 트랜지스터(NFET)를 포함하고, 상기 제2 트랜지스터는 제2 NFET를 포함하는,
    재생 회로.
  5. 제2 항에 있어서,
    상기 제1 트랜지스터의 드레인은 상기 제2 반전 회로의 입력에 직접 결합되고; 그리고
    상기 제2 트랜지스터의 드레인은 상기 제1 반전 회로의 입력에 직접 결합되는,
    재생 회로.
  6. 제1 항에 있어서,
    상기 제1 스위치는 상기 타이밍 신호를 수신하도록 구성된 게이트를 갖는 제3 트랜지스터를 포함하고; 그리고
    상기 제2 스위치는 상기 타이밍 신호를 수신하도록 구성된 게이트를 갖는 제4 트랜지스터를 포함하는,
    재생 회로.
  7. 제6 항에 있어서,
    상기 제3 트랜지스터의 소스 및 드레인 중 하나는 상기 제1 트랜지스터의 드레인에 결합되고, 상기 제3 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제1 반전 회로의 출력에 결합되고; 그리고
    상기 제4 트랜지스터의 소스 및 드레인 중 하나는 상기 제2 트랜지스터의 드레인에 결합되고, 상기 제4 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제2 반전 회로의 출력에 결합되는,
    재생 회로.
  8. 제6 항에 있어서,
    상기 제3 트랜지스터는 제1 n형 전계 효과 트랜지스터(NFET)를 포함하고; 그리고
    상기 제4 트랜지스터는 제2 NFET를 포함하는,
    재생 회로.
  9. 제1 항에 있어서,
    상기 제1 반전 회로의 입력과 공급 레일 사이에 결합된 제3 트랜지스터; 및
    상기 제2 반전 회로의 입력과 상기 공급 레일 사이에 결합된 제4 트랜지스터를 더 포함하는,
    재생 회로.
  10. 제9 항에 있어서,
    상기 제3 트랜지스터의 게이트는 상기 제1 반전 회로의 출력에 결합되고; 그리고
    상기 제4 트랜지스터의 게이트는 상기 제2 반전 회로의 출력에 결합되는,
    재생 회로.
  11. 제9 항에 있어서,
    상기 제3 트랜지스터의 소스는 상기 공급 레일에 결합되고 상기 제3 트랜지스터의 드레인은 상기 제1 반전 회로의 입력에 결합되고; 그리고
    상기 제4 트랜지스터의 소스는 상기 공급 레일에 결합되고 상기 제4 트랜지스터의 드레인은 상기 제2 반전 회로의 입력에 결합되는,
    재생 회로.
  12. 제9 항에 있어서,
    상기 제3 트랜지스터는 제1 p형 전계 효과 트랜지스터(PFET)를 포함하고; 그리고
    상기 제4 트랜지스터는 제2 PFET를 포함하는,
    재생 회로.
  13. 제1 항에 있어서,
    상기 타이밍 신호는 클록 신호를 포함하는,
    재생 회로.
  14. 제1 항에 있어서,
    상기 제1 스위치의 제어 입력 및 상기 제2 스위치의 제어 입력은 상기 타이밍 신호를 생성하도록 구성된 타이밍 신호 회로에 결합되는,
    재생 회로.
  15. 감지 증폭기로서,
    입력 회로; 및
    재생 회로를 포함하고,
    상기 입력 회로는:
    제1 트랜지스터 ― 상기 제1 트랜지스터의 게이트는 제1 입력 신호를 수신하도록 구성되고, 상기 제1 트랜지스터의 드레인은 상기 입력 회로의 제1 출력에 결합됨 ―; 및
    제2 트랜지스터 ― 상기 제2 트랜지스터의 게이트는 제2 입력 신호를 수신하도록 구성되고, 상기 제2 트랜지스터의 드레인은 상기 입력 회로의 제2 출력에 결합됨 ―를 포함하고,
    상기 재생 회로는:
    입력 및 출력을 갖는 제1 반전 회로;
    입력 및 출력을 갖는 제2 반전 회로;
    상기 제2 반전 회로의 입력에 결합된 제3 트랜지스터 ― 상기 제3 트랜지스터의 게이트는 상기 입력 회로의 제2 출력에 결합됨 ―;
    상기 제1 반전 회로의 입력에 결합된 제4 트랜지스터 ― 상기 제4 트랜지스터의 게이트는 상기 입력 회로의 제1 출력에 결합됨 ―;
    상기 제3 트랜지스터와 상기 제1 반전 회로의 출력 사이에 결합된 제1 스위치 ― 상기 제1 스위치의 제어 입력은 타이밍 신호를 수신하도록 구성됨 ―; 및
    상기 제4 트랜지스터와 상기 제2 반전 회로의 출력 사이에 결합된 제2 스위치 ― 상기 제2 스위치의 제어 입력은 상기 타이밍 신호를 수신하도록 구성됨 ―를 포함하는,
    감지 증폭기.
  16. 제15 항에 있어서,
    상기 입력 회로는,
    상기 제1 트랜지스터의 드레인과 공급 레일 사이에 결합된 제3 스위치; 및
    상기 제2 트랜지스터의 드레인과 상기 공급 레일 사이에 결합된 제4 스위치를 더 포함하는,
    감지 증폭기.
  17. 제16 항에 있어서,
    상기 제3 스위치의 제어 입력은 상기 타이밍 신호를 수신하도록 구성되고; 그리고
    상기 제4 스위치의 제어 입력은 상기 타이밍 신호를 수신하도록 구성되는,
    감지 증폭기.
  18. 제16 항에 있어서,
    상기 입력 회로는, 상기 제1 트랜지스터의 소스와 접지 사이에 결합되고 그리고 상기 제2 트랜지스터의 소스와 상기 접지 사이에 결합되는 제5 스위치를 더 포함하는,
    감지 증폭기.
  19. 제18 항에 있어서,
    상기 제3 스위치의 제어 입력은 상기 타이밍 신호를 수신하도록 구성되고;
    상기 제4 스위치의 제어 입력은 상기 타이밍 신호를 수신하도록 구성되고; 그리고
    상기 제5 스위치의 제어 입력은 상기 타이밍 신호를 수신하도록 구성되는,
    감지 증폭기.
  20. 제15 항에 있어서,
    상기 제1 스위치는 상기 제3 트랜지스터의 드레인과 상기 제1 반전 회로의 출력 사이에 결합되고;
    상기 제2 스위치는 상기 제4 트랜지스터의 드레인과 상기 제2 반전 회로의 출력 사이에 결합되는,
    감지 증폭기.
  21. 제20 항에 있어서,
    상기 제3 트랜지스터의 소스는 접지에 결합되고; 그리고
    상기 제4 트랜지스터의 소스는 상기 접지에 결합되는,
    감지 증폭기.
  22. 제20 항에 있어서,
    상기 제3 트랜지스터의 드레인은 상기 제2 반전 회로의 입력에 직접 결합되고; 그리고
    상기 제4 트랜지스터의 드레인은 상기 제1 반전 회로의 입력에 직접 결합되는,
    감지 증폭기.
  23. 제15 항에 있어서,
    상기 제1 스위치는 상기 타이밍 신호를 수신하도록 구성된 게이트를 갖는 제5 트랜지스터를 포함하고; 그리고
    상기 제2 스위치는 상기 타이밍 신호를 수신하도록 구성된 게이트를 갖는 제6 트랜지스터를 포함하는,
    감지 증폭기.
  24. 제23 항에 있어서,
    상기 제5 트랜지스터의 소스 및 드레인 중 하나는 상기 제3 트랜지스터의 드레인에 결합되고, 상기 제5 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제1 반전 회로의 출력에 결합되고; 그리고
    상기 제6 트랜지스터의 소스 및 드레인 중 하나는 상기 제4 트랜지스터의 드레인에 결합되고, 상기 제6 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제2 반전 회로의 출력에 결합되는,
    감지 증폭기.
  25. 감지 증폭기의 재생 회로를 동작시키는 방법으로서,
    상기 재생 회로는 입력 및 출력을 갖는 제1 반전 회로, 입력 및 출력을 갖는 제2 반전 회로, 상기 제2 반전 회로의 입력에 결합된 제1 트랜지스터, 및 상기 제1 반전 회로의 입력에 결합된 제2 트랜지스터를 포함하고,
    상기 방법은:
    리셋 단계에서,
    상기 제1 트랜지스터로부터 상기 제1 반전 회로의 출력을 분리하는 단계; 및
    상기 제2 트랜지스터로부터 상기 제2 반전 회로의 출력을 분리하는 단계; 및
    감지 단계에서,
    상기 제1 반전 회로의 출력을 상기 제1 트랜지스터에 결합하는 단계; 및
    상기 제2 반전 회로의 출력을 상기 제2 트랜지스터에 결합하는 단계를 포함하는,
    감지 증폭기의 재생 회로를 동작시키는 방법.
  26. 제25 항에 있어서,
    제1 입력 신호로 상기 제1 트랜지스터의 게이트를 구동하는 단계; 및
    제2 입력 신호로 상기 제2 트랜지스터의 게이트를 구동하는 단계를 더 포함하는,
    감지 증폭기의 재생 회로를 동작시키는 방법.
  27. 제26 항에 있어서,
    상기 리셋 단계에서, 상기 제1 입력 신호는 상기 제1 트랜지스터의 임계 전압보다 높고, 상기 제2 입력 신호는 상기 제2 트랜지스터의 임계 전압보다 높은,
    감지 증폭기의 재생 회로를 동작시키는 방법.
  28. 제27 항에 있어서,
    상기 감지 단계에서, 상기 제1 입력 신호는 상기 제1 트랜지스터의 임계 전압보다 높고, 상기 제2 입력 신호는 상기 제2 트랜지스터의 임계 전압보다 높은,
    감지 증폭기의 재생 회로를 동작시키는 방법.
  29. 제28 항에 있어서,
    상기 감지 단계에서, 상기 제1 입력 신호는 제1 레이트로 떨어지고, 상기 제2 입력 신호는 제2 레이트로 떨어지고, 상기 제1 레이트와 상기 제2 레이트는 상이한,
    감지 증폭기의 재생 회로를 동작시키는 방법.
  30. 제29 항에 있어서,
    상기 제1 입력 신호가 상기 제1 트랜지스터의 임계 전압 아래로 떨어지거나, 상기 제2 입력 신호가 상기 제2 트랜지스터의 임계 전압 아래로 떨어질 때, 상기 감지 단계에서 결정 단계로 전이(transition)하는 단계를 더 포함하는,
    감지 증폭기의 재생 회로를 동작시키는 방법.
  31. 제30 항에 있어서,
    상기 결정 단계에서, 상기 제1 입력 신호 및 상기 제2 입력 신호에 기반하여 비트 값을 리졸빙(resolving)하는 단계를 더 포함하는,
    감지 증폭기의 재생 회로를 동작시키는 방법.
  32. 제25 항에 있어서,
    상기 재생 회로는 상기 제1 반전 회로의 출력과 상기 제1 트랜지스터 사이에 결합되는 제1 스위치, 및 상기 제2 반전 회로의 출력과 상기 제2 트랜지스터 사이에 결합되는 제2 스위치를 포함하고,
    상기 제1 트랜지스터로부터 상기 제1 반전 회로의 출력을 분리하는 단계는 상기 제1 스위치를 턴오프하는 단계를 포함하고;
    상기 제2 트랜지스터로부터 상기 제2 반전 회로의 출력을 분리하는 단계는 상기 제2 스위치를 턴오프하는 단계를 포함하고;
    상기 제1 반전 회로의 출력을 상기 제1 트랜지스터에 결합하는 단계는 상기 제1 스위치를 턴온하는 단계를 포함하고; 그리고
    상기 제2 반전 회로의 출력을 상기 제2 트랜지스터에 결합하는 단계는 상기 제2 스위치를 턴온하는 단계를 포함하는,
    감지 증폭기의 재생 회로를 동작시키는 방법.
  33. 제25 항에 있어서,
    상기 제1 트랜지스터의 드레인은 상기 제2 반전 회로의 입력에 직접 결합되고, 상기 제2 트랜지스터의 드레인은 상기 제1 반전 회로의 입력에 직접 결합되는,
    감지 증폭기의 재생 회로를 동작시키는 방법.
  34. 제33 항에 있어서,
    상기 제1 트랜지스터로부터 상기 제1 반전 회로의 출력을 분리하는 단계는 상기 제1 트랜지스터의 드레인으로부터 상기 제1 반전 회로의 출력을 분리하는 단계를 포함하고;
    상기 제2 트랜지스터로부터 상기 제2 반전 회로의 출력을 분리하는 단계는 상기 제2 트랜지스터의 드레인으로부터 상기 제2 반전 회로의 출력을 분리하는 단계를 포함하고;
    상기 제1 반전 회로의 출력을 상기 제1 트랜지스터에 결합하는 단계는 상기 제1 반전 회로의 출력을 상기 제1 트랜지스터의 드레인에 결합하는 단계를 포함하고; 그리고
    상기 제2 반전 회로의 출력을 상기 제2 트랜지스터에 결합하는 단계는 상기 제2 반전 회로의 출력을 상기 제2 트랜지스터의 드레인에 결합하는 단계를 포함하는,
    감지 증폭기의 재생 회로를 동작시키는 방법.
  35. 제34 항에 있어서,
    상기 재생 회로는 상기 제1 반전 회로의 출력과 상기 제1 트랜지스터의 드레인 사이에 결합되는 제1 스위치, 및 상기 제2 반전 회로의 출력과 상기 제2 트랜지스터의 드레인 사이에 결합되는 제2 스위치를 포함하고, 그리고
    상기 제1 트랜지스터의 드레인으로부터 상기 제1 반전 회로의 출력을 분리하는 단계는 상기 제1 스위치를 턴오프하는 단계를 포함하고;
    상기 제2 트랜지스터의 드레인으로부터 상기 제2 반전 회로의 출력을 분리하는 단계는 상기 제2 스위치를 턴오프하는 단계를 포함하고;
    상기 제1 반전 회로의 출력을 상기 제1 트랜지스터의 드레인에 결합하는 단계는 상기 제1 스위치를 턴온하는 단계를 포함하고; 그리고
    상기 제2 반전 회로의 출력을 상기 제2 트랜지스터의 드레인에 결합하는 단계는 상기 제2 스위치를 턴온하는 단계를 포함하는,
    감지 증폭기의 재생 회로를 동작시키는 방법.
KR1020237038338A 2021-05-14 2022-04-28 고속 감지 증폭기를 위한 동적 교차-결합 재생 KR102618435B1 (ko)

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