CN101517898A - A/d转换器 - Google Patents

Abstract

本发明提供一种A/D转换器。在以往的A/D转换器中，需要用于进行动作的外部输入动作时钟信号，并且A/D转换器的性能由外部输入动作时钟信号的特性决定。本发明的A/D转换器(100)通过在A/D转换器的内部设置自动生成动作时钟的时钟生成电路(104)，构成不需要外部输入动作时钟的A/D转换器。另外，设置检测A/D转换器的构成要素的动作时间的电路，A/D转换器通过生成最佳动作时钟可以实现高速动作、低功耗。

Description

A/D转换器

技术领域

本发明涉及将模拟信号转换成数字信号的A/D转换器的改进。

背景技术

以下，对以往的A/D转换器进行说明。

图24是表示以往的并联型A/D转换器1200的图。

在图24中，上述并联型A/D转换器1200，作为外部输入具有模拟输入信号AIN、外部输入动作时钟信号CKIN、开始信号ST，并由参考电压生成电路1201、比较电路1202、逻辑电路1203、和时钟缓冲电路1204构成。

上述时钟缓冲电路1204包括相互串联连接的多个反相器，以上述外部输入动作时钟信号CKIN为输入，通过所谓的反相器延迟、即通过将从相互串联连接的多个反相器的第一级输入的外部输入动作时钟信号CKIN由上述多个反相器依次延迟，来生成上述比较电路用动作时钟信号CLK_CMP、和上述逻辑电路用动作时钟信号CLK_ENC。

因此，外部输入动作时钟信号CKIN、比较电路用动作时钟信号CLI_CMP、和逻辑电路用动作时钟信号CLK_ENC的频率、振幅、占空比和抖动等各个信号参数全部相同。

不过，该逻辑电路用时钟信号CLK_ENC与上述比较电路用时钟信号CLK_CMP的相位相互反相。

专利文献1(实施方式1)中对上述以往的并联型A/D转换器的动作进行了说明。

图25是表示专利文献1的实施方式1的A/D转换器1200的结构的图。

如图25所示，A/D转换器1200具有参考电压生成电路(参考电压生成单元)1201、差动放大器列(差动放大单元)112、和操作电路(操作单元、比较电路)1202。

该A/D转换器1200还可以具有编码电路(编码单元、逻辑电路)1203。

参考电压生成电路1201利用相互串联连接的分压用的多个电阻R1～Rm(m为大于等于2的整数)产生多个参考电压VR1～VRm+1。其中，参考电压VRm+1从高电压(电源电压)施加用的节点1201a与电阻Rm连接的抽头获得，参考电压VRi(i＝2，...，m)从连接在电阻Ri-1与电阻Ri之间的抽头获得，参考电压VR1从低电压(接地电压)施加用的节点1201b与电阻R1连接的抽头获得。

差动放大器列112包括m+1个差动放大器A1～Am+1，对多个参考电压VR1～VRm+1分别与从模拟信号电压输入端子104输入的输入模拟信号电压Ain的电压差进行放大，生成多个输出电压组。

在这里，多个输出电压组各自包含互补的非反相输出电压和反相输出电压。

来自差动放大器A1～Am+1的输出电压组中所包含的非反相输出电压和反相输出电压被直接输出到操作电路(比较电路)1202内的比较电路Cr1～Crn+1。

此外，操作电路(比较电路)1202包含n+1个比较电路(比较单元)Cr1～Crn+1，比较电路Cr1～Crn+1各自都具有4个输入。比较电路Cr1～Cr4接收差动放大器A1和A2的非反相输出电压和反相输出电压，比较电路Cr5～C8接收差动放大器A3和A4的非反相输出电压和反相输出电压，...，比较电路Crn-2～Cn+1接收差动放大器Am和Am+1的非反相输出电压和反相输出电压。即，每4个比较电路从其两端的2个差动放大器接收非反相输出电压和反相输出电压。

操作电路(比较电路)1202接收多个输出电压组，按照时钟信号进行动作。

各比较电路Cr1～Crn+1具有输入晶体管部和正反馈部。多个输出电压组中的第1输出电压组和第2输出电压组被输入于输入晶体管部。正反馈部按照时钟信号进行动作。

编码电路1203对比较结果(数字信号)进行编码，生成数字数据信号。

这样，在以往的并联型A/D转换器1200中，例如，如上所述，参考电压生成电路1201由相互串联连接的多个电阻构成，并且通过在该串联连接体的一端连接高电压侧基准电压、在另一端连接低电压侧基准电压而构成。

从这些电阻之间的多个连接点分别输出各个分压电压作为参考电压。

在差动放大器列112中，多个差动放大器各自具有2个输入端子，向一个输入端子输入输入模拟信号电压，向另一个输入端子输入参考电压之一，并输出非反相输出电压和反相输出电压。

关于比较电路1202，在上述输入晶体管部，通过对来自差动放大器的非反相输出电压和反相输出电压进行规定的加权运算来确定阈值电压，将第1非反相输出电压与第1反相输出电压的差分、与第2非反相输出电压与第2反相输出电压的差分之间的比较结果输出给正反馈部。

正反馈部在时钟信号为规定电平的情况下，对从输入晶体管部输出的比较结果进行放大，并将放大后的比较结果作为数字信号输出给编码电路。该数字信号例如是与比较结果相应的H电平或L电平的数字信号。

这样，在图24所示的以往的并联型A/D转换器1200中，利用时钟缓冲电路1204对外部输入动作时钟信号进行延迟、反相，从而生成比较电路用动作时钟信号CLK_CMP、和逻辑电路用动作时钟信号CLK_ENC。

因此，如图26所示，在使用占空比为50％的时钟作为外部输入动作时钟信号CKIN的情况下，所生成的上述比较电路1202的比较期间、和上述逻辑电路1203的初始化期间为相同的期间。

同样地，上述比较电路1202的初始化期间和上述逻辑电路1203的编码期间为相同期间，进行A/D转换。

这样，在以往的并联型A/D转换器中，比较电路用动作时钟信号CLK_CMP和逻辑电路用时钟信号CLK_ENC通过简单地分配外部输入动作时钟信号CKIN来生成。

因此，外部输入动作时钟信号CKIN的占空比、频率、抖动等特性就决定了A/D转换器的最高工作频率、功耗等性能。

另外，由于工作时必须要提供外部输入动作时钟信号CKIN，所以，需要对该供给用的时钟发生器付出成本和面积。

接下来，图27是表示以往的逐次比较型A/D转换器1300的图。

在图27中，上述逐次比较型A/D转换器1300，作为外部输入具有模拟输入信号AIN、外部输入动作时钟信号CKIN、开始信号ST，由参考电压生成电路1301、比较电路1302、和逻辑电路1303构成。

专利文献2(第1实施例)中对上述以往的逐次比较型A/D转换器1300的动作进行了说明。

图28表示专利文献2的第1实施例中的A/D转换器1300的结构。

如图28所示，A/D转换器1300具有模拟输入端子51和模拟参考电源端子52，并且构成为具有：控制部1；反相器2～6、8和17～21；NAND电路7和9～16；传输门22～32；构成电容器阵列部的电容器33～36；比较器1302；以及存储寄存器38。

另外，A/D转换器1300内的参考电压生成电路1301构成为包括传输门22～32、电容器33～36以及反相器21。

传输门24、26、28、30和电容器33、34、35、36相互串联连接，并连接在地与比较电路1302的同相输入端之间。该比较电路1302的同相输入端通过传输门32接地。

另外，传输门25、27、29、31的一端连接到传输门24、26、28、30与电容器33、34、35、36的连接点，并且另一端共同连接并通过传输门22、23与模拟参考电源端子52和模拟输入端子51相连接。

此外，A/D转换器1300内的逐次比较逻辑电路1303构成为具有：控制部1；反相器2～6、8、17～20；NAND电路7和9～16。

控制电路1的END通过反相器6连接到NAND电路7和9～16的一个输入端。控制部1的控制信号S1、S2、S5、S7、S9连接到NAND电路7、9、12、14、16的另一个输入端，控制部1的控制信号S3、S4、S6、S8通过反相器2、3、4、5连接到NAND电路10、11、13、15的另一个输入端。

NAND电路7的输出端通过反相器8连接到传输门23、32的控制输入端，并且反相器8的输出通过反相器21连接到传输门22的控制输入端。另外，NAND电路10、11、13、15的输出连接到传输门25、26、28、30的控制输入端，NAND电路9、12、14、16的输出通过反相器17、18、19、20连接到传输门24、27、29、31的控制输入端。

在这里，如下式所示地设定电容器33(容量C1)、34(容量C2)、35(容量C3)、和36(容量C4)的相对容量比。

C1∶C2∶C3∶C4＝1∶1/2∶1/4∶1/4    ...(1)

另外，图29(a)、(b)、(c)、(d)、(e)、(f)、(g)、(h)、(i)、(j)和(k)是表示专利文献2的第1实施例中的动作信号的时序图。

接下来，参照图28的方框图和图29(a)、(b)、(c)、(d)、(e)、(f)、(g)、(h)、(i)、(j)和(k)的时序图，对专利文献2的第1实施例的动作进行说明。

关于由控制部1输出的控制信号S1～S9和END信号的定时，与专利文献2的以往的例子(参考图30)的情况相同地进行动作。

即，首先，在采样期间T1(参考图31)，由控制部1输出的控制信号S1、S3、S5、S7、S9的输出电平为“HIGH”，传输门67、69、71、73和75呈导通状态。

另外，由控制部1输出的控制信号S2、S4、S6和S8的输出电平以及反相器77的输出电平为“LOW”，传输门66、68、70、72、和74呈关断状态，由模拟输入端子55输入的模拟信号经由传输门75、67、69、71和73，传输到电容器78、79、80和81，进行电容的充放电。

由此，进行该模拟信号的模拟值的采样。

在接着上述采样期间的下一个保持期间T2中，由控制部1输出的控制信号S1、S3、S5、S7、S9的输出电平变为“LOW”，传输门67、69、71、73和75呈关断状态，在采样期间T中取入的电荷被电容器78、79、80和81所保持。

此时，在设输入到模拟输入端子55的模拟电压的电平为Vi时，输入到比较器37的比较线的电位V由下式表示。

V＝-Vi    ...(2)

接下来，进入A/D转换动作。首先，在转换动作的第1状态下，在控制部1中，控制信号S3的输出电平变为“HIGH”，传输门67呈导通状态。由此，电容器78的一个端子被施加由模拟参考电源端子56输入的参考电压Vr的电平。

因为电容器78的容量C1为电容器C1～C4总容量值的1/2，所以输入比较器37的比较线的电位V由下式给出。

V＝-Vi+Vr/2    ...(3)

在上式(3)中，当V＜0时，比较器37发送给控制部1的输出电平为“0”，由控制部1输出的控制信号S3的输出电平保持“HIGH”不变，由此，传输门67仍为导通状态，最高位比特被设定为“1”。

此外，当V＞0时，比较器37的输出电平为“HIGH”，控制部1输出的控制信号S2的输出电平为“HIGH”、S3的输出电平为“LOW”，传输门66呈导通状态、传输门67呈关断状态，最高位的比特被设定为“0”。

由此，在图31中，在S2的输出电平为“LOW”、S3的输出电平为“HIGH”的状态下，最高位比特被设定为“HIGH”。

然后，确定自最高位起的第2比特。在控制部1中，设控制信号S5的输出电平为“HIGH”，设传输门69为导通状态，由此，根据已经设定的最高位比特的状态，输入到比较器37的比较线电位V为下述2个式子中之一表示的电位。

V＝-Vi+Vr/2+Vr/4(最高位比特为“HIGH”时)    ...(4)

V＝-Vi+Vr/4(最高位比特为“LOW”时)    ...(5)

在图31的时序图表示的例子中，最高位比特被设定为“HIGH”，所以比较线电位V由下式表示。

V＝-Vi+Vr+Vr/4    ...(6)

在这里，也与确定最高位比特时相同地，利用比较器37和控制部1，当V＜0时，将自最高位起的第2位的比特设定为“HIGH”，当V＞0时，设定为“0”。以下，通过相同的步骤，到确定了最低位比特为止，被分类为(1111)～(0000)的八个状态中的某一个。在图31的时序图中，最终为(1100)。

然后，如上所述，结束A/D转换，在将转换结果写入存储寄存器38中的状态中，在图28的专利文献2的第1实施例的逐次比较型A/D转换器1300中，由控制部1输出的END信号的电平从“LOW”变为“HIGH”。

利用该END信号的控制作用，A/D转换结果被写入存储寄存器38中，并且，反相器6的输出电平从“HIGH”变为“LOW”，从而NAND电路7和9～16的输出电平全部变为“HIGH”。

由此，利用反相器8和17～21的反相作用，传输门22、25、26、28和30的各个门全部为导通状态，而传输门23、24、27、29、31、和32的各个门全部为关断状态。

在这种情况下，电容器33～36中的总电荷容量Q如下式所示地被初始化。

Q＝C1·Vr    ...(7)

因此，在继续进行的下一次A/D转换的采样状态中，传输门22、24、26、28和30的各个门全部为关断状态。

另外，传输门23、25、27、29、31和32的各个门全部为导通状态，采样开始时B线的电位电平Vo如下式所示。

Vo＝Vr·C1/(C1+C2+C3+C4)＝Vr/2    ...(8)

因此，施加于模拟输入端子101的模拟电压值的对于电容器33～36的采样与之前转换时所采样/保持的电荷容量无关，始终从Vr/2的电平开始进行充电或者放电，所以一般情况下，对同一电平的模拟输入电压能得到始终固定的A/D转换特性。

另外，关于针对电容器33～36的所必须进行的充电或者放电的最大电荷量，与以往情况下介于最大0～Vr电平的范围内相比，在本专利文献2的第1实施例中为介于0～Vr/2和Vr/2～Vr的范围内的状态，因此，电荷量降低为1/2。

因此，当采样期间和以往的例子相同的情况下，可以将对连接到模拟输入端子101的电阻值的容许值提高到2倍，另外，当连接到模拟输入端子的电阻值相同的情况下，可以将采样期间的长度缩短到1/2。

即，参考电压生成电路1301具有相互并联连接、且容量比被设定为1∶1/2∶1/4∶1/4等的多个电容，逐次比较逻辑电路1303在采样期间内，通过将模拟输入信号AIN连接到多个电容的一端来进行采样。

在接下来的保持期间内，逐次比较逻辑电路1303将全部电容从接地断开，从而对取入的电荷进行保持。

接下来，图32表示上述图27所示的逐次比较型A/D转换器的动作的定时。

在上述逐次比较型A/D转换器1300的结构中，如图32所示，根据外部输入动作时钟信号CKIN来生成初始化期间、比较期间、编码期间，进行A/D转换。

因此，以往的逐次比较型A/D转换器1300与上述以往的并联型A/D转换器1200一样，依存于外部输入动作时钟信号CKIN的特性决定A/D转换器的性能，在进行动作时，必须提供外部输入动作时钟信号CKIN。

专利文献1：日本特开2003-158456号公报

专利文献2：日本特开平5-259913号公报

但是，在近年的使用上述A/D转换器的系统中，所要求的动作时钟高速化，另外，还受到外部输入动作时钟信号的占空比、抖动的影响，没有足够的比较时间，维持转换精度变得越来越困难。

发明内容

本发明就是为解决如上所述的以往的问题而作出的，目的在于提供一种A/D转换器，其能够确保A/D转换器的各个A/D转换动作期间，能够利用对A/D转换器来说为最佳的占空比、频率、抖动的时钟信号进行工作，能够实现高速动作、低功耗、高转换精度。

为了解决上述问题，技术方案1中的A/D转换器的特征在于，具有：参考电压生成电路，生成将模拟输入信号转换为数字输出信号时的比较对象即参考电压；比较电路，将上述模拟输入信号和上述参考电压进行比较；逻辑电路，基于该比较电路的输出结果，输出对应于上述模拟输入信号的数字输出信号；时钟生成电路，将用于使该A/D转换器开始进行动作的开始信号作为触发信号，生成提供给上述比较电路和上述逻辑电路的动作时钟。

技术方案2中的A/D转换器的特征在于，在技术方案1记载的A/D转换器中，上述时钟生成电路具有使上述开始信号延迟的延迟电路，并使该延迟电路的输出信号反馈，生成上述动作时钟。

技术方案3中的A/D转换器的特征在于，在技术方案2记载的A/D转换器中，上述时钟生成电路还具有相位比较器，该相位比较器对上述延迟电路的输入信号和上述延迟电路的输出信号进行相位比较，并将其输出作为控制该延迟电路的延迟量的控制信号提供给上述延迟电路。

技术方案4中的A/D转换器的特征在于，在技术方案2或3记载的A/D转换器中，上述时钟生成电路中的上述延迟电路的延迟时间是可变的。

技术方案5中的A/D转换器的特征在于，在技术方案1至4任意一项记载的A/D转换器中，上述时钟生成电路具有动作时间检测电路，并根据该检测出的动作时间来生成上述动作时钟，所述动作时间检测电路对作为该A/D转换器的构成要素的上述参考电压生成电路、上述比较电路、上述逻辑电路中的任意一个电路的动作时间进行检测。

技术方案6中的A/D转换器的特征在于，在技术方案5记载的A/D转换器中，上述被检测动作时间的电路的动作时间是上述比较电路的比较动作时间，根据该检测出的比较动作时间来生成上述动作时钟。

技术方案7中的A/D转换器的特征在于，在技术方案5记载的A/D转换器中，上述被检测动作时间的电路的动作时间是上述比较电路的初始化时间，根据该检测出的初始化时间来生成上述动作时钟。

技术方案8中的A/D转换器的特征在于，在技术方案5记载的A/D转换器中，上述被检测动作时间的电路的动作时间是上述逻辑电路的编码时间，根据该检测出的编码时间来生成上述动作时钟。

技术方案9中的A/D转换器的特征在于，在技术方案5记载的A/D转换器中，上述被检测动作时间的电路的动作时间是上述逻辑电路的初始化时间，根据该检测出的初始化时间来生成上述动作时钟。

技术方案10中的A/D转换器的特征在于，在技术方案5记载的A/D转换器中，上述被检测动作时间的电路的动作时间是上述比较电路的比较动作时间和初始化时间之和的时间，根据该检测出的和的时间来生成上述动作时钟。

技术方案11中的A/D转换器的特征在于，在技术方案5记载的A/D转换器中，上述被检测动作时间的电路的动作时间是上述逻辑电路的编码时间和初始化时间之和的时间，根据该检测出的和的时间来生成上述动作时钟。

技术方案12中的A/D转换器的特征在于，在技术方案5记载的A/D转换器中，上述被检测动作时间的电路的动作时间是上述比较电路的比较时间和上述逻辑电路的编码时间之和的时间，根据该检测出的和的时间来生成上述动作时钟。

技术方案13中的A/D转换器的特征在于，在技术方案5记载的A/D转换器中，上述被检测动作时间的电路的动作时间是上述比较电路的初始化时间和上述逻辑电路的初始化时间之和的时间，根据该检测出的和的时间来生成上述动作时钟。

技术方案14中的A/D转换器的特征在于，在上述技术方案5记载的A/D转换器中，上述时钟生成电路在由上述动作时间检测电路检测出的动作时间以外的时间，使在上述参考电压生成电路、上述比较电路、上述逻辑电路中被检测该动作时间的电路停止工作。

技术方案15中的A/D转换器的特征在于，在技术方案1记载的A/D转换器中，上述开始信号是提供给作为该A/D转换器的构成要素的电路中的任意一个的电源的上升沿。

本发明通过在A/D转换器的内部设置不需要外部输入时钟的时钟生成电路，从而在外部不需要时钟振荡器。

另外，通过产生A/D转换器的最佳动作时钟而不依存于外部输入时钟的特性，A/D转换器能够利用最佳动作时钟进行工作，能够实现A/D转换器的高速动作、低功耗、高转换精度。

附图说明

图1是表示本发明的实施方式1的A/D转换器100的图。

图2是表示该实施方式1的A/D转换器100的动作时序图。

图3是表示实施方式1的变形例的A/D转换器100a的图。

图4是表示实施方式1的变形例中的开始信号生成电路105的图。

图5是图4的开始信号生成电路的动作时序图。

图6是表示本发明的实施方式2的A/D转换器200的图。

图7是该实施方式2的A/D转换器200的动作时序图。

图8是表示实施方式2的变形例的A/D转换器200b的图。

图9是表示时钟生成电路300的结构例的图。

图10是表示时钟生成电路400的结构例的图。

图11是表示时钟生成电路500的结构例的图。

图12是表示时钟生成电路600的结构例的图。

图13是表示时钟生成电路700的结构例的图。

图14是表示动作时钟检测电路800的结构例的图。

图15是图14的结构的动作时序图。

图16是表示动作时钟检测电路900的结构例的图。

图17是图16的结构的动作时序图。

图18是表示动作时间检测电路1000的结构例的图。

图19是表示图14、图16、图18的结构的第1动作时序图。

图20是表示图14、图16、图18的结构的第2动作时序图。

图21是表示动作时间检测电路1100的结构例的图。

图22是图21的结构的第1动作时序图。

图23是图21的结构的第2动作时序图。

图24是表示以往的A/D转换器1200的图。

图25是表示专利文献1记载的以往的A/D转换器1200的结构例的图。

图26是表示图24的结构的动作时序图。

图27是表示以往的其他A/D转换器1300的图。

图28是表示专利文献2记载的以往的其他A/D转换器1300的结构例的图。

图29是表示图28的结构的动作时序图。

图30时表示专利文献2记载的以往的其他A/D转换器(2)的结构例的图。

图31是图30的结构的动作时序图。

图32是图27的结构的动作时序图。

(附图标记说明)

100：A/D转换器；101：参考电压生成电路；102：比较电路；103：逻辑电路；104：时钟生成电路；105：开始信号生成电路；200：A/D转换器；201：参考电压生成电路；202：比较电路；203：逻辑电路；204；时钟生成电路；205：开始信号生成电路；300：时钟生成电路；301：延迟电路；302：AND；303：EXOR；400：时钟生成电路；401：延迟电路；402：AND；403：EXOR；404：第1 INV；500：时钟生成电路；501：延迟电路；502：AND；503：EXOR；504：相位比较电路；505：第1INV；600：时钟生成电路；601：可变延迟电路；602：AND；603：EXOR；604第1 INV；700：时钟生成电路；701：可变延迟电路；702：AND；703：EXOR；704：第1 INV；705：动作时间检测电路；800：动作时间检测电路；801：比较器；802：第1电阻；803：第2电阻；805：比较电路；806：第1开关；807：第2 INV；808：开关组；809：电容组；900：动作时间检测电路；901：第1比较器；902：第2比较器；903：第3电阻；904：第4电阻；905：比较电路；906：参考电压生成电路；1000：动作时间检测电路；1001：第3比较器；1002：第5电阻；1003：第6电阻；1004：动作时间检测辅助电路；1005：第7电阻；1006：第2开关；1007：第3开关；1008：比较电路；1009：参考电压生成电路；1100：动作时间检测电路；1101：逻辑电路；1200：A/D转换器；1201：参考电压生成电路；1202：比较电路；1203：逻辑电路；1204：时钟缓冲器；1300：A/D转换器；1301：参考电压生成电路；1302：比较电路；1303：逻辑电路；1501：PMOS晶体管；1502：NMOS晶体管；1503：第1电容；1504：第2电容；1505：第1反相器；1506：第2反相器；AIN：模拟输入信号；CKIN：外部输入动作时钟信号；CLK_CMP：比较电路用动作时钟信号；CLK_ENC：逻辑电路用动作时钟信号；CLK：第1时钟信号；CLKA：第2时钟信号；CLKB：第3时钟信号；DOUT：数字输出信号；ST：开始信号；CONTA：检测信号；VDD：电源电压；VSS：接地电压；Va：第1输入信号；Vb：第2输入信号；CONT：控制信号；AIN：模拟输入信号；VREFH：第1参考电压信号；VREFL：第2参考电压信号；VREFM1：第3参考电压信号；VREFM2：第4参考电压信号；CMPOUT：比较结果输出信号

具体实施方式

以下，结合附图对本发明的实施方式进行说明。

(实施方式1)

图1是表示本发明的实施方式1的并联型A/D转换器100的框图。

图1表示的本实施方式1的A/D转换器100由以下部分构成：参考电压生成电路101，生成作为比较对象的参考电压，以将模拟输入信号转换为数字输出信号；比较电路102，将模拟输入信号AIN与在参考电压生成电路101中生成的参考电压进行比较；逻辑电路103，基于上述比较电路101的输出结果输出数字输出信号；时钟生成电路104，根据开始信号ST自动生成动作时钟信号CLK_CMP、CLK_ENC。

图2表示本实施方式1的A/D转换器100的动作时序图。

在图2所示的上述比较电路用动作时钟CLK_CMP的“LOW”、“HIGH”期间内，比较电路102分别进行初始化动作、比较动作。

另外，在上述逻辑电路用动作时钟信号CLK_ENC的“LOW”、“HIGH”期间内，逻辑电路103分别进行初始化动作、编码动作。

上述比较电路用动作时钟信号CLK_CMP与上述逻辑电路用动作时钟信号CLK_ENC相互同步且相位相反。因此，在比较电路102结束比较动作之后，与此同步地，编码电路(逻辑电路103)开始编码动作，在编码动作结束后，开始下一个周期的比较动作。由此，能够交替地进行比较动作和编码动作。

但是，上述时钟生成电路104以上述开始信号ST作为触发信号，在A/D转换器100的内部生成上述比较电路用动作时钟信号CLK_CMP和上述逻辑电路用动作时钟信号CLK_ENC。因此，不需要在以往电路中所必需的外部输入动作时钟信号CKIN。

另外，由于上述时钟生成电路104只是以上述开始信号ST作为触发信号来生成时钟信号，所以，能够生成与外部时钟信号无关的、具有规定的各个信号参数(振幅、频率、占空比、抖动等)的上述比较电路用动作时钟信号CLK_CMP和上述逻辑电路用动作时钟信号CLK_ENC。

因此，通过适当地设定上述比较电路用动作时钟信号CLK_CMP和上述比较电路用动作时钟信号CLK_ENC，可以分别恰当地确保上述比较电路102的动作所需要的比较期间、初始化期间和上述逻辑电路103的动作所需要的初始化期间、编码期间。

其结果是可以高速、高精度并且低功耗地进行A/D转换。

这样，根据本实施方式1，利用设置在并联型A/D转换器内部的时钟生成电路104来生成时钟信号，使用该时钟信号进行A/D转换，因此不需要外部的时钟振荡器。另外，通过适当地设定时钟生成电路104的各个参数，能够向A/D转换器提供具有最佳的占空比、频率、抖动的时钟信号，能够使A/D转换器最佳地进行动作，从而可得到能实现高速动作、低功耗、高转换精度的A/D转换器。

另外，上述开始信号还可以使用提供给本实施方式1的A/D转换器、或者构成该A/D转换器的任意一个电路的电源的上升沿。

(实施方式1的变形例)

图3表示本发明的实施方式1的变形例的A/D转换器100a的一个例子。

图3所示的本实施方式1的变形例的A/D转换器100a由以下部分构成：开始信号生成电路(检测电路)105，利用电源的上升沿生成开始信号ST；比较电路102，将模拟输入信号AIN与在参考电压生成电路101中生成的参考电压进行比较；逻辑电路103，基于上述比较电路102的输出结果输出数字输出信号；时钟生成电路104，利用开始信号ST自动生成动作时钟CLK_CPM、CLK_ENC。

利用该结构，能够在A/D转换器100a的内部，检测提供给构成该A/D转换器100a的电路即参考电压生成电路101、比较电路102、逻辑电路103、时钟生成电路104的任意一个的电源的上升(上升沿)、或者提供给该A/D转换器100a的电源的上升(上升沿)，生成上述开始信号ST。

图4表示本发明的实施方式1的变形例中的开始信号生成电路105的一例。

在图4中，在电源VDD的非接地侧的节点和地之间，将连接为二极管形式的PMOS晶体管1051和第1电容1053按该顺序相互串联连接，并且第2电容1054和NMOS晶体管1052按该顺序相互串联连接。

另外，PMOS晶体管1051与第1电容的连接点连接到NMOS晶体管1052的栅极，从第2电容1054与NMOS晶体管1052的连接点经反相器1055、1056取出开始信号ST。

图5表示该开始信号生成电路105的输入输出动作时序图。

在图4中，PMOS晶体管1051根据图5(a)所示的电源VDD的上升沿开始动作，向第1电容1053提供电荷。若充电到第1电容1053中的电压超过NMOS晶体管1052的动作阈值，则NMOS晶体管1052开始动作，对由电源VDD所充电的第2电容1054的充电电压进行放电。

由此，第1反相器1055的输入电压从“HIGH”变为“LOW”，该输入电压被第1、第2反相器1055、1056延迟，从而能够生成图5(b)所示的开始信号ST。

另外，关于该开始信号生成电路，也可以利用除此之外的结构来实现。

这样，根据本实施方式1的变形例，由于在上述实施方式1的结构中附加了开始信号生成电路105，所以能够在A/D转换器的内部生成开始信号，不需要从外部输入开始信号，并且，在A/D转换器的外部不需要设置开始信号生成电路。

(实施方式2)

图6表示本发明的实施方式2的逐次比较型A/D转换器200的框图。

图6所示的本实施方式2的A/D转换器200由以下部分构成：参考电压生成电路201，生成作为比较对象的参考电压，以将模拟输入信号转换为数字输出信号；比较电路202，将模拟输入信号AIN与在参考电压生成电路101中生成的参考电压进行比较；逻辑电路203，基于上述比较电路202的输出结果，利用第1动作时钟CLK输出数字输出信号；以及时钟生成电路204，利用开始信号ST，自动生成第1动作时钟CLK。

图7表示本实施方式2的A/D转换器200的动作时序图。

上述时钟生成电路204以上述开始信号ST作为触发信号，在A/D转换器200的内部生成具有规定的各个信号参数的第1动作时钟信号CLK。因此，不再需要在以往电路中所必需的外部输入动作时钟信号CKIN，在上述比较电路202所需要的比较期间、初始化期间、以及上述逻辑电路203的动作所需要的编码期间内进行A/D转换。

这样，根据本实施方式2，利用设置在逐次比较型A/D转换器的内部的时钟生成电路204来生成时钟信号，并使用该时钟信号进行A/D转换，所以不需要外部的时钟振荡器。另外，通过适当地设定时钟生成电路204的各参数，能够向A/D转换器提供具有最佳占空比、频率、抖动的时钟信号，能够使A/D转换器最佳地进行动作，可得到能够实现高速动作、低功耗、高转换精度的A/D转换器。

另外，上述开始信号还可以使用提供给本实施方式2的A/D转换器的、或者构成该A/D转换器的任意一个电路的电源的上升沿。

(实施方式2的变形例)

图8表示本发明的实施方式2的变形例的A/D转换器200b的一个例子。

图8所示的本实施方式2的变形例的A/D转换器200b由以下部分构成：开始信号生成电路(检测电路)205，利用电源的上升沿生成开始信号ST；比较电路202，对模拟输入信号AIN和在参考电压生成电路201中生成的参考电压进行比较；逻辑电路203，基于上述比较电路202的输出结果，输出数字输出信号；时钟生成电路204，利用开始信号ST，自动生成动作时钟CLK_CMP、CLK_ENC。

利用该结构，可以在A/D转换器200b的内部检测提供给构成该A/D转换器200b的电路即参考电压生成电路201、比较电路202、逻辑电路203和时钟生成电路204的任意一个的电源的上升(上升沿)，或者提供给该A/D转换器200b的电源的上升(上升沿)，并生成上述开始信号ST。

本发明的实施方式2的变形例中的开始信号生成电路205可以使用和图4所示的实施方式1的变形例中的开始信号生成电路105相同的结构，不过，也可以使用其他结构。

这样，根据本实施方式2的变形例，由于在上述实施方式2的结构中附加了开始信号生成电路205，所以能够在A/D转换器的内部生成开始信号，不再需要从外部输入开始信号，不需要在A/D转换器的外部在设置开始信号生成电路。

(时钟生成电路的结构例1)

以下，说明可以在上述实施方式1和2的A/D转换器中使用的时钟生成电路的结构例。

图9表示可作为上述实施方式2的A/D转换器200的时钟生成电路204使用的时钟生成电路300的结构例。

图9所示的时钟生成电路300的构成如下。

即，时钟生成电路300的开始信号ST连接到异或电路(以下称为EXOR)303的一个输入端，EXOR 303的输出为第2时钟信号CLK_A，并连接到AND 302的一个输入端，AND 302的另一个输入端连接电源电压VDD。

时钟生成电路300构成如下：AND 302的输出连接到延迟电路301，延迟电路301的输出连接到EXOR 303的另一个输入端。

若开始信号ST从“LOW”上升为“HIGH”，则EXOR 303的输出从“LOW”上升为“HIGH”。由此，AND 302的输出为“HIGH”，在经过由延迟电路301设定的延迟时间之后，EXOR 303的另一个输入变为“HIGH”。其结果是，EXOR 303的输出返回“LOW”、开始信号ST从“LOW”上升为“HIGH”，从而产生一个第2时钟信号CLK_A，通过重复进行上述动作连续产生第2时钟信号CLK_A。该第2时钟信号CLK_A的占空比依存于由延迟电路301设定的延迟时间。

因此，通过将第2时钟信号CLK_A作为上述实施方式2的第1动作时钟信号CLK使用，就不需要再设置在以往电路中所必需的外部输入动作时钟信号CKIN。

这样，在上述实施方式2的A/D转换器200的内部，以开始信号ST作为触发信号，利用简单的逻辑电路的组合来构成产生上述第1动作时钟信号CLK的时钟生成电路，所以不需要在A/D转换器的外部设置产生用于生成第1动作时钟信号的外部输入动作时钟信号的时钟发生器，从而可以降低成本、减小面积。

另外，通过适当地设定该时钟发生电路中的延迟电路的延迟时间，能够确定上述第1动作时钟信号的各个信号参数，而不依存于外部输入动作时钟信号的各个信号参数，能够使具有上述特征的A/D转换器利用最佳的占空比、频率、抖动的时钟信号进行动作，从而可得到能够实现高速动作、低功耗、高转换精度的A/D转换器。

(时钟生成电路的结构例2)

图10表示可作为上述实施方式1的A/D转换器100的时钟生成电路104使用的时钟生成电路400的结构例。

图10所示的生成电路400构成如下。

即，该时钟生成电路400构成为：时钟生成电路400的开始信号ST连接到EXOR 403的一个输入端，EXOR 403的输出连接到AND402的一个输入和第1反相器(以下称为INV)404的输入端，AND 402的另一个输入端连接电源电压VDD，AND 402的输出连接延迟电路401，延迟电路401的输出连接到EXOR 403的另一个输入端。

该结构相当于在图9的时钟生成电路300上增加了第1INV 404，EXOR 403的输出为第2时钟信号CLK_A，第1INV 404的输出为第3时钟信号CLK_B。

因此，通过将第2时钟信号CLK_A作为上述实施方式1的比较电路用动作时钟信号CLK_CMP、将第3时钟信号CLK_B作为上述方式1的逻辑电路用动作时钟信号CLK_ENC来使用，就不需要设置在以往电路中所必需的外部输入动作时钟信号CKIN。

另外，也可以将第2时钟信号CLK_A作为上述实施方式1的逻辑电路用动作时钟信号CLK_ENC、将第3时钟信号CLK_B作为上述实施方式1的比较电路用动作时钟信号CLK_CMP来使用。

这样，在上述实施方式1的A/D转换器100的内部，将开始信号作为触发信号，利用简单的逻辑电路的组合来构成产生比较电路用动作时钟信号和逻辑电路用动作时钟信号的时钟发生电路，从而不需要在A/D转换器的外部设置产生用于生成比较电路用动作时钟信号和逻辑电路用动作时钟信号的外部输入动作时钟信号的时钟发生器，从而可以降低成本、减小面积。

另外，可以通过适当地设定该时钟生成电路中的延迟电路的延迟时间，确定比较电路用动作时钟信号和逻辑电路用动作时钟信号的各个信号参数，而不依存于外部输入动作时钟信号的各个信号参数，能够使具有上述特征的A/D转换器利用最佳的占空比、频率、抖动的时钟信号进行动作，从而可得到能够实现高速动作、低功耗、高转换精度的A/D转换器。

(时钟生成电路的结构例3)

图11表示可以作为上述实施方式1的A/D转换器100中的时钟生成电路104或上述实施方式2中的A/D转换器200中的时钟生成电路204所使用的时钟生成电路500的结构例。

图11所示的时钟生成电路500构成如下。即，时钟生成电路500的开始信号ST连接到EXOR 503的一个输入端，EXOR 503的输出为第2时钟信号CLK_A，并且与AND 502的一个输入端、第1INV 505的输入端、相位比较器504的一个输入端连接。

另外，该时钟生成电路500构成为：第1INV 505的输出为第3时钟信号CLK_B，AND 502的另一个输入端连接电源电压VDD，AND502的输出连接延迟电路501，延迟电路501的输出连接EXOR 503的另一个输入端和相位比较器504的另一个输入端，相位比较器504的输出连接用于确定延迟电路501的延迟量的延迟电路501。

因此，可以利用相位比较器504对延迟电路501的输入信号及其输出信号进行比较，并根据该比较结果将该延迟电路501的延迟量控制为恒定。因此，能够将第2时钟信号CLK_A、第3时钟信号CLK_B的时钟宽度控制为恒定，而不依赖于外部输入动作时钟信号的各个信号参数。

在这里，通过将第2时钟信号CLK_A作为上述实施方式1的比较电路用动作时钟信号CLK_CMP、将第3时钟信号CLK_B作为上述实施方式1的逻辑电路用动作时钟信号CLK_ENC来使用，不需要设置以往电路中所必需的外部输入动作时钟信号CKIN。

另外，也可以将第2时钟信号CLK_A作为上述实施方式1的逻辑电路用动作时钟信号CLK_ENC、将第3时钟信号CLK_B作为上述实施方式1的比较电路用动作时钟CLK_CMP来使用，利用该结构也不需要设置外部输入动作时钟信号CKIN。

另外，当在上述实施方式2的A/D转换器中使用该时钟生成电路的情况下，可以将第2时钟信号CLK_A和第3时钟信号CLK_B之一作为第1动作时钟信号CLK来使用，这样做也不需要设置外部输入动作时钟信号CKIN。

这样，在上述实施方式1或2的A/D转换器内部，以开始信号作为触发信号，利用简单的逻辑电路的组合来构成产生比较电路用动作时钟信号和逻辑电路用动作时钟信号、或者第1动作时钟信号的时钟发生电路，从而不需要在A/D转换器的外部设置产生用于生成比较电路用动作时钟信号和逻辑电路用动作时钟信号或者第1动作时钟信号的外部输入动作时钟信号的时钟发生器，可以降低成本、减小面积。

另外，由于根据相位比较电路的相位比较结果将延迟电路的延迟时间设定为恒定，所以能够确定比较电路用动作时钟信号和逻辑电路用动作时钟信号、或第1动作时钟信号的各个信号参数，而不依存于外部输入动作时钟信号的各个信号参数，能够使具有上述特征的A/D转换器利用最佳的占空比、频率、抖动的时钟信号进行动作，从而可得到能够实现高速动作、低功耗、高转换精度的A/D转换器。

(时钟生成电路的结构例4)

图12表示可以作为上述实施方式1的A/D转换器100中的时钟生成电路104或上述实施方式2的A/D转换器200中的时钟生成电路204使用的时钟生成电路600的结构例。

图12所示的时钟生成电路600构成如下。

即，时钟生成电路600的开始信号ST连接EXOR 603的一个输入端，EXOR 603的输出为第2时钟信号CLK_A，并且连接到AND602的一个输入端和第1INV 604的输入端。

第1INV 604的输出为第3时钟信号CLK_B，AND 602的另一个输入端连接电源电压VDD，AND 602的输出连接可变延迟电路601，可变延迟电路601的输出连接EXOR 603的另一个输入端，为了使可变延迟电路601的延迟量可变而将控制信号CONT连接于可变延迟电路601，据此构成时钟生成电路600。

因此，可以利用控制信号CONT控制可变延迟电路601的延迟量以达到A/D转换器进行动作的最佳的占空比。

另外，通过将第2时钟信号CLK_A作为上述实施方式1的比较电路用动作时钟信号CLK_CMP、将第3时钟信号CLK_B作为上述实施方式1的逻辑电路用动作时钟信号CLK_ENC来使用，不需要设置在以往电路中所必需的外部输入动作时钟信号CKIN。

另外，当在上述实施方式1的A/D转换器中使用该时钟生成电路的情况下，也可以将第2时钟信号CLK_A作为实施方式1的逻辑电路用动作时钟信号CLK_ENC、将第3时钟信号CLK_B作为实施方式1的比较电路用动作时钟信号CLK_CMP来使用，在这种情况下也不需要外部输入动作时钟信号CKIN。

再有，当在上述实施方式2的A/D转换器中使用该时钟生成电路的情况下，可以将第2时钟信号CLK_A和第3时钟信号CLK_B之一作为第1动作时钟信号CLK来使用，在这种情况下也不需要外部输入动作时钟信号CKIN。

这样，在上述实施方式1或2的A/D转换器的内部，以开始信号作为触发信号，利用简单的逻辑电路的组合来构成产生比较电路用动作时钟信号和逻辑电路用动作时钟信号、和第1动作时钟信号的时钟生成电路，所以，不需要在A/D转换器的外部设置产生用于生成比较电路用动作时钟信号和逻辑电路用动作时钟信号、和第1动作时钟信号的外部输入动作时钟信号的时钟发生器，从而可以降低成本、减小面积。

另外，可以通过适当地设定可变延迟电路的延迟量，确定比较电路用动作时钟信号和逻辑电路用动作时钟信号、和第1动作时钟信号的各个信号参数，而不依存于外部输入动作时钟信号的各个信号参数，尤其能够使具有上述特征的A/D转换器利用最佳占空比的时钟信号进行动作，从而可得到能够实现高速动作、低功耗、高转换精度的A/D转换器。

(时钟生成电路结构例5)

图13表示可以作为上述实施方式1的A/D转换器100中的时钟生成电路104或上述实施方式2的A/D转换器200中的时钟生成电路204使用的时钟生成电路700的结构例。

图13所示的本实施方式7的时钟生成电路700构成如下。

即，时钟生成电路700的开始信号ST连接到EXOR 703的一个输入端，EXOR 703的输出为第2时钟信号CLK_A，且连接到AND702的一个输入端和第1 INV 704的输入端。

第1 INV 704的输出为第3时钟信号CLK_B，AND 702的另一个输入与电源电压VDD相连接，AND 702的输出连接可变延迟电路701，可变延迟电路701的输出连接EXOR 703的另一个输入端，检测A/D转换器的构成要素即参考电压生成电路101、比较电路102、和逻辑电路103的动作时间的动作时间检测电路705的输出为控制信号CONT，其与可使可变延迟电路701的延迟量可变的可变延迟电路701连接，从而构成时钟生成电路700。

因此，通过利用检测A/D转换器的构成要素的动作时间的动作时间检测电路705输出的控制信号CONT来控制可变延迟电路701的延迟量，可以使A/D转换器利用最佳动作时钟进行动作，可以得到能够实现高速动作、低功耗、高转换精度的A/D转换器。

另外，当在上述实施方式1的A/D转换器中使用该时钟生成电路的情况下，通过将第2时钟信号CLK_A作为实施方式1的比较电路用动作时钟信号CLK_CMP、将第3时钟信号CLK_B作为实施方式1的逻辑电路用动作时钟信号CLK_ENC来使用，不需要在以往电路中必需的外部输入动作时钟信号CKIN。

另外，当在实施方式1的A/D转换器中使用该时钟生成电路的情况下，也可以将第2时钟信号CLK_A作为实施方式1的逻辑电路用动作时钟信号CLK_ENC、将第3时钟信号CLK_B作为实施方式1的比较电路用动作时钟信号CLK_CMP来使用，在这种情况下也不需要外部输入动作时钟信号CKIN。

再有，当在实施方式2的A/D转换器中使用该时钟生成电路的情况下，可以将第2时钟信号CLK_A和第3时钟信号CLK_B之一作为第1动作时钟信号CLK来使用，在这种情况下也不需要外部输入动作时钟信号CKIN。

这样，在上述实施方式1或2的A/D转换器内部，将开始信号ST作为触发，利用简单的逻辑电路的组合来构成产生比较电路用动作时钟信号和逻辑电路用动作时钟信号、或第1动作时钟信号的时钟发生器，因此，就不需要在A/D转换器的外部设置产生用于生成比较电路用动作时钟信号和逻辑电路用动作时钟信号、或第1动作时钟信号的时钟发生器，从而可以降低成本、减小面积。

此外，可以利用检测A/D转换器的构成要素即参考电压生成电路、比较电路、或逻辑电路的任意一个的动作时间的动作时间检测电路，自动设定可变延迟电路的延迟时间，因此，可以确定比较电路用动作时钟信号和逻辑电路用动作时钟信号、或第1动作时钟信号的各个信号参数，而不依存于外部输入动作时钟信号的各个信号参数，尤其能够使具有上述特征的A/D转换器以最佳占空比的时钟信进行动作，从而可以得到能够实现高速动作、低功率消耗、高转换精度的A/D转换器。

(动作时间检测电路的结构例1)

以下，表示可使用在实施方式1或2的A/D转换器的时钟生成电路104或203中的动作时间检测电路的结构例。

图14表示可使用在实施方式1或2的A/D转换器的时钟生成电路104或203中的动作时间检测电路800的结构例。

在图14中，比较电路805由第1开关806、第2 INV 807、开关组808、电容组809构成。

该比较电路805相当于图6的比较电路202。

该比较电路805将通过第1开关806闭合而将反相器807的输入输出间短路，从而将反相器807的输入电压设定为等于其阈值电压Vth，若利用开关组808例如选择VREFL，则电容组809的输入输出间的电位差Vc为Vc＝VREFL-Vth；接下来，若将第1开关806开路并利用开关组808来选择AIN，则电容组809的输入输出间的电位差Vc被维持在该Vc值，所以，反相器807的输入电压Vi为Vi＝AIN-(VREF-Vth)，根据Vi-Vth＝AIN-VREF是大于0还是小于0来获得比较结果。即，若Vi-Vth＝AIN-VREF＞0，则比较结果为“HIGH”，若AIN-VREF＜0，则比较结果为“LOW”。

另外，作为第2 INV 807的输入的第1输入信号Va连接到动作检测电路800内的比较器801的一个输入端，连接到比较器801的另一个输入端的第2输入信号Vb是从由连接在电源电压VDD与接地电压VSS之间的第1、第2电阻802、803所电阻分压的节点所输出的信号。

比较器801的输出信号为控制信号CONT。另外，第1、第2电阻802、803的电阻值相等，第2输入信号Vb的电压值为“VDD/2”。

图15表示图14的结构800的动作时序图。

第1输入信号Va在比较电路805停止状态时输出“LOW”。通过将第1开关806置为ON、并且开关组808连接模拟输入信号AIN，比较电路805开始初始化动作，在初始化动作结束时(初始化时间的结束)，第1输入信号Va变为“VDD/2”。

另外，通过将第1开关806置为OFF、并且开关组808分别连接第1参考电压信号VRE FH和第2参考电压信号VREFL，比较电路805开始比较动作，在第1输入信号Va再次变为“VDD/2”时，比较动作结束(比较动作时间结束)。

通过利用比较器801对电压如此变化的第1输入信号Va与固定为“VDD/2”的Vb进行比较，可以检测比较电路805的初始化时间和比较动作时间。

因此，如果利用该控制信号CONT控制时钟生成电路700的可变延迟电路701的延迟量，则可以使A/D转换器在该最佳动作时钟下进行动作。

这样，由于构成了利用比较器801对具有对比较电路的电压变化的第1输入信号Va与恒定为VDD/2的Vb进行比较，从而能检测比较电路的初始化时间和比较动作时间的动作时间检测电路，所以，通过利用该检测出的A/D转换器的比较电路的初始化时间或者比较动作时间来控制可变延迟电路的延迟量，可以使A/D转换器以其最佳动作时钟进行动作，从而可得到能够实现高速动作、低功率消耗、高转换精度的A/D转换器。

(动作时间检测电路的结构例2)

图16表示可使用在实施方式1或2的A/D转换器中的时钟生成电路104或204中的动作时间检测电路900的结构例。

图16由参考电压生成电路906、比较电路905、动作检测电路900构成，作为参考电压生成电路906的内部节点的第3参考电压信号VREFM1连接到动作时间检测电路900内的第1比较器901的一个输入端。

另外，作为参考电压生成电路906的内部节点的第3参考电压信号VREFM1与第4参考电压信号VREFM2之间夹着一个电阻，该第4参考电压信号VREFM2连接到第1比较器901的另一个输入端，第1比较器901的输出信号连接到第2比较器902的一个输入端，而另一个输入端连接到由连接在电源电压VDD和接地电压VSS之间的第3、第4电阻903、904所电阻分压的节点，第2比较器的输出为控制信号CONT。

另外，动作时间检测电路900内的比较器901和初级放大列904的一个电路等价，第3、第4电阻903、904的电阻值相同，由第3、第4电阻903、904电阻分压的节点为“VDD/2”。

图17表示图16的结构900的动作时序图。

第1比较器901的输出CONTA在停止状态时输出“HIGH”，而随着比较电路905的比较动作开始，根据第3参考电压信号VREFM1和第4参考电压VREFM2的电压差而输出“LOW”。

另外，在比较电路905的初始化时，第1比较器901的输出被固定为“HIGH”。利用第2比较器对这样的第1比较器901的输出电压变化与“VDD/2”进行比较，将图17所示的“HIGH”、“LOW”在信号CONTA的各个比较动作时间、初始化时间的斜线的正中间位置变化的、占空比为50％的脉冲波形作为输出控制信号CONT输出，从而能够检测出比较电路905的初始化时间和比较时间。

因此，如果利用该控制信号CONT来控制时钟生成电路700的可变延迟电路701的延迟量，则可以使A/D转换器以其最佳动作时钟进行动作。

这样，构成了能够通过将从参考电压生成电路取出的第3参考电压信号VREFM1和第4参考电压信号VREFM2的电压差与规定值进行比较，检测出比较电路的初始化时间和比较电路的比较动作时间的动作时间检测电路，所以通过使用该检测出的A/D转换器的比较电路的初始化时间、或比较动作时间来控制可变延迟电路的延迟量，可以使A/D转换器以其最佳动作时钟进行动作，从而可得到能够实现高速动作、低功耗、高转换精度的A/D转换器。

(动作时间检测电路的结构例3)

图18表示可以在实施方式1或2的A/D转换器中的时钟生成电路104或204中使用的动作时间检测电路1000的结构例。

在图18中，由参考电压生成电路1009、比较电路1008、动作时间检测电路1000、动作时间检测辅助电路1004构成，比较电路1008中的一个电路的一个输入信号与参考电压生成电路1009内的节点以及第7电阻1005的一端相连接，另一输入信号与第2开关1006连接，第2开关1006能够选择与模拟输入信号AIN和第7电阻1009的另一端中的一个连接。

上述比较电路1008中的一个电路的输出信号连接到第3开关1007，在第3开关1007为ON时被作为检测信号CONTA输出，并且连接到第3比较器1001的一个输入端，而另一个输入端连接由连接在电源电压VDD与接地电压VSS之间的第5、第6电阻1002、1003进行了电阻分压的节点，第3比较器1001的输出为控制信号CONT。

此外，当检测动作时间时，通过将第2开关和第3开关都置为ON，与图16的结构相同地，利用第3比较器对检测信号CONTA的电压变化与“VDD/2”进行比较，从而能检测出比较电路的初始化时间、和比较动作时间，与图12的结构相比可以削减第1比较器901。

通过利用该控制信号CONT来控制时钟生成电路700的可变延迟电路701的延迟量，可以生成A/D转换器的最佳动作时钟，并且通过将第2开关、第3开关都置为OFF，可以进行通常的A/D转换动作。

图19表示图14的结构800、图16的结构900、图18的结构1000的第1动作的时序图。

在图19中，控制信号CONT在比较电路的比较动作开始到比较结果输出信号CMPOUT输出比较动作结果的期间内输出“LOW”。通过利用该控制信号CONT控制时钟生成电路700的可变延迟电路701的延迟量，可以生成适于比较电路的比较动作的A/D转换器的动作时钟。

图20表示图14的结构800、图16的结构900、图18的结构1000的第2动作的时序图。

在图20中，控制信号CONT在从初始化动作开始到比较结果输出信号CMPOUT输出初始化结果的期间内输出“HIGH”。通过利用该控制信号CONT来控制时钟生成电路700的可变延迟电路701的延迟量，可以生成适于比较电路的初始化动作的A/D转换器的动作时钟。

此外，在图14的结构800、图16的结构900、图18的结构1000中，通过将比较电路的比较动作时间设为“LOW”且将比较电路的初始化动作时间设为“HIGH”，或者将比较电路的比较动作时间设为“HIGH”且将比较电路的初始化动作时间设为“LOW”，可以检测出比较电路的比较动作和初始化动作这两个动作，并且生成适于这两个动作的A/D转换器的动作时钟。

这样，由于利用简单的结构构成了动作时间检测电路，该动作时间检测电路通过将从参考电压生成电路中取出的参考电压信号与模拟输入信号的电压差和规定值进行比较，能够检测出比较电路的初始化时间和比较动作时间，所以，通过使用该检测出的A/D转换器的比较电路的初始化时间、或比较动作时间来控制可变延迟电路的延迟量，可以使A/D转换器利用该最佳动作时钟进行动作，从而可得到能够实现高速动作、低功耗、高转换精度的A/D转换器。

(动作时间检测电路的结构例4)

图21表示可以在实施方式1或2的A/D转换器中的时钟生成电路104或204中使用的动作时间检测电路1100的结构例。

该动作时间检测电路1100相当于图14的比较电路805、图16的比较电路905、图18的比较电路1008中的任意一个，除了来自未图示的比较电路的比较结果输出信号CMPOUT作为输入信号之外、还将以该比较结果输出信号CMPOUT作为输入的逻辑电路1101的数字输出信号DOUT作为输入信号。

在图21中，比较结果输出信号CMPOUT被输入到逻辑电路1101和动作时间检测电路1100这两个电路，逻辑电路1101的数字输出信号DOUT被输出到外部，并且输入到动作时间检测电路1100。

动作时间检测电路1100通过对比较结果输出信号CMPOUT和数字输出信号DOUT进行比较，可以检测出逻辑电路的初始化时间和编码时间。通过利用作为该动作时间检测电路1100的输出的控制信号CONT来控制时钟生成电路700的可变延迟电路701的延迟量，能够生成A/D转换器的最佳动作时钟。

即，图22中表示图21的结构1100的第1动作的时序图。

在图22中，控制信号CONT在从编码动作开始到数字输出信号DOUT输出编码动作结果的期间内输出“LOW”。通过利用该控制信号CONT来控制时钟生成电路700的可变延迟电路701的延迟量，可以生成适于逻辑电路的编码动作的A/D转换器的动作时钟。

图23表示图21的结构1100的第2动作的时序图。

在图23中，控制信号CONT在从逻辑电路的初始化动作开始到数字输出信号DOUT输出初始化结果的期间内，输出“HIGH”。通过利用该控制信号CONT控制时钟生成电路700的可变延迟电路701的延迟量，可以生成适于逻辑电路的初始化动作的A/D转换器的动作时钟。

另外，在图21的结构1100中，通过将逻辑电路的编码动作时间设为“LOW”且将逻辑电路的初始化动作时间设为“HIGH”，或者将编码动作时间设为“HIGH”且将逻辑电路的初始化动作时间设为“LOW”，可以检测出逻辑电路的编码动作和初始化动作这两个动作，并生成适于这两个动作的A/D转换器的动作时钟。

再有，作为结合了图14的结构800、图16的结构900、图18的结构1000或者图21的结构1100的结构，通过将逻辑电路的编码动作时间设为“LOW”且将比较电路的比较动作时间设为“HIGH”，或者将逻辑电路的编码动作时间设为“HIGH”且将比较电路的比较动作时间设为“LOW”，可以检测逻辑电路的编码动作和比较电路的比较动作这两个动作，并生成适于这两个动作的A/D转换器的动作时钟。

另外，同样地，在结合了上述图14的结构800、图16的结构900、图18的结构1000、或者图21的结构1100的结构中，通过将逻辑电路的初始化动作时间设为“LOW”且将比较电路的初始化动作时间设为“HIGH”，或者将逻辑电路的初始化动作时间设为“HIGH”且将比较电路的初始化动作时间设为“LOW”，可以检测逻辑电路的初始化动作和比较电路的比较动作这两个动作，并生成适于这两个动作的A/D转换器的动作时钟。

另外，如图7的时序图所示，通过在上述A/D转换器的构成要素的利用动作时间检测电路检测出的必要动作时间所需的必要时间以上的非必要时间使A/D转换器的各构成要素的动作停止，可以实现低功耗。

这样，由于将逻辑电路的输入信号输入到动作时间检测电路的输入端，并且将上述逻辑电路的输出也输入该动作时间检测电路，所以动作时间检测电路能够检测出逻辑电路的初始化时间和编码时间，通过使用该检测出的A/D转换器的逻辑电路的初始化时间、或者编码时间、或者这两个时间来控制可变延迟电路的延迟量，可以使A/D转换器利用其最佳动作时钟进行动作，从而可以得到能够实现高速动作、低功耗、高转换精度的A/D转换器。

此外，通过构成结合了上述图14的结构、图16的结构、图18的结构、或者图21的结构的结构，可以检测出逻辑电路的编码动作和比较电路的比较动作这两个动作，并生成适于这两个动作的A/D转换器的动作时钟等，或者检测出逻辑电路的初始化动作和比较电路的初始化动作这两个动作，并生成适于这两个动作的A/D转换器的动作时钟等，可以使A/D转换器在最佳动作时钟下进行动作。

另外，在上述时钟生成电路的结构例1至5、和动作时间检测电路的结构例1至4中，对使用在实施方式1或2中的A/D转换器中的时钟生成电路及其动作时间检测电路进行了阐述，不过，这些也可以用在实施方式1的变形例或实施方式2的变形例中。

(工业上的可用性)

综上所述，本发明的A/D转换器由于不需要外部输入动作时钟信号，所以在实现减小用于产生外部输入动作时钟信号的面积、降低成本方面是有效的。

另外，由于在A/D转换器内部生成最佳的动作时钟信号，可以不使转换精度劣化地进行高速动作，所以作为可在过采样系统和可以进行非同步动作的系统中使用的A/D转换器是有效的。

Claims (15)

1.一种A/D转换器，其特征在于具有：

参考电压生成电路，生成在将模拟输入信号转换为数字输出信号时作为比较对象的参考电压；

比较电路，将上述模拟输入信号与上述参考电压进行比较；

逻辑电路，基于该比较电路的输出结果，输出对应于上述模拟输入信号的数字输出信号；以及

时钟生成电路，将用于使该A/D转换器开始进行动作的开始信号作为触发信号，生成提供给上述比较电路和上述逻辑电路的动作时钟信号。

2.根据权利要求1所述的A/D转换器，其特征在于，

上述时钟生成电路具有使上述开始信号延迟的延迟电路，并将该延迟电路的输出信号反馈，生成上述动作时钟。

3.根据权利要求2所述的A/D转换器，其特征在于，

上述时钟生成电路还具有相位比较器，该相位比较器对上述延迟电路的输入信号与上述延迟电路的输出信号进行相位比较，并将其输出作为控制该延迟电路的延迟量的控制信号提供给上述延迟电路。

4.根据权利要求2或3所述的A/D转换器，其特征在于，

上述时钟生成电路中的上述延迟电路的延迟时间是可变的。

5.根据权利要求1至4任意一项所述的A/D转换器，其特征在于，

上述时钟生成电路具有动作时间检测电路，并根据该检测出的动作时间来生成上述动作时钟，所述动作时间检测电路对作为该A/D转换器的构成要素的上述参考电压生成电路、上述比较电路、上述逻辑电路中的任意一个电路的动作时间进行检测，。

6.根据权利要求5所述的A/D转换器，其特征在于，

上述被检测动作时间的电路的动作时间是上述比较电路的比较动作时间，根据该检测出的比较动作时间来生成上述动作时钟。

7.根据权利要求5所述的A/D转换器，其特征在于，

上述被检测动作时间的电路的动作时间是上述比较电路的初始化时间，根据该检测出的初始化时间来生成上述动作时钟。

8.根据权利要求5所述的A/D转换器，其特征在于，

上述被检测动作时间的电路的动作时间是上述逻辑电路的编码时间，根据该检测出的编码时间来生成上述动作时钟。

9.根据权利要求5所述的A/D转换器，其特征在于，

上述被检测动作时间的电路的动作时间是上述逻辑电路的初始化时间，根据该检测出的初始化时间来生成上述动作时钟。

10.根据权利要求5所述的A/D转换器，其特征在于，

上述被检测动作时间的电路的动作时间是上述比较电路的比较动作时间和初始化时间之和的时间，根据该检测出的和的时间来生成上述动作时钟。

11.根据权利要求5所述的A/D转换器，其特征在于，

上述被检测动作时间的电路的动作时间是上述逻辑电路的编码时间和初始化时间之和的时间，根据该检测出的和的时间来生成上述动作时钟。

12.根据权利要求5所述的A/D转换器，其特征在于，

上述被检测动作时间的电路的动作时间是上述比较电路的比较时间和上述逻辑电路的编码时间之和的时间，根据该检测出的和的时间来生成上述动作时钟。

13.根据权利要求5所述的A/D转换器，其特征在于，

上述被检测动作时间的电路的动作时间是上述比较电路的初始化时间和上述逻辑电路的初始化时间之和的时间，

根据该检测出的上述比较电路的初始化时间和上述逻辑电路的初始化时间之和的时间来生成上述动作时钟。

14.根据权利要求5所述的A/D转换器，其特征在于，

在由上述动作时间检测电路检测出的动作时间以外的时间，上述时钟生成电路使在上述参考电压生成电路、上述比较电路、上述逻辑电路中被检测出该动作时间的电路停止工作。

15.根据权利要求1所述的A/D转换器，其特征在于，

上述开始信号是提供给作为该A/D转换器的构成要素的电路的任意一个的电源的上升沿。

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