JP2005201709A

JP2005201709A - 時間測定回路

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Publication number: JP2005201709A
Application number: JP2004006480A
Authority: JP
Inventors: Takashi Ueda; 隆植田
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2004-01-14
Filing date: 2004-01-14
Publication date: 2005-07-28

Abstract

【課題】簡単な回路および低消費電力で、基準クロックで定まる分解能よりも高精度に被測定信号の時間測定を行うことができる時間測定回路を提供する。
【解決手段】本発明の時間測定回路は、被測定信号のパルスがアクティブ状態の期間の時間測定を行うもので、既知の周期を持つシステムクロックよりも、短い周期を持つ自走クロックを生成する自走クロック生成回路と、被測定信号のパルスがアクティブ状態の期間、自走クロックのクロック数をカウントし、そのカウント結果である第１のカウンタ値を出力する第１のカウンタと、システムクロックの少なくとも１周期の期間、自走クロックのクロック数をカウントし、そのカウント結果である第２のカウンタ値を出力する第２のカウンタとを備える。被測定信号のパルスの時間は、第１のカウンタのカウンタ値と、第２のカウンタのカウンタ値から算出される自走クロックの周期との積算により算出することができる。
【選択図】図１

Description

本発明は、測距等で必須になる時間測定を行う時間測定回路に関するものである。

例えば、被測定信号のハイレベルのパルス幅の時間を測定する場合を例に挙げて説明する。時間測定には一般にカウンタが用いられ、被測定信号のパルスがハイレベルである期間、カウンタがイネーブル状態とされることにより、被測定信号のハイレベルのパルス幅の時間は、カウンタ値（カウンタの計数値）として求められる。すなわち、求められたカウンタ値とそのクロック周期との積が測定時間となる。

被測定信号が、時間測定に用いられるクロックと非同期である場合、求められたカウンタ値には最大±１クロックの誤差が生じる。このため、時間測定に用いられるクロックの１周期分の時間の誤差が不可避である。また、クロック周期自身にも誤差が存在する。従って、時間測定の精度は、±（Ａ×ｑ＋１）×Ｔで表される。ここで、Ａは求められたカウンタ値、ｑはクロック精度、Ｔはクロック周期である。

一般に、カウンタの精度は、数ｐｐｍ〜数１０ｐｐｍである。また、例えば携帯電話の移動局などのシステムでは、ＡＦＣ（自動周波数制御）機能により、移動局のＬＯ（ローカル・オシレータ）の周波数を、非常に正確な基地局のＬＯの発振周波数に対して±０．１ｐｐｍ未満に引き込むことも可能であるので、クロック精度は０．１ｐｐｍ未満を達成することも可能である。

なお、高精度の時間測定を行う従来の技術として、例えば特許文献１，３のように、周波数の異なる２つのクロックを用いる方法や、特許文献２のように、基準クロックの位相をずらした複数のクロックを用いる方法などが知られているが、これらはシステムの複雑さや消費電力の増大という問題を内包している。

特開平５−５２８８４号公報特開平５−２４９２６０号公報特開平１０−７３６８２号公報

高精度（高分解能）の時間測定を行うためには、高速のクロックをシステム外部から入力するか、システム内部で比較的低速の基準クロックをＰＬＬにより逓倍して生成する必要があるが、ＰＬＬを用いると回路面積、消費電力が増加する上に、低消費電力を目指して発振停止機構を応用する場合にも発振が安定するまでのロック時間という制約が残る。また、基準クロックの位相をずらす場合には正確に位相をシフトする回路が必要であるが、それを達成するには素子や配線の遅延時間の問題という技術的な障壁が高いことに加えて、位相シフト数に比例して複数のカウンタが並列に必要であるために位相シフト数を増すほどに回路が複雑になるという問題がある。

本発明の目的は、前記従来技術に基づく問題点を解消し、簡単な回路および低消費電力で、基準クロックで定まる分解能よりも高精度に被測定信号の時間測定を行うことができる時間測定回路を提供することにある。

上記目的を達成するために、本発明の第１形態は、被測定信号のパルスがアクティブ状態の期間の時間測定を行う時間測定回路であって、
既知の周期を持つシステムクロックよりも、短い周期を持つ自走クロックを生成する自走クロック生成回路と、前記被測定信号のパルスがアクティブ状態の期間、前記自走クロックのクロック数をカウントし、そのカウント結果である第１のカウンタ値を出力する第１のカウンタと、前記システムクロックの少なくとも１周期の期間、前記自走クロックのクロック数をカウントし、そのカウント結果である第２のカウンタ値を出力する第２のカウンタとを備えることを特徴とする時間測定回路を提供するものである。

また、本発明の第２形態は、被測定信号のパルスがアクティブ状態の期間の時間測定を行う時間測定回路であって、
既知の周期を持つシステムクロックよりも、短い周期を持つ自走クロックを生成する自走クロック生成回路と、前記被測定信号のパルスがアクティブ状態となる第１のタイミングを検出する第１の検出手段と、前記被測定信号のパルスが非アクティブ状態となる第２のタイミングを検出する第２の検出手段と、前記システムクロックの立上りまたは立下りのタイミングを検出する第３の検出手段と、前記被測定信号のパルスの第１のタイミングから次の前記システムクロックの立上りまたは立下りのタイミングまでの期間、前記自走クロックのクロック数をカウントし、そのカウント結果である第１のカウンタ値を出力する第１のカウンタと、前記被測定信号のパルスの第２のタイミングから次の前記システムクロックの立上りまたは立下りのタイミングまでの期間、前記自走クロックのクロック数をカウントし、そのカウント結果である第２のカウンタ値を出力する第２のカウンタと、前記被測定信号のパルスの第１のタイミングから第２のタイミングまでの期間、前記システムクロックの立上りまたは立下りのクロック数をカウントし、そのカウント結果である第３のカウンタ値を出力する第３のカウンタと、前記システムクロックの少なくとも１周期の期間、前記自走クロックのクロック数をカウントし、そのカウント結果である第４のカウンタ値を出力する第４のカウンタとを備えることを特徴とする時間測定回路を提供する。

本発明の時間測定回路によれば、システムクロックよりも周期の短い自走クロックで時間の測定を行うため、システムクロックの周期より高精度の時間測定が可能である。また、自走クロックを使用するため、高速の安定したクロックをシステム外部から入力したり、システム内部でＰＬＬにより生成する必要がないという利点もある。また、回路構成が簡単で、しかもＰＬＬを使用しないので低消費電力を実現することができることに加えて、発振の開始及び停止は自由自在であり無駄な電力消費を避けることができる。また、第２形態の時間測定回路であれば、第１形態の時間測定回路よりもさらに時間の測定精度を向上させることができる。

以下に、添付の図面に示す好適実施形態に基づいて、本発明の時間測定回路を詳細に説明する。

図１は、本発明の時間測定回路の第１の実施形態の構成概略図である。同図に示す時間測定回路１０は、被測定信号のパルス（以下、被測定パルスという）が、アクティブ状態であるハイレベルの期間の時間を測定するもので、自走クロック生成回路１２と、第１および第２のカウンタ１４，１６とを備えている。なお、言うまでもなく、被測定パルスは、アクティブ状態がローレベルのものを用いることもできる。また、時間測定前後でのカウンタ値を読み取りその変化量を計算する機構があればよいので、第１および第２のカウンタ１４，１６にはリセット機構は必須ではないが、以下では説明を簡単化するためにリセット信号を用いる場合について説明をする。

自走クロック生成回路１２は、後述するシステムクロックよりも短い周期を持つ自走クロックを生成する。自走クロック生成回路１２には発振イネーブル信号が入力されており、自走クロック生成回路１２からは自走クロックが出力される。

自走クロック生成回路１２は、図２に一例を示すリングオシレータ構成のもので、ＮＡＮＤ回路４０と、複数個（偶数個）のインバータ４２とを備えている。すなわち、ＮＡＮＤ回路４０と複数のインバータ４２を含めた全部の個数は奇数個である。

ＮＡＮＤ回路４０の一方の入力端子には発振イネーブル信号が入力されている。ＮＡＮＤ回路４０の出力信号は初段のインバータ４２に入力され、以下順次前段のインバータ４２の出力信号が後段のインバータ４２に入力され、最終段のインバータ４２の出力信号、すなわちこの自走クロック生成回路１２の出力信号は、自走クロックとして出力されるとともに、ＮＡＮＤ回路４０の他方の入力端子にも入力される。

自走クロック生成回路１２では、発振イネーブル信号がディスエーブル状態であるローレベルの期間は、ＮＡＮＤ回路４０の出力信号がハイレベルとなり、自走クロック生成回路１２の出力信号もハイレベルに固定される。すなわち、時間測定回路１０において、被測定パルスのアクティブ状態のパルス幅の時間測定を行わない期間は、発振イネーブル信号をディスエーブル状態とすれば、自走クロックがハイレベルに固定されるため、無駄な電力消費がない。

一方、発振イネーブル信号がイネーブル状態であるハイレベルの期間は、自走クロック生成回路１２から、ＮＡＮＤ回路４０と複数のインバータ４２を含めた全部の回路の遅延時間の２倍の時間の周期で発振する自走クロックが出力される。

なお、発振イネーブル信号は、イネーブル状態がローレベルのものでもよい。この場合、自走クロック生成回路１２の構成は、発振イネーブル信号の極性に応じて適宜変更すればよい。また、自走クロック生成回路１２は、図示例のものに限定されず、前述の通り、システムクロックよりも短い周期を持つ自走クロックを生成するものであればよく、例えばＬＣ発振回路などを利用することも可能である。

続いて、第１のカウンタ１４は、被測定パルスがアクティブ状態であるハイレベルの期間、自走クロックのクロック数をカウントし、そのカウント結果である第１のカウンタ値を出力する。第１のカウンタ１４のクロック入力端子には自走クロック生成回路１２から出力される自走クロックが入力され、そのイネーブル入力端子ＥＮＡＢＬＥには被測定パルスが入力され、そのリセット入力端子ＲＥＳＥＴ￣にはリセット信号￣が入力される。また、第１のカウンタ１４の出力端子ＣＯＵＮＴからは第１のカウンタ値が出力される。

第２のカウンタ１６は、システムクロック測定パルスがアクティブ状態であるハイレベルの期間、自走クロックのクロック数をカウントし、そのカウント結果である第２のカウンタ値を出力する。第２のカウンタ１６のクロック入力端子には自走クロックが入力され、そのイネーブル入力端子ＥＮＡＢＬＥにはシステムクロック測定パルスが入力され、そのリセット入力端子ＲＥＳＥＴ￣にはリセット信号￣が入力される。また、第２のカウンタ１６の出力端子ＣＯＵＮＴからは、第２のカウンタ値が出力される。

ここで、システムクロックは、時間測定回路１０が搭載されるシステムに対して外部から入力され、そのシステム内で使用される基準クロックであり、従って、その周期が既知のものである。また、リセット信号￣は、第１および第２のカウンタ１４，１６を初期化するもので、本実施形態では、リセット信号￣がローレベルになると、第１および第２のカウンタ１４，１６から出力される第１および第２のカウンタ値はともに初期化される。

なお、本実施形態の時間測定回路１０では、第１および第２のカウンタ１４，１６は、リセット信号￣により、第１および第２のカウンタ値がオール０に初期化され、その後、自走クロックが入力される毎に、そのカウンタ値がアップするアップカウンタであるが、第１および第２のカウンタ１４，１６はダウンカウンタでもよい。従って、その初期値もオール０でもオール１でもよいし、あるいは特定の値であってもよい。

また、システムクロック測定パルスは、既知の周期を持つシステムクロックから生成されるもので、そのアクティブ状態であるハイレベルが、システムクロックの周期の１〜複数クロック分のパルス幅を持つ。すなわち、システムクロック測定パルスは、そのアクティブ状態のパルス幅の時間が既知のものであればどのような信号であってもよい。なお、システムクロック測定パルスは、アクティブ状態がローレベルのものを用いることもできる。

時間測定回路１０において、被測定パルスのアクティブ状態であるハイレベルのパルス幅の時間を測定する場合、まず、リセット信号￣がローレベルとされる。これにより、第１および第２のカウンタ１４，１６から出力される第１および第２のカウンタ値はともにオール０に初期化される。

次に、リセット信号￣がハイレベルとされる。これにより、第１のカウンタ１４では、被測定パルスがアクティブ状態であるハイレベルの期間、自走クロック生成回路１２から出力される自走クロックのクロック数がアップカウントされ、そのカウント結果である第１のカウンタ値が出力される。すなわち、被測定パルスのハイレベルのパルス幅の時間が、第１のカウンタ１４から出力される第１のカウンタ値として計測される。

また、第２のカウンタ１６では、システムクロック測定パルスがアクティブ状態であるハイレベルの期間、同じく自走クロックのクロック数がアップカウントされ、そのカウント結果である第２のカウンタ値が出力される。すなわち、システムクロック測定パルスのハイレベルのパルス幅の時間が、第２のカウンタ１６から出力される第２のカウンタ値として計測される。

自走クロックの発振周期は、様々な要因により変動し、その発振周期は不確定である。このため、被測定パルスのハイレベルのパルス幅の時間を算出するためには、自走クロックの発振周期を求める必要がある。第２のカウンタ１６は自走クロックの発振周期を求めるためのもので、システムクロック測定パルスがアクティブ状態であるハイレベルの期間の自走クロック数をカウントすることにより、自走クロックの発振周期を求めることができる。

すなわち、システムクロックの周期をＴ、システムクロック測定パルスのシステムクロック数をｎ、第２のカウンタ値をＡとすると、測定された自走クロックの周期は、ｎ・Ｔ／Ａとなる。従って、被測定パルスがアクティブ状態であるハイレベルのパルス幅の時間は、自走クロックの周期×第１のカウンタ値によって算出することができる。

なお、被測定パルス、システムクロック、および自走クロックがそれぞれ非同期である場合、第１および第２のカウンタ１４，１６によりカウントされた第１および第２のカウンタ値には±１の誤差が不可避である。システムクロックの周期の精度をｑとすると、Ａ＜＜１／ｑであれば事実上１／Ａが自走クロックの周期の精度である。つまり、Ａが大きいほど測定された自走クロック周期の精度は良い。また、被測定パルスの測定誤差は、自走クロック周期の誤差が第２のカウンタ値だけ積算されたものとなる。

時間測定回路１０では、システムクロックよりも周期の短い自走クロックで時間の測定を行うため、システムクロックの周期より高精度の時間測定が可能である。また、自走クロックを使用するため、高速の安定したクロックをシステム外部から入力したり、システム内部でＰＬＬにより生成する必要がないという利点もある。また、時間測定回路１０は、その回路構成が簡単で、しかもＰＬＬを使用しないので低消費電力を達成できる。

次に、本発明の時間測定回路の第２の実施形態について説明する。

図３は、本発明の時間測定回路の第２の実施形態の構成概略図である。同図に示す時間測定回路２０は、被測定パルスのアクティブ状態であるハイレベルのパルス幅の時間を測定する場合に、そのシステムクロックの整数倍の部分はシステムクロックを使用して計測し、その測定開始時および測定終了時に生じるシステムクロックの１周期に満たない部分は自走クロックで計測するものである。同様に、被測定パルスは、アクティブ状態がローレベルのものを用いることもできる。

本実施形態の時間測定回路２０は、図３に示すように、自走クロック生成回路２２と、被測定パルス検出回路２４と、システムクロック検出回路２６と、第１〜第４のカウンタ２８，３０，３２，３４とを備えている。なお、時間測定前後でのカウンタ値を読み取りその変化量を計算する機構があればよいので、第１〜第４のカウンタ２８，３０，３２，３４にはリセット機構は必須ではないが、以下では説明を簡単化するためにリセット信号を用いる場合について説明をする。

自走クロック生成回路２２は、システムクロックよりも短い周期を持つ自走クロックを生成するもので、時間測定回路１０の場合と同様に、図２に示すものを用いることができる。

被測定パルス検出回路２４は、被測定パルスがアクティブ状態であるハイレベルとなる立上りのタイミング、および非アクティブ状態であるローレベルに戻る立下りのタイミングを検出する。被測定パルス検出回路２４には、被測定パルス、および自走クロック生成回路２２から出力される自走クロックが入力されており、被測定パルス検出回路２４からは、被測定パルスの立上り検出パルス、および立下り検出パルスが出力される。

被測定パルス検出回路２４は、図４に一例を示す構成のもので、３つのＤ型フリップフロップ４４ａ、４４ｂ、４４ｃと、２つのＡＮＤ回路４６ａ、４６ｂとを備えている。

Ｄ型フリップフロップ４４ａのデータ入力端子Ｄには被測定パルスが入力されている。Ｄ型フリップフロップ４４ａのデータ出力端子Ｑから出力される信号は、Ｄ型フリップフロップ４４ｂのデータ入力端子Ｄに入力され、同様にＤ型フリップフロップ４４ｂの出力端子Ｑから出力される信号は、Ｄ型フリップフロップ４４ｃのデータ入力端子Ｄに入力される。また、Ｄ型フリップフロップ４４ａ、４４ｂ、４４ｃのクロック入力端子には自走クロックが入力される。

また、ＡＮＤ回路４６ａには、Ｄ型フリップフロップ４４ｂのデータ出力端子Ｑから出力される信号と、Ｄ型フリップフロップ４４ｃの反転データ出力端子Ｑ￣から出力される信号が入力されており、ＡＮＤ回路４６ａからは、被測定パルスの立上り検出パルスが出力される。また、ＡＮＤ回路４６ｂには、Ｄ型フリップフロップ４４ｂの反転データ出力端子Ｑ￣から出力される信号と、Ｄ型フリップフロップ４４ｃのデータ出力端子Ｑから出力される信号が入力されており、ＡＮＤ回路４６ｂからは、被測定パルスの立下り検出パルスが出力される。

Ｄ型フリップフロップ４４ａ、４４ｂは、被測定パルスと自走クロックが非同期である場合のメタステーブル防止用である。これにより、被測定パルスは自走クロックに同期化され、図６のタイミングチャートに示すように、Ｄ型フリップフロップ４４ｂからは、自走クロックに同期化された被測定パルス（同期化被測定パルス）が出力される。Ｄ型フリップフロップ４４ｂから出力される同期化被測定パルスは、Ｄ型フリップフロップ４４ｃにより自走クロックの１周期分遅延される。

そして、ＡＮＤ回路４６ａ、４６ｂにより、同期化被測定パルスと自走クロックの１周期分遅延された同期化被測定パルスとのＡＮＤ論理が取られ、同期化被測定パルスの立上りおよび立下りが検出される。その結果、ＡＮＤ回路４６ａ、４６ｂからは、図６のタイミングチャートに示すように、それぞれ同期化被測定パルスの立上りおよび立下りのタイミングで、被測定パルスの立上りおよび立下り検出パルスとして、自走クロックの１周期分のハイレベルのパルスが出力される。

続いて、システムクロック検出回路２６は、システムクロックがハイレベルとなる立上りのタイミングを検出する。システムクロック検出回路２６には、システムクロックおよび自走クロックが入力されており、システムクロック検出回路２６からは、システムクロックの立上り検出パルスが出力される。なお、システムクロック検出回路２６は、システムクロックがローレベルとなる立下りのタイミングを検出するようにしてもよい。

システムクロック検出回路２６は、図５に一例を示す構成のもので、３つのＤ型フリップフロップ４８ａ、４８ｂ、４８ｃと、ＡＮＤ回路５０とを備えている。なお、システムクロック検出回路２６の構成は、ＡＮＤ回路４６ｂが存在しない点を除いて、被測定パルス検出回路２４と同様であるから、その説明は省略する。また、システムクロック検出回路２６の作用も被測定パルス検出回路２４と同様であるから、その詳細説明も省略する。

すなわち、Ｄ型フリップフロップ４８ａ、４８ｂにより、システムクロックは自走クロックに同期化され、Ｄ型フリップフロップ４８ｃによりさらに自走クロックの１周期分遅延される。そして、ＡＮＤ回路５０により、同期化システムクロックと自走クロックの１周期分遅延された同期化システムクロックとのＡＮＤ論理が取られ、同期化システムクロックの立上りが検出される。その結果、ＡＮＤ回路５０からは、図６のタイミングチャートに示すように、同期化システムクロックの立上りのタイミングで、システムクロックの立上り検出パルスとして、自走クロックの１周期分のハイレベルのパルスが出力される。

続いて、第１のカウンタ２８は、測定開始時に生じる被測定パルスのシステムクロックの１周期に満たない部分の時間を計測するもので、被測定パルス検出回路２４により検出される、被測定パルスがアクティブ状態であるハイレベルとなるタイミングから、システムクロック検出回路２６により検出される、次のシステムクロックの立上りのタイミングまでの期間、自走クロックのクロック数をアップカウントし、そのカウント結果である第１のカウンタ値を出力する。なお、システムクロックの立下りのタイミングを使用することも可能である。

第１のカウンタ２８のクロック入力端子には自走クロックが入力され、そのスタート入力端子ＳＴＡＲＴには被測定パルスの立上り検出パルスが入力され、ストップ入力端子ＳＴＯＰにはシステムクロックの立上り検出パルスが入力され、リセット入力端子ＲＥＳＥＴ￣にはリセット信号￣が入力される。また、第１のカウンタ２８の出力端子ＣＯＵＮＴからは第１のカウンタ値が出力される。

第２のカウンタ３０は、測定終了時に生じる被測定パルスのシステムクロックの１周期に満たない部分の時間を計測するもので、被測定パルス検出回路２４により検出される、被測定パルスが非アクティブ状態であるローレベルとなるタイミングから、システムクロック検出回路２６により検出される、次のシステムクロックの立上りのタイミングまでの期間、自走クロックのクロック数をアップカウントし、そのカウント結果である第２のカウンタ値を出力する。同様に、システムクロックの立下りのタイミングを使用することも可能である。

第２のカウンタ３０のクロック入力端子には自走クロックが入力され、そのスタート入力端子ＳＴＡＲＴには被測定パルスの立下り検出パルスが入力され、ストップ入力端子ＳＴＯＰにはシステムクロックの立上り検出パルスが入力され、リセット入力端子ＲＥＳＥＴ￣にはリセット信号￣が入力される。また、第２のカウンタ３０の出力端子ＣＯＵＮＴからは第２のカウンタ値が出力される。

第３のカウンタ３２は、被測定パルスのシステムクロックの整数倍の部分の時間を計測するもので、被測定パルス検出回路２４により検出される、被測定パルスがアクティブ状態であるハイレベルとなるタイミングから、非アクティブ状態であるローレベルとなるタイミングまでの期間、システムクロックの立上りのクロック数をアップカウント（図３に示す例では、システムクロックの立上り検出パルスがイネーブル状態であるハイレベルの時に自走クロックのクロック数をアップカウント）し、そのカウント結果である第３のカウンタ値を出力する。同様に、システムクロックの立下りのタイミングを使用することも可能である。

第３のカウンタ３２のクロック入力端子には自走クロックが入力され、そのスタート入力端子ＳＴＡＲＴには被測定パルスの立上り検出パルスが入力され、ストップ入力端子ＳＴＯＰには被測定パルスの立下り検出パルスが入力され、イネーブル入力端子ＥＮＡＢＬＥにはシステムクロックの立上り検出パルスが入力され、リセット入力端子ＲＥＳＥＴ￣にはリセット信号￣が入力される。また、第３のカウンタ３２の出力端子ＣＯＵＮＴからは第３のカウンタ値が出力される。

第４のカウンタ３４は、システムクロック測定パルスがアクティブ状態であるハイレベルの期間、自走クロックのクロック数をアップカウントし、そのカウント結果である第４のカウンタ値を出力する。本実施形態では、システムクロック測定パルスとして、図６のタイミングチャートに示すシステムクロック周期測定期間Ｃ１，Ｃ２において、システムクロックの１周期分のハイレベルのパルスが出力される。第４のカウンタ３４は、図１に示す第２のカウンタ１６と同様の構成および作用のものである。

第４のカウンタ３４のクロック入力端子には自走クロックが入力され、そのイネーブル入力端子ＥＮＡＢＬＥにはシステムクロック測定パルスが入力され、そのリセット入力端子ＲＥＳＥＴ￣にはリセット信号￣が入力される。また、第４のカウンタ３４の出力端子ＣＯＵＮＴからは、第４のカウンタ値が出力される。

なお、システムクロック測定パルスは、上記システムクロック周期測定期間Ｃ１，Ｃ２にアクティブ状態となることに限定されず、他の任意のタイミングで、システムクロックの１周期分以上の期間アクティブ状態としてもよい。また、本実施形態の時間測定回路２０では、第１〜第４のカウンタ２８，３０，３２，３４はアップカウンタであるが、ダウンカウンタを用いてもよい。従って、その初期値もオール０でもオール１でもよいし、あるいは特定の値であってもよい。

時間測定回路２０において、被測定パルスのアクティブ状態であるハイレベルのパルス幅の時間を測定する場合、まず、リセット信号￣がローレベルとされる。これにより、第１〜第４のカウンタ２８，３０，３２，３４から出力される第１〜第４のカウンタ値はともにオール０に初期化される。

次に、リセット信号￣がハイレベルとされる。これにより、まず、第１のカウンタ２８において、被測定パルスがアクティブ状態であるハイレベルとなるタイミングから、次のシステムクロックの立上りのタイミングまでの期間、自走クロックのクロック数がアップカウントされ、そのカウント結果である第１のカウンタ値が出力される。

また、第４のカウンタ３４において、システムクロック測定パルスがアクティブ状態であるハイレベルの期間（システムクロック周期測定期間Ｃ１）、自走クロックのクロック数がアップカウントされ、そのカウント結果である第４のカウンタ値が出力される。これにより、自走クロックの周期を求め、図６のタイミングチャートに示す、測定開始時に生じる被測定パルスのシステムクロックの１周期に満たない部分の時間Ａ（＝第１のカウンタ値×自走クロック周期）を算出することができる。

続いて、第３のカウンタ３２において、被測定パルスがアクティブ状態であるハイレベルとなるタイミングから、非アクティブ状態であるローレベルとなるタイミングまでの期間、システムクロックの立上りのクロック数がアップカウントされ、そのカウント結果である第３のカウンタ値が出力される。

続いて、第２のカウンタ３０において、被測定パルスが非アクティブ状態であるローレベルとなるタイミングから、次のシステムクロックの立上りのタイミングまでの期間、自走クロックのクロック数がアップカウントされ、そのカウント結果である第２のカウンタ値が出力される。

また、第４のカウンタ３４において、システムクロック測定パルスがアクティブ状態であるハイレベルの期間（システムクロック周期測定期間Ｃ２）、自走クロックのクロック数がアップカウントされ、そのカウント結果である第４のカウンタ値が出力される。これにより、自走クロックの周期を求め、図６のタイミングチャートに示す、測定終了時に生じる被測定パルスのシステムクロックの１周期に満たない部分の時間Ｂ（＝第２のカウンタ値×自走クロック周期）を算出することができる。

従って、被測定パルスがアクティブ状態であるハイレベルのパルス幅の時間は、（第３のカウンタ値×システムクロック周期）＋測定開始時の時間Ａ−測定終了時の時間Ｂにより算出することができる。

なお、時間測定回路２０では、被測定パルス検出回路２４において、被測定パルスの同期化時に、最大自走クロックの１周期分の誤差が生じる。また、第３のカウンタ３２において、システムクロックの整数倍の部分の計測時に、最大自走クロックの１周期分の誤差が生じる。すなわち、被測定パルスの時間測定時の最大誤差は、自走クロックの２周期分である。例えば、自走クロック周期がシステムクロック周期の１／１００である場合、被測定パルスの時間測定精度はシステムクロック周期の２／１００となる。

既に述べたように、図１に示す時間測定回路１０では、被測定パルスの測定誤差は、自走クロック周期の誤差が第１のカウンタ値だけ積算される。これに対し、図３に示す本実施形態の時間測定回路２０では、被測定パルスの測定誤差は、上記の通り最大自走クロックの２周期分だけである。このため、時間測定回路２０は、時間測定回路１０よりもさらに高精度に時間の測定を行うことが可能である。

本発明は、基本的に以上のようなものである。
以上、本発明の時間測定回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

本発明の時間測定回路の第１の実施形態の構成概略図である。図１および図３に示す時間測定回路で用いられる自走クロック生成回路の構成回路図である。本発明の時間測定回路の第２の実施形態の構成概略図である。図３に示す時間測定回路で用いられる被測定パルス検出回路の構成概略図である。図３に示す時間測定回路で用いられるシステムクロック検出回路の構成概略図である。図３に示す時間測定回路の動作を表すタイミングチャートである。

符号の説明

１０、２０時間測定回路
１２、２２自走クロック生成回路
１４、１６、２８，３０，３２，３４カウンタ
２４被測定パルス検出回路
２６システムクロック検出回路
４０ＮＡＮＤ回路
４２インバータ
４４ａ、４４ｂ、４４ｃ、４８ａ、４８ｂ、４８ｃＤ型フリップフロップ
４６ａ、４６ｂ、５０ＡＮＤ回路

Claims

被測定信号のパルスがアクティブ状態の期間の時間測定を行う時間測定回路であって、
既知の周期を持つシステムクロックよりも、短い周期を持つ自走クロックを生成する自走クロック生成回路と、前記被測定信号のパルスがアクティブ状態の期間、前記自走クロックのクロック数をカウントし、そのカウント結果である第１のカウンタ値を出力する第１のカウンタと、前記システムクロックの少なくとも１周期の期間、前記自走クロックのクロック数をカウントし、そのカウント結果である第２のカウンタ値を出力する第２のカウンタとを備えることを特徴とする時間測定回路。
被測定信号のパルスがアクティブ状態の期間の時間測定を行う時間測定回路であって、
既知の周期を持つシステムクロックよりも、短い周期を持つ自走クロックを生成する自走クロック生成回路と、前記被測定信号のパルスがアクティブ状態となる第１のタイミングを検出する第１の検出手段と、前記被測定信号のパルスが非アクティブ状態となる第２のタイミングを検出する第２の検出手段と、前記システムクロックの立上りまたは立下りのタイミングを検出する第３の検出手段と、前記被測定信号のパルスの第１のタイミングから次の前記システムクロックの立上りまたは立下りのタイミングまでの期間、前記自走クロックのクロック数をカウントし、そのカウント結果である第１のカウンタ値を出力する第１のカウンタと、前記被測定信号のパルスの第２のタイミングから次の前記システムクロックの立上りまたは立下りのタイミングまでの期間、前記自走クロックのクロック数をカウントし、そのカウント結果である第２のカウンタ値を出力する第２のカウンタと、前記被測定信号のパルスの第１のタイミングから第２のタイミングまでの期間、前記システムクロックの立上りまたは立下りのクロック数をカウントし、そのカウント結果である第３のカウンタ値を出力する第３のカウンタと、前記システムクロックの少なくとも１周期の期間、前記自走クロックのクロック数をカウントし、そのカウント結果である第４のカウンタ値を出力する第４のカウンタとを備えることを特徴とする時間測定回路。