JPH0786893B2 - ファジィ情報処理装置 - Google Patents

Description

【発明の詳細な説明】 発明の背景 この発明は，ファジィ情報処理装置に関する。

偉大な人間の頭脳は，ストアされたプログラムの概念，
ブール代数および安定な動作を行なうバイナリィ・ハー
ドウェアを調和させることによってディジタル・コンピ
ュータを創作した。その連続的な動作によって，深い論
理の展開，データの深い処理等が可能となった。ディジ
タル・コンピュータはその安定な動作によって信頼性が
高く，ディジタル・コンピュータ・システムは益々巨大
化しつつある。プログラムが人間のメンタルなレベルの
情報を含んでいない限り，ディジタル・コンピュータは
任意のプログラムが可能であり，この点でそれは汎用機
械とさえ呼ばれる。ディジタル・コンピュータ・システ
ムの実現によって人間の生活，社会が大きく変貌しつつ
ある。

もう１つの偉大な人間の頭脳は，人間が何をどのように
考え，相互にいかにコミュニケートするかについて考察
し，非常に重要な概念「ファジネス」を創出した。L.A.
Zadehがファジィ集合の概念を提唱したのが1965年であ
る。それ以来ファジィの理論的検討は数多くの論文で行
なわれているが，その応用の報告はまだ少なく，それも
バイナリティ・ディジタル・コンピュータの助けを借り
てのみ行なわれているのが実情である。

ファジィの研究において，人間の知識は，専門家のノウ
ハウのように言語情報で総括されるべき蓄積された経験
に基づくものである，ということが強調されている。こ
の言語情報は，一般にあいまいさ，漠然性，不確実性，
不完全性または不正確さを具備し，メンバーシップ関数
によって特徴づけられる。メンバーシップの大きさは0.
0〜1.0までの間の領域の数値によって表わされ，この範
囲内で変化する。

言語情報がディジタル・コンピュータによって取扱われ
る場合には，メンバーシップの大きさ（値）はバイナリ
ィ・コードによって表わされる。このバイナリィ・コー
ドで表わされた値はバイナリィ電子回路において，スト
アされたプログラムにしたがって，繰返し何度も何度
も，ストアされ，転送され，そして演算される。したが
って，ディジタル・システムによってファジィ情報を処
理するためには長い時間がかかるという問題がある。さ
らに，バイナリイ・コード化された値は信じられない程
多くのストアのためのおよび演算のためのディバイスを
必要とする。ディジタル・コンピュータは上述のように
汎用機械ではあるが，ファジィ情報をリアル・タイムで
処理するためには必ずしも最適なものではない。ここ
に，ファジィ情報を効率的にかつ高速で処理できる他の
タイプの機械の深求が要請されている。

発明の概要 この発明は，ファジィ情報の処理に適したハードウェア
・システム，すなわち「ファジィ情報処理装置」と呼ば
れる新しいシステムを提供することを目的とする。

この発明によるファジィ情報処理装置は，所定のファジ
ィ・メンバーシップ関数を表わす電気信号を発生する複
数のメンバーシップ関数発生回路，および上記の複数の
メンバーシップ関数発生回路から出力される電気信号を
入力として，所定のファジィ演算を実行し，その演算結
果を電気信号として出力するファジィ演算部を備えてい
ることを特徴とする。

ファジィ・メンバーシップ関数は，変数に対応する関数
値（グレード）の集合である。この発明では，メンバー
シップ関数が電気信号によって表わされる。ファジィ演
算のためのルールにしたがうメンバーシップ関数を表わ
す電気信号を発生するメンバーシップ関数発生回路が複
数設けられ，これらのメンバーシップ関数発生回路の出
力電気信号がファジィ演算部にその入力として与えられ
る。ファジィ演算部で所定のルールにしたがうファジィ
演算が実行され，その演算結果が電気信号として出力さ
れる。

このようにして，演算の速度が高速化し，リアル・タイ
ムのファジィ処理が可能となる。この発明によるファジ
ィ情報処理装置はまさにファジィ情報の処理に最適の形
態をとっている。

この発明の一実施態様においては，メンバーシップ関数
の変数は信号ラインによって具現化され，メンバーシッ
プ関数の各値はこれらの信号ライン上に現われるアナロ
グ電気信号によって表わされる。すなわち，複数本の信
号ライン上に分布した電気信号によってファジィ・メン
バーシップ関数が表わされ，そのような電気信号がメン
バーシップ関数発生回路から出力され，ファジィ演算部
に与えられる。ファジィ演算部において，これらのアナ
ログ電気信号にそのままの形態で所定のファジィ演算が
施され，演算結果を表わすメンバーシップ関数もまた電
気信号分布として出力される。

実施例の説明 1.ファジィ推論 人間の経験則を最も単純化して， 「もしｘがＡならば,yはＢである」 （If x is A,then y is B） という命題で表現することができる。ここで，「もしｘ
がＡならば」は前件部（antecedent），「ｙはＢであ
る」は後件部（consequent）と呼ばれる。ＡやＢが，
「背が高い」「年老いた人」，「正の小さな値」等のあ
いまいな言語情報であるならば，これらは上述したよう
にファジィ・メンバーシップ関数によって特徴づけるこ
とが可能である。すなわち,A,Bはファジイ集合である
（後述する具体的な回路の説明では,A,B等はファジィ・
メンバーシップ関数，またはファジィ・メンバーシップ
関数を表わす電圧分布を示す）。

上記の命題は簡単に ｘ＝Ａ→ｙ＝Ｂ と表現される。

人間は，前件部および後件部にファジィ表現を含む推論
をしばしば行なう。このタイプの推論は古典的なブール
論理を用いては満足に実行し得ない。

次のような形式の推論を考える。

インプリケーション（inplication）:x＝Ａ→ｙ＝Ｂプレミス（premise）:x＝Ａ′ 結論（conclusion）:y＝Ｂ′ この推論の形式，すなわちインプリケーションが存在す
るときに，与えられたプレミスから結論を推論すること
を「一般化されたモーダス・ポネンス（generalized mo
dus ponens）」という。インプリケーションは大前提，
プレミスは小前提または前提とも呼ばれる。

次のように，多数のインプリケーション・ルールが存在
することもある。

多数のインプリケーションはelse（さもなければ）また
はand（かつ）で連結されている。

さらに次の形式の推論もある。

インプリケーション:x＝Ａ→ｙ＝Ｂプレミス:y＝Ｂ′ 結論:x＝Ａ′ この推論形式は，一般化されたモーダス・トレンス（mo
dus tollens）と呼ばれている。

ファジィ・コンピュータは，基本的には上述のインプリ
ケーション・ルールをストアするファジィ・メモリと，
モーダス・ポネンスのファジィ推論を実行するファジィ
推論エンジンとから構成される（第31図参照）。

モーダス・ポネンスのファジィ推論をさらに分析してみ
よう。

「ＡからＢへのファジィ関係（fuzzy relation from A
to B）」という概念を考え，これをR_ABと表わす（以
下，単にＲと略す）。

一般に Ａ＝｛a₁,a₂,…,a_i,…,a_m｝ Ｂ＝｛b₁,b₂,…,b_j,…,b_n｝ としたとき,AからＢへのファジィ関係Ｒは で表わされる。

このファジィ関係を表わす演算は種々提案されている。
詳しくはMasaharu Mizumoto and Hans−Jurgen Zimmerm
ann,“Comparison of Fuzzy Reasoning Methods,"Fuzzy
Sets and Systems Vol.8,No.3,pp.253−283,（1982）
を参照。

既に提案された代表的なファジィ関係には次のようなも
のがある。

r_ij＝a_i∧b_j MIN演算規則 （１） r_ij＝（a_i∧b_j）∨（１−a_i） MAX規則 r_ij＝１∧（１−a_i∧b_j） 算術規則 第（１）式によって表わされたMIN演算規則が最もよく
知られており，産業的な応用においてその有効性も証明
されているので，この実施例では第（１）式の演算規則
を採用する。しかしながら，他の多くの演算規則も適用
可能であるのはいうまでもない。

上述したように１つのインプリケーション・ルール（ｘ
＝Ａ→ｙ＝Ｂ）に対して，プレミス（ｘ＝Ａ′）が与え
られたときに，これらから結論（ｙ＝Ｂ′）を推論する
場合の「推論合成規則（compositional rule of infere
nce）」は，ファジィ関係Ｒを用いて次のように表わさ
れる。

上式における＊の演算にも種々の演算が提案されてい
る。たとえばMIN/MAX演算，代数積/MAX演算を用いるも
の等々である。この実施例では，最もよく使用されてい
るMIN/MAX演算を＊の演算として用いる。

したがって，推論合成規則による結論b_jは，＊演算とし
てMIN/MAX演算を用い，ファジィ関係として第（１）式
を用いると，次のように表わされる。

第（２）式，第（３）式または第（４）式の演算は上述
したようにファジィ・コンピュータの主要部であるファ
ジィ推論エンジンによって実行される。これらの式か
ら，ファジィ推論エンジンは，主要にMIN回路およびMAX
回路によって構成されることが理解されよう。

したがって，ファジィ推論エンジンの構成について述べ
る前に,MIN回路,MAN回路およびその他の基本回路につい
て説明する。メンバーシップ関数の値（グレード）を示
すアナログ電気信号としては電圧信号および電流信号が
あるが，以下では電圧モードで動作する回路を例にとっ
て議論をすすめる。

2.MIN回路,MAX回路およびその他の基本回路 （１）MIN回路,MAX回路 バイポーラ・トランジスタを使用して構成したｎ入力１
出力のMIN回路の一例が第１図（Ａ）に示されている。
入力電圧をx₁,x₂,…,x_n,出力電圧をｚとすると，この回
路は の演算を行なう。すなわち，最も小さい入力電圧に等し
い出力電圧を発生する。

このMIN回路はコンパレータ（比較回路）とコンペンセ
ータ（補償回路）とから構成されている。コンパレータ
は，相互にエミッタが結合されたｎ個のPNPトランジス
タQ₁₁,Q₁₂,Q₁₃…,Q_1nと，これらのトランジスタを駆動
する電流源としてとトランジスタQ₁とから構成されてい
る。入力電圧x₁〜x_nはトランジスタQ₁₁〜Q_1nのベースに
それぞれ与えられる。トランジスタQ₁のベースには，こ
のトランジスタQ₁に所定の一定電流I₁が流れるように基
準電圧φ_１が印加される。トランジスタQ₁₁〜Q_1nのうち
最も低い入力電圧（V_minとする）がそのベースに与えら
れたものが導通状態となるので，他のトランジスタはカ
ットオフ状態となる。したがってエミッタにはこの入力
電圧V_minに導通状態となったトランジスタのエミッタ／
ベース電圧をV_EBを加えた電圧，すなわち が現われる（V_EBは0.7V程度）。２つの入力電圧が等し
い値でかつ他の入力電圧よりも低い場合には，この２つ
の入力電圧が入力したトランジスタにI₁/2ずつの電流が
流れるので，同じ結果になる。３つ以上の入力電圧が等
しくかつ他の入力電圧よりも低い場合にも同じである。

コンペンセータは，コンパレータの出力にMIN演算誤差
として現われる電圧V_EBを補償するものである。このコ
ンぺンセータは,NPNトランジスタQ₂と，このトランジス
タQ₂を電流駆動するために電流源として働くトランジス
タQ₃とから構成されている。トランジスタQ₃のベースに
は，一定電流I₂を流すために必要な電圧φ_２が印加され
ている。トランジスタQ₂のエミッタがこのMIN回路の出
力端子に接続されている。コンパレータの出力電圧から
トランジスタQ₂のベース／エミッタ電圧V_BEが減算され
る結果，出力電圧ｚは を表わすことになる。

電流源として働くトランジスタQ₁,Q₃は抵抗に置きかえ
ることもできる。また，エミッタが電源V_CCに接続され
た１つのPNPトランジスタを新たに設け，このトランジ
スタとトランジスタQ₁とで電流ミラーを構成する。そし
て，新たに設けたトランジスタに直列に接続された抵抗
を調整することによって所望の電流I₁を流すようにする
こともできる。

第１図（Ｂ）は改良されたMIN回路を示している。この
回路において第１図（Ａ）に示すものと同一物には同一
符号が付けられている。

第１図（Ａ）のMIN回路において，トランジスタQ₁₁〜Q
_1nのV_EBを，これらは必ずしも同じ値とは限らないが，
トランジスタQ_1iをその代表と考え仮にV_EBiとする。ト
ランジスタQ₂のV_BEをV_BE2とする。コンペンセータによ
ってMIN演算におけるエラーが完全に補償されるのはV
_EBi＝V_BE2のときである。すなわち，トランジスタQ₁₁〜
Q_1nおよびQ₂全く同一のV_EB−I_E（またはV_BE−I_E）の特
性をもっているとすれば,I₁＝I₂のときエラーは０にな
る。第１図（Ａ）の回路でI₁＝I₂とするためには電圧φ
₁,φ_２を調整しなければならない。

第１図（Ｂ）の改良された回路において，トランジスタ
Q₂に直列にトランジスタQ₄を設け，このトランジスタQ₄
とトランジスタQ₁とで電流ミラーを構成する。トランジ
スタQ₂に一定電流I₂を流せば，トランジスタQ₁にもI₁＝
I₂となる電流I₁が流れることになり，電圧φ₁,φ_２を調
整は不要となる。さらに，電流源としてのトランジスタ
Q₃と電流ミラーを構成するトランジスタQ₅を設け，この
トランジスタQ₅をI₀の電流源で駆動すれば，常にI₂＝I₀
となる。すなわち，電源電圧V_CC,−V_EEの変動に関係な
く常に一定の電流を流すことができ，電源電圧変動にき
わめて強い回路となる。他のMIN回路の電流源としての
トランジスタQ₆もまた，トランジスタQ₅と電流ミラーを
形成させることによって,1つの電流源I₀で駆動すること
が可能となる。

もっとも，この改良はきわめて厳密な演算を考慮した場
合に有効となるが，後にコントロールドMIN−MAX回路で
述べるように，電流I₁とI₂が異なっていても実用上は問
題とならない。

第２図はMAX回路の一例を示している。このMAX回路もま
たコンパレータとコンペンセータとから構成されてい
る。コンパレータは，入力電圧x₁,x₂,…,x_nによってベ
ース制御されかつエミッタが相互に結合されたNPNトラ
ンジスタQ₂₁,Q₂₂,…,Q_2nと，これらのトランジスタを電
流駆動するためのトランジスタQ₇とから構成されてい
る。トランジスタQ₂₁〜Q_2nのうち最も高い入力電圧（こ
れをV_maxとする）が与えられたトランジスタのみが導通
状態となってエミッタV_max−V_BEの電圧が現われる。こ
の−V_BEのエラーが,PNPトランジスタQ₉と電流源として
のトランジスタQ₈とからなるコンペンセータによって補
償される結果，出力端子には の出力電圧ｚが得られる。このMAX回路もまた，第１図
（Ｂ）に示した考え方にしたがって改良することが可能
であるのはいうまでもない。

これらのMIN回路,MAX回路において，入力電圧x₁〜x_iは
ファジィ真理値（メンバーシップ関数の各値（グレー
ド））を表わしている。ファジィ真理値は０から１まで
の連続的な値［0,1］をとる。これに対応して入力電圧
は，たとえば［0V,5V］に設定される。

上述のMIN回路,MAX回路のコンパレータにおけるすべて
のトランジスタはエミッタにおいて相互に結合している
ので，この回路をエミッタ・カップルド・ファジィ・ロ
ジック・ゲート（ECFLゲート）と名づける。

上述のMIN回路,MAX回路は，電流源（トランジスタQ₁,
Q₃,Q₇,Q₈）によって駆動される２つのエミッタ・フロア
のカスケード接続であると考えることができる。したが
って，これらは非常に高い入力インピーダンスおよび非
常に低い出力インピーダンスを示す。この事実は，これ
らの回路が外部ノイズや信号のクロス・トークに強いこ
とを示し，後段に多くの回路を接続することができるこ
とを意味している。

また，上述のMIN回路,MAX回路は電流源によって駆動さ
れるので各トランジスタでの飽和は生じない。すなわち
ベース領域における小数キャリアの蓄積効果は起こらな
い。したがって，これらの回路は非常に速い演算速度を
示す。実験によると応答速度は10nsec以下であった。

さらに，上述の回路の入力端子の１またはいくつかをオ
ープンにしても，回路全体の入／出力静特性は影響を受
けない。このことは，大規模システムを構築するために
非常に重要である。

さらに上述の回路において,PNP,NPNトランジスタをｐチ
ャネル,nチャネルMOSFETにそれぞれ置きかえることも可
能である。

以上のことは，上述のMIN回路,MAX回路のみならず，以
下に述べるすべての回路にあてはまる。

（２）MIN回路,MAX回路の分類 次に,MIN回路,MAX回路の発展形を考察するとともに，フ
ァジィ推論エンジンを構成する回路の説明の便宜のため
に，これらをいくつかの形態に分類しておく。

第１図に示すMIN回路において,2つの入力x₁,x₂のみを考
えるために他の入力のためのトランジスタQ₁₃〜Q_1nを省
略する。また入力x₁,x₂をそれぞれx,yと置く。するとこ
のMIN回路はｚ＝ｘ∧ｙの演算を行なう２入力１出力のM
IN回路となる。このような２入力１出力のMIN回路をｎ
個用意すると，第３図（Ａ）に示すように,2n入力（x₁,
x₂,…,x_n,y₁,y₂,…,y_n）ｎ出力（z₁,z₂,…,z_n）のMIN回
路となる。この回路において，対応する入力x_iとy_iとに
よって１つの出力z_iがz_i＝x_i∧y_iとして得られる。した
がって，このタイプのMIN回路はコレスポンディングMIN
回路（略してＣ−MINという）と呼ぶことにする。同じ
ようにして,z_i＝x_i∨y_i（ｉ＝１〜ｎ）のMAX演算を行な
う2n入力ｎ出力のMAX回路をコレスポンディングMAX回路
（略してＣ−MAXという）と呼ぶ。

Ｃ−MIN,C−MAXは，第３図（Ｂ）に示されるように記号
化される。バスの記号と同じような肉太の矢印はｎ本の
信号ラインを表わしている。この矢印の内部に記入され
たｎは信号ライン数を示す。ファジィ・メンバーシップ
関数X,Yのｎ個の各値が各信号ライン上に分布した電圧
として表わされる。したがって,C−MIN,C−MAXは２つの
メンバーシップ関数X,YのMIN演算,MAX演算をそれぞれ行
なうための回路であるということができる。演算により
生成されたメンバーシップ関数Ｚのｎ個の各値を表わす
電圧もまたｎ本の信号ライン上に分布として現われる。

上述のＣ−MIN,C−MAXとは対照的に，第１図，第２図に
示したｎ入力１出力のMIN回路,MAX回路は,n個の入力信
号のアンサンブル演算結果を出力するので，アンサンブ
ルMIN回路，アンサンブルMAX回路（略してＥ−MIN,E−M
AXという）と呼ぶ。これらの回路は，第４図（Ａ）に示
すように簡略化して示され，また第４図（Ｂ）のように
記号化される。

さらに，もう１つの特殊なMIN回路を提案しておく。そ
れは，上述した「ＡからＢへのファジィ関係」を実行す
るデカルト積（または直積）MIN回路（Cartesian produ
ct MIN circuit:略してCP−MINという）である。第
（１）式で示したように，この実施例ではファジィ関係
を表す演算としてMIN演算規則を採用している。

このCP−MINは， Ａ＝｛a₁,a₂,…,a_i,…,a_m｝ Ｂ＝｛b₁,b₂,…,b_j,…,b_n｝ を入力として，ファジィ関係 Ｒ＝［r₁,r₂,…,r_j,…,r_n］ を出力する回路である。

CP−MINの記号が第５図（Ａ）に，単純化した回路が第
５図（Ｂ）にそれぞれ示されている。そして，第５図
（Ｂ）にa_i,b_jおよびr_ijのラインの交叉として記号化さ
れた回路の具体例が第６図に示されている。第６図の回
路は，第１図のMIN回路のトランジスタQ₁₃〜Q_1nを省略
して２入力に変形されたMIN回路である。第６図におい
て第１図に示すものと同一物に同一符号が付けられてい
る。

（３）トランケーション回路 トランケーション回路は，第７図に示すように，入力す
るメンバーシップ関数Ｘをある値ａで裁断するもので，
この裁断結果得られるメンバーシップ関数Ｘ′を出力す
る。この回路は，後に示すように,MIN,MAX演算を用いた
ファジィ推論エンジンを構築するために使用される。ト
ランケーション回路は,n個の入力,1個のトランケーティ
ング入力ａおよびｎ個の出力をもつ。

トランケーション回路の具体例が第８図に示されてい
る。ファジィ・メンバーシップ関数Ｘを表わすｎ個の入
力はx₁,x₂,…,x_nで，トランケートされた出力ファジィ
・メンバーシップ関数Ｘ′はx₁′,x₂′，…,x_n′でそれ
ぞれ表わされている。この回路は,2入力１出力のMIN回
路をｎ個並列に設け（すなわちＣ−MIN），かつ各MINの
一方の入力を相互に接続してトランケーティング入力ａ
としたものということができる。また，トランケータと
コンペンセータとから構成されているということもでき
る。

（４）MIN−MAX回路,MAX−MIN回路 MIN回路とMAX回路のカスケード接続は，後述するファジ
ィ推論エンジンの構築のためによく用いられる。第９図
はこのようなカスケード接続の例を示している。第９図
（Ａ）において,m入力のＥ−MINとｎ入力のＥ−MINの出
力側が２入力のMAX回路の入力側に接続されている。第
９図（Ｂ）には,m入力のＥ−MAXとｎ入力のＥ−MAXの後
段に２入力MIN回路が接続された回路が示されている。N
IN回路とMAX回路のカスケード接続の例はこれらに限ら
れるものではなく,C−MINとＥ−MAXとのカスケード接
続，複数の並列に設けられたＥ−MINとＥ−MAXとの接続
等々が考えられる。

第１図（Ａ）および第２図に示した具体的なMIN回路,MA
X回路を利用して，第９図（Ａ）に示す回路を具体化し
たものが第10図に示されている。一方のＥ−MINおよびM
AX回路の構成素子の符号としては第１図（Ａ）および第
２図に示すものが採用されている。ただし，トランジス
タQ_1nにはQ_1mの符号が付けられている。また，他方のＥ
−MINにおいては一方のＥ−MINの対応する素子の符号に
ダッシュを付けてある。トランジスタQ_1mに対応するト
ランジスタには符号Q_1n′が付けられている。

第10図において,E−MINのコンペンセータ（トランジス
タQ₂）は，前述したように，前段のコンパレータのエミ
ッタ接合における正の電圧シフトを補償するものであ
る。また,2入力MAX回路におけるコンペンセータ（トラ
ンジスタQ₉）は前段のコンパレータのエミッタ接合にお
ける負の電圧シフトを補償するものである。Ｅ−MINの
コンペンセータとMAX回路のコンペンセータとは互いに
逆方向の電圧シフトを補償しているから，これらのコン
ペンセータを省略しても，最終出力ｚの値に変化はな
い。

この考え方にしたがって，両コンペンセータを省略する
ことによって構成した回路が第11図に示されている。第
10図の回路との比較によって，第11図の回路はきわめて
簡素化されていることが理解できよう。これによって，
トランジスタの節約し，動作速度を高速化し，電力消費
を低減させることができる。このコンペンセータ省略技
術は,MAX回路とMIN回路のカスケード接続またはトラン
ケーション回路とMAX回路のカスケード接続にも有効に
使用できるのはいうまでもない。

（５）コントロールドMIN−MAX回路 コントロールドMIN−MAX回路は，制御入力に応じてMIN
回路またはMAX回路として働く回路であり，その一例が
第12図に示されている。この回路は,2つの信号入力x,y,
1つの制御入力ｃおよび１つの出力ｚをもつ。

第12図の回路は，第11図のMIN−MAX回路におけるＥ−MI
NのトランジスタQ₁₂〜Q_1m,Q₁₂′〜Q_1n′を省略すること
によって構成される。そして，トランジスタQ₁₁,Q₁₁′
のベースに信号入力x,yがそれぞれ与えられている。さ
らに，トランジスタQ₁₁とQ₁₁′のエミッタ間に，制御入
力ｃによって制御されるアナログ・スイッチが接続され
ている。このアナログ・スイッチは並列に接続された１
対のｎチャネルおよびｐチャネルMOS FET Q₃₁およびQ₃₂
から構成されており,FET Q₃₁のゲートには制御入力ｃが
直接に,FET Q₃₂のゲートには制御入力ｃがインバータで
反転されてそれぞれ与えられる。

制御入力ｃはバイナリィ値，すなわちＨレベル（たとえ
ば5V）およびＬレベル（たとえば0V）をとる。制御入力
ｃがＬレベルの場合にはアナログ・スイッチはオフとな
る。この場合には第12図の回路は，まさに第11図の回路
からトランジスタQ₁₂〜Q_1m,Q₁₂′〜Q_1n′を除去した回
路と同じになるから,z＝（∧ｘ）∨（∧ｙ）＝ｘ∨ｙの
出力が得られ（∧x,∧ｙはx,yに等しく，演算としては
意味をもたないが第11図とのアナロジィ上このように表
現した）MAX回路として働く。制御入力ｃがＨレベルの
場合には，アナログ・スイッチがオンとなりトランジス
タQ₁₁,Q₁₁′がコンパレータ，トランジスタQ₂₁,Q₂₂のい
ずれか一方がコンペンセータとして作用するので,MIN回
路となる（第１図（Ａ）の回路と比較せよ）。このと
き,2つの電流源Q₁,Q₁′が存在するので，トランジスタQ
₁₁,Q₁₁′のうち導通状態となったトランジスタには両電
流源Q₁,Q₁′からの加算電流が流れる。このため，導通
状態となったトランジスタのエミッタ接合における電圧
シフトはやや大きくなり，コンペンセータによる補償に
若干のエラーが生じる。しかしながら，このエラーは実
用上は殆んど問題にならない。というのは，トランジス
タのV_EB−I_E特性はきわめて急峻な立上りをもっている
からである。実験によると，エミッタ電流が5mAのときV
_EBは0.71V,10mAのときV_EBは0.725Vであった。したがっ
て，エミッタ電流I_Eがたとえ２倍になったとしてもV_EB
には0.015Vの差しか現われない。信号入力ｘまたはｙが
０〜5Vの範囲で変化するとすると（ファジィ真理値０〜
１に対応）,0.015Vは完全に無視できる値である。

3.ファジィ推論エンジン （１）基本的な推論エンジン 上述したモーダス・ポネンスのファジィ推論を実行する
ユニットであるファジィ推論エンジンについて述べる。
まず，インプリケーションの前件部に１つのファジィ命
題（上述した「もしｘがＡならば:x＝Ａ」）のみを含む
簡単な推論を実行する基本的な推論エンジンについて説
明し，次により複雑な推論を実行する拡張されたファジ
ィ推論エンジン（拡張推論エンジン）について述べる。

簡単な推論を実行する基本的なファジィ推論エンジンの
概念が第13図に示されている。この推論エンジンは，上
述したファジィ推論の合成規則に基づいて与えられたフ
ァジィ命題に対応するファジィ・メンバーシップ関数A,
BおよびＡ′を入力として，結論を表わすファジィ・メ
ンバーシップ関数Ｂ′を出力するものである。これらの
ファジィ・メンバーシップ関数A,B,A′およびＢ′は，
ファジィ集合の要素に対応するｍ本またはｎ本の信号ラ
イン上に分布したアナログ電圧によって具現化される。

基本的なファジィ推論エンジンは，上述した第（２）
式，第（３）式または第（４）式の演算を実行する回路
である。第（２），（３），（４）式に対応して少なく
とも３種類のファジィ推論エンジンの構成が考えられる
ので，これらをタイプ［１］，［２］，［３］とする。

（２）タイプ［１］ タイプ［１］の基本的なファジィ推論エンジンは第
（２）式の演算を実行するものであり，第14図にそのブ
ロック図が示されている。ｍ本の信号ライン上に分布し
たファジィ・メンバーシップ関数Ａを表わす電圧入力と
ｎ本の信号ライン上に分布したファジィ・メンバーシッ
プ関数Ｂを表わす電圧入力がCP−MIN11に与えられ，こ
こでＡからＢへのファジィ関数Ｒを表わすｎ×ｍ個の出
力電圧信号（r_j,j＝１〜ｎ）が得られる。ｎ個のＣ−MI
N12が設けられており，各Ｃ−MIN12にファジィ・メンバ
ーシップ関数Ａ′を表わす信号（ｍ個の電圧信号の集
合）と上記のCP−MIN演算結果を表わす信号r_j（r_jはｎ
個の電圧を信号よりなる）とがそれぞれ与えられる。各
Ｃ−MIN12の出力はa_i∧r_ij（ｉ＝１〜ｎ）を表わすｍ個
の電圧信号よりなる。さらにｎ個のＥ−MAX13が設けら
れており，各Ｅ−MAX13で入力するｍ個の電圧信号のMAX
演算が行なわれる。したがって,n個のＥ−MAX13のｎ本
の出力信号ライン上に分布したアナログ電圧b_j′の集合
としての結論を表わすファジィ・メンバーシップ関数
Ｂ′を得ることができる。

Ｃ−MIN12とＥ−MAX13のカスケード接続において，上述
したようにコンペンセータを省略することが可能であ
る。

（３）タイプ［２］ タイプ［２］の基本的なファジィ推論エンジンは第
（３）式の演算を実行するものであり，第15図にそのブ
ロック図の一部が示されている。すべてのｊ（ｊ＝１〜
ｎ）についてa_i′∧a_i∧b_j（ｉ＝１〜ｍ）の演算を実行
する必要がある。このため，各ｊの値に対してｍ個のＥ
−MIN21が設けられ，各Ｅ−MIN21にb_j,a_i′,a_i（ｉ＝１
〜ｍ）の電圧信号が入力している。合計ｎ×ｍ個のＥ−
MINが必要である。各ｊの値に対してｍ個のＥ−MIN21の
ｍ個の出力がＥ−MAX22に送られる。ｎ個のＥ−MAX回路
22が設けられており，各Ｅ−MAX22から出力電圧b_j′
（ｊ＝１〜ｎ）が得られる。

この回路においてもＥ−MIN21とＥ−MAX22とのカスケー
ド接続においてコンペンセータを省略することができ
る。

第16図は，第15図に示すブロック図のうち１つのb_j（具
体的にはb₁′）を得るための具体的回路構成を示してい
る。Ｅ−MIN21およびＥ−MAX22において，第１図（Ａ）
および第２図に示すものと同一物には同一符号が付けら
れているので，その構成を容易に理解することができよ
う。Ｅ−MIN21の電流源として働くトランジスタQ₁と新
たに設けられたトランジスタQ₃₃とによってマルチ出力
電流ミラーが構成されており，トランジスタQ₃₃は電流
源I₁₁によって駆動される。したがって，簡単な構成で
すべてのＥ−MIN21が等しい電流で駆動されることにな
る。同じようにＥ−MAX22の電流源としてのトランジス
タQ₇は新たに設けられたトランジスタQ₃₄と電流ミラー
を構成しており，電流源I₁₂によって駆動される。

（４）タイプ［３］ タイプ［３］の基本的なファジィ推論エンジンは第
（４）式の演算を実行するものであり，そのブロック図
が第17図に示されている。それぞれｍ本の信号ライン上
に分布したファジィ・メンバーシップ関数A,A′を表わ
す電圧がＣ−MAX31に与えられ，ここでa_i′∧a_i（ｉ＝
１〜ｍ）のMIN演算が行なわれる。そのｍ個の出力電圧
はＥ−MAX32に入力する。このＥ−MAX22の出力は を表わし，トランケーティング入力ａとしてトランケー
ション回路33に与えられる。他方，トランケーション回
路33にはｎ本の信号ライン上に分布したファジィ・メン
バーシップ関数Ｂを表わす電圧（b_j,j＝１〜ｎ）が入力
している。結局，トランケーション回路33で第（４）式
の演算が行なわれ,n本の出力ライン上に分布したアナロ
グ電圧b_j′の集合としての結論Ｂ′を得ることができ
る。

このタイプ［３］のファジィ推論エンジンの具体的な電
子回路が第18図に示されている。これらの図において，
第１図（Ａ），第２図，第８図および第16図に示すもの
に対応する素子には同一符号が付けられている。Ｃ−MI
N31とＥ−MAX32のカスケード接続においてコンペンセー
タは省略されている。トランケーション回路33は第８図
に示すものと全く同じである。Ｃ−MIN31のｍ個の電流
源としてトランジスタQ₁は，トランケーション回路33の
トランジスタQ₁とともに，トランジスタQ₃₃とマルチ出
力電流ミラーを構成している。Ｅ−MAX32における電流
源としてのトランジスタQ₇は，トランケーション回路33
のトランジスタQ₃とともにトランジスタQ₃₄とマルチ出
力電流ミラーを構成している。

タイプ［３］の推論エンジンは，他のタイプ［１］およ
び［２］の推論エンジンに比べてその構成が非常に簡素
になっている。このタイプ［３］の推論エンジンは，ト
ランジスタQ₃₃,Q₃₄を除くと，（4m＋5n＋１）個のトラ
ンジスタによって構成される。モノリシックICの形では
なく，個別部品のバイポーラ・トランジスタを用いた実
験によって,100nsec（10^-7sec）の演算速度が得られ
た。これは，この基本的な推論エンジンは１秒間に実に
10,000,000回のファジィ推論を実現できることを意味し
ている（10Mega FIPS:FIPS＝Fuzzy Inferences Per Sec
ond）。

（５）拡張推論エンジン 次に示すように，インプリケーションの前件部に２つの
ファジィ命題を含む推論が必要となることがある。これ
が拡張ファジィ推論と呼ばれるものである。インプリケ
ーションの前件部は「かつ／または（and/or）」によっ
て結合されている。「かつ（and）」または「または（o
r）」のいずれか一方が選択される。

インプリケーション:xがＡでかつ／またはｙがＢなら
ば,zはＣである （If x is A and/or y is B,then z is C）プレミス:xはＡ′でかつ／またはｙはＢ′である 結論:ZはＣ′である。

これは次のように記号で表現される インプリケーション:x＝A and/or y＝Ｂ→ｚ＝Ｃプレミス:x＝Ａ′and/or y＝Ｂ′ 結論:z＝Ｃ′ この拡張ファジィ推論は，拡張ファジィ推論エンジンに
よって実行される。拡張推論エンジンの概念が第19図に
示されている。入力はファジィ・メンバーシップ関数A,
B,C,A′およびＢ′，ならびに「かつ／または」の結合
を選択するための結合選択ｃである。出力は結論を表わ
すファジィ・メンバーシップ関数Ｃ′となる。ファジィ
・メンバーシップ関数A,A′はｍ本の信号ライン上に分
布した電圧によって,B,B′はｍ′本の信号ライン上に分
布した電圧によって,Cはｎ本の信号ライン上に分布した
電圧によってそれぞれ表わされる。

第20図はこの拡張された推論エンジンの構成を示してお
り，これは第17図に示すタイプ［３］の基本的な推論エ
ンジンの構成を若干修正することによって得られる。フ
ァジィ・メンバーシップ関数ＡとＡ′との間でＣ−MIN
演算が行なわれ（Ｃ−MIN31A），その結果を表わすｍ個
の電圧のＥ−MAX演算が行なわれる（Ｅ−MAX32A）。フ
ァジィ・メンバーシップ関数ＢとＢ′とについてもＣ−
MIN,E−MAXの演算が行なわれる（Ｃ−MIN31B,E−MAX32
B）。結合「かつ（and）」はこの実施例ではMIN演算に
よって，「または（or）」はMAX演算によってそれぞれ
実現される。この結合の演算と選択が容易に可能となる
ように，上述したコントロールドMIN−MAX回路34が用い
られる。２つのＥ−MAXの演算結果はこのコントロール
ドMIN−MAX回路34に入力する。そして，「かつ」か「ま
たは」を選択するための結合選択入力信号ｃがコントロ
ールドMIN−MAX回路34の制御入力として与えられる。フ
ァジィ・メンバーシップ関数Ｃはトランケーション回路
33に与えられ，そのトランケーティング信号としてコン
トロールドMIN−MAX回路34の出力ａが与えられる。トラ
ンケーション回路33から結論Ｃ′を表わすファジィ・メ
ンバーシップ関数の電圧分布が得られる。

4.ファジィ・メモリ （１）ファジィ・メモリの概念 ファジィ・メモリの機能はファジィ・メンバーシップ関
数をストアすることにあり，指定されたファジィ・メン
バーシップ関数を複数本の信号ライン上における電圧分
布として出力するものである。

複数のファジィ・メンバーシップ関数をストアしかつ読
出すことのできるファジィ・メモリの基本概念が第21図
に示されている。ファジィ・メモリは，ファジィ・メン
バーシップ関数のラベルをストアするラベル・メモリ4
1,ラベル・メモリ41から読出されたラベルを表わすコー
ドをストアするレジスタ42およびラベルをファジィ化す
ることによってラベルに対応した電圧分布を出力するメ
ンバーシップ関数発生回路43から構成されている。ラベ
ルとはファジィ・メンバーシップ関数を表わすワードと
考えてよい。ラベル・メモリ41およびレジスタ42はバイ
ナリィ・ディバイスであり，ラベル・メモリ41はたとえ
ばバイナリィRAMである。

メンバーシップ関数発生回路43は，複数の信号ライン上
に所定の電圧分布を発生する電圧分布発生回路44,発生
した電圧分布を所定の出力信号ライン上に送り出すため
のスイッチ・アレイ45およびラベル・メモリ41から読出
されたラベルを表わすコードを解読してスイッチ・アレ
イ45のスイッチを制御するデコーダ46から構成されてい
る。電圧分布発生回路44から発生する電圧分布の形はあ
らかじめ定められているが，この電圧分布の出力信号ラ
イン上の位置がデコーダ46の出力によって制御されるス
イッチ・アレイ45によって変化させられる。したがっ
て，ラベル・メモリ41から読出されたラベルに対応した
ファジィ・メンバーシップ関数を表わす電圧分布が出力
ラインに現われる。

このファジィ・メモリは，ファジィ・メンバーシップの
関数のグレード（各関数値）を多数のバイナリィ・コー
ドに変換して記憶するのではなく，ファジィ・メンバー
シップ関数のラベルを記憶しているので，バイナリィ・
メモリ（メモリ41）の容量がきわめて少なくてすむ。た
とえば，ストアすべきファジィ・メンバーシップ関数の
種類が８個以下であれば，それらのラベルは３ビット・
コードで表わされるので,1つのファジィ・メンバーシッ
プ関数を３ビットでストアすることができる。また，通
常のバイナリィ・メモリのアクセス時間は，アナログ・
メモリのそれに比べてきわめて高速であるので，高速読
出しが可能である。しかも，最終的にはアナログ電圧分
布によって表わされるファジィ・メンバーシップ関数を
得ることができる。さらに，バイナリィ・コードによる
記憶であるからノイズに対して強いという特徴もある。

以下にいくつかのファジィ・メンバーシップ関数発生回
路の具体例について説明するが，ここでは７種類のファ
ジィ・メンバーシップ関数が発生する。これらのメンバ
ーシップ関数のラベルをNL,NM,NS,ZR,PS,PMおよびPLと
し，これらはそれぞれ負の大きな値（negativelarg
e），負の中くらいの値（negative medium），負の小さ
な値（negative small），零（zero），正の小さな値
（positive small），正の中くらいの値（positive med
ium）および正の大きな値（positive large）という言
語情報を表現するものとする。また，ファジィ・メンバ
ーシップ関数の変数の領域における点の数（ファジィ集
合の要素の数に対応）は25に制限されているものとす
る。したがって，ファジィ・メンバーシップ関数発生回
路の出力端子は25個である。

（２）スイッチ・マトリクスを用いたファジィ・メンバ
ーシップ関数発生回路 第22図および第23図は，スイッチ・アレイとしてスイッ
チ・マトリクスを使用したファジィ・メンバーシップ関
数発生回路の例を示している。第22図において，ファジ
ィ・メンバーシップ関数発生回路の０〜24まで番号が付
けられた出力端子の下方に，これらの出力端子から出力
される７種類のファジィ・メンバーシップ関数が図示さ
れている。

出力されるファジィ・メンバーシップ関数の値は，簡単
のために４レベルに量子化されている。この４レベル
は，たとえば0,1.7,3.3および5.0Vの電圧に対応する。
この４つのレベルは電圧分布発生回路44Aによって規定
される。この回路44Aには,1.7,3.3および5.0Vの３つの
ファジィ真理値電圧源44a,44bおよび44cが設けられてい
る。またこの回路44Aから第22図で斜めに引かれた５本
の電圧ラインVLがのびており，中央のラインは電圧源44
cに，その両側のラインは電圧源44bに，最も外側の２本
のラインは電圧源44aにそれぞれ接続されている。

デコーダ46Aは１オブ８デコーダである。このデコーダ4
6Aにはレジスタ42から与えられるラベルを表わす３ビッ
ト（c₁,c₂,c₃）のバイナリィ信号が入力している。デコ
ーダ46Aはこの入力信号の表わすコードに応じて８つの
出力端子のいずれかにＨレベルの信号を出力する。８つ
の出力端子は，指定なしおよび上述の７種類のラベルに
対応している。たとえば，入力コード信号が000のとき
には指定なしの出力端子に,001のときにはNLの出力端子
にそれぞれＨレベルの信号が出力される。これらの出力
端子からは，指定なしの出力端子を除いて，第22図に水
平なラインで示された信号ラインSLがのびている。

スイッチ・マトリクス45Aにおいて，電圧ラインVLと信
号ラインSLの所定の交差点から25の出力端に出力ライン
OLがのびている。これらの交差点に小さな正方形で示さ
れた記号45aは，第23図に示されているように，電圧ラ
インVLと出力ラインOLとの間に設けられかつ信号ライン
SLの電圧によってオン，オフ制御されるスイッチであ
り，たとえばMOS FETで構成される。１本の出力ライン
OLに２つ以上のスイッチ45aを設けてももちろんよい。
すべての出力ラインOLはその出力端子側において抵抗45
bを介して接地されている。

以上の構成において，ラベル・メモリ41からあるファジ
ィ・メンバーシップ関数のラベルが読出され，レジスタ
42を介してデコーダ46Aに与えられると，信号ラインSL
のうちそのラベルに対応するものにＨレベルの信号が現
われ，その信号ラインに設けられたスイッチ45aがオン
となる。この結果，オンとなったスイッチ45aを通して
電圧分布発生回路44Aの各電圧が出力ラインOLを経て対
応する出力端子に現われるので，上記のファジィ・メン
バーシップ関数を表わす電圧分布が出力されることにな
る。

（３）パス・トランジスタ・アレイを用いたファジィ・
メンバーシップ関数発生回路 第24図および第25図は，スイッチ・アレイとしてパス・
トランジスタ・アレイ45Bを用いたファジィ・メンバー
シップ関数発生回路を示している。

電圧分布発生回路44Bは，メンバーシップ関数を11のレ
ベルに量子化するために，ファジィ真理値電圧0.0,0.5,
…,4.5および5.0Vを発生する10個の電圧源を備えてい
る。これらはファジィ真理値0,1/10,…,9/10および１に
それぞれ対応する。またこの発生回路44Bはラベル＝ZR
のメンバーシップ関数の値がプログラムされたPROMを備
えている。このPROMには，上記電圧源およびグランドに
接続された電源ラインVLと，パス・トランジスタ・アレ
イ45Bを経て出力端子まで接続された出力ラインOLとが
設けられている。PROMは上下の２層のAl層よりなり，第
１層に出力ラインOLが，第２層に電源ラインVLがそれぞ
れ形成されている。これら上下の２層は絶縁層たとえば
光感性ポリイミドによって絶縁されている。これらの層
の交叉点にスルーホールを形成することによってファジ
ィ・メンバーシップ関数の形がプログラムされる。スル
ーホールはマスクROM技術を用いて形成することができ
るので，任意の形のメンバーシップ関数がプログラムで
きる。ラインVLとラインOLとの結節点を示す黒丸がスル
ーホールを示している。スルーホールが形成されている
点においてラインVLとラインOLとが接続され，ファジィ
真理値電圧がパス・トランジスタ・アレイ45Bに転送さ
れる。２つのラインVLとOLの結節点をフィールドROM技
術，すなわち高電圧を印加することによって所望の交点
を絶縁破壊することによって短絡するようにしてもよ
い。

パス・トランジスタ・アレイ45Bは，電圧分布発生回路4
4Bからのびた出力ラインOL,デコーダ46Bの７つの出力端
子に接続された信号ラインSL,これらのラインの交点の
電圧を左または右に４ディジットまたは８ディジット分
だけシフトさせるための斜めのラインBL,ならびに信号
ラインSLと出力ラインOLおよび斜めラインBLとの交点に
それぞれ設けられ，かつ信号ラインSLの電圧によって制
御されるスイッチング素子,PMOS FET45cから構成され
ている。このスイッチング素子45cの接続の様子は第25
図に示されている。デコーダ46Bに接続された７本の信
号ラインSLまたはそれらのラインによって制御されるス
イッチング素子の列をそれぞれスイッチ列S₁,S₂,…S₇と
する。S₁〜S₇はこれらのラインSL上の信号をさすときも
ある。

スイッチ列S₁は電圧分布発生回路44Bにプログラムされ
たメンバーシップ関数を４ディジット左にシフトし，ス
イッチ列S₃,S₄およびS₆は４ディジット右に,8ディジッ
ト左に，および８ディジット右にそれぞれシフトする。
スイッチ列S₂およびS₅はプログラムされたメンバーシッ
プ関数を右または左にシフトするものではなく，それを
出力端子に直接に送り出す。スイッチ列S₇は接地された
スイッチ・アレイであって，このスイッチS₇がオン，他
のスイッチS₁〜S₆がオフのときにすべての出力端子をグ
ランド・レベルに落とす。

ファジィ・メンバーシップ関数のラベルと信号S₁〜S₇の
バイナリィ・レベルとの関係が第26図に示されている。
デコーダ46Bは，レジスタ42からの３ビットのバイナリ
ィ信号c₁,c₂,c₃（0Vまたは＋5V）を第26図に示すテーブ
ルにしたがって７ビットのバイナリィ信号S₁〜S₇（−5V
「Ｌレベル」または＋5V「Ｈレベル」）に変換するもの
であり，具体的には第27図に示されるようにNANDゲート
47とインバータ48との組合せから構成される。

たとえば，ラベル・メモリ41から読出されたラベルがPL
の場合には，スイッチ列S₃とS₆がオンになる。電圧分布
発生回路44Bにプログラムされたメンバーシップ関数
は，スイッチ列S₃を通して４ディジット右にシフトさ
れ，さらにスイッチ列S₆を通して８ディジット右にシフ
トされる。したがって，プログラムされたメンバーシッ
プ関数は12ディジット右にシフトされ，出力端子に現わ
れるメンバーシップ関数はPL（正の大きな値）となる。

第24図において，電圧分布発生回路44Bのグランド・レ
ベルに接続されたラインVLには，中央の25本の出力ライ
ンOLに加えて，その左右において各12本ずつの出力ライ
ンOLに平行なラインと斜めラインBLとが接続され，これ
らのラインと信号ラインSLとの交点にスイッチ列S₁,S₂,
S₃,S₄,S₆が設けられている。これは，プログラムされた
メンバーシップ関数がどのようにシフトされようと，グ
ランド，レベルの信号を出力端子に確実に出力させるよ
うにするためのものである。

パス・トランジスタ・アレイ45Bはファジィ真理値電圧
（０〜5V）を減衰させることなく出力端子に通さなけれ
ばならない。通常のPMOS回路では，もしファジィ真理値
電圧がPMOS FETのスレシホールド電圧よりも低いとき
には,PMOS FETは，ゲート電圧V_G（デコーダの出力）が
0Vであれば，完全なオン状態にはならない。PMOS FET
が完全にオン状態となるようにするために,V_Gを−5V程
度にする必要がある。このために，上述したようにデコ
ーダ46Bは−5V（Ｌ），＋5V（Ｈ）をとる出力を発生す
るように構成されている。このような出力信号S₁〜S₇を
発生する第27図のデコーダを構成するNANDゲート47の一
例が第28図に示されている。

（４）ファジィ・メンバーシップ関数形の選択 上述の説明では，ファジィ・メンバーシップ関数は山形
ないしは三角形状のものとして示されている。しかしな
がら，メンバーシップ関数としては種々のものが考えら
れるし，必要に応じて異なる形のものを選択できるよう
にしておくことが好ましい。

第29図は，第22図に示されるタイプのファジィ・メンバ
ーシップ関数発生回路に主に適用可能な電圧分布発生回
路であって，ファジィ・メンバーシップ関数形を選択で
きるようにした回路を示している。いくつかの電圧源44
a〜44dに接続された電圧ラインVLに，山形ないしは三角
形状のファジィ・メンバーシップ関数形を表わす電圧分
布を出力するように結線された出力ラインOL1と，台形
状の関数形を表わす電圧分布を出力するように結線され
た出力ラインOL2とが設けられている。これらのラインO
L1,OL2にはそれぞれスイッチング素子,NMOS FET40A,40
Bが接続され，これらのスイッチング素子の出力側にお
いてラインOL1,OL2は出力端子に接続される出力ラインO
Lに接続されている。スイッチング素子40Bは選択信号c_o
によって直接に，素子40Aはインバータ49を介してそれ
ぞれ制御される。

選択信号c_oがＬレベルの場合にはスイッチング素子40A
がオンとなって，山形ないしは三角形状のファジィ・メ
ンバーシップ関数形を表わす電圧が出力ラインOLに出力
される。逆に信号c_oがＨレベルの場合には素子40Bがオ
ンとなるので台形の関数形を表わす電圧が出力される。
このようにして，ファジィ・メンバーシップ関数形を選
択することが可能となる。

第29図の回路において,FET40A,40Bのスレシホールド値
電圧をV_TH（通常1V程度）とすれば，これらのFETを制御
する選択信号c_oのバイナリィ・レベルは,LレベルがV_TH
以下,HレベルがV_TH＋5V以上であればよい。ここで5V
は，最大電圧を発生する電圧源44dの電圧である。

電圧分布発生回路における発生電圧の分布形，すなわち
ファジィ・メンバーシップ関数形は，上述した２つの形
のみならず,3つ以上の形をあらかじめ作成しておいてこ
れらのうちから１つを選択できるようにすることもでき
る。また，関数形の選択は第24図に示すファジィ・メン
バーシップ関数発生回路にも適用可能であるのはいうま
でもない。

（５）メンバーシップ関数発生回路の発展形態 電圧分布発生回路は複数のライン上に分布した電圧信号
を発生する。したがって,1つの電圧分布発生回路の出力
電圧を複数のスイッチ・アレイ45に与えることが可能で
ある。第30図は,1つの電圧分布発生回路44と，この出力
電圧が与えられる複数のスイッチ・アレイ45とを含むメ
ンバーシップ関数発生回路を示している。各スイッチ・
アレイ45はそれぞれのデコーダ46によって駆動される。
各デコーダ46には同じまたは異なるラベルのコード信号
が与えられる。したがって，このメンバーシップ関数発
生回路からは複数の同じまたは異なるファジィ・メンバ
ーシップ関数を表わす電圧分布を得ることができる。

5.ファジィ・コンピュータ （１）ファジィ・コンピュータの概念 第31図はファジィ・コンピュータの概念を示すもので，
これは最も単純なファジィ情報処理を行なうことができ
る。すなわち１つのインプリケーションが存在する場合
に適用されるものである。ファジィ・コンピュータは，
上述したように基本的にはファジィ・メモリ54とファジ
ィ推論エンジン50とから構成される。３つのファジィ・
メンバーシップ関数A,BおよびＡ′を表わす電圧分布を
発生するために３つのメンバーシップ関数発生回路（以
下単にMFGと略す;Membership function generator）43
が設けられており，これらのMFG43にはラベル・メモリ
から読出されかつレジスタ42にそれぞれ一時記憶された
ラベルが与えられる。３つのMFG43は第30図に示したも
のと同じであると考えられることもできるし，各MFG43
が電圧分布発生回路をそれぞれもっていると考えてもよ
い。ファジィ・メモリ54から出力されるファジィ・メン
バーシップ関数A,B,A′は基本的なファジィ推論エンジ
ン50に与えられる。この推論エンジンは，第13図から第
18図を参照して説明したものである。ファジィ推論結果
Ｂ′は分布したアナログ電圧すなわちファジィ出力とし
て得られる。場合によっては，たとえばファジィ制御シ
ステムにおいては，ファジィ・コンピュータから決定的
な結果すなわち非ファジィ出力を得ることが必要なとき
がある。補助的なデファジファイア52がこの処理を実行
し，デファジファイア52からは単一のアナログ電圧（非
ファジィ出力）が得られる。

第31図および後述するすべてのタイプのファジィ・コン
ピュータにおいて，コンピュータ動作の同期をとるため
の制御装置および制御バスは図示されていない。

上述したすべてのファジィ・メモリは，複数のファジィ
・メンバーシップ関数のラベルをバイナリィ・メモリに
あらかじめ記憶させておいて，読出されたラベルにした
がってMFGから対応するファジィ・メンバーシップ関数
を表わす電圧分布を発生させるようにしているが，ファ
ジィ・コンピュータにおいて用いられるファジィ・メモ
リまたはMFGはこのタイプのものに限られることはな
い。ファジィ・メモリないしはMFGは，ファジィ推論エ
ンジンに所定のファジィ・メンバーシップ関数を表わす
電圧分布を与えればよいのであるから，たとえば第24図
に示すようなPROMを含む電圧分布発生回路を多数用意
し，これらの回路にそれぞれ異なるおよび同じファジィ
・メンバーシップ関数をあらかじめプログラムしてお
く。そして，ラベルに対応するメンバーシップ関数指定
入力に応じて，指定されたメンバーシップ関数を発生す
る電圧分布発生回路を選択し，その出力電圧分布をファ
ジィ推論エンジンに与えるようにすることもできる。選
択された電圧分布発生回路の出力電圧をファジィ推論エ
ンジンに与えるために上述したものとは異なる選択スイ
ッチ・アレイが必要となろう。

（２）パラレル処理タイプその［１］ 上述したように一般には多数のインプリケーション・ル
ールが存在し，これらが「さもなければもしくはまたは
（elseもしくはalso）」または「かつ（and）」で連結
されている。このような，複数のインプリケーション・
ルールの存在を前提とし，これらのインプリケーション
に対する複数のファジィ推論を同時に実行するタイプの
ファジィ・コンピュータの具体例について，次に説明す
る。

第32図において,r個のインプリケーション・ルールの存
在を前提とすると,r個の基本的なファジィ推論エンジン
50が設けられる。各インプリケーションにおける２つの
メンバーシップ関数A_k,B_k,（ｋ＝１〜ｒ）を発生させか
つ各推論エンジン50に与えるために，各推論エンジン50
に対して2MFG43Aがそれぞれ設けられている。2MFG43Aは
２つのMFGを１つのブロックにまとめたものである。プ
レミスにおけるファジィ・メンバーシップ関数Ａ′はす
べてのファジィ推論エンジン50に対して共通であるの
で，この関数Ａ′を発生させるために１つのMFG43が設
けられており，その出力電圧分布が全推論エンジン50に
与えられる。

各2MFG43Aにメンバーシップ関数A_k,B_kのラベルを与える
ためにシフトレジスタ42a,42bが設けられている。ｒ個
のシフトレジスタ42aが設けられ，これらは直列に接続
されている。そして，各レジスタ42aにストアされたバ
イナリィ・データが並列に対応する2MFG43Aに与えられ
る。たとえば，ラベルが３ビットで表わされるとすれ
ば，各シフトレジスタ42aは３ビット・シフトレジスタ
であるから,r個のシフトレジスタ42aは３×ｒビットの
シフトレジスタで構成することができる。関数Ａのラベ
ルＡ入力端子から，まずArのラベル・コードがシリアル
に入力され，続いてA_r-1のラベル・コードが入力される
というように,r個のラベルを表わすシリアル・データが
入力されることによって，各レジスタ43aにラベルがセ
ットされる。レジスタ42bについても同様である。レジ
スタ42cについては,3ビットのＡ′のラベルをシリアル
に入力すればよい。したがって，第32図に示すファジィ
・コンピュータではラベル・メモリは不要となる。入力
装置たとえばキーボードによって各ラベルを入力すれば
よい。

すべてのレジスタ42a〜42cにラベルがセットされると，
すべての2MFG43A,MFG43から対応するファジィ・メンバ
ーシップ関数を表わす電圧分布が各ファジィ推論エンジ
ン50に与えられるので，これらの推論エンジン50からそ
れぞれの推論結果，たとえばB₁′,B₂′，…,B_r′が得ら
れる。

複数のインプリケーションの連結が「または（elseもし
くはalso）」で与えられていた場合には，この連結はた
とえばＣ−MAX53によって実行される。連結「かつ（an
d）」はたとえばＣ−MINで実行されよう。このようにし
て,C−MAX53から最終的な結論Ｂ′を表わすアナログ電
圧分布が得られることになる。

このようなファジィ・コンピュータは，たとえば複数の
インプリケーションを固定しておいて，プレミスのファ
ジィ・メンバーシップ関数Ａ′を順次変えることによっ
てそれぞれに対応した結論Ｂ′を得るために使用されよ
う。もちろん，場合によってはインプリケーションを変
えるようにしてもよい。

A,A′およびＢのラベルは手動操作によって入力装置か
ら与えるばかりでなく，既存のバイナリィ・マイクロプ
ロセッサ等を用いて与えるようにすることもできる。

MFG43,2MFG43Aが第29図または第30図を用いて説明した
ように，発生するファジィ・メンバーシップ関数の形を
選択できる機能をもっている場合には，この選択のため
に１ビットのデータが必要となる。したがって，レジス
タ42a〜42cは４ビット・シフトレジスタとしなければな
らないだろう。

（３）パラレル処理タイプその［２］ 第33図は，第19図および第20図を参照して述べた拡張フ
ァジィ推論エンジンを用いたファジィ・コンピュータを
示しており，これもまた複数のインプリケーション・ル
ールを前提とした複数の推論を同時に行なうことのでき
るパラレル処理タイプのものである。

既に説明したように拡張ファジィ推論エンジン51は，入
力として，インプリケーションにおける３つのファジィ
・メンバーシップ関数A_k,B_k,C_k,（ｋ＝１〜ｒ），プレ
ミスにおけるメンバーシップ関数Ａ′,B′，およびイン
プリケーションにおける前件部の結合「かつ／または
（and/or）」の選択ｃを要求する。メンバーシップ関数
A_k,B_k,C_kを表わす電圧分布を発生するために，各推論エ
ンジン51に対して3MFG′43Cが設けられている。3MFG′
は３つのMFG′を１つのブロックに表わしたものであ
る。ダッシュはMFGから電圧分布発生回路44を除いたこ
とを意味する。すなわち,MFG′は，第30図に示すように
デコーダとスイッチ・アレイとからなる。メンバーシッ
プ関数Ａ′,B′は全推論エンジン51に共通であるから，
その発生のために１つの2MFG′43Bが設けられている。
これらの3MFG′43Cおよび2MFG′43Bには電圧分布発生回
路44の出力電圧が共通に与えられている。各3MFG′43C,
2MFG′43Bには，対応するレジスタ42B,42Aからラベルが
与えられる。また，レジスタ42Cからは結合選択信号ｃ
が出力され，すべてのファジィ推論エンジン51に与えら
れる。

多数のメンバーシップ関数のラベルは，入力装置55から
入力されラベル・メモリ41にあらかじめ記憶される。図
示しない制御装置によってこのメモリ41がアクセスさ
れ，所定のラベルが順次読出されてレジスタ42A,42Bに
転送される。また，結合選択を表わすデータがレジスタ
42Cに転送される。これによって，各2MFG′43B,3MFG′4
3Cから対応するメンバーシップ関数を表わす電圧分布が
発生し，各推論エンジン51に与えられるので，これらの
推論エンジン51からはそれぞれの推論結果C₁′,C₂′，
…,C_r′が得られる。これらの結果はＣ−MAX53に与えら
れ，最終結果Ｃ′が生成される。必要ならばファジィ出
力Ｃ′はデファジファイア52によって非ファジィ出力に
変換される。

（４）シーケンシャル・タイプ シーケンシャル・タイプのファジィ・コンピュータは，
ファジィ推論を逐次的に行なうものである。順次得られ
る推論結果を表わす電圧分布は，複数のインプリケーシ
ョンの連結演算（MAXまたはMIN）規則にしたがって，順
次演算されかつ蓄積され，すべての推論が終了したとき
の蓄積結果が最終結果になる。または，各推論結果を別
個に蓄積しておき，最後にすべての推論結果を連結演算
することによって最終結果が得られる。

第34図は，このようなシーケンシャル・タイプのファジ
ィ・コンピュータの概要を示している。ここでは簡単の
ために基本的なファジィ推論エンジンが用いられてお
り，このファジィ推論エンジンとして上述したタイプ
［３］のもの（第17図参照）が用いられている。また，
このファジィ・コンピュータは，推論結果が得られるご
とに連結演算を行なうものである。

ｒ個のインプリケーションがあり，これらのインプリケ
ーションにおけるファジィ・メンバーシップ関数をA_k,B
_k（ｋ＝１〜ｒ）とする。これらのメンバーシップ関数
のラベルは，推論が行なわれる順序で，たとえばA₁,A₂,
…,A_k,…,A_rおよびB₁,B₂,…,B_k,…,B_rの順序でラベル・
メモリ41A,41Bそれぞれあらかじめストアされているも
のとする。これらのラベルの記憶場所のアドレスはプロ
グラム・カウンタ61によって指定される。

まず，ラベルA₁,B₁がメモリ41A,41Bからそれぞれ読出さ
れ，これらに対応するメンバーシップ関数A₁,B₁がMFG′
43Dから読出され,C−MIN31およびトランケーション回路
33に与えられる。また,C−MIN31にはプレミスのメンバ
ーシップ関数Ａ′が与えられている。この結果，トラン
ケーション回路33からはこの推論結果B₁′が得られ,C−
MAX（またはＣ−MIN）53を経て電圧ホールド回路63に一
時記憶される。続いて，プログラム・カウンタ61が歩進
することによって，次のメンバーシップ関数A₂,B₂のラ
ベルがメモリ41A,41Bから読出され，この関数がファジ
ィ推論エンジンに与えられるので,B₂′の推論結果が得
られＣ−MAX53に与えられる。Ｃ−MAX53には前回の推論
結果B₁′も回路63から与えられており,B₁′∨B₂′の演
算（この演算結果を便宜的に で表わす）が行なわれ， が回路63にストアされる。

同じようにして，順次推論結果B₃′，…,B_k′が得ら
れ，これらの推論結果と前回までの推論結果のMAX演算
結果 とのMAX演算が行なわれて回路63にストアされる。

遂に最後の推論結果B_r′が得られると，このB_r′と とのMAX演算が行なわれて最終結果 が得られるので，これが電圧ホールド回路62に一時記憶
される。以上の動作は,C−MAX53と回路63との間,C−MAX
53と回路62との間等にゲート回路を設けておき，これら
のゲート回路の開閉を制御することにより行なわれよ
う。

第35図は,C−MAX53,電圧ホールド回路62,63および上記
ゲート回路の具体的一定を示している。トランケーショ
ン回路はそのコンペンセータを除いたもの，すなわち第
８図のトランケータであり，これが符号33aで示されて
いる。したがって，このトランケーション回路33aの出
力は推論結果B_k′にエミッタ／ベース電圧V_EBを加えた
ものとなっている。ダイオード64は，コンデンサ65の充
電電圧よりも高い電圧がトランケーション回路33aから
出力されたときに，この電圧信号の通過を許しコンデン
サ65に充電させていくことによってMAX回路として働く
とともに，その順方向電圧降下によって上記のエラーV
_EBを補償する働きをする。コンデンサ65が電圧ホールド
回路63に，コンデンサ67が同62にそれぞれ対応する。ま
たゲート回路として働くスイッチSW1,SW2,SW3が設けら
れている。これらのスイッチはもちろん具体的にはFET
等によって構成される。これらのスイッチSW1〜SW3のオ
ン，オフ動作が第36図に示されている。この図の1,2,3,
…,k,…,rは，推論の順序を示している。

ｒ回の一連の推論の実行に先だち，スイッチSW3がパル
ス状にオンとされることによって，コンデンサ65に蓄積
されていた前回の最終結果Ｂ′がバッファ増幅回路66を
経てコンデンサ67に転送される。コンデンサ67の電圧は
バッファ増幅回路68を通して常時出力端子に現われるこ
とになる。これらのバッファ増幅回路66,68は，たとえ
ば高入力抵抗のMOS入力タイプのOPアンプ等を用いて構
成されよう。また，スイッチSW2が一時的にオンとされ
ることによって，コンデンサ65の電荷がすべて放電させ
られる。

ファジィ・メンバーシップ関数A₁,B₁に基づく第１回目
の推論が終了すると，スイッチSW1がわずかの時間オン
になることによって，この推論結果B₁を表わす電圧分布
がコンデンサ65に転送される。第２回目の推論が終る
と，同じようにスイッチSW1がオンとなり，第２回目の
推論結果B₂′を表わす電圧の方が高い場合にのみこの電
圧がコンデンサ65に送られ,MAX演算とその蓄積とが行な
われる。以上の動作を，各推論の終了ごとに繰返すこと
によって,r回目の推論が終了してスイッチSW1がオンと
なったときには，全推論結果のMAX演算結果である最終
推論結果Ｂ′がコンデンサ65に蓄積されたことになる。

【図面の簡単な説明】

第１図（Ａ）はｎ入力１出力NIN回路の例を示す回路
図，第１図（Ｂ）はその改良型を示す回路図，第２図は
ｎ入力１出力MAX回路を示す回路図である。 第３図から第６図はMIN回路またはMAX回路の分類を示す
もので，第３図（Ａ）はコレスポンディングMIN（Ｃ−M
IN）またはコレスポンディングMAX（Ｃ−MAX）の概念
を，第３図（Ｂ）はその記号をそれぞれ示し，第４図
（Ａ）はアンサンブルMIN（Ｅ−MIN）またはアンサンブ
ルMAX（Ｅ−MAX）の概念を，第４図（Ｂ）はその記号を
それぞれ示し，第５図（Ａ）はデカルト積（または直
積）NIN回路（CP−MIN）の記号を，第５図（Ｂ）はその
単純化した回路をそれぞれ示し，第６図は第５図（Ｂ）
にラインの交叉として記号化された回路の具体例を示す
回路図である。 第７図はトランケーション回路の概念を示し，第８図は
トランケーション回路の具体例を示す回路図である。 第９図（Ａ），（Ｂ）は,NIN回路とMAX回路のカスケー
ド接続をそれぞれ示すブロック図，第10図は第９図
（Ａ）の回路の具体例を示す回路図，第11図は第10図の
回路のコンペンセータを省略した回路を示す回路図であ
る。 第12図はコントロールドMIN−MAX回路を示す回路図であ
る。 第13図は基本的なファジィ推論エンジンの概念を示すも
のである。 第14図はタイプ［１］のファジィ推論エンジンの構成を
示すブロック図である。 第15図はタイプ［２］のファジィ推論エンジンの構成の
一部を示すブロック図，第16図はその具体的回路を示す
回路図である。 第17図はタイプ［３］のファジィ推論エンジンの構成を
示すブロック図，第18図はその具体的回路を示す回路図
である。 第19図は，拡張ファジィ推論エンジンの概念を示すもの
であり，第20図はその構成の一例を示すブロック図であ
る。 第21図はファジィ・メモリの基本構成を示すブロック図
である。 第22図は，スイッチ・マトリクスを用いて実現したファ
ジィ・メンバーシップ関数発生回路を示す回路図，第23
図は第22図における記号の具体的構成を示すものであ
る。 第24図は，パス・トランジスタ・アレイを用いて実現し
たメンバーシップ関数発生回路を示す回路図，第25図は
第24図における記号の具体的構成を示すもの，第26図は
第24図におけるデコーダの動作を示すテーブル，第27図
は同デコーダの具体的構成を示す回路図，第28図は第27
図の回路において用いられるNANDゲートを示す回路図で
ある。 第29図は，ファジィ・メンバーシップ関数形を選択でき
る電圧分布発生回路を示す回路図である。 第30図はメンバーシップ関数発生回路の発展形態を示す
ブロック図である。 第31図は，ファジィ・コンピュータの概念を示すブロッ
ク図である。 第32図は，基本的なファジィ推論エンジンを用いたパラ
レル処理タイプのファジィ・コンピュータの例を示すブ
ロック図である。 第33図は，拡張ファジィ推論エンジンを用いたパラレル
処理タイプのファジィ・コンピュータの例を示すブロッ
ク図である。 第34図は，シーケンシャル・タイプのファジィ・コンピ
ュータの例を示すブロック図，第35図は第34図における
Ｃ−MAXおよび電圧ホールド回路の具体例を示す回路
図，第36図は第35図におけるスイッチの動作を示すタイ
ム・チャートである。 43,43A,43B,43C,43D……ファジィ・メンバーシップ関数
発生回路,50,51……ファジィ推論エンジン。

Claims (3)

【特許請求の範囲】
1. 【請求項１】所定のファジィ・メンバーシップ関数を表
   わす電気信号を発生する複数のメンバーシップ関数発生
   回路，および 上記の複数のメンバーシップ関数発生回路から出力され
   る電気信号を入力として，所定のファジィ演算を実行
   し，その演算結果を電気信号として出力するファジィ演
   算部， を備えたファジィ情報処理装置。
2. 【請求項２】上記電気信号が複数本のライン上に分布し
   た電気信号である，特許請求の範囲（１）項に記載のフ
   ァジィ情報処理装置。
3. 【請求項３】上記ファジィ演算部がファジィ推論エンジ
   ンである，特許請求の範囲第（１）項に記載のファジィ
   情報処理装置。