JPH0632059B2

JPH0632059B2 - フアジイ推論エンジン

Info

Publication number: JPH0632059B2
Application number: JP61268566A
Authority: JP
Inventors: 烈山川
Original assignee: Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1986-11-13
Filing date: 1986-11-13
Publication date: 1994-04-27
Anticipated expiration: 2009-04-27
Also published as: JPS63123124A

Description

【発明の詳細な説明】発明の背景この発明は，ファジィ・コンピュータの必須の構成要素
であるファジィ推論エンジン，とくに前件部に２つのフ
ァジィ命題をもつインプリケーションを含むモーダス・
ポネンスを実行する拡張されたファジィ推論エンジンに
関する。

偉大な入間の頭悩は，ストアされたプログラムの概念，
ブール代数および安定な動作を行なうバイナリィ・ハー
ドウェアを調和させることによってディジタル・コンピ
ュータを創作した。その連続的な動作によって，深い論
理の展開，データの深い処理等が可能となった。ディジ
タル・コンピュータはその安定な動作によって信頼性が
高く，ディジタル・コンピュータ・システムは益々巨大
化しつつある。プログラムが入間のメンタルなレベルの
情報を含んでいない限り，ディジタル・コンピュータは
任意のプログラムが可能であり，この点でそれは汎用機
械とさえ呼ばれる。ディジタル・コンピュータ・システ
ムの実現によって入間の生活，社会が大きく変貌しつつ
ある。

もう１つの偉大な入間の頭悩は，入間が何をどのように
考え，相互にいかにコミュニケートするかについて考察
し，非常に重要な概念「ファジネス」を創出した。L.A.
Zadehがファジィ集合の概念を提唱したが1965年であ
る。それ以来ファジィの論理的検討は数多くの論文で行
なわれているが，その応用の報告はまだ少なく，それも
バイナリィ・ディジタル・コンピュータの助けを借りて
のみ行なわれているのが実情である。

ファジィの研究において，人間の知識は，専門家のノウ
ハウのように言語情報で総括されるべき蓄積された経験
に基づくものである，ということが強調されている。こ
の言語情報は，一般にあいまいさ，漠然性，不確実性，
不完全性または不正確さを具備し，メンバーシップ関数
によって特徴づけられる。メンバーシップの大きさは，
0.0〜1.0までの間の領域の数値によって表わされ，この
範囲内で変化する。

言語情報がディジタル・コンピュータによって取扱われ
る場合には，メンバーシップの大きさ（値）はバイナリ
ィ・コードによって表わされる。このバイナリィ・コー
ドで表わされた値はバイナリィ電子回路において，スト
アされたプログラムにしたがって，繰返し何度も何度
も，ストアされ，転送され，そして演算される。したが
って，ディジタル・システムによってファジィ情報を処
理するためには長い時間がかかるという問題がある。さ
らに，バイナリィ・コード化された値は信じられない程
多くのストアのためのおよび演算のためのディバイスを
必要とする。ディジタル・コンピュータは上述のように
汎用機械ではあるが，ファジィ情報をリアル・タイムで
処理するためには必ずしも最適なものではない。ここ
に，ファジィ情報を効率的にかつ高速で処理できる他の
タイプの機械の深求が要請されている。

発明の概要この発明は，ファジィ情報の処理に適したハードウェア
・システム，すなわち「ファジィ・コンピュータ」と呼
ばれる新しいシステムの構築のために必須のものである
ファジィ推論エンジン，とくに前件部に２つ以上のファ
ジィ命題をもつインプリケーションを含むモーダス・ポ
ネンスを実行する拡張されたファジィ推論エンジンを提
供することを目的とする。

この発明は，前件部に複数のファジィ命題をもつインプ
リケーションを含むモーダス・ポネンスを実行するファ
ジィ推論エンジンにおいて，複数のファジィ命題の結合
かつ／またはをそれぞれ演算する演算手段，および結合
選択入力に応じて結合演算手段を選択する切替手段を備
えていることを特徴とする。

拡張されたファジィ推論は，インプリケーションに２つ
のファジィ命題がある場合には，次のように表現された
結論を求めることである。

インプリケーションにおけるｘ＝Ａ，ｙ＝Ｂという２つ
のファジィ命題はand/orすなわち「かつ／または」によ
って結合されている。「かつ（and）」はたとえばＭＩ
Ｎ演算によって，「または（or）」はＭＡＸ演算によっ
てそれぞれ実行される。この発明によると，この結合
「かつ／または」の切替が外部からの選択入力信号によ
って可能となっているので，より広範囲の推論を達成す
ることができる。

実施例の説明１．ファジィ推論人間の経験則を最も単純化して，「もしｘがＡならば，ｙはＢである」（If x is A, then y is B）という命題で表現することができる。ここで，「もしｘ
がＡならば」は前件部（antecedent），「ｙはＢであ
る」は後件部（consequent）と呼ばれる。ＡやＢが，
「背が高い」「年老いた人」，「正の小さな値」等のあ
いまいな言語情報であるならば，これらは上述したぬよ
うにファジィ・メンバーシップ関数によって特徴づける
ことが可能である。すなわち，Ａ，Ｂはファジィ集合で
ある（後述する具体的な回路の説明では，Ａ，Ｂ等はフ
ァジィ・メンバーシップ関数，またはファジィ・メンバ
ーシップ関数を表わす電圧分布を示す）。

上記の命題は簡単にｘ＝Ａ → ｙ＝Ｂと表現される。

人間は，前件部および後件部にファジィ表現を含む推論
をしばしば行なう。このタイプの推論は古典的なブール
論理を用いては満足に実行し得ない。

次のような形式の推論を考える。

この推論の形式，すなわちインプリケーションが存在す
るときに，与えられたプレミスから結論が推論すること
を「一般化されたモーダス・ポネンス（generalized mo
dus ponens）」という。インプリケーションは大前提，
プレミスは小前提または前提とも呼ばれる。

次のように，多数のインプリケーション・ルールが存在
することもある。

多数のインプリケーションはelse（さもなければ）また
はand（かつ）で連結されている。

さらに次の形式の推論もある。

この推論形式は，一般化されたモーダス・トレンス（mo
dus tollens）と呼ばれている。

ファジィ・コンピュータは，基本的には上述のインプリ
ケーション・ルールをストアするファジィ・メモリと，
モーダス・ポネンスのファジィ推論を実行するファジィ
推論エンジンとから構成される。

モーダス・ポネンスのファジィ推論をさらに分析してみ
よう。

「ＡからＢへのファジィ関係（fuzzy relation from A
to B）」という概念を考え，これをＲ_ABと表わす（以
下，単にＲと略す）。

一般にＡ＝｛ａ_１，ａ_２，…，ａ_ｉ，…，ａ_ｍ｝Ｂ＝｛ｂ_１，ｂ_２，…，ｂ_ｊ，…，ｂ_ｎ｝としたとき，ＡからＢへのファジィ関係Ｒはで表わされる。

このファジィ関係を表わす演算は種々提案されている。
詳しくはMasaharu Mizumoto and Hans-Jurgen Zimmerma
nn,"Comparios of Fuzzy Reasoning Methods,"Fuzzy Se
ts and Systems Vol.8,No.3,pp.253-283,(1982)を参
照。

既に提案された代表的なファジィ関係には次のようなも
のがある。

ｒ_ij＝ａ_ｉ∧ｂ_ｊＭＩＮ演算規則(1) ｒ_ij＝（ａ_ｉ∧ｂ_ｊ）∨（１−ａ_ｉ）ＭＡＸ規則ｒ_ij＝１∧（１−ａ_ｉ∧ｂ_ｊ）算術規則第(1)式によって表わされたＭＩＮ演算規則が最もよく
知られており，産業的な応用においてその有効性も証明
されているので，この実施例では第(1)式の演算規則を
採用する。しかしながら，他の多くの演算規則も適用可
能であるのはいうまでもない。

上述したように１つのインプリケーション・ルール（ｘ
＝Ａ→ｙ＝Ｂ）に対して，プレミス（ｘ＝Ａ′）が与え
られたときに，これから結論（ｙ＝Ｂ′）を推論する場
合の「推論合成規則（compositional rule of inferenc
e)」は，ファジィ関係Ｒを用いて次のように表わされ
る。

上式における＊の演算にも種々の演算が提案されてい
る。たとえばＭＩＮ／ＭＡＸ演算，代数積／ＭＡＸ演算
を用いるもの等々である。この実施例では，最もよく使
用されているＭＩＮ／ＭＡＸ演算を＊の演算として用い
る。

したがって，推論合成規則による結論ｂ_ｊは，＊演算と
してＭＩＮ／ＭＡＸ演算を用い，ファジィ関係として第
(1)式を用いると，次のように表わされる。

第(2)式，第(3)式または第(4)式の演算は上述したよう
にファジィ・コンピュータの主要部であるファジィ推論
エンジンによって実行される。これらの式から，ファジ
ィ推論エンジンは，主要にＭＩＸ回路およびＭＡＸ回路
によって構成されることが理解されよう。

したがって，ファジィ推論エンジンの構成について述べ
る前に，ＭＩＮ回路，ＭＡＮ回路およびその他の基本回
路について説明する。メンバーシップ関数の値（グレー
ド）を示すアナログ電気信号としては電圧信号および電
流信号があるが，以下では電圧モードで動作する回路を
例にとって議論をすすめる。

２．ＭＩＮ回路，ＭＡＸ回路およびその他の基本回路 (1)ＭＩＮ回路，ＭＡＸ回路バイポーラ・トランジスタを使用して構成したｎ入力１
出力のＭＩＮ回路の一例が第１図(A)に示されている。
入力電圧をｘ_１，ｘ_２，…，ｘ_ｎ，出力電圧をｚとする
と，この回路はの演算を行なう。すなわち，最も小さい入力電圧に等し
い出力電圧を発生する。

このＭＩＮ回路はコンパレータ（比較回路）とコンペン
セータ（補償回路）とから構成されている。コンパレー
タは，相互にエミッタが結合されたｎ個のＰＮＰトラン
ジスタＱ₁₁，Ｑ₁₂，Ｑ₁₃，…，Ｑ_1nと，これらのトラン
ジスタを駆動する電流源としてのトランジスタＱ1とか
ら構成されている。入力電圧ｘ_１〜ｘ_ｎはトランジスタ
Ｑ₁₁〜Ｑ_1nのベースにそれぞれ与えられる。トランジス
タＱ1のベースには，このトランジスタＱ1に所定の一定
電流Ｉ_１が流れるように基準電圧φ_１が印加される。ト
ランジスタＱ₁₁〜Ｑ_1nのうち最も低い入力電圧（Ｖ_min
とする）がそのベースに与えられたものが導通状態とな
るので，他のトランジスタはカットオフ状態となる。し
たがってエミッタにはこの入力電圧Ｖ_minに導通状態と
なったトランジスタのエミッタ／ベース電圧をＶ_EBを加
えた電圧，すなわちが現われる（Ｖ_EBは0.7Ｖ程度）。２つの入力電圧が等
しい値でかつ他の入力電圧よりも低い場合には，この２
つの入力電圧が入力したトランジスタにＩ_１／２ずつの
電流が流れるので，同じ結果になる。３つ以上の入力電
圧が等しくかつ他の入力電圧よりも低い場合にも同じで
ある。

コンペンセータは，コンパレータの出力にＭＩＮ演算誤
差として現われる電圧Ｖ_EBを補償するものである。この
コンペンセータは，ＮＰＮトランジスタＱ2と，このト
ランジスタＱ_２を電流駆動するために電流源として働く
トランジスタＱ_３とから構成されている。トランジスタ
Ｑ_３のベースには，一定電流Ｉ_２を流すために必要な電
圧φ_２が印加されている。トランジスタＱ_２のエミッタ
がこのＭＩＮ回路の出力端子に接続されている。コンパ
レータの出力電圧からトランジスタＱ_２のベース／エミ
ッタ電圧Ｖ_BEが減算される結果，出力電圧ｚはを表わすことになる。

電流源として働くトランジスタＱ_１，Ｑ_３は抵抗に置き
かえることもできる。また，エミッタが電源Ｖ_CCに接続
された１つのＰＮＰトランジスタを新たに設け，このト
ランジスタとトランジスタＱ_１とで電流ミラーを構成す
る。そして，新たに設けたトランジスタに直列に接続さ
れた抵抗を調整することによって所望の電流Ｉ_１を流す
ようにすることもできる。

第１図(B)は改良されたＭＩＮ回路を示している。この
回路において第１図(A)に示すものと同一物には同一符
号が付けられている。

第１図(A)のＭＩＮ回路において，トランジスタＱ₁₁〜
Ｑ_1nのＶ_EBを，これらは必ずしも同じ値とは限らない
が，トランジスタＱ_1iをその代表と考え仮にＶ_EBiとす
る。トランジスタＱ2のＶ_BEをＶ_BE2とする。コンペンセ
ータによってＭＩＮ演算におけるエラーが完全に補償さ
れるのはＶ_EBi＝Ｖ_BE2のときである。すなわち，トラン
ジスタＱ₁₁〜Ｑ_1nおよびＱ_２が全く同一のＶ_EB−Ｉ
_Ｅ（またはＶ_BE−Ｉ_Ｅ）特性をもっているとすれば，Ｉ
_１＝Ｉ_２のときエラーは０になる。第１図(A)の回路で
Ｉ_１＝Ｉ_２とするためには電圧φ_１，φ_２を調整しなけ
ればならない。

第１図(B)の改良された回路において，トランジスタＱ
_２に直列にトランジスタＱ_４を設け，このトランジスタ
Ｑ_４とトランジスタＱ_１とで電流ミラーを構成する。ト
ランジスタＱ_２に一定電流Ｉ_２を流せば，トランジスタ
Ｑ_１にもＩ_１＝Ｉ_２となる電流Ｉ_１が流れることにな
り，電圧φ_１，φ_２の調整は不要となる。さらに，電流
源としてのトランジスタＱ_３と電流ミラーを構成するト
ランジスタＱ_５を設け，このトランジスタＱ_５をＩ_０の
電流源で駆動すれば，常にＩ_２＝Ｉ_０となる。すなわ
ち，電源電圧Ｖ_CC，−Ｖ_EEの変動に関係なく常に一定の
電流を流すことができ，電源電圧変動にきわめて強い回
路となる。他のＭＩＮ回路の電流源としてのトランジス
タＱ_６もまた，トランジスタＱ_５と電流ミラーを形成さ
せることによって，１つの電流源Ｉ_０で駆動することが
可能となる。

もっとも，この改良はきわめて厳密な演算を考慮した場
合に有効となるが，後にコントロールドＭＩＮ−ＭＡＸ
回路で述べるように，電流Ｉ_１とＩ_２が異なっていても
実用上は問題とならない。

第２図はＭＡＸ回路の一例を示している。このＭＡＸ回
路もまたコンパレータとコンペンセータとから構成され
ている。コンパレータは，入力電圧ｘ_１，ｘ_２，…，ｘ
_ｎによってベース制御されかつエミッタが相互に結合さ
れたＮＰＮトランジスタＱ₂₁，Ｑ₂₂，…，Ｑ_2nと，これ
らのトランジスタを電流駆動するためのトランジスタＱ
_７とから構成されている。トランジスタＱ₂₁〜Ｑ_2nのう
ち最も高い入力電圧（これをＶ_maxとする）が与えられ
たトランジスタのみが導通状態となってエミッタにＶ
_max−Ｖ_BE電圧が現われる。この−Ｖ_BEのエラーが，Ｐ
ＮＰトランジスタＱ_９と電流源としてのトランジスタＱ
_８とからなるコンペンセータによって補償される結果，
出力端子にはの出力電圧ｚが得られる。このＭＡＸ回路もまた，第１
図(B)に示した考え方にしたがって改良することが可能
であるのはいうまでもない。

これらのＭＩＮ回路，ＭＡＸ回路において，入力電圧ｘ
_１〜ｘ_ｉはファジィ真理値（メンバーシップ関数の各値
((グレード))）を表わしている。ファジィ真理値は０か
ら１までの連続的な値［０，１］をとる。これに対応し
て入力電圧は，たとえば［０Ｖ，５Ｖ］に設定される。

上述のＭＩＮ回路，ＭＡＸ回路のコンパレータにおける
すべてのトランジスタはエミッタにおいて相互に結合し
ているので，この回路をエミッタ・カップルド・ファジ
ィ・ロジック・ゲート（ＥＣＦＬゲート）と名づける。

上述のＭＩＮ回路，ＭＡＸ回路は，電流源（トランジス
タＱ_１，Ｑ_３，Ｑ_７，Ｑ_８）によって駆動される２つの
エミッタ・フロアのカスケード接続であると考えること
ができる。したがって，これらは非常に高い入力インピ
ーダンスおよび非常に低い出力インピーダンスを示す。
この事実は，これらの回路が外部ノイズや信号のクロス
・トークに強いことを示し，後段に多くの回路を接続す
ることができることを意味している。

また，上述のＭＩＮ回路，ＭＡＸ回路は電流源によって
駆動されるので各トランジスタでの飽和は生じない。す
なわちベース領域における小数キャリアの蓄積効果は起
こらない。したがって，これらの回路は非常に速い演算
速度を示す。実験によると応答速度は10nsec以下であっ
た。

さらに，上述の回路の入力端子の１またはいくつかをオ
ープンにしても，回路全体の入／出力静特性は影響を受
けない。このことは，大規模システムを構築するために
非常に重要である。

さらに上述の回路において，ＰＮＰ，ＮＰＮトランジス
タをｐチャネル，ｎチャネルＭＯＳＥＦＴにそれぞれ置
きかえることも可能である。

以上のことは，上述のＭＩＮ回路，ＭＡＸ回路のみなら
ず，以下に述べるすべての回路にあてはまる。

(2)ＭＩＮ回路，ＭＡＸ回路の分類次に，ＭＩＮ回路，ＭＡＸ回路の発展形を考察するとと
もに，ファジィ推論エンジンを構成する回路の説明の便
宜のために，これらをいくつかの形態に分類しておく。

第１図に示すＭＩＮ回路において，２つの入力ｘ_１，ｘ
_２のみを考えるために他の入力のためのトランジスタＱ
₁₃〜Ｑ_1nを省略する。また入力ｘ_１，ｘ_２をそれぞれ
ｘ，ｙと置く。するとこのＭＩＮ回路はｚ＝ｘ∧ｙの演
算を行なう２入力１出力のＭＩＮ回路となる。このよう
な２入力１出力のＭＩＮ回路をｎ個用意すると，第３図
(A)に示すように，２ｎ入力（ｘ_１，ｘ_２，…，ｘ_ｎ，
ｙ_１，ｙ_２，…，ｙ_ｎ）ｎ出力（ｚ_１，ｚ_２，…，
ｚ_ｎ）のＭＩＮ回路となる。この回路において，対応す
る入力ｘ_ｉとｙ_ｉとによって１つの出力ｚ_ｉがｚ_ｉ＝ｘ
_ｉ∧ｙ_ｉとして得られる。したがって，このタイプのＭ
ＩＮ回路はコレスポンディングＭＩＮ回路（略してＣ−
ＭＩＮという）と呼ぶことにする。同じようにして，ｚ
_ｉ＝ｘ_ｉ∨ｙ_ｉ（ｉ＝１〜ｎ）のＭＡＸ演算を行なう２
ｎ入力ｎ出力のＭＡＸ回路をコレスポンディングＭＡＸ
回路（略してＣ−ＭＡＸという）と呼ぶ。

Ｃ−ＭＩＮ，Ｃ−ＭＡＸは，第３図(B)に示されるよう
に記号化される。バスの記号と同じような肉太の矢印は
ｎ本の信号ラインを表わしている。この矢印の内部に記
入されたｎは信号ライン数を示す。ファジィ・メンバー
シップ関数Ｘ，Ｙのｎ個の各値が各信号ライン上に分布
した電圧として表わされる。したがって，Ｃ−ＭＩＮ，
Ｃ−ＭＡＸは２つメンバーシップ関数Ｘ，ＹのＭＩＮ演
算，ＭＡＸ演算をそれぞれ行なうための回路であるとい
うことができる。演算により生成されたメンバーシップ
関数Ｚのｎ個の各値を表わす電圧もまたｎ本の信号ライ
ン上に分布として現われる。

上述のＣ−ＭＩＮ，Ｃ−ＭＡＸとは対照的に，第１図，
第２図に示したｎ入力１出力のＭＩＮ回路，ＭＡＸ回路
は，ｎ個の入力信号のアンサンブル演算結果を出力する
ので，アンサンブルＭＩＮ回路，アンサンブルＭＡＸ回
路（略してＥ−ＭＩＮ，Ｅ−ＭＡＸという）と呼ぶ。こ
れらの回路は，第４図(A)に示すように簡単化して示さ
れ，また第４図(B)のように記号化される。

さらに，もう１つの特殊なＭＩＮ回路を提案しておく。
それは，上述した「ＡからＢへのファジィ関係」を実行
するデカルト積（または直積）ＭＩＮ回路（Cartesian
product MIN circuit:略してＣＰ−ＭＩＮという）であ
る。第(1)式で示したように，この実施例ではファジィ
関係を表す演算としてＭＩＮ演算規則を採用している。

このＣＰ−ＭＩＮは，Ａ＝｛ａ_１，ａ_２，…，ａ_ｉ，…，ａ_ｍ｝Ｂ＝｛ｂ_１，ｂ_２，…，ｂ_ｊ，…，ｂ_ｎ｝を入力として，ファジィ関係Ｒ＝［ｒ_１，ｒ_２，…，ｒ_ｊ，…，ｒ_ｎ］を出力する回路である。

ＣＰ−ＭＩＮの記号が第５図(A)に，単純化した回路が
第５図(B)にそれぞれ示されている。そして，第５図(B)
にａ_ｉ，ｂ_ｊおよびｒ_ijのラインの交叉として記号化さ
れた回路の具体例が第６図に示されている。第６図の回
路は，第１図のＭＩＮ回路のトランジスタＱ₁₃〜Ｑ_1nを
省略して２入力に変形されたＭＩＮ回路である。第６図
において第１図に示すものと同一物に同一符号が付けら
れている。

(3)トランケーション回路トランケーション回路は，第７図に示すように，入力す
るメンバーシップ関数Ｘをある値ａで裁断するもので，
この裁断結果得られるメンバーシップ関数Ｘ′を出力す
る。この回路は，後に示すように，ＭＩＮ，ＭＡＸ演算
を用いたファジィ推論エンジンを構築するために使用さ
れる。トランケーション回路は，ｎ個の入力，１個のト
ランケーティング入力ａおよびｎ個の出力をもつ。

トランケーション回路の具体例が第８図に示されてい
る。ファジィ・メンバーシップ関数Ｘを表わすｎ個の入
力はｘ_１，ｘ_２，…，ｘ_ｎで，トランケートされた出力
ファジィ・メンバーシップ関数Ｘ′はｘ_１′，ｘ_２′，
…，ｘ_ｎ′でそれぞれ表わされている。この回路は，２
入力１出力のＭＩＮ回路をｎ個並列に設け（すなわちＣ
−ＭＩＮ），かつ各ＭＩＮの一方の入力を相互に接続し
てトランケーティング入力ａとしたものということがで
きる。また，トランケータとコンペンセータとから構成
されているということもできる。

(4)ＭＩＮ−ＭＡＸ回路，ＭＡＸ−ＭＩＮ回路ＭＩＮ回路とＭＡＸ回路のカスケード接続は，後述する
ファジィ推論エンジンの構築のためによく用いられる。
第９図はこのようなカスケード接続の例を示している。
第９図(A)において，ｍ入力のＥ−ＭＩＮとｎ入力のＥ
−ＭＩＮの出力側が２入力のＭＡＸ回路の入力側に接続
されている。第９図(B)には，ｍ入力のＥ−ＭＡＸとｎ
入力のＥ−ＭＡＸの後段に２入力ＭＩＮ回路が接続され
た回路が示されている。ＭＩＮ回路とＭＡＸ回路のカス
ケード接続の例はこれらに限られるものではなく，Ｃ−
ＭＩＮとＥ−ＭＡＸとのカスケード接続，複数の並列に
設けられたＥ−ＭＩＮとＥ−ＭＡＸとの接続等々が考え
られる。

第１図(A)および第２図に示した具体的なＭＩＮ回路，
ＭＡＸ回路を利用して，第９図(A)に示す回路を具体化
したものが第10図に示されている。一方のＥ−ＭＩＮお
よびＭＡＸ回路の構成素子の符号としては第１図(A)お
よび第２図に示すものが採用されている。ただし，トラ
ンジスタＱ_1nにはＱ_1mの符号が付けられている。また，
他方のＥ−ＭＩＮにおいては一方のＥ−ＭＩＮの対応す
る素子の符号にダッシュを付けてある。トランジスタＱ
_1mに対応するトランジスタには符号Ｑ_1n′が付けられて
いる。

第10図において，Ｅ−ＭＩＮのコンペンセータ（トラン
ジスタＱ_２）は，前述したように，前段のコンパレータ
のエミッタ接合における正の電圧シフトを補償するもの
である。また，２入力ＭＡＸ回路におけるコンペンセー
タ（トランジスタＱ_９）は前段のコンパレータのエミッ
タ接合における負の電圧シフトを補償するものである。
Ｅ−ＭＩＮのコンペンセータとＭＡＸ回路のコンペンセ
ータとは互いに逆方向の電圧シフトを補償しているか
ら，これらのコンペンセータを省略しても，最終出力ｚ
の値に変化はない。

この考え方にしたがって，両コンペンセータを省略する
ことによって構成した回路が第11図に示されている。第
10図の回路との比較によって，第11図の回路はきわめて
簡素化されていることが理解できよう。これによって，
トランジスタを節約し，動作速度を高速化し，電力消費
を低減させることができる。このコンペンセータ省略技
術は，ＭＡＸ回路とＭＩＮ回路のカスケード接続または
トランケーション回路とＭＡＸ回路のカスケード接続に
も有効に使用できるのはいうまでもない。

(5)コントロールドＭＩＮ−ＭＡＸ回路コントロールドＭＩＮ−ＭＡＸ回路は，制御入力に応じ
てＭＩＮ回路またはＭＡＸ回路として働く回路であり，
その一例が第12図に示されている。この回路は，２つの
信号入力ｘ，ｙ，１つの制御入力ｃおよび１つの出力ｚ
をもつ。

第12図の回路は，第11図のＭＩＮ−ＭＡＸ回路における
Ｅ−ＭＩＮのトランジスタＱ₁₂〜Ｑ_1m，Ｑ₁₂′〜Ｑ_1n′
を省略することによって構成される。そして，トランジ
スタＱ₁₁，Ｑ₁₁′のベースに信号入力ｘ，ｙがそれぞれ
与えられている。さらに，トランジスタＱ₁₁とＱ₁₁′の
エミッタ間に，制御入力ｃによって制御されるアナログ
・スイッチが接続されている。このアナログ・スイッチ
は並列に接続された１対のｎチャネルおよびｐチャネル
ＭＯＳＦＥＴＱ₃₁およびＱ₃₂から構成されており，
ＦＥＴＱ₃₁のゲートには制御入力ｃが直接に，ＦＥＴ
Ｑ₃₂のゲートには制御入力ｃがインバータで反転され
てそれぞれ与えられる。

制御入力ｃはバイナリィ値，すなわちＨレベル（たとえ
ば５Ｖ）およびＬレベル（たとえば０Ｖ）をとる。制御
入力ｃがＬレベルの場合にはアナログ・スイッチはオフ
となる。この場合には第12図の回路は，まさに第11図の
回路からトランジスタＱ₁₂〜Ｑ_1m，Ｑ₁₂′〜Ｑ_1n′を除
去した回路と同じになるから，ｚ＝（∧ｘ）∨（∧ｙ）
＝ｘ∨ｙの出力が得られ（∧ｘ，∧ｙはｘ，ｙに等し
く，演算としては意味をもたないが第11図とアナロジィ
上このように表現した）ＭＡＸ回路として働く。制御入
力ｃがＨレベルの場合には，アナログ・スイッチがオン
となりトランジスタＱ₁₁，Ｑ₁₁′がコンパレータ，トラ
ンジスタＱ₂₁，Ｑ₂₂のいずれか一方がコンペンセータと
して作用するので，ＭＩＮ回路となる（第１図(A)の回
路と比較せよ）。このとき，２つの電流源Ｑ_１，Ｑ_１′
が存在するので，トランジスタＱ₁₁，Ｑ₁₁′のうち導通
状態となったトランジスタには両電流源Ｑ_１，Ｑ_１′か
らの加算電流が流れる。このため，導通状態となったト
ランジスタのエミッタ接合における電圧シフトはやや大
きくなり，コンペンセータによる補償に若干のエラーが
生じる。しかしながら，このエラーは実用上は殆んど問
題にならない。というのは，トランジスタのＶ_EB−Ｉ_Ｅ
特性はきわめて急峻な立上りをもっているからである。
実験によると，エミッタ電流が5mAのときＶ_EBは0.71
Ｖ，10mAのときＶ_EBは0.725Ｖであった。したがって，
エミッタ電流Ｉ_Ｅがたとえ２倍になったとしてもＶ_EBに
は0.015Ｖの差しか現われない。信号入力ｘまたはｙが
０〜５Ｖの範囲で変化するとすると（ファジィ真理値０
〜１に対応），0.015Ｖは完全に無視できる値である。

３．ファジィ推論エンジン (1) 基本的な推論エンジン上述したモーダス・ポネンスのファジィ推論を実行する
ユニットであるファジィ推論エンジンについて述べる。
まず，インプリケーションの前件部に１つのファジィ命
題（上述した「もしｘがＡならば：ｘ＝Ａ」）のみを含
む簡単な推論を実行する基本的な推論エンジンについて
説明し，次により複雑な推論を実行する拡張されたファ
ジィ推論エンジン（拡張推論エンジン）について述べ
る。

簡単な推論を実行する基本的なファジィ推論エンジンの
概念が第13図に示されている。この推論エンジンは，上
述したファジィ推論の合成規則に基づいて与えられたフ
ァジィ命題に対応するファジィ・メンバーシップ関数
Ａ，ＢおよびＡ′を入力として，結論を表わすファジィ
・メンバーシップ関数Ｂ′を出力するものである。これ
らのファジィ・メンバーシップ関数Ａ，Ｂ，Ａ′および
Ｂ′は，ファジィ集合の要素に対応するｍ本またはｎ本
の信号ライン上に分布したアナログ電圧によって具現化
される。

基本的なファジィ推論エンジンは，上述した第(2)式，
第(3)式または第(4)式の演算を実行する回路である。第
(2)，(3)，(4)式に対応して少なくとも３種類のファジ
ィ推論エンジンの構成が考えられるので，これらをタイ
プ[1]，[2]，[3]とする。

(2) タイプ[1] タイプ[1]の基本的なファジィ推論エンジンは第(2)式の
演算を実行すものであり，第14図にそのブロック図が示
されている。ｍ本の信号ライン上に分布したファジィ・
メンバーシップ関数Ａを表わす電圧入力とｎ本の信号ラ
イン上に分布したファジィ・メンバーシップ関数Ｂを表
わす電圧入力がＣＰ−ＭＩＮ11に与えられ，ここでＡか
らＢへのファジィ関係Ｒを表わすｎ×ｍ個の出力電圧信
号（ｒ_ｊ，ｊ＝１〜ｎ）が得られる。ｎ個のＣ−ＭＩＮ
回路12が設けられており，各Ｃ−ＭＩＮ12にファジィ・
メンバーシップ関数Ａ′を表わす信号（ｍ個の電圧信号
の集合）と上記のＣＰ−ＭＩＮ演算結果を表わす信号ｒ
_ｊ（ｒ_ｊはｎ個の電圧を信号よりなる）とがそれぞれ与
えられる。各Ｃ−ＭＩＮ12の出力はａ_ｉ∧４Ａ_ij（ｉ＝
１〜ｎ）を表わすｍ個の電圧信号よりなる。さらにｎ個
のＥ−ＭＩＮ13が設けらており，各Ｅ−ＭＡＸ13で入力
するｍ個の電圧信号のＭＡＸ演算が行なわれる。したが
って，ｎ個のＥ−ＭＡＸ13のｎ本の出力信号ライン上に
分布したアナログ電圧ｂ_ｊ′の集合としての結論を表わ
すファジィ・メンバーシップ関数Ｂ′を得ることができ
る。

Ｃ−ＭＩＮ12とＥ−ＭＡＸ13のカスケード接続におい
て，上述したようにコンペンセータを省略することが可
能である。

(3) タイプ[2] タイプ[2]の基本的なファジィ推論エンジンは第(3)式の
演算を実行するものであり，第15図にそのブロック図の
一部が示されてる。すべてのｊ（ｊ＝１〜ｎ）について
ａ_ｉ′∧ａ_ｉ∧ｂ_ｊ（ｉ＝１〜ｍ）の演算を実行する必
要がある。このため，各ｊの値に対してｍ個のＥ−ＭＩ
Ｎ21が設けられ，各Ｅ−ＭＩＮ21にｂ_ｊ，ａ_ｉ′，ａ_ｉ
（ｉ＝１〜ｍ）の電圧信号が入力している。合計ｎ×ｍ
個のＥ−ＭＩＮが必要である。各ｊの値に対してｍ個の
Ｅ−ＭＩＮ21のｍ個の出力がＥ−ＭＡＸ22に送られる。
ｎ個のＥ−ＭＡＸ回路22が設けられており，各Ｅ−ＭＡ
Ｘ22から出力電圧ｂ_ｊ′（ｊ＝１〜ｎ）が得られる。

この回路においてもＥ−ＭＩＮ21とＥ−ＭＡＸ22とのカ
スケード接続においてコンペンセータを省略することが
できる。

第16図は，第15図に示すブロック図のうち１つのｂ
_ｊ（具体的にはｂ_１′）を得るための具体的回路構成を
示している。Ｅ−ＭＩＮ21およびＥ−ＭＡＸ22におい
て，第１図(A)および第２図に示すものと同一物には同
一符号を付けられているので，その構成を容易に理解す
ることができよう。Ｅ−ＭＩＮ21の電流源として働くト
ランジスタＱ_１と新たに設けられたトランジスタＱ₃₃と
によってマルチ出力電流ミラーが構成されており，トラ
ンジスタＱ₃₃は電流源Ｉ₁₁によって駆動される。したが
って，簡単な構成ですべてのＥ−ＭＩＮ21が等しい電流
で駆動されることになる。同じようにＥ−ＭＡＸ22の電
流源としてのトランジスタＱ_７は新たに設けられたトラ
ンジスタＱ₃₄と電流ミラーを構成しており，電流源Ｉ₁₂
によって駆動される。

(4) タイプ[3] タイプ[3]の基本的なファジィ推論エンジンは第(4)式の
演算を実行するものであり，そのブロック図が第17図に
示されている。それぞれｍ本の信号ライン上に分布した
ファジィ・メンバーシップ関数Ａ，Ａ′を表わす電圧が
Ｃ−ＭＡＸ31に与えられ，ここでａ_ｉ′∧ａ_ｉ（ｉ＝１
〜ｍ）のＭＩＮ演算が行なわれる。そのｍ個の出力電圧
はＥ−ＭＡＸ32に入力する。このＥ−ＭＡＸ22の出力はを表わし，トランケーティング入力ａとしてトランケー
ション回路33に与えられる。他方，トランケーション回
路33にはｎ本の信号ライン上に分布したファジィ・メン
バーシップ関数Ｂを表わす電圧（ｂ_ｊ，ｊ＝１〜ｎ）が
入力している。結局，トランケーション回路33で第(4)
式の演算が行なわれ，ｎ本の出力ライン上に分布したア
ナログ電圧ｂ_ｊ′の集合としての結論Ｂ′を得ることが
できる。

このタイプ[3]のファジィ推論エンジンの具体的な電子
回路が第18図に示されている。これらの図において，第
１図(A)，第２図，第８図および第16図に示すものに対
応する素子には同一符号が付けられている。Ｃ−ＭＩＮ
31とＥ−ＭＡＸ32のカスケード接続においてコンペンセ
ータは省略されている。トランケーション回路33は第８
図に示すものと全く同じである。Ｃ−ＭＩＮ31のｍ個の
電流源としてのトランジスタＱ_１は，トランケーション
回路33のトランジスタＱ_１とともに，トランジスタＱ₃₃
とマルチ出力電流ミラーを構成してる。Ｅ−ＭＡＸ32に
おける電流源としてのトランジスタＱ_７は，トランケー
ション回路33のトランジスタＱ_３とともにトランジスタ
Ｑ₃₄とマルチ出力電流ミラーを構成している。

タイプ[3]の推論エンジンは，他のタイプ[1]および[2]
の推論エンジンに比べてその構成が非常に簡素になって
いる。このタイプ[3]の推論エンジンは，トランジスタ
Ｑ₃₃，Ｑ₃₄を除くと，（４ｍ＋５ｎ＋１）個のトランジ
スタによって構成される。モノリシックＩＣの形ではな
く，個別部品のバイポーラ・トランジスタを用いた実験
によって，100nsec（10^-7sec）の演算速度が得られた。
これは，この基本的な推論エンジンは１秒間に実に10,0
00,000回のファジィ推論を実現できることを意味してい
る（10Mega FIPS:FIPS＝Frzzy Inferences Per Secon
d）。

(5) 拡張推論エンジン次に示すように，インプリケーションの前件部の２つの
ファジィ命題を含む推論が必要となることがある。これ
が拡張ファジィ−推論と呼ばれるものである。インプリ
ケーションの前件部は「かつ／または（and/or）」によ
って結合されている。「かつ（and）」または「または
（or）」のいずれか一方が選択される。

これは次のように記号で表現されるこの拡張ファジィ推論は，拡張ファジィ推論エンジンに
よって実行される。拡張推論エンジンの概念が第19図に
示されている。入力はファジィ・メンバーシップ関数
Ａ，Ｂ，Ｃ，Ａ′およびＢ′，ならびに「かつ／また
は」の結合を選択するための結合選択ｃである。出力は
結論を表わすファジィ・メンバーシップ関数Ｃ′とな
る。ファジィ・メンバーシップ関数Ａ，Ａ′はｍ本の信
号ライン上に分布した電圧によって，Ｂ，Ｂ′はｍ′本
の信号ライン上に分布した電圧によって，Ｃはｎ本の信
号ライン上に分布した電圧によってそれぞれ表わされ
る。

第20図はこの拡張された推論エンジンの構成を示してお
り，これは第17図に示すタイプ[3]の基本的な推論エン
ジンの構成を若干修正することによって得られる。ファ
ジィ・メンバーシップ関数ＡとＡ′との間でＣ−ＭＩＮ
演算が行なわれ（Ｃ−ＭＩＮ31A），その結果を表わす
ｍ個の電圧のＥ−ＭＡＸ演算が行なわれる（Ｅ−ＭＡＸ
32A）。ファジィ・メンバーシップ関数ＢとＢ′とにつ
いてもＣ−ＭＩＮ，Ｅ−ＭＡＸの演算が行なわれる（Ｃ
−ＭＩＮ31B，Ｅ−ＭＡＸ32B）。結合「かつ（and）」
はこの実施例ではＭＩＮ演算によって，「または（o
r）」はＭＡＸ演算によってそれぞれ実現される。この
結合の演算と選択が容易に可能となるように，上述した
コントロードＭＩＮ−ＭＡＸ回路34が用いられる。２つ
のＥ−ＭＡＸの演算結果はこのコントロールドＭＩＮ−
ＭＡＸ回路34に入力する。そして，「かつ」か「また
は」を選択するための結合選択入力信号ｃがコントロー
ルドＭＩＮ−ＭＡＸ回路34の制御入力として与えられ
る。ファジィ・メンバーシップ関数Ｃはトランケーショ
ン回路33に与えられ，そのトランケーティング信号とし
てコントロールドＭＩＮ−ＭＡＸ回路34の出力ａが与え
られる。トランケーション回路33から結論Ｃ′を表わす
ファジィ・メンバーシップ関数の電圧分布が得られる。

上記実施例においては，ファジィ命題の結合「かつ／ま
たは」をそれぞれ演算する演算回路と結合選択入力に応
じて結合演算回路を選択する切替回路とが第12図のコン
トロールドＭＩＮ−ＭＡＸ回路として有機的にまとめら
れているが，第１図(A)に示すようなＭＩＮ回路と，第
２図に示すようなＭＡＸ回路と，これらのＭＩＮ回路，
ＭＡＸ回路の入力側または出力側の結合選択入力に応じ
て切替える回路とから構成するようにしてもよい。

【図面の簡単な説明】

第１図(A)はｎ入力１出力ＮＩＮ回路の例を示す回路
図，第１図(B)はその改良型を示す回路図，第２図はｎ
入力１出力ＭＡＸ回路を示す回路図である。第３図から第６図はＭＩＮ回路またはＭＡＸ回路の分類
を示すもので，第３図(A)はコレスポンディングＭＩＮ
（Ｃ−ＭＩＮ）またはコレスポンディングＭＡＸ（Ｃ−
ＭＡＸ）の概念を，第３図(B)はその記号をそれぞれ示
し，第４図(A)はアンサンブルＭＩＮ（（Ｅ−ＭＩＮ）
またはアンサンブルＭＡＸ（Ｅ−ＭＡＸ）の概念を，第
４図(B)はその記号をそれぞれ示し，第５図(A)はデカル
ト積（または直積）ＮＩＮ回路（ＣＰ−ＭＩＮ）の記号
を，第５図(B)はその単純化した回路をそれぞれ示し，
第６図は第５図(B)にラインの交叉として記号化された
回路の具体例を示す回路図である。第７図はトランケーション回路の概念を示し，第８図は
トランケーション回路の具体例を示す回路図である。第９図(A)，(B)は，ＮＩＮ回路とＭＡＸ回路のカスケー
ド接続をそれぞれ示すブロック図，第10図は第９図(A)
の回路の具体例を示す回路図，第11図は第10図の回路の
コンペンセータを省略した回路を示す回路図である。第12図はコントロールドＭＩＮ−ＭＡＸ回路を示す回路
図である。第13図は基本的なファジィ推論エンジンの概念を示すも
のである。第14図はタイプ[1]のファジィ推論エンジンの構成を示
すブロック図である。第15図はタイプ[2]のファジィ推論エンジンの構成の一
部を示すブロック図，第16図はその具体的回路を示す回
路図である。第17図はタイプ[3]のファジィ推論エンジンの構成を示
すブロック図，第18図はその具体的回路を示す回路図で
ある。第19図は，拡張ファジィ推論エンジンの概念を示すもの
であり，第20図はその構成の一例を示すブロック図であ
る。Ｑ₃₁，Ｑ₃₂……結合切替用ＦＥＴ，Ｃ……結合選択入力。

Claims

【特許請求の範囲】

【請求項１】前件部に複数のファジィ命題をもつインプ
リケーションを含むモーダス・ポネンスを実行するファ
ジィ推論エンジンにおいて，複数のファジィ命題の結合かつ／またはをそれぞれ演算
する演算手段，および結合選択入力に応じて結合演算手段を選択する切替手
段，を備えたファジィ推論エンジン。