JPS6120428A - 多機能フアジイ論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は多機能ファジィ論理回路に関する。

ファジィ論理はフ７ジネスすなわち「あいまいさ」を取
扱う論理である。人間の思考や行動にはあいまいさがつ
きまとっている。そこで、このようなあいまいさを数量
化したり理論化できれば、交通管制、緊急、応用医療体
制等の社会システム、人間を模倣してつくられるロボッ
ト等の設計に応用できる筈である。１９６５年にｌ、Ａ
、Ｚａｄｅｈによってファジィ集合の概念が提唱されて
以来、このような観点から［あいまいさＩを取扱う一つ
の手段としてファジィ論理の研究が行なわれてきた。し
かしながらこのような仙究の多くがディジタル削算機を
用いたソフトウェア・システムへの応用に向けられてい
るのが現状である。ディジタル計算機はＯと１とからな
る２値論理に基づく演のを行なうもので゛あり、その演
算処理はきわめて厳密ではあるが、アナログ量の入力に
はＡ／Ｄ変挽回路を付加づる必要があり、このために膨
大な情報を処理させようとすると最終結果が得られるま
でに長い時間を要するという問題がある。まｌｃ、ファ
ジィ論理の応用のためのプログラムはきわめて複雑にな
らざるを得ず、複雑な処理のためには大型ディジタル計
算機が必要となり経済的でない。

そもそもファジィ論理はＯから１までの区間の連続的な
値（０，１）を扱う論理ぐあるから、２値論理を基礎と
するディジタル計惇機にはなじまないという面をもって
いる。またファジィ論理は巾のあるあいまいな曇を取扱
うものであるから、ディジタル計算機による演算はどの
厳密性は要求されない。そこで、ファジィ論理を取扱う
のに適した回路、システムの実現が望まれている。

発明の慨要 この発明は、ファジィ論理を取扱うのに適したシステム
の基礎となる多機能ファジィ論理回路を提供することを
目的とする。

この発明による多機能ファジィ論理回路は、少なくとｂ
１種類の入力電流のために設けられ、この入力電流と同
じ値でかつ同じ向きの少なくとも１つの電流と、同じ値
でかつ逆向きの少な（とも１つの電流とを生成する入力
回路、およびこの入力回路によって生成されＩＣ電流を
それぞれ人力゛電流の少なくとも１つとする複数の異な
るファジィ論理回路を備えていることを特徴とする。こ
こで同じ値とは実用上障害にならない程度に近い値を包
含する。入力回路をＦＥ丁によって構成した場合には入
力電流とほとんど等しい値の電流を（りることができ、
バイポーラ・ｉ〜ランジスタであっても電流増幅率βが
非常に大きい場合には実用上問題は生しない。

入ツノ回路は、１出力またはマルチ出力電流ミラーによ
り構成することができる。２種類の入力端子に対してそ
れぞれ入力回路を設けておくことが好ましい。

ファジィ論理の基本演算には、限界差、論理積、限界和
、限界積、論理和、論理積、絶対差、含意、対等がある
。動作モードとして電流ｔ−ドを採用し、限界差回路を
電流ミラーとワイヤードＯＲとダイオードとにより構成
した場合には、上記の基本演算のうち限界外以外の演算
を実行する回路は、１または複数の限界差回路とワイヤ
ーＦＯＲで実現できる。したがって、上記の複数の異な
るファジィ論理回路を限界差回路とワイヤードＯＲとに
より構成′Ｃ−きる。しかも、ダイオードは後述すると
ころから分るように、電流ミラーで代用することができ
るので、基板上には１出力またはマルチ出力“電流ミラ
ーとワイＡ’−ドＯＲのみを設ければよい。このことは
、多機能ファジィ論理回路をＩＧにより製造する場合に
有利である。

１出力またはマルチ出力電流ミラーをＭＯＳＦＥＴによ
り構成した場合には、ミラ一定数を常に１に保゛つこと
が可能であり、正確なファジィ論理演算ができるととも
に、演算の高速化が達成される。

この発明では、異なる２方向の入力電流を生成環るだめ
の入力回路が設けられているから、複数の異なるファジ
ィ論理回路が要求する向きの入力電流をこれらのファジ
ィ論理回路に与えることが可能であり、所望の複数のフ
ァジィ論理演算出力を得ることができるようになる。

実施例の説明 １）　ファジィ論理回路における電流の入出力形態 この発明においては、ファジィ論理回路は電流モードで
動作する。そこで電流の入出力形態を簡単に説明してお
く。第１図において、フン・シイ論理回路（１０〉の入
力電流が［ｉで、出力電流がｌｏでそれぞれ表わされて
いる。（Ａ＞は、入力電流１１が回路（１０）に向って
流れ込み、出力電流］０が回路（１０）から流出する入
出力形態を示している。これを、吸い込み入力、吐き出
し出力と名付ける。（Ｂ）は、入力電流１ｉが回路（１
０）から流出し、出力電流１ｏが回路（１０）に流入す
る吐き出し入力、吸い込み出力の形態を示している。同
様にしく、（Ｃ）は吸い込み入力、吸い込み出力を、＜
Ｄ）は吐き出し入力、吐き出し出力をそれぞれ示してい
る。ファジィ論理回路を多段（カスケード）に接続でる
場合には、第１図（Ａ）または（Ｂ）の形態を採用する
ことが好ましい。第１図は１人力、１出力の例であるが
、多入力、多出力の回路においても電流の入出力形態は
変わらない。

２）　ファジィ論理の基本演算 フ１シイ集合Ｘはメンバーシップ関数μＸによって特性
づ【ブられる。メンバーシップ関数とはその変数がファ
ジィ集合Ｘに属している度合いを表わすものであり、こ
の度合いは０がら１まぐの区間の連続的な値（０，１）
によって表わされる。したがって、メンバーシップ関数
はその変数を（０，１）に変換するものであるというこ
とができる。ファジィ集合Ｙも同様にメンバーシップ関
数μｙによって特性づけられる。

−ノーｔ・シイ論理とは、あいまいさをファジィ集合の
形ぐ表わし、これを用いて、通常の論理をあいまいさを
取扱うことができるように拡張したしのである。ファジ
ィ論理の基本演算には、限界差、論理積、限界用、限界
積、論理和、論理積、絶対差、含意および対等がある。

後に明らかになるように、これらの９の基本演算は限界
差と算術和によって表わすことができる。このことは、
ファジィ論理の基本演算の最少中位が限界差と算術和で
あることを意味している。

電流モードで動作する回路の利点の１つは、粋術和を（
算術差も）ワイヤードＯＲで実現できることである。

以下に、まず上述の９秒類の基本演舞を行なう回路につ
いて説明し、その後、この発明の実施例について述べる
。ファジィ論理基本演算を実行する回路は原則的にＰチ
ャネルＭＯ３形ＦＥＴ（電界効果トランジスタ）（Ｐ−
ＭＯＳＦＥＴ＞で実現されており、吐き出し入力、吸い
込み出力の電流入出力形態が採用されている。

しかしながら、ファジィ論理回路はＰ−ＭＯＳＦＥＴの
みならず、ＮチャネルＭＯ８形ＦＥＴ　（Ｎ−ＭＯＳ　
　ＦＥＴ＞　、相補形ＭＯ８（Ｃ−ＭＯＳ）ＦＥＴによ
っても実現できる。

３）　限界差回路 フ？シイ集合Ｘ、Ｙに対して、限界差は、それらのメン
バーシップ関数μＸ、／ｌにより次のように定義される
。

ＸθＹ　ｍ　Ｉｔ　ｘｅｙ 三μ×θμｙ −ＯＶ　＜μ×−μｙ）　　　　・・・（１）ここでθ
は限界差、■は論理和（ｍａｘ　）　　（大きい方を選
択すること）、−は算術上の引算（算術差）をそれぞれ
表している。ファジィ論理では負の値は使用しないから
、第（１）式において、（μＸ−μｙ）が負の値になっ
た場合には論理和Ｖによって限界差はＯとなる。すなわ
ち、第（１）式は具体的には次の関係を表わしている。

・・・　（２） 第２図に限界差回路が示されている。限界差回路は、Ｐ
−ＭＯＳ　　ＦＥＴにより構成される電流ミラー（１）
、ワイヤーＦＯＲ，ダイオード（２＞、２つの電流源（
３）（４）および１つの出力端子（５）からなる。電流
ミラー（１）は２つのＰ−ＭＯＳ　　ＦＥＴからなる電
流ミラーと等価である。第４図において、（Ａ）は第２
図における電流ミラー（１）を、（Ｂ）は２つのＰ−Ｍ
ＯＳ　　ＦＥＴ（１１）（１２）からなる電流ミラーを
それぞれ示している。

第４図（Ｂ）において、２つのＦＥＴ（１１）（１２）
のソース（Ｓ）が接地されている。またこれらのゲート
（Ｇ）が互いに接続され、かっこれらのゲート（Ｇ）が
一方のＦＥＴ（１１）のドレイン（Ｄ）に接続されてい
る。一方のＦＥＴ（１１）のドレイン（Ｄ）に吐き出し
入力電流１ｉを与えると、他方のＦＥＴ（１１）のドレ
イン（Ｄ）から１ｉ−１ｏとなる吐き出し出力電流１０
６Ｘ得られる。これは、ＦＥＴ（１１）のドレイン電流
が［ｉに等しくなるようにゲート電圧（ゲーｈ　／ソー
ス間電圧）が加わるからであり、このゲート電圧は他方
のＦＥＴ（１２＞にも作用してＦＥＴ（１２）のドレイ
ン電流もｌｉに等しくなるからである。ただし、２つの
ＦＥＴ（１１ン　（１２）の構造およびＳ！　　５ｆＯ
２界面物性が等しいことが条件である。ゲート（Ｇ）と
一方のＦＥＴ（１１）のドレイン（Ｄ）との間の短絡路
には電流は流れない。

２つのＦＥＴの構造および３ｉ　−８ｉ　０２界面物性
が等しければ、入力電流の大きさに関係なく入ノコ電流
１ｉに等しい出力電流■０が得られるというのはＦＥＴ
を用いた電流ミラーの大きな特徴である。バイポーラ素
子、たとえば通常の接合トランジスタを用いた電流ミラ
ーでは、電流増幅率βが非常に大きい場合にのみｌｉ　
−■０が成立する。入力電流１ｉが小さい場合には電流
増幅率βも小さくなるので上記の等式が成立しなくなる
。第４図（Ｂ）の電流ミラーを、以下第４図（Ａ＞の記
号で表現する。

第２図に戻って、電流ミラー（１）の入力用ドレイン（
ゲート）に吐き出し電流Ｉｙの電流源（４）を接続すれ
ば、その出力用ドレインにはこれと等しい値■ｙの吐き
出し電流が得られることは、上述の説明から明らかであ
ろう。この出力用ドレインに、吐き出し電流ｌｘの電流
源（３）と、電流ミラーの吐き出し方向に対して逆り向
となるダイオードく２〉を介して出力端子（５）とを接
続しておく。電流源（３）によって１×の値の電流が引
っばられるので、Ｉｘ＞ｌｙの場合にのみ＋２−ＩＸ−
［１の出力電流が端子（５）からダイオード（２）を通
して吸い込まれることになる。ｌｘ≦ＩＶの場合にはＩ
ｙ　−ｌｘの出力電流が吐き出されようとするが、ダイ
オード（２）によって阻止されるので、端子（５）に流
れる出力電流は零となる。

以上の関係をまとめると、次のようになる。

・・・（３） メンバーシップ関数μＸ、μｙをそれぞれ入力電流１ｘ
、ｔｙに、限界差μＸｅ）を出力電流１Ｚにそれぞれ対
応させれば、第（３）式は第（２）式と全く同じ関係を
表わしている。第２図の回路が限界差の基本演算回路で
あることが理解できよう。

第３図は、入力電流の一方１ｙをパラメータとした場合
における、他方の入力電流Ｉ×と出力電流１ｚとの関係
を示している。ここで、人、出力電流はいずれも、最大
値が１となるように正規化されている。

第５図は、第２図に示される限界差回路をＩＣ（集積回
路）によって実現した場合のＩＣの構造の一例を示して
いる。（Ａ＞は平面パターン図、（Ｂ）はｂ−ｂ線にそ
う断面図、（Ｃ）はＣ−Ｃ線にそう断面図であり、いず
れも図式的に示されている。また、サブストレート（第
２ゲート）は省略されている。この回路は、ｎ形基板（
３０）上に通常のＰ−ＭＯ８製造プロセスによってつく
ることができる。

電流ミラー（１）におけるソースとなるＡ／（導体）パ
ターン（６１）はｎ領域（４１）にオーミック接触して
いる。入力側のドレインとなるＡ／パターン（６２）＆
よｎ領域（４２）に接続されでいる。出力側のトレイン
となるＡ／パターン（６３）もまたｎ領域（４３）に接
続されている。

２つのＦ　Ｅ　’ｒのチャネル巾、チャネル長、グー１
−酸化膜厚はそれぞれ等しくなるように製作されている
。ｎ領域（４１）と（４２）　　（４３）との間にのぞ
むように、ゲートとなる多結晶Ｓｉ　　（Ｂドープ、ｐ
形）（５０）が３ｉ０２絶縁膜（５１）を介しく設けら
れている。この多結晶３ｉ（５０）はＡ／パターン（６
２〉に接続されているが、Ａ／パターン（６３）とはＳ
ｉ　０２　　（５１）を介して絶縁されている。ｎ領域
り４４）とｎ領域（４５）とによりダイオード（２）が
構成されている。

Ａ／パターン（６３）がカソード側となる０領域（４５
）上までのばされ、この０領域（４５）に接続されてい
る。出力端子（５）に接続されるＡＩパターン（６４）
はｎ領域（４４）に接続されている。

第６図は、Ｎ−ＭＯＳ　　ＦＥＴに′より構成された限
界差回路を示している。吸い込み入力、吐き出し出力の
電流入出力形態となっている。

また２つのドレインが設けられ、一方がゲートに接続さ
れ、他方は出力側に接続されている。

ソースは接地されている。ダイオード（２）は第２図に
示すものとは当然のことながら向きが逆である。このよ
うな回路においても第（３）式の演算が達成されるのは
いうまでもない。

第６図において電流源が入力端子＜３＞（４）に四きか
えられているが、以下に説明する種々の回路に４３いて
も、簡略化のために同じやり方を採用する。

４）　論理積 ファジィ集合Ｙに対して、論理積はそのメンバーシップ
関数μｙを用いて次のように定義され、かつ限界差を用
いて表現することができる。

Ｙ−μＶ 三１−μｙ ＝１θμｙ　　　　　　　　　　・・・（４）第（１）
式または第（２〉式とこの第（４）式とを比較づれば、
論理積は限界差においてμ×−１としたものであること
が分るであろう。

したがって、論理積回路は第７図に示すように、第２図
において１ｘ−１とすればよい。すなわち、入力！流ｍ
（３）として１の値（Ｒ入植）の入力電流を発生ずるも
のを用いればよい。

この場合、出力側ドレインから流出する゛電流（ＩＶに
等しい）は、端子（３）の入力側１よりも大きくなるこ
とはあり得ないから、ダイオード（２）を省略すること
が可能である。第８図は、論理積演算における入力電流
＋ｙと出力電流Ｊｚとの関係を示している。

５）　限界和 ファジィ集合Ｘ、Ｙに対して、限界和は、それらのメン
バーシップ関数μＸ、μｙにより次のように定義される
。

Ｘ＠Ｙωμ８，７ ＝μＸΦμｙ 三１△（μＸ＋μｙ）　　　・・・（５）ここで、■は
限界和、△は論理積（ｍｉｎ　）　　（小さい方を選択
する）、＋は算術和をそれぞれ表している。ファジィ論
理では１を超えた値は使用されないから、（μχ＋μｙ
）が１を超えた場合には論理積△によって限界和は１と
なる。

すなわち、第（５）式は具体的には次の関係を表わして
いる。

・・・（６） 第（５）式の限界和は次式のように表わされうる。

１　△　く　μ×　十　μｙ　） ＝１θ（１θ（７１，ｘ＋μｙ＞＞ ・・・（７） 第（１）式は次のようにして証明できる。

１θ（１ｅ　（μＸ　＋ｔｌＶ　）　）三１θ（１θ（
Ｘ＋Ｙ）） −ＯＶ　（１−（１θ（Ｘ　十ｙ　）　）　）−ＯＶ　
　（１−（ＯＶ　　（１−ｘ　　−ｙ　　）））−ＯＶ
　　（（１−０）　　△ （１−（１−ｘ　　−ｙ　　）　　）　　）−ＯＶ　（
１Δ（ｘ　十ｙ　）　） ＝１△　（Ｘ　　＋１　　） 三１△（μ×十μｙ）　　　　　・・・（８）第（７）
式から分るように、限界和は１回の算術和演算と２回の
限界差演算により求めることが可能である。このことは
、限界和回路を１つのワイヤードＯＲと２つの限界差回
路とにより実現できることを示している。

第９図は限界和回路を示している。入ツノ端子（３）（
４）の吐き出し入力電流Ｉ×とＩＶの算術和１ａ＝ＩＸ
＋ＩＶがワイヤードＯＲによつで演算され、この電流１
ａが第１段の限界差回路の入力となる。この限界差回路
のもう１つの入力端子（６）には１の値をもつ吐き出し
入力？ｌｉ流が与えられている。したがって、第１段の
限界差回路の吸い込み出力電流１ｂは次式で与えられる
。

・・・（９） この出力電流ｆｂは、第２段の限界差回路の入力となる
。この限界差回路は、電流ミラー（２１）とダイオード
（２２）とから構成され、もう１つの入力端子には１の
値をもつ入力電流が与えられている。第２段の限界差回
路の出力端子（２５〉の吸い込み出力電流１ｚは次式で
与えられる。

・・・（１０） 第（１０）式は第（６）式に対応し、第９図の回路によ
って限界和の演算が実行されることが理解できよう。第
９図の回路もまた、第５図に示すＩＣパターンを２段に
設けることにより容易に１０化することができる。

電流ミラー（１）および（２１）の出力側ドレインから
流出する電流（それぞれｌａ、ｌｂに等しい）は、それ
ぞれ端子＜６＞（２３）の入力電流１よりも大きくなる
ことはあり得ないから、ダイオード（２）（２２）を省
略することが号能である。このことは、回路のｔＣ化に
とって好都合である。

６）　限界積 ファジィ集合Ｘ、Ｙに対して、限界積は、それらのメン
バーシップ関数μＸ、μｙにより次のように定義され、
かつ限界差を用いて表わすことができる。

Ｘ■Ｙ仲μｘ、。

三〇Ｖ（μχ十μｙ−１） ＝　（ｔｔｘ　＋μｙ　）θ１　　　　　・（１１）こ
こぐ○は限界積を表わしている。第（１１）式の限界積
の定義によると、限界積とは、メンバーシップ関数μ×
とＩｙとの算術和から１を引き、この減算結果とＯのい
ずれか大きい方を選択りることを意味している。これは
具体的には次の関係を示づものである。

・・・　（１２） 一方、第（１１）式は限界積の演算が碑術和と限界差に
より行なわれることを示している。限界積回路が第１０
図に示されている。この図において、電流ミラー（１）
のゲート側入力端子（６）には１の値をもつ吐き出し入
力電流が供給されている。また、２つの入力電流ｌｘと
Ｉｙどの和ワイヤードＯＲ回路によって演算され、この
和電流が電流ミラー（１）の出力側ドレンの入力となっ
ている。しＵがって、この回路の出力電流１ｚは次式で
与えられる。

・・・（１３） 第（１３）式は第（１２ン式に対応しているから、第１
０図の回路によって限界積が演算されることは明らかで
ある。第１０図の限界積回路は、第５図（Ａ＞において
ＡＩパターン（６３）に接続されたもう１つのＡ／パタ
ーン（６５）を設けることにより容易にＩＣ化すること
ができる。

７）　論理和 ファジィ集合Ｘ、Ｙに対して、論理和はそれらのメンバ
ーシップ関数μＸ、μｙにより次のように定義される。

ＸＵＹφμｘｕχ 三μＸＶμｙ　　　　　　　　・・・（１４）論理和は
μＸ、μｙのいずれか大きい方を選択することを意味し
ているから、第（１４）式は次のように書きなおすこと
ができる。

・・・　（１５） 第（１４）式は次のように変形することが可能である。

μＸＶμＶ−（μＸθμｙ）十μｙ −（μｙθμ×）十μ× ・・・（１６） 第（１６）式は次のようにして証明される。

（μ×θμｙ）十μｙ三（ＸθＶ）−１１１＝　［ＯＶ
　（ｘ　−ｙ　）　）　］　＋ｙ−（ｙ＋ｏ）Ｖ（ｙ＋
（ｘ−ｙ）） ｙ　ＶＸ 三μｙＶμＸ　　　　　・・・（１７）第（１６）式よ
り、論理和の演算は限界差回路とワイヤードＯＲとによ
り実現できることが分かる。第１１図は、論理和回路を
示している。

この図において、限界差回路の出力電流１ａは次式で与
えられる。

・・・（１８） 入力端子（６）に電流ＩＩ／が供給されており、ワイヤ
ードＯＲにより電流１ａとＩＶが加算される。そして、
最終的な出力電流Ｉｌは、［７−Ｉａ＋Ｉｙで与えられ
るのでｌｚは次のようになる。

・・・（１９） 第（１９）式を第（１５）式と対応させることにより論
理和の演算が行なわれていることが分る。

論理和回路についてのＩＣ回路は、第５図（Ａ）におい
てＡ／パターン（６４）に接続されるＡ／パターン（６
６）を追加すればよい。

なお、論理和回路は第１１図に示されているように、一
方の入力電流（第１１図ではｆｙ）について２つの電流
源が必要となる。また第１１図において、入力電流ｌｘ
と１ｙとを交換しても同じ結果が得られるのはいうまで
もない。

８）　論理積 ファジィ集合Ｘ、Ｙに対して、論理積はそれらのメンバ
ーシップ関数μ×、μｙにより次のように定義される。

ＸｎＹψμＸ／ｌｙ 三μ×へμｙ　　　　　　　　・・・（２０）論理積△
はμＸ、μｙのいずれか小さい方を選択することを意味
しているから、第（２０）式は次のように書きなおすこ
とができる。

・・・　（２１） 第（２０）式は次のように変形することが可能である。

１１ｘｎｙ　　　−μｘｅ（μ×θμｙ）−μｙθ（μ
ｙθμ×）・・・（２２）第（２２）式は次のようにし
て証明される。

μＸθ（μＸθμｙ）三Ｘθ（Ｘθｙ）＝ＯＶ　ｌｘ　
−（Ｘθｙ）］ ＝ＯＶ　［ｘ　−［ＯＶ　（ｘ　−ｙ　）　］　］−〇
［（Ｘ−０）△（ｘ　−（ｘ　−Ｙ）　＞　１＝ＯＶ　
（ｘ△ｙ） ；×Δｙ 三μ×へμｙ　　　　　　　　　　・・・〈２３）第（
２２〉式Ｊ、す、論理積の演算は２つの限界差回路によ
り実現できることが分る。第１２図は、論理積回路を示
している。この図において、第１段の限界差回路の出力
電流１ａは次式で与えられる。

・・・（２４） この電流１ａが第２段の限界差回路の一方の入力電流と
なり、他方の入力電流（端子（２３）としては１×が与
えられている。したがって、この第２段の限界差回路の
出力電流１ｚは次式％式％ 第（２５）式を第（２１）式に対応させることにより、
論理積の演算が実行されていることが理解できるｒあろ
う。

接設の限界差回路の電流ミラー（２１）のゲートに電流
が流入することはあり得ないから、ダイオード（２）を
省略することができる。

第１３図番よ、第１２図の論理積回路をｌＣ化した場合
の構造を示している。第１２図においてダイΔ−−ド（
２）を省略することができるので、第１３図ではこのダ
イオードが除かれている。また、第１段の限界差回路に
おける電流ミラー（１）のＩｃパターンに関しては、第
５図くハ）における対応するものと同一符号が付けられ
ている。１）−ｂ線断面およびＣ−Ｃ線断面は第５図（
Ｂ）（Ｃ）にそれぞれ示すものと同じである。そして、
ｄ−ｄ線断面は第５図（Ｂ）に示された断面図の一部（
後述する第１７図（Ｂ）と同じである。第１段の電流ミ
ラーはＡＩパターン（６３）によって第２段の電流ミラ
ーに接続されている。１４５図との対応から、第１３図
に示すＩＣパターンが第１２図の回路を格成しているこ
とが容易に理解できよう。

なお、限界和回路第９図のＩＣパターンは、第１３図に
おいて、△ｌパターン（６２）に接続されたＡ／パター
ンクロア）を付加づることにより実現される。

９）　絶対差 ファジィ集合Ｘ、Ｙに対して１．絶対差は、それらのメ
ンバーシップ関数μＸ、μｙにより次のように定義され
る。

＋Ｘ−ＹＩｓμＬＫ−７１ 三１μ×−μｙ１ Ｕμｙ−７１ｘ　　　（μＸ≦μｙ） ・・・　（２６） 第（２６）式は次のように変形することが可、能である
。

μｍＸ−７１−（μ×θμｙ）＋（μｙθｌｉ　、・）
・・・（２７） 第（２７）式は次のようにして証明される。

（μ×θμｙ）＋（μｙθμ×） 三（Ｘ　ｅｙ　）　＋　ＨθＸ） ＝（×θｙ）＋［０Ｖ（ｙ−ｘ）］ −Ｅ（ＸｅＶ　）＋Ｏ］Ｖ［（ＸｅＶ　）＋（Ｖ　−Ｘ
　）］ −［［０Ｖ（ｘ−１１）］十〇］Ｖ ［［０Ｖ（ｘ−ｙ）］＋（ｙ−ｘ）］ ＝　　［（０＋　０）　　Ｖ　　（０＋Ｘ　　−Ｖ　　
）　　コ　Ｖ［（ｙ　−ｘ　＋Ｏ）　Ｖ　（ｘ　−ｙ　
＋ｙ　−ｘ　）　］＝ＯＶ　　（ｘ　　−ｙ　　）　　
Ｖ　　（ｙ　　−ｘ　　）　　ＶＯ＝　　（Ｘ　　−ｙ
　　）　　Ｖ　　（ｙ　　−ｘ　　）三（μＸ−μＹ）
Ｖ（μｙ−μＸ）・・・（２８）第（２７）式より絶対
差の演算は、２つの限界差回路と１つのワイヤードＯＲ
により実現できることが分る。第１４図は絶対差回路を
示している。この図において、電流ミラー（１）とダイ
オード（２）とを含む一方の限界差回路の出力電流Ｉａ
Ｇよ次式で与えられる。

・・・（２９） 電流ミラー（２１）とダイオード（２２）とを含む使方
の限界差回路においては、その人ツノ電流Ｉ×とＩｙと
が上記一方の限界差回路の入力電流と交換されているの
で、その出力電流ｉｂは次式で与えられる。

・・・（３０） 絶対差回路の出力電流［２は、出力電流１ａとＩＩ］と
の算術和であるから、次のようになる。

１ｚ＝ｌａ＋ｌｂ ・・・（３１） 第（３１）式を第（２６）式に対応させることにより、
絶対差の演算が実行されていることが理解できるであろ
う。

第１５図は、第１４図の絶対差回路をＩＣ化した場合の
構造を示している。２つのダイオード（２＞（２２）は
省略することができないから、第１５図のＩＣ回路は、
第５図に示す限界１ｉＩＣ回路を２つ並べ、かつダイオ
ード（２）（２２）のアノードに接続されたＡＩパター
ン（６４）を相互に接続して１つの出力を導くように形
成されている。ｂ−ｂＩＩＡ！！ｉ面およびＣ−Ｃ線断
面は第５図（Ｂ）（Ｃ）にそれぞれ示すものと同じであ
る。

１０）　　含意 ファジィ果合Ｘ、Ｙに対して、含意はそれらのメンバー
シップ関数μＸ、μｙにより次のように定義される。

Ｘ→Ｙ仲μ×→ｙ 三１△（１−μＸ十μｙ）　・・・（３２〉μＸは集合
Ｘに属している度合を表わずから、（１−μＸ）は集合
Ｘに属していない度合を表わづことになる。また論理積
△はいずれか小さい方を選択するものである。以上を考
慮すると、含意とは、集合Ｘに属していない度合と集合
Ｙに属している度合との算術和を表わし、この算術和か
１よりも大きい場合には結果を１とすることを意味して
いる。第（３２）式をより分りやすく表現すると次のよ
うになる。

１△（１−μ×十μｙ） ・・・（３３） また、第（３２）式は次のように変形することが可能で
ある。

１△（１−μＸ十μｙ） −１０（μ×θμｙ）　　　　　・・・（３４〉１　（
３４）式は次のようにして証明される。

１θ（μｘｅＩｌｙ）三１θ（Ｘθｙ）−ＯＶ　　［１
−（ｘ　　θｙ）］ ＝ＯＶ　　［１−［ＯＶ　　（ｘ　　−ｙ　　）　　］
　　３＝ＯＶ　　［＜１−０）　　△　（１−（ｘ−ｙ
））］＝ＯＶ　　［１△　（１−ｘ＋ｙ）） −１△　（１−ｘ＋ｙ） 三１△（１−μＸ十μｙ）　　　　・・・（３５〉第（
３４）式により、含意の演碑は２つの限界差回路により
実現できることが分る。第１６図は含意回路を示してい
る。この図において、第１段の限界差回路の出力電流１
ａは次式で与えられる。

・・・（３６） この電流［ａが第２段の限界差回路の−ｈの入力電流と
なり、他方の入力電流（端子（２３）　）としでは値が
１の電流が与えられている。したがって、この第２段の
限界差回路の出力電流Ｉ７は次式で与えられる。

・・・（３７） 第（３７）式を第（３３）式に対応させることにより、
含意の演算が実行されていることが理解ぐきるであろう
。

第１６図に８３いて、ダイオード（２）は論理積回路（
第１２図）の場合と同じ理由により省略づることが可能
となる。また、第２段の電流ミラーク２１）の出力側ド
レインから流出する電流（Ｉａに等しい）は、端子（２
３）の入力電流１よりも太き（なることはあり得ないか
ら、ダイオード（２２）もまた省略することが可能であ
る。したがって、第１６図の含意回路をＩＣ化する場合
には、第１７図（Ａ）に示すように、ダイオード（２）
（２２）を設Ｇプる必要はない。

第１７図（Ａ＞におけるｂ−ｂｌｌｉｌｉｉ面（よ同図
（Ｂ）に示されている。Ｃ−Ｃ線断面は第５図（Ｃ）に
示すものと同じである。

１１）　　対等 ファジィ集合Ｘ、Ｙに対して、対等は、それらのメンバ
ーシップ関数μＸ、μｙにより次のように定義される。

Ｘ＃Ｙ匂μ×鑓。

三μに−ｐｒ　　Δ７１．．．　　　　　　　−（３８
）対等はこのように２つの含意μ　　、μ７．８×４７ のいずれか小さい方によって表わされるので、上述の含
意の定義（第３３式）を利用すると、次のように表現す
ることもで・きる。

・・・　（３９） 第〈３９）式は次のように変形することが可能である。

μす７ 一１θ（（μ×θμｙ）＋（μｙθμ×））・・・（４
０） 第り４０）式は次のようにして証明される。

Ｘ材Ｙ 三（Ｘ−Ｙ）△（Ｙ−Ｘ） 冨　１ｘ−ｙｌ −１−ＩＸ−ｙｌ ＝１−＜（ＸθＶ）＋（ｙθ×）） −１θ　（（×　　θｙ）＋（ｙ　　θＸ））　　・・
・　（４１）第（４０）式より、対等の演算は３つの限
界差回路と１つのワイヤードＯＲとにより実現できるこ
とが分る。第１８図は対等回路を示している。電流ミラ
ー（１）を含む第１の限界差回路と電流ミラー（２１）
とを含む第２の限界差回路とが並列に接続されている。

この並列に接続された２つの限界差回路は、上述の絶対
差回路である。したがって、その出力計１ｃは、第〈３
１）式を参照すれば次のように表わされる。

・・・（４２） 第３式の限界差回路は、電流ミラー＜３１）とダイオー
ド（３２）とから構成され、その一方の入力電流は上記
出力電流ＩＣ１他方の入力電流は１の値の電流である。

しかって、この第３の限界差回路の出力電流１ｚは次式
で与えられる。

・・・（４３） 第（４３）式を第（３９）式に対応させることにより対
等の演算が実行されていることが分るであろう。

第（４３）式において、ｒｘ＝ｒｙの場合には（Ｉｘ−
１ｙ　）＝　（Ｉｙ　−１ｘ　）−０どなるから、Ｉｚ
　＝１である。すなわち、２つの入力電流Ｉ×とｌｙが
等しいときには出力電流ｌｘは１の値をとり、それ以外
の場合にはＩｚ≠１となる。したがって、出力電流１１
が１かどうかという点のみに着眼すれば、対等回路は一
致回路と考えることができる。

第（４２）式から分るように、電流１ｃ１．ｔｌＸとＩ
ｙとの差を表わしている。ＩＸ−ＩＴ／の場合にはＩＣ
−０である。また、電流ミラ〜（３１）において、短絡
路（３４）を開放した場合にはこの素子は単なる１個の
ＦＥＴとなる。このＦＥＴはＩｃ　＝Ｏの場合にのみオ
フとなる。ＦＥＴがオフであれば、入力端子（３３）に
１の値の吐き出し電流が与えられているから１７−１と
なる。ＦＥＴがオンの場合には（ＩＣ＋Ｏ＞、入力端子
（３３）の吐き出し入力電流はＦＥＴから流れてしまう
ので＋２−０となる。第１８図の回、路は、短絡路（３
４）を開放すると、２値出力の一致回路となることが理
解されよう。

また、電流ミラー（３１）の出ノ〕側ドレインから流出
する電流＜Ｉｃに等しい〉は、端子（３３〉の入力電流
１よりも大きくなることはあり得ないから、ダイオード
（３２）を省略することが可能である。

第１９図は、第１８図の回路をＩＣ化した場合の平面パ
ターンを示している。対等回路においては、上述のよう
にダイオード（３２）を省略することはできるが、ダイ
オード（２）（２２）を省略（ることができない。その
ために、ＩＣ基板上には、電流ミラーとダイオードとか
らなる２つの限界差回路ともう１つの電流ミラーとが設
けられている。ｂ−ｂ線断面およびＣ−Ｃ線断面は、第
５図（Ｂ）（Ｃ）に示づものと同じぐある。

１２）　　電流分配回路 限界和回路（第９図〉においては１の値の電流源が２つ
必要である。同様に、論理和回路（第１１図）、論理積
回路（第１２図）、絶対差回路（第１４図）、対等回路
（第１８図）においては、入力電流ｌｘやＩＶの１ｉｉ
ｌｌ源が２つ必要となる。このように、同じ値で同方向
の電流が必要な場合には電流分配回路を用いるとよい。

電流分配回路は電流ミラーの考え方を拡張して容易に作
成できる。すなわち、第４図（Ａ）に示す電流ミラーは
、第５図のＩＣをみても分るように、基板上に２つのド
レイン、共通のソースおよび共通のゲートを設置ノ、一
方のトレインをゲートに接続したものである。３つ以上
のドレインを基板上に設けそのうちの１つをゲートに接
続すれば（マルチ出力電流ミラー）、ゲート電流（入力
ドレイン電流）に等しい値の電流を、他の２つ以上のド
レインから同時に得られる。このようなマルチ出力電流
ミラーは第２０図に示すように表現することができる。

第２０図は４出力の例を示している。

第２１図は、電流分配回路を論理和回路（第１１図）に
適用した例を示している。論理和回路では、２つの端子
（４）および（６）に電流Ｉｙ　　（吐き出し入力）を
入力させなければならない。そこで、端子（７３）の吐
き出し入力電流Ｉｙを電流ミラー（７２）によって吸い
込み入力電流１ｙに変４％　！ｊる。さらにこの吸い込
み入力電流１ｙを入力とするマルチ出力電流ミラー（７
１）を用いて、２つの吐き出し入力電流ＩＶを生成して
いる。マルチ出力電流ミラー（７１）はＮ−ＭＯＳ　　
ＦＥＴにより構成されている。

１３）　　マルチ出力回路 マルチ出力電流ミラーを、同じ値の出力を多数得る必闘
がある場合にも応用することができる。第２２図は、上
述の電流ミラー（７２）およびマルチ出力電流ミラー（
７１）　　（ただし化ツノ端子の数は異なる）を、限界
差回路（第２図）に適用した例を示している。１つの吸
い込み出力電流１ｚから４つの吸い込み出力電流■７が
得られていることが分るであろう。電流ミラー（１１）
と（７２）からなる回路は、その入力端子と同じ値でか
つ同方向の複数の出ノＪ電流を生成しているので実質的
には電流分配回路である。

すなわち、入力電流と同方向の複数の出力電流をつくる
回路を電流分配回路、入力電流と逆方向の複数の出力電
流をつくる回路をマルチ出力回路（マルチ出力電流ミラ
ー）と呼んでこれらを一応区別することとする。

１４）　　マルチ出力限界差回路 マルチ出力回路をさらに拡張することにより、第２３図
に示すように、マルチ出力限界差回路を構成することが
可能である。マルチ出力電流ミラー（８０）　　（筒中
のために４出力とする）の各出力側ドレインにそれぞれ
ワイヤードＯＲの−ｈの入力側が接続されている。この
ワイヤードＯＲの他方の入力側はそれぞれ入力端子（９
１）〜（９４）に接続され、出力側はダイオード（８１
）〜（８４）を介してそれぞれ出力端子（１０１）〜（
１０４）に接続されている。入力端子（９１）〜（９４
）の入力電流をそれぞれＩｘ＋〜ＩＸ／、とし、出力端
子（１０１）〜（１０４）の出力電流をそれぞれｌＺ＋
〜１２４とする。そうすると、第（３）式に対応して次
のような出力電流が得られる。

ただしｎ　−ｉ〜４ ・・・　（４４） 第２３図の回路によって、一度に４種類の限界差演算が
達成されている。このことは、一方のメンバーシップ関
数μｙが一定で、他方のメンバーシップ関数μ×ｎが変
数の場合に、μ×ｎθｙの演算を多数の値μｘｎについ
て一挙に行なうことが可能であることを示し、演舞速度
を高めることができるとともに、μｘｎの時間的なスキ
ャニングを省くことができることを意味している。

なお、ＩＸ＋−ＩＸ２−ＩＸ３　＝ＩＸ４　＝［×とす
れば、第２３図の回路は第２２図の回路と等価になる。

第２４図は、第２３図のマルチ出力限界差回路をＩＣ化
した場合のその構造を示している。

（Ａ）は平面パターン、（Ｂ）（Ｃ）および（Ｄ）はそ
れぞれ（Ａ）のｂ−ｂ線、ｃ−ｃ線およびｄ−ｄ線にそ
う断面図である。ｎ形基板（３０）上に、平面からみて
櫛形のｎ領域（１１０）が形成され、このｎ領域（１１
０）にＡ／パターン（１１１６）がオーミック接触する
ことによりマルチ出力電流ミラー（８０）のソースがつ
くられている。このｎ領域（１１０）には５つの突出部
分があり、この突出部分に適当な間隔をおいて対向する
ように他の５つのｎ領域（１１１）〜（１１５）が形成
されている。これらのｎ領域（１１０）の突出部分とｎ
領域（１１１）〜（１１５）との間にそれぞれ形成され
るチャネルの巾、長さは等しく設定されている。ｎ領域
（１１０）の突出部分とｐ領１４１ｉ（１１１）〜（１
１５）との間の間隙にのぞむようにゲートとなる多結晶
５１（５０）が設けられている。この多結晶３ｉ（５０
）には入力側ドレインとなるＡＩパターン（１４５）が
接続されている。ＡＩパターン（１４５）　４よまｌｃ
ｐ領域（１１５）にオーミック接触している。

ダイオード＜８１）〜（８４）はそれぞれ、ｐ領域（１
２１）〜（１２４）とｎ領域（１３１）〜（１３４）と
から構成されている。上記のＡＩパターン（１４１）　
〜（１４４）はそれぞれｎ領［（１３１）〜（１３４）
に接続されている。出力端子（１０１）〜（１０４）に
それぞれ接続されるＡ’／パターン（１５１）〜（１５
４）はｎ領域（１２１）〜（１２４）に接続されている
。

第２５図は、マルチ出力限界差回路を論理和回路（第１
１図）に応用した例を示している。

第１１図における電流ミラー（１）とタイオード（２）
とからなる限界差回路が第２３図に示すマルチ出力限界
差回路に置きかえられている。

また、各ダイオード（８１）〜（８４）のアノード側に
、入力電流［Ｖを供給するための入力端子（６）がそれ
ぞれ接続されている。４つの入力端子（６）および入力
端子（４）には、上述した電流分配回路（第２０図）を
用いて等しい値の入力電流１ｙを供給することが可能で
ある。

各出力端子（１６１）〜（１ｆｌｉ４）からは、第（１
９）式を参照すれば、次式で与えられる論理和出力が得
られることは容易に理解できよう。

＋ｚ＝＋ｘｎｖ＋ｙ だだい＝１〜４ ・・・（４５） マルチ出力限界差回路は、ダイオード（８１）〜（８４
）　　（第２３図）を省いて用いることも可能なことは
いうまでもない。

１５）　　限界差回路を基本要素とするＩＣ回路上述の
ように、ファジィ論理の基本演算回路は、限界差回路と
ワイヤードＯＲの組合せにより構成することができる。

そこで、基板上に限界差回路のロジックアレイをあらか
じめ作成しておけば、ＡＩ配線パターンのみを設計する
ことにより、任意のファジィ論理演鼻回路を実現するこ
とが可能となる。

第２６図に示すように、基板上（１７０）上に多数の基
本回路（１８０）が設けられたＩＣを作成しておく。こ
のＩＣの上面には適所にコンタクト・ホールのあけられ
た絶縁保護膜が形成され、さらにその上層に導体である
ＡＩ’＠９膜（１７１）が−面に蒸着されている。コン
タクＩ・・ホールのあけられた絶縁像ＷＩ！膜およびＡ
／１膜に代えてＩＣ上面に絶縁保護膜のみを一面に形成
してもよい。基本回路（＋８０）は原則的には限界差回
路の基本素子（すなわち、限界差回路からその結線を除
いたもの）である。上述したように電流ミラーの前段に
あるダイオードは省略することができるので、基本回路
（１８０）として電流ミラーの基本素子（電流ミラーか
ら結線を除いたもの）を用いることもできるし、これら
２種類の基本素子を採用してもよい。

たとえばメーカーがこのようなＩＣ半製品を製造してユ
ーザに提供する。ユーザは、ＩＣ半製品に１〜３工程程
度の数少ない工程を施すことにＪ、す、所望のファジィ
論理回路が得られるような結線パターンを作成する。こ
れにより、ユーヂは所望のファジィ論理回路、システム
を容易に構成することが可能となる。

第２７図に示されているように、１つの基板（１７０）
上に基本回路（１８０）のみならず、電流分配回路やマ
ルチ出力回路（１８３）　　（１８６）を設けておくと
一層好ましい。

第２８図は、第２７図に示すような電流分配回路やマル
チ出力回路が設けられＩｃ　Ｉ　Ｃ半製品を用いて結線
されたファジィ論理回路の例を示している。入力端子（
２０１）　　（２０２）および（２０３）にはそれぞれ
入力電流１ｙ’、ｌｘおよび１の値の電流が与えられる
。基板（１７０＞上に形成されたマルチ出力回路（１８
５）によって、入力電流ＩＶに等しい値の多数の電流１
ｙが生成される。同様にして、マルチ出力回路（１８４
）（１８３）によって、ＩＸ、１とそれぞれ等しい値の
電流がつくられる。端子（２０４）には電源電圧＋屹、
　　が加えられ、各マルチ出力回路（１８３）〜（１８
５）に印加されている。

基板（１７０）上に形成された多数の限界差回路（１８
０）　　（１８１）が適当に結線されることにより、一
定の機能をもつくこの例はとくに特定の意味をもつもの
ではない）ファジィ論理回路が構成されている。マルチ
出力回路（１８３）〜（１８５）の出力電流はこのファ
ジィ論理回路に入力する。このファジィ論理回路の出力
電流１０は出力端子（２０５）　　（ワイヤボンディン
グなどのための特定の端子ではなく、ＡＩパターン上に
便宜的に仮想したものである）に現われる。

この出力電流ＩＯは吐き出１ノ出力であるために、これ
を吸い込み出力に変換するために限界差回路（１８２）
の電流ミラーが利用されている。限界差回路（１８２）
のダイオードはいかなる作用もしていない。このダイオ
ードのカソード側は開放されている。限界差回路（１８
２）の吸い込み出力電流はマルチ出力回路（１８６）に
送られ、この回路（１８６）によって同じ値をもつ多数
の出力電流ＩＯが得られる。この出力電流ＩＯは端子（
２０６）から外部に取出される。

マルチ出力回路（１８３）〜（１８６）はＰ−ＭＯＳに
より、限界差回路（１８０）〜（１８２）はＮ−ＭＯＳ
によりそれぞれ構成されている。このように、１つの基
板（１７０）上に多種類の回路を設けることもできるし
、鎖線Ｍのところで分離し、一方の基板にマルチ出力回
路を、他ｈの基板に限界差回路をそれぞれ設けるように
することももちろん可能である。

第２９図は、第２８図の破線Ａで囲まれた部分、すなわ
ちマルチ出力回路（１８３）と限界差回路（１８１）と
のＩＣ構造パターンを示している。このＩＣは、ポリシ
リコンゲート・セルフアライメントＰ−ＭＯ８製造プロ
セスによりつくられている。基板（１７０）はｎ形であ
る。マルチ出力回路（１８３）はマルチ出力電流ミラー
（第２４図（Ａ）の符号（８０））とほぼ同じ構造であ
る。ただ、一方の出力側ドレインが多結晶Ｓｉ　　（２
１１）とＡ／パターン（２１２）との２層配線により構
成されている点が異なっている。

他方の出力側トレインはＡ／パターン（２１３）により
限界差回路（１８１）に接続されている。

限界差回路（１８１）はｎ領域（２２０）内に設番ブら
れている。このｎ領域（２２０）はＡＩパターン（２１
４）により接地されている。ｎ領域（２２１）は△ｌパ
ターン（２１５）によりｎ領域（２２０）に接続され、
電流ミラー（１９１）のソースを構成している。他の０
領戚のうらの一方（２２３）はＡＩパターン（２１３＞
　　（ドレイン）に接続され、他方（２２２）はゲート
となる多結晶Ｓｉ　　（２３０）に接続されているとと
もに、入力用のＡ／パターン（２１６）　　（ドレイン
）に接続されている。ダイオード（１９２）　４よｎ領
域とｐ形多結晶Ｓｉ　　（２２５）とで構成されている
。

多結晶３ｉ　　（２２５）がＡ／パターン（２１３）に
、ｎ領域（２２４）が出力用△ｌパターン（２１７）に
それぞれ接続されている。

１６）　多機能（マルチ　−　ファンクショナル）ファ
ジィ論理回路 第３０図は、１！！板上に形成された多機能ファジィ論
理回路を示している。この回路もまた、ポリシリコンゲ
ート・セルフアライメントＰ−ＭＯ８製造プロセスによ
りつくることができる。

この回路は１２のファジィ論理演算機能をもっている。

すなわち、限界差μＫｅ７およびμ７６Ｋ、論理積μｌ
およびμＶ、限界和μ　　、限界積×０７ ／１ＸＧ７　　、論理和μ　　、論理積μ勺　、絶対差
Ｌｊ７ ”１ｘ−ｙｌ　、含意１１ｘ−ｐｙおよびμ、ツヶ、な
らびに対等μ８５χである。第３０図においては、分か
りやすくするために、電流Ｉの記号に代えてメンバーシ
ップ関数の記号μが電流を表わすものとして直接に用い
られている。

基板上の多機能ファジィ論理回路に対して吸い込み入力
電流μＸ、μｙおよび１（ファジィ論理で１の値に対応
する値の電流）がそれぞれ入力端子（２４１）　　（２
４２＞　　（２４３）に与えられている。また、上記１
２のフッ７ジイ論理演算結果は、それぞれ出力端子（２
５１）〜（２６２）から叶き出し出力電流として出力さ
れる。

端子（２４１）から入力する電流μＸはＮ−ＭＯＳのマ
ルチ出力回路（電流ミラー）　　（２４４）に入力し、
この回路（２４４）から同じ値でかつ逆向きの６つの電
流μ×が得られる。このマルチ出力回路（２４４）の出
力電流のうちの１つはさらにＰ−ＭＯＳのマルチ出力回
路（２４５）の吐き出し入力となり、この回路（２４！
ｌ）から、端子（２４１）に入力する電流と同じ向きで
かつ等しい値の２つの電流μ×が得られる。このように
して、マルチ出力回路（２４４）’（２４５）によって
、端子（２４１）に入力する電流と同じ向きでかつ同じ
値の２つの電流μＸと逆向きでかつ同じ値の５つの電流
μＸとが得られる。

同じように、マルチ出力回路（２４６）　　＜　２４７
＞によって、入力端子（２４２）に入力する電流と同じ
向きでかつ同じ値の１つの電流μｙと逆向きでかつ同じ
値の４つの電流μｙとが得られる。

入力端子（２４３）に与えられる値が１の電流はＮ−Ｍ
Ｏ８′ＩＲ流ミラー（２４８）によって向きが反転され
、Ｐ−ＭＯＳのマルチ出力回路（２４９）に人力する。

この回路（２４９）によって、端子（２４３）に入力す
る電流と同じ向きでかつ同じ値１の８つの電流が得られ
る。

マルチ出力回路（２４７）とワイヤーＦＯＲ（２８１）
とマルチ出力電流ミラー（２７１）とにより、μ田／を
演算するマルチ出ツノ限界差回路が構成されている。こ
のマルチ出力限界差回路では、マルチ出力電流ミラー（
２７１）から同じ値の演算結果を表わす５つの電流μｘ
１９７が出力される（吐き出し出力）。ターなわち、ワ
イヤーＦＯＲ（２８１）に入出力する電流に着目すると
、μＸ＞／ｌｌ／の場合には、（μ×−μｙ）の電流が
マルチ出力電流ミラー（２７１）のゲート（ゲートに接
続されたドレイン）からワイヤード０Ｒ（２８１）に流
入する。μＸ−μｙの場合には電流ミラー（２７１）の
ゲートからワイヤードＯＲ（２８１）に流入する電流は
当然Ｏである。μｘくμｙの場合には、（μｙ−ｆｌｘ
）の電流がワイヤーＦＯＲ（２８１）からマルチ出力電
流ミラー（２７１）に流入しようとするが、この方向の
電流に対しては電流ミラー（２７１）はダイ４−ドとし
て働くので、結局、ワイヤ゛−ドＯＲ（２８１）から電
流ミラー（２７１）に流入する電流はＯとなる。したが
って、第（２〉式に示した限界差の演算が達成される。

マルチ出力電流ミラー（２７１）はダイオードとマルチ
出力回路の２つの作用を行なう（第２２図のダイオード
（２）とマルチ出力回路（７１）に対応、ただし電流ミ
ラー（７２）に対応するものは第３０図には存在しない
）。マルチ出力電流ミラー（２７１）の出力電流のうち
の１つは限界差μｘｅ、ｙを表わす電流として出力端子
（２５３）に送られる。他の出力電流は他のファジィ論
理演算のために用いられる。

同じようにして、マルチ出力回路（２４５）とワイヤー
ドＯＲ（２８２）とマルチ出力電流ミラー　（２７２）
とにより限界差μ、ｅイを演算するマルチ出力限界差回
路が構成されている。マルチ出力電流ミラー（２７２）
からは５つの吐き出し出力電流μ、。８が得られ、その
うちの１つは出力端子（２５２）に送られ、他は他の演
算のために用いられる。

論理積μ８ｏχは第（２２）式よりＩｌ×θ（μＸｅμ
ｙ）−μｘｅ４，６７　と表わすことができる。

限界差μ８゜／はマルチ出力電流ミラー（２７１）から
得られるから、論理積の演算は、μＸとμ８゜７の限界
差を演算すればよい。この演算は、マルチ出力電流ミラ
ー（２７１）とワイヤードＯＲ（２８３）と電流ミラー
（２７３）　　（ダイオードとして作用）とによって達
成される。電流ミラー（２７３）はこの演算結果を表わ
す電流の向きを反転させ、出力端子（２５１）に送る。

限界績μ８゜ｙ　は第（１１）式よりも分かるように、
（μ×十μｙ）θ１で表わされる。（μχ十μｙ）はワ
イヤードＯＲ（２８８）により演算される。（μχ十μ
ｙ）と１との限界差は、電流ミラー（２５０）とワイヤ
ードＯＲ（２８４）とからなる回路により実行される。

電流ミラー（２５０）はダイオードとして作用するとも
に、出力電流の向きを反転させて端子（２５４）から出
力させる役目をもっている。

絶対差μ　　は限界差μア。７とμｙｅｘとの和ＩＸ−
）γ１ で表わされるから（第（２７）式参照）、既に説明した
これらの限界差回路とワイヤードＯＲ（２８５）とによ
って実現され、その演算結果は端子（２５５）から出力
される。

論理積μＶは、限界差（１θμｙ）で表わすことができ
（第（４）式参照）、かつこの限界差回路においてダイ
オードは不要である。マルチ出力回路（２４６）とワイ
ヤードＯＲ（２８６）とにより限界差（１ｅｔｌｙ）の
演算回路が実現でき、論理積μ■の出ノ〕電流は端子（
２５６）に与えられる。

同様に論理補μヌの出力電流（出力端子（２６１））は
、マルチ出力回路（２４４）とワイヤーＦＯＲ（２９２
）とからなる限界差回路から得られる。

含意μ　　は限界差（１θμ、ｅ５〉と等価でン→メ あり（第（３４）式参照）、かつこの限界差回路におい
てダイオードは不要である。限界差（１θμアθ７　）
を演算する限界差回路は、Ｔｉ電流ミラー（２７６）と
ワイヤードＯＲ（２８７）によって実現され、その出力
が出力端子（２５７）に現われる。Ｎ−ＭＯ３電流ミラ
ー（２７６）が用いられているから、第１６図に示す回
路とは電流の向きが逆になっている。

同様に、含意μ　　（出力端子（２５９）　）はＸ呻γ （１ｅ　ｔｔ、Ｑア　）によって演算され、この限界差
演韓を実行する回路は、電流ミラー（２７８）とワイヤ
ードＯＲ（２９０）とから構成される。

対等μＸｄ７は、［１θくμ、８．十／ｌ、θｘ）１に
よって演算できる（第（４０）式参照）。ワイＡ７−ド
ＯＲ（２９３）によって（μｘ８ｙ　＋”７９ｋ　）が
演算される。１と（μＸＧ１７＋μ、θＸ）との限界差
を演算する限界差回路は、電流ミラー〈　２７７）とワ
イヤーＦＯＲ（２８９）によって構成されている。この
限界差回路においてはダイオードを省略することができ
る。この対等の演算出力は出力端子（２５８）に現われ
る。

論理和μ　　（出力端子（２６０）　）は（μｙｅｘＩ
Ｊ７ −トμＸ）によって演算できるからく第（１６）式参照
）、論理和回路はμ７゜７の限界差回路とソイＸフード
Ｏｌ−＜　（２９１）とによって実現される。

限界相μｘＧ７　は、第（６）式および第（７）式より
次のように表わされる。

・・・（６） ＝１θ（１θ（μＸ＋μｙ））・・・（７）ワイヤード
ＯＲ（２９５）により（μ×十μｙ）が演算され、この
電流がＮ−ＭＯ８電流ミラー（２７９）のゲート（ゲー
トに接続されたドレイン）に対する吐き化し入力となる
。このゲートにはマルチ出力回路（２４９）の１つの出
力側が接続されており（ワイヤードＯＲ（２９６）　）
、１の値の電流が入力している。したがって、電流ミラ
ー（２７９）のドレインには次式で表わされる電流が流
入する。

（ドレインには吐き出し電流は流れない）・・・（４６
） ワイヤードＯＲ（２９４）によって、電流ミラー　（２
７９）のドレイン出力電流（第（４６）式）が１の値の
電流から減算され、この減算された電流が出力端子（２
６２）に吐き出し出力とじて現われる。したがって、出
力端子（２６２）に現われる電流は次式で与えられる。

・・・（４７） 第（４７）式は限界和を表わしている。

第３０図に示づ多閤能ファジィ論理回路では、上述のよ
うに多くのマルチ出力回路（電流ミラー）が設置ノられ
ているどともに、（マルチ）電流ミラーによるダイオー
ド作用を利用しているのぐ、１２個のファジィ論理回路
を個別に作成づる場合に比べて、素子数（たとえばトレ
インの数）が減少している。

第３０図において、マルチ出力電流ミラー（２４７）　
　（２４！＋＞　　（２７１）　　（２７２）　　（２
７３）（２５０）　　（２４９）はいずれもＰ−ＭＯＳ
タイプのものであるが、ドレインの数が異なっている。

このようにトレインの数の異なるマルチ出力電流ミラー
を同一基板上に多数製作するとすればその設計が煩雑に
なるので、ドレインの数を統一しておくことが好ましい
。このようにすることによって、ＩＣ基板の製造過程で
は画一的に素子を製作することができ、配線バクーンの
設計においてのみ各素子間の接続を考慮すればよいので
、ＩＣ基板製造工程の設計の簡略化を図ることが可能と
なる。

第３１図は、多機能ファジィ論理回路の他の実施例を示
している。この回路は、第３０図に示づ“回路において
ＦＥＴ電流ミラーがバイポーラ接合トランジスタ電流ミ
ラーに、ＦＥＴマルヂ出力電流ミラーがバイポーラ接合
トランジス夕・マルチ出力電流ミラーに置きかえられて
いる。これらのトランジスタによる電流ミラーおよびマ
ルチ出力電流ミラーは、コレクタが２またはそれ以上ｉ
ｔＪられたマルチ・コレクタ・トランジスタにより構成
されている。上述したように、バイポーラ素子を用いた
電流ミラーでは、電流増幅率βが非常に大きい場合にの
み電流ミラーどしての鍬能が達成される。

【図面の簡単な説明】

第１図は電流の入出力形態の説明図、第２図は限界差回
路を示す回路図、第３図はその入出力特性を示づグラフ
、第４図は等価な２つの電流ミラーの回路図、第５図は
、限界差回路をＩＣ化した場合のその構造を示すもので
、（Ａ）は平面パターン図、（Ｂ）は（△）のｂ−ｂ線
にそう断面図、（Ｃ）は（△）のＣ−Ｃ線にそう断面図
、第６図はＮ−ＭＯＳ　　ＦＥＴにより構成された限界
差回路を示す回路図、第７図は論理積回路を示す回路図
、第８図はその入出力特性を示すグラフ、第９図は限界
和回路を示す回路図、第１０図は限界積回路を示す回路
図、第１１図は論理和回路を示す回路図、第１２図は論
理積回路を示す回路図、第１３図はそのＩＣの平面パタ
ーン図、第１４図は絶゛対差回路を示す回路図、第１５
図はそのＩＣ平面パターン図、第１６図は含意回路の回
路図、第１７図はそのＩＣパターンを示すもので、（Ａ
）は平面パターン図、（Ｂ）は（Ａ）のｂ−ｂ線にそう
断面図、第１８図は対等回路の回路図、第１９図はその
ＩＣ平面パターン図、第２０図はマルチ出力電流ミラー
を示す回路図、第２１図は電流分配回路を利用した論理
和回路を示す回路図、第２２図）ｔ　ｆｌｉｌ分流回路
を利用した限界差回路を示す回路図、第２３図はマルチ
出力限界差回路を示す回路図、第２４図はそのＩＣ構造
を示すもので、（Ａ＞は平面パターン図、（Ｂ）（Ｃ）
（Ｄ）はそれぞれ（Ａ）のｂ−ｂ線にそう断面図、Ｃ−
Ｃ線にそう断面図、ｄ−ｄ線にそう断面図、第２５図は
マルチ出力限界差回路を利用した論理和回路を示す回路
図、第２６図はファジィ論理１ｃを示し、（Ａ）は平面
からみた概略配置構成図、（Ｂ）は（Ａ＞のｂ−ｂ線に
ぞう断面の概略配置構成図、第２７図は他のファジィ論
理ＩＣを示す平面概略配置構成図、第２８図はファジィ
論理回路の一例を示す回路図、第２９図はその一部のＩ
Ｃパターンを示すもので、（△〉は一部を切欠いて示す
平面パターン図、（Ｂ）（Ｃ）は（Ａ）のｂ−ｂ線、Ｃ
−Ｃ線にそう断面図、第３０図はこの発明の実施例であ
る多機能ファジィ論理回路の回路図、第３１図は多機能
ファジィ論理回路の他の例を示す回路図である。 （２４１）〜（２４３）・・・入力端子、（２４４）〜
（２４７）　　（２４９）・・・マルチ出力回路（入力
回路）、（２４８）・・・電流ミラー（入力回路〉、（
２５１）〜（２６２）・・・出力端子、（２７１）〜（
２７３）・・・マルチ出力電流ミラー、（２５０）　　
（２７６）〜・（２７９）・・・電流ミラー、（２８１
）〜（２９６）・・・ワイヤードＯＲ。 以　　−Ｌ 外４名 ；ｊｓ、５１°Ｘ１ 第６図 ；ｉ５　’７　ＪＸＩ　　　　　　　、’、ｊ’；　８
１；、。 ｘｙ 第９図 第Ｊ２ｓｒ＜＋ 第１３図 第ｉ４＋’に＋ 第Ｘ５図 第層＠ｒｚ） 第１７“Ｉヌ１ 第２５図 第９６図 第２１７図

Claims (3)

【特許請求の範囲】
1. （１）少なくとも１種類の入力電流のために設けられ、
   この入力電流と同じ値でかつ同じ向きの少なくとも１つ
   の電流と、同じ値でかつ逆向きの少なくとも１つの電流
   とを生成する入力回路、および この入力回路によって生成された電流をそれぞれ入力電
   流の少なくとも１つとする複数の異なるファジィ論理回
   路、 を備えた多機能ファジィ論理回路。
2. （２）入力回路が、１出力電流ミラー、マルチ出力電流
   ミラーまたはこれらの組合せにより構成されている、特
   許請求の範囲第（１）項に記載の多機能ファジィ論理回
   路。
3. （３）１基板上にＩＣ化されている、特許請求の範囲第
   （１）項に記載の多機能ファジィ論理回路。