JPS60199231A - フアジイ論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明はファジィ論理回路に関する。

ファジィ論理はファジネスすなわち「あいまいさ」を取
扱う論理である。人間の思考や行動にはあいまいさがつ
きまとっている。そこで、このようなあいまいさを数ｉ
化したり理論化できれば、交通管１１ＬＭ急、応用医療
体制等の社会システム、人間を模倣してつくられるロボ
ット等の設計に応用できる筈である。１９６５年にり、
　Ａ、　Ｚａｄｅｈによってファジィ集合の概念が提唱
されて以来、このような観点から「あいまいさ」を取扱
う一つの手段としてファジィ論理の研究が行なわれてき
た。しかしながらこのような研究の多くがディジタル計
算機を用いたソフトウェア・システムへの応用に向けら
れているのが現状である。ディジタル計算機は０と１と
からなる２値論理に基づく演算を行なうものであり、そ
の演算処理はきわめて厳密ではあるが、アナログ−の入
力にはＡ／Ｄ変挽回路を付加する必要があり、このため
に膨大な情報を処理させようとすると最終結果が得られ
るまでに長い時間を要するという問題がある。また、フ
ァジィ論理の応用のためのプログラムはきわめて複雑に
ならざるを得す、複雑な処理のためには大型ディジタル
ｉｔ　ｓ　機が必要となり経済的でない。

そもそもファジィ論理は０がら１までの区間の連続的な
値（０，１）を扱う論理であるがら、２値論理をＪ１＃
とするディジタル計算機にはなじまないという面をもっ
ている。またファジィ論理は巾のあるあいまいな邑を取
扱うものであるから、ディジタル計算機による演算はど
の厳密性は要求されない。そこで、ファジィ論理を取扱
うのに適した回路、システムの実現が望まれている。

発明のＲ飲 この発明は、ファジィ論理に適した基本的な回路であっ
て、かつ複数の演算を同時に行なうことのできるファジ
ィ論理回路を提供することを目的とする。

この発明によるファジィ論理回ＦＭは、ＦＥＴからなる
マルチ出力電流ミラー、マルチ出力電流ミラーの入力側
に接続される第１の入力用電流源、複数の第２の入力用
電流源、入力側がマルチ出力電流ミラーの複数の出力側
と複数の第２の入力用電流源にそれぞれ接続される複数
のワイヤードＯＲ１およびワイヤーＦＯＲの出力側にそ
れぞれ接続される複数の出ツノ端子、からなることを特
徴とする。原則的には、ワイヤードＯＲと出力端子との
間に、出力電流の向きに対して順方向となるダイオード
が設けられるが、特殊な場合にはこのダイオードを省く
ことができる。入力用電流源の形態には種々ある。たと
えば、センサの検出信号を、ファジィ論理で使用される
Ｏから１までの３１続的な値（０，１）を表わしかつ検
出信号に対応する電流値に変換してその値の電流を出ツ
ノするもの、指令されたまたは入力された電圧、電流値
（アナログ、ディジタルを問わず）を同様にそれに対応
づる値の入力電流に変換しかつ出ツノするものなどを挙
げることができよう。また、ファジィ論理回路が多段に
接続れた場合には、前段のファジィ論理回路が後段のフ
ァジィ論理回路の入力用電流源になるだろう。さらに、
ある定まった値（たとえばファジィ論理におりる値１）
に対応する電流を発生するものも入力用電流源として用
いられるであろう。出力端子とは、ワイヤボンディング
などのための端子のみならず、単に出力電流を導（ため
の導体も含む。たとえば、次段のファジィ論理回路との
問を接続するためのへｌパターンなども出力端子の概念
に含まれる。

この発明はＦＥＴを用いて電流ミラーを構成しているか
ら、ミラ一定数を常に１に保つことが可能であり、正確
なファジィ論理演算ができるとともに、演算速度の高速
化が可能である。

また、電流モードで動作するから、算術和、算術差をワ
イヤードＯＲで実現することが可能であり、回路構成を
きわめて簡素化することができる。そして、この発明に
よるファジィ論理回路は、同時に複数の演算を行ないか
つ複数の出力を発生するものであるから、素子の節約が
可能でありＩＣ（集積回路）化に最適である。

実施例の説明 １）　ファジィ論理回路における電流の入出力形態 この発明におけるファジィ論理回路はｍｍモードで動作
する。そこで電流の入出力形態を簡単に説明しておく。

第１図において、ファジィ論理回路（１０）の入力電流
がｌｉで、出ツノ電流が１０でそれぞれ表わされている
。（Ａ）は、入力電流１１が回路（１０）に向って流れ
込み、出力電流１ｏが回路（１０）から流出する入出力
形態を示している。これを、吸い込み入力、吐き出し出
力と名付ける。（Ｂ）は、入力電流１１が回路（１０）
から流出し、出力ｆｆｉ流１０が回路（１０）に流入す
る吐き出し入力、吸い込み出力の形態を示している。同
様にして、（Ｃ）は吸い込み入力、吸い込み出力を、（
Ｄ）は吐き出し入力、吐き出し出力をそれぞれ示してい
る。

ファジィ論理回路を多段（カスケード）に接続する場合
には、第１図（Ａ＞または（Ｂ）の形態を採用すること
が好ましい。第１図は１人力、１出力の例であるが、多
入力、多出力の回路においても電流の入出力形態は変わ
らない。

２）　ファジィ論理の基本演算 ファジィ集合Ｘはメンバーシップ関数μＸによって特性
づけられる。メンバーシップ関数とはその変数がファジ
ィ集合Ｘに属している度合いを表わすものであり、この
度合いはＯから１までの区間の連続的な値（０，１）に
よって表わされる。したがって、メンバーシップ関数は
その変数を（０，１）に変換するものであるということ
ができる。ファジィ集合Ｙも同様にメンバーシップ関数
μｙによって特性づけられる。

ファジィ論理とは、あいまいさをファジィ集合の形で表
わし、これを用いて、通常の論理をあいまいさを取扱う
ことができるように拡張したものである。ファジィ論理
の基本演算には、限界差、論理補、限界和、限界積、論
理和、論理積、絶対差、含意および対等がある。後に明
らかになるように、これらの９の基本演算は限界差と算
術和によって表わすことができる。このことは、ファジ
ィ論理の基本演算の最少単位が限界差と算術和であるこ
とを意味している。

電流モードで動作する回路の利点の１つは、算術和を（
算術差も）ワイヤードＯＲで実現できることである。

以下に、まずこれらのファジィ基本部界を実行する回路
について説明し、その後、この発明によるマルチ出力の
ファジィ論理回路について述べる。以下の実施例では、
ファジィ演算回路はＰチャネルＭＯ８形ＦＥＴ　（電界
効果トランジスタ）（１）−ＭＯＳ　ＦＥ’ｌ’）で実
現されており、かつ吐き出し入力、吸い込み出力の電流
入出力形態が採用されている。ファジィ論理回路はＰ−
ＭＯＳ　ＦＥＴのみならず、ＮヂャネルＭＯ８形ＦＥＴ
（Ｎ−ＭＯＳ　ＦＥＴ）、相補形ＭＯ８（Ｃ−ＭＯＳ）
ＦＥＴによっても実現できるのはいうまでもない。

３）　限界差回路 ファジィ集合Ｘ、Ｙに対して、限界差は、それらのメン
バーシップ関数μ×、μｙにより次のように定義される
。

ＸｅＹ→μ８ｅｙ 三μ×θμｙ −ＯＶ　（μ×−μＶ）　・・・（１）ここでｅは限界
差、■は論理和（ＷａＸ　）　（大きい方を選択するこ
と）、−は算術上の引算（算術差）をそれぞれ表してい
る。ファジィ論理では負の値は使用しないから、第（１
）式において、（μ×−μｙ）が負の値になった場合に
は論理和■によって限界差はＯとなる。すなわら、第（
１）式は具体的には次の関係を表わしている。

・・・　（２） 第２図に限界差回路が示されている。限界差回路は、Ｐ
−ＭＯＳ　ＦＥＴにより構成される電流ミラー（１）、
ワイヤードＯＲ，ダイオード（２）、２つの電流源（３
）（４）および１つの出力端子（５）からなる。１１ｍ
ミラー（１）は２つのＰ−ＭＯＳ　ＦＥＴからなる電流
ミラーと等価である。第４図において、（Ａ）は第２図
における電流ミラー（１）を、（Ｂ）４．１２つのＰ−
ＭＯＳ　ＦＥＴ　（１１）　（１２）からなる電流ミラ
ーをそれぞれ示している。

第４図（Ｂ）において、２つのＦＥＴ（１１）（１２）
のソース（Ｓ）が接地されている。またこれらのゲート
（Ｇ）が互いに接続され、かつこれらのゲート（Ｇ）が
一方のＦＥＴ（１１）のドレイン（Ｄ）に接続されてい
る。一方のＦＥＴ（１１）のトレイン（Ｄ）に吐き出し
入力Ｍ流１ｉを与えると、他方のＦＥＴ（１１’）のド
レイン（Ｄ）から１ｉ−Ｊｏとなる吐き出し出力型Ｗｔ
　Ｉｏ　ｆｆ１ｍラレル。コレハ、ＦＥＴ（１１）（７
）トレイン電流がｌｉに等しくなるようにゲート電圧（
ゲート／ソース間電圧）が加わるからであり、このゲー
ト電圧は他方のＦＥＴ（１２）にも作用してＦＥＩ’（
１２）のドレイン電流も１１に等しくなるからである。

ただし、２つのＦＥＴ（１１）　（１２）の構造および
Ｓｉ　５ｔＣｈ界面物性が等しいことが条件である。ゲ
ート（Ｇ）と一方のＦＥＴ（１１）のドレイン（Ｄ）と
の開の短絡路には電流は流れない。

２つのＦＥＴの構造および５ｉ−８ｉ　Ｏｔ界面物性が
等しければ、入力ｒｉ流の大きさに関係なく入力電流Ｉ
ｉに等しい出力電流■０が得られるというのはＦＥＴを
用いたＭ流ミラーの大きな特徴である。バイポーラ素子
、たとえば通常の接合トランジスタを用いた電流ミラー
では、電流増幅率βが非常に大きい場合にのみｌｉ　−
ＩＯが成立する。入力電＊Ｉｔが小さい場合には電流増
幅率βも小さくなるので上記の等式が成立しなくなる。

第４図（Ｂ）の電流ミラーを、以下第４図（Ａ）の記号
で表境する。

第２図に戻って、電流ミラー（１）の入力用ドレイン（
ゲート）に吐き出しｍ流ｌｙのＮ流源（４）を接続すれ
ば、その出力用ドレインにはこれと等しい値Ｉｙの吐き
出し電流が得られることは、上述の説明から明らかであ
ろう。この出力用ドレインに、吐き出しＭ流（Ｘの電流
源（３）と、電流ミラーの吐き出し方向に対して逆方向
となるダイオード（２）を介して出力端子（５）とを接
続しておく。電流諒（３）によってｌｘの値の電流が引
っばられるので、ｌｘ＞Ｉｙの場合にのみ１２−ＩＸ−
ＩＹの出力ｆ？！流が端子（５）からダイオード（２）
を通して吸い込まれることになる。［Ｘ≦ＩＶの場合に
はＩｙ−１ｘの出力Ｗ１流が吐き出されようとするが、
ダイオード（２）によって阻止されるので、端子（５）
に流れる出力ｌ！流は零となる。

以上の関係をまとめると、次のようになる。

・・・（３） メンバーシップ関数μ×、μｙをそれぞれ入力ｒＨ流１
ｘ、Ｉｙに、限界差μｘｔａ７を出力電流ｌｚにそれぞ
れ対応させれば、第（３）式は第（２）式と全く同じ関
係を表わしている。第２図の回路が限界差の基本演算回
路であることが理解できよう。

第３図は、入力電流の−ｈＩｙをパラメータとした場合
における、他方の入力筒ｆＩｌＥＩ　Ｘと出力側１ｚと
の関係を示している。ここで、人、出力電流はいずれも
、最大値が１となるように正規化されている。

第５図は、第２図に示される限界差回路をＩＣ（集積口
路）によって実現した場合のＩＣの構造の一例を示して
いる。（Ａ）は平面パターン図、ＣＢ＞はｂ−ｂ線にそ
う断面図、（Ｃ）はＣ−Ｃ線にそう断面図であり、いず
れも図式的に示されている。また、リブストレートく第
２ゲート）は省略されている。この回路は、ｎ形基板（
３０）上に通常のＰ−ＭＯ３製造プロセスによってつく
ることができる。

ｆｆｉ流ミラー（１）におけるソースとなるＡ／（ＩＩ
休）パターン（６１）はｎ領域（４１）にオーミック接
触している。入力側のドレインとなるＡ／パターン（６
２）はｎ領域（４２）に接続されている。出力側のドレ
インとなるＡＩパターン（６３）もまたｐ領１１！（４
３）に接続されている。

２つのＦＥＴのチャネル巾、チャネル長、ゲート酸化膜
厚はそれぞれ等しくなるように製作されている。ｎ領域
（４１）と（４２）　（４３）との間にのぞむように、
ゲートとなる多結晶Ｓｉ　（Ｂドープ、ｐ形）（５０）
がＳｉＯ２絶縁膜（５１）を介して設けられている。こ
の多結晶３ｉ（５０）はＡ／パターン（６２）に接続さ
れているが、Ａ／パターン（６３）とはＳｉ　０２　（
５１）を介して絶縁されている。ｎ領域（４４）とｎ領
域（４５）とによりダイオード（２）が構成されている
。

Ａ／パターン（６３）がカソード側となるｎ領域（４５
）上までのばされ、このｎｆｉ域（４５）に接続されて
いる。出力端子（５）に接続されるＡＩバター＞　（６
４）　ハｔ）　（ｒｉ域（４４）ｋ−接続サレテいる。

第６図は、Ｎ−ＭＯＳ　ＦＥＴにより構成された限界差
回路を示している。吸い込み六ツノ、吐き出し出力の１
［Ｅ入出力形態となっている。

また２つのドレインが設けられ、一方がゲートに接続さ
れ、他方は出力側に接続されている。

ソースは接地されている。ダイオード（２）は第２図に
示すものとは当然のことながら向きが逆である。このよ
うな回路においても第（３）式の演算が達成されるのは
いうまでもない。

第６図においてｆｆｌ流源が入力端子（３）（４）に置
きかえられているが、以下に説明する種々の回路におい
ても、簡略化のために同じやり方を採用する。

４）　論理補 ファジィ集合Ｙに対して、論理補はそのメンバーシップ
関数μｙを用いて次のように定義され、かつ限界差を用
いて表現することができる。

Ｙ＠μｙ 三１−μｙ −１θμｙ　・・・（４） 第（１）式または第（２）式とこの第（４）式とを比較
すれば、論理補は限界差においてμｘ−１としたもので
あることが分るであろう。

したがって、論理補回路は第７図に示すように、第２図
においてｌＸ−１とすればよい。すなわち、入力電流源
（３）として１の値（最大値）の入力電流を発生するも
のを用いればよい。

この場合、出力側ドレインから流出する電流（Ｉｙに等
しい）は、端子（３）の入力電流１よりも大きくなるこ
とはあり袴ないから、ダイオード（２）を省略すること
が可能である。第８図は、論理補演算における入力Ｎ流
ＩＶと出力電流１ｚとの関係を示しでいる。

５）　限界用 ファジィ集合Ｘ、Ｙに対して、限界用は、それらのメン
バーシップ関数μＸ、μｙにより次のように定義される
。

Ｘ＠Ｙ仲μｘ８゜ 一μ×Φμｙ 三１Δ（μＸ十μｙ）　・・・（５） ここで、■は限界用、△は論理積（ｗｉｎ　）　（小さ
い方を選択する）、＋は拝術和をそれぞれ表している。

ファジィ論理では１を超えた値は使用されないから、（
μＸ十μｙ）が１を超えた場合には論理積△によって限
界用は１となる。

すなわち、第（５）式は具体的には次の関係を表わして
いる。

・・・（６） 第（５）式の限界用は次式のように表わされうる。

１Δ（μχ十μｙ） −１８（１θ（μＸ十μｙ）） ・・・（７） 第（７）式は次のようにして証明できる。

１θ（１ｅ（μＸ＋μｙ））三１θ（１θ（Ｘ＋ｙ　）
） −ＯＶ　（１−（１θ　（ｘ　＋ｙ　＞　）　）−ＯＶ
　（１−（ＯＶ　（１−ｘ　−ｙ　）　）　）−ＯＶ　
（（１−０）　Δ （１−（１−ｘ−ｙ））） −ＯＶ　（１△（ｘ　十ｙ　）　） −１△（ｘ　十ｙ　） 三１Δ（μＸ十μｙ）　・・・（８） 第（７）式から分るように、限界用は１回の算術和演算
と２回の限界差演算によりめることが可能である。この
ことは、限界和回路を１つのワイヤードＯＲと２つの限
界差回路とにより実現できることを示している。

第９図は限界和回路を示している。入力端子（３）（４
）の吐き出し入ノコ電流ｌ×とＩＶの算術和１ａ−１ｘ
＋ＩＶがワイＡ７−ド０Ｒｋ−よつて演算され、この電
流１ａが第１段の限界差回路の入力となる。この限界差
回路のもう１つの入力端子（６）には１の値をもつ吐き
出し入力電流が与えられている。したがって、第１段の
限界差回路の吸い込み出力電流１ｂは次式で与えられる
。

・・・（９） この出力電流１ｂは、第２段の限界差回路の入力となる
。この限界差回路は、電流ミラー（２１）とダイオード
（２２）とから構成され、も（２５）の吸い込み出力電
流１ｚは次式で与えられる。

・・・（１０） 第（１０）式は第（６〉式に対応し、第９図の回路によ
って限界和の演算が実行されることが理解できよう。第
９図の回路もまた、第５図に示すＩＣパターンを２段に
設けることにより容易にＩＣ化することができる。

電流ミラー（１）および（２１）の出力側ドレインから
流出する電流（それぞれＩａ、Ｉｂに等しい）は、それ
ぞれ端子（６）（２３）の入力電流１よりも大きくなる
ことはあり得ないから、ダイオード（２）（２２）を省
略することが可能である。このことは、回路のＩＣ化に
とって好都合である。

６）　限界積 ファジィ集合Ｘ、Ｙに対して、限界積は、それらのメン
バーシップ関数μ×、μｙにより次のように定義され、
かつ限界差を用いて表わずことができる。

ｘｏａｙｗμ％Ｑ。

ヨＯＶ（μχ＋μｙ−１） −（μＸ＋μｙ）θ１　・・・（１１）ここで■は限界
偵を表わしている。第（１１）式の限界積の定義による
と、限界積とは、メンバーシップ関数μ×とμｙとの算
術和から１を引き、この減算結果とＯのいずれか大ぎい
方を選択することを意味している。これは具体的には次
の関係を示すものである。

・・・　（１２） 一方、第（１１）式は限界積の演算が算術和と限界差に
より行なわれることを示している。限界積回路が第１０
図に示されている。この図において、電流ミラー（１）
のゲート側入力端子（６）には１の値をもつ吐き出し入
力端子が供給されている。また、２つの入力Ｎ流Ｉ×と
１ｙとの和ワイヤーＦＯＲ回路によって演算され、この
和電流が電流ミラー（１）の出力側ドレンの入力となっ
ている。したがって、この回路の出力Ｎ流ＩＺは次式で
与えられる。

、・・（１３） 第（１３）式は第（１２）式に対応しているから、１１
１０図の回路によって限界積が演算されることは明らか
である。第１０図の限界積回路は、第５図（Ａ）におい
てＡ／パターン（６３）に接続されたもう１つのＡＩパ
ターン（６５）を設けることにより容易にＩＣ化するこ
とができる。

７）　論理和 ファジィ集合Ｘ、Ｙに対して、論理和はそれらのメンバ
ーシップ関数μ×、μｙにより次のように定義される。

ｘｕｙ鋳μｘｕｙ 三μＸＶμｙ　・・・（１４／ 論理和■はμＸ、μｙのいずれか大きい方を選択づるこ
とを意味しているから、第（１４）式は次のように書き
なおすことができる。

・・・　（１５） 第（１４）式は次のように変形することが可能である。

μＸＶμｙ−（μＸθμｙ）十μｙ −（μｙｅμＸ）十μ× ・・・（１６） 第（１６）式は次のようにして証明される。

（μ×θμｙ）十μｙ三（Ｘθｙ）＋ｙ−［ＯＶ　（ｘ
　−ｙ　）　）　］　＋ｙ＝　（Ｖ　＋Ｏ）　Ｖ　＜Ｖ
　＋　（Ｘ−ｙ）　）ｙ　Ｖｘ 三μｙｖμＸ　・・・（１７） 第（１６）式より、論理和の演搾は限界差回路とワイヤ
ードＯＲとにより実現できることが分かる。第１１図は
、論理和回路を示している。

この図において、限界差回路の出力電流（ａは次式で与
えられる。

・・・（１８） 入力端子（６）に電流１ｙが供給されており、ワイＡ７
−ＦＯＲによりｒｆｉ流１ａとＩＶが加算される。そし
て、最終的な出力電流ｌｚは、Ｉｚ−Ｉａ＋Ｉｙで与え
られるのでｌｚは次のようになる。

・・・（１９） 第（１９）式を第（１５）式と対応させることにより論
理和の演１算が行なわれていることが分る。

論理和回路についてのＩＣ回路は、第５図（Ａ１におい
”’（Ａ　／パターン（６４）に接続されるＡ／パター
ン（６６）を追加すればよい。

なお、論理和回路番よ第１１図に示されているように、
一方の入力型１１Ｅ（第１１図では＋ｙ＞について２つ
の電流源が必要となる。また第１１図において、入力電
流ｌｘとＩｙとを交換しても同じ結果が得られるのはい
うまでｂ　／Ｊい。

８）　論理積 ファジィ集合Ｘ、Ｙに対して、論理積はそれらのメンバ
ーシップ関数μ×、μｙにより次のように定義される。

Ｘ／ＩＹ＠μ８ハ。

三μ×へμｙ　・・・（２０） 論理積△はμＸ、μｙのいずれか小さい方を選択するこ
とを意味しているから、第（２０）式は次のように書き
なおすことができる。

・・・　（２１〉 第（２０）式は次のように変形することが可能である。

μＸ１１ｙ　−μＸθ（μＸθμＶ） −μｙｅ（μｙθμ×）・・・（２２）第（２２）式は
次のようにして証明される。

μｘｅ（μｘｅμｙ）三Ｘθ（ｘ　ｅｙ　）−ＯＶ　［
ｘ　−（ｘθｙ）］ −ＯＶ　［ｘ−［ＯＶ　（ｘ　−Ｖ　）　］　］−ＯＶ
　［（ｘ−０）△（ｘ　−（ｘ　−ＹＬ）　］−ＯＶ　
（ｘ　Ａｙ　） 譚×△ｙ 三μ×へμｙ　・・・（２３） 第（２２）式より、論理積の演算は２つの限界差回路に
より実現できることが分る。第１２図は、論理積回路を
示している。この図において、第１段の限界差回路の出
力電流１ａは次式で与えられる。

・・・（２４） この電流１ａが第２段の限界差回路の一方の入力電流と
なり、他方の入力１１１ｆ流（端子（２３）としてはＩ
Ｘが与えられている。したがって、この第２段の限界差
回路の出力電流１ｚは次式％式％ （２５） 第（２５）式を第（２１）式に対応させることにより、
論理積の演算が実行されていることが理解できるであろ
う。

後段の限界差回路の電流ミラー（２１）のゲートに電流
が流入することはあり得ないから、ダイオード（２）を
省略することができる。

第１３図は、第１２図の論理積回路をＩＣ化した場合の
構造を示している。第１２図においてダイオード（２）
を省略することができるので、第１３図ではこのダイオ
ードが除かれている。また、第１段の限界差回路におけ
る電流ミラー（１）のＩＣパターンに関しては、第５図
（Ａ＞にｙおける対応するものと同一符号が付（プられ
ている。、ｂ−ｂ線断面およびＣ−Ｃ＠断面は第５図（
Ｂ）（Ｃ）にそれぞれ示すものと同じである。そして、
ｄ−ｄ線断面はｗ４５図（Ｂ）に示された断面図の一部
（後述する第１７図（Ｂ）と同じである。第１段の電流
ミラーはＡＩパターン（６３）によって第２段の電流ミ
ラーに接続されている。第５図との対応から、第１３図
に示すＩｃパターンが第１２図の回路を構成しているこ
とが容易に理解できよう。

なお、限界和回路第９図のＩＣパターンは、第１３図に
おいて、Ａ／パターン（６２）に接続されたＡ／パター
ン（６７）を付加することにより実現される。

９）　絶対差 ファジィ集合Ｘ、Ｙに対して、絶対差は、それらのメン
バーシップ関数μＸ、μｙにより次のように定義される
。

ＩＸ−Ｙｌｓμ＋ｘ−ｙ＋ 三１μ×−μｖ１ ・・・　（２６） 第（２６）式は次のように変形することが可能である。

μＩＸ−γ、−＜μ×θμｙ）＋（μνθμ×）・・・
（２１） 第（２７）式は次のようにして証明される。

（μＸθμｙ）＋（μｙθμ×） 三（×θＶ）＋（ＶθＸ） −（ｘθｙ　）　＋［ＯＶ　（ｙ　−ｘ　）　］−［（
Ｘｅｙ）＋Ｏ］Ｖ［（ｘθｙ）＋（ｙ　−ｘ　）　１ −　［［ＯＶ　（ｘ　−ｙ　）　］　十〇］　Ｖ［［０
Ｖ（ｘ−ｙ）］＋（ｙ−ｘ）］ ＝　［（０＋Ｏ）　Ｖ　（０＋ｘ　−ｙ　）　］　Ｖ［
（ｙ−ｘ十〇）Ｖ（ｘ−ｙ＋ｙ−ｘ）］−ＯＶ　（Ｘ　
−１）Ｖ　（Ｖ　−Ｘ　）ＶＯ＝　（ｘ　−Ｖ　）　Ｖ
　（ｙ　−ｘ　）ヨ（μＸ−μｙ）Ｖ（μｙ−μＸ）・
・・（２８）第（２７）式より絶対差の演＄１は、２つ
の限界差回路と１つのワイ１７−ＦＯＲにより実現でき
ることが分る。第１４図は絶対差回路を示している。こ
の図において、電流ミラー（１）とダイオード（２）と
を含む一方の限界差回路の出力電流１ａは次式で与えら
れる。

・・・（２９） 電流ミラー（２１）とダイオード（２２）とを含む他方
の限界差回路においては、その入力電１１ＸとＩＶとが
上記一方の限界差回路の入ツノｔＦｉ流と交換されてい
るので、その出力ｆｆ１ｌｉｌｌｂは次式で与えられる
。

・・・（３０） 絶対差回路の出力電流１ｚは、出力電流１ａとＩｂとの
粋術和であるから、次のようになる。

１ｚ−１ａ＋ｌｂ ・・・（３１） 第（３１）式を第（２６）式に対応させることにより、
絶対差の演算が実行されていることが理解できるであろ
う。

第１５図は、第１４図の絶対差回路をＩＣ化した場合の
構造を示している。２つのダイオード（２＞（２２）は
省略することができないから、ｆｆ１１５図のＩＣ回路
は、第５図に示す限界差ＩＣ回路を２つ並べ、かつダイ
オード（２）（２２）のアノードに接続されたＡ／パタ
ーン（６４）を相互に接続して１つの出力を導くように
形成されている。ｂ−ｂ線断面およびＣ−Ｃ線断面は第
５図（Ｂ）（Ｃ）にそれぞれ示すものと同じである。

１０）　含意 ファジィ集合Ｘ、Ｙに対して、含意はそれらのメンバー
シップ関数μＸ、μｙにより次のように定義される。

Ｘ→　ＹぐうμＸ→ン 三１△（１−μＸ十μｙ）　・・・（３２）μ×は集合
Ｘに属している度合を表わすから、（１−μ×）は集合
Ｘに属していない度合を表わすことになる。また論理積
Δはいずれか小さい方を選択するものである。以上を考
慮すると、含意とは、集合Ｘに属していない度合と集合
Ｙに属している度合との算術和を表わし、この算術和が
１よりも大きい場合には結果を１とすることを意味して
いる。第（３２）式をより分りやづく表現すると次のよ
うになる。

１Δ（１−μＸ十μｙ） ・・・（３３） また、第（３２）式は次のように変形することが可能で
ある。

１△（１−μＸ＋μｙ） 一１θ（μＸθμｙ）　・・・（３４）第（３４）式は
次のようにして証明される。

ｌｅ（μ×θμｙ）三１θ（Ｘθｙ） −ＯＶ［１−（ｘ　θｙ）］ −ＯＶ　［１−［ＯＶ　（ｘ　−ｖ　）　］　］＝ＯＶ
［（１−０）△　（１−（ｘ−ｙ））］＝ｏｖ　ｃｉ△
　（１−ｘ＋ｙ）］ ＝１Δ　（１−Ｘ−Ｎ’） 三１△（１−μχ十μｙ）　・・・（３５）第（３４）
式により、含意の演算は２つの限界差回路により実現で
きることが分る。第１６図は含意回路を示している。こ
の図において、第１段の限界差回路の出力電流１ａは次
式で与えられる。

・・・（３Ｇ） この電流１ａが第２段の限界差回路の一方の入力電流と
なり、他方の入力電流（端子（２３）　）としでは値が
１の電流が与えられている。したがって、この第２段の
限界差回路の出力電流■２は次式で与えられる。

・・・（３７） 第〈３７）式を１（３３）式に対応させることにより、
含意の演算が実行されていることが理解できるであろう
。

第１６図において、ダイオード（２）は論理積回路（第
１２図）の場合と同じ理由により省略づることが可能と
なる。また、第２段の電流ミラー（２１）の出力側ドレ
インから流出する電流（Ｉａに等しい）は、端子（２３
）の入力電流１よりも大きくなることはあり得ないから
、ダイオード（２２）もまた省略することが可能である
。したがって、第１６図の含意回路をＩＣ化する場合に
は、第１７図（Ａ）に示すように、ダイオード（２）（
２２）を設ける必要はない。

第１７図（Ａ＞におけるｂ−ｂ％ｌｌ！７ｉ面は同図（
Ｂ）に示されている。Ｃ−Ｃ線断面は第５図（Ｃ）に示
すものと同じである。

１１）　対等 一一〜−。

ファジィ集合Ｘ、Ｙに対して、対等は、それらのメンバ
ーシップ関数μＸ、μｙにより次のように定義される。

Ｘ４ｉＹ＠μＸノｙ 三μＸオχ△μｙｔｘ　・・・（３８）対等はこのよう
に２つの含意μ　、μ Ｘ−Ｐ７　ツＪｐｘ のいずれか小さい方によって表わされるので、上述の含
意の定義（第３３式）を利用すると、次のように表現す
ることもできる。

・・・　（３９） 第（３９）式は次のように変形することが可能である。

Ｉｘ２ソ ー１０（（μ×θμｙ）＋（μｙθμＸ））・・・（４
０） 第（４０）式は次のようにして証明される。

Ｘ、２Ｙ 三（Ｘ−Ｙ）Δ（Ｙ−Ｘ） １ｘ−ｙｌ −１−ＩＸ−ｙｌ −１−（（Ｘθｌ＋（Ｙθ×）） 一１θ（（ｘ　ｅｙ　）　＋　（ｙ　ｅｘ　）　）・・
・（４１）第（４０）式より、対等の演算は３つの限界
差回路と１つのワイヤーＦＯＲとにより実現できること
が分る。第１８図は対等回路を示している。、電流ミラ
ー（１）を含む第１の限界差回路と電流ミラー（２１）
とを含む第２の限界差回路とが並列に接続されている。

この並列に接続された２つの限界差回路は、上述の絶対
差回路である。したがって、その出力電流１ｃは、第（
３１）式を参照すれば次のように表わされる。

・・・（４２） 第３式の限界差回路は、電流ミラー（３１）とダイオー
ド（３２）とから構成され、その一方の入力電流は上記
出力電流ＩＣ１他方の入力Ｎ流は１の値の電流である。

しがって、この第３の限界差回路の出ノｊ電流Ｉｚは次
式で与えられる。

・・・（４３） 第（４３）式を第（３９）式に対応させることにより対
等の演算が実行されていることが分るであろう。

第（４３）式において、１ｘ−１ｙの場合には（ｌｘ−
１ｙ　）−（Ｉｙ−Ｉｘ　）＝Ｏとなるから、Ｉｚ−１
である。すなわち、２つの入力電流ｌｘとＩＹが等しい
ときには出力電流１ｘは１の罐をとり、それ以外の場合
にはｌｚ≠１となる。したがって、出ツノ電流１ｚが１
かどうかという点のみに着１２すれば、対等回路は一致
回路と考えることができる。

第（４２）式から分るように、電流１ｃは１×とＩＶと
の差を表わしている。１ｘ−ｒｙの場合にはＩｃ−０で
ある。また、電流ミラー（３１）において、短絡路（３
４）を開放した場合にはこの素子は単なる１個のＦＥＴ
となる。このＦＥＴはＩＣ＝Ｏの場合にのみオフとなる
。ＦＥＴがオフであれば、入力端子（３３）に１の値の
吐き出し電流が与えられているからＩＺ−１となる。Ｆ
ＥＴがオンの場合には（Ｊｃｆ＝ｏ＞、入力端子（３３
）の吐き出し入力電流はＦＥＴから流れてしまうのでＩ
ｚ−０となる。第１８図の回路は、短絡路（３４）を開
放すると、２値出力の一致回路どなることが理解されよ
う。

また、Ｎ流ミラー（３１）の出力側ドレインから流出す
る電流（Ｉｃに等しい）は、端子（３３）の入力電＊ｉ
よりも大きくなることはあり得ないから、ダイオード（
３２）を省略することが可能である。

第１９図は、第１８図の回路をＩＣ化した場合の平面パ
ターンを示している。対等回路においては、上述のよう
にダイオード（３２）を省略することはできるが、ダイ
オード（２）（２２）を省略Ｊ゛ることができない。そ
のために、ＩＣ基板上には、電流ミラーとダイオードと
からなる２つの限界差回路ともう１つの電流ミラーとが
設けられている。ｂ−ｂ線断面およびＣ−Ｃ線断面は、
第５図（Ｂ）（Ｃ）に承りものと同じである。

１２）　電流分配回路 限界和回路（第９図）においては１の値の電流源が２つ
必要である。同様に、論理和回路（第１１図）、論理積
回路（第１２図）、絶対差回路（第１４図）、対等回路
（第１８図）においては、入力電流ｌｘやＩＶの電流源
が２つ必要となる。このように、同じ給で同り向の電流
が必要な場合には電流分配回路を用いるとよい。電流分
配回路は電流ミラーの考えｈを拡張して容易に作成でき
る。すなわち、第４図（Ａ）に示すｒＨ電流ミラー、第
５図のＩＣをみても分るように、基板上に２つのドレイ
ン、共通のソースおよび共通のゲートを設番ノ、一方の
ドレインをゲートに接続したものである。３つ以上のド
レインを基板上に設置プそのうちの１つをゲートに接続
すれば（マルチ出力電流ミラー）、ゲ−１！！（入力ド
レイン電流）に等しい餡の電流を、他の２つ以上のドレ
インから同時に得られる。このようなマルチ出力Ｎ流ミ
ラーは第２０図に示すように表現することができる。第
２０図は４出力の例を示している。

第２１図は、電流分配回路を論理和回路（第１１図）に
適用した例を示している。論理和回路では、２つの端子
（４）および（６）に電流Ｉｙ　（吐き出し入力）を入
力させなければならない。そこで、端子（７３）の吐き
出し入力電流Ｉｙを電流ミラー（７２）によって吸い込
み入力電流１ｙに変換する。さらにこの吸い込み入力電
流ＩＶを入力とするマルチ出力電流ミラー（７１）を用
いて、２つの吐き出し入力電流１ｙを生成している。マ
ルチ出力電流ミラー（７１）はＮ−ＭＯＳ　ＦＥＴによ
り構成されている。

このようなマルチ出力電流ミラーを含めた論理和回路（
第２１図）は、ポリシリコンゲート・セルファラメイト
Ｐ−ＭＯ８製造プロセス、またはイオン注入法を０１用
したＣ−ＭＯ８製造プロセスなどによりＩＣ化すること
が可能であろう。

１３）　マルチ出力回路 マルチ出力電流ミラーを、同じ値の出力を多数得る必要
がある場合にも応用することができる。第２２図は、上
述の電流ミラー（７２）およびマルチ出力ｆｆｉｔ１ｍ
ミラー（７１）　（ただし出力端子の数は異なる）を、
限界差回路（第２図）に適用した例を示している。１つ
の吸い込み出力型＊Ｉｚから４つの吸い込み出力電流Ｉ
Ｚが得られていることが分るであろう。電流ミラー（７
１）と（１２）からなる回路は、その入力電流と同じ値
でかつ同方向の複数の出力電流を生成しているので実質
的には電流分配回路である。

１４）　マルチ出力限界差回路 マルチ出力回路をさらに拡張することにより、第２３図
に示すように、マルチ出力限界差回路を＃ｌ成すること
が可能である。マルチ出力電流ミラー（８０）　（簡単
のために４出力とする）の各出力側ドレインにそれぞれ
ワイヤーＦＯＲの一方の入力側が接続されている。この
ワイヤーＦＯＲの他方の入力側はそれぞれ入力端子（９
１）〜（９４）に接続され、出力側はダイオード（８１
）〜（８４）を介してそれぞれ出力端子（１０１）〜（
１０４）に接続されている。入力端子（９１）〜（９４
）の入力電流をそれぞれＩＸ＋＝ＩＸ４とし、出力端子
＜　１（１１）〜（１０４）の出力Ｗｉ流をそれぞれ１
２１−１２４　とする。そうすると、第（３）式に対応
して次のような出力電流がｔｕられる。

ただしｎ＝ｉ〜４ ・・・（４４） 第２３図の回路によって、一度に４種類の限界差演幹が
達成されている。このことは、一方のメンバーシップ関
数μｙが一定で、他方のメンバーシップ関数μｘｎが変
数の場合に、μｘｎθｙの演拝を多数の値μｘｎについ
て一挙に行なうことが可能であることを示し、演算速度
を高めることができるとともに、μｘｎの時間的なスキ
ャニングを省くことができることを意味している。

なお、ｌｘ　Ｉ　＝　ｌｘ　２−　ＩＸ　３−　ＩＸ　
４−１×と覆れば、第２３図の回路は第２２図の回路と
等価になる。

第２４図は、第２３図のマルチ出力限界差回路をＩＣ化
した場合のその構造を示している。

（Ａ）は平面パターン、（Ｂ）（Ｃ）および（Ｄ）はそ
れぞれ（Ａ）のｂ−ｂ線、Ｃ−Ｃ線およびｄ−ｄ線にそ
う断面図である。ｎ形基板（３０）上に、平面からみて
櫛形のｎ領域（１１０）が形成され、このｎ領域（１１
０ンにＡＩパターン＜　１４６）がオーミック接触する
ことによりマルチ出力電流ミラー（８０）のソースがつ
くられている。このｎ領域（１ｉｏ）には５つの突出部
分があり、この突出部分に適当な間隔をおいて対向する
ように他の５つのｎ領域（１１１）〜（０５）が形成さ
れている。これらのｎ領域（１１０）の突出部分とｐｆ
ｌｌ域（１１１）〜（１１５）との間にそれぞれ形成さ
れるチャネルの巾、長さは等しく設定されている。ｎ領
域（１１０）の突出部分とｎ領域（１１１）〜（１１５
）との間の間隙にのぞむようにゲートどなる多結晶５ｉ
（５０）が設けられている。この多結晶５ｉ（５０）に
は入力側ドレインとなるＡ／パターン（１４５）が接続
されている。Δｅパターン（１４！ｉ）はまたｎ領域（
１１５）にオーミック接触しでいる。

ダイＡ−ド（８１）〜（８４）はそれぞれ、ｎ領域（１
２１）〜（１２４）どｎ領域（１３１）〜（１３４）と
から構成されている。を記のＡ／パターン（１４１）〜
（１４４）はそれぞれｎ領域（１３１）〜（１３４）に
接続されている。出力端子（１０１）〜（１０４）にそ
れぞれ接続されるＡ／パターン（１５１）〜（１５４）
はｎ領域（１２１）〜（１２４）に接続されている。

第２５図は、マルチ出力限界差回路を論理和回路（第１
１図）に応用した例を示している。

第１１図における電流ミラー（１）とダイオード（２）
とからなる限界差回路が第２３図に示すマルチ出力限界
差回路に置きかえられている。

また、各ダイオードク８１）〜（８４）のアノード側に
、入ノ〕電流１ｙを供給するための入ノ〕端子〈６）が
それぞれ接続されている。４つの入力端子（６）　Ｊ３
よび入力端子（４）には、上述した電流分配回路（第２
０図）を用いて等しい値の入力端子■ｙを供給すること
が可能である。

各出力端子（１６１）〜（１６４）からは、第（１９）
式を参照すれば、次式で与えられる論理和出力が１！７
られることは容易に理解でさよう。

１ｌ−ＩＸｌｌＶｉＶ ただしｘ＝１〜４ ・・・（４５） マルチ出力限界差回路は、ダイオード（８１）〜（８４
）（第２３図）を省いて用いることも可能なことはいう
までもない。

【図面の簡単な説明】

第１図は電流の入出力形態の説明図、第２図は限界差回
路を示す回路図、第３図はその入出力特性を示づグラフ
、第４図は等１ｆｉな２つの電流ミラーの回路図、第５
図は、限界差回路をＩＣ化した場合のその構造を示すも
のＣ１＜Ａ）は平面パターン図、（Ｂ）は（△）のｂ−
ｂ線にそう断面図、（Ｃ）は（Ａ）のＣ−Ｃ線にそう断
面図、第６図はＮ−ＭＯＳ　ＦＥＴにより構成された限
界差回路を示す回路図、第７図は論理補回路を示す回路
図、第８図はその人出力特性を示すグラフ、第９図は限
界和回路を示す回路図、第１０図は限界積口路を示す回
路図、第１１図は論理和回路を示づ回路図、第１２図は
論理積回路を示す回路図、第１３図はその１Ｃの平面パ
ターン図、第１４図は絶対差回路を示す回路図、第１５
図はそのＩＣ平面パターン図、第１６図は含意回路の回
路図、第１７図はそのＩＣパターンを示すもので、（Ａ
＞は平面パターン図、（Ｂ）は（Ａ）のｂ−ｂ線にそう
断面図、第１８図は対等回路の回路図、第１９図はその
ＩＣ平面パターン図、第２０図はマルチ出力電流ミラー
を承り回路図、第２１図は電流分配回路を利用した論理
和回路を示す回路図、第２２図は電流分配回路を利用し
た限界差回路を示す回路図、第２３図はマルチ出力限界
差回路を示ず回路図、第２４図はそのＩＣ構造を示づも
ので、（Ａ）Ｇよ平面パターン図、（Ｂ）（Ｃ）（Ｄ＞
はそれぞれ（Ａ）のｂ−ｂ線にそう断面図、ｃ−ｃｌに
そう断面図、ｄ−ｄ線にそう断面図、第２５図はマルチ
出力限界差回路を利用した論理和回路を示す回路図であ
る。 （８０）・・・マルチ出力電流ミラー、（８１）〜（８
４）・・・ダイオード、（４）＜９１）〜（９４）・・
・入力端子（入力電流源）、（１０１）〜（１０４）・
・・出力端子。 以　」− 外４名 第５トｌ 第６１＝Ｘ１ ｚ（５７ド１　第Ω図 ’−’＋；　’Ｑ、　！”１ 第１４図 第１．５図 ’Ｔｓ　ｉ６１ｇｌ 第１１７図 第２駆１

Claims (3)

【特許請求の範囲】
1. （１）　ＦＥＴからなるマルチ出力電流ミラー、マルチ
   出力電流ミラーの入力側に接続される第１の入力用電流
   源、 複数の第２の入力用電流源、 入力側がマルチ出力電流ミラーの複数の出力側と複数の
   第２の入力用電流源にそれぞれ接続される複数のワイヤ
   ードＯＲ，および ワイヤードＯＲの出ツノ側にそれぞれ接続される複数の
   出力端子、 からなるファジィ論理回路。
2. （２）　ワイヤードＯＲと出力端子との間にダイオード
   が設けられている、特許請求の範囲第（１）項に記載の
   ファジィ論理回路。
3. （３）　第１の入力用ｆｆｉ流源と第２の入力用電流源
   との電流の向きが、ファジィ論理回路に対して同方向で
   ある、特許請求の範囲第（１）項に記載のファジィ論理
   回路。