JPS60199230A - フアジイ論理集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明はファジィ論理集積回路に関する。

ファジィ論理はフ７ジネスすなわち「あいまいさ」を取
扱う論理である。人間の思考や行動にはあいまいさがつ
きまとっている。そこで、このようなあいまいさを数量
化したり理論化できれば、交通管ｖ１、緊急、応用医療
体制等の社会システム、人間を模倣してつくられるロボ
ット等の設計に応用できる筈である。１９６５年にり、
　Ａ、　Ｚａｄｅｈによってファジィ集合の概念が提唱
されて以来、このような観点から「あいまいさ」を取扱
う一つの手段としてファジィ論理の研究が行なわれてき
た。しかしながらこのような研究の多くがディジタル計
算機を用いたソフトウェア・システムへの応用に向けら
れているのが現状である。ディジタル計算機はＯと１ど
からなる２値論理に基づく演算を行なうものであり、そ
の演算ｆ１１理はきわめて厳密ではあるが、アナログ量
の入力にはＡ／Ｄ変換回路を付加づる必要があり、この
ために膨大な情報を処理させようとすると最終結果が得
られるまでに長い時間を要するという問題がある。また
、ファジィ論理の応用のためのプログラムはきわめて複
雑にならざるを得ず、複雑な処理のためには大型ディジ
タル計算機が必要となり経済的でない。

そもそもファジィ論理はＯから１までの区間の連続的な
値（０，１）を扱う論理であるから、２値論理を基礎と
するディジタル計算機にはなじまないという面をもって
いる。またファジィ論理は巾のあるあいまいな星を取扱
うものであるから、ディジタル計算機にょる演算はどの
厳密性は要求されない。そこで、ファジィ論理を取扱う
のに適した回路、システムの実現が望まれている。

発明のＩ！要 この発明は、ファジィ論理を取扱うのに適した回路、シ
ステムの基礎となるファジィ論理集積回路を提供するこ
とを目的とする。

ファジィ論理の基本演算には、限界舵、論理補、限界用
、限界積、論理和、論理積、絶対差、含意、対等がある
。動作モードとして電流モードを採用し、限界差回路を
、ＭＯＳ　ＦＥ’ｒにより構成される電流ミラーとワイ
ヤードＯＲとダイオードとにより構成した場合には、上
記の他のすべての演算を実行する回路は、１または複数
の限界差回路とワイヤードＯＲで実現できることが分っ
た。このことは、基板上に多数の限界差回路をあらかじ
め作成してＪ３けば、配線パターンを変えるだけで任意
のファジィ論理演算回路が構成できることを意味してい
る。

そこで、この発明によるファジィ論理集積回路は、１！
板上に、ファジィ論理のためのＷ１流モードで動作する
基本回路要素が多数設けられており、この基板の表面全
面に導体薄膜または絶縁保護膜が形成されていることを
特徴とする。

ここで基本回路要素とは、原則的には、ＭＯＳＦＥＴで
構成される電流ミラーとダイオードとの対である。しか
しながら、場合によっては電流ミラーの前段のダイオー
ドを省略することができるので、基本回路要素をＭＯＳ
　ＦＥ’１で構成される電流ミラーのみとすることもで
きる。この場合には、論理和、絶対差および対等を除く
６つの基本演算を実行する回路およびその組合せを実現
することができる。　多数の基本回路要素が形成された
基板表面上に導体′ａ膜が形成されている場合にはこの
導体ｍ膜を利用して適宜導体配線パターンを作成するこ
とにより、また基板表面上に絶縁保護膜が形成されてい
る場合には、必要な部分にコンタクト・ホールをあけ、
その上に導体薄膜を形成し、これを利用して適宜導体配
線パターンを作成することにより、それぞれ所望のファ
ジィ論理波ｎをｔゴなう回路を実現づることが可能とな
る。このことは、ファジィ論理ＩＣ（集積回路）を提供
り−る側にとっては全く同じＩＣを製造すれば足り、フ
ァジィ論理ＩＣを使用する側にとっては所望のｍ能をも
つＩＣをわずかな加工工程で容易に作成できることを意
味している。したがって、ファジィ・システムの開発、
試作、製造に要する時間、コスト、人員を大幅に削減す
ることができる。しかも、基本回路要素としてＭＯＳＦ
ＥＴにより構成される電流ミラーが用いられているから
、ミラ一定数を常に１に保つことが可能であり、正確な
ファジィ論理演算ができるとともに、演算の高速化が達
成される。

実施例の説明 １）　ファジィ論理回路における電流の入出力形態 この発明においては、ファジィ論理回路は電流モードで
動作する。そこでｍｖｔの入出力形態を簡単に説明して
おく。第１図において、ファジィ論理回路（１０）の入
力Ｗｌ流がＩｉで、出力電流が１０でそれぞれ表わされ
ている。（Ａ）は、入力Ｗｌ流１ｉが回路（１０）に向
って流れ込み、出力電流１ｏが回路（１０）から流出す
る入出力形態を示している。これを、吸い込み入力、吐
き出し出力と名付ける。（Ｂ）は、入力電流１１が回路
（１０）から流出し、出力１ｍ１ｏが回路（１０）に流
入する吐き出し入力、吸い込み出力の形態を示している
。同様にして、（Ｃ）は吸い込み入力、吸い込み出力を
、（Ｄ）は吐き出し入力、吐き出し出力をそれぞれ示し
ている。ファジィ論理回路を多段（カスケード）に接続
する場合には、第１図（Ａ）または（Ｂ）の形態を採用
することが好ましい。第１図は１人力、１出力の例であ
るが、多入力、多出力の回路においても電流の入出力形
態は変わらない。

２）　ファジィ論理の基本演算 ファジィ集合Ｘはメンバーシップ関数μ×によって特性
づけられる。メンバーシップ関数とはその変数がファジ
ィ集合Ｘに属している度合いを表わすものであり、この
度合いは０がら１までの区間の連続的な値（０，１）に
よって表わされる。したがって、メンバーシップ関数は
その変数を（０，１）に変換するものであるということ
ができる。ファジィ集合Ｙも同様にメンバーシップ関数
μｙによって特性づけられる。

ファジィ論理とは、あいまいさをファジィ集合の形で表
わし、これを用いて、通常の論理をあいまいさを取扱う
ことができるように拡張したものである。ファジィ論理
の基本演算には、限界差、論理補、限界和、限界積、論
理和、論理積、絶対差、含意および対等がある。後に圓
らかになるように、これらの９の基本演算は限界差と算
術和によって表わすことができる。このことは、ファジ
ィ論理の基本演算の最少単位が限界差と算術和であるこ
とを意味している。

電流モードで動作する回路の利点の１つは、算術和を（
算術差も）ワイヤードＯＲで実現できることである。

以下に、まず上述の９種類の基本演算を行なう回路につ
いて説明し、その後、この発明の実施例について述べる
。ファジィ論理基本演算を実行する回路は原則的にＰチ
ャネルＭＯ８形ＦＥＴ（電界効果トランジスタ）（Ｐ−
ＭＯＳＦＥＴ）で実現されており、吐き出し入力、吸い
込み出力の電流入出力形態が採用されている。

しかしながら、ファジィ論理回路はＰ−ＭＯＳＦＥＴの
みならず、ＮチャネルＭＯ８形ＦＥＴ　（Ｎ−ＭＯＳ　
ＦＥＴ）　、相補形ＭＯ８（Ｃ−ＭＯＳ）Ｆ、ＥＴによ
っても実現できる。

３）　限界差回路 ファジィ集合Ｘ、Ｙに対して、限界差は、それらのメン
バーシップ関数μ×、μｙにより次のように定義される
。

ＸｅＹｓμＸｅｙ 三μ×θμｙ −ＯＶ　（μ×−μｙ）　・・・（１）ここでｅは限界
差、■は論理和（ＩｌｌａＸ　）　（大きい方を選択す
ること）、−は算術上の引算（算術差）をそれぞれ表し
ている。ファジィ論理では負の値は使用しないから、第
（１）式において、（μＸ−μｙ）が負の値になった場
合には論理和■によって限界差はＯとなる。すなわち、
第（１）式は具体的には次の関係を表わしている。

・・・（２） 第２図に限界差回路が示されている。限界差回路は、Ｐ
−ＭＯＳ　ＦＥＴにより構成される電流ミラー（１）、
ワイヤードＯＲ、ダイオード（２＞、２つの電流１ｔ（
３）（４）および１つの出力端子（５）からなる。電流
ミラー（１）は２つのＰ−ＭＯＳ　ＦＥＴからなる電流
ミラーと等価である。第４図において、（Ａ）は第２図
にお（プる電流ミラー（１）を、（Ｂ）は２つのＰ−Ｍ
ＯＳ　ＦＥＴ（１１）（１２）からなる電流ミラーをそ
れぞれ示している。

第４図（Ｂ）において、２つのＦ　Ｅ　’ｌ−（１１）
（１２）のンース（Ｓ）が接地されている。またこれら
のゲート（Ｇ）が互いに接続され、かつこれらのゲート
（Ｇ）が一方のＦＥＴ（１１）のドレイン（Ｄ）に接続
されている。一方のＦＥＴ（１１）のトレイン（Ｄ）に
吐き出し入力電流１ｉを与えると、他方のＦＥＴ（１１
）のドレイン（Ｄ）から１ｉ−１ｏとなる吐き出し出力
電流１０が得られる。これは、ＦＥＴ　（１１）のドレ
イン電流が１１に等しくなるようにゲート電圧（ゲート
／ソース間電圧）が加わるからであり、このゲート電圧
は他方のＦＥＴ（１２）にも作用してＦＥＴ（１２）の
ドレイン電流もｌｉに等しくなるからである。ただし、
２つのＦＥＴ（１１）　（１２）　（Ｄ構造ａ３よび３
ｉ−８ｉＯ２界面物性が等しいことが条件である。ゲー
ト（Ｇ）と一方のＦＥＴ（１１）のドレイン（Ｄ）との
間の短絡路には電流は流れない。

２つのＦＥＴの構造オｃｌ；ヒＳｉ　−８ｉ　０２　界
面物性が等しければ、入力ｌｉ流の大きさに関係なく入
力電流１ｉに等しい出力ｆｆｉ流■０が（ｑられるとい
うのはＦＥＴを用いた電流ミラーの大きな特徴である。

バイポーラ素子、たとえば通常の接合１−ランジスタを
用いた電流ミラーでは、電流増幅率βが非常に大きい場
合にのみｌｉ　−ＩＯが成立づる。入力電流１ｉが小さ
い場合には電流増幅率βも小さくなるので上記の等式が
成立しなくなる。第４図（Ｂ）のｆｆｉ流ミラーを、以
下第４図（Ａ）の記号で表現する。

第２図に戻って、電流ミラー（１）の入力用ドレイン（
ゲート）に吐き出し電流１ｙのｍ流源（４）を接続づれ
ば、その出力用ドレインにはこれと等しい値１ｙの吐き
出し電流が得られることは、上述の説明から明らかであ
ろう。この出力用ドレインに、吐き出しＷｉ流ｌｘのＮ
流源（３）と、電流ミラーの吐き出し方向に対して逆り
向となるダイスート（２）を介して出力端子（５）とを
接続しておく。電流源（３）によってＩｘの値の電流が
引っばられるので、Ｉｘ＞Ｉｙの場合にのみＩｚ−１ｘ
−ＩＹの出力電流が端子（５）からダイオード（２）を
通して吸い込まれることになる。ｌｘ≦ＩＶの場合には
Ｉｙ−１ｘの出力電流が吐き出されようとするが、ダイ
オード（２）によって阻止されるので、端子（５）に流
れる出力電流は零となる。

以上の関係をまとめると、次のようになる。

・・・　（３） メンバーシップ関数μ×、μｙをそれぞれ入カ電ｖ＆Ｉ
ｘ、ＩＶに、限界差へ。ｙを出力電流Ｈｚにそれぞれ対
応さヒれば、第（３）式は第（２）式と全く同じ関係を
表わしている。第２図の回路が限界差の基本演算回路で
あることが理解できよう。

第３図は、入力電流の一方＋ｙをパラメータとした場合
における、他方の入力電流Ｉ×と出力電流１ｚとの関係
を示している。ここで、人、出力ｒＩｉ流はいずれも、
最大値が１となるように正規化されている。

第５図は、第２図に示される限界差回路をＩＣ（集積回
路）によって実現した場合のＩＣの構造の一例を示して
いる。（Ａ）は平面パターン図、（Ｂ）はｂ−ｂ線にそ
う断面図、（Ｃ）はＣ−Ｃ線にそう断面図であり、いず
れも図式的に示されている。また、サブストレート（第
２ゲート）は省略されている。この回路は、ｎ形基板（
３０）上に通常のＰ−ＭＯ８製造プロセスによってつく
ることができる。

電流ミラー（１）におけるソースとなるＡ／（Ｓ体）パ
ターン（６１）はｎ領域（４１）にオーミック接触して
いる。入力側のドレインとなるＡ／パターン（６２）は
ｎ領域（４２）に接続されている。出力側のドレインと
なるＡ／パターン（６３）もまたｎ領域〈４３）に接続
されている。

２つのＦＥＴのチャネル１１Ｊ１チヤネル長、ゲート酸
化膜厚はそれぞれ等しくなるように製作されている。ｎ
領域（４１〉と（４２）　（４３）との間にのぞむよう
に、ゲートとなる多結晶Ｓｔ　（Ｂドープ、ｐ形）（５
０）がＳｉＯ２絶縁ＩＩ（５１）を介して設けられてい
る。この多結晶３ｉ（５０）はＡ／パターン（６２）に
接続されているが、Ａ／パターン（６３）とはＳｉ　０
２　（５１）を介して絶縁されている。ｐｆｌｉ域（４
４）とｎ領域（４５）とによりダイオード（２）が構成
されている。

ＡＩパターン（６３）がカソード側となるｎ領域（４５
）上までのばされ、このｎ１ｆｉ域（４５）に接続され
ている。出力端子（５）に接続されるＡＩパターン（６
４）はｎ領域（４４）に接続されている。

第６図は、Ｎ−ＭＯＳ　ＦＥＴにより構成された限界差
回路を示している。吸い込み入力、吐き出し出力の電流
入出力形態となっている。

また２つのドレインが設けられ、一方がグー１−に接続
され、他方は出力側に接続されている。

ソースは接地されている。ダイオード（２）は第２図に
承りものとは当然のことながら向きが逆である。このよ
うな回路においても第（３）式の演算が達成されるのは
いうまでもない。

第６図において電流源が入力端子（３）（４）に置きか
えられているが、以下に説明する種々の回路においても
、簡略化のために同じやり方を採用する。

４）　論理補 ファジィ集合Ｙに対して、論理補はそのメンバーシップ
関数μｙを用いて次のように定義され、かつ限界差を用
いて表現することができる。

Ｙ＃μｙ 三１−μｙ −１θμｙ　・・・（４） 第（１）式または第（２）式とこの第（４）式とを比較
すれば、論理補は限界差においてμｘ−１としたもので
あることが分るであろう。

したがって、論理補回路は第７図に示すように、第２図
において１ｘ−１とすればよい。りなわら、入力電流源
（３）として１の値（最大値）の入力Ｔ１８ｋを発生づ
”るものを用いればよい。

この場合、出力側ドレインから流出する電流（Ｉｙに等
しい）は、端子（３）の入力ｆｆｉ流１よりも大きくな
ることはあり得ないから、ダイオード（２）を省略する
ことが可能である。第８図は、論理補演算における入力
電流１ｙと出力電流１ｚとの関係を示している。

５）　限界用 ファジィ集合Ｘ、Ｙに対して、限界用は、それらのメン
バーシップ関数μ×、μｙにより次のように定義される
。

Ｘ＠Ｙ→μｘｅｙ −μ×Φμｙ 三１△（μ×＋μｙ）　・・・（５） ここで、■は限界用、△は論理積（ｓｉｎ　）　（小さ
い方を選択する）、＋は算術和をそれぞれ表している。

ファジィ論理では１を超えた値は使用されないから、（
μχ十μｙ）が１を超えた場合には論１！Ｉ！栢△によ
って限界用は１となる。

すなわら、第（５）式は具体的には次の関係を表わして
いる。

・・・（６） 第（５）式の限界用は次式のように表わされつる。

１△（μχ十μｙ） −１８（１θ（μχ十μｙ）） ・・・（７） 第（７）式は次のようにして証明できる。

１　ｅ　（１θ　（μＸ　＋μＹ））　三　１　θ　（
１ｅ（Ｘ＋ｙ　）　） 一〇Ｖ　（１−（１θ　（Ｘ　−４４）））−ＯＶ（１
−（０（１−ｘ　−ｙ　）　）　）＝ＯＶ（（１−０）
　Δ （１−＜１−ｘ　−Ｖ　）　）　） −ＯＶ　（１△　（×　・ト　ｙ　）　）−１△（×十
ｙ） 三１△（μＸ十μｙ）　・・・（８） 第（７）式から分るように、限界用は１回の算術和演算
と２回の限界差ＩＡ算によりめることが可能である。こ
のことは、限界和回路を１つのワイヤードＯＲと２つの
限界差回路とにより実現できることを示している。

第９図は限界和回路を示している。入力端子（３）（４
）の吐き出し入力電流ｌｘと１ｙの稗術和１ａ−ＩＸ＋
ＩＶがワイヤードＯＲによって演算され、この電流１ａ
が第１段の限界差回路の入力となる。この限界差回路の
もう１つの入力端子（６）には１の値をもつ吐き出し入
力電流が与えられている。したがって、第１段の限界差
回路の吸い込み出力電流１ｂは次式で与えられる。

・・・（９） この出ノｊ電流ｒｂは、第２段の限界差回路の入力とな
る。この限界差回路は、電流ミラー＜２１）とダイオー
ド（２２）とから構成され、もう１つの入力端子には１
の値をもつ入力電流が与えられている。第２段の限界差
回路の出力端子〈２５）の吸い込み出力電流１ｚは次式
で与えられる。

・・・（１０） 第（１０）式は第（６）式に対応し、第９図の回路によ
って限界用の演算が実行されることが理解できよう。第
９図の回路もまた、第５図に示すＩＣパターンを２段に
設けることにより容易にＩＣ化することができる。

・　電流ミラー（１）および（２１）の出力側ドレイン
から流出するＷｉ流（それぞれＩａ、Ｉｂに等しい）は
、それぞれ端子（６）　（２３）の入力電流１よりも大
きくなることはあり術ないから、ダイオード（２）（２
２）を省略づることが１能である。このことは、回路の
ＩＣ化にとって好都合である。

６）　限界積 ファジィ集合ｘ、Ｙに対して、限界積は、それらのメン
バーシップ関数μＸ、μｙにより次のように定義され、
かつ限界差を用いて表わすことができる。

Ｘ■Ｙ幻μ四。

三ＯＶ（μχ十μｙ−１） −（μＸ＋μｙ）ｅｌ　・・・（１１）ここで■は限界
積を表わしている。第（１１）式の限界積の定義による
と、限界積とは、メンバーシップ関数μＸとＩｙとの算
術和から１を引き、この減幹結果とＯのいずれか大きい
方を選択することを意味している。これは具体的には次
の関係を示すものである。

・・・　（１２） 一方、第（１１）式は限界積の８ｉＩ算が暮術和と限界
差により行なわれることを示している。限界積回路が第
１０図に示されている。この図において、電流ミラー（
１）のゲート側入力端子（６）には１の値をもつ吐き出
し入力電流が供給されている。また、２つの入カｆｆｉ
流ｌｘとＩｙとの和ワイヤードＯＲ回路によって演算さ
れ、この和電流が電流ミラー（１）の出力側ドレンの入
力となっている。したがって、この回路の出力Ｎ流１ｚ
は次式で与えられる。

・・・　（１３） 第（１３）式は第（１２）式に対応しているから、第１
０図の回路によって限界積が演算されることは明らかで
ある。第１０図の限界積回路は、ｆｆ１５図（Ａ）　ニ
ｒ１３イテＡＩパターン（６３）　ｋ−）Ｂ続されたも
う１つのＡＩパターン（６５）を設けることにより容易
にＩＣ化することかできる。

７ン　論Ｊ！ｌ！ＩＩＪ ファジィ集合Ｘ、Ｙに対して、論理和はそれらのメンバ
ーシップ関数μ×、μｙにより次のように定義される。

ＸＵＹ幻μｘｕｙ 三μｘＶμｙ　・・・（１４） 論理和ＶはμＸ、μｙのいずれか大きい方を選択でるこ
とを意味しているから、第（１４）式は次のように書き
なおすことができる。

・・・　（１５） 第（１４）式は次のように変形することが可能である。

μ×ｖμｙ−（μＸθμｙ）十μｙ −（μｙｅμ×）十μ× ・・・（１Ｇ） 第（１６）式は次のようにして証明される。

（μＸθμｙ）十μｙ三（Ｘθｙ）−Ｌｖ＝　［ＯＶ　
（ｘ　−ｙ　）　）　］−１＝　（ｙ　＋Ｏ）　Ｖ　（
ｙ　＋（ｘ　−ｙ　）　）＝ｙ　Ｖｘ 三μｙｖμ×　・・・（１７） 第（１６〉式より、論理和の演算は限界差回路とワイヤ
ードＯＲとにより実現できることが分かる。第１１図は
、論理和回路を示している。

この図において、限界差回路の出力電流１ａは次式で与
えられる。

・・・（１８） 入力端子（６）に電流１ｙが供給されており、ワイＡ７
−ドＯＲにより電流Ｊａと１ｙが加算される。そして、
最終的な出力１！ｉｊ！１１は、ｆｚ−ｌａ　＋ｌｙで
与えられるのでＩｚは次のようになる。

・・・（１９） 第（１９）式を第（１５）式と対応させることにより論
理和の演算が行なわれていることが分る。

論理和回路についてのＩＣ回路は、第５図（Ａ＞におい
てＡ／パターン（６４）に接続されるＡＩパターン（６
６）を追加すればよい。

なお、論理和回路は第１１図に示されているように、一
方の入力Ｗａ流（第１１図ではＩｙ）について２つの電
流源が必要となる。また第１１図において、入力電流ｌ
ｘと１ｙとを交換しても同じ結果が得られるのはいうま
でｂない。

８）　論ｇＪ！偵 ファジィ集合Ｘ、Ｙに対して、論理積はそれらのメンバ
ーシップ関数μＸ、μｙにより次のように定義される。

ＸβＹ酔μ＾／１７ 三μ×Δμｙ　・・・（２０） 論ｐＩ！積△はμＸ、μｙのいずれか小さい力を選択す
ることを意味しているから、第（２０）式は次のように
−きなおすことができる。

・・・（２１） 第（２０）式は次のように変形することが可能である。

μＸ１ｌｙ　−μＸｅ（μＸθμｙ） −μｙθ（μｙθμ×）・・・（２２）第（２２）式は
次のようにして証明される。

μ×θ（μｘｅＩｉｙ）三Ｘθ（Ｘθｙ）−ＯＶ　［Ｘ
　−（Ｘθｙ）］ −ＯＶ　［ｘ　−［ＯＶ　（ｘ　−Ｖ　）　］　］−Ｏ
Ｖ　［（ｘ−０）Δ（ｘ−（ｘ−Ｙ）＞１−ＯＶ　（Ｘ
△ｙ） Ｘ　ＡＹ 三μ×Δμｙ　・・・（２３） 第（２２）式より、論理積の演算は２つの限界差回路に
より実現できることが分る。第１２図は、論理積回路を
示している。この図において、第１段の限界差回路の出
力電流１ａは次式でりえられる。

・・・（２４） このＮ流１ａが第２段の限界差回路の一方の入力電流と
なり、他方の入力電流（端子（２３）としてはｌｘが与
えられている。したがって、この第２段の限界差回路の
出ツノ電流１ｚは次式％式％ （２５） 第（２５）式を第（２１）式に対応させることにより、
論理積の演算が実行されていることが理解できるであろ
う。

後段の限界差回路の電流ミラー（２１）のゲートに電流
が流入することはあり得ないから、ダイＡ−ド（２）を
省略することができる。

第１３図は、第１２図の論理積回路をＩＣ化した場合の
構造を示している。第１２図においてダイオード（２）
を省略することができるので、第１３図ではこのダイオ
ードが除かれている。また、第１段の限界差回路におけ
る電流ミラー（１）のＩＣパターンに関しては、第５図
（Ａ）における対応するものと同一符号が付けられてい
る。ｂ−ｂ線断面およびＣ−Ｃ線断面は第５図（Ｂ）（
Ｃ）にそれぞれ示すものと同じである。そして、ｄ−ｄ
線断面は第５図（Ｂ）に示された断面図の一部（後述す
る第１７図（Ｂ）と同じである。第１段の’ＪＩｆ流ミ
ラーはＡＩパターン（６３）によって第２段の電流ミラ
ーに接続されている。第５図との対応から、第１３図に
示ｔＩＣパターンが第１２図の回路を構成していること
が容易に理解できょう。

なお、限界和回路第９図の１０パターンは、第１３図に
おいて、ＡＩパターン（６２）に接続されたＡＩパター
ン（６７）を付加することにより実現される。

９）　絶対差 ファジィ集合Ｘ、Ｙに対して、絶対差は、それらのメン
バーシップ関数μＸ、μｙにより次のように定義される
。

ＩＸ−Ｙ１４＞μＩＸ−Ｙｌ 三１μＸ−μｙ１ ・・・　（２６） 第（２６）式は次のように変形することがａＪ　１ｍ−
である。

μｍｘ−７１　−　（μ　Ｘ　θ　μ　ｙ　）　→−（
μ　ソ　θ　μ　×　）・・・（２７） 第（２７）式は次のようにして証明される。

（μ×θμｙ）＋（μｙθμ×） 三（Ｘθｙ）＋（ｙθＸ） −（ｘθＶ）＋［０Ｖ（Ｖ−Ｘ）］ −［（Ｘθｙ）＋Ｏ］Ｖ［（ｘθｙ）＋（ｙ　−ｘ　）
　］ −［［０Ｖ（ｘ−ｙ）］＋Ｏ］Ｖ ［［ＯＶ　（ｘ　−ｙ　）　］　＋　（ｙ　−ｘ　）　
］−［（０＋Ｏ）　Ｖ　（０＋ｘ　−ｙ　）　］　Ｖ［
（ｙ−ｘ＋０）Ｖ（ｘ−ｙ＋ｙ−ｘ）Ｊ−ＯＶ　（ｘ　
−ｙ　）Ｖ　（ｙ　−ｘ　）ＶＯ−（ｘ　−ｙ　）　Ｖ
　（ｙ　−ｘ　）三（μＸ−μｙ）Ｖ（μｙ−μ×）・
・・（２８）第（２７）式より絶対差の演算は、２つの
限界差回路と１つのワイヤードＯＲにより実現できるこ
とが分る。第１４図は絶対差回路を示している。この図
において、Ｍ流ミラー（１）とダイオード（２）とを含
む一方の限界差回路の出力ｉｉ流１ａは次式で与えられ
る。

・・・（２９） 電流ミラー（２１）とダイオード（２２）とを含む他方
の限界差回路においては、その入力Ｍ流ＩＸと１ｙとが
上記一方の限界差回路の入力′Ｒ流と交換されているの
で、その出力電流１ｂは次式で与えられる。

・・・（３０） 絶対差回路の出力電流１ｚは、出力電流ＩａとＩｂとの
算術和であるから、次のようになる。

Ｉｚ−１ａ＋Ｉｂ ・・・（３１） 第（３１）式を第（２６）式に鉤応させることにより、
絶対差の演算が実行されていることが理解できるであろ
う。

第１５図は、第１４図の絶対差回路をＩＣ化した場合の
構造を示している。２つのダイオード（２）（２２）は
省略することができないから、第１５図のＩＣ回路は、
第５図に示す限界差ＩＣ回路を２つ並べ、かつダイオー
ド（２）（２２）のアノードに接続されたＡＩパターン
（６４）を相互に接続して１つの出力を導くように形成
されている。ｂ−ｂｌ断面およびＣ−Ｃ線断面は第５図
（Ｂ）（Ｃ）にそれぞれ示すものと同じである。

１０）　含意 ファジィ集合Ｘ、Ｙに対して、含意はそれらのメンバー
シップ関数μＸ、μｙにより次のように定義される。

Ｘ→Ｙ釣μＸ→χ 三１Δ（１−μＸ十μｙ）　・・・（３２）μＸは集合
Ｘに属している度合を表わすから、（１−μ×）は集合
Ｘに属していない度合を表わプことになる。また論ＪＪ
８１Ａはいずれが小さい方を選択するものである。以上
を考慮すると、含意とは、集合Ｘに属していない度合と
集合Ｙに属している度合との算術和を表わし、この算術
和が１よりも大きい場合には結果を１とすることを意味
している。第（３２）式をより分りや１′り表現すると
次のようになる。

１△（１−μχ十μｙ） ・・・（３３） また、第（３２）式は次のように変形することが可能で
ある。

１△（１−μＸ十μｙ） ＝１０（μ×θμｙ）　・・・（３４）第（３４）式は
次のようにして証明される。

１ｅ（μＸθμｙ）三１０（Ｘθｙ〉 ＝ＯＶ［１−（ｘ　θｙ）］ −ＯＶ　［１−［ＯＶ　（ｘ　−ｙ　）　］　］−ＯＶ
　［（１−０）　△　（１−（ｘ−ｙ）＞）−ＯＶ　［
１△　（１−Ｘ−１−Ｖ）］−１△　（１−Ｘ−１１＞ 三１Δ（１−μＸ＋μｙ）　・・・（３５）第（３４）
式により、含意の演算は２つの限界差回路により実現で
きることが分る。第１６図は含意回路を示している。こ
の図において、第１段の限界差回路の出力電流１ａは次
式で与えられる。

・・・（３６） この電流１８Ｓ第２段の限界差回路の一方の入力電流と
なり、他方の入力電流（端子（２３）　）としては値が
１のＷｉ流が与えられている。したがって、この第２段
の限界差回路の出力電流Ｉ２は次式で与えられる。

・・・（３７） 第（３７）式を第（３３）式に対応させることにより、
含意の演算が実行されていることが理解できるであろう
。

第１６図にＪ３いて、ダイオード（２）は論理積回路（
第１２図）の場合と同じ理由により省略することが可能
となる。また、第２段のｆｆｉ流ミラー（２１）の出力
側ドレインから流出する電流（Ｉａに等しいンは、端子
（２３ンの入力電流１よりも大きくなることはあり得な
いから、ダイオード（２２）もまた省略することが可能
である。したがって、第１６図の含意回路をＩＣ化する
場合には、第１７図（Ａ）に示すように、ダイオード（
２）（２２＞を設ける必要はない。

第１７図（Ａ＞にお１プるｂ−ｂ＠断面は同図（Ｂ）に
示されている。Ｃ−Ｃ＠断面は第５図（Ｃ）に示ずもの
と同じである。

１１）　対等 ファジィ染台Ｘ、Ｙに対して、対等は、それらのメンバ
ーシップ関数μＸ、μｙにより次のように定義される。

Ｘ→Ｙ＠μ暉ｙ 三μ　Ａμ７．＾　・・・（３８） Ｘ→ｙ 対等はこのように２つの含意μ　、μｙ４よＸ４ン のいずれか小さい方によって表わされるので、上述の含
意の定義（第３３式）を利用すると、次のように表現す
ることもできる。

・・・（３９） 第（３９）式は次のように変形することが可能である。

μＸ旬 一１θ（（μ×θμｙ）十（μｙθμｘ））・・・（４
０） 第（４０）式は次のようにして証明される。

Ｘ、ｊＹ 三（Ｘ−Ｙ）△（Ｙ−Ｘ） 三（ｘｅｙ）Ｖ（ｙθ×） １ｘ−ｙｌ −１−１ｘ−ｙｌ −１−（（ｘｅｙ　）＋（ｙ　θ×）〉＝１０（（ｘｅ
ｙ）＋（ＹθＸ））・・・（４１）第（４０）式より、
対等の演算は３つの限界差回路と１つのワイヤードＯＲ
とにより実現できることが分る。第１８図は対等回路を
示している。電流ミラー（１）を含むｗ５１の限界差回
路と電流ミラー（２１）とを含む第２の限界差回路とが
並列に接続されている。この並列に接続された２つの限
界差回路は、上述の絶対差回路である。したがって、そ
の出力電流ＩＣは、第（３１）式を参照すれば次のよう
に表わされる。

・・・（４２） 第３式の限界差回路は、電流ミラー（３１）とダイオー
ド（３２）とから構成され、その一方の入力電流は上記
出力電流ＩＣ１他方の入力電流は１の値の電流である。

しかって、この第３の限界差回路の出力電流１ｚは次式
で与えられる。

・・・（４３） 第（４３）式を第（３９）式に対応させることにより対
等の演算が実行されていることが分るであろう。

第（４３）式において、１Ｘ＝ＩＶの場合には（ｌｘ−
ｆｙ　）−（Ｉｙ−１ｘ　）＝Ｏとなるから、１２　＝
１である。ずなわら、２つの入力電流１×とＩｙが等し
いときには出力電流ｌｘは１の１心をとり、それ以外の
場合にはＩｚ≠１となる。したがって、出力電流１ｚが
１かどうかという点のみに着眼すれば、対等回路は一致
回路と考えることができる。

第（４２）式から分るように、電流１ｃはｌｘとＩｙと
の差を表わしている。１ｘ＝ＩＶの場合にはＩＣ＝Ｏで
ある。また、電流ミラー（３１）において、短絡路（３
４）を開放した場合にはこの素子は単なる１個のＦ　Ｅ
　Ｔとなる。このＦ［ＴＧ、ｔｌｃ＝Ｑの場合にのみオ
フとなる。ＦＥＴがオフであれば、入力端子（３３）に
１の値の吐き出し電流が７９えられているから＋２−１
となる。ＦＦＴがＡンの場合には（ＩＣ≠０）、入力端
子（３３）の吐き出し入力電流はＦＥＴから流れてしま
うのでＩｚ−０となる。第１８図の回路は、短絡路〈３
４）を開放すると、２１＋１１出力の一致回路となるこ
とが理解されよう。

また、電流ミラー（３１）の出ツノ側ドレインから流出
する電流（ＩＣに等しい）は、端子（３３）の入力ｆｆ
ｉ流１よりも大きくなることはあり冑ないから、ダイオ
ード（３２）を省略することが可能である。

第１９図は、第１８図の回路をＩＣ化した場合の平面パ
ターンを示している。対等回路においては、上述のよう
にダイオード（３２）を省略することはできるが、ダイ
オード（２）　（２２）を省略することができない。そ
のために、ＩＣ基板上には、電流ミラーとダイオードと
からなる２つの限界差回路ともう１つの電流ミラーとが
設【ノられている。ｂ−ｂ線断面およびＣ−ＣＩ！ｌ１
ｌｉ面は、第５図（Ｂ）（Ｃ）に示すものと同じである
。

１２）　電流分配回路 限界和回路（第９図）においては１の値の電流源が２つ
必鼓である。同様に、論理和回路（第１１図）、論理積
回路（＃１１２図ン、絶対差回路（第１４図）、対等回
路（第１８図）にＪ５いては、入力電流Ｉ×やＩｙの電
流源が２つ必要となる。このように、同じ値で同方向の
電流が必要な場合には電流分配回路を用いるとよい。電
流分配回路は電流ミラーの考え方を拡張して容易に作成
できる。ずなわら、第４図＜Ａ）に示す電流ミラーは、
第５図のＩＣをみても分るように、基板上に２つのドレ
イン、共通のソースおよび共通のゲートを設け、一方の
ドレインをゲートに接続したものである。３つ以上のド
レインを基板上に設けそのうちの１つをゲートに接続す
れば（マルチ出力電流ミラー）、ゲートｆｆ電流（入力
ドレイン電流）に等しい値の電流を、他の２つ以上のト
レインから同時に得られる。このようなマルチ出力電流
ミラーＧＪ　ｕＪ　２０図に示すように表現することが
できる。第２０図は４出ツノの例を示している。

第２１図は、電流分配回路を論理和回路（第１１図）に
適用した例を示している。論理和回路では、２つの端子
（４）および（６）に電流Ｉｙ　（吐き出し入力）を入
力させなければならない。そこで、端子（７３）の吐き
出し入力電流ＩＹを？ｉｉ流ミラー（７２）によって吸
い込み入力電流ＩＶに変操ツる。さらにこの吸い込み入
力電流ＩＹを入力とするマルチ出力電流ミラー（７１）
を用いて、２つの吐き出し入ノ）ｆｆｉ流ＩＶを生成し
ている。マルチ出力電流ミラー（７１）はＮ−ＭＯＳ　
ＦＥＴにより構成されている。

１３）　マルチ出力回路 マルチ出力電流ミラーを、同じ値の出力を多数４Ｉ：Ｉ
る必要がある場合にも応用することができる。第２２図
は、上述の電流ミラー（７２）およびマルチ出力電流ミ
ラー（７１）（Ｉ、：だし出力端子の数は異なる）を、
限界差回路（第２図）に適用した例を示している。１つ
の吸い込み出力電流１ｚから４つの吸い込み出力電流１
ｚが（ｑられていることが分るであろう。電流ミラー（
７１）と（７２）からなる回路は、その入力ｍ流と同じ
値でかつ同方向の複数の出力ｆｆｉ流を生成しているの
で実質的には電流分配回路である。

すなわち、入力電流と同方向の複数の出力電流をつくる
回路を電流分配回路、入力Ｍ流と逆り向の複数の出力電
流をつくる回路をマルチ出力回路（マルチ出力電流ミラ
ー）と呼んでこれらを一応区別することとする。

１４）　マルチ出力限界差回路 マルチ出力回路をさらに拡張リ−ることにより、第２３
図に承りように、マルチ出力限界差回路を構成づること
が可能である。マルチ出ツノｆｔｆ流ミラー（８０）　
（簡単のために４出力とづる）の各出力側ドレインにそ
れぞれワイヤードＯＲの一方の入力側が接続されている
。このワイＡ７−ドＯＲの他方の入力側はそれぞれ入力
端子（９１）〜（９４）に接続され、出力側はダイオー
ド（８１）〜（８４）を介してそれぞれ出力端子＜　１
０１）〜（１０４）に接続されている。入力端子（９１
）〜（９４）の人ツノ電流をそれぞれＩＸ＋〜ＩＸ４　
とし、出力端子（１０１）〜（１０４）の出力ｆｆｉ流
をそれぞ、れ［Ｚ＋”ｌＺ４とする。そうすると。

第（３）式に対応して次のような出力電流が得られる。

ただしｎ　−１〜４ ・・・（４４） 第２３図の回路によって、一度に４種類の限界差演算が
達成されている。このことは、一方のメンバーシップ関
数μｙが一定で、他方のメンバーシップ関数μｘｎが変
数の場合に、μｘｎｅ　ｙの演算を多数の値μｘｎにつ
いて一挙に行なうことが可能であることを示し、演算速
度を高めることができるとともに、μｘｎの時開的なス
キャニングを省くことができることを意味している。

なお、ｆＸ＋　−ＩＸ２　＝ｌＸ３−ＩＸ４−１×とす
れば、第２３図の回路は第２２図の回路と等価になる。

第２４図は、第２３図のマルチ出力限界差回路をＩＣ化
した場合のその構造を示している。

（Ａ）は平面パターン、（Ｂ）（Ｃ）および（Ｄ）はそ
れぞれ（Ａ）のｂ−ｂ線、ｃ−ｃ線およびｄ−ｄ線にそ
う断面図である。ｎ形基板（３０）上に、平面からみて
櫛形のｐ領［（１１０）が形成され、このｎ領域（１１
０）にＡＩパターン（１４Ｇ）がＡ−ミンク接触するこ
とによりマルチ出力電流ミラーク８０）のソースがつく
られている。このｐ領１＠（１１０）には５つの突出部
分があり、この突出部分に適当な間隔をおいて対向１Ｊ
るように他の５つのｎ領域（１１１）〜（１１５）が形
成されている。これらのｐｍ域（１１０）の突出部分と
ｎ領域（１１１）〜（１１５、との間にそれぞれ形成さ
れるチャネルの巾、長さは等しく設定されている。ｌ）
　（ｒ１１或（１１０）の突出部分とｎ領域（１１１）
〜（１１５）との間の間隙にのぞむようにゲートとなる
多結晶５ｉ（５０）が設けられている。この多結晶５ｔ
（５０）には入力側ドレインとなるＡ／パターン（１４
５）が接続されている。ＡＩパターン（１４５）はまた
ｎ領域（１１５）にオーミック接触している。

ダイオード（８１）〜（８４）はそれぞれ、ｎ領域（１
２１）〜（１２４）とｎ領域（１３１）〜（１３４）と
から構成されている。上記のＡＩパターン（１４１）〜
（１４４）はそれぞれｎ領域（１３１）〜（１３４）に
接続されている。出力端子（１０１）〜（１０４）にそ
れぞれ接続されるＡｔバクーン（１５１）〜（１５４）
はｎ領域（１２−１）〜（１２４）に接続されてりる。

第２５図は、マルチ出力限界差回路を論理和回路（第１
１図）に応用した例を示している。

第１１図における電流ミラー（１〉とダイオード（２）
とからなる限界差回路が第２３図に示すマルチ出力限界
差回路に置きかえられている。

また、各ダイオード（８１）〜（８４）のアノード側に
、入力電流１ｙを供給するための入力端子（６）がそれ
ぞれ接続されている。４つの入力端子（６）および入力
端子（４）には、上述した電流分配回路（第２０図）を
用いて等しい値の入力電流１ｙを供給することが可能で
ある。

各出力端子（１６１）〜（１６４）からは、第（１９）
式を参照すれば、次式で与えられる論理和出力が１ｑら
れることは容易に理解できよう。

Ｉｚ−１ｘｎＶＩＶ ただし×−１〜４ ・・・（４５） マルチ出力限界差回路は、ダイオード（８１）〜（８４
）　（第２３図）を省いて用いることも可能なことはい
うまでもない。

１５）　限界差回路を基本要素とｊるＩＣ回路上述のよ
うに、ファジィ論理の基本演砕回路は、限界差回路とワ
イＡ７−ドＯＲの組合Ｕにより構成することができる。

そこで、基板上に限界差回路のロジックアレイをあらか
じめ作成しておけば、Ａ／配線パターンのみを設計する
ことにより、任意のファジィ論ｌ！［！演算回路を実現
することが可能となる。

第２６図に示ずように、基板上（１７０）上に多数の基
本回路（１８０）が設けられたＩＣを作成しておく。こ
のＩＯの上面には適所にコンタクト・ホールのあけられ
た絶縁像Ｗ！膜が形成され、さらにその上層に導体であ
るＡ／１膜（１７１）が−面に蒸着されている。コンタ
クト・ホールのあけられた絶縁保護膜およびＡ／Ｒ［に
代えてＩＣ上面に絶縁像１ｔ１！のみを一面に形成して
もよい。基本回路（１８０）は原則的には限界差回路の
基本素子（すなわち、限界差回路からその結線を除いた
もの）である。上述したように電流ミラーの前段にある
ダイオードは省略することができるので、基本回路（１
８０）として電流ミラーの基本素子（電流ミラーから結
線を除いたもの）を用いることもできるし、これら２１
！Ｉｉ類の基本素子を採用してもよい。

たとえばメーカーがこのようなＩＣ半製品を製造してユ
ーザに提供する。ユーザは、ＩＣ半製品に１〜３工程程
度の数少ない工程を施すことにより、所望のファジィ論
１！ｌ！ＩＷ路が１ｑられるような結線パターンを作成
する。これにより、ユーザは所望のファジィ論理回路、
システムを’ｍｓに構成することが可能となる。

第２７図に示されているように、１つの基板（１７０）
上に基本回路（１８０）のみならず、電流分配回路やマ
ルチ出ツノ回路（１８３）　（＋８６）を段１ノでおく
と一層好ましい。゛ 第２８図１．１、第２７図に示すような電流分配回路や
マルチ出力回路が設【プられた１ｃ半製品を用いて結線
されたファジィ論理回路の例を示している。入力端子（
２０１）　（２０２）　Ｊ＞Ｊ、び（２０３＞にはそれ
ぞれ入力電流１ｙ、Ｉｘおよび１の値の電流が与えられ
る。基板（１７０）上に形成されたマルチ出力回路（１
８５）によって、入力電流１ｙに等しい値の多数の電流
１ｙが生成される。同様にして、マルチ出１１回路（１
８４）（１８３）によって、■×、１とそれぞれ等しい
値の電流がつくられる。端子（２０４）には電源電圧＋
ＶＪ）Ｄ　が加えられ、各マルチ出カ回路（１８３）〜
（１８５）に印加されている。

基板（１７０）上に形成された多数の限界差回路（１８
０）　（１８１）が適当に結線されることにより、一定
の礪能をもつ（この例はとくに特定のＪ２味をもつもの
ではない）ファジィ論理回路が構成されている。マルチ
出力回路（１８３）〜（１８５）の出力電流はこのファ
ジィ論理回路に入ノ１する。このファジィ論理回路の出
力電流ＩＯは出力端子（２０５）　（ワイヤボンディン
グなどのための特定の端子ではなく、ＡＩパターン上に
便宜的に仮想したものである）に現われる。

この出力電流ＩＯは吐き出し出力であるために、これを
吸い込み出力に変換するために限界差回路（１８２）の
電流ミラーが利用されている。限界差回路（１８２）の
ダイオードはいかなる作用もしていない。このダイオー
ドのカソード側は開放されている。限界差回路（１８２
）の吸い込み出力電流はマルチ出力回路（１８６）に送
られ、この回路（１８１３）によって同じ値をもつ多数
の出力型１１０が（ｑられる。この出力￥ｉ流１ｏは端
子（２０６）から外部に取出される。

マルチ出力回路（１８３）〜（１８６）番よＰ−ＭＯＳ
により、限界差回路（１ａｏ）〜（１８２）　ｉよＮ−
ＭＯＳによりそれぞれ構成されている。このように、１
つの基板（１７０）上に多種類の回路を設【プることも
できるし、鎖線Ｍのところで分離し、一方の基板にマル
チ出力回路を、他方の基板に限界差回路をそれぞれ設け
るようにすることももちろん可能である。

第２９図は、第２８図の破線へで囲まれた部分、すなわ
ちマルチ出力回路（１８３）と限界差回路（１８１）と
のＩＣ構造パターンを示しＣいる。このＩｃは、ポリシ
リコンゲート・セルフアライメントＰ−ＭＯ８製造プロ
セスによりつくられている。基板（１７０）はｎ形であ
る。マルチ出力回路（１８３）はマルチ出力電流ミラー
（第２４図（Ａ＞の符号（８０））とほぼ同じ構造であ
る。ただ、一方の出力側ドレインが多結晶３ｉ　（２１
１）とＡ／パターン（２１２）との２層配線により構成
されている点が異なっている。

他力の出力側トレインはＡＩパターン（２１３）により
限界差回路（１８１）に接続されている。

限界差回路（１８１）はｎ領域（２２０）内に設けられ
ている。このｎ領域（２２０）はＡＩパターン（２１４
）により接地されている。ｎｆＲ域（２２１）はＡ／パ
ターン（２１５）によりｎ領域（２２０）に接続され、
電流ミラー（１９１）のソースを構成している。他のｎ
領域のうちの一方（２２３）はＡ／パターン（２１３）
　（ドレイン）に接続され、他方（２２２）はゲートど
なる多結晶３ｉ　（２３０）に接続されているとともに
、入力用のＡ／パターン（２１６）　（ドレイン）に接
続されている。ダイオード（１９２）はｎ領域とｐ形多
結晶３ｉ　（２２５）とで構成されている。

多結晶Ｓｉ　（２２５）がＡ／パターン（２１３）に、
ｎ領域（２２４）が出力用△ｌパターン（２１７）にそ
れぞれ接続されている。

【図面の簡単な説明】

第１図は電流の入出力形態の説明図、第２図は限界差回
路を示す回路図、第３図はその入出力特性を示すグラフ
、第４図は等価な２つの電流ミラーの回路図、第５図は
、限界差回路をＩＣ化した場合のその構造を示づもので
、（Ａ＞は平面パターン図、（Ｂ）は（Ａ）のｂ−ｂ線
にそう断面図、（Ｃ）は（Ａ＞のＣ−Ｃ線にそう断面図
、第６図はＮ−ＭＯＳ　ＦＥＴにより構成された限界差
回路を示す回路図、第７図は論理補回路を承り回路図、
第８図はその入出力特性を示すグラフ、第９図は限界和
回路を示す回路図、第１０図は限界積回路を示づ回路図
、第１１図は論理和回路を示す回路図、第１２図は論理
積回路を示す回路図、第１３図はそのＩＣの平面パター
ン図、第１４図は絶対差回路を示す回路図、第１５図は
そのＩＣ平面パターン図、第１６図は含意回路の回路図
、第１７図はそのＩＣパターンを示すもので、（Ａ）は
平面パターン図、（Ｂ）は（Ａ）のｂ−ｂ線にそう断面
図、第１８図は対等回路の回路図、第１９図はそのＩＣ
平面パターン図、第２０図はマルチ出力電流ミラーを示
す回路図、第２１図は電流分配回路を利用した論理和回
路を示す回路図、第２２図は電流分配回路を利用した限
界差回路を示す回路図、第２３図はマルチ出力限界差回
路を示ず回路図、第２４図はそのＩＣｆＡ造を示すもの
で、（Ａ）は平面パターン図、（Ｂ）（Ｃ）（Ｄ）はそ
れぞれ（Ａ）のｂ−ｂ線にそう断面図、Ｃ−Ｃ線にそう
断面図、ｄ−ｄ線にそう断面図、第２５図はマルチ出ノ
ｊ限界差回路を利用した論理和回路を示を回路図、第２
６図はこの発明の実施例であるファジィ論理ＩＣを示し
、（Ａ）は平面からみた概略配置構成図、（Ｂ）は（Ａ
）のｂ−ｂ線にそう断面の概略配置構成図、第２７図は
他の実施例を示づ平面概略配置構成図、第２８図はファ
ジィ論理回路の一例を示す回路図、第２９図はその一部
のＩＣパターンを示すもので、（Ａ＞は一部を切欠いて
示す平面パターン図、（Ｂ）（Ｃ）は（Ａ）ノｂ　−ｂ
　線、Ｃ−Ｃ線にそう断面図である。 （＋７０＞・・・基板、（１７１）・・・導体薄膜また
は絶縁保護膜、（１８０）・・・基本回路要素。 以　上 外４名 （Ａ） （Ｂ） （Ｃ） （Ｄ） て°゛・、ε１・；１　第３図 第１ミ図 （Ａ）ＣＢ） 第５図 第０図 第７図　第８は ｔ、丁Ｓｃ’３Ｉ叉ｌ 第１２図 負’５）ｌｓ　トζ１ 第１４図 第１５図 第１６図 第１７図 第１８図 第２２図 Ｉｘｌ　１ｘ２１ｘＳＩｘ４ 框３図 第２６図 第２晴 ８０

Claims (4)

【特許請求の範囲】
1. （１）　１基板上に、ファジィ論理のための電流モード
   で動作する基本回路要素が多数設けられており、この基
   板の表面全面に導体薄膜または絶縁保護膜が形成されて
   いる、ファジィ論理集１ｍ回路。
2. （２）　基本回路要素が、ＭＯＳ　ＦＥＴで構成される
   電流ミラーである、特許請求の範囲第（１）　３Ｂに記
   載のファジィ論理集積回路。
3. （３）　基本回路要素が、ＭＯＳ　ＦＥＴで構成される
   ｍ流ミラーとダイオードとの対である、特許請求の範ｖ
   ｆＩ第（１）項に記載のファジィ論理集積回路。
4. （４）　上記基板上に、電流分配回路およびマルチ出力
   回路が設けられている、特許請求の範囲第〈１）項に記
   載のファジィ論理集積回路。