JPS6165526A - フアジイ激烈積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背ｍ 〔発明の技術分野） この発明はファジィ激烈積回路に関する。

〔従来技術の説明〕

ファジィ論理はファジネスすなわち「あいまいさ」を取
扱う論理である。人間の思考や行動にはあいまいさがつ
きまとっている。そこで、このようなあいまいさを数量
化したり理論化できれば、交通管制、緊急、応用医療体
制等の社会システム、人間を模倣してつくられるロボツ
１−等の設計に応用できる筈である。１９６５年にｌ、
　Ａ、Ｚａｄｅｈによってファジィ集合の１■念が提唱
されて以来、このような観点から［あいまいさ」表取扱
う一つの手段としてファジィ論理の研究が行なわれてき
た。しかしながらこのような研究の多くがディジタル計
ｎ機を用いたソフトウェア・システムへの応用に向けら
れているのが現状である。ディジタル計算機はＯと１と
からなる２ｍ論理に基づく演算を行なうものであり、そ
の演算処理はきわめて厳密ではあるが、アナログ量の入
力にはＡ／Ｄ変換回路を付加する必要があり、このため
に膨大な情報を処理させようとすると最終結果が得られ
るまでに長い時間を要するという問題がある。また、フ
ァジィ論理の応用のためのプログラムはきわめて複雑に
ならざるを得す、複雑な処理のためには大型ディジタル
翳１算礪が必要となり経済的でない。

そもそもファジィ論理はＯから１までの区間の連続的な
値（０，１）を扱う論理であるから、２１直論理を基礎
とするディジタル占Ｉ　Ｅ（態にはなじまないという面
をもっている。またファジィ論理は巾のあるあいまいな
Ｍを取扱うものであるから、ディジタル計すネ成による
演算はどの厳密性は要求されない。そこで、ファジィ論
理を取扱うのに適した回路の実現が望まれている。

ファジィ論理の基本演算には、限界差、論理補、限界用
、限界槓、論理和、論理積、絶対差、含意、対等、激烈
用および激烈績がある。発明者は、前９者のファジィ論
理を取扱うことのできるファジィ論理回路を既に提案し
ている（特願昭５９−５７１２１号〜５７１２５号）。

発明の概要 〔発明の目的〕 この発明は、上記のファジィ論理基本演粋のうちのまだ
演算回路が報告されていないファジィ激烈積回路を提案
することを目的とする。

〔激烈績の定義〕

ファジィ集合Ｘはメンバーシップ関数μＸによって特性
づけられる。メンバーシップ関数μＸとはその変数がフ
ァジィ集合Ｘに属している度合いを表わすものであり、
この度合いはＯから１までの区間の連続的な値（０，１
）によって表わされる。したがって、メンバーシップ関
数はその変数を（０，１）に変換するものであるという
ことができる。ファジィ集合Ｙも同様にメンバーシップ
関数μｙによって特性づけられる。

ファジィ論理とは、あいまいさをファジィ集合の形で表
わし、これを用いて、通常の論理をたものである。上述
したように、ファジィ激烈績もまたファジィ論理の基本
演算の１つである。

以下の説明では簡略化のために、メンバーシップ関数μ
ｘ１μｙをそれぞれＸ、ｙで表記する。

激烈績１１ｒａｓｔｉｃ　ｐｒｏｄｕｃｔ）　Ａは、［
）、［）ｕｂｏｉＳによって次のように定義されている
（下記文献１参照）。

第（１）式は、Ｔ、Ｇｏｖｅｒが定ａ　ｔ　ル和↑（下
記文献２参照）を用いると次のようにも１表わされる。

Ｘ＋Ｖ＝Ｘ＋Ｖ−Ｘ’ｌ’　　　　　　　・・・（３）
ここで、△は論理積（ｍｉｎ）を表わし、Ｘ、ｙのうち
小さい方の値を選択することを危味している。また、＋
、−はそれぞれ代数中上の加算、減痺を表わしている。

文献１ Ｄ、ＤｕｂＯｉＳ、　　“Ｑｕｅｌｑｕｅｓ　ｃｌａｓ
ｓｅｓ　ｄ”ｏｐｅｒａｔｅｕｒｓ　ｒｅｍａｒｑｕａ
ｌｂｅｓ　ｐｏｕｒ　ｃｏｍｂｉｎｅｒ　ｄｅｓ　ｅｎ
ｓｅｍｂｌｅｓｆｌｏｕｓ”　、　Ｂｕｓｅｆａｌ　、
　Ａｕｔｏｍｎｅ　、　ｐｐ、２９−３５（１９７文献
２ Ｅｒｎｅｓｔ　　ＣＺＯＧＡ（Ａ　　　ａｎｄ　　Ｊ’
ｏｚｅｆ　　ＤＲ［ＷＮＩＡＫ　　。

”Ａｓ５ｏｃｉａｔｉｖｅ　ｍｏｎｏｔｏｎｉｃ　ｏｐ
ｅｒａｔｉｏｎｓ　ｉｎ　ｆ’ｕｚｚ１７　Ｓｅｔ　ｔ
ｈｅｏｒｙ”　、　Ｆｕｚｚｙ　５ｅｔｓ　ａｎｄ　ｓ
ｙｓｔｅｍｓ、　ｖ。

１．１２．　　Ｎｏ、３　、　Ｉ）ｐ、２４９−２６９
（１９８４）第１図は、ファジィ激烈積ｘＡｙの値をＸ
、ｙととｂに３次元直交座標で表わしたらのである。点
（ｘ、　ｙ、　ｘＡｙ＞＝　（１，１，１）と（０，１
，０＞とを結ぶ直線がｙ−＝１の場合における激烈偵の
値ｘＡｙ　（＝ｘ）を表わしている。また、点（１，１
，１）と＜１．０．０）とを結ぶ直線がｘ＝１の場合の
ＸＡＹ　（＝ｙ）を示している。ｘ−ｙ平面上のハツチ
ングで示された部分がＯ≦ｘｙ＜１の場合にＸＡＶ（＝
０）がとる値である。

（発明の構成、作用および効果） この発明によるファジィ激烈積回路は、２種類の入力電
流が与えられ、一方の入力電流が１を表わすときに他方
の入力電流と等しい値でかつそれ以外のときにＯを表わ
す値の出力電流を出力する第１の回路、２種類の入力電
流が与えられ、他方の入力電流が１を表わすときに一方
の入力電流と等しい値でかつそれ以外のときにＯを表わ
す値の出力電流を出力する第２の回路、２種類の、入力
電流がともに１を表わすときに第１の回路の出力電流か
ら１を表わす値の電流を減算する回路、およびこの減算
回路の出力電流と第２の回路の出力電流とを加算する回
路からなることを特徴とする。

したがって、加算回路からは、一方の入力電流（たとえ
ばＸ）がファジィ論理で１を表わすときに他方の入力電
流（たとえばｙ）と等しい１直であり、他方の入力電流
がファジィ論理で１を表わすときに一方の入力電流と等
しい値であり、両方の入力電流がともにファジィ論理で
１を表わすときに１を表わす値であり、さらに両方がと
もにファジィ論理で１未；６−を表わすときにＯを表わ
す幀であるような出力電流が得られるので、上述したフ
ァジィ激烈積の演算が達成される。

実施例の説明 〔電流の入出力形態〕 この発明におけるファジィ激烈積回路は電流モードで動
作する。そこで電流の入出力形態を簡単に説明しておく
。第２図において、ファジィ論理回路（１０）の入力電
流がＩｉで、出力電流が１０でそれぞれ表わされている
。（Ａ）は、入力電流１ｉが回路（１０）に向って流れ
込み、出力電流１ｏが回路（１０）から流出する入出力
形態を示している。これを、吸い込み入力、吐き出し出
力と名付ける。（Ｂ）は、入力電流Ｉｉが回路（１０）
から流出し、出力電流１ｏが回路（１０）に流入する吐
き出し入力、吸い込み出力の形態を示している。同様に
して、（Ｃ）　！；Ｌ吸い込み入力、吸い込み出力を、
（Ｄ）は吐き出し入力、吐き出し出力をそれぞれ示して
いる。

ファジィ論理回路を多段（カスケード）に接続する場合
には、第２図（Ａ）または（Ｂ）の形態を採用すること
が好ましい。第２図は１人力、１出力の例であるが、多
入力、多出力の回路においても°電流の入出力形態は変
わらない。

〔トランジスタによる激烈積回路〕

第３図はｎｐｎ　トランジスタを用いて実現された激烈
積回路を示している。この図において、矢印とともに示
された値Ｘ、ｙおよび１はその部分に流れる電流値をフ
ァジィ論理で使用される値に変換して表わしている。ま
た、矢印とともに４行１列のマトリクスで表わされた値
もまたその部分に流れる電流値をファジィ論理上の値に
変換して示すものであるが、より分りやすくするために
、Ｘ、ｙ領域を下記のように４つに分割したときの値を
それぞれ示している。第３図の７１〜リクスの各行の値
は下記のマトリクスの各行の場合にそれぞれ対応してい
る。

さて入力端子（２１）（２２）にはＸの値の電流が、入
力端子（３１０３２）（３３）にはｙの値の電流がそれ
ぞれ適当な電流源から入力している（吸い込み入力）。

電流源としては、たとえば、センナの検出信号をファジ
ィ論理で使用されるＯから１までの連続的な値（０，１
）に対応する電流値に変換して出力するもの、指令され
たまたは入力された電圧、電流値を同様にそれに対応す
る電流値に変換するもの、このファジィ激烈積回路の前
段に接続された他のファジィ論理回路（その出力が端子
（２１）等に入力する）などを挙げることができよう。

入力端子（４１Ｈ４２）にはファジィ論理で１の値を表
わす電流が入力している（吸い込み入力）。激烈積ＸＡ
Ｖの演算結果を表わす電流は出力端子（７０）から出力
される（吐き出し出力）。

入力端子（２１）に入力する値Ｘの電流は電流ミラー（
５１）によってその向きが反転される。この電流ミラー
（５１）および以下に述べる電流ミラー（５７）（６１
）を構成するトランジスタの電流増巾率βは非常に大き
く設定されており、これらの電流ミラーの入力電流と出
力電流は等しい値であると考えられるものとする。

電流ミラー（５１）の出力側であるコレクタにはワイヤ
ードＯＲ（５２）が接続され、ここに入力端子（４１）
から１の値の電流が流入している。したがって、ワイヤ
ードＯＲ（５２）から次段の電流増巾回路（５２）に向
う電流の値は（１−ｘ＞となる。

より分りやすく上述のマトリクスを用いて説明すれば、
この電流の値は、ｘ＝１の場合にはＯ１０≦Ｘ＜１の場
合には（１−ｘ）どなるので、（ＯＯ（１−Ｘ）（１−
ｘ））Ｔと表わされる。こ−こで王はマトリクスの行と
列を転置したことを表わしている。

電流増１〕回路（５３）は２つのコレクタをもつトラン
ジスタから構成され、このトランジスタの電流増巾率β
は無限大（Ｏｏ）であると仮定する。

したがって、ベースに入力する電流がＯであればコレク
タ電流はＯであるが、ベース電流が０以外の場合にはコ
レクタ電流は■どなる。電流増巾回路（５３）の２つの
コレクタにはそれぞれ〔００■■〕■の電流が流入する
ことになる。

これらのコレクタにはさらに、ワイＶ−ドＯＲ（５４）
（５５）がそれぞれ接続され、これらのワイヤードＯＲ
（５４）（５５）に入力端子（３２）（３３）からｙの
値の電流がそれぞれ流入している。

ワイヤードＯＲ（５４）の出力側にはダイオード（５６
）のアノード側が接続されている。電流増巾回路（５３
）のコレクタ電流がＯの場合には、ワイヤードＯ，Ｒ（
５４）からダイオード（５６）に向って流れる電流は（
ｙ−０）＝７となる。そして、ｙ＝１の場合にはこの電
流は１となる。コレクタ電流が■の場合にはダイオード
（５６）からワイヤードＯＲ（５４）に向って■の電流
が流れようとするが、ダイオード（５６）によって阻止
される。ダイオード（５６）の順方向に流れる電流はＯ
である。

したがって、ダイオード（５６）のカソード側からは（
ＩＶＯＯ，）Ｔの電流が流出する。この電流は、入力電
流Ｘの値が１の場合に入力電流ｙの値と等しくかつＸの
値が１未満の場合に○の値を示すものとなっている。ダ
イオード（５６）のカソード側はワイヤードＯＲ（６７
）に接続されている。

ワイヤードＯＲ（５５）の出力側にはＴｈ　ｉｔミラー
（５７）が接続されている。この電流ミラー（５７）は
、ダイオード（５６）と同じダイオード作用と、電流の
向きを反転する作用とをなす。したがって、電流ミラー
（５７）の出力側であるコレクタには、（１ｙＯＯ）Ｔ
の電流が流入する。電流ミラー（５７）のコレクタはワ
イヤードＯＲ（６５）に接続されている。

一方、入力端子（３１）に流入する値ｙの入力電流は電
流ミラー（６１）によってその向きが反転される。

電流ミラー（６１’）の出力側であるコレクタはワイヤ
ードＯＲ（６２）に接続され、ここに入力端子（４２）
から１の値の電流が流入している。したがって、このワ
イヤードＯＲ（６２）から流出され次段の電流増巾回路
（６３）に向う電流の値は（１−ｙ）で表わされ、ｙ＝
１の場合にはＯとなるので、結局、マトリクス表現で示
せば〔０（１−ｙ）　　Ｏ（１−ｙ））Ｔとなる。

電流増巾回路（６３）、を構成するトランジスタの電流
増巾率βもまた■であるとする。このトランジスタのベ
ースに流入する電流は〔０（１−１）　　Ｏ（１−ｙ）
、）Ｔであるから、そのコレクタに流入する電流は〔０
ｏｏＯｏｏ）王となる。　電流増巾回路（６３）の出力
側であるコレクタと値Ｘの電流が流入する端子（２２）
とがワイヤードＯＲ（６４）により接続され、このワイ
ヤードＯＲ（６４）の出力側はワイヤードＯＲ（６５）
に接続されている。ワイヤードＯＲ（６５）と（６７）
との間には、ワイヤードＯＲ（６５）側をアノード側と
してダイオード（６６）が接続されている。ワイ＼フー
ドＯＲ（６４）とダイオード（６６）とからなる回路は
、上述したワイヤードＯＲ（５４）とダイオード（５６
）とからなる回路と同じ機能をもつ。ダイオード（６６
）の動きにより、電流増巾回路（６３）のコレクタ電流
が■のときには、ワイヤードＯＲ（６４）からワイＶ−
ドＯＲ（６５）に向う電流はＯとなる。

したがって、ワイＶ−ＦＯＲ（６４）からワイヤードＯ
Ｒ（６５）に流入する電流は（１０ｘＯ）Ｔとなる。こ
の電流は、入力電流ｙが１の値のときに入力電流Ｘと等
しくかつ１直ｙが１未満のときにＯを示すものとなって
いる。

ワイヤードＯＲ（６５）にはこの電流（１０ＸＯ）■が
流入し、かつこのワイヤーＦＯＲ（６５）から（１ｙＯ
○）■の電流が電流ミラー（５７）に向って流出してい
る。ワイヤードＯＲ（６５）からワイＶ−ドＯＲ（６７
）に向う電流を求めるために、これらの電流マトリクス
を減算すると、〔（１−１）（０−ｙ）（ｘ−０）（０
−０））Ｔ＝（０−ｙ　　ｘ　　Ｏ）Ｔとなるが、−ｙ
の電流はダイオード（６６）を流れないので、結局（０
０ｘｏ）Ｔの電流がダイオード（６６）を通ってワイヤ
ード○Ｒ（６７）に流入することになる。この電流は、
値Ｘ、ｙがともに１の場合にワイヤードＯＲ（６４）の
出力電流（１０ＸＯ）Ｔから値１を減算した結果を示し
ている。

ワイヤードＯＲ（６７）では、ダイオード（５６）を通
って流入する電流とダイオード（６６）を通って流入す
る電流とが加等される結果、（１ｙｘＯ）下の電流が出
力端子（７０）から吐き出されることになる。端子（７
０）の出力電流は、第（１）式に示される激烈偵の演算
結果を表わしている。

第３図に示されているファジィ激烈積回路は、吸い込み
入力、吐き出し出力の例であるが（第２図（Ａ）に相当
）、電流ミラーを適当に設けることにより、第２図（Ｂ
）〜（Ｄ）に示された他の入出力電流形態に容易に変換
することができる。また、第３図ではｎｐｎ　トランジ
スタを用いて電流ミラーや電流増巾回路が構成されてい
るが、ｐｎｐ　トランジスタを用いても、またこれら両
タイプのトランジスタを組合わせることによっても同じ
ようにファジィ激烈積回路を構成することができる。

（ＦＥＴによる激烈積回路〕 第４図は、Ｐ−ＭＯＳ　　ＦＥＴ、！＝Ｎ−ＭＯ８ＦＥ
Ｔとを組合わせるご仁により構成されたファジィ激烈積
回路を示している。この回路は、たとえば、ポリシリコ
ンゲート・セルフアライメントＰ−ＭＯ８製造プロセス
により容易にＩＣ化することが可能である。またＦＥＴ
による電流ミラーではミラ一定数をほとんど１に等しく
することができるので正確な電流ミラー作用を期待でき
る。

第４図において、第３図に示すものと同一物には同一符
号が付けられている。また第３図の電流ミラー、電流増
巾回路に対応する回路には、同一符号に符号Ｆが付加さ
れている。

第３図に示された回路では、同じ値をもつ電流の入力端
子（電流源）が複数必要である。たとえば、値Ｘの電流
は入力端子（２１）と（２２）に与えられている。これ
に対して第４図の回路では、１種類の入力電流について
は１つの入力端子（電流源）で足りる。値Ｘの電流は入
力端子（２０）に、値ｙの電流は入力端子（３０）に、
値１の電流は入力端子（４０）にそれぞれ与えられてい
る。

入力端子（２０）に与えられたＸの値の入力電流は、Ｎ
−ＭＯＳ　　ＦＥＴによるマルチ出力回路（マルチ出力
電流ミラー）　（５１Ｆ）に入力し、この回路（５１Ｆ
）によって向きが逆で同じ値ｘの２　　一つの電流がつ
くられている。この回路（５１Ｆ）の出力電流の一方は
ワイヤードＯＲ（５２）に吐き出し入力として与えられ
る。池方の出力電流はＰ−ＭＯＳ　　ＦＥＴによる電流
ミラー（８１）によって向きが反転され、入力端子（２
２）を経てワイレードＯＲ（６４）に与えられる。この
入力端子（２２）、および他の入力端子（３２）（３３
）、（４１Ｎ４２）は、第３図との対応関係を明確にす
るために便宜的に第４図に図示されたものである。

値ｙの入力電流が入力端子（３０）からマルチ出力回路
（６１Ｆ）に入力し、この回路（６１Ｆ）によって向き
が逆でかつ同じ値ｙの２つの電流がつくられている。マ
ルチ出力回路（６１Ｆ）の出力電流の一方はワイヤード
ＯＲ（６２）に与えられ、他方はさらにマルチ出力回路
（８２）に入力している。

このマルチ出力回路（８２）によってさらに、値ｙの２
つの電流が生成され入力端子（３２０３３）を経てワイ
Ｖ−ド○Ｒ（５４Ｎ５５）にそれぞれ入力している。

１の値の入力電流は端子（４０）からＮ−ＭＯＳＦＥＴ
による電流ミラー（８３）に入力し、その向きが反転さ
れてＰ−ＭＯＳ　　ＦＥＴによるマルチ出力回路（８４
）に入力している。このマルチ出力回路（８４）によっ
て１の値の２つの電流がつくられ、端子（４１）（’４
２）を経てそれぞれワイヤードＯＲ（５２Ｈ６２）に入
力している。

第４図に示された回路の動作は、第３図に示された回路
の動作と同じであるので、動作説明は省略する。

【図面の簡単な説明】

第１図はファジィ激烈積の演算を３次元座標上に示すグ
ラフ、第２図は電流の入出力形態の説明図、第３図はト
ランジスタを用いて構成されたファジィ激烈積回路の回
路図、第４図は、ＦＥＴを用いて構成されたファジィ激
烈積回路の回路図である。 ・・・入力端子、（５１０５７）（６１Ｎ５７Ｆ）（８
１０８３）・・・電流ミラー、（５３Ｎ６３Ｎ５３Ｆ）
（６３Ｆ）・・・電流増巾回路、（５１ＦＮ６１ＦＮ８
２０８４）・・・マルチ出力回路（マルチ出力電流ミラ
ー）　、（５２）（５４）（５５）（６２）（６４）（
６５）（６７）・・・ワイヤードＯＲ、（５６）（６６
）・・・ダイオード、（７０）・・・出力端子。 以　　上 外４名 （Ａ） （Ｂ） （Ｃ） （Ｄ）

Claims (1)

1. 【特許請求の範囲】 ２種類の入力電流が与えられ、一方の入力電流が１を表
   わすときに他方の入力電流と等しい値でかつそれ以外の
   ときに０を表わす値の出力電流を出力する第１の回路、 ２種類の入力電流が与えられ、他方の入力電流が１を表
   わすときに一方の入力電流と等しい値でかつそれ以外の
   ときに０を表わす値の出力電流を出力する第２の回路、 ２種類の入力電流がともに１を表わすときに第１の回路
   の出力電流から１を表わす値の電流を減算する回路、お
   よび この減算回路の出力電流と第２の回路の出力電流とを加
   算する回路、 からなるファジィ激烈積回路。