JPS6165525A

JPS6165525A - フアジイ激烈和回路

Info

Publication number: JPS6165525A
Application number: JP59187656A
Authority: JP
Inventors: Retsu Yamakawa; 烈山川
Original assignee: Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1984-09-06
Filing date: 1984-09-06
Publication date: 1986-04-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の背景〔発明の技術分野〕この発明はファジィ激烈和回路に関Ｊる。

〔従来技術の説明）ファジィ論理はファジネスづなわら「あいまいさ」を取
扱う論理である。人間の患者や行動にはあいまいさがつ
きまとっている。そこで、このようなあいまいさを数■
化したり理論化できれば、交通管制、緊急、応用医療体
制等の社会システム、人間を模倣してつくられるロボツ
１〜′５の設３１に応用できる筈である。１９６５年に
り、　Ａ、　Ｚａｄｃｈによってファジィ集合の概念が
提唱されて以来、このような観点から「あいまいさ」を
取扱う一つの手段としてファジィ論理の研究が行なわれ
てきた。しかしながらこのような研究の多くがディジタ
ル削算槻を用いたソフトウェア・システムへの応用に向
けられているのが現状である。ディジタル計鈴機はＯと
１とからなる２値論理に基づく演算を行なうものであり
、その演算処理はきわめて厳密ではあるが、アナログ量
の入力にはＡ／Ｄ変換回路を付加する必要があり、この
ために膨大な情報を処理させようとすると最終結果が得
られるまでに長い時間を要するという問題がある。また
、ファジィ論理の応用のためのプログラムはきわめて複
雑にならざるを得ず、複雑な処理のためには大型ディジ
タル計算機が、必要となり経済的でない。

そｂそもファジィ論理はＯから１までの区間の連続的な
１直（０，１）を扱う論理であるから、２値論理を基礎
とするディジタル計痺成にはなじまないという面をもっ
ている。またファジィ論理は巾のあるあいまいなＭを取
扱うものであるから、ディジタル計算機による演算はど
の厳密性は要求されない。そこで、ファジィ論理を取扱
うのに適した回路の実現が望まれている。

ファジィ論理の基本演算には、限界差、論理補、限界用
、限界積、論理和、論理積、絶対差、含意、対等、激烈
和および激烈積がある。発明者は、前９壱のファジィ論
理を取扱うことのできるファジィ論理回路を既に提案し
ている（特願昭５９−５７１２１号〜５７１２５号）。

発明の概要〔発明の目的〕この発明は、上記のファジィ論理基本演算のうちのまだ
演算回路が報告されていないファジィ激烈和回路を提案
することを目的とする。

〔激烈和の定義］ファジィ集合Ｘはメンバーシップ関数μＸによって特性
づけられる。メンバーシップ関数μ×とはその変数がフ
ァジィ集合Ｘに属している度合いを表わすものであり、
この度合いは０から１までの区間の連続的な値（０，１
）によって表わされる。したがって、メンバーシップ関
数はその変数を（０，１）に変換するものであるという
ことができる。ファジィ集合Ｙも同様にメンバーシップ
関数μｙによって特性づけられる。

ファジィ論理とは、あいまいさをファジィ集合の形で表
わし、これを用いて、通常の論理をあいまいさを取扱う
ことができるように拡張したものである。上述したよう
に、ファジィ激烈和もまたファジィ論理の基本演算の１
つである。

以下の説明では簡略化のために、メンバーシップ関数μ
Ｘ、μｙをそれぞれＸ、ｙで表記する。

激烈和（ｄｒａｓｔｉｃ　ｓｕｍ）　Ｖは、Ｄ、　［）
ｕｂｏｉｓによって次のように定義されている（下記文
献参照）。

ここで、Ｖは論理和（ｍａｘ）を表わし、ｘ、ｙのうち
大きい方の値を選択することを意味している。また、・
は代数掌上の乗亦を表わしている。

文献り、　Ｄｕｂｏｉｓ、　　”　ｏｕｅｌｑｕｅｓ　ｃｌ
ａｓｓｅｓ　ｄ’ｏｐｅｒａｔｃｕｒｓ　ｒｅｍａｒｑ
ｕａｌｂｅｓ　ｐｏｕｒ　ｃｏｍｂｉｎｅｒ　ｄｅｓ　
ｅｎｓｅｍｂｌｅｓｆｌｏｕｓ”　　、　　Ｂｕｓｅｆ
ａｌ　　、　　八ｕｔｏｍｎｅ　　、　　ｌ）Ｄ、２９
−３５（１９７第１図は、ファジィ激烈用ｘＶｙの値を
Ｘ、ｙとともに３次元直交座標で表わしたものである。

点（ｘ、　ｙ、　ｘＪ／ｙ）　＝　（０，Ｏ，Ｏ）と（
０，１，１）とを結ぶ直線がｘ＝Ｏの場合における激烈
用の値ｘＶｙ（＝ｙ）を表わしている。また、点（０，
０，Ｏ）と（１，０，１＞とを結ぶ直線がｙ＝０の場合
のｘＶｙ　（＝ｘ）を示している。ｘｖｙ＝１平面上の
ハツチングで示された部分がＯ＜Ｘｙ≦１の場合にＸＶ
ｙり（＝１）がとる値である。

〔発明の構成、２「用および効果〕この発明によるファジィ激烈和回路は、２種類の入力電
流が与えられ、一方の入力電流がＯを表わすときに他方
の入力電流と等しい値でかつそれ以外のときにＯを表わ
す値の出力電流を出力する第１の回路、２種類の入力電
流が与えられ、他方の入力電流が０を表わすときに一方
の入力電流と等しい値でかつそれ以外のとぎに０°を表
わす値の出力電流を出力する第２の回路、２種類の入力
電流が与えられ、両方の入力電流がともにＯ以外を表わ
すときに１を表わす値で、その他の場合にＯを表わす値
の出力電流を出、力する第３の回路、ならびに第１、第
２および第３の回路の出力電流を加算する回路からなる
ことを特徴とする。

したがって、加算回路からは、一方の入力電流（たとえ
ばＸ）がファジィ論理で０を表わすときに他方の入力電
流（たとえばｙ）と等しい値（０を表わす値を含む）で
あり、他方の入力電流がファジィ論理でＯを表わすとき
に一方の入力電流と等しい値（０を表わす値を含む）で
おり、両方の入力電流がともにファジィ論理でＯ以外を
表わすときに１を表わすｌｎＩであるような出力電流が
得られるので、上述したファジィ激烈用の演算が達成さ
れる。

実施例の説明〔電流の入出力形態〕この発明におけるファジィ激烈和回路は電流モードで０
３作する。そこで電流の入出力形態を簡単に説明してお
く。第２図において、ファジィ論理回路（１０）の入力
電流が（ｉで、出力電流がｌｏでそれぞれ表わされてい
る。（Ａ）は、入力電流１１が回路（１０）に向って流
れ込み、出力電流■０が回路（１０）から流出する入出
力形態を示している。これを、吸い込み入力、吐き出し
出力と名付ける。（Ｂ）は、入力電流Ｉｉが回路（１０
）から流出し、出力電流Ｉｏが回路（１０）に流入する
吐き出し入ノｊ１吸い込み出力の形態を示している。同
様にして、（Ｃ）は　　　゛吸い込み入力、吸い込み出
力を、（Ｄ）は吐き出し入力、吐き出し出力をそれぞれ
示している。

ファジィ論理回路を多段（カスケード）に接続する場合
には、第２図（Ａ）または（Ｂ）の形態を採用すること
が好ましい。第２図は１人力、１出力の例であるが、多
久ノ〕、多出力の回路においても電流の入出力形態は変
わらない。

〔トランジスタによる激烈和回路〕

第３図はｎｐｎ　トランジスタを用いて実現された激烈
和回路を示している。この図において、矢印とともに示
された値Ｘ、ｙおよび１はその部分に流れる電流値をフ
ァジィ論理で使用される値に変換して表わしている。ま
た、矢印とともに４行１列のマトリクスで表わされた値
もまたその部分に流れる電流値をファジィ論理上の値に
変換して示すものであるが、より分りゃすくするために
、Ｘ、ｙ領域を下記のように４つに分割したときの値を
それぞれ示している。第３図のマトリクスの各行の値は
下記のマトリクスの各行の場合にそれぞれ対応している
。

さて入力端子（２１）（２２）（２３）にはＸの値の電
流が、入力端子（３１）（３２）（３３）にはｙの値の
電流がそれぞれ適当な電流源から入力している（吸い込
み入力）。電流源としては、たとえば、センサの検出信
号をファジィ論理で使用されるＯから１までの連続的な
値（０，１）に対応する電流値に変換して出力するもの
、指令されたまたは入力された電圧、電流値を同様にそ
れに対応する電流値に変換するもの、このファジィ激烈
和回路の前段に接続された他のファジィ論理回路（その
出力が端子（２１）等に入力する）などを挙げることが
できよう。入力端子（４ｔＨ４ｚＨ４３）にはファジィ
論理で１の値を表わす電流が入力している（吸い込み入
力）。激烈用Ｘｖｙの演算結果を表わす電流は出力端子
（８０）から出力される（吐ぎ出し出力）。

入力端子（２１）に与えられるＸの１直の入力電流は、
上述のマトリクス表現を用いると、Ｘ＝（ＯｘｘＯ）Ｔ
と表わすことができる。ここで下はマトリクスの行と列
とを転置したことを示している。このＸの値の入力電流
はｎｐｎ　トランジスタ（５１）からなる電流増巾回路
（５１）に入力する。このトランジスタの電流増巾率β
は無限大（ｏｏ）であると仮定する。後に述べるすべて
の電流増巾回路を構成するトランジスタの電流増巾率β
も■である。したがって、ベースに入力する電流がＯで
あればコレクタ電流はＯであるが、ベース電流がＯ以外
の場合にはコレクタ電流は■となる。電流増巾回路（５
１）のコレクタには〔０ｏｏｏｏＯ〕王の電流が流入す
ることになる。

電流増幅回路（５１）を構成するトランジスタのコレク
タには、ワイヤードＯＲ（５２）が接続され、ワイヤー
ドＯＲ（５２）に入力端子（３２）からｙの１偵の電流
が流入している。ｙの値の電流はマトリクス表現では（
ＶＯＶＯ）Ｔと表わされる。

ワイヤードＯＲ（５２）の出力側にはダイオード（５３
）のアノード側が接続されている。電流増巾回路（５１
）のコレクタ電流がＯの場合には、ワイヤードＯＲ（５
２）からダイオード（５３）に向って流れる電流は（ｙ
−０）＝ｙとなる。そして、ｙ＝０の場合にはこの電流
はＯとなる。コレクタ電流が■の場合にはダイオード（
５３）からワイヤードＯＲ（５２）に向ってωの電流が
流れようとするが、ダイオード（５３）によって阻止さ
れる。ダイオード（５３）の順方向に流れる電流はＯで
ある。

したがって、ダイオード（５３）のカソード側がらは（
ｙｏｏｏ）Ｔの電流が流出する。この電流は、入力電流
Ｘの値がＯの場合に入力電流ｙの値（Ｏを含む）と等し
くかつＸの値がＯ以外のの場合にＯの値を示すしのとな
っている。ダイオード（５３）のカソード但りはワイヤ
ードＯＲ（７４）に接続されている。

入力端子（３１）に入力するｙの値の電流は、電流増幅
回路（５４）を構成するトランジスタのベースに入力し
ている。このトランジスタのコレクタ電流は〔■０ｏｏ
Ｏ〕Ｔとなる。このコレクタにはワイヤードＯＲ（５５
）が接続され、ここにＸの１直の電流が入力している。

ワイヤード０Ｒ（５５）はダイオード（５６）を介して
ワイヤード０Ｒ（７４）に接続されている。ダイオード
（５６）からワイＦ−ド０Ｒ（７４）に流入スル電流が
（ＯｘＯＯ）下で与えられることは容易に理解できょう
。この電流は、入力電流ｙの値が０の場合に入力電流Ｘ
の１ｍ（Ｏを含む）と等しくかつｙの値がＯ以外の場合
にＯの値を示すものとなっている。

入力９；１１子（七）からＸの値の入力電流が流入する
電流増巾回路（６１）は上述の電流増巾回路（５１）と
同じように蝕くから、その出力電流は（ＯＯＯｏｏＯ）
Ｔとなる。電流増巾回路（６１）の出力側にはワイヤー
ドＯＲ（６２）があり、ここに１の値の電流が入力端子
（４１）から流入している。ライ１フードＯＲ（６２）
はダイオード（６３）を介してワイヤードＯＲ（６７）
に接続されている。ダイオード（６３）からワイヤード
ＯＲ（６７）には（１００１）Ｔの電流が流入する。

入力端子（３３）からｙの値の入力電流が流入する電流
増巾回路（６４）は上述の電流増巾回路（５４）と同じ
ように働くから、その出力電流は〔０ｏＯｏｏＯ）■と
なる。電流増巾回路（６４）の出力側にはワイヤード０
″Ｒ（６５）があり、ここに１の値の電流が入力端子（
４２）から流入している。ワイヤードＯＲ（６５）はダ
イオード（６６）を介してワイヤードＯＲ（６７）に接
続されている。ダイオード（６６）からワイヤードＯＲ
（６７）には（０１０１）Ｔの電流が流入する。

ワイヤード○Ｒ（６７）では、これらの入力電流（１０
０１）Ｔと（０１０１）Ｔとが加算されるから、その出
力電流は（１１０２）Ｔとなり、この電流が電流増巾回
路（７１）に流入する。したがって、電流増巾回路（７
１）の出力゛電流は（ｏｏ　ｏＯ。

０ｏｏ）王となる。

電流増巾回路（７１）の出力側にはさらにワイヤーＦＯ
Ｒ（７２）が接続され、ここに１の値の電流が流入して
いる。ワイヤードＯＲ（７２）はダイオード（７３）　
＝２介してワイヤードＯＲ（７４）に接続されている。

ダイオード（７３）からワイヤード０Ｒ（７４）に流入
する電流は（００１０）Ｔで与えられる。この電流は、
２つの入力電流ＸとｙがともにＯ以外の場合に１の値を
示し、その他の場合（すなわちＸ、ｙの少なくとも一方
が０の場合）にＯの値を示すものとなっている。

ワイＶ−ド○Ｒ（７４）において、ここに流入する３つ
の電流（ｙｏｏｏ）Ｔ、（ＯｘＯＯ）Ｔおよび（００１
０）Ｔが加算されるので、〔ｙｘｌｏ）Ｔの値をもつ電
流が出力端子（８０）から吐き出されることになる。端
子（８０）の出力電流は、第（１）式に示される激烈用
の演算結果を表わしている。

第３図に示されているファジィ激烈和回路は、吸い込み
入力、吐き出し出力の例であるが（第２図（Ａ）に相当
）、電流ミラーを適当に設けることにより、第２図（Ｂ
）〜（Ｄ）に示された他の入出力電流形態に容易に変換
することができる。また、第３図ではｎｐｎ　トランジ
スタを用いて電流増巾回路が構成されているが、ｐｎρ
トランジスタを用いても、またこれら両タイプのトラン
ジスタを組合わせることによっても同じようにファジィ
激烈和回路を構成することができる。

ＣＦＥＴによる激烈和回路）第４図は、Ｐ−ＭＯＳ　　ＦＥＴとＮ−ＭＯＳＦＥＴと
を組合わせることにより構成されたファジィ激烈和回路
を示している。この回路は、たとえば、ポリシリコンゲ
ート・セルフアライメントＰ−ＭＯ３Ｉ造プロセスによ
り容易にＩＣ化することが可能である。またＦＥＴによ
る電流ミラーではミラ一定数をほとんど１に等しくする
ことができるので正確な電流ミラー作用を期待できる。

第４図にＪ５いて、第３図に示すものと同一１力には同
一符号が付けられている。

第３図に示された回路では、同じ１直をもつ電流の入力
端子（電流源）が複数必要である。たとえば、値Ｘの電
流は入力、端子（２１）、（２２）および（２３）に与
えられている。これに対して第４図の回路では、１（１
類の入力電流について（４１つの入力端子（電流源）で
足りる。１ｉｆｊ　Ｘの電流は入力端子（２０）に、ｌ
Ｉｙの電流は入力端子（３０）に、値１の電流は入力端
子（４０）にそれぞれ与えられている。

入力端子（２０）に与えられたＸの値の入力電流は、Ｎ
−ＭＯＳ　　ＦＥＴによる電流ミラー（８１）に入力し
、この回路（８１）によって向きが逆で同じ値Ｘの電流
がつくられている。この電流ミラー　（８１）の出力電
流はＰ−ＭＯＳ　　ＦＥＴによるマルチ出力回路（マル
チ出力電流ミラー）　（８２）に入力し、この回路（８
２）によって向きが逆でかつ同じ１ｌｌｘの３の電流が
つくられている。Ｘの値をもつこれら３つの電、流は結
局入力端子（２０）に与えられたものと同じ向きとなり
、それぞれ入力端子（２１）（２２）および（２３）を
経て電流増巾回路（５１）、ワイヤードＯＲ（５５）お
よび電流増巾回路（６１）に入力する。

これらの入力端子（２１）（２２）（２３）および他の
入力端子（３１）（３２）（３３）、（４１Ｈ４２）（
４３）は、第３図との対応関係を明確にするために便宜
的に第４図に図示されたものである。

入力端子（３０）に与えられたＩＩｔｉｙの入力電流と
同じ１直でかつ同じ向きの電流が電流ミラー（８３）−
とマルチ出力回路（８４）とからなる電流分配回路によ
って、つくられ、入力端子（３１）〜（３３）に与えら
れる。同様に、入力端子（４０）に与えられた１の値を
もつ電流を入力とする電流ミラー（８５）およびマルチ
出力回路（８６）からなる電流分配回路から１の値をも
つ３つの入力電流が生成され、入力端子（４１）〜（４
３）に入力する。

第４図に示された回路の動作は、第３図に示された回路
の動作と同じであるので、動作説明は省略する。

【図面の簡単な説明】

第１図は、ファジィ激烈和回路の演樟を３次元座標上に
示すグラフ、第２図は電流の入出力形態の説明図、第３
図はトランジスタを用いて構成されたファジィ激烈和回
路の回路図、第４図はＦＥＴを用いて構成されたファジ
ィγ（烈和回路の回路図である。（２０）〜（２３）（３０）〜（３３）（４０）〜（４
３）・・・入力ｊ；、１子、（５１０５４）（６１）（
６４Ｈ７１）・・・電流増ｔｌＪ回路、（５２０５５０
６２）（６５）（６７）（７２）（７４）・・・ワイヤ
ーＦＯＲ１（５３０５６）（６３０６Ｇ）（７３）・・
・ダイオード、（８０）・・・出力端子、（８１）（８
３）　（８５）・・・電流ミラー、（８２）　（８４）
　（８６）・・・マルチ出力回路（マルチ出力電流）。以　　上外４名（Ａ）ｍ− ］アＣＰ１゜（Ｄ）一〇〉 −〇

Claims

【特許請求の範囲】２種類の入力電流が与えられ、一方の入力電流が０を表
わすときに他方の入力電流と等しい値でかつそれ以外の
ときに０を表わす値の出力電流を出力する第１の回路、２種類の入力電流が与えられ、他方の入力電流が０を表
わすときに一方の入力電流と等しい値でかつそれ以外の
ときに０を表わす値の出力電流を出力する第２の回路、２種類の入力電流が与えられ、両方の入力電流がともに
０以外を表わすときに１を表わす値で、その他の場合に
０を表わす値の出力電流を出力する第３の回路、ならび
に第１、第２および第３の回路の出力電流を加算する回路
、からなるファジィ激烈和回路。