JPS63161727A - デイジタル信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はディジタル信号処理回路に関し、特にディジタ
ル信号処理回路の出力部の乗算器とディジタル・アナロ
グ変換器（以下Ｄ／Ａ変換器と記す）に関するものであ
る。

従来の技術 近年のディジタル集積回路の発展により、音声や映像信
号などのアナログ信号をディジタル信号に変換して処理
するディジタル信号処理の技術が急速に進歩し、広範囲
に応用される様になった。

第２図は一般のディジタル信号処理回路の全体構成図で
あり、アナログ入力信号１をアナログ・ディジタル変換
器（以下ム／Ｄ変換器と記す）２によりディジタル信号
に変換する。このディジタル信号が信号処理回路３で加
算や乗算等の代数的演算処理をうけ、その後Ｄ／Ａ変換
器４によりアナログ出力信号５を得るものである。

この様なディジタル信号処理回路において、信号処理回
路３では所望の代数的演算を行なうが、その最終段にお
いては、出力信号量の変換すなわち適当な増幅を行なっ
たのちにＤ／ム変換する場合が多い。この増幅処理は、
通常ディジタル乗算器によって行なわれる。

第３図に従来のディジタル信号処理回路の一般的な出力
部の構成を示す。乗算器６に、ディジタル信号Ｘ工、Ｙ
コが入力され、Ｘｉの信号がＹｊ倍されてディジタル出
力が得られる。このディジタル出力をＤ／Ａ変換器４に
より変換して、最終のアナログ信号６が得られるもので
ある。

発明が解決しようとする問題点 この様な従来の回路において、信号量の任意の増幅には
、ディジタル信号処理において簡便的に良く用いられる
シフト演算では対応できないため、ディジタル乗算器が
不可欠となっている。しかしながら、ディジタル乗算器
の回路規模は大きく、その演算速度も高速化が望まれて
いる。特に信号のビット長が長い場合には、その問題が
顕著に表われるようになる。

本発明はかかる点に鑑みてなされたもので、簡易な構成
で、高速にディジタル信号の増幅そしてアナログ変換を
実現する出力段を有するディジタル信号処理回路を提供
することを目的としている。

問題点を解決するための手段 本発明は上記問題点を解決するため、被乗数となるディ
ジタル信号Ｘｉと乗数となるディジタル信号Ｙｊの各ビ
ット毎にそれぞれ論理積をとり、各ビット位置に対応し
て重み付けされた電流源の電流を、前記論理積の結果に
よりそれぞれスイッチングする。このようにして得られ
る各電流源の出力電流の総和をとることにより、ディジ
タル信号Ｘ工がＹ工だけ増幅され同時にアナログ信号に
変換された出力を得るものである。

作用 本発明は上記した構成により、乗算器とＤ／Ａ変換器を
一体化する事が可能となり、回路規模が大幅に縮少でき
、また演算速度が飛躍的に向上される。

実施例 以下に本発明の一実施例について第１図とともに説明す
る。第１図ａは本発明の一実施例におけるディジタル信
号処理回路を示すブロック図であり、第１図すは、第１
図ａの回路を構成する単位回路の回路図である。ここで
は説明を容易にするために、ディジタル信号Ｘｉ、Ｙｊ
をそれぞれ４ビツトとして図示しており、Ｘｉ　、　Ｙ
ｊはそれぞれ、Ｘ１＝Ｘ３・２３＋ｘ２・２２＋Ｘ１−
２’＋Ｘｏ・２゜Ｙｊ　＝＝　Ｙ３−２’　＋　Ｙ２−
２２＋　Ｙ、−２’　＋Ｙｏ−２゜としている。

第１図ａにおいて、信号Ｘｉ　、　Ｙｉの各４ビツトの
信号ｘ。、ｘｌ、ｘ２．ｘ３オヨび、Ｙｏ、Ｙ、。

Ｙ２．Ｙ５が４×４のマ）　ＩＪクス状に配置された単
位回路１１．１２・・・・・・４４にそれぞれ入力され
る。

このとき、マトリクス状に配置された単位回路１１．１
２・・・・・・４４の第１列目には前記信号ｘ３が入力
され、第２列目には信号ｘ２＋第３列目には信号ｘ１．
第４列目には信号ｘＯが、それぞれ入力される様結線さ
れ、また、単位回路１１．１２・・・・・・４４の第１
行目には前記信号Ｙｏが入力され、同様に、第２行目に
は信号Ｙ１、第３行目には信号Ｙ２、第４行目には信号
Ｙ３が入力される様結線されている。そして、単位回路
の出力はすべて結線されて、出力信号Ｐが得られる。

第１図すは、第１図ａを構成する単位回路の一実施例で
あり、トランジスタ５０．５１とトランジスタ５２．５
３による差動回路２段と電流源５４により２人力ＡＮＤ
回路が構成されており、入力Ｘ、Ｙの論理積の結果によ
り電流源６４の電流がスイッチングされ電流出力Ｚが得
られるものである。

第１図すの単位回路を用いて、第１図ａの回路を構成す
る場合、各単位回路の電流源の電流値を各ビット位置に
応じて重みづけを行なう。すなわち、Ｘｉ　、　Ｙｉの
積は Ｘｌ−Ｙｉ　＝　Ｘ３−Ｙ３−２’＋　（Ｘ、・Ｙ２＋
Ｘ、、、−Ｙ３）−２”＋　（Ｘ３−Ｙ、　＋Ｘ２−　
ｙ２＋ｘ　、Ｙ５）　２’＋　（Ｘ５Ｙｏ十Ｘ２Ｙ’、
＋Ｘ、Ｙ２＋ＸｏＹ３）−２’＋（ｘ２Ｙｏ＋ｘ１Ｙ１
＋ｘｏＹ２）２２＋　（Ｘ、Ｙｏ＋ＸｏＹ、　）２’　
＋　ＸｏＹｏ−２゜であり、各項のビット位置に応じて
、単位回路の電流源を次の様に設定する。

単位回路１１の電流源の電流値を１０とすれば、単位回
路１２．２１の電流源を２工。、単位回路１３　、２２
　、３１の電流源を４工。、単位回路１４２３．３２．
４１の電流源を８工。、単位回路２４．３３．４２の電
流源を１６Ｉ。、単位回路３４．４３の電流源を３２Ｉ
。、単位回路４４の電流源を６４ＩＱに設定すれば良い
。

以上の様に設定した各単位回路の電流出力の総和により
、ディジタル信号ｘ１がＹｉだけ増幅され同時にアナロ
グ信号に変換されて出力されるものである。

発明の効果 以上述べてきた様に、本発明によれば、きわめて簡単な
構成で、ディジタル信号の増幅およびアナログ変換が同
時に行なえ、かつ非常に高速に処理が可能であるため、
実用的にきわめて有用である。

【図面の簡単な説明】

第１図ａは本発明の一実施例におけるディジタル信号処
理回路を示すブロック図、第１図すは第１図乙の回路を
構成する単位回路の回路図、第２図は一般のディジタル
信号処理回路の全体構成を示すブロック図、第３図は従
来のディジタル信号処理回路の出力部の構成例を示すブ
ロック図である。 １１．１２〜４４・・・・・・単位回路、５０．５１〜
５３・・・・・・トランジスタ、５４・・・・・・電流
源。 代理人の氏名　弁理士　中　尾　敏　男　はが１名Ｘ３
　　　ＸＺ　　　　Ｘ〆　　　Ｘ６／　−一一アナログ
入汝岱勇 第　２　図　　　　　　　　　　　　　ｓ−一一ディジ
ｙルｂカＢ１号第３図 Ｘ。

Claims (1)

【特許請求の範囲】
1. 第１のディジタル信号を第２のディジタル信号により増
   幅して得られる出力をアナログ信号に変換する出力回路
   を備え、該出力回路は、前記第１のディジタル信号と、
   第２のディジタル信号のおのおののビット毎に交互に論
   理積をとり、それぞれの論理積の結果により、論理積の
   ビット位置に対応して重み付けされた電流源の電流をス
   イッチングし、各電流源の出力電流の総和により前記ア
   ナログ出力信号を得るものであるディジタル信号処理回
   路。