JPS60199225A - フアジイ含意回路 - Google Patents
フアジイ含意回路Info
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- JPS60199225A JPS60199225A JP59057122A JP5712284A JPS60199225A JP S60199225 A JPS60199225 A JP S60199225A JP 59057122 A JP59057122 A JP 59057122A JP 5712284 A JP5712284 A JP 5712284A JP S60199225 A JPS60199225 A JP S60199225A
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
この発明はファジィ含意回路に関する。
ファジィ論理はファジネスすなわち「あいまいさＪを取
扱う論理である。人間の思考や行動にはあいまいさがつ
きまとっている。そこで、このようなあいまいさを数ｍ
化したり理論化できれば、交通管制、緊急、応用医療体
ＩＩＩＩ等の社会システム、人間を模倣してつくられる
ロボット等の設品１に応用できる筈である。１９６５年
にｌ、 Ａ、 ７ａｄｅｈによってファジィ集合のｍ念
が提唱されて以来、このＪ：うな観点から「あいまいさ
」を取扱う一つの手段としてファジィ論理の研究が行な
われてきた。しかしながらこのような研究の多くがディ
ジタル計算機を用いたソフトウェア・システムへの応用
に向けられているのが現状である。ディジタル１ｌｌｌ
ｌはＯと１とからなる２値論理に基づく演算を行なうも
のであり、その演惇処理はきわめて厳密ではあるが、ア
ナログ量の入力にはＡ／Ｄ変挽回路をイリ加づる必要が
あり、このために膨大な情報を処理させようとすると最
終結果が得られるまでに長い時間を要するという問題が
ある。また、ファジィ論理の応用のためのプログラムは
きわめて複雑にならざるを得ず、複雑な処理のためには
大型ディジタル計算機が必要となり経済的でない。
扱う論理である。人間の思考や行動にはあいまいさがつ
きまとっている。そこで、このようなあいまいさを数ｍ
化したり理論化できれば、交通管制、緊急、応用医療体
ＩＩＩＩ等の社会システム、人間を模倣してつくられる
ロボット等の設品１に応用できる筈である。１９６５年
にｌ、 Ａ、 ７ａｄｅｈによってファジィ集合のｍ念
が提唱されて以来、このＪ：うな観点から「あいまいさ
」を取扱う一つの手段としてファジィ論理の研究が行な
われてきた。しかしながらこのような研究の多くがディ
ジタル計算機を用いたソフトウェア・システムへの応用
に向けられているのが現状である。ディジタル１ｌｌｌ
ｌはＯと１とからなる２値論理に基づく演算を行なうも
のであり、その演惇処理はきわめて厳密ではあるが、ア
ナログ量の入力にはＡ／Ｄ変挽回路をイリ加づる必要が
あり、このために膨大な情報を処理させようとすると最
終結果が得られるまでに長い時間を要するという問題が
ある。また、ファジィ論理の応用のためのプログラムは
きわめて複雑にならざるを得ず、複雑な処理のためには
大型ディジタル計算機が必要となり経済的でない。
そもそもファジィ論理はＯから１までの区間の連続的な
値（０，１）を扱う論理であるから、２値論理を基礎と
するディジタル８１算機にはなじまないという面をもっ
ている。またファジィ論理は１】のあるあいまいな儂を
取扱うものであるから、ディジタル計篩機による演算は
どの厳密性は要求されない。そこで、ファジィ論理を取
扱うのに適した回路、システムの実現が望まれている。
値（０，１）を扱う論理であるから、２値論理を基礎と
するディジタル８１算機にはなじまないという面をもっ
ている。またファジィ論理は１】のあるあいまいな儂を
取扱うものであるから、ディジタル計篩機による演算は
どの厳密性は要求されない。そこで、ファジィ論理を取
扱うのに適した回路、システムの実現が望まれている。
発明の概要
この発明は、ファジィ論理のための基本回路であるファ
ジィ含意回路を提供することを目的とする。
ジィ含意回路を提供することを目的とする。
この発明によるファジィ含意回路は、演算の変数を表わ
す２つの電流を入力とする第１のファジィ限界差回路、
および第１のファジィ限界差回路の出力電流と、ファジ
ィ論理で１を表わす電流とを入力とし、その出力がファ
ジィ含意演算結果を表わす第２のファジィ限界差回路か
らなることを特徴とする。ここで、第１のファジィ限界
差回路は、Ｆ、ＥＴにより構成された電流ミラーと、そ
の出力側に接続されたワイヤードＯＲとからなり、第２
のファジィ限界差回路は、ＦＥＴにより構成された電流
ミラーと、その出力側に接続されたワイヤードＯＲと、
出力電流の向きに対して順方向に接続されたダイオード
とからなる。
す２つの電流を入力とする第１のファジィ限界差回路、
および第１のファジィ限界差回路の出力電流と、ファジ
ィ論理で１を表わす電流とを入力とし、その出力がファ
ジィ含意演算結果を表わす第２のファジィ限界差回路か
らなることを特徴とする。ここで、第１のファジィ限界
差回路は、Ｆ、ＥＴにより構成された電流ミラーと、そ
の出力側に接続されたワイヤードＯＲとからなり、第２
のファジィ限界差回路は、ＦＥＴにより構成された電流
ミラーと、その出力側に接続されたワイヤードＯＲと、
出力電流の向きに対して順方向に接続されたダイオード
とからなる。
この発明によるファジィ含意回路は、２つのファジィ限
界差回路の組合せにより構成されるから、その構成がき
わめて簡素であり、ＩＣ（集積回路）化に最適である。
界差回路の組合せにより構成されるから、その構成がき
わめて簡素であり、ＩＣ（集積回路）化に最適である。
ファジィ含意回路の基本要素であるファジィ限界差回路
においては、ＦＥＴを用いて電流ミラーが構成されてい
る。したがって、ミラ一定数を常に１に保つことが可能
であり、正確なファジィ論理演算ができるとともに、演
算速度の高速化が可能である。
においては、ＦＥＴを用いて電流ミラーが構成されてい
る。したがって、ミラ一定数を常に１に保つことが可能
であり、正確なファジィ論理演算ができるとともに、演
算速度の高速化が可能である。
実施例の説明
ファジィ集合Ｘはメンバーシップ関数μ×によって特性
づけられる。メンバーシップ関数とはその変数がファジ
ィ集合Ｘに属している度合いを表わすものであり、この
度合いは０がら１までの区間の連続的な値（０，１）に
よって表わされる。したがって、メンバーシップ関数は
その変数を（０，１）に変換するものであるということ
ができる。ファジィ集合Ｙも同様にメンバーシップ関数
μｙによって特性づけられる。
づけられる。メンバーシップ関数とはその変数がファジ
ィ集合Ｘに属している度合いを表わすものであり、この
度合いは０がら１までの区間の連続的な値（０，１）に
よって表わされる。したがって、メンバーシップ関数は
その変数を（０，１）に変換するものであるということ
ができる。ファジィ集合Ｙも同様にメンバーシップ関数
μｙによって特性づけられる。
ファジィ論理とは、あいまいさをファジィ集合の形で表
わし、これを用いて、通常の論理をあいまいさを取扱う
ことができるよう、に拡張したものである。ファジィ含
意もまたファジィ論理の基本８ＸＩ算の１つである。
わし、これを用いて、通常の論理をあいまいさを取扱う
ことができるよう、に拡張したものである。ファジィ含
意もまたファジィ論理の基本８ＸＩ算の１つである。
この発明におけるファジィ含意回路は電流モードで動作
する。そこで電流の入出力形態を簡単に説明しておく。
する。そこで電流の入出力形態を簡単に説明しておく。
第１図において、ファジィ論理回路（１０）の入力電流
がＩｉで、出力電流が１０でそれぞれ表わされている。
がＩｉで、出力電流が１０でそれぞれ表わされている。
（Ａ）は、入力電流１ｉが回路（１０）に向って流れ込
み、出力電流ＩＯが回路（１０）から流出する入出力形
態を示している。これを、吸い込み入力、吐き出し出ツ
ノと名（ｌける。（Ｂ）は、入力電流Ｉｉが回路（１０
）から流出し、出力電流ＩＯが回路（１０）に流入する
吐き出し入力、吸い込み出力の形態を示している。同様
にして、（Ｃ）は吸い込み入力、吸い込み出力を、（Ｄ
）は吐き出し入力、吐き出し出力をそれぞれ示している
。
み、出力電流ＩＯが回路（１０）から流出する入出力形
態を示している。これを、吸い込み入力、吐き出し出ツ
ノと名（ｌける。（Ｂ）は、入力電流Ｉｉが回路（１０
）から流出し、出力電流ＩＯが回路（１０）に流入する
吐き出し入力、吸い込み出力の形態を示している。同様
にして、（Ｃ）は吸い込み入力、吸い込み出力を、（Ｄ
）は吐き出し入力、吐き出し出力をそれぞれ示している
。
ファジィ論理回路を多段（カスケード）に接続する場合
には、第１図（△）または（Ｂ）の形態を採用すること
が好ましい。第１図は１人力、１出力の例であるが、多
入力、多出力の回路においても電流の入出力形態は変わ
らない。
には、第１図（△）または（Ｂ）の形態を採用すること
が好ましい。第１図は１人力、１出力の例であるが、多
入力、多出力の回路においても電流の入出力形態は変わ
らない。
ファジィ含意演算を実行する回路は、ファジィ限界差演
算を実行する回路の組合せによって構成される。したが
って、まずファジィ限界差回路について説明し、その後
、ファジィ含意回路について述べる。
算を実行する回路の組合せによって構成される。したが
って、まずファジィ限界差回路について説明し、その後
、ファジィ含意回路について述べる。
以下に述べる実施例は、上記のファジィ論理演算回路を
ＰチャネルＭＯ８形ＦＥＴ （電界効果トランジスタ）
（Ｐ−ＭＯＳ ＦＥＴ）で実現したものであり、吐き
出し入力、吸い込み出力の電流入出力形態が採用されて
いる。ファジィ論理回路はＰ−ＭＯＳ ＦＥＴのみなら
ず、ＮチャネルＭＯ８形ＦＥＴ （Ｎ−ＭＯＳ ＦＥＴ
）、相補形ＭＯ３（Ｃ−ＭＯＳ）ＦＥＴによっても実現
でき、るのはいうまでもない。
ＰチャネルＭＯ８形ＦＥＴ （電界効果トランジスタ）
（Ｐ−ＭＯＳ ＦＥＴ）で実現したものであり、吐き
出し入力、吸い込み出力の電流入出力形態が採用されて
いる。ファジィ論理回路はＰ−ＭＯＳ ＦＥＴのみなら
ず、ＮチャネルＭＯ８形ＦＥＴ （Ｎ−ＭＯＳ ＦＥＴ
）、相補形ＭＯ３（Ｃ−ＭＯＳ）ＦＥＴによっても実現
でき、るのはいうまでもない。
ファジィ集合Ｘ、Ｙに対して、限界差は、それらのメン
バーシップ関数μＸ、μｙにより次のように定性される
。
バーシップ関数μＸ、μｙにより次のように定性される
。
ＸｅＹｅ／Ｌ１ｘｅｙ
三μ×θμｙ
＝ＯＶ ＣμＸ−μｙ） ・・・（１）ここでＯは限界
差、■は論理和（ｍａｘ ） （大きい方を選択りるこ
と）、−は粋術上の引算（算術差）をそれぞれ表わして
いる。ファジィ論理では負の値は使用しないから、第（
１）式において、（μＸ−μｙ）が負の値になった場合
には論理和Ｖによって限界差はＯとなる。すなわら、第
（１）式は具体的には次の関係を表わし下いる、 ・・・ （２） 第２図に限界差回路が示されている。限界差回路は、Ｐ
−ＭＯＳ ＦＥＴにより構成される電流ミラー（１）、
ワイヤードＯＲ、ダイＡ−ド（２）、２つの入力端子（
３）（４）および１つの出力端子（５）からなる。電流
ミラーく１）は２つのＰ−ＭＯＳ ＦＥＴからなる電流
ミラーと等価である。第４図において、（Ａ＞は第２図
における電流ミラー（１）を、（Ｂ）は２つのＰ−ＭＯ
Ｓ ＦＥＴ（１１）（１２）からなる電流ミラーをそれ
ぞれ示している。
差、■は論理和（ｍａｘ ） （大きい方を選択りるこ
と）、−は粋術上の引算（算術差）をそれぞれ表わして
いる。ファジィ論理では負の値は使用しないから、第（
１）式において、（μＸ−μｙ）が負の値になった場合
には論理和Ｖによって限界差はＯとなる。すなわら、第
（１）式は具体的には次の関係を表わし下いる、 ・・・ （２） 第２図に限界差回路が示されている。限界差回路は、Ｐ
−ＭＯＳ ＦＥＴにより構成される電流ミラー（１）、
ワイヤードＯＲ、ダイＡ−ド（２）、２つの入力端子（
３）（４）および１つの出力端子（５）からなる。電流
ミラーく１）は２つのＰ−ＭＯＳ ＦＥＴからなる電流
ミラーと等価である。第４図において、（Ａ＞は第２図
における電流ミラー（１）を、（Ｂ）は２つのＰ−ＭＯ
Ｓ ＦＥＴ（１１）（１２）からなる電流ミラーをそれ
ぞれ示している。
第４図（Ｂ）において、２つのＦＥＴ（１１）（１２）
のソース（Ｓ）が接地されている。まＩ、：これらのゲ
ート（Ｇ）が互いに接続され、かつこれらのグー１〜（
Ｇ）が一方のＦＥＴ（１１）のドレイン（Ｄ）に接続さ
れている。一方のＦＥＴ（１１）のドレイン（Ｄ）に吐
き出し入力電流１ｉを与えると、他方のＦＥＴ（１１）
ドレイン（Ｄ）から１ｉ＝ｉｏとなる吐き出し出力電流
ＩＯが得られる。これは、ＦＥＴ（１１）のドレイン電
流がｌｉに等しくなるようにゲート電圧（グーｈ ／ソ
ース間電圧）が加わるからであり、このゲート電圧は他
方のＦＥＴ（１２）にも作用してＦＥＴ（１２）のトレ
イン電流もｌｉに等しくなるからである。ただし、２つ
のＦＥＴ（１１）（１２）の構造および５ｉ−３ｉｎ２
界面物性が等しいことが条件である。ゲート（Ｇ）と一
方のＦＥＴ（１１）のドレイン（０）との間の短絡路に
はｌｉ流は流れない。
のソース（Ｓ）が接地されている。まＩ、：これらのゲ
ート（Ｇ）が互いに接続され、かつこれらのグー１〜（
Ｇ）が一方のＦＥＴ（１１）のドレイン（Ｄ）に接続さ
れている。一方のＦＥＴ（１１）のドレイン（Ｄ）に吐
き出し入力電流１ｉを与えると、他方のＦＥＴ（１１）
ドレイン（Ｄ）から１ｉ＝ｉｏとなる吐き出し出力電流
ＩＯが得られる。これは、ＦＥＴ（１１）のドレイン電
流がｌｉに等しくなるようにゲート電圧（グーｈ ／ソ
ース間電圧）が加わるからであり、このゲート電圧は他
方のＦＥＴ（１２）にも作用してＦＥＴ（１２）のトレ
イン電流もｌｉに等しくなるからである。ただし、２つ
のＦＥＴ（１１）（１２）の構造および５ｉ−３ｉｎ２
界面物性が等しいことが条件である。ゲート（Ｇ）と一
方のＦＥＴ（１１）のドレイン（０）との間の短絡路に
はｌｉ流は流れない。
２つのＦＥＴの構造および５ｔ−ＳｉＯ□界面物性が等
しければ、入力電流の大きさに関係なく入力端子１１に
等しい出力電流１０が得られるというのはＦＥＴを用い
た電流ミラーの大きな特徴である。バイポーラ素子、た
とえば通常の接合トランジスタを用いたｆｆ１ｌミラー
では、電流増幅率βが非常に大きい場合にのみ１ｉ−１
゜が成立する。入力ｆｆｌ流１１が小さい場合には電流
増幅率βも小さくなるので上記の等式が成立しなくなる
。第４図（Ｂ）の電流ミラーを、以下第４図（Ａ）の記
号で表現する。
しければ、入力電流の大きさに関係なく入力端子１１に
等しい出力電流１０が得られるというのはＦＥＴを用い
た電流ミラーの大きな特徴である。バイポーラ素子、た
とえば通常の接合トランジスタを用いたｆｆ１ｌミラー
では、電流増幅率βが非常に大きい場合にのみ１ｉ−１
゜が成立する。入力ｆｆｌ流１１が小さい場合には電流
増幅率βも小さくなるので上記の等式が成立しなくなる
。第４図（Ｂ）の電流ミラーを、以下第４図（Ａ）の記
号で表現する。
第２図に戻って、電流ミラー〈１）の入ツノ用ドレイン
（ゲート）側の入力端子（４）に吐き出し入力電流ＩＹ
を与えれば、その出力用トレインにはこれと等しい値Ｉ
Ｖの吐き出し電流が得られることは、上述の説明から明
らかであろう。この出力用ドレインに、吐き出し入力１
！流ｌｘを酎換える入力端子（３）と、吐き出し方向に
対して逆方向となるダイオード（２）を介して出力端子
（５）とを接続しておく。端子（３）に接続された電流
源によってｌｘの値の電流が引っばられるので、ｌｘ＞
Ｉｙの場合にのみＩｚ＝Ｉｘ−１ｙの出力電流が端子（
５）からダイオード（２）を通して吸い込まれることに
なる。１ｘ≦ｌｙの場合にはＩＶ −ＩＸの出力電流が
吐き出されようとするが、ダイオード（２）によって阻
止されるので、端子（５）に流れる出力電流は零となる
。以上の関係をまとめると、次のようになる。
（ゲート）側の入力端子（４）に吐き出し入力電流ＩＹ
を与えれば、その出力用トレインにはこれと等しい値Ｉ
Ｖの吐き出し電流が得られることは、上述の説明から明
らかであろう。この出力用ドレインに、吐き出し入力１
！流ｌｘを酎換える入力端子（３）と、吐き出し方向に
対して逆方向となるダイオード（２）を介して出力端子
（５）とを接続しておく。端子（３）に接続された電流
源によってｌｘの値の電流が引っばられるので、ｌｘ＞
Ｉｙの場合にのみＩｚ＝Ｉｘ−１ｙの出力電流が端子（
５）からダイオード（２）を通して吸い込まれることに
なる。１ｘ≦ｌｙの場合にはＩＶ −ＩＸの出力電流が
吐き出されようとするが、ダイオード（２）によって阻
止されるので、端子（５）に流れる出力電流は零となる
。以上の関係をまとめると、次のようになる。
・・・（３）
メンバーシップ関数μ×、μＹをそれぞれ入力端ｓｒｘ
、ｒｙに、限界差μｙ、ｅｙを出力電流Ｉｚにそれぞれ
対応させれば、第（３）式は第（２）式と全く同じ関係
を表わしている。第２図の回路が限界差の基本演算回路
であることが理解できよう。
、ｒｙに、限界差μｙ、ｅｙを出力電流Ｉｚにそれぞれ
対応させれば、第（３）式は第（２）式と全く同じ関係
を表わしている。第２図の回路が限界差の基本演算回路
であることが理解できよう。
第３図は、入力電流の一方１ｙをパラメータとした場合
における、他方の入力電流１ｘと出力電流１ｚとの関係
を示している。ここで、人、出力電流はいずれも、最大
値が１となるように正規化されている。
における、他方の入力電流１ｘと出力電流１ｚとの関係
を示している。ここで、人、出力電流はいずれも、最大
値が１となるように正規化されている。
第５図は、第２図に示される限界差回路をＩＣ（集積回
路）によって実現した場合のＩＣの構造の一例を示して
いる。（Ａ）ＩＪ平而面ターン図、（Ｂ）はｂ−ｂ線に
そう断面図、（Ｃ）はＣ−Ｃ線にそう断面図であり、い
ずれも図式的に示されている。また、リアストレート（
第２ゲート）は省略されている。この回路は、ｎ形基板
（３０）上に通常のＰ−ＭＯ８製造プロセスによってつ
くることができる。
路）によって実現した場合のＩＣの構造の一例を示して
いる。（Ａ）ＩＪ平而面ターン図、（Ｂ）はｂ−ｂ線に
そう断面図、（Ｃ）はＣ−Ｃ線にそう断面図であり、い
ずれも図式的に示されている。また、リアストレート（
第２ゲート）は省略されている。この回路は、ｎ形基板
（３０）上に通常のＰ−ＭＯ８製造プロセスによってつ
くることができる。
電流ミラー（１）におけるソースとなるＡ／（櫛体）パ
ターン（６１）はｎ領域（４１）にオーミック接触して
いる。入力側のドレインとなるＡ／パターン（６２）は
ｎ領域（４２）に接続されている。出力側のドレインと
なるＡ／パターン（６３）もまたｐ領ｂｉ、（４３）に
接続されている。
ターン（６１）はｎ領域（４１）にオーミック接触して
いる。入力側のドレインとなるＡ／パターン（６２）は
ｎ領域（４２）に接続されている。出力側のドレインと
なるＡ／パターン（６３）もまたｐ領ｂｉ、（４３）に
接続されている。
２つのＦＥＴのチャンネル巾、チャンネル長、グー１−
酸化膜厚はそれぞれ等しくなるように製作されている。
酸化膜厚はそれぞれ等しくなるように製作されている。
ｎ領域（４１）と（４２） （４３）との間にのぞむよ
うに、グー１−となる多結晶５ｉ（Ｂドープ、ｐ形）（
５０）が５ＩＣｈ絶縁膜（５１）を介して設置ノられて
いる。この多結晶５ｉ（５０）はＡ／パターン（６２）
に接続されているが、ＡＩパターン（６３）とは５ｉＯ
ｚ（５１）を介して絶縁されている。ｎ領域（４４）と
ｎ領域（４５）とによりダイオード（２）が構成されて
いる。Ａ／パターン（６３）がカソード側となるｎ領［
（４５）上までのばされ、このｎ領域（４５）に接続さ
れている。出ノｊ端子（５）に接続されるＡ／パターン
（６４）はｎ領域（４４）に接続されている。
うに、グー１−となる多結晶５ｉ（Ｂドープ、ｐ形）（
５０）が５ＩＣｈ絶縁膜（５１）を介して設置ノられて
いる。この多結晶５ｉ（５０）はＡ／パターン（６２）
に接続されているが、ＡＩパターン（６３）とは５ｉＯ
ｚ（５１）を介して絶縁されている。ｎ領域（４４）と
ｎ領域（４５）とによりダイオード（２）が構成されて
いる。Ａ／パターン（６３）がカソード側となるｎ領［
（４５）上までのばされ、このｎ領域（４５）に接続さ
れている。出ノｊ端子（５）に接続されるＡ／パターン
（６４）はｎ領域（４４）に接続されている。
第６図は、Ｎ−ＭＯＳ ＦＥＴにより構成された限界差
回路を示している。吸い込み入力、吐き出し出力の電流
入出力形態となっている。
回路を示している。吸い込み入力、吐き出し出力の電流
入出力形態となっている。
また２つのドレインが設置ノられ、一方がグー１〜に接
続され、他方は出力側に接続されている。
続され、他方は出力側に接続されている。
ソースは接地されている。ダイオード（２）【よ第２図
に示すものとは当然のことながら白さが逆である。この
ような回路においても第（３）式の演算が達成されるの
はいうまでもない。
に示すものとは当然のことながら白さが逆である。この
ような回路においても第（３）式の演算が達成されるの
はいうまでもない。
ファジィ集合Ｘ、Ｙに対して、含意はそれらのメンバー
シップ関数μＸ、μｙにより次のように定性される。
シップ関数μＸ、μｙにより次のように定性される。
Ｘ→’１／ ４ｊμＸ→γ
三１Δ（１−μＸ＋μｙ） ・・・（４）μ×は集合Ｘ
に属している度合を表わすから、（１−μ×）は集合Ｘ
に属していない度合を表わすことになる。また論理積（
Ｉｎ）八はいずれか小さい方を選択づるものである。以
上を考慮すると、含意とは、集合Ｘに属していない度合
と集合Ｙｋ−属している度合との算術和を表わし、この
算術和が１よりも大きい場合には結果を１とづることを
意味している。第（４）式をより分りやすく表現づると
次のようになる。
に属している度合を表わすから、（１−μ×）は集合Ｘ
に属していない度合を表わすことになる。また論理積（
Ｉｎ）八はいずれか小さい方を選択づるものである。以
上を考慮すると、含意とは、集合Ｘに属していない度合
と集合Ｙｋ−属している度合との算術和を表わし、この
算術和が１よりも大きい場合には結果を１とづることを
意味している。第（４）式をより分りやすく表現づると
次のようになる。
１△（１−μ×→−μｙ）
・・・ （５）
また、第（４）式は次のように変形することが可能であ
る。
る。
１Δ（１−μ×十μｙ）
一１θ（μＸθμｙ） ・・・（６）
第（６）式は次のようにして証明される。
１θ（μ×ｅμｙ）三１θ（ｘ Ｃｒｙ ）＝ＯＶ ［
１−（ｘ ｅｙ ） ］ ＝ＯＶ ［１−［ＯＶ （ｘ −ｙ ） ］ ］＝ＯＶ
［（１−０）Δ（１−（ｘ−ｙ））］−ＯＶ ［１△（
１−ｘ ＋ｙ ） ］−１△（１−ｘ＋ｙ） 三１△（１−μＸ＋μｙ） ・・・（７）第（６）式に
より、含意の演算は２つの限界差回路により実現できる
ことが分る。第７図は含意回路を示している。この図に
おいて、第１段の限界差回路の出力電流１ａは次式で与
えられる。
１−（ｘ ｅｙ ） ］ ＝ＯＶ ［１−［ＯＶ （ｘ −ｙ ） ］ ］＝ＯＶ
［（１−０）Δ（１−（ｘ−ｙ））］−ＯＶ ［１△（
１−ｘ ＋ｙ ） ］−１△（１−ｘ＋ｙ） 三１△（１−μＸ＋μｙ） ・・・（７）第（６）式に
より、含意の演算は２つの限界差回路により実現できる
ことが分る。第７図は含意回路を示している。この図に
おいて、第１段の限界差回路の出力電流１ａは次式で与
えられる。
・・・（８）
この電流ｌａが第２段の限界差回路の一方の入力電流と
なり、他方の入力電流（端子（２３） ）としては値が
１の電流が与えられている。したがって、この第２段の
限界差回路の出力電流Ｉ２は次式で与えられる。
なり、他方の入力電流（端子（２３） ）としては値が
１の電流が与えられている。したがって、この第２段の
限界差回路の出力電流Ｉ２は次式で与えられる。
・・・（９）
第（９）式を第（５）式に対応させることにより、含意
の演算が実行されていることが理解できるであろう。
の演算が実行されていることが理解できるであろう。
第７図において、第２段の限界差回路のｆｆｉ流ミラー
（２旬のゲートに電流が流入することはあり得ないから
、ダイオード（２）は省略することが可能となる。また
、第２段のｍｍミラー（２２）の出力側ドレインから流
出する電流（１ａに等しい）は、端子（２３）の入力電
流１よりも大きくなることはあり得ないから、ダイオー
ド（２２）もまた省略することが可能である。したがっ
て、第７図の含意回路をＩＣ化づる場合には、第８図＜
Ａ）に示すように、ダイオード（２）（２２）を設ける
必要はない。第８図（Ａ）におけるｂ−ｂｍｇｌｉ面は
同図（Ｂ）に示されている。Ｃ−ＣＷＡＩｉ面は第５図
（Ｃ）に示すものと同じである。また、第５図に対応す
るものについては同一符号が付けられている。第１段の
電流ミラー（１）と第２段の電流ミラー（２１）とはＡ
／パターン（６３）によって接続されている。
（２旬のゲートに電流が流入することはあり得ないから
、ダイオード（２）は省略することが可能となる。また
、第２段のｍｍミラー（２２）の出力側ドレインから流
出する電流（１ａに等しい）は、端子（２３）の入力電
流１よりも大きくなることはあり得ないから、ダイオー
ド（２２）もまた省略することが可能である。したがっ
て、第７図の含意回路をＩＣ化づる場合には、第８図＜
Ａ）に示すように、ダイオード（２）（２２）を設ける
必要はない。第８図（Ａ）におけるｂ−ｂｍｇｌｉ面は
同図（Ｂ）に示されている。Ｃ−ＣＷＡＩｉ面は第５図
（Ｃ）に示すものと同じである。また、第５図に対応す
るものについては同一符号が付けられている。第１段の
電流ミラー（１）と第２段の電流ミラー（２１）とはＡ
／パターン（６３）によって接続されている。
第５図との対応から、第８図に示すＩＣパターンが第７
図の回路（ダイオードを除く）を構成していることが容
易に理解できよう。
図の回路（ダイオードを除く）を構成していることが容
易に理解できよう。
第１図はｆｆｉ流の入出力形態の説明図、第２図は限界
差回路を示す回路図、第３図はその入出力特性を示タグ
ラフ、第４図は等価な２つの電流ミラーの回路図、第５
図は、限界差回路をＩＣ化した場合のその構造を示ずも
ので、（Ａ）は平面パターン図、（Ｂ）は（Ａ）のｂ−
ｂ線にそう断面図、（Ｃ）は（Ａ＞のＣ−Ｃ線にそう断
面図、第６図はＮ−ＭＯＳ ＦＥＴにより構成された限
界差回路を示す回路図、第７図は含意回路の回路図、第
８図はそのＩＣパターンを示すもので、＜Ａ）は平面パ
ターン図、（８）は＜Ａ）のｂ−ｂｉａにそう断面図で
ある。 （１）（２１）・・・電流ミラー、（２）（２２）・・
・ダイオード、（３） （４） （２３）・・・入力端
子、（５）（２５）・・・出力端子。 以 上 外４名 第５図 第６図 第７図 第０図
差回路を示す回路図、第３図はその入出力特性を示タグ
ラフ、第４図は等価な２つの電流ミラーの回路図、第５
図は、限界差回路をＩＣ化した場合のその構造を示ずも
ので、（Ａ）は平面パターン図、（Ｂ）は（Ａ）のｂ−
ｂ線にそう断面図、（Ｃ）は（Ａ＞のＣ−Ｃ線にそう断
面図、第６図はＮ−ＭＯＳ ＦＥＴにより構成された限
界差回路を示す回路図、第７図は含意回路の回路図、第
８図はそのＩＣパターンを示すもので、＜Ａ）は平面パ
ターン図、（８）は＜Ａ）のｂ−ｂｉａにそう断面図で
ある。 （１）（２１）・・・電流ミラー、（２）（２２）・・
・ダイオード、（３） （４） （２３）・・・入力端
子、（５）（２５）・・・出力端子。 以 上 外４名 第５図 第６図 第７図 第０図
Claims (1)
- 【特許請求の範囲】 演算の変数を表わす２つの電流を入力とする第１のファ
ジィ限界差回路、および 第１のファジィ限界差回路の出力電流と、ファジィ論理
で１を表わす電流とを入力とし、その出力がファジィ含
意演算結果を表わす第２のファジィ限界差回路からなり
、 第１のファジィ限界差回路が、ＦＥＴにより構成された
電流ミラーと、その出力側に接続されたワイヤードＯＲ
とからなり、第２の７１シイ限界差回路が、ＦＥＴにＪ
：り構成された電流ミラーと、その出力側に接続された
ワイヤードＯＲと、出力電流の向きに対して順方向に接
続されたダイオードとからなる、 ファジィ含意回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59057122A JPS60199225A (ja) | 1984-03-23 | 1984-03-23 | フアジイ含意回路 |
| US06/714,809 US4694418A (en) | 1984-03-23 | 1985-03-22 | Fuzzy logic basic circuit and fuzzy logic integrated circuit operable in current mode |
| US07/041,696 US4860243A (en) | 1984-03-23 | 1987-04-23 | Fuzzy logic semifinished integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59057122A JPS60199225A (ja) | 1984-03-23 | 1984-03-23 | フアジイ含意回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60199225A true JPS60199225A (ja) | 1985-10-08 |
Family
ID=13046746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59057122A Pending JPS60199225A (ja) | 1984-03-23 | 1984-03-23 | フアジイ含意回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60199225A (ja) |
-
1984
- 1984-03-23 JP JP59057122A patent/JPS60199225A/ja active Pending
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