JPS58145237A - 電界効果トランジスタの論理回路 - Google Patents
電界効果トランジスタの論理回路Info
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- JPS58145237A JPS58145237A JP57027222A JP2722282A JPS58145237A JP S58145237 A JPS58145237 A JP S58145237A JP 57027222 A JP57027222 A JP 57027222A JP 2722282 A JP2722282 A JP 2722282A JP S58145237 A JPS58145237 A JP S58145237A
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- drain
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電界効果トランジスタ（以下ＦＥＴとよぶ）
を用いる論理回路に関する。
を用いる論理回路に関する。
近年、ギガピット・ロジックへの応用を目的として、Ｇ
ａＡｓロジックＩＣの研究開発が活発に行われている。
ａＡｓロジックＩＣの研究開発が活発に行われている。
ところでＧａＡｓロジックＩＣは、移動無線器あるいは
テレビジョン受像機、ビデオチーブレコーダに用いる周
波数シンセサイザ用としてきわめて魅力的である。そし
て、この場合、ＶＬＳＩ化とともに低消費電力化が特に
重要な課題である。
テレビジョン受像機、ビデオチーブレコーダに用いる周
波数シンセサイザ用としてきわめて魅力的である。そし
て、この場合、ＶＬＳＩ化とともに低消費電力化が特に
重要な課題である。
従来、ＧａＡｓ ＦＥＴロジックとして、様々のロジ
ックが提案されているが、この低消費電力という点にお
いて実用的な値が実現されているのは、現在のところ、
エンハンスメント型（ノーマリ・オフ型）ＦＥＴを用い
る直結ＦＥＴロジック（ＤＣＦＬ ）である。しかしな
がら、このＤＣＦＬは動作可能な閾値電圧の範囲が０．
１〜０．２Ｖときわめてせまく、そのため、活性層の厚
さを±６０への幅におさめるという超精密な制御が必要
であり、プロセス面で大きい問題となっている。動作可
能な閾値電圧の範囲が狭いのを回路的に改善したＦＥＴ
ロジックとして、最近ローピンチオフＦＥＴロジック（
ＬＰＦＬ ）が提案されているが、このＬＰＦＬでも、
動作可能な閾値電圧の範囲は、せいぜい−０，１ｖ〜＋
０．２Ｖ程度に広げられるに過ぎない。そして、現在動
作可能な閾値電圧の範囲として実用的な値を有するＧａ
Ａｓ ＦＥＴ ロジックはデプレッション型（ノーマリ
・オン型）ＦＥＴを用いるロジック、Ｉ＝＆？たとえば
バッファドＦＥＴロジック（ＢＦＬ）などに限られるが
、これは消費電力が大きいという欠点を有している。
ックが提案されているが、この低消費電力という点にお
いて実用的な値が実現されているのは、現在のところ、
エンハンスメント型（ノーマリ・オフ型）ＦＥＴを用い
る直結ＦＥＴロジック（ＤＣＦＬ ）である。しかしな
がら、このＤＣＦＬは動作可能な閾値電圧の範囲が０．
１〜０．２Ｖときわめてせまく、そのため、活性層の厚
さを±６０への幅におさめるという超精密な制御が必要
であり、プロセス面で大きい問題となっている。動作可
能な閾値電圧の範囲が狭いのを回路的に改善したＦＥＴ
ロジックとして、最近ローピンチオフＦＥＴロジック（
ＬＰＦＬ ）が提案されているが、このＬＰＦＬでも、
動作可能な閾値電圧の範囲は、せいぜい−０，１ｖ〜＋
０．２Ｖ程度に広げられるに過ぎない。そして、現在動
作可能な閾値電圧の範囲として実用的な値を有するＧａ
Ａｓ ＦＥＴ ロジックはデプレッション型（ノーマリ
・オン型）ＦＥＴを用いるロジック、Ｉ＝＆？たとえば
バッファドＦＥＴロジック（ＢＦＬ）などに限られるが
、これは消費電力が大きいという欠点を有している。
本発明者らは、ノーマリ・オン型からノーマリ・フ型（
−ｏ、ｅＶ−０，３Ｖ）にまたがるきわめて広い動作可
能な閾値範囲を有し、しかも低消費電力のＧａＡｓＦＥ
Ｔロジックとして、新しいラッチ回路を提案した。
−ｏ、ｅＶ−０，３Ｖ）にまたがるきわめて広い動作可
能な閾値範囲を有し、しかも低消費電力のＧａＡｓＦＥ
Ｔロジックとして、新しいラッチ回路を提案した。
このラッチ回路は、二個のインバータの入力段電界効果
トランジスタのソース端子を共通接続してなる共通ソー
ス端子に電流源を接続することを特徴とするラッチ回路
であって、特に差動回路を用いているため、ＦＥＴの活
性産厚みの制御が著し緩和されるとともに、その多機能
ｉｔ生かして、複雑な回路を摺成するときに、高速化、
低消費篭力化、動作安定性などの点で数多くの有効な回
路的手法が使えるなど愛れた特徴ケ有している。
トランジスタのソース端子を共通接続してなる共通ソー
ス端子に電流源を接続することを特徴とするラッチ回路
であって、特に差動回路を用いているため、ＦＥＴの活
性産厚みの制御が著し緩和されるとともに、その多機能
ｉｔ生かして、複雑な回路を摺成するときに、高速化、
低消費篭力化、動作安定性などの点で数多くの有効な回
路的手法が使えるなど愛れた特徴ケ有している。
本発明は、とのＧａＡｓ＋ＦＥＴロジックをさらに複雑
な論理回路に展開するときの基本単位ゲートである。Ｎ
ＯＲ，ＯＲゲート回路、およびＯＲ／ＮＡＮＤゲート回
路である。
な論理回路に展開するときの基本単位ゲートである。Ｎ
ＯＲ，ＯＲゲート回路、およびＯＲ／ＮＡＮＤゲート回
路である。
第１図（ａ）は、本発明の一実施例の電界効果トランジ
スタの論理回路であるＮＯＲ，ＯＲゲート回路を示す図
であり、第１図（ｂ）は第１図（ａ）を記号化して示し
たものである。第１図（、）においてＦＥＴ１と、ＦＥ
Ｔ２，３，４．６のソースを共通接続してなる共通ソー
ス端子１１に定電流源ｊ２を介してソース電源電圧端子
ｖｓｓに接続し、ＦＥＴ２゜３．４．５のドレインを共
通接続して負荷１３を介してドレイン電源電圧端子ｖＤ
Ｄに、またＦＥＴ１のドレインを負荷１４を介して前記
ｖＤＤにそれぞれ接続し、さらにソースがダイオード１
７，１８および抵抗１９，２０を介して前記ｖｓｓＫ接
続され、ドレインが前記ｖＤＤに接続されたＦＥＴ１ｓ
および１６のゲートに、それぞれＦＥＴ２，３゜４．６
のドレインおよびＦＥＴ１のドレインを接続して、ダイ
オード１７と抵抗１９の接続点Ｆ１からＦＥＴ２，３，
４．５への入力のＮＯＲ出力。
スタの論理回路であるＮＯＲ，ＯＲゲート回路を示す図
であり、第１図（ｂ）は第１図（ａ）を記号化して示し
たものである。第１図（、）においてＦＥＴ１と、ＦＥ
Ｔ２，３，４．６のソースを共通接続してなる共通ソー
ス端子１１に定電流源ｊ２を介してソース電源電圧端子
ｖｓｓに接続し、ＦＥＴ２゜３．４．５のドレインを共
通接続して負荷１３を介してドレイン電源電圧端子ｖＤ
Ｄに、またＦＥＴ１のドレインを負荷１４を介して前記
ｖＤＤにそれぞれ接続し、さらにソースがダイオード１
７，１８および抵抗１９，２０を介して前記ｖｓｓＫ接
続され、ドレインが前記ｖＤＤに接続されたＦＥＴ１ｓ
および１６のゲートに、それぞれＦＥＴ２，３゜４．６
のドレインおよびＦＥＴ１のドレインを接続して、ダイ
オード１７と抵抗１９の接続点Ｆ１からＦＥＴ２，３，
４．５への入力のＮＯＲ出力。
ダイオード１８と抵抗２ｏの接続点Ｆ２からＯＲ出力を
取り出すＮＯＲ、ＯＲゲート回路である。
取り出すＮＯＲ、ＯＲゲート回路である。
なお、６は基準電圧を印加する第１のＦＥＴ１のゲート
、７，８，９．１０はそれぞれ入力を印加するＦＥＴ２
．３．４．５のゲートである。またゲート７．８，９．
１０のそれぞれの入力をＡ。
、７，８，９．１０はそれぞれ入力を印加するＦＥＴ２
．３．４．５のゲートである。またゲート７．８，９．
１０のそれぞれの入力をＡ。
８、Ｃ，Ｄとすると、出力Ｆ１． Ｆ２はそれぞれ、Ｆ
＝Ａ十Ｂ十〇＋Ｄ、Ｆ２＝Ａ＋Ｂ十〇＋Ｄ、 であ
られさｎす る。
＝Ａ十Ｂ十〇＋Ｄ、Ｆ２＝Ａ＋Ｂ十〇＋Ｄ、 であ
られさｎす る。
この回路は、ＦＥＴ２，３，４．６がそれぞれのソース
が共通接続され、またそれぞれのドレインが共通接続さ
れて、それに、流切換回路が結合されることによって、
Ｎ０Ｒｆｉ能とＯＲ機能の両機能を有しており、さらに
ＦＥＴ、２，３，４゜６と複数個並列に接続されている
が、消費電流は一定という長所を有している。
が共通接続され、またそれぞれのドレインが共通接続さ
れて、それに、流切換回路が結合されることによって、
Ｎ０Ｒｆｉ能とＯＲ機能の両機能を有しており、さらに
ＦＥＴ、２，３，４゜６と複数個並列に接続されている
が、消費電流は一定という長所を有している。
第２図（ａ）は、本発明の他の実施例の電界効果トラン
ジスタの論理回路でろるＯＲ／ＮＡＮＤゲート回路を示
す図であり、第２図（ｂ）は第２図（、）を記号化して
示したものである。
ジスタの論理回路でろるＯＲ／ＮＡＮＤゲート回路を示
す図であり、第２図（ｂ）は第２図（、）を記号化して
示したものである。
この回路は、第１０差動回路ブロックＡ−１と第２０差
動回路ブロックＡ−２とを有している。
動回路ブロックＡ−２とを有している。
第１の差動回路ブロックＡ−１は、複数個のＦＥＴ２．
３と一個の基準側ＦＥＴ１を、ソースは共通接ｄ、ドレ
インは、前記複数個のＦＥＴ２．３のドレインを共通接
続して負荷１３を介してドレイン電源電圧端子ｖＤＤに
、基準側ＦＥＴ１のトレインも負荷１４を介してドレイ
ン電源電圧端子ｖＤＤに接続して構成している。
３と一個の基準側ＦＥＴ１を、ソースは共通接ｄ、ドレ
インは、前記複数個のＦＥＴ２．３のドレインを共通接
続して負荷１３を介してドレイン電源電圧端子ｖＤＤに
、基準側ＦＥＴ１のトレインも負荷１４を介してドレイ
ン電源電圧端子ｖＤＤに接続して構成している。
なお、６，７．８はそれぞれＦＥＴ１，２．３のゲート
である。またＦＥＴ１，２，３のソースは第１の定電流
源１２を介してソース電源電圧端子ｖｓｓに接続されて
いる。
である。またＦＥＴ１，２，３のソースは第１の定電流
源１２を介してソース電源電圧端子ｖｓｓに接続されて
いる。
第２の差動回路ブロックＡ−２も第１０差動回路ブロッ
ク八〒１Ｌ同様に構成されている。すなわち、５ｇ２の
差動回路ブロックは複数個のＦＥＴ２２．２３と一個の
基準側ＦＥＴ２１を、ソースは共通接続、ドレインは、
前記複数個のＦＥＴ２２．２３のドレインを共通接続し
て負荷３３を介してドレイン電源電圧端子ｖＤＤに、基
準側ＦＥＴ２１のドレインも負荷３４を介してドレイン
電源電圧端子ｖＤＤに接続して構成している。なお、２
６．２７．２８はそれぞれＦＥＴ２１．２２ 。
ク八〒１Ｌ同様に構成されている。すなわち、５ｇ２の
差動回路ブロックは複数個のＦＥＴ２２．２３と一個の
基準側ＦＥＴ２１を、ソースは共通接続、ドレインは、
前記複数個のＦＥＴ２２．２３のドレインを共通接続し
て負荷３３を介してドレイン電源電圧端子ｖＤＤに、基
準側ＦＥＴ２１のドレインも負荷３４を介してドレイン
電源電圧端子ｖＤＤに接続して構成している。なお、２
６．２７．２８はそれぞれＦＥＴ２１．２２ 。
２３のゲルトである。また、ＦＥＴ２１．２２゜２３の
ソースは第２の定電流源３２を介してソース電源電圧端
子ｖｓｓに接続されている。
ソースは第２の定電流源３２を介してソース電源電圧端
子ｖｓｓに接続されている。
上記回路においてゲート？、８，２７，２８のそ扛ぞれ
の入力ｉＡ、Ｂ、Ｃ，Ｄとすると出力Ｆる。
の入力ｉＡ、Ｂ、Ｃ，Ｄとすると出力Ｆる。
前記差動回路ブロックＡ−１とＡ−２のドレイン電源電
圧端子ＶＤＤと、基準側ＦＥＴ１，２１のゲー）６．２
６は十れぞれ共通接続されている。
圧端子ＶＤＤと、基準側ＦＥＴ１，２１のゲー）６．２
６は十れぞれ共通接続されている。
さらに、ＦＥＴ７，８のドレインとＦＥＴ２２゜２３の
ドレインをそれぞれ、ソース、ドレインヲ共通接続した
ＦＥＴ１ｓおよび３６のゲートと徽続し、ＦＥＴ１６お
よび３６のＦＥＴのソースをダイオード１７と抵抗１９
を介してソース′醒源屯圧端子ｖｓｓに接続して、ダイ
オード１７と抵抗１９との接続点ＦよりＯＲ／ＮＡＮＤ
出力を取り出す回路である。
ドレインをそれぞれ、ソース、ドレインヲ共通接続した
ＦＥＴ１ｓおよび３６のゲートと徽続し、ＦＥＴ１６お
よび３６のＦＥＴのソースをダイオード１７と抵抗１９
を介してソース′醒源屯圧端子ｖｓｓに接続して、ダイ
オード１７と抵抗１９との接続点ＦよりＯＲ／ＮＡＮＤ
出力を取り出す回路である。
この回路は、ＮＯＲ演算を２回、そしてＯＲ演算を１回
するにもかかわらず、消費電流は演算２回分にはソ等し
い。また出力部は、ソース・フォロワの出力が２組共通
に接続されているため、後段の論理回路を駆動する能力
が大きい。したがって高速動作が可能である。
するにもかかわらず、消費電流は演算２回分にはソ等し
い。また出力部は、ソース・フォロワの出力が２組共通
に接続されているため、後段の論理回路を駆動する能力
が大きい。したがって高速動作が可能である。
おける電界効果トランジスタの論理回路である。
ＯＲ／ ＮＡＮＤゲート回路を示す図である。
１ ・・・・・基準電圧を印加する第１０ＦＥＴ、２゜
３．４．５・・・・・入力を印加するＦＥＴ、ｅ・・・
・第１のＦＥＴのゲート、７，８，９．１０・・・・・
・ＦＥＴ２，３，４．５のゲート、１１・・・・・・共
通ソース端子、１２．３２・・・・・定電流源、１３゜
１４ 、３３ 、３４・・・・・負荷、１６・・・・・
・第２のＦＥＴ、１６・・・・・・第３のＦＥＴ、１７
．１８・・・・・・・ダイオード、１９．２０・・・・
抵抗、ｖＤＤ・・・・・・ドレイン′電源紙圧端子、ｖ
ｓｓ・・・・・ソース電源電圧端子。
３．４．５・・・・・入力を印加するＦＥＴ、ｅ・・・
・第１のＦＥＴのゲート、７，８，９．１０・・・・・
・ＦＥＴ２，３，４．５のゲート、１１・・・・・・共
通ソース端子、１２．３２・・・・・定電流源、１３゜
１４ 、３３ 、３４・・・・・負荷、１６・・・・・
・第２のＦＥＴ、１６・・・・・・第３のＦＥＴ、１７
．１８・・・・・・・ダイオード、１９．２０・・・・
抵抗、ｖＤＤ・・・・・・ドレイン′電源紙圧端子、ｖ
ｓｓ・・・・・ソース電源電圧端子。
代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 （泗） 図
図 （泗） 図
Claims (2)
- （１） ゲートに基準′紙圧を印加する第１の電界効
果トランジスタと、それぞれのゲートに入力印加されソ
ース、ドレインが共通接続された複数個の電界効果トラ
ンジスタからなる電界効果トランジスタ接続体とのソー
スを共通接ｄしてなる共通ソース端子を定電流源を介し
てソース電源′紙圧端子に接続し、前記第１の電界効果
トランジスタおよび篭が効果トランジスタ接続体のドレ
インにそれぞれ負荷を介してドレイン電源電圧端子に接
続し、ソースがダイオードと抵抗との直−列接続体を介
して前ｈピソース電源電圧端子に接続されるとともにド
レインが前記ドレイン電源電圧端子に接続された第２お
よび第３の電界効果トランジスタのゲートに前記第１の
電界効果トランジスタおよび電界効果トランジスタ接続
体のドレインをそれぞれ接続して、前記第３の電界効果
トランジスタに接続されたダイオードと抵抗との接続点
および前記第２の厄界効果トランジスタに接続されたダ
イオードと抵抗との接続点よりそれぞれ、前記軍界幼宋
トランジスタ接続体への入力のＮＯＲおよびＯｆ’１出
力を携り出すことを特徴とする電界効果トランジスタの
論理回路。 - （２） ゲートに基準（圧を印加する第１の電界効果
トランジスタと、それぞれのゲートに入力が印加されソ
ース、ドレインが共通接続された複数個のｗｒ電界効果
トランジスタらなる第１の電界効果トランジスタ接、読
体とのソースを共通接続してなる共通ソース端子を第１
の定電流源を介して第１のソース電源電圧端子に接続し
、前記第１の屯界効呆トランジスタおよび第１の電界効
果トランジスタ接続体のドレインにそれぞれ負荷を介し
てドレイン電源電圧端子に接続されてなる第１の差動回
路ブロックと、ゲートに前記基準電圧を印加する第２の
電界効果トランジスタと、それぞれのゲートに入力が印
加されソース、ドレインが共通接続された複数個の電界
効果トランジスタＦからなる第２の電界効果トランジス
タ接続体とのソースを共通接続してなる共通ソース端子
を第２の定電流源を介して第２のソース電源電圧端子に
接続し、前目己第２の電界効果トランジスタおよび第２
の電界効果トランジスタ接続体のドレインにそれぞれ負
荷を介して前記ドレイン電源電圧端子に接続されてなる
第２の差動ブロックとの各差動ブロックの出力を、前記
第１の電界効果トランジスタ接続体および第２の電界効
果トランジスタ接続体のドレイン端子より取り出して、
ソース、ドレインを共通接続してなる共通端子をそれぞ
れダイオードと抵抗との直列接続体を介して第３のソー
ス電源電圧端子および前記ドレイン電源電圧端子に接続
された第３および第４の電界効果トランジスタのゲート
に前記第１および第２の差動ブロックの出力を印加し、
前記ダイオードと前記抵抗との接続点よりＯＲ／ＮＡＮ
Ｄの出力を取シ出すことを特徴とする電界効果トランジ
スタの論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027222A JPS58145237A (ja) | 1982-02-22 | 1982-02-22 | 電界効果トランジスタの論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027222A JPS58145237A (ja) | 1982-02-22 | 1982-02-22 | 電界効果トランジスタの論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58145237A true JPS58145237A (ja) | 1983-08-30 |
Family
ID=12215065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57027222A Pending JPS58145237A (ja) | 1982-02-22 | 1982-02-22 | 電界効果トランジスタの論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58145237A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60203019A (ja) * | 1984-02-08 | 1985-10-14 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 基本的論理回路 |
| US4725743A (en) * | 1986-04-25 | 1988-02-16 | International Business Machines Corporation | Two-stage digital logic circuits including an input switching stage and an output driving stage incorporating gallium arsenide FET devices |
| JPS63148714A (ja) * | 1986-12-11 | 1988-06-21 | Mitsubishi Electric Corp | 半導体論理装置 |
| EP0385018A2 (en) * | 1989-03-03 | 1990-09-05 | Acer Incorporated | MOS analog amplifier |
| JPH0685678A (ja) * | 1991-08-07 | 1994-03-25 | Fuji Photo Film Co Ltd | Ｄａ変換器 |
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| JPS53116767A (en) * | 1977-03-22 | 1978-10-12 | Nec Corp | Emitter follower output circuit |
| JPS5586222A (en) * | 1978-12-23 | 1980-06-28 | Fujitsu Ltd | Level shift circuit |
| JPS5640331A (en) * | 1979-09-11 | 1981-04-16 | Nec Corp | High-speed logical operation circuit |
| JPS58114630A (ja) * | 1981-12-28 | 1983-07-08 | Fujitsu Ltd | 論理回路 |
-
1982
- 1982-02-22 JP JP57027222A patent/JPS58145237A/ja active Pending
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