JPS58114630A - 論理回路 - Google Patents
論理回路Info
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- JPS58114630A JPS58114630A JP56211218A JP21121881A JPS58114630A JP S58114630 A JPS58114630 A JP S58114630A JP 56211218 A JP56211218 A JP 56211218A JP 21121881 A JP21121881 A JP 21121881A JP S58114630 A JPS58114630 A JP S58114630A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ｌ）０発明の技術分野
本発明は論理回路、特に電界効果形トランジスタを用い
た電流帰還形論理回路に関する。
た電流帰還形論理回路に関する。
（勾、技術の背景
従来、バイポーラトランジスタを用いた論理回路が一般
に知られ、そして用いられている。この論理回路を電界
効果形トランジスタで置換した論理回路も考えられるが
、その単なる素子の置換ではその論理回路への入力論理
信号に対する安定した応答が得られず、誤動作する虞れ
がある。
に知られ、そして用いられている。この論理回路を電界
効果形トランジスタで置換した論理回路も考えられるが
、その単なる素子の置換ではその論理回路への入力論理
信号に対する安定した応答が得られず、誤動作する虞れ
がある。
（３）、従来技術と問題点
例えば、第１図に示されるようなバイポーラトランジス
タを用い九ＥＣＬから第２図に示す如き電界効果形トラ
ンジスタを用いた同種の論理回路を容易Ｉ／Ｃ＃Ｉ成し
うるのであるが、この回路は一定の基準レベルの電圧（
Ｖｒｓ／）に対する不平衡入力信号（Ａ）、（Ｂ）が誼
基準レベルに対し高いか低いかによってその論理出力信
号が決まって来るので、入力信号の絶対レベルにゆらぎ
が生ずると、それが基準レベルに対してノイズとして作
用し、それが原因して誤動作を生じさせる。ｔた、第３
図の如きＡＮＤ／ＮＡＮＤの論理回−を構成した場合に
は、第２図の回路でも生ずることであるが、籍に第３図
の回路においてはその入力信号（Ｂ）の感度が悪くなシ
、安定した動作範囲が狭くなり、その動作に不安定性が
出て来るという欠点を有する。
タを用い九ＥＣＬから第２図に示す如き電界効果形トラ
ンジスタを用いた同種の論理回路を容易Ｉ／Ｃ＃Ｉ成し
うるのであるが、この回路は一定の基準レベルの電圧（
Ｖｒｓ／）に対する不平衡入力信号（Ａ）、（Ｂ）が誼
基準レベルに対し高いか低いかによってその論理出力信
号が決まって来るので、入力信号の絶対レベルにゆらぎ
が生ずると、それが基準レベルに対してノイズとして作
用し、それが原因して誤動作を生じさせる。ｔた、第３
図の如きＡＮＤ／ＮＡＮＤの論理回−を構成した場合に
は、第２図の回路でも生ずることであるが、籍に第３図
の回路においてはその入力信号（Ｂ）の感度が悪くなシ
、安定した動作範囲が狭くなり、その動作に不安定性が
出て来るという欠点を有する。
このような不安定性は第４図のような回路を構成した場
合にも生ずるため、従来、第５図に示す如く、ＯＲ／Ｎ
ＯＲゲーＦを２段用いている。従って、その論ｍ回路の
回路構成の複雑化は免れ得ない、なお、第２図乃至第４
＠において、（Ｑ８）〜（Ｑ７）は電界効果形トランジ
スタでらる。
合にも生ずるため、従来、第５図に示す如く、ＯＲ／Ｎ
ＯＲゲーＦを２段用いている。従って、その論ｍ回路の
回路構成の複雑化は免れ得ない、なお、第２図乃至第４
＠において、（Ｑ８）〜（Ｑ７）は電界効果形トランジ
スタでらる。
（４００発明目的
本発明は上述したような技術的課題に着目して創案され
たもので、その目的は動作が安定しており、誤動作を惹
起せしめず、回路構成も比較的に簡易になしうる論理回
路を提供することにめる。
たもので、その目的は動作が安定しており、誤動作を惹
起せしめず、回路構成も比較的に簡易になしうる論理回
路を提供することにめる。
（５）０発明の構成
そして、この目的は給電源と電流源との間に各々負荷素
子を給電源側に介設して１ｓ１及び第２の電界効果形ト
ランジスタ回路を接続し、その第１の電界効果形トラン
ジスタ回路の電界効果形トランジスタのゲートへ第１種
類の論理入力信号を供給し上記第２の電界効果形トラン
ジスタ回路の電界効果形トランジスタのゲートへ第２種
類の論理入力信号を供給して上記負荷素子と上記電界効
果形トランジスタとの接続点から上記各論理入力信号に
りいての論理出力信号を発生させることによって達成さ
れる。
子を給電源側に介設して１ｓ１及び第２の電界効果形ト
ランジスタ回路を接続し、その第１の電界効果形トラン
ジスタ回路の電界効果形トランジスタのゲートへ第１種
類の論理入力信号を供給し上記第２の電界効果形トラン
ジスタ回路の電界効果形トランジスタのゲートへ第２種
類の論理入力信号を供給して上記負荷素子と上記電界効
果形トランジスタとの接続点から上記各論理入力信号に
りいての論理出力信号を発生させることによって達成さ
れる。
（瞬１発明の実施例
以下、添付図面を参照しながら本発明の詳細な説明する
。
。
第６図は本発明の第１の実施例金示すもので、１は給電
源、２社電流源、例えばダイオード接続の電界効果形ト
ランジスタである。
源、２社電流源、例えばダイオード接続の電界効果形ト
ランジスタである。
これら給電源と電流源との間に負荷素子例えばダイオー
ド接続の電界効果形トランジスタ（Ｑｌ）と、電界効果
形トランジスタ（Ｑｓ）、（Ｑ４）とが直列接続されて
ｔ／ｇ１の電界効果形トランジスタ回路３が形成され、
また給電源ｌと電流源２との間に負荷素子例えばダイオ
ード接続の電界効果形トランジスタ（Ｑ２）と、電界効
果形トランジスター（ＱＡ ）とが直列接続され、且つ
接続点４と接続点５との間に電界効果形トランジスタ（
Ｑｓ）が接続されて第２の電界効果形トランジスタ回路
６が形成されている。そして、第１の電界幼果形トラン
ジスタ回路３のトランジスタ（ＱＡ）、（ＱＡ）のゲー
トには第１種類の論理人力信号例えば真数信号が供給さ
れ、第２の電界効果形トランジスタ回路６のトランジ類
の論理入力信号例えば補数信号が供給される。なおこれ
らの入力信号は必ｌ！に応じて、第７図のレベルシフト
回路を通して次のようにして供給される。トランジスタ
（Ｑｓ ）のゲートへ供給される入力信号は８に７図の
回路を介してその出力ｌから供給され、トランジスタ（
ＱＡ）のゲートへ供給される入力信号は第７図の回路を
介してその出力２から供給ゲートへ供給される入力信号
はそれぞれトランジスタ（Ｑｓ ）、 （ＱＡ ）の
ゲートへ供給される入力信号と同様にして供給される。
ド接続の電界効果形トランジスタ（Ｑｌ）と、電界効果
形トランジスタ（Ｑｓ）、（Ｑ４）とが直列接続されて
ｔ／ｇ１の電界効果形トランジスタ回路３が形成され、
また給電源ｌと電流源２との間に負荷素子例えばダイオ
ード接続の電界効果形トランジスタ（Ｑ２）と、電界効
果形トランジスター（ＱＡ ）とが直列接続され、且つ
接続点４と接続点５との間に電界効果形トランジスタ（
Ｑｓ）が接続されて第２の電界効果形トランジスタ回路
６が形成されている。そして、第１の電界幼果形トラン
ジスタ回路３のトランジスタ（ＱＡ）、（ＱＡ）のゲー
トには第１種類の論理人力信号例えば真数信号が供給さ
れ、第２の電界効果形トランジスタ回路６のトランジ類
の論理入力信号例えば補数信号が供給される。なおこれ
らの入力信号は必ｌ！に応じて、第７図のレベルシフト
回路を通して次のようにして供給される。トランジスタ
（Ｑｓ ）のゲートへ供給される入力信号は８に７図の
回路を介してその出力ｌから供給され、トランジスタ（
ＱＡ）のゲートへ供給される入力信号は第７図の回路を
介してその出力２から供給ゲートへ供給される入力信号
はそれぞれトランジスタ（Ｑｓ ）、 （ＱＡ ）の
ゲートへ供給される入力信号と同様にして供給される。
次に上述した構成の回路動作を説明する。
論理人力信号（Ａ）、（Ｂ）４共に高レベルにある場合
には、トランジスタ（Ｑｓ）。
には、トランジスタ（Ｑｓ）。
（ＱＡ）は共に深い導通レベルＫＴｏる一方、供給され
る論理入力信号（λ）、（ｎ）は共に低レベル［６り、
トランジスタ（Ｑ３）。
る論理入力信号（λ）、（ｎ）は共に低レベル［６り、
トランジスタ（Ｑ３）。
（Ｑ ４’ ）は共に浅い導電レベルＫＴｏるから、給
電源１から電流源２へ流れる電流は殆んど第１の電界効
果形トランジスタ回路３に流れ、その論理出力信号（ｐ
）は低レベルとなる一方、第２の電界効果形トランジス
タ回路６の論理出力信号（Ｆ）は高レベルとなる。
電源１から電流源２へ流れる電流は殆んど第１の電界効
果形トランジスタ回路３に流れ、その論理出力信号（ｐ
）は低レベルとなる一方、第２の電界効果形トランジス
タ回路６の論理出力信号（Ｆ）は高レベルとなる。
これに対して、論理入力信号（Ａ）若しくは（Ｂ）又は
双方が低レベルにあるときは＠ ｔｌの電界
効果形トランジスタ回路３には殆んと電流は流れず、そ
の論理出力信号（Ｆ）は高レベルＫＴｏると同時に１給
電源１から電流源２へ流れる電流はｑｘ第２の電界効果
形トランジスタ回路６に流れ、その論理出力信号（Ｆ）
は低レベルＫＴｏる。
双方が低レベルにあるときは＠ ｔｌの電界
効果形トランジスタ回路３には殆んと電流は流れず、そ
の論理出力信号（Ｆ）は高レベルＫＴｏると同時に１給
電源１から電流源２へ流れる電流はｑｘ第２の電界効果
形トランジスタ回路６に流れ、その論理出力信号（Ｆ）
は低レベルＫＴｏる。
従って、第６図回路はその出力（Ｆ）がＡ・Ｂのアンド
論理出力を、そしてその出力（ｐ）がＡ−Ｈのナンド論
理出力を発生する如きＡＮＤ／ＮＡＮＤゲートとしての
働きをなす。
論理出力を、そしてその出力（ｐ）がＡ−Ｈのナンド論
理出力を発生する如きＡＮＤ／ＮＡＮＤゲートとしての
働きをなす。
このような論理機能は上述の如＜（Ａ）。
（λ）、（Ｂ）、 （ｉ）の平衡入力がその入力のそ
れぞれに供給されてなされるため、論理入力信号にノイ
ズ等が混入してその論理レベルが変動しても、その動作
が安定しておシ、その誤動作は生じＫくい。このような
動作の安定性は各トランジスタに生ずるバラツキに対し
ても同様に得られ、回路の安定動作が更に助長される。
れぞれに供給されてなされるため、論理入力信号にノイ
ズ等が混入してその論理レベルが変動しても、その動作
が安定しておシ、その誤動作は生じＫくい。このような
動作の安定性は各トランジスタに生ずるバラツキに対し
ても同様に得られ、回路の安定動作が更に助長される。
このようなメリットは第８図に示す如き第６図の回路の
出力部にレベルシフト回路７゜８を有する単位回路（Ｎ
ＡＮＤ／ムＮＤゲート）９を３段縦続接続して構成され
るＤ−Ｆ／Ｆ回路（第９図参照）においても得られる。
出力部にレベルシフト回路７゜８を有する単位回路（Ｎ
ＡＮＤ／ムＮＤゲート）９を３段縦続接続して構成され
るＤ−Ｆ／Ｆ回路（第９図参照）においても得られる。
即ち、第８図に示す如きＤ−Ｆ／Ｆ回路は従来ＩＥＩＯ
図に示す単位回路（ＮＡＮＤゲート）１ Ｇ （１１１
３図参照）を第１１図に示す如く３段縦続接続して構成
されていたが、このＤ−Ｆ／Ｆ＠路はその単位回路（Ｎ
ＡＮＤｌ路）１０の有する欠点、即ち論理入力信号レベ
ル ′の変動によりその動作に不安定性が出て誤動
作を生じさせてしまうという欠点を受は縦いでいる。
図に示す単位回路（ＮＡＮＤゲート）１ Ｇ （１１１
３図参照）を第１１図に示す如く３段縦続接続して構成
されていたが、このＤ−Ｆ／Ｆ＠路はその単位回路（Ｎ
ＡＮＤｌ路）１０の有する欠点、即ち論理入力信号レベ
ル ′の変動によりその動作に不安定性が出て誤動
作を生じさせてしまうという欠点を受は縦いでいる。
しかしながら、このような欠点は第６図回路を用いた第
９図のＤ−Ｆ／Ｆ回路には現われない、即ち、その単位
回路９の各々は上述の如く論理入力信号レベルが変動し
たとしてもその出力信号は安定してお砂、次段の単位回
路９に悪影蕃を及ぼさないからでるる。
９図のＤ−Ｆ／Ｆ回路には現われない、即ち、その単位
回路９の各々は上述の如く論理入力信号レベルが変動し
たとしてもその出力信号は安定してお砂、次段の単位回
路９に悪影蕃を及ぼさないからでるる。
また、第６図回路の論理入力信号の（Ａ）と（ｉ）とを
入れ替え、論理入力信号の（Ｂ）と（Ｂ）とを入れ替え
ると共に論理出力信号の（Ｆ）と（Ｆ）とを入れ替える
ことにより、その回路をＯＲ／ＮＯＲゲートとして動作
させることが出来る。
入れ替え、論理入力信号の（Ｂ）と（Ｂ）とを入れ替え
ると共に論理出力信号の（Ｆ）と（Ｆ）とを入れ替える
ことにより、その回路をＯＲ／ＮＯＲゲートとして動作
させることが出来る。
このようなＯＲ／ＮＯＲゲートの他の回路構成を示した
のが第１２図でるる、この実施例は給電源１と電流源２
との間に負荷素子（Ｑｌ）を経て接続される第１の電界
効果形トランジスタ回路３が並列接続の電界効果形トラ
ンジスタ（Ｑｓ）、（Ｑ４）から成シ、またその第２の
電界効果形トランジスタ回路６が直列接続されて成ると
いう点に第６図の実施例との相違がある。ｔた、第１２
図回路においても、必要に応じて第６ＦｊＡ回路で説明
したと同様のレベルシフト回路を経て各論理入力は接続
される。
のが第１２図でるる、この実施例は給電源１と電流源２
との間に負荷素子（Ｑｌ）を経て接続される第１の電界
効果形トランジスタ回路３が並列接続の電界効果形トラ
ンジスタ（Ｑｓ）、（Ｑ４）から成シ、またその第２の
電界効果形トランジスタ回路６が直列接続されて成ると
いう点に第６図の実施例との相違がある。ｔた、第１２
図回路においても、必要に応じて第６ＦｊＡ回路で説明
したと同様のレベルシフト回路を経て各論理入力は接続
される。
次に％第１２図回路の動作を簡潔に説明すると、次の通
りである。論理入力信号（Ａ）。
りである。論理入力信号（Ａ）。
ＣＢ）が共に低レベルにめると、給電源ｌから電流源２
へ流れる電流は殆んど第１の電界効果形トランジスタ回
路３を経て流れずその電流ははｙ第２の電界効果形トラ
ンジスタ回路６に流れる。従って、論理出力信号（Ｆ）
は低レベルとなり、論理出力信号（Ｆ）は高レベルとな
る。
へ流れる電流は殆んど第１の電界効果形トランジスタ回
路３を経て流れずその電流ははｙ第２の電界効果形トラ
ンジスタ回路６に流れる。従って、論理出力信号（Ｆ）
は低レベルとなり、論理出力信号（Ｆ）は高レベルとな
る。
これに対して、論理入力信号の（Ａ）若しくは（Ｂ）又
はその双方が高レベルにあると第１の電界効果形トラン
ジスタ回路３を経て上記電流が流れ、菖２の電界効果形
トランジスタ回路６には殆んど電流は流れない、従って
、論理出力信号（Ｆ）は高レベルとなり、論理出力信号
（Ｆ）は低レベルとなる。
はその双方が高レベルにあると第１の電界効果形トラン
ジスタ回路３を経て上記電流が流れ、菖２の電界効果形
トランジスタ回路６には殆んど電流は流れない、従って
、論理出力信号（Ｆ）は高レベルとなり、論理出力信号
（Ｆ）は低レベルとなる。
上述のような論理動作をするから、８１２図回路はＯＲ
／ＮＯＲゲートとしての機能を有する。
／ＮＯＲゲートとしての機能を有する。
この回路も又、平衡入力が供給される電界効果形トラン
ジスタ回路構成を有するからそのメリットも８１６図回
路のメリットと同様でるる。
ジスタ回路構成を有するからそのメリットも８１６図回
路のメリットと同様でるる。
また、ｌ１１２１１１１１１において、その論理入力信
号の（Ａ）と（Ａ）とを入れ替え、論理入力信号の（Ｂ
）と（ｉ８）とを入れ替えると共に論理出力信号の（Ｆ
）と（Ｆ）とを入れ替えることにより、その回路をＡＮ
Ｄ／ＮＡＮＤゲートとして動作させることが出来る。
号の（Ａ）と（Ａ）とを入れ替え、論理入力信号の（Ｂ
）と（ｉ８）とを入れ替えると共に論理出力信号の（Ｆ
）と（Ｆ）とを入れ替えることにより、その回路をＡＮ
Ｄ／ＮＡＮＤゲートとして動作させることが出来る。
第１３１１は本発＠０］！！に他の実施例を示す。
この実施例は給電源１と電流源２との間に負荷素子（Ｑ
□）を経て接続される第１の電界効果形トランジスタ回
路３が電界効果形トランジスタ（Ｑｓ）と、これに直列
接続される並列接続の電界効果形トランジスタ（Ｑｓ）
。
□）を経て接続される第１の電界効果形トランジスタ回
路３が電界効果形トランジスタ（Ｑｓ）と、これに直列
接続される並列接続の電界効果形トランジスタ（Ｑｓ）
。
（Ｑ４）とから成り、壇たその第２の電界効果形トラン
ジスタ回路６は負荷素子（Ｑ、）と直列接続の電界効果
形トランジスタ（Ｑｓ）、（Ｑ４）と、接続点４と接続
点５との間に接続される電界効果形トランジスタ（Ｑｓ
）とから成る点において、第６図回路と相違する。この
第１３１１１１１路においても、必要に応じて、第６Ｗ
Ｊ回路において説明したと同種のレベルシフト回路を経
て各論理入力信号が第１３図回路の対応する入力へ供給
される９嬉１３図回路の動作を簡潔に説明すると、次の
通りである。
ジスタ回路６は負荷素子（Ｑ、）と直列接続の電界効果
形トランジスタ（Ｑｓ）、（Ｑ４）と、接続点４と接続
点５との間に接続される電界効果形トランジスタ（Ｑｓ
）とから成る点において、第６図回路と相違する。この
第１３１１１１１路においても、必要に応じて、第６Ｗ
Ｊ回路において説明したと同種のレベルシフト回路を経
て各論理入力信号が第１３図回路の対応する入力へ供給
される９嬉１３図回路の動作を簡潔に説明すると、次の
通りである。
論理入力信号の（Ａ）及び（Ｂ）並びＫ（Ｃ）が共に低
レベルＫＴｏると、給電源ｌから電流源２へ流れる電流
ははソ第２の電界幼果形トランジスタ回路６のトランジ
スタ（Ｑｓ）、（Ｑ４’）を経て流れ、第１の電界効果
形トランジスタ回路３には殆んど流れないから論理出力
信号（Ｆ）は低レベルとなり、論理出力信号（Ｆ）は高
レベルとなる。
レベルＫＴｏると、給電源ｌから電流源２へ流れる電流
ははソ第２の電界幼果形トランジスタ回路６のトランジ
スタ（Ｑｓ）、（Ｑ４’）を経て流れ、第１の電界効果
形トランジスタ回路３には殆んど流れないから論理出力
信号（Ｆ）は低レベルとなり、論理出力信号（Ｆ）は高
レベルとなる。
これに対して、論理入力信号の（Ａ）若しくは（Ｂ）又
はこれら双方と論理入力信号（Ｃ）とが高レベルになる
と、給電源１から電流源２へ流れる電流は＃１ｙ、第１
の電界効果形トランジスタ回路３を経て流れｆａ２の電
界効果形トランジスタ回路６には殆んど流ｊＬない、従
って、論理出力信号（Ｆ）は高レベルとなり、論理出力
信号ＣＦ）は低レベルとなる。
はこれら双方と論理入力信号（Ｃ）とが高レベルになる
と、給電源１から電流源２へ流れる電流は＃１ｙ、第１
の電界効果形トランジスタ回路３を経て流れｆａ２の電
界効果形トランジスタ回路６には殆んど流ｊＬない、従
って、論理出力信号（Ｆ）は高レベルとなり、論理出力
信号ＣＦ）は低レベルとなる。
このような論理動作をするから、菖１３図の回路はＯＲ
−ムＮＤ１０Ｒ−ＮＡＮＤゲートとしての機能を有する
。
−ムＮＤ１０Ｒ−ＮＡＮＤゲートとしての機能を有する
。
この回路も又、平衡人力が供給される電界効果形ト２／
ジスタ回路構成を有するから、そのメリットも嬉６ｗＪ
と同様なメリットを有し、１１４図で説明しえような論
理入力信号（Ｃ）＆Ｃ対する応答は安定する。
ジスタ回路構成を有するから、そのメリットも嬉６ｗＪ
と同様なメリットを有し、１１４図で説明しえような論
理入力信号（Ｃ）＆Ｃ対する応答は安定する。
また、ａｌ１３ＦｊＡ回路において、その論理入力信号
の（ム）と（ム）とを入れ替え、論理入力信号のＣＢ）
と（Ｂ）とを入れ替え、論理入力信号の（Ｃ）と（Ｃ）
とを入れ替えると共に論理出力信号の（Ｆ）と（Ｆ）と
を入れ替えると、３１１３図回路をＡＮＤ−ＯＲ／Ａ’
１ＪＤ−ＮＯＲゲートとして動作させることが出来る。
の（ム）と（ム）とを入れ替え、論理入力信号のＣＢ）
と（Ｂ）とを入れ替え、論理入力信号の（Ｃ）と（Ｃ）
とを入れ替えると共に論理出力信号の（Ｆ）と（Ｆ）と
を入れ替えると、３１１３図回路をＡＮＤ−ＯＲ／Ａ’
１ＪＤ−ＮＯＲゲートとして動作させることが出来る。
なお纂６図、ｊｉ１２図の論理回路は実質的には同一の
構成をなす。
構成をなす。
すなわち第６ｗＡの場合は、給電源（ＶＤＤ）と、電流
源２と、 上記給電源（ＶＤＤ）と上記電流源２との関に該給電源
（ＶＤＤ）側に１対の負荷素子（Ｑｉ、Ｑ鵞）が介設さ
れ、且つそれぞれ並列に接続されたｔｓｌ及び１１２の
電界効果形トランを有する第１及びｊＩ２の電界効果形
トランジスタ回路対を備え、 上記第１の電界効果形トランジスタ回路の電界効果形ト
ランジスタ（Ｑａ、Ｑりのゲートへ第１種類の論理入力
信号を供給し、上記第２の電界効果形トランジスタ回路
の電界効果形トランジスタ（Ｑａ、Ｑｌ）のゲートへ上
記第１種類の論理入力信号の反転入力信号を供給し、 上記第１の電界効果形トランジスタ回路対の第１の電界
効果形トランジスタ１路（Ｑａ）と上記第２°電界効果
形トラ７ジ１夕回路対 １の第１の電界効果形
トランジスタ回路（Ｑｌ）とが直列に！Ｉ続され、 上記第１の電界効果形トランジスタ回路対の１１２の電
界効果形トランジスタ回路（Ｑａ）と上記第２の電界効
果形トランジスタ回路対の＠２の電界効果形トランジス
タ回路（Ｑｓ）とが並列に接続されている。
源２と、 上記給電源（ＶＤＤ）と上記電流源２との関に該給電源
（ＶＤＤ）側に１対の負荷素子（Ｑｉ、Ｑ鵞）が介設さ
れ、且つそれぞれ並列に接続されたｔｓｌ及び１１２の
電界効果形トランを有する第１及びｊＩ２の電界効果形
トランジスタ回路対を備え、 上記第１の電界効果形トランジスタ回路の電界効果形ト
ランジスタ（Ｑａ、Ｑりのゲートへ第１種類の論理入力
信号を供給し、上記第２の電界効果形トランジスタ回路
の電界効果形トランジスタ（Ｑａ、Ｑｌ）のゲートへ上
記第１種類の論理入力信号の反転入力信号を供給し、 上記第１の電界効果形トランジスタ回路対の第１の電界
効果形トランジスタ１路（Ｑａ）と上記第２°電界効果
形トラ７ジ１夕回路対 １の第１の電界効果形
トランジスタ回路（Ｑｌ）とが直列に！Ｉ続され、 上記第１の電界効果形トランジスタ回路対の１１２の電
界効果形トランジスタ回路（Ｑａ）と上記第２の電界効
果形トランジスタ回路対の＠２の電界効果形トランジス
タ回路（Ｑｓ）とが並列に接続されている。
ｔａ、第１２図の場合は、給電源（ＶＤＤ）と、電流源
２と、 上記給電源（ＶＤＤ）と上記電流源２との間に該給電源
（ＶＤＤ）側に１対の負荷素子（Ｑ□。
２と、 上記給電源（ＶＤＤ）と上記電流源２との間に該給電源
（ＶＤＤ）側に１対の負荷素子（Ｑ□。
Ｑ２）が介設され、且つそれぞれ並列に接続された第１
及び第２の電界効果形トランジスタ回路（Ｑ４′及びＱ
ａ、Ｑａ及びＱｓ）を有する第１及び第龜０電界効果形
トランジスタ回路対を備え、 上記第１の電界効果形トランジスタ回路の一トへ第１種
類の論理入力信号を供給し、上記第２の電界効果形トラ
ンジスタ回路の電界効果形トランジスタ（Ｑａ、Ｑｌ）
のゲートへ上記第１種類Ｏ論履入力信号の反転入力信号
を供給し、 上記第１の電界効果形トランジスタ回路対の菖１の電界
効果形トランジスタ回路（Ｑａ）と上記ｓ２の電界効果
形トランジスタ回路対の第１０電界効果廖トランジスタ
嗣路（Ｑｓ）とが直列ＫＩＮ絖され、 上記第１０電界効果形トランジスター路対の菖２の電界
効果形トランジスタ回路（Ｑａ）と上記菖２０電界効果
形トランジスター路対の總２の電界効果形トランジスタ
ー路（Ｑｓ）とが並列に接続されている。
及び第２の電界効果形トランジスタ回路（Ｑ４′及びＱ
ａ、Ｑａ及びＱｓ）を有する第１及び第龜０電界効果形
トランジスタ回路対を備え、 上記第１の電界効果形トランジスタ回路の一トへ第１種
類の論理入力信号を供給し、上記第２の電界効果形トラ
ンジスタ回路の電界効果形トランジスタ（Ｑａ、Ｑｌ）
のゲートへ上記第１種類Ｏ論履入力信号の反転入力信号
を供給し、 上記第１の電界効果形トランジスタ回路対の菖１の電界
効果形トランジスタ回路（Ｑａ）と上記ｓ２の電界効果
形トランジスタ回路対の第１０電界効果廖トランジスタ
嗣路（Ｑｓ）とが直列ＫＩＮ絖され、 上記第１０電界効果形トランジスター路対の菖２の電界
効果形トランジスタ回路（Ｑａ）と上記菖２０電界効果
形トランジスター路対の總２の電界効果形トランジスタ
ー路（Ｑｓ）とが並列に接続されている。
さらに第１３１１に＆％Ａ？は、菖１の電界効果形トラ
ンジスター路対はＱ ３ｅ Ｑ ４ｅ Ｑｍ’ｅＱ
４よ１日、Ｋ２０電界効果形トランジスター路対ｕＱ
１Ｑｓよ口〕、さら［Ｍｌの電界効果形トランジスタ回
路対において、８１０電界効果形トランジスタ回路は少
なくとも２つ以上で並列接続される電界効果形トランジ
スタ（Ｑｌ、Ｑａ）を含み、第２０電界効果形トランジ
スタ回路は少なくとも２つ以上で且つ前記第１の電界効
果形トランジスタ回路と同一数で直列接続される電界効
果形トランジスタ（Ｑｌ、Ｑ４）を含んでいる。
ンジスター路対はＱ ３ｅ Ｑ ４ｅ Ｑｍ’ｅＱ
４よ１日、Ｋ２０電界効果形トランジスター路対ｕＱ
１Ｑｓよ口〕、さら［Ｍｌの電界効果形トランジスタ回
路対において、８１０電界効果形トランジスタ回路は少
なくとも２つ以上で並列接続される電界効果形トランジ
スタ（Ｑｌ、Ｑａ）を含み、第２０電界効果形トランジ
スタ回路は少なくとも２つ以上で且つ前記第１の電界効
果形トランジスタ回路と同一数で直列接続される電界効
果形トランジスタ（Ｑｌ、Ｑ４）を含んでいる。
（１，発明の効果
以上の説明から明らかなように、本発明によれば、次の
ような効果が得られる。
ような効果が得られる。
■ 論理入力信号にノイズ等が混入して論理入力信号が
変動しても、論理入力信号に対する応答性が安定する。
変動しても、論理入力信号に対する応答性が安定する。
■ 従って、誤動作を生じさせる虞れはなくなる。
■ また、電界効果形トランジスタに）くラツキが生じ
ても、動作の安定性がよく、■の効果と相俟って回路の
信頼性が向上する等でろる。
ても、動作の安定性がよく、■の効果と相俟って回路の
信頼性が向上する等でろる。
第１図はバイポーラトランジスタを用いた従来のＥＣＬ
を示す図、第２図は第１図ＥＣＬを電界効果形トランジ
スタで構成した回路図、第３１１は基準電圧を用い、電
界効果形トランジスタでＡＮＤ／ＮＡＮＤケートを構成
した回路−１ＩＩ４図は基準電圧を用い、電界効果形ト
ランジスタでＯＲ−ムＮＤ１０Ｒ−ＮＡＮＤケートを構
成した回路図、第ＳＳはＯＲ／ＮＯＲゲートを用いて１
１４図回路と同種の回路を示すブロック図、第６ＷＡは
本発明の馬１の実施例を示す回路図、第７図はレベルシ
フト回路図、第８図は纂６図回路を用いたＮＡＮＤ／Ａ
ＮＤゲートの単位回路を示す図、第９園は第８路管位回
路を３段縦続接続して構成し九Ｄ−Ｆ／Ｆ回路のブロッ
ク図、第１０図は本発明を用いずに構成され九ＮＡＮＤ
ゲートの単位回路を示す図、８ｇ１１図は１１１１０図
単位回路管３段縦続接続し、で構成し九Ｄ−Ｆ／ＦＩｌ
路のプ四ツク図、第１２図は本発明の他の実施例を示す
図、第１３図は本発明の更に他の実施例を示す図で６る
。 図中、１は給電源、２は電流源、３け第１の電界効果形
トランジスタ回路、６は第２の１電界効果形トランジス
タ回路、（Ｑｌ）、（Ｑ２）は負荷素子、（Ｑｓ）〜（
Ｑｉ ）、 （Ｑｓ ）〜（Ｑｉ）は電界効果形トラ
ンジスタでるる。 特 許 出 願 人 富士通株式会社第１図 第２図 第３図 Ｖｏ。 ＳＳ 第４図 Ｖｏ。 第５図 第７図 第１０図 曾ＤＤ 第１１１！１ １６４− 第１９図 第１３図
を示す図、第２図は第１図ＥＣＬを電界効果形トランジ
スタで構成した回路図、第３１１は基準電圧を用い、電
界効果形トランジスタでＡＮＤ／ＮＡＮＤケートを構成
した回路−１ＩＩ４図は基準電圧を用い、電界効果形ト
ランジスタでＯＲ−ムＮＤ１０Ｒ−ＮＡＮＤケートを構
成した回路図、第ＳＳはＯＲ／ＮＯＲゲートを用いて１
１４図回路と同種の回路を示すブロック図、第６ＷＡは
本発明の馬１の実施例を示す回路図、第７図はレベルシ
フト回路図、第８図は纂６図回路を用いたＮＡＮＤ／Ａ
ＮＤゲートの単位回路を示す図、第９園は第８路管位回
路を３段縦続接続して構成し九Ｄ−Ｆ／Ｆ回路のブロッ
ク図、第１０図は本発明を用いずに構成され九ＮＡＮＤ
ゲートの単位回路を示す図、８ｇ１１図は１１１１０図
単位回路管３段縦続接続し、で構成し九Ｄ−Ｆ／ＦＩｌ
路のプ四ツク図、第１２図は本発明の他の実施例を示す
図、第１３図は本発明の更に他の実施例を示す図で６る
。 図中、１は給電源、２は電流源、３け第１の電界効果形
トランジスタ回路、６は第２の１電界効果形トランジス
タ回路、（Ｑｌ）、（Ｑ２）は負荷素子、（Ｑｓ）〜（
Ｑｉ ）、 （Ｑｓ ）〜（Ｑｉ）は電界効果形トラ
ンジスタでるる。 特 許 出 願 人 富士通株式会社第１図 第２図 第３図 Ｖｏ。 ＳＳ 第４図 Ｖｏ。 第５図 第７図 第１０図 曾ＤＤ 第１１１！１ １６４− 第１９図 第１３図
Claims (2)
- （１） 給電源と、電流源と、上記給電源と上記電流
源との間に各々給電源側に負荷素子を介設して接続され
た第１及び第２の電界効果形トランジスタ回路とを備え
、上記第１の電界効果形トランジスタ回路の電界効果形
トランジスタのゲートへ第１種類の論理入力信号を供給
し、上記第２の電界効果形トランジスタ回路の電界効果
形トランジスタのゲートへ上記第１種類の論理入力信号
の反転入力信号を供給して上記負荷素子とこれＫｍ続さ
れる電界効果形トランジスタとの接続点から上記各入力
信号についての論理出力信号を発生させることを特徴と
する論理回路。 - （２） 給電源と、電流源と、 上記給電源と上記電流源との間に＃給電源側に１対の負
荷素子が介設され且つそれぞれ並列に接続された第１及
び第２の電界効果形トランジスタ回路を有する第１及び
第２の電界効果形トランジスタ回路対を備え、 上記第１の電界効果形トランジスタ回路の電界効果形ト
ランジスタのゲートへ第１種類の論理入力信号を供給し
、上記第２の電界効果学トランジスタ回路の電界効果形
トランジスタのゲートへ上記第１種類の論理入力信号の
反転入力信号を供給し、 上記′＃１１の電界効果形トランジスタ回路対の第１の
電界効果形トランジスタ回路と上記ｊ１２の電界効果形
トランジスタ回路対の第１の電界効果形トランジスタ回
路とが並列に接続され、 上記第１の電界効果形トランジスタ回路対のａ１２の電
界効果形トランジスタ回路と上記第２の電界効果形トラ
ンジスタ回路対の第２の電界効果形トランジスタ回路と
が直列に接続され、上記負荷素子とこれＫＷ！続される
電界効果形トランジスタとの接続点から上記各入力信号
についての論理出力信号を発生させることを特徴とする
論理回路。 （場 上記第１の電界効果形トランジスタ回路は少なく
とも２つ以上で直列接続される電界効果形トランジスタ
を含み、 上記第２の電界効果形トランジスタ回路は少なくとも２
つ以上で且つ前記第１の電界効果形トランジスタ回路と
同一数で並列接続される電界効果形トランジスタを含む
ことを特徴とする特許ＷＩ乗の範囲第２項記載の論理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56211218A JPS58114630A (ja) | 1981-12-28 | 1981-12-28 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56211218A JPS58114630A (ja) | 1981-12-28 | 1981-12-28 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58114630A true JPS58114630A (ja) | 1983-07-08 |
Family
ID=16602246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56211218A Pending JPS58114630A (ja) | 1981-12-28 | 1981-12-28 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114630A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58145237A (ja) * | 1982-02-22 | 1983-08-30 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタの論理回路 |
| JPS58195322A (ja) * | 1982-05-10 | 1983-11-14 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ回路 |
| JPS6162232A (ja) * | 1984-09-04 | 1986-03-31 | Nippon Telegr & Teleph Corp <Ntt> | ２モジユラス・プリスケ−ラ回路 |
| JPS6221324A (ja) * | 1985-07-19 | 1987-01-29 | Nippon Telegr & Teleph Corp <Ntt> | 論理集積回路 |
| JPS62261225A (ja) * | 1986-05-07 | 1987-11-13 | Nec Corp | 論理回路 |
| JPS6429924U (ja) * | 1987-08-18 | 1989-02-22 | ||
| WO2003055074A1 (fr) * | 2001-12-20 | 2003-07-03 | Nippon Telegraph And Telephone Corporation | Grille logique multi-entrees |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52132767A (en) * | 1976-04-30 | 1977-11-07 | Toshiba Corp | Logic circuit |
| JPS5425655A (en) * | 1977-07-29 | 1979-02-26 | Nec Corp | Transistor circuit of insulation gate type |
-
1981
- 1981-12-28 JP JP56211218A patent/JPS58114630A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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