JPH02168706A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH02168706A JPH02168706A JP63324184A JP32418488A JPH02168706A JP H02168706 A JPH02168706 A JP H02168706A JP 63324184 A JP63324184 A JP 63324184A JP 32418488 A JP32418488 A JP 32418488A JP H02168706 A JPH02168706 A JP H02168706A
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- Japan
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- 238000004519 manufacturing process Methods 0.000 description 8
- 241000750042 Vini Species 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45648—Indexing scheme relating to differential amplifiers the LC comprising two current sources, which are not cascode current sources
-
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- H03—ELECTRONIC CIRCUITRY
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- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45728—Indexing scheme relating to differential amplifiers the LC comprising one switch
-
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は差動増幅回路に関し、特にＮチャネル及びＰチ
ャネルのＭＯＳトランジスタで形成されだ差動増幅回路
に関する。
ャネルのＭＯＳトランジスタで形成されだ差動増幅回路
に関する。
従来、この種の差動増幅回路は、第４図に示すように、
ゲートに第１の入力信号ＩＮ１を入力する駆動素子とし
てのＮチャネルの第１のＭＯＳトランジスタＱ、 と、
ゲートに第２の入力信号ＩＮ、（入力信号ＩＮ、の補信
号）を入力しソースをＭＯＳトランジスタＱ１と共通接
続する駆動素子としてのＮチャネルの第２のＭＯＳトラ
ンジスタと、ゲートを共に接地しＭＯＳトランジスタＱ
、 、 Ｑ、の負荷素子となるＰチャネルの第３及び第
４のＭＯＳトランジスタＱ−、Ｑ４ と、ゲートに制御
信号φ１を入力し活性化制御を行うＮチャネルの第５の
ＭＯＳトランジスタＱ、とを備えた構成となっていた。
ゲートに第１の入力信号ＩＮ１を入力する駆動素子とし
てのＮチャネルの第１のＭＯＳトランジスタＱ、 と、
ゲートに第２の入力信号ＩＮ、（入力信号ＩＮ、の補信
号）を入力しソースをＭＯＳトランジスタＱ１と共通接
続する駆動素子としてのＮチャネルの第２のＭＯＳトラ
ンジスタと、ゲートを共に接地しＭＯＳトランジスタＱ
、 、 Ｑ、の負荷素子となるＰチャネルの第３及び第
４のＭＯＳトランジスタＱ−、Ｑ４ と、ゲートに制御
信号φ１を入力し活性化制御を行うＮチャネルの第５の
ＭＯＳトランジスタＱ、とを備えた構成となっていた。
次に、この回路の動作について説明する。
今、制御信号φ１が高レベルとなり差動増幅回路が活性
化され、微小電位差の入力信号〆ＩＮ１゜ＩＮ２が入力
された場合、これら入力信号ＩＮＩ、ＩＮ２の電位をそ
れぞれＶＩＮＩ ＶＩＮ２としてＶＩＮＩ ＞ＶＩＮ２
とすると、ＭＯＳトランジスタＱｓ ＋Ｑ４のゲートノ
ース間電位は、ソース電位を■８として、 ＶＴＮＩ−Ｖ Ｂ ＞ＶＩＮ２−Ｖ Ｓ トナ’）、
ＭＯＳ）うｙジスタＱ１．Ｏ２のコンダグ２フフ＄ｇｔ
＋ｇβシ、〉ｇ２ となって出力信号０ＵＴ１，０Ｕ
Ｔ２の電位ＶＯＵＴＩ。
化され、微小電位差の入力信号〆ＩＮ１゜ＩＮ２が入力
された場合、これら入力信号ＩＮＩ、ＩＮ２の電位をそ
れぞれＶＩＮＩ ＶＩＮ２としてＶＩＮＩ ＞ＶＩＮ２
とすると、ＭＯＳトランジスタＱｓ ＋Ｑ４のゲートノ
ース間電位は、ソース電位を■８として、 ＶＴＮＩ−Ｖ Ｂ ＞ＶＩＮ２−Ｖ Ｓ トナ’）、
ＭＯＳ）うｙジスタＱ１．Ｏ２のコンダグ２フフ＄ｇｔ
＋ｇβシ、〉ｇ２ となって出力信号０ＵＴ１，０Ｕ
Ｔ２の電位ＶＯＵＴＩ。
ＶＯＵＴ２はＶＯＵＴＩ ＜ＶＯＵＴ２ （！： ｆ
ｘ ル。コノ時）（ＶＯＵＴ２−ＶＯＵＴＩ）／（ＶＩ
ＮＩ ＶＩＮｚ）カ差動増幅回路の利得である。
ｘ ル。コノ時）（ＶＯＵＴ２−ＶＯＵＴＩ）／（ＶＩ
ＮＩ ＶＩＮｚ）カ差動増幅回路の利得である。
との差動増幅器の利得はＰチャネルのＭＯＳトランジス
タＱ−，Ｑ４のコンダクタンスｇｓ＋ｇ４とＮチャネル
のＭＯＳトランジスタＱ＋、Ｑｔのコンダクタンスｇｔ
＋ｇｔとの比で決定される。
タＱ−，Ｑ４のコンダクタンスｇｓ＋ｇ４とＮチャネル
のＭＯＳトランジスタＱ＋、Ｑｔのコンダクタンスｇｔ
＋ｇｔとの比で決定される。
通常、差動増幅回路では、その入力信号ＩＮ１゜Ｉ Ｎ
２ の電位と電位差に応じて所望の利得が得られる
よう、各ＭＯＳトランジスタＱ、−Ｑ、の寸法を設定す
る。
２ の電位と電位差に応じて所望の利得が得られる
よう、各ＭＯＳトランジスタＱ、−Ｑ、の寸法を設定す
る。
上述した従来の差動増幅回路は、ＭＯＳトランジスタＱ
ｓ 、Ｏ４のゲートが接地され、差動増幅器の利得は負
荷素子のＭＯＳトランジスタＱ−、Ｏ４と駆動素子のＭ
ＯＳトランジスタＱ、 、 Ｑ、のコンダクタンス比で
決定されるので、このコンダクタンス比は製造条件の変
動によ勺変わるため、所望のゲインを得られず、歩留が
低下するという欠点があった。
ｓ 、Ｏ４のゲートが接地され、差動増幅器の利得は負
荷素子のＭＯＳトランジスタＱ−、Ｏ４と駆動素子のＭ
ＯＳトランジスタＱ、 、 Ｑ、のコンダクタンス比で
決定されるので、このコンダクタンス比は製造条件の変
動によ勺変わるため、所望のゲインを得られず、歩留が
低下するという欠点があった。
例えば今、製造条件の変動によシＭＯＳトランジスタＱ
＝ 、Ｏ４のコンダクタンスが増大し、ＭＯＳトランジ
スタＱ、−Ｑｔ 、Ｑｓのコンダクタンスが減少した場
合を考えると、ＭＯＳトランジスタＱ、、Ｑ、の共通の
ソース電位ＶＳは、ＭＯＳトランジスタＱＩ、Ｑｈ 、
Ｑ−のコンダクタンスが減少し、ＭＯＳトランジスタＱ
、−Ｏ４のコンダクタンスが増大しているから平常時よ
セも高くなっている。
＝ 、Ｏ４のコンダクタンスが増大し、ＭＯＳトランジ
スタＱ、−Ｑｔ 、Ｑｓのコンダクタンスが減少した場
合を考えると、ＭＯＳトランジスタＱ、、Ｑ、の共通の
ソース電位ＶＳは、ＭＯＳトランジスタＱＩ、Ｑｈ 、
Ｑ−のコンダクタンスが減少し、ＭＯＳトランジスタＱ
、−Ｏ４のコンダクタンスが増大しているから平常時よ
セも高くなっている。
この時、入力信号ＩＮＩ、ＩＮ２の電位Ｖ ＩＮＩ 、
Ｖ ＩＮ２は製造条件の変動に影響されないため、Ｍ
ＯＳトランジスタＱ１．Ｏ２のゲート・ソース間電位差
ＶＧ８１””ＶＩＮＩ ＶＳ＋ＶＧ８２：ＶＩＮ２
ｖ８は平常時よシ小さくなり、ＭＯＳトランジスタＱ、
、Ｑ、のオン抵抗は高くなって出力信号ＯＵＴ １，０
ＵＴ２の電位ＶＯＵＴＩ ＶＯＵＴ２は上昇し、その
差が小さくなり所望の利得が得られなくなる。
Ｖ ＩＮ２は製造条件の変動に影響されないため、Ｍ
ＯＳトランジスタＱ１．Ｏ２のゲート・ソース間電位差
ＶＧ８１””ＶＩＮＩ ＶＳ＋ＶＧ８２：ＶＩＮ２
ｖ８は平常時よシ小さくなり、ＭＯＳトランジスタＱ、
、Ｑ、のオン抵抗は高くなって出力信号ＯＵＴ １，０
ＵＴ２の電位ＶＯＵＴＩ ＶＯＵＴ２は上昇し、その
差が小さくなり所望の利得が得られなくなる。
また、上述した場合と逆に、ＭＯＳトランジスタＱ、、
Ｑ、のコンダクタンスが減少しＭＯＳトランジスタＱ、
、Ｑ２のコンダクタンスが増大した場合は、ソース電位
Ｖｓは平常時よυ下がシ、ＭＯＳトランジスタＱ１．Ｏ
２のオン抵抗が共に減少し、出力信号０ＵＴ１，０ＵＴ
ｚの電位ＶｏｕＴｘ 、 ＶＯＵＴ２はとも下がって同
様に所望の利得が得られなくなる。
Ｑ、のコンダクタンスが減少しＭＯＳトランジスタＱ、
、Ｑ２のコンダクタンスが増大した場合は、ソース電位
Ｖｓは平常時よυ下がシ、ＭＯＳトランジスタＱ１．Ｏ
２のオン抵抗が共に減少し、出力信号０ＵＴ１，０ＵＴ
ｚの電位ＶｏｕＴｘ 、 ＶＯＵＴ２はとも下がって同
様に所望の利得が得られなくなる。
本発明の目的は、製造条件が変動しても所望の利得を得
ることができ、歩留りの向上をはかることができる差動
増幅回路を提供することにある。
ることができ、歩留りの向上をはかることができる差動
増幅回路を提供することにある。
本発明の差動増幅回路は、ゲートに第１及び第２の入力
信号をそれぞれ対応して入力しソースを共通接続する駆
動素子の一導電型の第１及び第２−５＝ のＭ、Ｏ８トランジスタと、ゲートに制御電圧をそれぞ
れ入力し前記第１及び第２のＭＯＳトランジスタの負荷
素子となる逆導電型の第３及び第４のし ＭＯ８Ｉ−ランラスタ１１前記一導電型の第１及び第２
のＭＯＳトランジスタと前記逆４を型の第３及び第４の
ＭＯＳトランジスタとのコンダクタンス比を検知しこの
コンダクタンス比と対応する前記制御電圧を発生ずる制
御電圧発生部とを有している。
信号をそれぞれ対応して入力しソースを共通接続する駆
動素子の一導電型の第１及び第２−５＝ のＭ、Ｏ８トランジスタと、ゲートに制御電圧をそれぞ
れ入力し前記第１及び第２のＭＯＳトランジスタの負荷
素子となる逆導電型の第３及び第４のし ＭＯ８Ｉ−ランラスタ１１前記一導電型の第１及び第２
のＭＯＳトランジスタと前記逆４を型の第３及び第４の
ＭＯＳトランジスタとのコンダクタンス比を検知しこの
コンダクタンス比と対応する前記制御電圧を発生ずる制
御電圧発生部とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路回である。
この実施例は、ゲーＨＣ第１及び第２の入力信号ＩＮ１
．．ＩＮ２をそれぞれ対応して入力しソースを共通接続
する駆動素子のＮチャネルの第１及び第トランジスタＱ
＋ 、Ｑ−の負荷素子となるＰチャネルの第３及び第４
のＭＯＳトランジスタＱ−−Ｇ４と、ゲートに制御信号
φ、を入力し活性化制御を行うＮチャネルの第５のＭＯ
ＳトランジスタＱ。
．．ＩＮ２をそれぞれ対応して入力しソースを共通接続
する駆動素子のＮチャネルの第１及び第トランジスタＱ
＋ 、Ｑ−の負荷素子となるＰチャネルの第３及び第４
のＭＯＳトランジスタＱ−−Ｇ４と、ゲートに制御信号
φ、を入力し活性化制御を行うＮチャネルの第５のＭＯ
ＳトランジスタＱ。
と、ＭＯＳトランジスタＱ１〜Ｑ、と同時に形成された
Ｐチャネル及びＮチャネルのＭＯＳトランジスタＱａ、
Ｑ−を備え、負荷素子のＭＯＳトランジスタＱ、、Ｑ、
と駆動素子のＭＯＳトランジスタＱｉ＋Ｑ２とのコンダ
クタンス比を検知してこのコンダクタンス比と対応する
制御゛電圧Ｖｃを発生する’ｆｆｉ制御電圧発生部１と
を有する構成となっている。
Ｐチャネル及びＮチャネルのＭＯＳトランジスタＱａ、
Ｑ−を備え、負荷素子のＭＯＳトランジスタＱ、、Ｑ、
と駆動素子のＭＯＳトランジスタＱｉ＋Ｑ２とのコンダ
クタンス比を検知してこのコンダクタンス比と対応する
制御゛電圧Ｖｃを発生する’ｆｆｉ制御電圧発生部１と
を有する構成となっている。
次に、この実施例の動作について説明する。
今、制御信号φ１が高レベルと一ケリ、ＭＯＳトランジ
スタＱ、がオン状態（てなると共にＭＯＳトランジスタ
Ｑ７がオン状態となると、制御電圧発生部１が活性化さ
れる。
スタＱ、がオン状態（てなると共にＭＯＳトランジスタ
Ｑ７がオン状態となると、制御電圧発生部１が活性化さ
れる。
制御電圧発生部１は、電源端子（電源電圧Ｖ１）Ｊ））
接地端子間に直列接続されたＰチャネル及びＮチャネル
のＭＯＳトランジスタＱ−−Ｇ７を備えており、制御信
号φ、によシ活性化されると、ＭＯＳトランジスタＱａ
＝ Ｑｔの直列接続点の電位、すカわち制御電圧Ｖｃ
がこれらＭｏｓトランジスタＱａ ｒＱ７のコンダクタ
ンス比により設定された値となシ、この制御電圧Ｖｃに
よｌＭＯＳト？ンジスタＱｓ、Ｑ、をオン状態とし、こ
の差動増幅回路は入力信号ＩＮ １．ＩＮ２に対して増
幅動作を行う。
接地端子間に直列接続されたＰチャネル及びＮチャネル
のＭＯＳトランジスタＱ−−Ｇ７を備えており、制御信
号φ、によシ活性化されると、ＭＯＳトランジスタＱａ
＝ Ｑｔの直列接続点の電位、すカわち制御電圧Ｖｃ
がこれらＭｏｓトランジスタＱａ ｒＱ７のコンダクタ
ンス比により設定された値となシ、この制御電圧Ｖｃに
よｌＭＯＳト？ンジスタＱｓ、Ｑ、をオン状態とし、こ
の差動増幅回路は入力信号ＩＮ １．ＩＮ２に対して増
幅動作を行う。
このときの利得は、従来例と同様ＫＰチャネルのＭＯＳ
トランジスタＱ＝＝Ｑ４とＮチャネルのＭＯＳト２ンジ
スタＱ＋ 、Ｇ２のコンダクタンス比によって決定され
る。
トランジスタＱ＝＝Ｑ４とＮチャネルのＭＯＳト２ンジ
スタＱ＋ 、Ｇ２のコンダクタンス比によって決定され
る。
ここで、今、製造条件の変動によシ、ＰチャネルのＭＯ
ＳトランジスタＱｓ −Ｇ４ 、Ｑｓ ”コンダクタン
スが増大しＮチャネルのＭＯＳトランジスタＱ、、Ｑ、
、Ｑ７のコンダクタンスが減少すると、制御電圧■。が
上昇しＭＯＳトランジスタＱｓｒＱ４のゲート電位が上
がることによりＭＯＳトｔンジスタＱ−、Ｇ４のコンダ
クタンスが減少し、ＭＯＳトランジスタＯ，ｓ 、 Ｇ
４とＭＯＳトランジスタＱ１．Ｑ２のコンダクタンス比
が平常時とほぼ同じに保たれるため、所望の利得が得ら
れる。
ＳトランジスタＱｓ −Ｇ４ 、Ｑｓ ”コンダクタン
スが増大しＮチャネルのＭＯＳトランジスタＱ、、Ｑ、
、Ｑ７のコンダクタンスが減少すると、制御電圧■。が
上昇しＭＯＳトランジスタＱｓｒＱ４のゲート電位が上
がることによりＭＯＳトｔンジスタＱ−、Ｇ４のコンダ
クタンスが減少し、ＭＯＳトランジスタＯ，ｓ 、 Ｇ
４とＭＯＳトランジスタＱ１．Ｑ２のコンダクタンス比
が平常時とほぼ同じに保たれるため、所望の利得が得ら
れる。
また、逆に製造条件の変動によυＰチャネルのＭＯＳト
ランジスタＱ、、Ｑ、、Ｑｓのコンダクタンスが減少し
、ＮチャネルのＭＯＳトランジスタＱｌ 、Ｑｔ、Ｇ７
のコンダクタンスが増大した場合、制御電圧Ｖｃが下降
しＭＯＳトランジスタＱｓ＋Ｑ４のゲート電位が下がる
ため、ＭＯＳトランジスタＱ＝、Ｇ４のコンダクタンス
が増大し、ＭＯＳトランジスタＱ、、Ｑ、とＭＯＳトラ
ンジスタＱ＋。
ランジスタＱ、、Ｑ、、Ｑｓのコンダクタンスが減少し
、ＮチャネルのＭＯＳトランジスタＱｌ 、Ｑｔ、Ｇ７
のコンダクタンスが増大した場合、制御電圧Ｖｃが下降
しＭＯＳトランジスタＱｓ＋Ｑ４のゲート電位が下がる
ため、ＭＯＳトランジスタＱ＝、Ｇ４のコンダクタンス
が増大し、ＭＯＳトランジスタＱ、、Ｑ、とＭＯＳトラ
ンジスタＱ＋。
Ｇ２のコンダクタンス比は平常時とはは同じに保たれ、
やはり所望の利得を得ることができる。
やはり所望の利得を得ることができる。
第２図は製造条件の変動により利得が変動する状況を示
した特性図である。
した特性図である。
このように、従来例では大幅に利得が変動するのに対し
、この実施例においてはわずかな変動となっている。
、この実施例においてはわずかな変動となっている。
第１図は本発明の第２の実施例を示す回路図である。
丘
この実施例は、制御電圧発生部ＩＡＸ／ＮＯＲゲトＧｉ
及びインバーター、で構成したものである。
及びインバーター、で構成したものである。
ＮＯＲゲートＧ、にはＰチャイル及びＮチャネルのＭＯ
Ｓトランジスタが含まれているので、これによ）制御電
圧Ｖｃは第１の実施例と同様に、ＰチャネルのＭＯＳト
ランジスタのコンダクタンスが増大しＮチャネルのＭＯ
Ｓトランジスタのコンダクタンスが減少すると上昇し、
その逆なら下降してＭＯＳトランジスタＱ３．Ｑ、とＭ
ＯＳトランジスタＱ、、Ｑ、のコンダクタンス比を平常
時とほぼ同じに保ち、所望の利得が得られる。
Ｓトランジスタが含まれているので、これによ）制御電
圧Ｖｃは第１の実施例と同様に、ＰチャネルのＭＯＳト
ランジスタのコンダクタンスが増大しＮチャネルのＭＯ
Ｓトランジスタのコンダクタンスが減少すると上昇し、
その逆なら下降してＭＯＳトランジスタＱ３．Ｑ、とＭ
ＯＳトランジスタＱ、、Ｑ、のコンダクタンス比を平常
時とほぼ同じに保ち、所望の利得が得られる。
この実施例においては、負荷素子のＭＯＳトランジスタ
Ｑｓ、ＱａのゲートがＮＯＲゲートＧ１で制御されてい
るため、制御信号φ□が低レベルになり差動増幅回路が
非活性化されたとき、制御電圧Ｖｃが低レベルとなりＭ
ＯＳ）う／ジスタＱｓ＋Ｑ４が完全にオン状態となるた
め、出力信号ＯＵＴ、。
Ｑｓ、ＱａのゲートがＮＯＲゲートＧ１で制御されてい
るため、制御信号φ□が低レベルになり差動増幅回路が
非活性化されたとき、制御電圧Ｖｃが低レベルとなりＭ
ＯＳ）う／ジスタＱｓ＋Ｑ４が完全にオン状態となるた
め、出力信号ＯＵＴ、。
０ＵＴ２が高インピーダンス状態でなくなシ、カップリ
ング等による雑音の影響を受けにくいという利点がある
。
ング等による雑音の影響を受けにくいという利点がある
。
以上説明したように本発明は、Ｐチャネル及びＮチャネ
ルのＭＯＳトランジスタを含む制御電圧＝１０− 発生部を設け、この制御電圧発生部によ）Ｐチャネルの
ＭＯＳトランジスタとＮチャネルのＭＯＳトランジスタ
のコンダクタンス比を１英知してこのコンダクタンス比
に応じた制御電圧を発生し、この制御電圧を負荷素子の
Ｍ、Ｏ８トランジスタのゲートに印加する構成をするこ
とによ）、製造条件の変動による負荷素子及びＵｔ＜動
素子のＭＯＳトランジスタのコンダクタンス比の変動を
小さくすることができるので、製造条件が変動しても所
望の利得を得るととができ、歩留）の向上をはかること
ができる効果がある。
ルのＭＯＳトランジスタを含む制御電圧＝１０− 発生部を設け、この制御電圧発生部によ）Ｐチャネルの
ＭＯＳトランジスタとＮチャネルのＭＯＳトランジスタ
のコンダクタンス比を１英知してこのコンダクタンス比
に応じた制御電圧を発生し、この制御電圧を負荷素子の
Ｍ、Ｏ８トランジスタのゲートに印加する構成をするこ
とによ）、製造条件の変動による負荷素子及びＵｔ＜動
素子のＭＯＳトランジスタのコンダクタンス比の変動を
小さくすることができるので、製造条件が変動しても所
望の利得を得るととができ、歩留）の向上をはかること
ができる効果がある。
トランジスタ。
Claims (1)
- ゲートに第１及び第２の入力信号をそれぞれ対応して入
力しソースを共通接続する駆動素子の一導電型の第１及
び第２のＭＯＳトランジスタと、ゲートに制御電圧をそ
れぞれ入力し前記第１及び第２のＭＯＳトランジスタの
負荷素子となる逆導電型の第３及び第４のＭＯＳトラン
ジスタと、前記一導電型の第１及び第２のＭＯＳトラン
ジスタと前記逆導電型の第３及び第４のＭＯＳトランジ
スタとのコンダクタンス比を検知しこのコンダクタンス
比と対応する前記制御電圧を発生する制御電圧発生部と
を有することを特徴とする差動増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324184A JPH0680993B2 (ja) | 1988-12-21 | 1988-12-21 | 差動増幅回路 |
| US07/454,876 US5021745A (en) | 1988-12-21 | 1989-12-21 | Difference amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324184A JPH0680993B2 (ja) | 1988-12-21 | 1988-12-21 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02168706A true JPH02168706A (ja) | 1990-06-28 |
| JPH0680993B2 JPH0680993B2 (ja) | 1994-10-12 |
Family
ID=18163021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63324184A Expired - Lifetime JPH0680993B2 (ja) | 1988-12-21 | 1988-12-21 | 差動増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5021745A (ja) |
| JP (1) | JPH0680993B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1988
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-
1989
- 1989-12-21 US US07/454,876 patent/US5021745A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5021745A (en) | 1991-06-04 |
| JPH0680993B2 (ja) | 1994-10-12 |
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